WO2015087586A1 - 半導体装置およびその製造方法 - Google Patents

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誠一 内田
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シャープ株式会社
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    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to a semiconductor device using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • TFT substrate An active matrix substrate (hereinafter referred to as “TFT substrate”) including an oxide semiconductor TFT is disclosed in Patent Document 1, for example.
  • Patent Document 2 a part of an oxide semiconductor film is made to have a low resistance so that a semiconductor layer serving as an active layer of a TFT and a conductor layer such as a pixel electrode are integrally formed. It is disclosed. Patent Document 2 describes that a TFT substrate including an oxide semiconductor TFT can be manufactured at a lower cost by the above resistance reduction treatment.
  • auxiliary capacitor is provided on the TFT substrate as necessary.
  • the auxiliary capacitance can be constituted by an auxiliary capacitance electrode (or auxiliary capacitance wiring), a pixel electrode, and a dielectric layer positioned therebetween.
  • the auxiliary capacitance electrode is formed from, for example, the same conductive film as the gate wiring.
  • auxiliary capacitor When an auxiliary capacitor is provided on the TFT substrate, as described above, if the auxiliary capacitor electrode is formed from the same conductive film (usually a metal film) as the gate wiring, the auxiliary capacitor is provided in each pixel without complicating the manufacturing process. It is possible to form. However, there is a problem that the aperture ratio and the light transmittance are reduced by the amount of the auxiliary capacitance electrode.
  • the present invention has been made in view of the above circumstances, and an embodiment of the present invention can be manufactured by a simple process, and can achieve a higher aperture ratio and transmittance than conventional ones.
  • An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.
  • a semiconductor device is a semiconductor device including a substrate and a plurality of pixel regions arranged in a matrix having a row direction and a column direction on the substrate.
  • Each of the regions is a thin film transistor supported by the substrate, and includes a gate electrode, a gate insulating layer covering the gate electrode, an oxide semiconductor layer formed on the gate insulating layer, and an oxide semiconductor layer
  • a thin film transistor having a source electrode and a drain electrode which are electrically connected, a metal oxide layer formed from the same oxide film as the oxide semiconductor layer, and interlayer insulation covering the thin film transistor and the metal oxide layer
  • a metal electrode layer provided on the interlayer insulating layer and electrically connected to the drain electrode. It includes a conductor region, the pixel electrode through the interlayer insulating layer overlaps with at least a portion of the conductor region.
  • the plurality of pixels further includes a plurality of gate lines each extending substantially parallel to the row direction and a plurality of source lines each extending substantially parallel to the column direction.
  • the region includes a first pixel region, and a second pixel region adjacent to the first pixel region in the column direction, and the conductivity of the metal oxide layer in the first pixel region and the second pixel region.
  • the body regions are electrically connected to each other.
  • the metal oxide layer in the first pixel region and the metal oxide layer in the second pixel region are integrally formed.
  • the first pixel further includes a connection wiring formed from the same conductive film as the plurality of source lines and extending in the column direction so as to cross the first and second pixel regions.
  • the conductor regions of the metal oxide layer in the region and the second pixel region are electrically connected to each other through the connection wiring.
  • the metal oxide layer of the second pixel region further includes first and second connection portions formed from the same conductive film as the plurality of source lines and separated from each other.
  • the conductor region is electrically connected to the conductor region of the metal oxide layer in the first pixel region by the first connection portion, and the second pixel is connected by the second connection portion.
  • the region is electrically connected to the conductor region of the metal oxide layer in another pixel region adjacent to the region in the column direction.
  • each of the plurality of pixel regions further includes a contact portion in which the drain electrode and the pixel electrode are in direct contact with each other in a contact hole formed in the interlayer insulating layer, and the normal direction of the substrate When viewed from the above, the contact portion is disposed adjacent to the thin film transistor in the column direction.
  • the plurality of gate lines include a first gate line electrically connected to the gate electrode in the first pixel region, and when viewed from a normal direction of the substrate,
  • the gate line includes a first portion and a second portion having a smaller width than the first portion, and when viewed from the normal direction of the substrate, the oxide semiconductor layer in the first pixel region Is disposed so as to overlap the first portion, and the connection wiring or the first connection portion extends across the second portion.
  • the metal oxide layer further includes a semiconductor region, and the semiconductor region is located at a peripheral portion of the metal oxide layer.
  • the interlayer insulating layer includes a first insulating film and a second insulating film provided on the first insulating film, and the first insulating film is opened on the metal oxide layer.
  • the conductor region includes a portion of the metal oxide layer exposed by the opening, and the semiconductor region is covered with the first insulating film of the metal oxide layer. Including parts.
  • a portion of the interlayer insulating layer located between the conductor region of the metal oxide layer and the pixel electrode includes the second insulating film, and the first insulating film Not included.
  • the oxide semiconductor layer and the metal oxide layer contain at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer and the metal oxide layer include a crystalline portion.
  • a method of manufacturing a semiconductor device includes a substrate, a plurality of pixel regions arranged in a matrix having a row direction and a column direction, and thin film transistors disposed in each of the plurality of pixel regions, A method of manufacturing a semiconductor device comprising a plurality of gate lines each extending substantially parallel to the row direction, and a plurality of source lines each extending substantially parallel to the column direction, The plurality of pixel regions include first and second pixel regions adjacent to each other in the column direction. In each of the first and second pixel regions, (a) a gate electrode and the gate electrode are provided on the substrate.
  • the metal oxide layers in the first and second pixel regions are integrally formed.
  • the method further includes the step of forming a connection wiring that electrically connects the metal oxide layers in the first and second pixel regions, the connection wiring being the same conductive film as the source and drain electrodes. Formed from.
  • the method further includes forming first and second connection portions separated from each other, and the first connection portion connects the metal oxide layers in the first and second pixel regions.
  • the second connection portion is arranged to connect the metal oxide layer in the second pixel region and another pixel region adjacent to the second pixel region in the column direction.
  • a semiconductor device including an oxide semiconductor TFT that can be manufactured by a simple process and can realize a high aperture ratio and transmittance.
  • FIGS. 4A to 4F are process cross-sectional views for explaining a method for manufacturing the semiconductor device 101 according to the first embodiment.
  • (A) And (b) is the top view and sectional drawing of the semiconductor device 102 of 2nd Embodiment by this invention, respectively.
  • FIGS. 9A to 9D are process cross-sectional views for describing a method for manufacturing the semiconductor device 102 of the second embodiment.
  • FIGS. 9A to 9D are process cross-sectional views for explaining another example of the method for manufacturing the semiconductor device 102 of the second embodiment.
  • FIG. 1 is a schematic plan view showing an example of a TFT substrate 101.
  • FIG. 1A is a plan view of a semiconductor device (TFT substrate) 101 according to this embodiment.
  • FIG. 1B is a cross-sectional view taken along line A-A ′ in FIG. 1A, and shows the TFT 10 and the auxiliary capacitor 20 in the semiconductor device 101.
  • the “semiconductor device” may be any device including a TFT and a capacitor, and widely includes a TFT substrate, a display device having the TFT substrate, and the like.
  • the TFT substrate 101 is used in, for example, a liquid crystal display device that performs display in a VA (Vertical Alignment) mode.
  • the liquid crystal display device has a plurality of pixels arranged in a matrix having a row direction and a column direction.
  • the TFT substrate 101 has a plurality of regions (hereinafter referred to as “pixel regions”) Pix corresponding to a plurality of pixels of the display device.
  • FIG. 1A shows two pixel regions Pix1 and Pix2 adjacent in the column direction among the plurality of pixel regions Pix.
  • the TFT substrate 101 includes a substrate 1, a plurality of source lines (also referred to as source bus lines) S extending substantially parallel to the column direction, and a plurality of gate lines (gates) extending substantially parallel to the row direction. It is also called a bus line.) G.
  • the row direction and the column direction may be orthogonal to each other.
  • the row direction and the column direction may be a horizontal direction and a vertical direction on the display surface of the liquid crystal display device, respectively.
  • the regions surrounded by the source lines S and the gate lines G are “pixel regions Pix”, respectively. In each pixel region Pix, the TFT 10, the metal oxide layer 7B, and the pixel electrode 15 are formed.
  • FIG. 1A shows two adjacent source lines S (n) and S (n + 1) among a plurality of source lines S and three adjacent gate lines G (m ⁇ 1), G (m), G (m + 1) is shown (n and m are natural numbers).
  • An area surrounded by the source lines S (n), S (n + 1) and the gate lines G (m ⁇ 1), G (m) is defined as “first pixel area Pix1”, and the source lines S (n), S (n + 1)
  • a region surrounded by the gate lines G (m) and G (m + 1) is referred to as a “second pixel region Pix2”.
  • the gate electrode 3 of the TFT 10 in the first pixel region Pix1 is electrically connected to the gate line G (m), and the source electrode 9s is electrically connected to the source line S (n).
  • the gate electrode 3 of the TFT 10 in the second pixel region Pix2 is electrically connected to the gate line G (m + 1), and the source electrode 9s is electrically connected to the source line S (n).
  • the TFT 10 in each pixel region Pix is supported on the substrate 1.
  • the TFT 10 is a bottom gate TFT having the gate electrode 3, the gate insulating layer 5 covering the gate electrode 3, the oxide semiconductor layer 7A formed on the gate insulating layer 5, and the source electrode 9s and the drain electrode 9d. .
  • the oxide semiconductor layer 7A is disposed so that at least the channel region overlaps the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the portion of the gate line G that overlaps with the oxide semiconductor layer 7 ⁇ / b> A via the gate insulating layer 5 becomes the gate electrode 3.
  • the source and drain electrodes 9s and 9d are electrically connected to both sides of the channel region of the oxide semiconductor layer 7A.
  • the source and drain electrodes 9s and 9d may be in direct contact with the oxide semiconductor layer 7A.
  • the portion of the source line S that contacts the oxide semiconductor layer 7A is the source electrode 9s.
  • the source electrode 9 s is electrically connected to the source line S, and the drain electrode 9 d is electrically connected to the pixel electrode 15.
  • the TFT 10 is covered with an interlayer insulating layer 13.
  • the metal oxide layer 7B is formed of the same oxide film as the oxide semiconductor layer 7A.
  • the metal oxide layer 7B includes a conductor region 70c.
  • the conductor region 70c is a region having a lower resistance than the oxide semiconductor layer 7A of the TFT 10, and is formed, for example, by performing a resistance reduction process on the oxide semiconductor film.
  • the conductor region 70c is formed in the vicinity of the surface of the oxide semiconductor layer 7A.
  • the conductor region 70c may be formed over the thickness direction of the oxide semiconductor layer 7A.
  • the metal oxide layer 7B may include a semiconductor region 70i in addition to the conductor region 70c.
  • the semiconductor region 70i may be located at the peripheral edge of the metal oxide layer 7B when viewed from the normal direction of the substrate 1.
  • the pixel electrode 15 is made of a transparent conductive material (for example, ITO).
  • the pixel electrode 15 is provided on the interlayer insulating layer 13, and is electrically connected to the drain electrode 9 d of the TFT 10 in a contact hole formed in the interlayer insulating layer 13. This connection portion is referred to as a “contact portion” 17.
  • the pixel electrode 15 is also arranged so as to overlap at least part of the conductor region 70c of the metal oxide layer 7B with the interlayer insulating layer 13 interposed therebetween.
  • the conductor region 70c is a lower layer electrode (also referred to as an auxiliary capacitance line or an auxiliary capacitance electrode)
  • the pixel electrode 15 is an upper layer electrode
  • a portion of the interlayer insulating layer 13 positioned between these electrodes is a dielectric layer.
  • the auxiliary capacitor 20 is formed.
  • the upper layer electrode (pixel electrode 15) and the lower layer electrode (conductor region 70c) of the auxiliary capacitor 20 are each formed of a transparent conductive material.
  • the auxiliary capacitor 20 is electrically connected to the liquid crystal capacitor in parallel.
  • the auxiliary capacitor 20 since the lower electrode of the auxiliary capacitor 20 is formed using the same oxide film as the oxide semiconductor layer 7A, the auxiliary capacitor is formed in the pixel region Pix without complicating the process. 20 can be formed.
  • the auxiliary capacitor 20 is made of a transparent material. For this reason, it is possible to provide the auxiliary capacitor 20 having a desired area (area as viewed from the normal direction of the substrate 1) without reducing the aperture ratio, and a sufficient auxiliary capacitance value can be secured.
  • the conductor regions 70c of the metal oxide layer 7B in the two pixel regions Pix1 and Pix2 adjacent in the column direction may be electrically connected to each other.
  • the conductor regions 70c in all the pixel regions Pix arranged in the column direction may be electrically connected to each other.
  • a common auxiliary capacitance voltage (Cs voltage) can be supplied to the conductor regions 70c (functioning as auxiliary capacitance electrodes) of the plurality of pixel regions Pix.
  • the metal oxide layers 7B in the adjacent first and second pixel regions Pix1, Pix2 are integrally formed, and the respective conductor regions 70c are continuous.
  • the metal oxide layer 7B of the pixel regions Pix1 and Pix2 straddles the gate line G (here, the gate line G (m)) from the first pixel region Pix1.
  • a metal oxide wiring extending in the second pixel region Pix2 is configured.
  • the metal oxide layers 7B in three or more pixel regions Pix arranged in each column, preferably all the pixel regions Pix arranged in each column may be integrally formed.
  • the metal oxide layers 7B of the plurality of pixel regions Pix arranged in the column direction may be integrated to form a metal oxide wiring extending in the column direction across the plurality of gate lines G.
  • the TFT 10 in each pixel region Pix, is disposed in the vicinity of a portion where the source line S and the gate line G intersect.
  • the contact portion 17 for electrically connecting the pixel electrode 15 and the drain electrode 9d of the TFT 10 is disposed adjacent to the TFT 10 in the column direction.
  • the TFT 10 in the first pixel electrode Pix1 when viewed from the normal direction of the substrate 1, is located in the vicinity of the intersection of the source line S (n) and the gate line G (m), and the contact portion Reference numeral 17 denotes a region surrounded by the source line S (n), the gate line G (m), and the metal oxide layer 7B.
  • the interlayer insulating layer 13 covering the TFT 10 also functions as a dielectric layer of the auxiliary capacitor 20.
  • the interlayer insulating layer 13 in this embodiment includes a first insulating film 11 and a second insulating film 12 provided on the first insulating film 11.
  • the first insulating film 11 has an opening on the metal oxide layer 7B.
  • the conductor region 70c of the metal oxide layer 7B includes a portion exposed by the opening of the first insulating film 11 in the metal oxide layer 7B.
  • the semiconductor region 70i includes a portion covered with the first insulating film 11 in the metal oxide layer 7B.
  • a second insulating film 12 is formed in the opening of the first insulating film 11 so as to be in contact with the conductor region 70c.
  • a portion of the interlayer insulating layer 13 located between the lower layer electrode (conductor region 70 c) and the upper layer electrode (pixel electrode 15) of the auxiliary capacitor 20 includes the second insulating film 12 and the first insulating film 11. Not included. That is, mainly the second insulating film 12 of the interlayer insulating layer 13 functions as a dielectric layer of the auxiliary capacitor 20.
  • the above-described configuration can be obtained by performing resistance reduction processing (such as plasma processing described later) of the metal oxide layer 7B using the first insulating film 11 as a mask.
  • resistance reduction processing such as plasma processing described later
  • the conductor region 70 c is slightly larger than the opening of the first insulating film 11, and the end portion of the first insulating film 11 May overlap.
  • the interlayer insulating layer 13 is not limited to the two-layer structure as described above, and may have a laminated structure of three or more layers.
  • the interlayer insulating layer 13 may be a single insulating film.
  • a resist layer may be formed on the insulating film using halftone exposure, and the insulating film may be etched.
  • a contact hole exposing the drain electrode 9d is formed in the insulating film, and the surface of the portion of the insulating film located on the metal oxide layer 7B (the portion serving as the dielectric layer of the auxiliary capacitor 20) is exposed. .
  • a resistance reduction process may be performed using the resist layer as a mask, and the resistance of the metal oxide layer 7B below the insulating film (exposed portion of the insulating film) may be reduced.
  • the gate line G When viewed from the normal direction of the substrate 1, the gate line G may include a first portion and a second portion having a smaller width than the first portion.
  • the channel region of the oxide semiconductor layer 7A of the TFT 10 is disposed so as to overlap the first portion of the gate line G. As illustrated, the entire oxide semiconductor layer 7A may overlap the first portion of the gate line G. Accordingly, since the gate line G also functions as a light shielding film of the oxide semiconductor layer 7A, variation in TFT characteristics due to light incident on the oxide semiconductor layer 7A can be suppressed. Further, by reducing the width of the portion of the gate line G that does not overlap with the TFT 10, it is possible to suppress a decrease in the aperture ratio due to the gate line G.
  • the metal oxide layers 7B of the two pixel regions Pix1 and Pix2 adjacent in the column direction are integrally formed so as to straddle the second portion of the gate line G (m) located between the pixel regions Pix. May be.
  • the gate electrode 3 only needs to be electrically connected to the gate line G, and may be formed of the same conductive film as the gate line G.
  • the gate electrode 3 may be formed integrally with the gate line G.
  • the gate electrode 3 may be a part of the gate line G. That is, a portion of the gate line G that overlaps with the channel region of the oxide semiconductor layer 7 ⁇ / b> A of the TFT 10 may function as the gate electrode 3.
  • the gate line G When viewed from the normal direction of the substrate 1, the gate line G has a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction, and the extending portion is It may function as the gate electrode 3.
  • the source electrode 9s and the drain electrode 9d may be formed of the same conductive film as the source line S.
  • the source electrode 9s only needs to be electrically connected to the source line S, and may be formed integrally with the source line S.
  • the source electrode 9s may be a part of the source line G. That is, a portion of the source line G that is in contact with the oxide semiconductor layer 7A of the TFT 10 may function as the source electrode 9s.
  • the source line S when viewed from the normal direction of the substrate 1, has a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction, and the extending portion is It may function as the source electrode 9s.
  • the source line S when viewed from the normal direction of the substrate 1, the source line S extends across the oxide semiconductor layer 7A. A portion of the source line S that is in contact with the upper surface of the oxide semiconductor layer 7A functions as the source electrode 9s.
  • the drain electrode 9d is in contact with the oxide semiconductor layer 7A and extends from the oxide semiconductor layer 7A to the contact portion 17. In this example, the drain electrode 9 d extends substantially parallel to the source line S, and is in contact with the pixel electrode 15 at the contact portion 17.
  • the oxide semiconductor layer 7A and the metal oxide layer 7B may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer 7A and the metal oxide layer 7B include, for example, an In—Ga—Zn—O-based oxide.
  • Such an oxide semiconductor layer 7A and a metal oxide layer 7B can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be either amorphous or crystalline.
  • As the crystalline In—Ga—Zn—O-based semiconductor a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable. Note that the crystal structure of a crystalline In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • the oxide semiconductor layer 7A and the metal oxide layer 7B may include other oxides instead of the In—Ga—Zn—O-based oxide.
  • Zn—O (ZnO), In—Zn—O (IZO), Zn—Ti—O (ZTO), Cd—Ge—O, Cd—Pb—O, In—Sn—Zn—O It may also contain a system (eg, In 2 O 3 —SnO 2 —ZnO), an In—Ga—Sn—O-based oxide, or the like.
  • TFT substrate disclosed in Patent Document 2 will be described as a conventional TFT substrate.
  • FIGS. 8A and 8B are a plan view and a cross-sectional view of a TFT substrate disclosed in Patent Document 2, respectively. Although the TFT substrate has a plurality of pixels, only one pixel is shown here.
  • the TFT substrate has a source line S and a gate line G.
  • a TFT 40 and a pixel electrode 45 are formed in each pixel defined by the source line S and the gate line G.
  • the TFT 40 includes a gate electrode 33, a gate insulating layer 35, a channel portion 37c, a source portion 37s, and a drain portion 37d formed on the gate insulating layer 35.
  • the channel part 37c, the source part 37s, the drain part 37d, and the pixel electrode 45 of the TFT 40 are integrally formed from the same oxide semiconductor film. Specifically, a part of the oxide semiconductor film is reduced in resistance and used as the pixel electrode 45, the source portion 37s, and the drain portion 37d.
  • the resistance reduction treatment of the oxide semiconductor film is performed using the protective insulating film 42 as a mask.
  • the pixel area is smaller than the area of the pixel region defined by the source line S and the gate line G.
  • the area of the electrode may be significantly reduced. Therefore, it is difficult to realize a high aperture ratio.
  • FIG. 9A is a plan view showing a TFT substrate 1000 of a reference example in which the auxiliary capacitor 30 is formed on the conventional TFT substrate disclosed in Patent Document 2 (FIG. 8). Components similar to those in FIG. 8 are denoted by the same reference numerals.
  • FIG. 9B is a plan view of the TFT substrate 101 of this embodiment, and shows only one pixel region Pix in the plan view shown in FIG.
  • a lower layer electrode (auxiliary capacitance wiring) 41 is provided on the TFT substrate 1000 of the reference example.
  • the lower layer electrode 41 is formed using, for example, the same conductive film (metal film) as the gate line G.
  • the aperture ratio decreases due to the formation of the auxiliary capacitor 30.
  • the aperture ratio is reduced by that amount, and it is difficult to ensure a high aperture ratio.
  • the lower layer electrode 41 may be formed using a conductive film different from the gate line G.
  • a lower electrode (transparent electrode) 41 made of a transparent conductive film may be formed below the pixel electrode 45. Thereby, the fall of the aperture ratio by the auxiliary capacity 30 can be suppressed.
  • the lower layer electrode (transparent electrode) 41 it is necessary to add a process of forming and patterning a transparent conductive film.
  • the TFT substrate is positioned around the display area where a plurality of pixel areas are arranged. It is necessary to provide a CS contact portion in the peripheral region.
  • the CS contact portion for example, the lower layer electrode 41 extending to the peripheral region and a metal wiring (common signal wiring) to which an auxiliary capacitance voltage is supplied from the outside are connected.
  • the metal wiring may be a metal wiring formed from the same metal film as the gate line G (or source line S), for example.
  • the lower layer electrode (conductor region 70c) of the auxiliary capacitor 20 can be formed without complicating the process. Moreover, since the lower layer electrode is transparent, the auxiliary capacitor 20 having a desired area can be formed without reducing the aperture ratio. Since a lower layer electrode (auxiliary capacitance electrode) having a larger area than the conventional one can be formed, a sufficient auxiliary capacitance value can be ensured. For example, in the plan view shown in FIG. 9B, the conductor region 70c in the pixel region Pix is indicated by a thick line.
  • the auxiliary capacitor 20 is formed on substantially the entire region that does not overlap with the electrodes 9s and 9d, the lines S and G, and the contact portion 17.
  • the auxiliary capacitor 20 can be formed by arranging the conductor region 70c to be the lower layer electrode.
  • FIG. 10 is a schematic plan view of the TFT substrate 101.
  • the TFT substrate 101 has a display area 90 including a plurality of pixel areas and an area (peripheral area) 92 other than the display area.
  • Common signal lines C are formed in the peripheral area 92 so as to surround the display area 90.
  • the common signal line C is connected to an auxiliary capacitance electrode (not shown) of each pixel. Further, a common signal is supplied to the common signal wiring C from the outside via the terminal portion 94.
  • the conductor region (auxiliary capacitance electrode) 70c in the pixel electrode of each column may be integrally formed and connected to the common signal wiring C by the wiring 9w.
  • the wiring 9w and the common signal wiring C may be integrally formed using the same conductive film as the source line S. Thereby, the conductor region (auxiliary capacitance electrode) 70c of each pixel can be electrically connected to the common signal wiring C in the peripheral region 92.
  • the terminal portion 94 may be formed of the same conductive film as the gate line G.
  • the wiring 93 connecting the terminal portion 94 and the common signal wiring C is formed integrally with the common signal wiring C, and within the contact hole formed in the gate insulating layer, the terminal portion 94 (or the terminal portion 94 and May be connected to an integrally formed wiring).
  • connection wiring 9b or the connection portion 9p is formed integrally with the common signal wiring C, so that the common signal wiring C and the auxiliary signal are auxiliary. Electrical connection with the capacitor electrode can be ensured.
  • the auxiliary capacitor 20 having a desired area can be formed by a simple process while suppressing a decrease in the aperture ratio.
  • FIG. 2A to 2F are process cross-sectional views for explaining a method for manufacturing the TFT 10 and the auxiliary capacitor 20 in the TFT substrate 101.
  • FIG. These cross-sectional views correspond to the cross section taken along the line A-A ′ in FIG.
  • a gate metal film on the substrate 1 it is patterned by a known photolithography process. Thereby, a gate wiring layer including the gate electrode 3 and the gate line (not shown) is formed. Next, the gate insulating layer 5 is formed so as to cover the gate wiring layer.
  • a transparent and insulating substrate can be used as the substrate 1.
  • a glass substrate is used as the substrate 1.
  • the material of the gate electrode film is not particularly limited, and is a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc.
  • a film containing an alloy thereof can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film (W / TaN) having a W film (thickness: 300 nm) as an upper layer and a TaN film (thickness: 30 nm) as a lower layer is used as the gate electrode film.
  • a silicon oxide (SiO 2 ) layer or a silicon nitride (SiN x ) layer may be used as the gate insulating layer 5.
  • a laminated film having a silicon oxide (SiO 2 ) layer (thickness: 50 nm) as an upper layer and a silicon nitride (SiN x ) layer (thickness: 325 nm) as a lower layer is used as the gate insulating layer 5.
  • an oxide semiconductor film is formed on the gate insulating layer 5 by, for example, a sputtering method, and patterned to form an oxide semiconductor layer 7A and a metal oxide layer 7B. obtain.
  • the oxide semiconductor layer 7A is disposed so as to overlap the gate electrode 3 (gate line G) with the gate insulating layer 5 interposed therebetween.
  • an In—Ga—Zn—O-based semiconductor film thickness: 50 nm
  • the thickness of the oxide semiconductor film may be, for example, 30 nm to 60 nm.
  • a source electrode film is formed by sputtering, for example, so as to cover the oxide semiconductor layer 7A and the metal oxide layer 7B.
  • the source electrode film is patterned by a known photolithography process to form a source wiring layer including a source electrode 9s, a drain electrode 9d, and a source line (not shown). To do.
  • the source electrode 9s and the drain electrode 9d are disposed in contact with the oxide semiconductor layer 7A. In this way, the TFT 10 is formed.
  • the material of the source electrode film is not particularly limited, and a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or the like
  • a film containing the alloy or the metal nitride can be used as appropriate.
  • a laminated film (Ti / Al / Ti) having a Ti film (thickness: 30 nm), an Al film (200 nm), and a Ti film (100 nm) in this order from the substrate 1 side is used as the source electrode film. .
  • the first insulating film 11 is formed so as to cover the source wiring layer and the metal oxide layer 7B.
  • a SiO 2 layer can be used as the first insulating film 11.
  • the thickness of the 1st insulating film 11 is not specifically limited, For example, if it is 200 nm or more, it can function as a mask more reliably at a low resistance process. On the other hand, in order to save the space of the TFT substrate, the thickness is preferably 500 nm or less.
  • a SiO 2 layer thickness: 300 nm is used as the first insulating film 11.
  • an opening 21 exposing a part of the metal oxide layer 7B and an opening 22 exposing a part of the drain electrode 9d are provided in the first insulating film 11.
  • the substrate 1 is exposed to reducing plasma or plasma containing a doping element (low resistance treatment).
  • argon plasma which is a reducing plasma.
  • the resistance is reduced in the vicinity of the surface of the portion of the metal oxide layer 7B exposed by the opening 21 to form the conductor region 70c.
  • a region of the metal oxide layer 7B that is masked by the first insulating film 11 and has not been reduced in resistance remains as a semiconductor region 70i.
  • the electric resistance of the conductor region 70c is lower than the electric resistance of the semiconductor region 70i, and may be 1 ⁇ 10 ⁇ 2 ⁇ cm or less, for example.
  • the thickness of the conductor region 70c can vary depending on the conditions of the low resistance process.
  • a specific method for reducing resistance (plasma treatment) and a mechanism for reducing the electrical resistance of the oxide semiconductor thereby are described in Patent Document 2, for example.
  • the entire disclosure of Patent Document 2 is incorporated herein.
  • the second insulating film 12 is formed on the first insulating film 11 and in the openings 21 and 22, and the second insulating film 12 is then formed by a known photolithography process. The part located in the opening 22 is removed. As a result, a contact hole CH that penetrates the first and second insulating films 11 and 12 and exposes the drain electrode 9d is formed.
  • the second insulating film 12 for example, a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is appropriately used. Can do.
  • the second insulating film 12 is also used as a capacitive insulating film constituting an auxiliary capacitor, the material and thickness of the second insulating film 12 are appropriately set so that a predetermined capacitance CCS is obtained. It is preferable to select.
  • SiNx can be suitably used from the viewpoint of dielectric constant and insulation.
  • the thickness of the second insulating film 12 is, for example, not less than 70 nm and not more than 180 nm. If it is 70 nm or more, insulation can be ensured more reliably. On the other hand, if it is 180 nm or less, the desired capacity C cs can be obtained more reliably.
  • a SiN film thickness: 100 nm is used as the second insulating film 12.
  • a transparent conductive film is formed on the second insulating film 12 and in the contact hole CH, and is patterned by a known photolithography process to form the pixel electrode 15. .
  • the pixel electrode 15 is disposed so as to overlap the conductor region 70c of the metal oxide layer 7B with the second insulating film 12 interposed therebetween.
  • the storage capacitor 20 is formed in which the conductor region 70c is a lower layer electrode, the second insulating film 12 is a dielectric layer, and the pixel electrode 15 is an upper layer electrode.
  • an ITO (indium / tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used as the transparent conductive film.
  • an ITO film (thickness: 100 nm) is used as the transparent conductive film.
  • the TFT substrate 101 having the TFT 10 and the auxiliary capacitor 20 in the pixel region Pix is obtained.
  • FIG. 3A is a plan view of the semiconductor device (TFT substrate) 102 of the present embodiment. Here, two pixel regions Pix1 and Pix2 adjacent in the column direction among the plurality of pixel regions Pix arrayed two-dimensionally on the TFT substrate 102 are shown.
  • FIG. 3B is a cross-sectional view taken along the line A-A ′ in FIG. 3A and shows a part of the auxiliary capacitor 20 in the TFT substrate 102.
  • FIGS. 1A and 1B the same components as those in FIGS. 1A and 1B are denoted by the same reference numerals, and description thereof is omitted.
  • the cross-sectional structure of the TFT 10 in this embodiment is the same as the cross-sectional structure shown in FIG.
  • the metal oxide layers 7B in the pixel regions Pix1 and Pix2 are formed separately from each other.
  • the TFT substrate 102 includes a connection wiring 9b formed of the same conductive film as the source electrode 9s and the source line S.
  • the connection wiring 9b extends in the column direction so as to cross the first and second pixel regions Pix1 and Pix2, and electrically connects the conductor regions 70c of the metal oxide layer 7B in the pixel regions Pix1 and Pix2. ing.
  • the connection wiring 9 b may be formed across a plurality of gate lines G.
  • connection wiring 9b that connects the conductor region 70c of the metal oxide layer 7B in the first and second pixel regions Pix1, Pix2 extends across the gate line G (m) as shown in the figure.
  • the connection wiring 9 b extends so as to cross the plurality of pixel regions Pix in each column, and the conductor regions 70 c of all the pixel regions Pix in the column are electrically connected. You may connect to.
  • the gate line G (m) may include a first portion that overlaps at least a part of the oxide semiconductor layer 7A of the TFT 10 and a second portion that is smaller in width than the first portion.
  • the connection wiring 9b may be formed across the second portion of the gate line G (m).
  • the conductor region 70c of the metal oxide layer 7B is caused to function as the lower layer electrode of the auxiliary capacitor 20 as in the first embodiment.
  • the connection wiring 9b is formed using the same conductive film as the source line S. For this reason, the auxiliary capacitance 20 and the connection wiring 9b can be formed without complicating the manufacturing process. Since the auxiliary capacitor 20 is formed of a transparent material, it is possible to suppress a decrease in the aperture ratio caused by the auxiliary capacitor 20. Further, since the area of the auxiliary capacitor 20 can be enlarged without reducing the aperture ratio, a desired auxiliary capacitance value can be ensured.
  • the metal oxide layer 7B extends across the gate line G in the column direction.
  • the TFT 10 and the metal oxide layer 7B are relatively apart.
  • the distance between the TFT 10 and the metal oxide layer 7B is narrowed. If the width of the metal oxide layer 7B is reduced in order to increase the interval, it becomes difficult to connect the conductor regions 70c of the metal oxide layer 7B in the pixel regions Pix1 and Pix2 with low resistance.
  • the metal oxide layers 7B in the first and second pixel regions Pix1 and Pix2 have patterns separated from each other. Therefore, the metal oxide layer 7B of each pixel region Pix1, Pix2 can be disposed sufficiently away from the contact portion 17 and the TFT 10. Further, the conductor region 70c of the metal oxide layer 7B in the first and second pixel regions Pix1 and Pix2 can be connected by using a lower resistance connection wiring 9b made of a source electrode film. Therefore, the resistance of the auxiliary capacitance electrode can be reduced and the load can be reduced as compared with the first embodiment.
  • the aperture ratio is lower than that in the first embodiment by the amount of connection wiring 9b.
  • the area of the connection wiring 9b is sufficiently smaller than the area of the auxiliary capacitance 20, when the auxiliary capacitance wiring is formed using the same conductive film as the gate line G (the aperture ratio decreases according to the area of the auxiliary capacitance 20).
  • the aperture ratio of the TFT substrate can be increased.
  • FIG. 4A to 4D are process cross-sectional views for explaining a manufacturing method of the TFT substrate 102.
  • FIG. 4A to 4D are process cross-sectional views for explaining a manufacturing method of the TFT substrate 102.
  • the gate electrode 3, the gate insulating layer 5, the oxide semiconductor layer 7A, and the metal oxide layer 7B are formed on the substrate 1.
  • connection wiring 9b is formed on a part of the metal oxide layer 7B in each pixel region Pix. Specifically, the metal oxide layer 7B is formed on a part of a region to be a conductor region. At this time, a portion of the metal oxide layer 7B that is in contact with the connection wiring 9b is reduced in resistance by being in contact with the connection wiring 9b (metal), thereby forming a conductor region 70c.
  • the metal oxide layer 7B is an In—Ga—Zn—O-based oxide layer, for example, a metal such as Ti, Mo, or Al having a lower standard electrode potential than In can be used.
  • a first insulating film 11 having openings 21 and 22 is formed.
  • a resistance reduction process (plasma process) is performed to reduce the resistance of the portion of the metal oxide layer 7B exposed by the opening 21 of the first insulating film 11.
  • the material and thickness of the first insulating film 11 and the method for reducing resistance may be the same as those described above with reference to FIG. 2D.
  • a conductor region 70c is formed in a region exposed by the opening 21 in the metal oxide layer 7B.
  • the conductor region 70c includes a portion whose resistance is reduced in this step and a portion in contact with the connection wiring 9b.
  • the second insulating film 12 and the pixel electrode 15 are formed to obtain the TFT substrate 102.
  • the process of forming the second insulating film 12 and the pixel electrode 15 is the same as the process described above with reference to FIGS. 2 (e) and 2 (f).
  • the manufacturing method of the TFT substrate 102 is not limited to the method shown in FIG.
  • a so-called etch stop TFT having an etch stop film on the channel region can be formed as the TFT 10 and the resistance of the metal oxide layer 7B can be reduced by using the etch stop film.
  • the gate electrode 3, the gate insulating layer 5, the oxide semiconductor layer 7A, and the metal oxide layer 7B are formed on the substrate 1.
  • an etch stop film 14 covering the oxide semiconductor layer 7A and the metal oxide layer 7B is formed. Thereafter, openings 23 and 24 for exposing regions located on both sides of the channel region in the oxide semiconductor layer 7A and an opening 25 for exposing a part of the metal oxide layer 7B are formed in the etch stop film 14. .
  • the resistance reduction process is performed by the same method as in the above-described embodiment.
  • the resistance of the portions of the oxide semiconductor layer 7A exposed by the openings 23 and 24 of the etch stop film 14 and the portion of the metal oxide layer 7B exposed by the openings 25 of the etch stop film 14 are reduced.
  • conductor regions 70a, 70b, and 70c are formed.
  • a region of the oxide semiconductor layer 7A and the metal oxide layer 7B that has not been reduced in resistance remains as a semiconductor region 70i.
  • a source electrode film is formed on the etch stop film 14 and in the openings 23, 24, and 25, and is patterned to thereby form the source electrode 9s, the drain electrode 9d, and the source line. (Not shown) and the connection wiring 9b are formed.
  • the source electrode 9s is formed in contact with the conductor region 70a in the opening 23, and the drain electrode 9d is formed in contact with the conductor region 70b in the opening 24.
  • the connection wiring 9b is formed in the opening 25 so as to be in contact with a part of the conductor region 70c.
  • the material and thickness of the source electrode film may be the same as those described above with reference to FIG.
  • the second insulating film 12 and the pixel electrode 15 are formed to obtain the TFT substrate 102 '.
  • the process of forming the second insulating film 12 and the pixel electrode 15 is the same as the process described above with reference to FIGS. 2 (e) and 2 (f). In this way, another TFT substrate 102 ′ of this embodiment is obtained.
  • the present embodiment is different from the TFT substrate 101 of the first embodiment in that the conductor regions 70c in the two pixel regions adjacent in the column direction are electrically connected to each other using a connecting portion.
  • FIG. 6A is a plan view of the semiconductor device (TFT substrate) 103 of the present embodiment.
  • TFT substrate semiconductor device
  • three pixel areas first pixel area Pix1, second pixel area Pix2, and third pixel area Pix3 arranged in the column direction among the plurality of pixel areas Pix arranged two-dimensionally on the TFT substrate 103. Is shown.
  • FIG. 6B is a cross-sectional view taken along the line A-A ′ in FIG. 6A and shows a part of the auxiliary capacitor 20 in the TFT substrate 103.
  • FIGS. 1A and 1B the same components as those in FIGS. 1A and 1B are denoted by the same reference numerals, and description thereof is omitted.
  • the cross-sectional structure of the TFT 10 in this embodiment is the same as the cross-sectional structure shown in FIG.
  • the metal oxide layers 7B in the pixel regions Pix1, Pix2, and Pix3 are formed separately from each other.
  • the TFT substrate 103 includes a plurality of connection portions 9p formed from the same conductive film as the source electrode 9s and the source line S.
  • the plurality of connecting portions 9p are separated from each other.
  • Each connection portion 9p is disposed so as to electrically connect the conductor regions 70c of the metal oxide layer 7B in two pixel regions adjacent in the column direction.
  • the conductor region 70c of the metal oxide layer 7B in the second pixel region Pix2 is the conductor region 70c of the metal oxide layer 7B in the first pixel region Pix1 by the first connection portion 9p (m) (m is a natural number). And electrically connected to the conductor region 70c of the metal oxide layer 7B in the third pixel region Pix3 by the second connection portion 9p (m + 1).
  • the first connection portion 9p (m) and the second connection portion 9p (m + 1) are formed separately from each other.
  • Each connection portion 9p is extended so as to straddle the corresponding gate line G.
  • the first connection portion 9p (m) and the second connection portion 9p (m + 1) are extended so as to straddle the gate lines G (m) and G (m + 1), respectively.
  • the gate lines G (m) and G (m + 1) each include a first portion that overlaps at least a part of the oxide semiconductor layer 7A of the TFT 10 and a first portion.
  • a second portion having a width smaller than one portion may be included.
  • the first connection portion 9p (m) and the second connection portion 9p (m + 1) may be formed across the second portions of the gate lines G (m) and G (m + 1), respectively.
  • connection portions 9p may have a structure in which the connection wiring 9b in the second embodiment is divided on the central portion of each conductor region 70c. Further, each connection portion 9p may be in contact with only the vicinity of the end portions of the two conductor regions 70c to be connected.
  • the conductor region 70c of the metal oxide layer 7B is caused to function as a lower layer electrode of the auxiliary capacitor 20 as in the above-described embodiment.
  • the connection portion 9p is formed using the same conductive film as the source line S. For this reason, the auxiliary capacitor 20 and the connection portion 9p can be formed without complicating the manufacturing process. Since the auxiliary capacitor 20 is formed of a transparent material, it is possible to suppress a decrease in the aperture ratio caused by the auxiliary capacitor 20. Furthermore, since the area of the auxiliary capacitor 20 can be expanded without reducing the aperture ratio, a desired auxiliary capacitance value can be secured.
  • the metal oxide layers 7B in the first and second pixel regions Pix1 and Pix2 have patterns separated from each other. For this reason, it is possible to arrange the metal oxide layer 7B, the contact portion 17 and the TFT 10 sufficiently apart. Further, the conductor region 70c of the metal oxide layer 7B in the first and second pixel regions Pix1 and Pix2 is connected using a connection portion 9p made of a source electrode film and having a lower resistance. Therefore, the resistance of the auxiliary capacitance electrode can be reduced and the load can be reduced as compared with the first embodiment.
  • the aperture ratio is lower than that of the first embodiment by the amount of the plurality of connection portions 9p.
  • the area required for the connection portion 9p is sufficiently smaller than the area of the auxiliary capacitor 20, and therefore, when the auxiliary capacitor wiring is formed from the same conductive film as the gate line G (area of the auxiliary capacitor 20). Higher aperture ratio can be realized.
  • the conductor regions 70c of all the pixel regions Pix in each column may be electrically connected by the connecting portion 9p. Accordingly, a common auxiliary capacitance voltage (Cs voltage) can be supplied to the conductor regions 70c (functioning as auxiliary capacitance electrodes) of the plurality of pixel regions Pix without complicating the wiring structure.
  • Cs voltage auxiliary capacitance voltage
  • the TFT substrate 103 of this embodiment can be manufactured by the same method as the TFT substrate 102 described above with reference to FIG. However, in the patterning step of the source electrode film (FIG. 4A), a plurality of connection portions 9p separated from each other are formed instead of the connection wiring 9b. It is also possible to manufacture a TFT substrate including a TFT having an etch stop structure by the same method as described above with reference to FIG. The cross-sectional structure for explaining these manufacturing steps is the same as the cross-sectional structure shown in FIGS. 4 and 5 in the above-described embodiment except that the connection portion 9p is formed instead of the connection wiring 9b. This is not shown here.
  • the TFT substrates 101 to 103 described above can be used as an active matrix substrate of a liquid crystal display device, for example.
  • FIG. 7 is a schematic cross-sectional view showing an example of the configuration of the liquid crystal display device 200 using the TFT substrates 101 to 103 of the above embodiment.
  • the liquid crystal display device 200 includes a TFT substrate 100, a counter substrate (for example, a glass substrate) 151, and a liquid crystal layer 153.
  • the TFT substrate 100 may be any of the TFT substrates 101 to 103 described above.
  • a counter electrode 152 is formed on the counter substrate 151 on the liquid crystal layer 153 side.
  • a voltage is applied to the liquid crystal layer 153 that exists between the pixel electrode 15 and the counter electrode 152 of the TFT substrate 100.
  • An alignment film (for example, a vertical alignment film) is formed as necessary on the liquid crystal layer 153 side of each of the pixel electrode 15 and the counter electrode 152.
  • the liquid crystal display device 200 can be manufactured as follows, for example.
  • a light shielding film for example, a Ti film having a thickness of 200 nm
  • a black matrix is formed.
  • an insulating film for example, a SiO 2 film having a thickness of 200 nm
  • a counter electrode 152 is formed on the insulating film.
  • the counter electrode 152 is formed by forming a transparent conductive film (for example, ITO having a thickness of 100 nm) by sputtering and patterning it. In this way, the counter substrate 151 is obtained.
  • the TFT substrate 100 and the counter substrate 151 are bonded together.
  • a liquid crystal layer 153 is formed by injecting liquid crystal between the substrates 100 and 151.
  • the substrates 100 and 151 on which the liquid crystal layer 153 is formed are divided to obtain the liquid crystal display device 200.
  • the liquid crystal display device 200 is, for example, a vertical alignment mode (VA mode) liquid crystal display device.
  • VA mode vertical alignment mode
  • the liquid crystal display device according to the embodiment of the present invention is not limited thereto, and has, for example, a pixel electrode and a counter electrode on a TFT substrate, for example, an In-Plane Switching (IPS) mode or a Ringe Field Switching (FFS).
  • IPS In-Plane Switching
  • FFS Ringe Field Switching
  • the present invention can also be applied to a liquid crystal display device in a horizontal electric field mode such as a mode. Since the structure of the TFT of the IPS mode or FFS mode liquid crystal display device is well known, description thereof is omitted.
  • a VA mode liquid crystal display device is usually provided with only a single transparent electrode layer (pixel electrode). For this reason, when the above embodiment is applied to a VA mode liquid crystal display device, a transparent auxiliary capacitor can be formed without adding a separate transparent electrode layer.
  • the liquid crystal display device has been described as an example.
  • the TFT substrates 101 to 103 of the above embodiment are used for other display devices such as an organic electroluminescence (EL) display device, an inorganic electroluminescence display device, and a MEMS display device. Can also be used.
  • EL organic electroluminescence
  • MEMS MEMS display device
  • Embodiments of the present invention include a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • image input an image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers.

Abstract

　半導体装置（１０１）は、行方向および列方向を有するマトリクス状に配列された複数の画素領域Ｐｉｘを備え、複数の画素領域Ｐｉｘのそれぞれは、ゲート電極（２）、ゲート電極を覆うゲート絶縁層（５）、ゲート絶縁層上に形成された酸化物半導体層（７Ａ）、酸化物半導体層に電気的に接続されたソース電極（９ｓ）およびドレイン電極（９ｄ）を有する薄膜トランジスタ（１０）と、酸化物半導体層と同一の酸化物膜から形成された金属酸化物層（７Ｂ）と、薄膜トランジスタおよび金属酸化物層を覆う層間絶縁層（１３）と、層間絶縁層上に設けられ、かつ、ドレイン電極に電気的に接続された画素電極（１５）とを有しており、金属酸化物層（７Ｂ）は導電体領域（７０ｃ）を含み、画素電極（１５）は、層間絶縁層（１３）を介して導電体領域（７０ｃ）の少なくとも一部と重なっている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いた半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。酸化物半導体ＴＦＴを備えるアクティブマトリクス基板（以下、「ＴＦＴ基板」）は、例えば特許文献１に開示されている。
　また、例えば特許文献２には、酸化物半導体膜の一部を低抵抗化することにより、ＴＦＴの活性層となる半導体層と、画素電極などの導電体層とを一体的に形成することが開示されている。特許文献２には、上記の低抵抗化処理により、酸化物半導体ＴＦＴを備えるＴＦＴ基板をより低いコストで製造できる旨が記載されている。
　特許文献１および２などに開示された従来のＴＦＴ基板を液晶表示装置に用いる場合、ＴＦＴ基板には、必要に応じて、補助容量が設けられる。補助容量は、補助容量電極（または補助容量配線）と、画素電極と、それらの間に位置する誘電体層とから構成され得る。補助容量電極は、例えば、ゲート配線と同じ導電膜から形成される。
特開２００３－８６８０８号公報 特開２００８－４０３４３号公報
　ＴＦＴ基板に補助容量を設ける場合、上述したように、ゲート配線と同じ導電膜（通常は金属膜）から補助容量電極を形成すると、製造プロセスを複雑にすることなく、各画素内に補助容量を形成することが可能である。しかしながら、補助容量電極の分だけ開口率および光透過率が低下するという問題がある。
　また、本発明者が検討したところ、例えば特許文献２に開示されたＴＦＴ基板では、画素全体に占める画素電極の面積の割合が小さいので、開口率がさらに低下するおそれがあることも分かった。詳細は後述する。
　本発明は上記事情に鑑みてなされたものであり、本発明の一実施形態は、簡便なプロセスで製造することができ、且つ、従来よりも高い開口率および透過率を実現することが可能な半導体装置およびその製造方法を提供することを目的とする。
　本発明による一実施形態の半導体装置は、基板と、前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域とを備えた半導体装置であって、前記複数の画素領域のそれぞれは、前記基板に支持された薄膜トランジスタであって、ゲート電極、前記ゲート電極を覆うゲート絶縁層、前記ゲート絶縁層上に形成された酸化物半導体層、および、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を有する、薄膜トランジスタと、前記酸化物半導体層と同一の酸化物膜から形成された金属酸化物層と、前記薄膜トランジスタおよび前記金属酸化物層を覆う層間絶縁層と、前記層間絶縁層上に設けられ、かつ、前記ドレイン電極に電気的に接続された画素電極とを有しており、前記金属酸化物層は導電体領域を含み、前記画素電極は、前記層間絶縁層を介して前記導電体領域の少なくとも一部と重なっている。
　ある実施形態において、それぞれが前記行方向に略平行に延設された複数のゲートラインと、それぞれが前記列方向に略平行に延設された複数のソースラインとをさらに備え、前記複数の画素領域は、第１画素領域、および、前記第１画素領域と前記列方向に隣接する第２画素領域を有し、前記第１画素領域および前記第２画素領域における前記金属酸化物層の前記導電体領域は、互いに電気的に接続されている。
　ある実施形態において、前記第１画素領域における前記金属酸化物層と、前記第２画素領域における前記金属酸化物層とは一体的に形成されている。
　ある実施形態において、前記複数のソースラインと同じ導電膜から形成され、かつ、前記第１および第２画素領域を横切るように前記列方向に延設された接続配線をさらに備え、前記第１画素領域および前記第２画素領域における前記金属酸化物層の前記導電体領域は、前記接続配線を介して互いに電気的に接続されている。
　ある実施形態において、前記複数のソースラインと同一の導電膜から形成され、かつ、互いに分離された第１および第２の接続部をさらに備え、前記第２画素領域における前記金属酸化物層の前記導電体領域は、前記第１の接続部によって、前記第１画素領域における前記金属酸化物層の前記導電体領域と電気的に接続され、かつ、前記第２の接続部によって、前記第２画素領域と前記列方向に隣接する他の画素領域における前記金属酸化物層の前記導電体領域と電気的に接続されている。
　ある実施形態において、前記複数の画素領域のそれぞれは、前記層間絶縁層に形成されたコンタクトホール内で前記ドレイン電極と前記画素電極とが直接接するコンタクト部をさらに有し、前記基板の法線方向から見たとき、前記コンタクト部は、前記薄膜トランジスタと前記列方向に隣接して配置されている。
　ある実施形態において、前記複数のゲートラインは、前記第１画素領域における前記ゲート電極と電気的に接続された第１のゲートラインを含み、前記基板の法線方向から見たとき、前記第１のゲートラインは、第１部分と、前記第１部分よりも幅の小さい第２部分とを含んでおり、前記基板の法線方向から見たとき、前記第１画素領域における前記酸化物半導体層の少なくとも一部は、前記第１部分と重なるように配置されており、前記接続配線または前記第１の接続部は前記第２部分を跨いで延設されている。
　ある実施形態において、前記金属酸化物層は、半導体領域をさらに含み、前記半導体領域は前記金属酸化物層の周縁部に位置している。
　ある実施形態において、前記層間絶縁層は、第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜とを含み、前記第１絶縁膜は、前記金属酸化物層上に開口を有しており、前記導電体領域は、前記金属酸化物層のうち前記開口によって露出された部分を含み、前記半導体領域は、前記金属酸化物層のうち前記第１絶縁膜で覆われた部分を含む。
　ある実施形態において、前記層間絶縁層のうち前記金属酸化物層の前記導電体領域と前記画素電極との間に位置する部分は、前記第２絶縁膜を含み、かつ、前記第１絶縁膜を含まない。
　ある実施形態において、前記酸化物半導体層および前記金属酸化物層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む。
　ある実施形態において、前記酸化物半導体層および前記金属酸化物層は、結晶質部分を含む。
　本発明による一実施形態の半導体装置の製造方法は、基板と、行方向および列方向を有するマトリクス状に配列された複数の画素領域と、前記複数の画素領域のそれぞれに配置された薄膜トランジスタと、それぞれが前記行方向に略平行に延設された複数のゲートラインと、それぞれが前記列方向に略平行に延設された、複数のソースラインとを備えた半導体装置の製造方法であって、前記複数の画素領域は、前記列方向に隣接する第１および第２画素領域を含み、前記第１および第２画素領域のそれぞれにおいて、（ａ）前記基板上に、ゲート電極および前記ゲート電極を覆うゲート絶縁層を形成する工程と、（ｂ）前記ゲート絶縁層上に、酸化物半導体膜を形成し、これをパターニングすることにより、酸化物半導体層および金属酸化物層をそれぞれ形成する工程であって、前記酸化物半導体層は、少なくとも一部が前記ゲート絶縁層を介して前記ゲート電極と重なるように配置される、工程と、（ｃ）前記酸化物半導体層と接するソース電極およびドレイン電極を形成する、工程と、（ｄ）前記ソース電極および前記ドレイン電極と前記金属酸化物層とを覆うように第１絶縁膜を形成し、前記第１絶縁膜に、前記ドレイン電極の一部を露出する第１開口と、前記金属酸化物層の一部を露出する第２開口とを形成する工程と、（ｅ）前記金属酸化物層のうち前記第２開口によって露出された部分を導体化して導電体領域を形成するとともに、前記金属酸化物層のうち導体化されなかった部分は半導体領域として残る工程と、（ｆ）前記第１絶縁膜上および前記第１および第２開口内に第２絶縁膜を形成し、前記第２絶縁膜のうち前記第１開口内に位置する部分を除去することにより、前記第１および第２絶縁膜を貫通し、且つ、前記ドレイン電極を露出するコンタクトホールを形成する工程と、（ｇ）前記第２絶縁膜上および前記コンタクトホール内に画素電極を形成する工程であって、前記画素電極は、前記コンタクトホール内で前記ドレイン電極と接し、且つ、前記金属酸化物層の前記導電体領域の少なくとも一部と前記第２絶縁膜を介して重なるように配置される、工程とを包含する。
　ある実施形態において、前記工程（ｂ）において、前記第１および第２画素領域における前記金属酸化物層を一体的に形成する。
　ある実施形態において、前記第１および第２画素領域における前記金属酸化物層を互いに電気的に接続する接続配線を形成する工程をさらに含み、前記接続配線は、前記ソースおよびドレイン電極と同じ導電膜から形成される。
　ある実施形態において、互いに分離された第１および第２の接続部を形成する工程をさらに含み、前記第１の接続部は、前記第１および第２画素領域における前記金属酸化物層を接続するように配置され、前記第２の接続部は、前記第２画素領域および前記第２画素領域に前記列方向に隣接する他の画素領域における前記金属酸化物層を接続するように配置される。
　本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、高い開口率および透過率を実現することが可能な酸化物半導体ＴＦＴを備える半導体装置を提供できる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置１０１の平面図および断面図である。 （ａ）から（ｆ）は、それぞれ、第１の実施形態の半導体装置１０１の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第２の実施形態の半導体装置１０２の平面図および断面図である。 （ａ）から（ｄ）は、それぞれ、第２の実施形態の半導体装置１０２の製造方法を説明するための工程断面図である。 （ａ）から（ｄ）は、それぞれ、第２の実施形態の半導体装置１０２の製造方法の他の例を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第３の実施形態の半導体装置１０３の平面図および断面図である。 本発明による実施形態の半導体装置を用いた表示装置を例示する断面図である。 （ａ）および（ｂ）は、それぞれ、特許文献２に開示されたＴＦＴ基板の平面図および断面図である。 （ａ）は、従来のＴＦＴ基板に補助容量配線を設けた参考例のＴＦＴ基板における一画素を示す平面図であり、（ｂ）は、第１の実施形態のＴＦＴ基板１０１の一画素を示す平面図である。 ＴＦＴ基板１０１の一例を示す模式的な平面図である。
　（第１の実施形態）
　以下、図面を参照しながら本発明の第１の実施形態を説明する。
　図１（ａ）は、本実施形態の半導体装置（ＴＦＴ基板）１０１の平面図である。図１（ｂ）は、図１（ａ）中のＡ－Ａ’線に沿った断面図であり、半導体装置１０１におけるＴＦＴ１０および補助容量２０を示す。なお、本明細書において、「半導体装置」とは、ＴＦＴおよび容量素子を備えた装置であればよく、ＴＦＴ基板およびＴＦＴ基板を有する表示装置などを広く含む。
　ＴＦＴ基板１０１は、例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードで表示を行う液晶表示装置に用いられる。液晶表示装置は、行方向および列方向を有するマトリクス状に配置された複数の画素を有している。ＴＦＴ基板１０１は、表示装置の複数の画素に対応する複数の領域（以下、「画素領域」）Ｐｉｘを有している。図１（ａ）は、複数の画素領域Ｐｉｘのうち、列方向に隣接された２つの画素領域Ｐｉｘ１、Ｐｉｘ２を示している。
　ＴＦＴ基板１０１は、基板１と、列方向に略平行に延設された複数のソースライン（ソースバスラインともいう。）Ｓと、行方向に略平行に延設された複数のゲートライン（ゲートバスラインともいう。）Ｇとを有している。行方向および列方向は、互いに直交していてもよい。行方向および列方向は、それぞれ、液晶表示装置の表示面における水平方向および垂直方向であってもよい。基板１の法線方向から見たとき、ソースラインＳおよびゲートラインＧによって包囲された領域が、それぞれ、「画素領域Ｐｉｘ」となる。各画素領域Ｐｉｘには、ＴＦＴ１０、金属酸化物層７Ｂおよび画素電極１５が形成されている。
　図１（ａ）には、複数のソースラインＳのうち隣接する２つのソースラインＳ（ｎ）、Ｓ（ｎ＋１）と、隣接する３つのゲートラインＧ（ｍ－１）、Ｇ（ｍ）、Ｇ（ｍ＋１）とが示されている（ｎおよびｍは自然数）。ソースラインＳ（ｎ）、Ｓ（ｎ＋１）およびゲートラインＧ（ｍ－１）、Ｇ（ｍ）によって包囲された領域を「第１画素領域Ｐｉｘ１」、ソースラインＳ（ｎ）、Ｓ（ｎ＋１）およびゲートラインＧ（ｍ）、Ｇ（ｍ＋１）によって包囲された領域を「第２画素領域Ｐｉｘ２」と称する。
　第１画素領域Ｐｉｘ１におけるＴＦＴ１０のゲート電極３は、ゲートラインＧ（ｍ）に電気的に接続され、ソース電極９ｓは、ソースラインＳ（ｎ）に電気的に接続されている。同様に、第２画素領域Ｐｉｘ２におけるＴＦＴ１０のゲート電極３は、ゲートラインＧ（ｍ＋１）に電気的に接続され、ソース電極９ｓは、ソースラインＳ（ｎ）電気的に接続されている。
　各画素領域ＰｉｘのＴＦＴ１０は、基板１に支持されている。ＴＦＴ１０は、ゲート電極３、ゲート電極３を覆うゲート絶縁層５、ゲート絶縁層５上に形成された酸化物半導体層７Ａ、および、ソース電極９ｓおよびドレイン電極９ｄを有するボトムゲート構造のＴＦＴである。酸化物半導体層７Ａは、少なくともチャネル領域がゲート絶縁層５を介してゲート電極３と重なるように配置されている。本実施形態では、ゲートラインＧのうち酸化物半導体層７Ａとゲート絶縁層５を介して重なる部分がゲート電極３となる。ソースおよびドレイン電極９ｓ、９ｄは、酸化物半導体層７Ａのチャネル領域の両側にそれぞれ電気的に接続されている。ソースおよびドレイン電極９ｓ、９ｄは、それぞれ、酸化物半導体層７Ａと直接接していてもよい。本実施形態では、ソースラインＳのうち酸化物半導体層７Ａと接する部分がソース電極９ｓである。ソース電極９ｓは、ソースラインＳに電気的に接続され、ドレイン電極９ｄは画素電極１５に電気的に接続されている。また、ＴＦＴ１０は、層間絶縁層１３で覆われている。
　金属酸化物層７Ｂは、酸化物半導体層７Ａと同一の酸化物膜から形成されている。金属酸化物層７Ｂは、導電体領域７０ｃを含んでいる。導電体領域７０ｃは、ＴＦＴ１０の酸化物半導体層７Ａよりも抵抗の低い領域であり、例えば、酸化物半導体膜に低抵抗化処理を行うことによって形成される。ここでは、導電体領域７０ｃは、酸化物半導体層７Ａの表面近傍に形成されている。なお、導電体領域７０ｃは、酸化物半導体層７Ａの厚さ方向に亘って形成されていてもよい。図示するように、金属酸化物層７Ｂは、導電体領域７０ｃの他に、半導体領域７０ｉを含んでもよい。半導体領域７０ｉは、基板１の法線方向から見たとき、金属酸化物層７Ｂの周縁部に位置していてもよい。
　画素電極１５は、透明な導電材料（例えばＩＴＯ）から形成されている。画素電極１５は層間絶縁層１３上に設けられ、層間絶縁層１３に形成されたコンタクトホール内でＴＦＴ１０のドレイン電極９ｄに電気的に接続されている。この接続部分を「コンタクト部」１７と称する。
　画素電極１５は、また、層間絶縁層１３を介して、金属酸化物層７Ｂの導電体領域７０ｃの少なくとも一部と重なるように配置されている。これにより、導電体領域７０ｃを下層電極（補助容量配線または補助容量電極ともいう。）、画素電極１５を上層電極とし、層間絶縁層１３のうちこれらの電極の間に位置する部分を誘電体層とする補助容量２０が形成される。補助容量２０の上層電極（画素電極１５）および下層電極（導電体領域７０ｃ）は、それぞれ透明な導電材料から形成されている。補助容量２０は、例えば液晶表示装置において、液晶容量と電気的に並列に接続される。
　このように、本実施形態によると、酸化物半導体層７Ａと同じ酸化物膜を利用して補助容量２０の下層電極を形成するので、プロセスを複雑にすることなく、画素領域Ｐｉｘ内に補助容量２０を形成できる。補助容量２０は透明材料から構成されている。このため、開口率を低下させることなく、所望の面積（基板１の法線方向から見たときの面積）を有する補助容量２０を設けることができ、十分な補助容量値を確保できる。
　列方向に隣接する２つの画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃは、互いに電気的に接続されていてもよい。図示していないが、列方向に配列された全ての画素領域Ｐｉｘにおける導電体領域７０ｃが互いに電気的に接続されていてもよい。これにより、複数の画素領域Ｐｉｘの導電体領域７０ｃ（補助容量電極として機能する）に、共通の補助容量電圧（Ｃｓ電圧）を供給し得る。
　本実施形態では、隣接する第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂは、一体的に形成されており、それぞれの導電体領域７０ｃは連続している。言い換えると、基板１の法線方向から見たとき、画素領域Ｐｉｘ１、Ｐｉｘ２の金属酸化物層７Ｂは、第１画素領域Ｐｉｘ１から、ゲートラインＧ（ここではゲートラインＧ（ｍ））を跨いで第２画素領域Ｐｉｘ２に延設された金属酸化物配線を構成している。
　各列に配列された３以上の画素領域Ｐｉｘ、好ましくは各列に配列された全ての画素領域Ｐｉｘにおける金属酸化物層７Ｂは一体的に形成されていてもよい。例えば、列方向に配列された複数の画素領域Ｐｉｘの金属酸化物層７Ｂが一体となり、複数のゲートラインＧを跨いで列方向に延設された金属酸化物配線を構成していてもよい。
　本実施形態では、各画素領域Ｐｉｘにおいて、ソースラインＳとゲートラインＧとが交差する部分の近傍にＴＦＴ１０が配置されている。また、画素電極１５と、ＴＦＴ１０のドレイン電極９ｄとを電気的に接続するためのコンタクト部１７は、ＴＦＴ１０と列方向に隣接して配置されている。図示する例では、基板１の法線方向から見たとき、第１画素電極Ｐｉｘ１におけるＴＦＴ１０は、ソースラインＳ（ｎ）とゲートラインＧ（ｍ）との交点付近に位置しており、コンタクト部１７は、ソースラインＳ（ｎ）、ゲートラインＧ（ｍ）および金属酸化物層７Ｂに包囲された領域に配置されている。このような構成により、開口率を低下させずに、列方向に隣接する２つの画素領域Ｐｉｘにおける金属酸化物層７Ｂを互いに接続することが可能になる。
　ＴＦＴ１０を覆う層間絶縁層１３は、補助容量２０の誘電体層としても機能する。本実施形態における層間絶縁層１３は、第１絶縁膜１１と、第１絶縁膜１１上に設けられた第２絶縁膜１２とを含んでいる。第１絶縁膜１１は、金属酸化物層７Ｂ上に開口を有している。金属酸化物層７Ｂの導電体領域７０ｃは、金属酸化物層７Ｂのうち第１絶縁膜１１の開口によって露出された部分を含む。一方、半導体領域７０ｉは、金属酸化物層７Ｂのうち第１絶縁膜１１で覆われた部分を含む。第１絶縁膜１１の開口には、導電体領域７０ｃと接するように第２絶縁膜１２が形成されている。層間絶縁層１３のうち補助容量２０の下層電極（導電体領域７０ｃ）と上層電極（画素電極１５）との間に位置する部分は、第２絶縁膜１２を含み、かつ、第１絶縁膜１１を含まない。つまり、層間絶縁層１３のうちの主として第２絶縁膜１２が、補助容量２０の誘電体層として機能する。
　上記のような構成は、第１絶縁膜１１をマスクとして、金属酸化物層７Ｂの低抵抗化処理（後述するプラズマ処理など）を行うことによって得られる。ただし、低抵抗化処理の条件によっては、基板１の法線方向から見たとき、導電体領域７０ｃは第１絶縁膜１１の開口よりも一回り大きくなり、第１絶縁膜１１の端部と重なる場合がある。
　なお、層間絶縁層１３は、上記のような２層構造に限定されず、３層以上の積層構造を有していてもよい。あるいは、層間絶縁層１３は単一の絶縁膜であってもよい。その場合、絶縁膜を堆積した後、ハーフトーン露光を利用して絶縁膜上にレジスト層を形成し、絶縁膜のエッチングを行ってもよい。これにより、絶縁膜にドレイン電極９ｄを露出するコンタクトホールを形成するとともに、絶縁膜のうち金属酸化物層７Ｂ上に位置する部分（補助容量２０の誘電体層となる部分）の表面を露出する。この後、レジスト層をマスクとして低抵抗化処理を行い、絶縁膜（絶縁膜の露出部分）越しに、その下方にある金属酸化物層７Ｂの低抵抗化を行ってもよい。
　基板１の法線方向から見たとき、ゲートラインＧは、第１部分と、第１部分よりも幅の小さい第２部分とを含んでいてもよい。ＴＦＴ１０の酸化物半導体層７Ａのチャネル領域は、ゲートラインＧの第１部分と重なるように配置されている。図示するように、酸化物半導体層７Ａ全体が、ゲートラインＧの第１部分と重なっていてもよい。これにより、ゲートラインＧが酸化物半導体層７Ａの遮光膜としても機能するので、酸化物半導体層７Ａに光が入射することによるＴＦＴ特性の変動を抑制できる。また、ゲートラインＧのうちＴＦＴ１０と重ならない部分の幅を小さく抑えることにより、ゲートラインＧに起因する開口率の低下を抑制できる。列方向に隣接する２つの画素領域Ｐｉｘ１、Ｐｉｘ２の金属酸化物層７Ｂは、それらの画素領域Ｐｉｘの間に位置するゲートラインＧ（ｍ）の第２部分を跨ぐように一体的に形成されていてもよい。
　ゲート電極３は、ゲートラインＧと電気的に接続されていればよく、ゲートラインＧと同じ導電膜から形成されていてもよい。ゲート電極３はゲートラインＧと一体的に形成されていてもよい。例えば、ゲート電極３は、ゲートラインＧの一部であってもよい。すなわち、ゲートラインＧのうちＴＦＴ１０の酸化物半導体層７Ａのチャネル領域と重なる部分が、ゲート電極３として機能してもよい。また、基板１の法線方向から見たとき、ゲートラインＧは所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３として機能してもよい。
　ソース電極９ｓおよびドレイン電極９ｄは、ソースラインＳと同じ導電膜から形成されていてもよい。ソース電極９ｓはソースラインＳと電気的に接続されていればよく、ソースラインＳと一体的に形成されていてもよい。例えば、ソース電極９ｓは、ソースラインＧの一部であってもよい。すなわち、ソースラインＧのうちＴＦＴ１０の酸化物半導体層７Ａと接する部分が、ソース電極９ｓとして機能してもよい。また、基板１の法線方向から見たとき、ソースラインＳは所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極９ｓとして機能してもよい。
　本実施形態では、基板１の法線方向から見たとき、ソースラインＳは、酸化物半導体層７Ａを横切って延びている。ソースラインＳのうち酸化物半導体層７Ａの上面と接する部分がソース電極９ｓとして機能する。一方、ドレイン電極９ｄは、酸化物半導体層７Ａと接し、かつ、酸化物半導体層７Ａからコンタクト部１７に延びている。この例では、ドレイン電極９ｄは、ソースラインＳと略平行に延び、コンタクト部１７において画素電極１５と接している。
　酸化物半導体層７Ａおよび金属酸化物層７Ｂは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７Ａおよび金属酸化物層７Ｂは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７Ａおよび金属酸化物層７Ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層７Ａおよび金属酸化物層７Ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物の代わりに、他の酸化物を含んでいてもよい。例えばＺｎ－Ｏ系（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系（ＩＺＯ）、Ｚｎ－Ｔｉ－Ｏ系（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系、Ｃｄ－Ｐｂ－Ｏ系、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系の酸化物などを含んでいてもよい。
　ここで、従来のＴＦＴ基板および参考例のＴＦＴ基板と比較しながら、本実施形態による効果をより詳しく説明する。
　まず、従来のＴＦＴ基板として、特許文献２に開示されたＴＦＴ基板を説明する。
　図８（ａ）および（ｂ）は、それぞれ、特許文献２に開示されたＴＦＴ基板の平面図および断面図である。ＴＦＴ基板は複数の画素を有するが、ここでは１つの画素のみを示している。
　図示するように、ＴＦＴ基板は、ソースラインＳと、ゲートラインＧとを有している。ソースラインＳおよびゲートラインＧによって規定される各画素には、ＴＦＴ４０と、画素電極４５とが形成されている。ＴＦＴ４０は、ゲート電極３３と、ゲート絶縁層３５と、ゲート絶縁層３５上に形成されたチャネル部３７ｃ、ソース部３７ｓおよびドレイン部３７ｄを有している。ＴＦＴ４０のチャネル部３７ｃ、ソース部３７ｓおよびドレイン部３７ｄと画素電極４５とは、同じ酸化物半導体膜から一体的に形成されている。具体的には、酸化物半導体膜の一部を低抵抗化し、画素電極４５、ソース部３７ｓ、ドレイン部３７ｄとして用いている。酸化物半導体膜の低抵抗化処理は、保護絶縁膜４２をマスクとして行われる。
　特許文献２に開示されたＴＦＴ基板では、酸化物半導体膜の低抵抗化を行う際のマスクの位置合わせを考慮すると、ソースラインＳおよびゲートラインＧにより規定される画素領域の面積に対し、画素電極の面積が大幅に小さくなるおそれがある。従って、高い開口率を実現することは困難である。
　次に、図８に示すＴＦＴ基板に補助容量３０を設けた構成を説明する。
　図９（ａ）は、特許文献２に開示された従来のＴＦＴ基板（図８）に補助容量３０を形成した参考例のＴＦＴ基板１０００を示す平面図である。図８と同様の構成要素には、同じ参照符号を付している。図９（ｂ）は、本実施形態のＴＦＴ基板１０１の平面図であり、図１（ａ）に示す平面図のうち１つの画素領域Ｐｉｘのみを示している。
　図９（ａ）に示すように、参考例のＴＦＴ基板１０００には、下層電極（補助容量配線）４１が設けられている。下層電極４１と画素電極４５とが絶縁膜を介して重なる部分が補助容量３０となる。
　下層電極４１は、例えば、ゲートラインＧと同じ導電膜（金属膜）を用いて形成される。この場合、補助容量３０の形成によって開口率が低下する。特に、補助容量３０の面積を大きくすると、その分だけ開口率が低下するので、高い開口率を確保することは困難である。
　あるいは、下層電極４１は、ゲートラインＧとは別の導電膜を利用して形成される場合もある。例えば、画素電極４５の下方に、透明な導電膜からなる下層電極（透明電極）４１を形成することも考えられる。これにより、補助容量３０による開口率の低下を抑制できる。しかしながら、下層電極（透明電極）４１を形成するために、透明導電膜を形成し、パターニングするプロセスを追加する必要がある。
　なお、透明電極膜を用いて下層電極４１を形成する場合には、下層電極４１に補助容量電圧を供給するために、ＴＦＴ基板のうち、複数の画素領域が配置された表示領域の周辺に位置する周辺領域にＣＳコンタクト部を設ける必要がある。ＣＳコンタクト部では、例えば、周辺領域まで延設された下層電極４１と、外部から補助容量電圧が供給される金属配線（コモン信号用配線）とを接続する。金属配線は、例えばゲートラインＧ（またはソースラインＳ）と同じ金属膜から形成される金属配線であってもよい。
　このように、従来のＴＦＴ基板に補助容量配線を設ける場合、ゲートラインＧと同じ導電膜を用いて補助容量電極を形成すると、開口率が低下するというデメリットがある。一方、別途形成した透明導電膜を用いて補助容量電極を形成すると、マスクプロセスが増加し、製造プロセスが複雑になるというデメリットがある。なお、図８および図９では、特許文献２に開示されたＴＦＴ基板を参照して説明したが、ＶＡモードの液晶表示装置に使用される従来の他のＴＦＴ基板に補助容量を設ける場合でも同様のデメリットがある。
　これに対し、本実施形態では、酸化物半導体層７Ａと同じ酸化物膜を利用するので、プロセスを複雑にすることなく、補助容量２０の下層電極（導電体領域７０ｃ）を形成できる。また、下層電極は透明であるため、開口率を低下させることなく、所望の面積の補助容量２０の形成が可能である。従来よりも面積の大きい下層電極（補助容量電極）を形成することができるので、十分な補助容量値を確保できる。例えば図９（ｂ）に示す平面図において、画素領域Ｐｉｘにおける導電体領域７０ｃを太線で示している。この図からわかるように、ソースラインＳおよびゲートラインＧによって規定される画素領域Ｐｉｘのうち、電極９ｓ、９ｄ、ラインＳ、Ｇおよびコンタクト部１７と重ならない領域の略全体に、補助容量２０の下層電極となる導電体領域７０ｃを配置し、補助容量２０を形成することが可能である。
　さらに、本実施形態によると、導電体領域（補助容量電極）７０ｃとコモン信号用配線との電気的な接続を容易に確保できる。以下、図１０を参照して説明する。
　図１０は、ＴＦＴ基板１０１の模式的な平面図である。ＴＦＴ基板１０１は、複数の画素領域を含む表示領域９０と、表示領域以外の領域（周辺領域）９２とを有している。周辺領域９２には、表示領域９０を包囲するようにコモン信号用配線Ｃが形成されている。コモン信号用配線Ｃは、各画素の補助容量電極（図示せず）に接続されている。また、コモン信号用配線Ｃには、端子部９４を介して、外部からコモン信号が供給される。本実施形態では、各列の画素電極における導電体領域（補助容量電極）７０ｃが一体的に形成され、配線９ｗによってコモン信号用配線Ｃに接続されていてもよい。配線９ｗとコモン信号用配線Ｃとは、ソースラインＳと同じ導電膜を用いて一体的に形成されていてもよい。これにより、各画素の導電体領域（補助容量電極）７０ｃを、周辺領域９２にあるコモン信号用配線Ｃに電気的に接続できる。端子部９４は、ゲートラインＧと同じ導電膜から形成されていてもよい。端子部９４とコモン信号用配線Ｃとを接続する配線９３は、コモン信号用配線Ｃと一体的に形成され、ゲート絶縁層に形成されたコンタクトホール内で、端子部９４（または端子部９４と一体的に形成された配線）に接続されていてもよい。なお、後述する実施形態では、配線９ｗの代わりに、接続配線９ｂまたは接続部９ｐをコモン信号用配線Ｃと一体的に形成することにより、本実施形態と同様に、コモン信号用配線Ｃと補助容量電極との電気的接続を確保できる。
　このように、本実施形態によると、従来のＴＦＴ基板において補助容量を形成することによるデメリットをなくすことができる。すなわち、開口率の低下を抑制しつつ、簡便なプロセスで、所望の面積を有する補助容量２０を形成できる。
　次に、図２を参照しながら、本実施形態における半導体装置（ＴＦＴ基板）１０１の製造方法の一例を説明する。図２（ａ）～（ｆ）は、ＴＦＴ基板１０１におけるＴＦＴ１０および補助容量２０の製造方法を説明するための工程断面図である。これらの断面図は、図１（ａ）中のＡ－Ａ’線に沿った断面に対応する。
　まず、図２（ａ）に示すように、基板１上に、ゲート用金属膜を形成した後、これを公知のフォトリソ工程によりパターニングする。これにより、ゲート電極３およびゲートライン（図示せず）を含むゲート配線層を形成する。次いで、ゲート配線層を覆うように、ゲート絶縁層５を形成する。
　基板１として、透明で絶縁性を有する基板を用いることができる。ここでは、ガラス基板を用いる。
　ゲート用電極膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用電極膜として、Ｗ膜（厚さ：３００ｎｍ）を上層、ＴａＮ膜（厚さ：３０ｎｍ）を下層とする積層膜（Ｗ／ＴａＮ）を用いる。
　ゲート絶縁層５として、例えば、酸化シリコン（ＳｉＯ2）層や窒化シリコン（ＳｉＮx）層を用いてもよい。ここでは、ゲート絶縁層５として、酸化シリコン（ＳｉＯ2）層（厚さ：５０ｎｍ）を上層、窒化シリコン（ＳｉＮx）層（厚さ：３２５ｎｍ））を下層とする積層膜を用いる。
　次いで、図２（ｂ）に示すように、ゲート絶縁層５の上に、例えばスパッタリング法により酸化物半導体膜を形成し、これをパターニングすることにより酸化物半導体層７Ａおよび金属酸化物層７Ｂを得る。酸化物半導体層７Ａは、ゲート絶縁層５を介してゲート電極３（ゲートラインＧ）と重なるように配置される。ここでは、酸化物半導体膜として、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）を用いる。酸化物半導体膜の厚さは例えば３０ｎｍ以上６０ｎｍ以下であってもよい。
　この後、酸化物半導体層７Ａおよび金属酸化物層７Ｂを覆うように、例えばスパッタリング法によりソース用電極膜を形成する。次いで、図２（ｃ）に示すように、公知のフォトリソ工程でソース用電極膜をパターニングすることにより、ソース電極９ｓ、ドレイン電極９ｄ、およびソースライン（図示せず）を含むソース配線層を形成する。ソース電極９ｓおよびドレイン電極９ｄは、酸化物半導体層７Ａと接するように配置される。このようにして、ＴＦＴ１０が形成される。
　ソース用電極膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用電極膜として、基板１側から、Ｔｉ膜（厚さ：３０ｎｍ）、Ａｌ膜（２００ｎｍ）およびＴｉ膜（１００ｎｍ）をこの順で有する積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　続いて、図２（ｄ）に示すように、ソース配線層および金属酸化物層７Ｂを覆うように、第１絶縁膜１１を形成する。第１絶縁膜１１として、例えばＳｉＯ2層を用いることができる。第１絶縁膜１１の厚さは特に限定しないが、例えば２００ｎｍ以上であれば、低抵抗化工程でより確実にマスクとして機能し得る。一方、ＴＦＴ基板の省スペース化のためには５００ｎｍ以下であることが好ましい。ここでは、第１絶縁膜１１として、例えばＳｉＯ2層（厚さ：３００ｎｍ）を用いる。
　この後、第１絶縁膜１１に、金属酸化物層７Ｂの一部を露出する開口２１と、ドレイン電極９ｄの一部を露出する開口２２を設ける。続いて、基板１を、還元性プラズマまたはドーピング元素を含むプラズマに晒す（低抵抗化処理）。ここでは、還元性プラズマであるアルゴンプラズマに晒す。これにより、金属酸化物層７Ｂのうち開口２１によって露出された部分の表面近傍で抵抗が低下し、導電体領域７０ｃとなる。金属酸化物層７Ｂのうち第１絶縁膜１１によってマスクされ、低抵抗化されなかった領域は半導体領域７０ｉとして残る。導電体領域７０ｃの電気抵抗は、半導体領域７０ｉの電気抵抗よりも低く、例えば１×１０-2Ωｃｍ以下であってもよい。導電体領域７０ｃの厚さは、低抵抗化処理の条件によって変わり得る。低抵抗化処理（プラズマ処理）の具体的な方法や、それによって酸化物半導体の電気抵抗を低減するメカニズムは、例えば特許文献２に記載されている。参考のために、特許文献２の開示内容の全てを本明細書に援用する。
　次いで、図２（ｅ）に示すように、第１絶縁膜１１上および開口２１、２２内に、第２絶縁膜１２を形成し、次いで、公知のフォトリソ工程により、第２絶縁膜１２のうち開口２２内に位置する部分を除去する。これにより、第１および第２絶縁膜１１、１２を貫通し、ドレイン電極９ｄを露出するコンタクトホールＣＨが形成される。
　第２絶縁膜１２は、例えば窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、第２絶縁膜１２は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、第２絶縁膜１２の材料や厚さを適宜選択することが好ましい。例えば、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。第２絶縁膜１２の厚さは、例えば７０ｎｍ以上１８０ｎｍ以下である。７０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、１８０ｎｍ以下であれば、より確実に所望の容量Ｃcsが得られる。ここでは、第２絶縁膜１２として、ＳｉＮ膜（厚さ：１００ｎｍ）を用いる。
　続いて、図２（ｆ）に示すように、第２絶縁膜１２上およびコンタクトホールＣＨ内に透明導電膜を形成し、これを公知のフォトリソ工程でパターニングすることにより、画素電極１５を形成する。画素電極１５は、第２絶縁膜１２を介して金属酸化物層７Ｂの導電体領域７０ｃと重なるように配置される。これにより、導電体領域７０ｃを下層電極、第２絶縁膜１２を誘電体層、および画素電極１５を上層電極とする補助容量２０が形成される。
　透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、ＩＴＯ膜（厚さ：１００ｎｍ）を用いる。
　このようにして、画素領域Ｐｉｘ内にＴＦＴ１０および補助容量２０を有するＴＦＴ基板１０１が得られる。
　（第２の実施形態）
　以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態では、列方向に隣接する２つの画素領域における導電体領域７０ｃを、接続配線を用いて互いに電気的に接続させる点で、第１の実施形態のＴＦＴ基板１０１と異なっている。
　図３（ａ）は、本実施形態の半導体装置（ＴＦＴ基板）１０２の平面図である。ここでは、ＴＦＴ基板１０２に２次元に配列された複数の画素領域Ｐｉｘのうち、列方向に隣接された２つの画素領域Ｐｉｘ１、Ｐｉｘ２を示している。
　図３（ｂ）は、図３（ａ）中のＡ－Ａ’線に沿った断面図であり、ＴＦＴ基板１０２における補助容量２０の一部を示す。図３（ａ）および（ｂ）において、図１（ａ）および（ｂ）と同様の構成要素には同じ参照符号を付し、説明を省略する。さらに、本実施形態におけるＴＦＴ１０の断面構造は、図１（ｂ）に示す断面構造と同様であるため、ここでは図示を省略する。
　ＴＦＴ基板１０２では、各画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂは、互いに分離して形成されている。
　また、ＴＦＴ基板１０２は、ソース電極９ｓやソースラインＳと同じ導電膜から形成された接続配線９ｂを備えている。接続配線９ｂは、第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２を横切るように列方向に延設され、各画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃを互いに電気的に接続している。基板１の法線方向から見たとき、接続配線９ｂは、複数のゲートラインＧを跨いで形成されていてもよい。
　第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃを接続する接続配線９ｂは、図示するように、ゲートラインＧ（ｍ）を跨いで延設される。なお、基板１の法線方向から見たとき、各列における複数の画素領域Ｐｉｘを横切るように接続配線９ｂを延設し、その列にある全ての画素領域Ｐｉｘの導電体領域７０ｃを電気的に接続してもよい。
　図示するように、ゲートラインＧ（ｍ）は、ＴＦＴ１０の酸化物半導体層７Ａの少なくとも一部と重なる第１部分と、第１部分よりも幅の小さい第２部分とを含んでいてもよい。接続配線９ｂは、ゲートラインＧ（ｍ）の第２部分を跨いで形成されていてもよい。
　本実施形態でも、第１の実施形態と同様に、金属酸化物層７Ｂの導電体領域７０ｃを補助容量２０の下層電極として機能させる。また、接続配線９ｂを、ソースラインＳと同じ導電膜を利用して形成する。このため、製造プロセスを複雑にすることなく、補助容量２０および接続配線９ｂを形成できる。補助容量２０は透明材料から形成されるので、補助容量２０に起因する開口率の低下を抑制できる。また、開口率を低下させることなく補助容量２０の面積を拡大できるので、所望の補助容量値を確保できる。
　さらに、本実施形態によると、次のような効果も得られる。
　前述した第１の実施形態では、金属酸化物層７Ｂは、ゲートラインＧを跨いで列方向に延設されている。しかしながら、このような構造を画素ピッチが小さい高精細パネルに適用すると、ＴＦＴ１０と金属酸化物層７Ｂとを十分に離して配置することが困難になる。特に画素領域ＰｉｘにおいてＴＦＴ１０のソースラインＳ（ｎ＋１）側に位置する領域で、ＴＦＴ１０と金属酸化物層７Ｂとの間隔が狭くなる。間隔を大きくするために、金属酸化物層７Ｂの幅を小さくすると、画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃ同士を低抵抗で接続することが困難になる。
　これに対し、本実施形態では、第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂは、互いに分離したパターンを有する。従って、各画素領域Ｐｉｘ１、Ｐｉｘ２の金属酸化物層７Ｂを、コンタクト部１７およびＴＦＴ１０から十分に離して配置することが可能である。また、第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃを、ソース用電極膜からなる、より低抵抗な接続配線９ｂを用いて接続できる。従って、第１の実施形態と比べて、補助容量電極の抵抗を低減でき、負荷を小さくできる。
　なお、本実施形態では、接続配線９ｂを設ける分だけ、第１の実施形態よりも開口率が低下する。しかしながら、接続配線９ｂの面積は、補助容量２０の面積よりも十分小さいので、ゲートラインＧと同じ導電膜を用いて補助容量配線を形成する場合（補助容量２０の面積に応じて開口率が低下する）と比べて、ＴＦＴ基板の開口率を高めることができる。
　次に、図面を参照しながら、ＴＦＴ基板１０２の製造方法の一例を説明する。
　図４（ａ）～（ｄ）は、ＴＦＴ基板１０２の製造方法を説明するための工程断面図である。
　まず、図２（ａ）および（ｂ）を参照しながら前述したように、基板１上にゲート電極３、ゲート絶縁層５、酸化物半導体層７Ａおよび金属酸化物層７Ｂを形成する。
　次いで、図４（ａ）に示すように、ソース用電極膜を形成し、パターニングすることにより、ソース電極９ｓ、ドレイン電極９ｄおよびソースライン（不図示）に加え、接続配線９ｂも形成する。接続配線９ｂは、各画素領域Ｐｉｘにおける金属酸化物層７Ｂの一部上に形成される。具体的には、金属酸化物層７Ｂのうち導電体領域となる領域の一部上に形成される。このとき、金属酸化物層７Ｂのうち接続配線９ｂと接する部分は、接続配線９ｂ（金属）と接することによって低抵抗化され、導電体領域７０ｃとなる。この低抵抗化を行うためには、接続配線９ｂの材料（ソース用電極膜の材料）として、金属酸化物層７Ｂに含まれる金属よりも標準電極電位の低い金属を用いることが好ましい。金属酸化物層７ＢがＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物層であれば、例えば、Ｉｎよりも標準電極電位の低いＴｉ、Ｍｏ、Ａｌなどの金属を用いることができる。
　この後、図４（ｂ）に示すように、開口２１および２２を有する第１絶縁膜１１を形成する。次いで、低抵抗化処理（プラズマ処理）を行い、金属酸化物層７Ｂのうち第１絶縁膜１１の開口２１によって露出された部分を低抵抗化する。第１絶縁膜１１の材料や厚さ、低抵抗化処理の方法は、図２（ｄ）を参照しながら前述した材料、厚さおよび低抵抗化処理の方法と同じであってもよい。
　これにより、金属酸化物層７Ｂのうち開口２１によって露出され、かつ、接続配線９ｂと接していない部分が低抵抗化される。この結果、金属酸化物層７Ｂのうち開口２１によって露出された領域に導電体領域７０ｃが形成される。導電体領域７０ｃは、本工程で低抵抗化された部分と接続配線９ｂと接する部分とを含む。
　この後、図４（ｃ）および図４（ｄ）に示すように、第２絶縁膜１２および画素電極１５を形成することにより、ＴＦＴ基板１０２を得る。第２絶縁膜１２および画素電極１５を形成する工程は、図２（ｅ）および図２（ｆ）を参照しながら前述した工程と同様である。
　なお、ＴＦＴ基板１０２の製造方法は、図４に示す方法に限定されない。例えば、ＴＦＴ１０として、チャネル領域上にエッチストップ膜を有する、いわゆるエッチストップ構造のＴＦＴを形成し、エッチストップ膜を利用して、金属酸化物層７Ｂの低抵抗化を行うことも可能である。
　まず、図２（ａ）および（ｂ）を参照しながら前述したように、基板１上にゲート電極３、ゲート絶縁層５、酸化物半導体層７Ａおよび金属酸化物層７Ｂを形成する。
　次いで、図５（ａ）に示すように、酸化物半導体層７Ａおよび金属酸化物層７Ｂを覆うエッチストップ膜１４を形成する。この後、エッチストップ膜１４に、酸化物半導体層７Ａのうちチャネル領域の両側に位置する領域を露出する開口２３、２４と、金属酸化物層７Ｂの一部を露出する開口２５とを形成する。
　続いて、前述の実施形態と同様の方法で低抵抗化処理を行う。これにより、酸化物半導体層７Ａのうちエッチストップ膜１４の開口２３、２４によって露出された部分と、金属酸化物層７Ｂのうちエッチストップ膜１４の開口２５によって露出された部分とが低抵抗化されて、導電体領域７０ａ、７０ｂ、７０ｃとなる。酸化物半導体層７Ａおよび金属酸化物層７Ｂのうち低抵抗化されなかった領域は半導体領域７０ｉとして残る。
　この後、図５（ｂ）に示すように、エッチストップ膜１４上および開口２３、２４、２５内にソース用電極膜を形成し、パターニングすることにより、ソース電極９ｓ、ドレイン電極９ｄ、ソースライン（図示せず）および接続配線９ｂを形成する。ソース電極９ｓは開口２３内で導電体領域７０ａと接し、ドレイン電極９ｄは開口２４内で導電体領域７０ｂと接するように形成される。また、接続配線９ｂは、開口２５内において、導電体領域７０ｃの一部と接するように形成される。ソース用電極膜の材料や厚さは、図２（ｃ）を参照しながら前述した材料および厚さと同じであってもよい。
　この後、図５（ｃ）および図５（ｄ）に示すように、第２絶縁膜１２および画素電極１５を形成することにより、ＴＦＴ基板１０２’を得る。第２絶縁膜１２および画素電極１５を形成する工程は、図２（ｅ）および図２（ｆ）を参照しながら前述した工程と同様である。このようにして、本実施形態の他のＴＦＴ基板１０２’を得る。
　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態では、列方向に隣接する２つの画素領域における導電体領域７０ｃを、接続部を用いて、互いに電気的に接続させる点で、第１の実施形態のＴＦＴ基板１０１と異なっている。
　図６（ａ）は、本実施形態の半導体装置（ＴＦＴ基板）１０３の平面図である。ここでは、ＴＦＴ基板１０３に２次元に配列された複数の画素領域Ｐｉｘのうち、列方向に配列された３つの画素領域（第１画素領域Ｐｉｘ１、第２画素領域Ｐｉｘ２および第３画素領域Ｐｉｘ３）を示している。
　図６（ｂ）は、図６（ａ）中のＡ－Ａ’線に沿った断面図であり、ＴＦＴ基板１０３における補助容量２０の一部を示す。図６（ａ）および（ｂ）において、図１（ａ）および（ｂ）と同様の構成要素には同じ参照符号を付し、説明を省略する。さらに、本実施形態におけるＴＦＴ１０の断面構造は、図１（ｂ）に示す断面構造と同様であるため、ここでは図示を省略する。
　ＴＦＴ基板１０３では、第２の実施形態と同様に、各画素領域Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ３における金属酸化物層７Ｂは、互いに分離して形成されている。
　また、ＴＦＴ基板１０３は、ソース電極９ｓやソースラインＳと同じ導電膜から形成された複数の接続部９ｐを備えている。複数の接続部９ｐは、互いに分離されている。各接続部９ｐは、列方向に隣接する２つの画素領域における金属酸化物層７Ｂの導電体領域７０ｃを互いに電気的に接続するように配置されている。
　上記の構成を、図６（ａ）に示す画素領域Ｐｉｘ１～Ｐｉｘ３を用いて、より具体的に説明する。第２画素領域Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃは、第１の接続部９ｐ（ｍ）（ｍは自然数）によって、第１画素領域Ｐｉｘ１における金属酸化物層７Ｂの導電体領域７０ｃに接続され、かつ、第２の接続部９ｐ（ｍ＋１）によって、第３画素領域Ｐｉｘ３における金属酸化物層７Ｂの導電体領域７０ｃと電気的に接続されている。第１の接続部９ｐ（ｍ）と第２の接続部９ｐ（ｍ＋１）とは、互いに分離して形成されている。また、各接続部９ｐは、対応するゲートラインＧを跨ぐように延設されている。例えば第１の接続部９ｐ（ｍ）および第２の接続部９ｐ（ｍ＋１）は、それぞれ、ゲートラインＧ（ｍ）およびＧ（ｍ＋１）を跨ぐように延設されている。
　図示するように、基板１の法線方向から見たとき、ゲートラインＧ（ｍ）、Ｇ（ｍ＋１）は、それぞれ、ＴＦＴ１０の酸化物半導体層７Ａの少なくとも一部と重なる第１部分と、第１部分よりも幅の小さい第２部分とを含んでいてもよい。第１の接続部９ｐ（ｍ）および第２の接続部９ｐ（ｍ＋１）は、それぞれ、ゲートラインＧ（ｍ）およびＧ（ｍ＋１）の第２部分を跨いで形成されていてもよい。
　複数の接続部９ｐは、第２の実施形態における接続配線９ｂを、各導電体領域７０ｃの中央部上で分断された構造を有していてもよい。また、各接続部９ｐは、接続しようとする２つの導電体領域７０ｃの端部近傍のみと接していてもよい。
　本実施形態でも、前述の実施形態と同様に、金属酸化物層７Ｂの導電体領域７０ｃを補助容量２０の下層電極として機能させる。また、接続部９ｐを、ソースラインＳと同じ導電膜を利用して形成する。このため、製造プロセスを複雑にすることなく、補助容量２０および接続部９ｐを形成できる。補助容量２０は透明材料から形成されるので、補助容量２０に起因する開口率の低下を抑制できる。さらに、開口率を低下させることなく補助容量２０の面積を拡大できるので、所望の補助容量値を確保できる。
　また、第２の実施形態と同様に、第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂは、互いに分離したパターンを有する。このため、金属酸化物層７Ｂと、コンタクト部１７およびＴＦＴ１０とを十分に離して配置することが可能である。また、第１および第２画素領域Ｐｉｘ１、Ｐｉｘ２における金属酸化物層７Ｂの導電体領域７０ｃは、ソース用電極膜からなる、より低抵抗な接続部９ｐを用いて接続される。従って、第１の実施形態よりも、補助容量電極の抵抗を低減でき、負荷を小さくできる。
　なお、本実施形態では、複数の接続部９ｐを設ける分だけ、第１の実施形態よりも開口率は低下する。しかしながら、各画素領域Ｐｉｘにおいて、接続部９ｐに必要な面積は、補助容量２０の面積よりも十分小さいことから、ゲートラインＧと同じ導電膜から補助容量配線を形成する場合（補助容量２０の面積に応じて開口率が低下する）よりも高い開口率を実現できる。さらに、本実施形態によると、画素領域Ｐｉｘを横切るように接続配線９ｂを設ける第２の実施形態よりも、補助容量２０の形成に起因する開口率の低下を抑制できる。
　図示していないが、基板１の法線方向から見たとき、各列における全ての画素領域Ｐｉｘの導電体領域７０ｃを、接続部９ｐで電気的に接続してもよい。これにより、配線構造を複雑にすることなく、複数の画素領域Ｐｉｘの導電体領域７０ｃ（補助容量電極として機能する）に、共通の補助容量電圧（Ｃｓ電圧）を供給し得る。
　本実施形態のＴＦＴ基板１０３は、図４を参照しながら前述したＴＦＴ基板１０２と同様の方法で製造され得る。ただし、ソース用電極膜のパターニング工程（図４（ａ））において、接続配線９ｂの代わりに、互いに分断された複数の接続部９ｐを形成する。また、図５を参照しながら前述した方法と同様の方法で、エッチストップ構造を有するＴＦＴを備えたＴＦＴ基板を製造することも可能である。なお、これらの製造工程を説明する断面構造は、接続配線９ｂの代わりに接続部９ｐが形成される点を除くと、前述の実施形態における図４および図５に示す断面構造と同じであるため、ここでは図示していない。
　上述したＴＦＴ基板１０１～１０３は、例えば液晶表示装置のアクティブマトリクス基板として用いることができる。
　図７は、上記実施形態のＴＦＴ基板１０１～１０３を用いた液晶表示装置２００の構成の一例を示す模式的な断面図である。
　液晶表示装置２００は、ＴＦＴ基板１００と、対向基板（例えばガラス基板）１５１と、液晶層１５３とを有している。ＴＦＴ基板１００は、上述したＴＦＴ基板１０１～１０３のいずれであってもよい。対向基板１５１の液晶層１５３側には、対向電極１５２が形成されている。液晶表示装置２００では、ＴＦＴ基板１００の画素電極１５と対向電極１５２との間に存在する液晶層１５３に電圧が印加される。画素電極１５および対向電極１５２のそれぞれの液晶層１５３側には必要に応じて配向膜（例えば垂直配向膜）が形成される。
　液晶表示装置２００は、例えば次のようにして製造され得る。
　まず、ガラス基板上に、遮光膜（例えば厚さ：２００ｎｍのＴｉ膜）を形成し、フォトリソ工程により所望の形状にパターニングする。これにより、ブラックマトリクスを形成する。次いで、ブラックマトリクスが形成されたガラス基板上に、絶縁膜（例えば厚さ：２００ｎｍのＳｉＯ2膜）を形成する。この後、絶縁膜上に、対向電極１５２を形成する。対向電極１５２は、透明導電膜（例えば厚さ：１００ｎｍのＩＴＯ）をスパッタ法で形成し、これをパターニングすることによって形成される。このようにして対向基板１５１を得る。
　次に、上記の実施形態で説明した方法で形成されたＴＦＴ基板１００（ＴＦＴ基板１０１～１０３）上にフォトスペーサーを配置した後、ＴＦＴ基板１００と対向基板１５１とを貼り合わせる。続いて、これらの基板１００、１５１の間に液晶を注入することにより、液晶層１５３を形成する。次いで、液晶層１５３が形成された基板１００、１５１を分断し、液晶表示装置２００を得る。
　液晶表示装置２００は、例えば垂直配向モード（ＶＡモード）液晶表示装置である。もちろん、本発明の実施形態による液晶表示装置はこれに限られず、例えば、ＴＦＴ基板上に、画素電極と対向電極とを有する、例えば、Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードやＦｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードのような横電界モードの液晶表示装置にも適用できる。ＩＰＳモードやＦＦＳモードの液晶表示装置のＴＦＴの構造は良く知られているので、説明を省略する。
　なお、ＦＦＳモードの液晶表示装置などには、２層の透明電極層が設けられるため、それらを利用した補助容量の形成が可能である。これに対し、ＶＡモードの液晶表示装置には、通常、単一の透明電極層（画素電極）しか設けられていない。このため、上記実施形態をＶＡモードの液晶表示装置に適用すると、別途透明電極層を追加することなく、透明な補助容量を形成できるので、特に顕著な効果が得られる。
　上記では液晶表示装置を例に説明したが、上記実施形態のＴＦＴ基板１０１～１０３は、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の他の表示装置にも用いられ得る。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　１　　　基板
　３　　ゲート電極
　５　　　ゲート絶縁層
　７Ａ　　　酸化物半導体層（活性層）
　７Ｂ　　　金属酸化物層
　９ｓ　　　ソース電極
　９ｄ　　　ドレイン電極
　１１　　　第１絶縁膜
　１２　　　第２絶縁膜
　１３　　　層間絶縁層
　１５　　　画素電極
　１７　　　コンタクト部
　２１　　　第１絶縁膜の開口
　７０ｉ　　金属酸化物層の半導体領域
　７０ｃ　　金属酸化物層の導電体領域
　１０　　酸化物半導体ＴＦＴ
　２０　　補助容量
　Ｓ　　　ソースライン
　Ｇ　　　ゲートライン
　１０１、１０２、１０３、１０２’　　　半導体装置（ＴＦＴ基板）

Claims (16)

  1. 　基板と、前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域とを備えた半導体装置であって、
    　前記複数の画素領域のそれぞれは、
    　　前記基板に支持された薄膜トランジスタであって、ゲート電極、前記ゲート電極を覆うゲート絶縁層、前記ゲート絶縁層上に形成された酸化物半導体層、および、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を有する、薄膜トランジスタと、
    　　前記酸化物半導体層と同一の酸化物膜から形成された金属酸化物層と、
    　　前記薄膜トランジスタおよび前記金属酸化物層を覆う層間絶縁層と、
    　　前記層間絶縁層上に設けられ、かつ、前記ドレイン電極に電気的に接続された画素電極と
    を有しており、
    　前記金属酸化物層は導電体領域を含み、
    　前記画素電極は、前記層間絶縁層を介して前記導電体領域の少なくとも一部と重なっている半導体装置。
  2. 　それぞれが前記行方向に略平行に延設された複数のゲートラインと、
    　それぞれが前記列方向に略平行に延設された複数のソースラインと
    をさらに備え、
    　前記複数の画素領域は、第１画素領域、および、前記第１画素領域と前記列方向に隣接する第２画素領域を有し、
    　前記第１画素領域および前記第２画素領域における前記金属酸化物層の前記導電体領域は、互いに電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記第１画素領域における前記金属酸化物層と、前記第２画素領域における前記金属酸化物層とは一体的に形成されている、請求項２に記載の半導体装置。
  4. 　前記複数のソースラインと同じ導電膜から形成され、かつ、前記第１および第２画素領域を横切るように前記列方向に延設された接続配線をさらに備え、
    　前記第１画素領域および前記第２画素領域における前記金属酸化物層の前記導電体領域は、前記接続配線を介して互いに電気的に接続されている、請求項２に記載の半導体装置。
  5. 　前記複数のソースラインと同一の導電膜から形成され、かつ、互いに分離された第１および第２の接続部をさらに備え、
    　前記第２画素領域における前記金属酸化物層の前記導電体領域は、前記第１の接続部によって、前記第１画素領域における前記金属酸化物層の前記導電体領域と電気的に接続され、かつ、前記第２の接続部によって、前記第２画素領域と前記列方向に隣接する他の画素領域における前記金属酸化物層の前記導電体領域と電気的に接続されている、請求項２に記載の半導体装置。
  6. 　前記複数の画素領域のそれぞれは、前記層間絶縁層に形成されたコンタクトホール内で前記ドレイン電極と前記画素電極とが直接接するコンタクト部をさらに有し、
    　前記基板の法線方向から見たとき、前記コンタクト部は、前記薄膜トランジスタと前記列方向に隣接して配置されている、請求項２から５のいずれかに記載の半導体装置。
  7. 　前記複数のゲートラインは、前記第１画素領域における前記ゲート電極と電気的に接続された第１のゲートラインを含み、
    　前記基板の法線方向から見たとき、前記第１のゲートラインは、第１部分と、前記第１部分よりも幅の小さい第２部分とを含んでおり、
    　前記基板の法線方向から見たとき、前記第１画素領域における前記酸化物半導体層の少なくとも一部は、前記第１部分と重なるように配置されており、前記接続配線または前記第１の接続部は前記第２部分を跨いで延設されている、請求項４または５に記載の半導体装置。
  8. 　前記金属酸化物層は、半導体領域をさらに含み、
    　前記半導体領域は前記金属酸化物層の周縁部に位置している請求項１から７のいずれかに記載の半導体装置。
  9. 　前記層間絶縁層は、第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜とを含み、
    　前記第１絶縁膜は、前記金属酸化物層上に開口を有しており、
    　前記導電体領域は、前記金属酸化物層のうち前記開口によって露出された部分を含み、前記半導体領域は、前記金属酸化物層のうち前記第１絶縁膜で覆われた部分を含む、請求項８に記載の半導体装置。
  10. 　前記層間絶縁層のうち前記金属酸化物層の前記導電体領域と前記画素電極との間に位置する部分は、前記第２絶縁膜を含み、かつ、前記第１絶縁膜を含まない請求項９に記載の半導体装置。
  11. 　前記酸化物半導体層および前記金属酸化物層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記酸化物半導体層および前記金属酸化物層は、結晶質部分を含む、請求項１１に記載の半導体装置。
  13. 　基板と、行方向および列方向を有するマトリクス状に配列された複数の画素領域と、前記複数の画素領域のそれぞれに配置された薄膜トランジスタと、それぞれが前記行方向に略平行に延設された複数のゲートラインと、それぞれが前記列方向に略平行に延設された、複数のソースラインとを備えた半導体装置の製造方法であって、
    　前記複数の画素領域は、前記列方向に隣接する第１および第２画素領域を含み、
    　前記第１および第２画素領域のそれぞれにおいて、
    　（ａ）前記基板上に、ゲート電極および前記ゲート電極を覆うゲート絶縁層を形成する工程と、
    　（ｂ）前記ゲート絶縁層上に、酸化物半導体膜を形成し、これをパターニングすることにより、酸化物半導体層および金属酸化物層をそれぞれ形成する工程であって、前記酸化物半導体層は、少なくとも一部が前記ゲート絶縁層を介して前記ゲート電極と重なるように配置される、工程と、
    　（ｃ）前記酸化物半導体層と接するソース電極およびドレイン電極を形成する、工程と、
    　（ｄ）前記ソース電極および前記ドレイン電極と前記金属酸化物層とを覆うように第１絶縁膜を形成し、前記第１絶縁膜に、前記ドレイン電極の一部を露出する第１開口と、前記金属酸化物層の一部を露出する第２開口とを形成する工程と、
    　（ｅ）前記金属酸化物層のうち前記第２開口によって露出された部分を導体化して導電体領域を形成するとともに、前記金属酸化物層のうち導体化されなかった部分は半導体領域として残る工程と、
    　（ｆ）前記第１絶縁膜上および前記第１および第２開口内に第２絶縁膜を形成し、前記第２絶縁膜のうち前記第１開口内に位置する部分を除去することにより、前記第１および第２絶縁膜を貫通し、且つ、前記ドレイン電極を露出するコンタクトホールを形成する工程と、
    　（ｇ）前記第２絶縁膜上および前記コンタクトホール内に画素電極を形成する工程であって、前記画素電極は、前記コンタクトホール内で前記ドレイン電極と接し、且つ、前記金属酸化物層の前記導電体領域の少なくとも一部と前記第２絶縁膜を介して重なるように配置される、工程と
    を包含する半導体装置の製造方法。
  14. 　前記工程（ｂ）において、前記第１および第２画素領域における前記金属酸化物層を一体的に形成する、請求項１３に記載の半導体装置の製造方法。
  15. 　前記第１および第２画素領域における前記金属酸化物層を互いに電気的に接続する接続配線を形成する工程をさらに含み、前記接続配線は、前記ソースおよびドレイン電極と同じ導電膜から形成される、請求項１３に記載の半導体装置の製造方法。
  16. 　互いに分離された第１および第２の接続部を形成する工程をさらに含み、前記第１の接続部は、前記第１および第２画素領域における前記金属酸化物層を接続するように配置され、前記第２の接続部は、前記第２画素領域および前記第２画素領域に前記列方向に隣接する他の画素領域における前記金属酸化物層を接続するように配置される、請求項１３に記載の半導体装置の製造方法。
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