WO2015125685A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

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WO2015125685A1
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岡田　訓明
誠一 内田
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シャープ株式会社
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    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
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    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Definitions

  • the active matrix type liquid crystal display device various display modes are proposed and adopted depending on the application.
  • the display mode include a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, and an FFS (Fringe Field Switching) mode.
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Frringe Field Switching
  • the opening formed in the interlayer insulating layer and the opening formed in the inorganic insulating layer are arranged so as to intersect with a cross when viewed from above the substrate. is doing.
  • the pixel electrode is arranged so as to be in contact with the drain electrode exposed at the intersection of these two openings.
  • the pixel electrode is arranged so as to cross the gate wiring in the column direction when viewed from the normal direction of the substrate.
  • the active layer of the thin film transistor is an oxide semiconductor layer.
  • the wall surface of the first contact hole formed in the organic insulating layer is covered with the three layers of the transparent connection layer, the inorganic insulating layer, and the pixel electrode. Can prevent moisture from entering the organic insulating layer. For this reason, it is possible to suppress the deterioration of the TFT characteristics due to the penetration of moisture into the organic insulating layer.
  • the inorganic insulating layer 15 is provided with a second contact hole CH2 exposing the transparent connection layer 13a.
  • the first contact hole CH1 and the second contact hole CH2 are arranged so as not to overlap each other.
  • the pixel electrode 19 is in contact with the transparent connection layer 13a in the second contact hole CH2.
  • a region (including the first contact hole CH1) for connecting the transparent connection layer 13a and the drain electrode 9d is referred to as “transparent connection layer-drain electrode contact region”, and the pixel electrode 19 and the transparent connection layer.
  • a region connecting to 13a (including the second contact hole CH2) is referred to as a “pixel electrode-transparent connection layer contact region”.
  • the transparent connection layer 13a and the pixel electrode 19 may be separated by the inorganic insulating layer 15. Further, the inorganic insulating layer 15 may be an insulating film that is thinner than the interlayer insulating layer 11 instead of the planarizing film. In this case, the transparent connection layer 13a, the inorganic insulating layer 15, and the pixel electrode 19 may have a recess reflecting the shape of the first contact hole CH1.
  • the active matrix substrate 202 shown in FIG. 9 when viewed from the normal direction of the substrate 1, the second contact hole CH2 of the inorganic insulating layer 15 and the first contact hole CH1 of the interlayer insulating layer 11 are crossed. 8 is different from the active matrix substrate 201 in FIG.
  • the pixel electrode 19 is in direct contact with the drain electrode 9d exposed at the portion where the first and second contact holes CH1 and CH2 overlap. Since the first and second contact holes CH1 and CH2 are arranged so as to partially overlap, the area required for the contact region can be reduced as compared with the active matrix substrate 201 shown in FIG. In this configuration, as can be seen from FIGS.
  • the first contact hole CH1 is formed in a light shielding region (a region shielded by the drain electrode 9d).
  • the second contact hole CH2 may be formed in the opening region. That is, the second contact hole CH2 is disposed so as not to overlap any of the metal wirings (metal electrodes) such as the gate wiring G, the drain electrode 9d, and the source wiring S when viewed from the normal direction of the substrate 1. It may be.
  • the first and second contact holes CH1 and CH2 may be arranged in the column direction.
  • the arrangement of the first and second contact holes CH1, CH2 is not limited to the illustrated example.
  • the second contact hole CH2 may overlap with the gate wiring G when viewed from the normal direction of the substrate 1 as in an embodiment described later. Further, the first and second contact holes CH1, CH2 may be arranged in the row direction.
  • the inorganic insulating layer 15 is preferably thinner than the interlayer insulating layer 11.
  • the inorganic insulating layer 15 By making the inorganic insulating layer 15 thin (for example, 200 nm or less), the size and level difference of the second contact hole CH2 can be suppressed small. Therefore, when the active matrix substrate 101 is used for a display device, even if the second contact hole CH2 is disposed in the opening region, the scattered light due to the second contact hole CH2 can be suppressed to be small. The influence on display characteristics can be reduced. Further, when the inorganic insulating layer 15 is used as a storage capacitor dielectric, the thickness of the inorganic insulating layer 15 may be, for example, 50 nm or more and 300 nm or less.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based oxide.
  • the In—Ga—Zn—O-based oxide is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and a ratio (composition ratio) of In, Ga, and Zn.
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the interlayer insulating layer 11 includes an inorganic interlayer insulating layer (passivation film) 11B and an organic insulating layer 11A formed thereon.
  • Examples of the inorganic interlayer insulating layer 11B include silicon nitride (SiN x ), silicon oxide (SiO 2 ), silicon oxynitride (SiO x N y ; x> y), and silicon nitride oxide (SiN) having a thickness of about 50 nm to about 500 nm. x O y ; x> y), or a stacked film of these.
  • a laminated film having an SiO 2 film (thickness: 300 nm) as a lower layer and an SiN x film (thickness: 100 nm) as an upper layer is used as the inorganic interlayer insulating layer 11B.
  • the method of patterning the organic insulating layer 11A first and patterning the inorganic interlayer insulating layer 11B using the organic insulating layer 11A as a mask has been described.
  • the etching method of the interlayer insulating layer 11 is not limited to this.
  • the inorganic interlayer insulating layer 11B may be patterned first.
  • the transparent electrode 13b may be formed on substantially the entire portion of the pixel region P other than the contact region (transparent connection layer-drain electrode contact region, pixel electrode-transparent connection layer contact region). Further, it may be formed across a plurality of pixel regions P without being separated for each pixel region P.
  • the first transparent conductive film for example, an ITO (indium / tin oxide) film, an IZO (indium / zinc oxide) film, a ZnO (zinc oxide) film, or the like can be used.
  • the thickness of the first transparent conductive film is, for example, not less than 50 nm and not more than 200 nm.
  • an ITO film having a thickness of, for example, 100 nm is used as the first transparent conductive film.
  • an inorganic insulating film is formed on the transparent connection layer 13a and the transparent electrode 13b by, for example, a CVD method, and the inorganic insulating film is patterned by a photolithography process. Thereby, an opening (second contact hole CH2) exposing the transparent connection layer 13a is formed in a portion of the inorganic insulating film located on the transparent connection layer 13a. In this way, the inorganic insulating layer 15 having the second contact hole CH2 is obtained.
  • the second contact hole CH2 is disposed so as not to overlap the first contact hole CH1 when viewed from the normal direction of the substrate 1.
  • the second contact hole CH2 may be disposed in the opening region of the pixel region P.
  • the second contact holes CH2 are arranged so as to be aligned with the first contact holes CH1 in the column direction.
  • SiNx can be suitably used from the viewpoints of dielectric constant and insulation.
  • the thickness of the inorganic insulating layer 15 is, for example, not less than 50 nm and not more than 400 nm. If it is 50 nm or more, insulation can be ensured more reliably. On the other hand, if it is 400 nm or less, a desired capacity can be obtained more reliably.
  • a SiNx film having a thickness of, for example, 200 nm is used as the inorganic insulating layer 15.
  • FIG. 4A is a schematic plan view showing the first embodiment of the active matrix substrate 102.
  • 4B and 4C are schematic cross-sectional views of the active matrix substrate 102.
  • FIG. 4B shows a cross section taken along the line A-A ′ in FIG. 4A
  • FIG. 4C shows a cross section taken along the line B-B ′ in FIG.
  • the same components as those in FIG. 4 are schematic cross-sectional views of the active matrix substrate 102.
  • FIG. 4B shows a cross section taken along the line A-A ′ in FIG. 4A
  • FIG. 4C shows a cross section taken along the line B-B ′ in FIG.
  • FIG. 4 the same components as those in FIG.
  • the active matrix substrate 102 is different from the active matrix substrate 101 shown in FIG. 1 in that the second contact hole CH2 is disposed so as to overlap the light shielding region of the pixel region P.
  • the second contact hole CH2 is disposed so as to overlap with the gate line G when viewed from the normal direction of the substrate 1. As illustrated, not only the gate wiring G (or the gate electrode 3) but also the semiconductor layer 7 may overlap.
  • the opening 13c of the transparent electrode 13b has a gate wiring G so that the first and second contact holes CH1 and CH2 are located within the outline. It is provided along.
  • the first contact hole CH1 and the second contact hole CH2 may be arranged side by side in the row direction.
  • the second contact hole CH2 is arranged so as to overlap with at least a part of the gate electrode 3 and the semiconductor layer 7, so that the width of the pixel region P in the row direction is not increased and the second contact hole is formed. CH2 can be provided.
  • the active matrix substrate 102 can be manufactured by a method similar to the method described above with reference to FIGS.
  • the active matrix substrate 102 since the bottom surface and the wall surface of the first contact hole CH1 are covered with at least three layers of the transparent connection layer 13a, the inorganic insulating layer 15, and the pixel electrode 19 as in the active matrix substrate 101. Further, it is possible to prevent moisture and the like from entering the organic insulating layer 11A. In the active matrix substrate 102, since the second contact hole CH2 is not provided in the opening region of the pixel region P, the light transmitted through the opening region is prevented from being scattered by the second contact hole CH2. it can.
  • the active matrix substrate 103 since the bottom surface and the wall surface of the first contact hole CH1 are covered with at least three layers of the transparent connection layer 13a, the inorganic insulating layer 15, and the pixel electrode 19 as in the active matrix substrate 101. Further, it is possible to prevent moisture and the like from entering the organic insulating layer 11A.
  • the transparent electrode 13b is opened so as not to overlap the channel region of the TFT 10 and the drain electrode 9d. Thereby, since the transparent electrode 13b is arrange
  • the configuration of the active matrix substrate of the present embodiment is not limited to the configuration illustrated in FIGS.
  • the first and second contact holes CH1 and CH2 may be arranged so that the pixel electrode 19 and the drain electrode 9d can be electrically connected via the transparent connection layer 13a. It is not limited to relationships. However, when viewed from the normal direction of the substrate 1, if the first contact hole CH1 and the second contact hole CH2 are too far apart, the size of the transparent connection layer 13a increases. As a result, the size of the transparent electrode 13b becomes small, and an auxiliary capacitor having a sufficient area may not be formed.
  • the shortest distance between the first contact hole CH1 and the second contact hole CH2 when viewed from the normal direction of the substrate 1 is, for example, 10 ⁇ m or less.
  • the shortest distance between the first contact hole CH1 and the second contact hole CH2 may be 2 ⁇ m or more, for example.
  • the active matrix substrates 101, 102, and 103 of this embodiment can be applied to liquid crystal display devices in various display modes.

Abstract

　アクティブマトリクス基板（１０１）における各画素領域（Ｐ）は、薄膜トランジスタ（１０）と、有機絶縁層を含む層間絶縁層（１１）と、層間絶縁層（１１）上に形成された透明接続層（１３ａ）と、透明接続層（１３ａ）上に形成された無機絶縁層（１５）と、無機絶縁層（１５）上に形成された画素電極（１９）とを備え、透明接続層（１３ａ）は、層間絶縁層（１１）に設けられた第１のコンタクトホール（ＣＨ１）内でドレイン電極と接し、画素電極（１９）は、無機絶縁層（１５）に設けられた第２のコンタクトホール（ＣＨ２）内で透明接続層（１３ａ）と接しており、基板（１）の法線方向から見たとき、第１のコンタクトホールと、第２のコンタクトホールとは互いに重なっておらず、第１のコンタクトホール内において、第１のコンタクトホールの底面および壁面は、透明接続層（１３ａ）、無機絶縁層（１５）および画素電極（１９）で覆われている。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、アクティブマトリクス基板に関し、特に、液晶表示装置に好適に用いられるアクティブマトリクス基板に関する。
　アクティブマトリクス型の液晶表示装置は、一般に、画素ごとにスイッチング素子として薄膜トランジスタ（ＴＦＴ）が形成されたアクティブマトリクス基板と、カラーフィルタなどが形成された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備えている。ＴＦＴに電気的に接続された画素電極と、共通電極との電位差に応じた電界が液晶層に印加され、この電界によって液晶層中の液晶分子の配向状態が変化することにより、各画素の光透過率を制御して表示を行うことができる。
　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な表示モードが提案され、採用されている。表示モードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。
　これらの液晶表示装置の中には、アクティブマトリクス基板が無機絶縁層を間に介して形成された２つの透明導電層を有するものがある。無機絶縁層を間に挟んだ２つの透明導電層で形成される電極の構造を、簡単のために、「２層電極構造」ということにする。
　例えば、一般的なＦＦＳモードでは、下層の透明導電層は共通電極として設けられ、上層の透明導電層は複数のスリットを有する画素電極として設けられる。
　また、出願人は、２層電極構造を利用した補助容量を有する液晶表示装置を研究開発している。具体的には、下層の透明導電層を補助容量対向電極（共通電圧または補助容量対向電圧が供給される）とし、上層の透明導電層を画素電極とした構成を検討している。この液晶表示装置は、例えばＶＡモードであるが、他の表示モードにも適用できる。
　２層電極構造を有するアクティブマトリクス基板の構成は、例えば、特許文献１～３に開示されている。上層の透明導電層を画素電極として機能させる場合、上層の透明導電層を、下層の透明導電層の下方に位置するＴＦＴのドレイン電極と電気的に接続させる必要がある。
　例えば特許文献１に開示されたアクティブマトリクス基板では、ＴＦＴを覆う層間絶縁層と、２つの透明導電層に挟まれた無機絶縁層とをエッチングしてコンタクトホールを形成し、コンタクトホール内で、ＴＦＴのドレイン電極と画素電極とを接触させている。
　また、特許文献２に開示されたアクティブマトリクス基板では、層間絶縁層に形成する開口部と、無機絶縁層に形成する開口部とを、基板の上方から見たときに十字に交差するように配置している。画素電極は、これらの２つの開口部が交差した部分に露出されたドレイン電極に接するように配置されている。
　一方、特許文献３は、コンタクトホール内で、ドレイン電極と画素電極とを、透明な接続層（中継層ともいう）を介して接続する構成を開示している。接続層は、下層の透明導電層と同じ透明導電膜から形成され得る。
特開２００８－３２８９９号公報 国際公開第２０１３／１４６２１６号 特開２００９－３１４６８号公報
　しかしながら、本発明者が検討したところ、特許文献１～３に開示されたアクティブマトリクス基板では、次のような問題があることを見出した。
　ＴＦＴを覆う層間絶縁層として、水分吸収率が比較的高い有機絶縁層を使用する場合がある。この場合、層間絶縁層に形成された開口部の側壁から水分等が層間絶縁層に入り、層間絶縁層の下方にあるＴＦＴの特性を劣化させるおそれがある。特に、アクティブマトリクス基板を液晶表示装置に適用すると、画素電極上に配置される液晶層と層間絶縁層との間で水分などのやり取りが生じやすい。また、ＴＦＴの活性層として酸化物半導体層を用いる場合、ＴＦＴ特性に対する水分の影響は特に大きくなる。
　本発明の実施形態は、有機絶縁層への水分の浸入に起因するＴＦＴ特性の劣化が抑制されたアクティブマトリクス基板を提供することを目的とする。
　本発明による一実施形態のアクティブマトリクス基板は、基板と、前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域とを備えたアクティブマトリクス基板であって、前記複数の画素領域のそれぞれは、前記基板に支持された薄膜トランジスタと、前記薄膜トランジスタを覆うように形成された、有機絶縁層を含む層間絶縁層と、前記層間絶縁層上に形成された透明接続層と、前記透明接続層上に形成された無機絶縁層と、前記無機絶縁層上に形成され、かつ、前記透明接続層を介して前記薄膜トランジスタのドレイン電極に電気的に接続された画素電極とを備え、前記透明接続層は、前記層間絶縁層に設けられた第１のコンタクトホール内で前記ドレイン電極と接し、前記画素電極は、前記無機絶縁層に設けられた第２のコンタクトホール内で前記透明接続層と接しており、前記基板の法線方向から見たとき、前記第１のコンタクトホールと、前記第２のコンタクトホールとは互いに重なっておらず、前記第１のコンタクトホール内において、前記第１のコンタクトホールの底面および壁面は、前記透明接続層、前記無機絶縁層および前記画素電極で覆われている。
　ある実施形態において、上記アクティブマトリクス基板は、前記薄膜トランジスタのゲート電極を含み、かつ、前記ゲート電極と同じ膜から形成されたゲート配線と、前記薄膜トランジスタのソース電極を含み、かつ、前記ソース電極と同じ膜から形成されたソース配線とをさらに備え、前記ゲート配線は前記行方向に延び、前記ソース配線は前記列方向に延びている。
　ある実施形態において、前記基板の法線方向から見たとき、前記画素電極は、前記ゲート配線を前記列方向に横切るように配置されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記第１のコンタクトホールの前記列方向の幅は、前記行方向の幅よりも大きい。
　ある実施形態において、前記基板の法線方向から見たとき、前記第２のコンタクトホールは、前記ゲート配線、前記ソース配線および前記ドレイン電極のいずれとも重なっていない。
　ある実施形態において、前記第１および第２のコンタクトホールは、前記列方向に配列されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記第２のコンタクトホールは、前記ゲート配線と重なっている。
　ある実施形態において、前記基板の法線方向から見たとき、前記第１および第２のコンタクトホールは、前記行方向に配列されている。
　ある実施形態において、前記第１のコンタクトホール内では、前記画素電極と前記透明接続層とは前記無機絶縁層によって分離されている。
　ある実施形態において、前記透明接続層と同一の透明導電膜から形成された透明電極をさらに備え、前記透明電極は、前記透明接続層と電気的に分離されており、前記画素電極の少なくとも一部は、前記無機絶縁層を介して前記透明電極と重なっている。
　ある実施形態において、前記薄膜トランジスタの活性層は、酸化物半導体層である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１つを含む。
　ある実施形態において、前記酸化物半導体層は、結晶質部分を含む。
　本発明による一実施形態のアクティブマトリクス基板を製造する方法は、（ａ）基板上に、ゲート電極を含むゲート配線を形成する工程と、（ｂ）前記ゲート配線を覆うゲート絶縁層を形成する工程と、（ｃ）前記ゲート絶縁層上に、薄膜トランジスタの活性層となる半導体層を形成する工程と、（ｄ）前記半導体層上に、ソース電極を含むソース配線と、ドレイン電極とを形成し、これによって薄膜トランジスタを得る工程と、（ｅ）前記薄膜トランジスタを覆うように、有機絶縁層を含む層間絶縁層を形成する工程であって、前記層間絶縁層は前記ドレイン電極の一部を露出する第１のコンタクトホールを有する、工程と、（ｆ）前記層間絶縁層上に、前記第１のコンタクトホール内で前記ドレイン電極と接する透明接続層を形成する工程と、（ｇ）前記透明接続層上に、前記透明接続層の一部を露出する第２のコンタクトホールを有する無機絶縁層を形成する工程と、（ｈ）前記無機絶縁層上に、前記第２のコンタクトホール内で前記透明接続層と接する画素電極を形成する工程とを包含し、前記基板の法線方向から見たとき、前記第１のコンタクトホールと、前記第２のコンタクトホールとは互いに重なっておらず、前記第１のコンタクトホールの底面および壁面は、前記透明接続層、前記無機絶縁層および前記画素電極で覆われている。
　本発明の実施形態によると、有機絶縁層に形成された第１のコンタクトホールの壁面が透明接続層、無機絶縁層および画素電極の３層で覆われているので、第１のコンタクトホールの壁面から有機絶縁層への水分の侵入を抑制できる。このため、有機絶縁層への水分の浸入に起因するＴＦＴ特性の劣化を抑制することが可能である。
（ａ）は、本発明の実施形態によるアクティブマトリクス基板１０１の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）は、アクティブマトリクス基板１０１の製造方法を説明するための工程平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）は、アクティブマトリクス基板１０１の製造方法を説明するための工程平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）は、本発明の実施形態による他のアクティブマトリクス基板１０２の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 アクティブマトリクス基板１０２における透明接続層および透明電極の形状を例示する平面図である。 （ａ）は、本発明の実施形態によるさらに他のアクティブマトリクス基板１０３の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 アクティブマトリクス基板１０３における透明接続層および透明電極の形状を例示する平面図である。 （ａ）は、参照例のアクティブマトリクス基板２０１の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＣ－Ｃ’線およびＤ－Ｄ’線に沿った断面図である。 （ａ）は、参照例のアクティブマトリクス基板２０２の模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＣ－Ｃ’線およびＤ－Ｄ’線に沿った断面図である。
　以下、図面を参照して、本発明の実施形態によるアクティブマトリクス基板の構造と製造方法を説明する。以下では、ＦＦＳモードの液晶表示装置に用いられるアクティブマトリクス基板を例示する。なお、本発明の実施形態はこれに限られず、後述するように、２層電極構造を有するＶＡモードの液晶表示装置にも適用され得る。また、液晶表示装置に限定されず、他の表示装置にも適用できる。
　図１（ａ）は、本発明によるアクティブマトリクス基板１０１の第１の実施形態を示す模式的な平面図である。図１（ｂ）および（ｃ）は、アクティブマトリクス基板１０１の模式的な断面図である。図１（ｂ）は、図１（ａ）中のＡ－Ａ’線に沿った断面、図１（ｃ）は、図１（ａ）中のＢ－Ｂ’線に沿った断面を示す。
　アクティブマトリクス基板１０１は、複数の画素領域Ｐを有している。複数の画素領域Ｐは、行方向および列方向を有するマトリクス状に配列されている。図１（ａ）～（ｃ）には、単一の画素領域Ｐのみを示す。また、図１（ａ）では、行方向を「Ｘ」、列方向を「Ｙ」で示している。ここでは、これらの方向は直交しているが、直交していなくてもよい。
　複数の画素領域Ｐのそれぞれは、基板１に支持された薄膜トランジスタ（以下、「ＴＦＴ」）１０と、ＴＦＴ１０を覆うように形成された、有機絶縁層１１Ａを含む層間絶縁層１１と、層間絶縁層１１上に形成された透明接続層１３ａと、透明接続層１３ａ上に形成された無機絶縁層１５と、無機絶縁層１５上に形成された画素電極１９とを有している。画素電極１９は、透明接続層１３ａを介して、ＴＦＴ１０のドレイン電極９ｄに電気的に接続されている。層間絶縁層１１は、有機絶縁層１１Ａを含んでいればよく、例えば無機絶縁材料から形成された層（無機層間絶縁層）を下層とし、有機絶縁層１１Ａを上層とする積層構造を有していてもよい。
　層間絶縁層１１には、ドレイン電極９ｄを露出する第１のコンタクトホールＣＨ１が設けられている。透明接続層１３ａは、第１のコンタクトホールＣＨ１内で、ドレイン電極９ｄと接している。
　また、無機絶縁層１５には、透明接続層１３ａを露出する第２のコンタクトホールＣＨ２が設けられている。基板１の法線方向から見たとき、第１のコンタクトホールＣＨ１と、第２のコンタクトホールＣＨ２とは互いに重ならないように配置されている。画素電極１９は、第２のコンタクトホールＣＨ２内で透明接続層１３ａと接している。
　なお、本明細書では、透明接続層１３ａとドレイン電極９ｄを接続するための領域（第１のコンタクトホールＣＨ１を含む）を「透明接続層－ドレイン電極コンタクト領域」、画素電極１９と透明接続層１３ａとを接続する領域（第２のコンタクトホールＣＨ２を含む）を「画素電極－透明接続層コンタクト領域」と呼ぶ。
　本実施形態では、透明接続層１３ａ、無機絶縁層１５および画素電極１９の各一部は、層間絶縁層１１に設けられた第１のコンタクトホールＣＨ１内に位置している。第１のコンタクトホールＣＨ１内において、第１のコンタクトホールＣＨ１の底面および壁面は、透明接続層１３ａ、無機絶縁層１５および画素電極１９で覆われている。
　第１のコンタクトホールＣＨ１内では、透明接続層１３ａと画素電極１９とは、無機絶縁層１５によって分離されていてもよい。また、無機絶縁層１５は、平坦化膜ではなく、例えば層間絶縁層１１よりも薄い絶縁膜であってもよい。この場合、透明接続層１３ａ、無機絶縁層１５および画素電極１９は、第１のコンタクトホールＣＨ１の形状を反映した凹部を有していてもよい。
　ＴＦＴ１０は、例えばボトムゲート型ＴＦＴであり、基板１上に形成されたゲート電極３、ゲート電極３を覆うゲート絶縁層５、ゲート絶縁層５上に形成された半導体層（活性層）７、ソース電極９ｓおよびドレイン電極９ｄを有する。半導体層７は、少なくとも一部が、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。ソースおよびドレイン電極９ｓ、９ｄは、半導体層７と電気的に接続されている。図示するように、ソース電極９ｓは、半導体層７のソース側の端部全体を覆うように形成され、ドレイン電極９ｄは、半導体層７のドレイン側の端部の一部のみを覆うように形成されていてもよい。
　ソースおよびドレイン電極９ｓ、９ｄは、半導体層７の上面と直接接するように配置されていてもよい（トップコンタクト構造）。あるいは、半導体層７の下面と直接接するように配置されていてもよい（ボトムコンタクト構造）。または、ＴＦＴ１０は、半導体層７とソースおよびドレイン電極９ｓ、９ｄとの間に、チャネルを保護するための保護膜（エッチストップ膜）を有していてもよい（エッチストップ型）。この場合、ソースおよびドレイン電極９ｓ、９ｄは、保護膜に設けられた開口内で半導体層７と接する。さらに、ＴＦＴ１０は、トップゲート型ＴＦＴであってもよい。この場合でも、ボトムコンタクト構造あるいはトップコンタクト構造を有し得る。
　アクティブマトリクス基板１０１は、透明接続層１３ａと同一の透明導電膜から形成された透明電極１３ｂをさらに備えてもよい。透明電極１３ｂは、透明接続層１３ａと電気的に分離されている。ここでは、透明電極１３ｂは、第１のコンタクトホールＣＨ１を含む透明接続層－ドレイン電極コンタクト領域と、第２のコンタクトホールＣＨ２を含む画素電極－透明接続層コンタクト領域とを含む領域を開口する開口部１３ｃを有している。透明接続層１３ａは、開口部１３ｃ内に、透明電極１３ｂと分離して設けられている。従って、基板１の法線方向から見たとき、開口部１３ｃの輪郭の内部に、透明接続層１３ａと、第１および第２のコンタクトホールＣＨ１、ＣＨ２とが配置されている。
　透明電極１３ｂの一部は補助容量電極として用いられ得る。この場合、画素電極１９の少なくとも一部は、無機絶縁層１５を介して透明電極１３ｂと重なるように配置される。これにより、画素電極１９と、透明電極１３ｂと、これらの間の無機絶縁層１５とが、補助容量として機能する。補助容量は、透明電極１３ｂおよび透明な画素電極１９で形成されているので、画素開口率を低下させることなく、大きな容量値を有し得る。
　本実施形態のアクティブマトリクス基板１０１では、有機絶縁層１１Ａを含む層間絶縁層１１の第１のコンタクトホールＣＨ１の底面および壁面が、透明接続層１３ａ、無機絶縁層１５および画素電極１９の少なくとも３層で覆われている。これにより、有機絶縁層１１Ａの壁面から、有機絶縁層１１Ａ内に水分等が浸入することを抑制できる。従って、アクティブマトリクス基板１０１の外部（例えば液晶層など）と有機絶縁層１１Ａとの間で、水分等が移動するのを遮蔽できるので、水分等によるＴＦＴ１０の特性劣化を抑制できる。
　なお、特許文献１および２に開示された２層電極構造を有するアクティブマトリクス基板では、層間絶縁層および無機絶縁層を貫通するコンタクトホールが設けられており、画素電極は、コンタクトホール内で直接ドレイン電極と接している。以下、図面を参照しながら、画素電極とドレイン電極とが直接接する構成を説明する。
　図８（ａ）は、参考例のアクティブマトリクス基板２０１の平面図であり、図８（ｂ）および（ｃ）は、アクティブマトリクス基板２０１のＣ－Ｃ’線およびＤ－Ｄ’線に沿った断面図である。図９（ａ）は、参考例のアクティブマトリクス基板２０２の平面図であり、図９（ｂ）および（ｃ）は、アクティブマトリクス基板２０２のＣ－Ｃ’線およびＤ－Ｄ’線に沿った断面図である。図８および図９では、図１と同様の構成要素に同じ参照符号を付している。
　図８に示すアクティブマトリクス基板２０１では、基板１の法線方向から見たとき、無機絶縁層１５の第２のコンタクトホールＣＨ２内に、層間絶縁層１１の第１のコンタクトホールＣＨ１が位置するように、これらのコンタクトホールＣＨ１、ＣＨ２が配置されている。透明電極１３ｂは、これらのコンタクトホールＣＨ１、ＣＨ２と重ならないように、開口されている（開口部１３ｃ）。画素電極１９は、第１および第２のコンタクトホールＣＨ１、ＣＨ２内で、第１のコンタクトホールＣＨ１によって露出されたドレイン電極９ｄと直接接している。この構成では、第１のコンタクトホールＣＨ１の底面および壁面は、画素電極１９のみによって覆われている。
　また、図９に示すアクティブマトリクス基板２０２では、基板１の法線方向から見たとき、無機絶縁層１５の第２のコンタクトホールＣＨ２と、層間絶縁層１１の第１のコンタクトホールＣＨ１とが十字に交差するように配置されている点で、図８のアクティブマトリクス基板２０１と異なる。画素電極１９は、第１および第２のコンタクトホールＣＨ１、ＣＨ２が重なり合う部分で露出されたドレイン電極９ｄと直接接している。第１および第２のコンタクトホールＣＨ１、ＣＨ２を部分的に重なるように配置するので、図８に示すアクティブマトリクス基板２０１と比べて、コンタクト領域に要する面積を低減できる。この構成では、図９（ｂ）および（ｃ）から分かるように、第１のコンタクトホールＣＨ１の壁面の一部および底面は画素電極１９のみによって覆われ、壁面の他の部分は画素電極１９と無機絶縁層１５との２層で覆われている。
　このように、参考例のアクティブマトリクス基板２０１、２０２では、有機絶縁層を含む層間絶縁層１１の壁面の全体または一部は、画素電極１９のみで覆われる。このため、画素電極１９のカバレッジが低いと、水分吸収率の高い有機絶縁層の壁面が、アクティブマトリクス基板２０１、２０２の外部（例えば液晶層）に晒され、外部から水分等が有機絶縁層に浸入するおそれがある。これは、ＴＦＴ１０の特性劣化などを引き起こす要因となる。ＴＦＴ１０の特性劣化は、特に高温高湿度環境下でアクティブマトリクス基板２０１、２０２を動作させる場合に顕著になり得る。また、特に半導体層７として酸化物半導体層を用いる場合に、水分によって酸化物半導体層内の酸素欠損が増加し、低抵抗化される等の問題も生じ得る。
　なお、図示しないが、参考例のアクティブマトリクス基板２０１、２０２において、透明電極１３ｂと同じ膜から接続層（中継層）を形成し、この接続層を介して、画素電極１９とドレイン電極９ｄとを接続することも考えられる（特許文献３）。この場合、画素電極１９だけでなく、接続層も、第１のコンタクトホールＣＨ１の壁面全体または壁面の一部を覆うように配置される。しかしながら、これらの２層の透明導電膜でも、第１のコンタクトホールＣＨ１の壁面を十分に保護できず、水分等の有機絶縁層への侵入を十分に抑制できない可能性がある。
　さらに、図示しないが、基板１の法線方向から見たとき、層間絶縁層１１の第１のコンタクトホールＣＨ１内に、無機絶縁層１５の第２のコンタクトホールＣＨ２を配置すると、第１のコンタクトホールＣＨ１の壁面は、画素電極１９だけでなく、無機絶縁層１５でも覆われる。しかしながら、この場合には、画素電極１９とドレイン電極９ｄとのコンタクト面積を確保するために、コンタクト領域に要する面積が増大し、画素領域のピッチが拡大するという問題がある。
　これに対し、本実施形態では、上述したように、第１のコンタクトホールＣＨ１の壁面全体を、比較的バリア性の高い無機絶縁層１５を含む３層で覆うことが可能になる。従って、例えば液晶層と有機絶縁層との間の、第１のコンタクトホールＣＨ１の壁面を通じた水分等の移動を、より確実に抑制できる。また、本実施形態では、第１のコンタクトホールＣＨ１を、第２のコンタクトホールＣＨ２よりもＴＦＴ１０の近くに配置している。ＴＦＴ１０に近い位置にあるコンタクトホールの壁面が３層で保護されるので、ＴＦＴ１０の特性の劣化をより効果的に抑制できる。
　本実施形態のアクティブマトリクス基板１０１は、行方向（Ｘ方向）に延び、ゲート電極３と同じ膜から形成されたゲート配線Ｇと、列方向（Ｙ方向）に延び、ソース電極９ｓと同じ膜から形成されたソース配線Ｓとをさらに備える。ゲート配線Ｇは、ＴＦＴ１０のゲート電極３を含む。ゲート電極３は、ゲート配線Ｇと一体的に形成されていてもよい。また、ゲート電極３は、ゲート配線Ｇの一部であってもよい。ソース配線Ｓは、ＴＦＴ１０のソース電極９ｓを含む。ソース電極９ｓは、ソース配線Ｓと一体的に形成されていてもよい。また、ソース電極９ｓは、ソース配線Ｓの一部であってもよい。
　ソース配線Ｓおよびゲート配線Ｇは、例えば金属膜から形成される。この場合、画素領域Ｐのうちソース配線Ｓやゲート配線Ｇが配置されている部分は、可視光が通過しない。本明細書では、画素領域Ｐのうち可視光を透過しない領域を「遮光領域」と呼ぶ。これに対し、画素領域Ｐのうち金属膜等で遮光されておらず、可視光が通過し得る領域を「開口領域」と呼ぶ。
　アクティブマトリクス基板１０１では、第１のコンタクトホールＣＨ１は遮光領域（ドレイン電極９ｄで遮光される領域）に形成されている。一方、第２のコンタクトホールＣＨ２は開口領域に形成されていてもよい。すなわち、第２のコンタクトホールＣＨ２は、基板１の法線方向から見たときに、ゲート配線Ｇ、ドレイン電極９ｄおよびソース配線Ｓなどの金属配線（金属電極）のいずれとも重ならないように配置されていてもよい。例えば、第１および第２のコンタクトホールＣＨ１、ＣＨ２は、列方向に配列されていてもよい。
　第２のコンタクトホールＣＨ２を含む画素電極－透明接続層コンタクト領域は透明である。このため、第２のコンタクトホールＣＨ２を開口領域に配置しても、画素開口率（画素領域Ｐに占める開口領域の割合）を低下させることない。また、第１のコンタクトホールＣＨ１のサイズは、無機絶縁層と層間絶縁層とを貫通するように設けられた従来のコンタクトホール（図８、図９）のサイズよりも小さくできる。従って、コンタクト領域による画素開口率の低下を従来よりも低減でき、従来よりも画素開口率を高めることが可能になる。
　また、基板１の法線方向から見たとき、第１のコンタクトホールＣＨ１は、ゲート配線Ｇと重なっていなくてもよい。ドレイン電極９ｄとゲート配線Ｇとが重なり合う部分の面積を小さく抑え、ドレイン電極９ｄのうちゲート配線Ｇと重なっていない部分上に第１のコンタクトホールＣＨ１を配置してもよい。例えば、図示するように、基板１の法線方向から見たとき、ゲート配線Ｇは凹部を有しており、第１のコンタクトホールＣＨ１の少なくとも一部が凹部内に配置されていてもよい。
　第１および第２のコンタクトホールＣＨ１、ＣＨ２の配置は、図示する例に限定されない。後述する実施形態のように、基板１の法線方向から見たとき、第２のコンタクトホールＣＨ２は、ゲート配線Ｇと重なっていてもよい。さらに、第１および第２のコンタクトホールＣＨ１、ＣＨ２は、行方向に配列されていてもよい。
　第１のコンタクトホールＣＨ１は、その列方向の幅が、行方向の幅よりも大きい形状を有していてもよい。図示する例では、第１のコンタクトホールＣＨ１は、基板１の法線方向から見たとき、列方向に延びる長辺と、行方向に延びる短辺とを有する矩形である。このように、第１のコンタクトホールＣＨ１を列方向に長い形状にすることにより、ドレイン電極９ｄと後で形成する透明接続層とのコンタクト面積を確保しつつ、画素領域Ｐの幅（行方向の幅）を縮小できる。
　基板１の法線方向から見たとき、透明接続層１３ａは、ドレイン電極９ｄ上から列方向に延びていてもよい。透明接続層１３ａの列方向の幅は、行方向の幅よりも大きくてもよい。透明接続層１３ａは、例えば列方向に延びる矩形であってもよい。
　図示する例では、基板１の法線方向から見たとき、画素電極１９は、ゲート配線Ｇを列方向に横切るように配置されている。なお、画素電極１９は、ゲート配線Ｇの一部とのみ重なるように配置されてもよい。例えば、隣接する画素電極１９の間に、ゲート配線Ｇが配置されていてもよい。
　無機絶縁層１５は、層間絶縁層１１よりも薄いことが好ましい。無機絶縁層１５を薄くすることにより（例えば２００ｎｍ以下）、第２のコンタクトホールＣＨ２のサイズや段差を小さく抑えることができる。従って、アクティブマトリクス基板１０１を表示装置に使用する場合、第２のコンタクトホールＣＨ２を開口領域に配置しても、第２のコンタクトホールＣＨ２に起因する透過光の散乱を小さく抑えることができるので、表示特性への影響を小さくできる。また、無機絶縁層１５を補助容量の誘電体として用いる場合、無機絶縁層１５の厚さは、例えば５０ｎｍ以上３００ｎｍ以下であってもよい。
　ＴＦＴ１０の半導体層（活性層）７は、酸化物半導体層であってもよい。酸化物半導体は移動度が高いので、２層電極構造を利用して形成される比較的大きな容量値の補助容量を十分に速く充電できる。また、酸化物半導体層は、水分と接することにより電気抵抗が変化し得るため、アクティブマトリクス基板１０１の半導体層７として酸化物半導体層を用いると、水分による特性低下をより効果的に抑制できる。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物の代わりに、他の酸化物を含んでいてもよい。例えばＺｎ－Ｏ系（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系（ＩＺＯ）、Ｚｎ－Ｔｉ－Ｏ系（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系、Ｃｄ－Ｐｂ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系の酸化物などを含んでいてもよい。
　なお、半導体層７は酸化物半導体層に限定されず、アモルファスシリコン層、ポリシリコン層、微結晶シリコン層等のシリコン半導体層であってもよい。
　（アクティブマトリクス基板１０１の製造方法）
　次に、図２および図３を参照して、アクティブマトリクス基板１０１の製造方法を説明する。各図の（ａ）は、それぞれ、アクティブマトリクス基板１０１の製造方法を説明するための模式的な工程平面図であり、各図の（ｂ）および（ｃ）は、それぞれ、（ａ）の平面図におけるＡ－Ａ’線およびＢ－Ｂ’線に沿った工程断面図である。
　まず、図２（ａ）～（ｃ）を参照しながら、基板１上にゲート配線層、ゲート絶縁層５、半導体層７、ソース配線層および層間絶縁層１１を形成する工程を説明する。
　基板１を用意し、基板１上に、ゲート配線膜を形成し、それをフォトリソ工程によりパターニングすることによってゲート配線層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）を形成する。
　基板１としては、絶縁性の表面を有する基板であればよく、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線層は、ゲート電極３およびゲート配線Ｇなどを含む。ここでは、ゲート配線Ｇは、画素領域Ｐを行方向（Ｘ方向）に横切るように形成される。ゲート配線Ｇのうち後で形成される半導体層と重なる部分がゲート電極３となる。ゲート配線Ｇの幅は、ゲート電極３を含む部分で、他の部分よりも大きくてもよい。例えば、基板１の法線方向から見たとき、ゲート配線Ｇは、画素領域Ｐ内で凹部を有していてもよい。
　ゲート配線層の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ＴａＮ膜（厚さ：３０ｎｍ）を下層とし、Ｗ膜（厚さ：３００ｎｍ）を上層とする積層膜を用いる。
　続いて、ゲート配線層を覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５は、例えば、厚さが約１００ｎｍ～約６００ｎｍの窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）、酸化窒化シリコン（ＳｉＯxＮy；ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮxＯy；ｘ＞ｙ）または、これらの積層膜から形成される。ここでは、例えばＣＶＤ法を用いて、ＳｉＮｘ膜（厚さ：３２５ｎｍ）を下層とし、ＳｉＯ2膜（厚さ：５０ｎｍ）を上層とする２層構造のゲート絶縁層５を形成する。なお、半導体層７として酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ2などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
　この後、ゲート絶縁層５上に半導体層７を形成する。本実施形態では、半導体層７として酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の半導体膜（図示せず）をゲート絶縁層５上に形成する。この後、フォトリソグラフィにより、半導体膜のパターニングを行い、半導体層７を得る。半導体層７は、その少なくとも一部がゲート絶縁層５を介してゲート電極３と重なるように配置される。ここでは、半導体層７として、厚さが５０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を形成する。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層以外の酸化物半導体層を形成してもよいし、多結晶シリコン層など他の公知の半導体層を形成してもよい。
　続いて、半導体層７およびゲート絶縁層５上に、例えばスパッタ法でソース配線膜を形成し、フォトリソ工程によりソース配線膜のパターニングを行う。これにより、ソース配線層（厚さ：例えば５０ｎｍ～５００ｎｍ）を得る。ソース配線層は、ソース電極９ｓ、ドレイン電極９ｄ、ソース配線Ｓなどを含む。ここでは、ソース配線Ｓは、半導体層７の上面の一部と重なるように形成される。ソース配線Ｓのうち半導体層７と重なる部分がソース電極９ｓとなる。ドレイン電極９ｄは、半導体層７の上面の他の一部と重なるように配置される。半導体層７のうちゲート配線Ｇと重なり、かつ、ソース電極９ｓとドレイン電極９ｄとの間に位置する部分がチャネル領域となる。このようにして、ＴＦＴ１０を得る。
　ドレイン電極９ｄは、基板１の法線方向から見たとき、ゲート配線Ｇの凹部内に位置していてもよい。これにより、ドレイン電極９ｄとゲート配線Ｇとの重なり容量を低減できる。
　ソース配線層の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、基板１側から、厚さが３０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜、および厚さが１００ｎｍのＴｉ膜をこの順に積み重ねた積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　次に、ＴＦＴ１０を覆う層間絶縁層１１を形成する。例えば、層間絶縁層１１は、無機層間絶縁層（パッシベーション膜）１１Ｂと、その上に形成された有機絶縁層１１Ａとを含む。
　層間絶縁層１１は、例えば次のようにして形成される。まず、ＴＦＴ１０を覆うように、例えばＣＶＤ法により、無機層間絶縁層１１Ｂを形成する。次いで、無機層間絶縁層１１Ｂの上に、例えば塗布により有機絶縁層１１Ａを形成する。この後、有機絶縁層１１Ａのパターニングを行い、ドレイン電極９ｄ上に位置する部分に開口部を設ける。続いて、パターニングされた有機絶縁層１１Ａをマスクとして、無機層間絶縁層１１Ｂのエッチングを行う。これにより、無機層間絶縁層１１Ｂおよび有機絶縁層１１Ａには、ドレイン電極９ｄの一部を露出する第１のコンタクトホールＣＨ１が形成される。
　無機層間絶縁層１１Ｂとして、例えば厚さが約５０ｎｍ～約５００ｎｍの窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）、酸化窒化シリコン（ＳｉＯxＮy；ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮxＯy；ｘ＞ｙ）、または、これらの積層膜を用いることができる。ここでは、無機層間絶縁層１１Ｂとして、ＳｉＯ2膜（厚さ：３００ｎｍ）を下層とし、ＳｉＮx膜（厚さ：１００ｎｍ）を上層とする積層膜を用いる。
　有機絶縁層１１Ａは、例えば厚さが約１０００ｎｍ～約５０００ｎｍの透明樹脂層である。透明樹脂層は、一般的な無機絶縁層に比べて、厚い膜を容易に形成でき、且つ、誘電率が低いので、透明樹脂層の上に形成される電極（例えば画素電極）と、透明樹脂層の下に形成されている電極や配線（例えば、ゲートバスライン１２やソースバスライン１６）との間の寄生容量を小さくできるという利点を有している。有機絶縁層１１Ａは、平坦化膜として機能し、基板１の表面に略平行な上面を有していてもよい。ここでは、有機絶縁層１１Ａとして、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
　なお、上記では、有機絶縁層１１Ａを先にパターニングし、これをマスクとして無機層間絶縁層１１Ｂのパターニングを行う方法を説明したが、層間絶縁層１１のエッチング方法はこれに限定されない。無機層間絶縁層１１Ｂを先にパターニングしてもよい。
　次に、図３（ａ）～（ｃ）を参照しながら、透明接続層１３ａ、透明電極１３ｂおよび無機絶縁層１５を形成する工程を説明する。
　層間絶縁層１１上および第１のコンタクトホールＣＨ１内に、例えばスパッタ法により第１の透明導電膜（不図示）を形成し、フォトリソ工程によって第１の透明導電膜をパターニングする。これにより、透明接続層１３ａおよび透明電極１３ｂを形成する。透明接続層１３ａおよび透明電極１３ｂは互いに分離している。透明接続層１３ａは、第１のコンタクトホールＣＨ１内および層間絶縁層１１上に位置し、第１のコンタクトホールＣＨ１内でドレイン電極９ｄと接している。透明接続層１３ａは、第１のコンタクトホールＣＨ１の底面および壁面全体を覆っていることが好ましい。透明電極１３ｂは、画素領域Ｐ内のコンタクト領域（透明接続層－ドレイン電極コンタクト領域、画素電極－透明接続層コンタクト領域）以外の部分の略全体に形成されていてもよい。また、画素領域Ｐごとに分離されず、複数の画素領域Ｐに亘って形成されていてもよい。
　第１の透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ（インジウム・亜鉛酸化物）膜やＺｎＯ（酸化亜鉛）膜などを用いることができる。第１の透明導電膜の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。ここでは、第１の透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　この後、透明接続層１３ａおよび透明電極１３ｂ上に、例えばＣＶＤ法により、無機絶縁膜を形成し、フォトリソ工程により無機絶縁膜のパターニングを行う。これにより、無機絶縁膜のうち透明接続層１３ａ上に位置する部分に、透明接続層１３ａを露出する開口部（第２のコンタクトホールＣＨ２）を形成する。このようにして、第２のコンタクトホールＣＨ２を有する無機絶縁層１５を得る。第２のコンタクトホールＣＨ２は、基板１の法線方向から見たとき、第１のコンタクトホールＣＨ１と重ならないように配置される。第２のコンタクトホールＣＨ２は、画素領域Ｐの開口領域内に配置されていてもよい。ここでは、基板１の法線方向から見たとき、第２のコンタクトホールＣＨ２は、第１のコンタクトホールＣＨ１と列方向に並ぶように配置されている。
　無機絶縁層１５のうち第１のコンタクトホールＣＨ１内に位置する部分には、開口部が設けられないことが好ましい。これにより、第１のコンタクトホールＣＨ１の壁面をより確実に保護できる。
　無機絶縁層１５としては、特に限定されず、例えば窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）、酸化窒化シリコン（ＳｉＯxＮy；ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮxＯy；ｘ＞ｙ）または、これらの積層膜から形成される。本実施形態では、無機絶縁層１５は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、無機絶縁層１５の材料や厚さを適宜選択することが好ましい。無機絶縁層１５の材料としては、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。無機絶縁層１５の厚さは、例えば５０ｎｍ以上４００ｎｍ以下である。５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、無機絶縁層１５として、例えば厚さが２００ｎｍのＳｉＮｘ膜を用いる。
　この後、画素電極１９を形成することにより、図１に示すアクティブマトリクス基板１０１を得る。
　画素電極１９は、無機絶縁層１５上および第２のコンタクトホールＣＨ２内に、例えばスパッタ法により第２の透明導電膜（図示せず）を形成し、フォトリソ工程によって第２の透明導電膜をパターニングすることによって形成される。画素電極１９は、画素領域Ｐごとに分離している。画素電極１９は、第２のコンタクトホールＣＨ２内で透明接続層１３ａと接している。これにより、画素電極１９とドレイン電極９ｄとを、透明接続層１３ａを介して電気的に接続させる。ここでは、画素電極１９の少なくとも一部は、無機絶縁層１５を介して透明電極１３ｂと重なるように配置されており、これによって補助容量を構成している。なお、アクティブマトリクス基板１０１をＦＦＳモードの表示装置に用いる場合には、画素電極１９に複数のスリットが形成され得る。
　第２の透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ（インジウム・亜鉛酸化物）膜やＺｎＯ（酸化亜鉛）膜などを用いることができる。第２の透明導電膜の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。ここでは、第２の透明導電膜として、厚さが例えば１００ｎｍのＩＺＯ膜を用いる。
　なお、本実施形態において、透明接続層１３ａ、無機絶縁層１５および画素電極１９の合計厚さは、層間絶縁層１１の厚さ未満であることが好ましい。これにより、第１のコンタクトホールＣＨ１内に、透明接続層１３ａ、無機絶縁層１５および画素電極１９の３層構造を形成できるので、第１のコンタクトホールＣＨ１の壁面を介した水分等の移動をより確実に抑制できる。
　次に、図４を参照して、本発明の実施形態による他のアクティブマトリクス基板１０２の構造を説明する。
　図４（ａ）は、アクティブマトリクス基板１０２の第１の実施形態を示す模式的な平面図である。図４（ｂ）および（ｃ）は、アクティブマトリクス基板１０２の模式的な断面図である。図４（ｂ）は、図４（ａ）中のＡ－Ａ’線に沿った断面、図４（ｃ）は、図４（ａ）中のＢ－Ｂ’線に沿った断面を示す。図４において、図１と同様の構成要素には同じ参照符号を付している。
　アクティブマトリクス基板１０２は、第２のコンタクトホールＣＨ２を、画素領域Ｐの遮光領域と重なるように配置している点で、図１に示すアクティブマトリクス基板１０１と異なっている。例えば、第２のコンタクトホールＣＨ２は、基板１の法線方向から見たとき、ゲート配線Ｇと重なるように配置されている。図示するように、ゲート配線Ｇ（またはゲート電極３）だけでなく、半導体層７とも重なっていてもよい。
　図５は、アクティブマトリクス基板１０２における透明接続層１３ａおよび透明電極１３ｂの形状を説明するための図であり、画素電極１９を除いた平面構造を示している。この例では、基板１の法線方向から見たとき、透明接続層１３ａは、ドレイン電極９ｄの少なくとも一部、および半導体層７の一部と重なるように配置される。透明接続層１３ａは、例えばゲート配線Ｇに沿って延びていてもよい。透明電極１３ｂは、透明接続層１３ａと分離して形成される。透明電極１３ｂは、画素電極－透明接続層コンタクト領域および透明接続層－ドレイン電極コンタクト領域を含む領域を除いて、複数の画素領域Ｐに亘って設けられている。また、第２のコンタクトホールＣＨ２は、画素領域Ｐの遮光領域内に、透明電極１３ｂの一部を露出するように形成される。
　アクティブマトリクス基板１０２では、基板１の法線方向から見たとき、透明電極１３ｂの開口部１３ｃは、その輪郭内に第１および第２のコンタクトホールＣＨ１、ＣＨ２が位置するように、ゲート配線Ｇに沿って設けられている。
　基板１の法線方向から見たとき、第１のコンタクトホールＣＨ１と第２のコンタクトホールＣＨ２とは、行方向に並んで配置されていてもよい。この場合、第２のコンタクトホールＣＨ２を、ゲート電極３および半導体層７の少なくとも一部と重なるように配置することにより、画素領域Ｐの行方向の幅を拡大することなく、第２のコンタクトホールＣＨ２を設けることができる。
　上記以外の構成は、図１に示すアクティブマトリクス基板１０１と同様であるため、説明を省略する。また、アクティブマトリクス基板１０２は、図２および図３を参照しながら前述した方法と同様の方法で製造され得る。
　アクティブマトリクス基板１０２によると、アクティブマトリクス基板１０１と同様に、第１のコンタクトホールＣＨ１の底面および壁面が、透明接続層１３ａ、無機絶縁層１５および画素電極１９の少なくとも３層で覆われているので、有機絶縁層１１Ａ内に水分等が浸入することを抑制できる。また、アクティブマトリクス基板１０２では、第２のコンタクトホールＣＨ２が画素領域Ｐの開口領域内に設けられていないので、開口領域を透過する光が、第２のコンタクトホールＣＨ２によって散乱されることを抑制できる。
　次に、図６を参照して、本発明の実施形態によるさらに他のアクティブマトリクス基板１０３の構造を説明する。
　図６（ａ）は、アクティブマトリクス基板１０３の第１の実施形態を示す模式的な平面図である。図６（ｂ）および（ｃ）は、アクティブマトリクス基板１０３の模式的な断面図である。図６（ｂ）は、図６（ａ）中のＡ－Ａ’線に沿った断面、図６（ｃ）は、図６（ａ）中のＢ－Ｂ’線に沿った断面を示す。図６において、図１と同様の構成要素には同じ参照符号を付している。
　アクティブマトリクス基板１０３は、ＴＦＴ１０のチャネル領域上に、透明電極１３ｂを設けない点で、図１に示すアクティブマトリクス基板１０１と異なっている。
　図７は、アクティブマトリクス基板１０３における透明接続層１３ａおよび透明電極１３ｂの形状を説明するための図であり、画素電極１９を除いた平面構造を示している。図７から分かるように、例えば、基板１の法線方向から見たとき、透明電極１３ｂの開口部１３ｃは、その輪郭内に、列方向に延びる透明接続層１３ａおよび第１および第２のコンタクトホールＣＨ１、ＣＨ２だけでなく、ＴＦＴ１０のチャネル領域も位置するように配置されている。
　上記以外の構成は、図１に示すアクティブマトリクス基板１０１と同様であるため、説明を省略する。また、アクティブマトリクス基板１０３は、図２および図３を参照しながら前述した方法と同様の方法で製造され得る。
　アクティブマトリクス基板１０３によると、アクティブマトリクス基板１０１と同様に、第１のコンタクトホールＣＨ１の底面および壁面が、透明接続層１３ａ、無機絶縁層１５および画素電極１９の少なくとも３層で覆われているので、有機絶縁層１１Ａ内に水分等が浸入することを抑制できる。また、アクティブマトリクス基板１０３では、透明電極１３ｂが、ＴＦＴ１０のチャネル領域およびドレイン電極９ｄと重ならないように開口されている。これにより、透明電極１３ｂが、ドレイン電極９ｄと重ならないように配置されるので、寄生容量を低減できる。
　本実施形態のアクティブマトリクス基板の構成は、図１、図４および図６に例示した構成に限定されない。例えば第１および第２のコンタクトホールＣＨ１、ＣＨ２は、画素電極１９とドレイン電極９ｄとが、透明接続層１３ａを介して電気的に接続できるように配置されていればよく、図示するような配置関係に限定されない。ただし、基板１の法線方向から見たとき、第１のコンタクトホールＣＨ１と第２のコンタクトホールＣＨ２とが離れすぎていると、透明接続層１３ａのサイズが増大する。その結果、透明電極１３ｂのサイズが小さくなり、十分な面積を有する補助容量を形成できない場合がある。従って、基板１の法線方向から見たときの、第１のコンタクトホールＣＨ１と第２のコンタクトホールＣＨ２との最短距離は、例えば１０μｍ以下であることが好ましい。一方、第１のコンタクトホールＣＨ１の壁面を保護する観点から、第１のコンタクトホールＣＨ１と第２のコンタクトホールＣＨ２との最短距離は、例えば２μｍ以上であってもよい。
　本実施形態のアクティブマトリクス基板１０１、１０２、１０３は、各種の表示モードの液晶表示装置に適用され得る。
　アクティブマトリクス基板１０１、１０２、１０３をＦＦＳモードの液晶表示装置に用いる場合、画素電極１９に複数のスリットを設け、透明電極１３ｂを共通電極として機能させてもよい。共通電極は、画素領域Ｐごとに分離されていなくてもよい。本実施形態では、透明電極１３ｂは共通電極であり、ゲート配線Ｇおよびソース配線Ｓを跨いで、複数の画素領域Ｐを覆うように形成されている。また、画素電極１９の少なくとも一部を、無機絶縁層１５を介して透明電極（共通電極）１３ｂと重なるように配置することによって、無機絶縁層１５を誘電体とする補助容量を形成できる。
　アクティブマトリクス基板１０１、１０２、１０３は、垂直配向モード（ＶＡモード）の液晶表示装置にも適用され得る。この場合、透明電極１３ｂは補助容量対向電極（共通電圧または補助容量対向電圧が供給される）となり、透明電極１３ｂと画素電極１９と無機絶縁層１５とによって補助容量を形成できる。
　また、本実施形態のアクティブマトリクス基板１０１、１０２、１０３は、液晶表示装置以外の表示装置、例えば有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等にも適用できる。
　本発明の実施形態は、アクティブマトリクス基板を備えた種々の装置、例えば液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンスなどの表示装置や、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用される。
　１　　　　基板
　３　　　　ゲート電極
　５　　　　ゲート絶縁層
　７　　　　半導体層
　９ｓ　　　ソース電極
　９ｄ　　　ドレイン電極
　１０　　　薄膜トランジスタ（ＴＦＴ）
　１１Ａ　　有機絶縁層
　１１　　　層間絶縁層
　１３ａ　　透明接続層
　１３ｂ　　透明電極
　１３ｃ　　開口部
　１５　　　無機絶縁層
　１９　　　画素電極
　ＣＨ１　　第１のコンタクトホール（透明接続層－ドレイン電極コンタクト用）
　ＣＨ２　　第２のコンタクトホール（画素電極－透明接続層コンタクト用）
　１０１、１０２、１０３　　アクティブマトリクス基板

Claims (14)

  1. 　基板と、前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域とを備えたアクティブマトリクス基板であって、
    　前記複数の画素領域のそれぞれは、
    　　前記基板に支持された薄膜トランジスタと、
    　　前記薄膜トランジスタを覆うように形成された、有機絶縁層を含む層間絶縁層と、
    　　前記層間絶縁層上に形成された透明接続層と、
    　　前記透明接続層上に形成された無機絶縁層と、
    　　前記無機絶縁層上に形成され、かつ、前記透明接続層を介して前記薄膜トランジスタのドレイン電極に電気的に接続された画素電極と
    を備え、
    　前記透明接続層は、前記層間絶縁層に設けられた第１のコンタクトホール内で前記ドレイン電極と接し、
    　前記画素電極は、前記無機絶縁層に設けられた第２のコンタクトホール内で前記透明接続層と接しており、
    　前記基板の法線方向から見たとき、前記第１のコンタクトホールと、前記第２のコンタクトホールとは互いに重なっておらず、
    　前記第１のコンタクトホール内において、前記第１のコンタクトホールの底面および壁面は、前記透明接続層、前記無機絶縁層および前記画素電極で覆われているアクティブマトリクス基板。
  2. 　前記薄膜トランジスタのゲート電極を含み、かつ、前記ゲート電極と同じ膜から形成されたゲート配線と、
    　前記薄膜トランジスタのソース電極を含み、かつ、前記ソース電極と同じ膜から形成されたソース配線と
    をさらに備え、
    　前記ゲート配線は前記行方向に延び、前記ソース配線は前記列方向に延びている請求項１に記載のアクティブマトリクス基板。
  3. 　前記基板の法線方向から見たとき、前記画素電極は、前記ゲート配線を前記列方向に横切るように配置されている、請求項２に記載のアクティブマトリクス基板。
  4. 　前記基板の法線方向から見たとき、前記第１のコンタクトホールの前記列方向の幅は、前記行方向の幅よりも大きい、請求項２または３に記載のアクティブマトリクス基板。
  5. 　前記基板の法線方向から見たとき、前記第２のコンタクトホールは、前記ゲート配線、前記ソース配線および前記ドレイン電極のいずれとも重なっていない、請求項２から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記第１および第２のコンタクトホールは、前記列方向に配列されている、請求項２から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記基板の法線方向から見たとき、前記第２のコンタクトホールは、前記ゲート配線と重なっている、請求項２から４のいずれかに記載のアクティブマトリクス基板。
  8. 　前記基板の法線方向から見たとき、前記第１および第２のコンタクトホールは、前記行方向に配列されている、請求項２から４および７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記第１のコンタクトホール内では、前記画素電極と前記透明接続層とは前記無機絶縁層によって分離されている請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記透明接続層と同一の透明導電膜から形成された透明電極をさらに備え、
    　前記透明電極は、前記透明接続層と電気的に分離されており、
    　前記画素電極の少なくとも一部は、前記無機絶縁層を介して前記透明電極と重なっている請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記薄膜トランジスタの活性層は、酸化物半導体層である請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１つを含む請求項１１に記載のアクティブマトリクス基板。
  13. 　前記酸化物半導体層は、結晶質部分を含む請求項１１または１２に記載のアクティブマトリクス基板。
  14. 　アクティブマトリクス基板を製造する方法であって、
    　（ａ）基板上に、ゲート電極を含むゲート配線を形成する工程と、
    　（ｂ）前記ゲート配線を覆うゲート絶縁層を形成する工程と、
    　（ｃ）前記ゲート絶縁層上に、薄膜トランジスタの活性層となる半導体層を形成する工程と、
    　（ｄ）前記半導体層上に、ソース電極を含むソース配線と、ドレイン電極とを形成し、これによって薄膜トランジスタを得る工程と、
    　（ｅ）前記薄膜トランジスタを覆うように、有機絶縁層を含む層間絶縁層を形成する工程であって、前記層間絶縁層は前記ドレイン電極の一部を露出する第１のコンタクトホールを有する、工程と、
    　（ｆ）前記層間絶縁層上に、前記第１のコンタクトホール内で前記ドレイン電極と接する透明接続層を形成する工程と、
    　（ｇ）前記透明接続層上に、前記透明接続層の一部を露出する第２のコンタクトホールを有する無機絶縁層を形成する工程と、
    　（ｈ）前記無機絶縁層上に、前記第２のコンタクトホール内で前記透明接続層と接する画素電極を形成する工程と
    を包含し、
    　　前記基板の法線方向から見たとき、前記第１のコンタクトホールと、前記第２のコンタクトホールとは互いに重なっておらず、
    　前記第１のコンタクトホールの底面および壁面は、前記透明接続層、前記無機絶縁層および前記画素電極で覆われているアクティブマトリクス基板の製造方法。
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