JP2024001482A - アクティブマトリクス基板および表示装置 - Google Patents

アクティブマトリクス基板および表示装置 Download PDF

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Abstract

Figure 2024001482000001
【課題】トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の歩留まりおよび信頼性を向上させる。
【解決手段】アクティブマトリクス基板は、酸化物半導体層、酸化物半導体層上に設けられたゲート絶縁層およびゲート絶縁層を介して酸化物半導体層に対向するように配置されたゲート電極を有する画素ＴＦＴと、複数のゲート配線と、ゲート電極および複数のゲート配線を覆うように設けられた層間絶縁層と、層間絶縁層上に設けられた複数のソース配線と、複数のソース配線を覆うように設けられた上部絶縁層と、上部絶縁層上に設けられた有機絶縁層とを備える。層間絶縁層は、酸化シリコンから形成された第１層と、第１層上に設けられ、窒化シリコンから形成された第２層と、第２層上に設けられ、酸化シリコンから形成された第３層とを含む。
【選択図】図２

Description

本発明は、アクティブマトリクス基板および表示装置に関する。
現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下では「ＴＦＴ」と呼ぶ）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の領域を画素領域と呼び、アクティブマトリクス基板の各画素領域にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。また、ＴＦＴのゲート電極やゲート配線などを総称して「ゲートメタル層」と呼ぶことがあり、ＴＦＴのソース電極およびドレイン電極やソース配線などを総称して「ソースメタル層」と呼ぶことがある。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献２）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
特開２０１２－１３４４７５号公報 特開２０２０－７６９５１号公報
トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、ゲートメタル層を覆う層間絶縁層に、酸化物半導体がデプレッション特性を有してしまうことを回避する観点から、下層として酸化シリコン（ＳｉＯ２）層を含み、上層として窒化シリコン（ＳｉＮ）層を含む積層構造が採用されることがある。また、ソースメタル層を覆う上部絶縁層にも、同様の積層構造が採用されることがある。
また、トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、上部絶縁層上に平坦化層として設けられる有機絶縁層と、上部絶縁層の両方にわたって開口部が形成されることがある。本願発明者の検討によれば、このような開口部が、層間絶縁層および上部絶縁層に上述したような積層構造が採用されたアクティブマトリクス基板に形成されると、開口部が形成された領域においてゲートメタル層とソースメタル層との間の耐圧が低下してリーク電流が発生し、歩留まりおよび信頼性が低下するおそれがあることがわかった。
本発明の実施形態は、上記問題に鑑みてなされたものであり、その目的は、トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の歩留まりおよび信頼性を向上させることにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板および表示装置を開示している。
［項目１］
マトリクス状に配列された複数の画素領域を有し、
基板と、
前記基板に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴであって、酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように配置されたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
列方向に延びる複数のソース配線であって、前記層間絶縁層上に設けられた複数のソース配線と、
前記複数のソース配線を覆うように設けられた上部絶縁層と、
前記上部絶縁層上に設けられた有機絶縁層と、
を備えたアクティブマトリクス基板であって、
前記層間絶縁層は、
酸化シリコンから形成された第１層と、
前記第１層上に設けられ、窒化シリコンから形成された第２層と、
前記第２層上に設けられ、酸化シリコンから形成された第３層と、
を含む、アクティブマトリクス基板。
［項目２］
前記層間絶縁層の前記第３層の厚さは、５０ｎｍ以上である、項目１に記載のアクティブマトリクス基板。
［項目３］
前記上部絶縁層は、
酸化シリコンから形成された第４層と、
前記第４層上に設けられ、窒化シリコンから形成された第５層と、
を含む、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記上部絶縁層は、
窒化シリコンから形成された第４層と、
前記第４層上に設けられ、酸化シリコンから形成された第５層と、
前記第５層上に設けられ、窒化シリコンから形成された第６層と、
を含む、項目１または２に記載のアクティブマトリクス基板。
［項目５］
前記上部絶縁層は、窒化シリコンから形成された第４層のみを含む、項目１または２に記載のアクティブマトリクス基板。
［項目６］
前記ゲート電極および前記複数のゲート配線を含むゲートメタル層と、
前記複数のソース配線を含むソースメタル層と、
を備え、
前記ゲートメタル層と前記ソースメタル層とが前記層間絶縁層を介して重なっている領域を交差領域と呼ぶとき、
前記有機絶縁層および前記上部絶縁層は、前記有機絶縁層および前記上部絶縁層の両方にわたって形成された開口部であって、前記交差領域に重なる開口部を有する、項目１から５のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記層間絶縁層は、前記開口部に重なる領域において、前記第１層および前記第２層を含み、かつ、前記第３層を含まない部分を有する、項目６に記載のアクティブマトリクス基板。
［項目８］
前記層間絶縁層の前記部分に含まれる前記第２層の厚さは、５０ｎｍ以上である、項目７に記載のアクティブマトリクス基板。
［項目９］
前記層間絶縁層は、前記開口部に重なる領域全体において、前記第１層、前記第２層および前記第３層を含んでいる、項目６に記載のアクティブマトリクス基板。
［項目１０］
前記複数のゲート配線を駆動するゲート配線駆動回路であって、前記基板上にモノリシックに形成されたゲート配線駆動回路をさらに備え、
前記有機絶縁層および前記上部絶縁層が有する前記開口部は、前記ゲート配線駆動回路内に位置している、項目６から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む項目１１に記載のアクティブマトリクス基板。
［項目１３］
項目１から１２のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
［項目１４］
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備えた液晶表示装置である、項目１３に記載の表示装置。
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の歩留まりおよび信頼性を向上させることができる。
本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す平面図である。 アクティブマトリクス基板１００を模式的に示す断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 アクティブマトリクス基板１００の製造工程を示す工程断面図である。 比較例のアクティブマトリクス基板９００を模式的に示す断面図である。 本発明の実施形態による他のアクティブマトリクス基板２００を模式的に示す断面図である。 本発明の実施形態によるさらに他のアクティブマトリクス基板３００を模式的に示す断面図である。 アクティブマトリクス基板１００を模式的に示す断面図である。 アクティブマトリクス基板１００、２００または３００を備えた液晶表示装置１０００を模式的に示す断面図である。
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明の実施形態は、以下に例示するものに限定されない。
［実施形態１］
まず、図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００の構造の概略を説明する。図１は、アクティブマトリクス基板１００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域（「額縁領域」と呼ばれることもある）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された複数の画素領域Ｐを含む。画素領域（単に「画素」と呼ぶこともある）Ｐは、表示装置の画素に対応する領域である。周辺領域ＦＲは、表示領域ＤＲの周囲に位置している。
表示領域ＤＲには、行方向に延びる複数のゲート配線ＧＬと、行方向に交差する（典型的には直交する）列方向に延びる複数のソース配線ＳＬとが形成されている。各画素領域Ｐは、例えば、互いに隣接する２本のゲート配線ＧＬおよび互いに隣接する２本のソース配線ＳＬで囲まれた領域である。
アクティブマトリクス基板１００は、基板１と、基板１に支持され、各画素領域Ｐに対応して設けられた画素ＴＦＴ１０とを備える。画素ＴＦＴ１０は、活性層として酸化物半導体層を含む酸化物半導体ＴＦＴである。
各画素領域Ｐは、上述した画素ＴＦＴ１０に加え、画素電極ＰＥを有している。画素ＴＦＴ１０のゲート電極は、対応するゲート配線ＧＬに電気的に接続されている。画素ＴＦＴ１０のソース電極は、対応するソース配線ＳＬに電気的に接続されている。画素ＴＦＴ１０のドレイン電極は、画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。
周辺領域ＦＲには、ゲート配線ＧＬを駆動するゲートドライバ（ゲート配線駆動回路）ＧＤおよびソース配線ＳＬを駆動するソースドライバ（ソース配線駆動回路）ＳＤが配置されている。ここでは、ゲートドライバＧＤは、基板１上に一体的（モノリシック）に形成されており、ソースドライバＳＤは、基板１上に実装されている。図示していないが、周辺領域ＦＲには、さらにＳＳＤ（Source Shared driving）回路（「デマルチプレクサ回路」と呼ばれることもある）などが配置されていてもよい。
次に、図２を参照しながら、アクティブマトリクス基板１００のより具体的な構造を説明する。図２は、アクティブマトリクス基板１００を模式的に示す断面図である。図２の左側には表示領域ＤＲの画素領域Ｐの一部が示されており、右側には周辺領域ＦＲの一部が示されている。図２に例示しているアクティブマトリクス基板１００は、ＦＦＳモードで表示を行うインセルタッチパネル型液晶表示装置に用いられる。
まず、画素領域Pの構造を説明する。図２の左側には、画素領域Ｐにおける画素ＴＦＴ１０近傍が示されている。図２に示すように、画素領域Ｐは、遮光層２と、画素ＴＦＴ（酸化物半導体ＴＦＴ）１０と、画素電極ＰＥと、共通電極ＣＥとを有する。
遮光層２は、基板１上に設けられている。遮光層２を覆うように、下部絶縁層３が設けられている。下部絶縁層３上に、画素ＴＦＴ１０が形成されている。
画素ＴＦＴ１０は、酸化物半導体層４、ゲート絶縁層５、ゲート電極６、ソース電極７およびドレイン電極８を有する。画素ＴＦＴ１０は、トップゲート構造を有する。
酸化物半導体層４は、島状であり、下部絶縁層３上に設けられている。酸化物半導体層４は、チャネル領域４ａと、ソースコンタクト領域４ｂと、ドレインコンタクト領域４ｃとを含む。チャネル領域４ａは、基板面法線方向から見たときに遮光層２に重なっている。つまり、チャネル領域４ａは、遮光層２によって遮光される。ソースコンタクト領域４ｂおよびドレインコンタクト領域４ｃは、チャネル領域４ａの両側に位置している。
ゲート絶縁層５は、酸化物半導体層４のチャネル領域４ａ上に設けられている。ゲート電極６は、ゲート絶縁層５上に設けられている。ゲート電極６は、ゲート絶縁層５を介して酸化物半導体層４に（より具体的にはチャネル領域４ａに）対向するように配置されている。ゲート電極６とゲート配線ＧＬとは、同じ導電膜（ゲートメタル膜）から形成されている。ゲート電極６およびゲート配線ＧＬを覆うように、層間絶縁層９が設けられている。
層間絶縁層９は、積層構造を有している。具体的には、層間絶縁層９は、下層（第１層）９ａと、下層９ａ上に設けられた中間層（第２層）９ｂと、中間層９ｂ上に設けられた上層（第３層）９ｃとを含んでいる。下層９ａは、酸化シリコン（ＳｉＯ２）から形成されている。中間層９ｂは、窒化シリコン（ＳｉＮｘ）から形成されている。上層９ｃは、酸化シリコン（ＳｉＯ２）から形成されている。
ソース電極７およびドレイン電極８は、層間絶縁層９上に設けられている。ソース電極７は、層間絶縁層９に形成されたソースコンタクトホールＣＨｓにおいてソースコンタクト領域４ｂに接続されている。ドレイン電極８は、層間絶縁層９に形成されたドレインコンタクトホールＣＨｄにおいてドレインコンタクト領域４ｃに接続されている。ソース電極７およびドレイン電極８と、ソース配線ＳＬとは、同じ導電膜（ソースメタル膜）から形成されている。つまり、ソース配線ＳＬも、層間絶縁層９上に設けられている。
ソース電極７、ドレイン電極８およびソース配線ＳＬを覆うように、上部絶縁層（パッシベーション層）１１が形成されている。上部絶縁層１１は、積層構造を有している。具体的には、上部絶縁層１１は、下層（第４層）１１ａと、下層１１ａ上に設けられた上層（第５層）１１ｂとを含んでいる。下層１１ａは、酸化シリコン（ＳｉＯ２）から形成されている。上層１１ｂは、窒化シリコン（ＳｉＮｘ）から形成されている。
上部絶縁層１１上に、有機絶縁層（平坦化層）１２が設けられている。有機絶縁層１２は、例えば感光性樹脂材料から形成されている。
有機絶縁層１２上に、画素電極ＰＥが設けられている。画素電極ＰＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。画素電極ＰＥは、各画素領域Ｐに配置されており、画素ＴＦＴ１０に電気的に接続されている。より具体的には、画素電極ＰＥは、画素ＴＦＴ１０のドレイン電極８に電気的に接続されている。ここでは、画素電極ＰＥは、有機絶縁層１２および上部絶縁層１１に形成された画素コンタクトホールＣＨｐにおいてドレイン電極８に接続されている。画素電極ＰＥを覆うように、誘電体層１９が設けられている。
共通電極ＣＥは、誘電体層１９上に設けられている。共通電極ＣＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。共通電極ＣＥには、画素領域Ｐごとに少なくとも１つのスリットｓが形成されている。共通電極ＣＥは、複数のセグメントに分割されており、各セグメントがタッチセンサ用の電極（以下では「タッチセンサ電極」と呼ぶ）として機能する。
各タッチセンサ電極（共通電極ＣＥのセグメント）は、タッチセンサ用の配線（以下では「タッチ配線」と呼ぶ）１３に電気的に接続されている。タッチ配線１３は、有機絶縁層１２上に形成されている。各タッチセンサ電極は、具体的には、誘電体層１９に形成されたタッチコンタクトホールＣＨｔにおいて、タッチ配線１３に接続されている。図示している例では、タッチ配線１３は、下層配線層１３ａと、下層配線層１３ａ上に位置する上層配線層１３ｂとを含む積層構造を有する。下層配線層１３ａは、画素電極ＰＥと同じ透明導電膜から形成されている。上層配線層１３ｂは、金属材料から形成されている。なお、図示している例では、画素電極ＰＥ上に画素コンタクトホールＣＨｐに重なるように保護電極層１４が設けられている。保護電極層１４は、タッチ配線１３の上層配線層１３ｂと同じ金属膜から形成されている。
次に、周辺領域ＦＲの構造を説明する。図２の右側には、周辺領域ＦＲに形成されたゲート配線駆動回路ＧＤの一部に対応した領域が示されている。より具体的には、ゲートメタル層に含まれる（つまりゲート電極６等と同じ導電膜から形成された）下部配線１５と、ソースメタル層に含まれる（つまりソース電極７等と同じ導電膜から形成された）上部配線１６とが層間絶縁層９を介して重なっている領域（以下では「交差領域」と呼ぶ）近傍が示されている。
交差領域に重なるように、有機絶縁層１２および上部絶縁層１１の両方にわたって開口部Ｏｐが形成されている。開口部Ｏｐ内において、上部配線１６は、被覆層１７ａおよび１７ｂによって覆われている。被覆層１７ａは、画素電極ＰＥと同じ透明導電膜から形成されている。被覆層１７ａ上に設けられた被覆層１７ｂは、タッチ配線１３の上層配線層１３ｂと同じ金属膜から形成されている。
ゲート配線駆動回路ＧＤ等の、モノリシックに形成された周辺回路を構成するＴＦＴ（「回路ＴＦＴ」と呼ぶ）は、画素ＴＦＴ１０と同じく酸化物半導体ＴＦＴであってよい。
続いて、図３Ａ～図３Ｎを参照しながら、アクティブマトリクス基板１００の製造方法を説明する。図３Ａ～図３Ｎは、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
まず、図３Ａに示すように、基板１上に、遮光層２を形成する。具体的には、絶縁性を有する基板１上に、スパッタ法などによって遮光層用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成した後、遮光層用導電膜をパターニングすることによって、遮光層２を形成することができる。
基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
遮光層用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、遮光層用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、遮光層用導電膜として、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
次に、図３Ｂに示すように、遮光層２を覆うように下部絶縁層３（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）を形成する。
下部絶縁層３としては、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層３は、積層構造を有していてもよい。ここでは、例えば、ＣＶＤ法を用いて、窒化シリコン（ＳｉＮｘ）層（厚さ：１００～５００ｎｍ）を下層、酸化シリコン（ＳｉＯ２）層（厚さ：２０～３００ｎｍ）を上層とする積層膜を形成する構造を有する下部絶縁層３を形成する。
続いて、図３Ｃに示すように、下部絶縁層３上に、酸化物半導体層４を形成する。具体的には、まず、下部絶縁層３上に、酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を例えばスパッタリング法により堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層４を形成することができる。酸化物半導体膜のパターニングは、例えば、ウェットエッチングにより行うことができる。酸化物半導体膜は、特に限定されないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜である。
その後、図３Ｄに示すように、酸化物半導体層４上にゲート絶縁層５を形成する。具体的には、酸化物半導体層４を覆うように絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）を例えばＣＶＤ法により堆積した後、絶縁膜をパターニングすることによって、ゲート絶縁層５を形成することができる。絶縁膜のパターニングは、例えばドライエッチングにより行うことができる。ゲート絶縁層５を形成するための絶縁膜として、下部絶縁層３と同様の絶縁膜（下部絶縁層３として例示した絶縁膜）を用いることができる。ここでは、絶縁膜として、酸化シリコン（ＳｉＯ２）膜を用いる。
次に、図３Ｅに示すように、ゲート絶縁層５上にゲート電極６を形成する。具体的には、ゲート絶縁層５上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を例えばスパッタリング法により堆積した後、ゲート用導電膜をパターニングすることによって、ゲート電極６を形成することができる。このとき、ゲート配線ＧＬおよび下部配線１５も形成される。ゲート用導電膜のパターニングは、例えばウェットエッチングまたはドライエッチングにより行うことができる。
ゲート用導電膜として、遮光層用導電膜と同様の導電膜を用いることができる。ここでは、ゲート用導電膜として、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
続いて、ゲート電極６をマスクとして、酸化物半導体層４の低抵抗化処理を行う。低抵抗化処理は、例えばプラズマ処理である。これにより、酸化物半導体層４のうちゲート電極６およびゲート絶縁層５と重なっていない領域は、ゲート電極６およびゲート絶縁層５と重なっている領域（チャネル領域４ａ）よりも比抵抗の低い低抵抗領域（ソースコンタクト領域４ｂおよびドレインコンタクト領域４ｃ）となる。
次に、図３Ｆに示すように、ゲート電極６および下部配線１５などを覆うように層間絶縁層９を形成する。層間絶縁層９全体の厚さは、例えば２００ｎｍ以上６００ｎｍ以下である。酸化シリコンから形成される下層９ａの厚さは、例えば２００ｎｍ以上４００ｎｍ以下である。窒化シリコンから形成される中間層９ｂの厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。酸化シリコンから形成される上層９ｃの厚さは、例えば５０nｍ以上２００ｎｍ以下である。ここでは、例えば、３００ｎｍの厚さを有する下層９ａ、１２０ｎｍの厚さを有する中間層９ｂおよび１００ｎｍの厚さを有する上層９ｃをＣＶＤ法で順次形成する。
その後、層間絶縁層９には、酸化物半導体層４のソースコンタクト領域４ｂの一部およびドレインコンタクト領域４ｃの一部が露出するようにソースコンタクトホールＣＨｓおよびドレインコンタクトホールＣＨｄが形成される。ソースコンタクトホールＣＨｓおよびドレインコンタクトホールＣＨｄは、例えばドライエッチング工程を含むフォトリソグラフィプロセスにより形成され得る。
続いて、図３Ｇに示すように、層間絶縁層９上に、ソース電極７およびドレイン電極８を形成する。具体的には、層間絶縁層９上、ソースコンタクトホールＣＨｓ内およびドレインコンタクトホールＣＨｄ内にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、その後ソース用導電膜をパターニングすることによって、ソース電極７およびドレイン電極８を形成することができる。このとき、ソース配線ＳＬおよび上部配線１６も形成される。ソース用導電膜のパターニングは、例えばドライエッチングまたはウェットエッチングにより行うことができる。
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
その後、図３Ｈに示すように、画素ＴＦＴ１０を覆うように、上部絶縁層１１および有機絶縁層１２を順次形成する。上部絶縁層１１全体の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。酸化シリコンから形成される下層１１ａの厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。窒化シリコンから形成される上層１１ｂの厚さは、例えば２５ｎｍ以上２００ｎｍ以下である。ここでは、例えば、７５ｎｍの厚さを有する下層１１ａおよび５０ｎｍの厚さを有する上層１１ｂをＣＶＤ法で順次形成する。
有機絶縁層１２の厚さは、例えば１～３μｍ、好ましくは２～３μｍである。有機絶縁層１２は、例えば、感光性樹脂材料を上部絶縁層１１上に付与した後、感光性樹脂材料に露光および現像を行うことによって形成され得る。現像の際、感光性樹脂材料の一部が除去され、有機絶縁層１２には、第１の孔ｈ１および第２の孔ｈ２が形成される。第１の孔ｈ１は、画素コンタクトホールＣＨｐの一部となる。第２の孔ｈ２は、周辺領域ＦＲの交差領域に重なる開口部Ｏｐの一部となる。
次に、図３Ｉに示すように、上部絶縁層１１に、有機絶縁層１２の第１の孔ｈ１および第２の孔ｈ２からそれぞれ連続する第３の孔ｈ３および第４の孔ｈ４を形成する。具体的には、有機絶縁層１２をマスクとしてドライエッチングを行うことにより、上部絶縁層１１に第３の孔ｈ３および第４の孔ｈ４を形成することができ、画素コンタクトホールＣＨｐ、および、交差領域に重なる開口部Ｏｐが完成する。ドライエッチングには、例えばフッ素系のガスを用いることができる。
続いて、有機絶縁層１２上に、画素電極ＰＥおよびタッチ配線１３を形成する。具体的には、まず、図３Ｊに示すように、有機絶縁層１２上および開口部Ｏｐ内に、第１の透明導電膜ＴＣ１（厚さ：例えば２０ｎｍ以上３００ｎｍ以下）を形成する。ここでは、例えばスパッタリング法により、第１の透明導電膜ＴＣ１としてインジウム－錫酸化物（ＩＴＯ）膜を形成する。第１の透明導電膜ＴＣ１として、インジウム－亜鉛酸化物（ＩＺＯ）膜等を用いてもよい。第１の透明導電膜ＴＣ１のうち、開口部Ｏｐ内に形成された部分は、被覆層１７ａとなる。
次に、図３Ｋに示すように、第１の透明導電膜ＴＣ１上に、タッチ配線用金属膜ＴＭを形成する。ここでは、タッチ配線用金属膜ＴＭとして、例えばスパッタリング法により、Ｃｕ膜（厚さ：１００ｎｍ以上５００ｎｍ以下）を形成する。タッチ配線用金属膜ＴＭのうち、開口部Ｏｐ内に形成された部分は、被覆層１７ｂとなる。
続いて、図３Ｌに示すように、タッチ配線用金属膜ＴＭおよび第１の透明導電膜ＴＣ１をパターニングすることにより、画素電極ＰＥおよびタッチ配線１３が得られる。タッチ配線用金属膜ＴＭおよび第１の透明導電膜ＴＣ１のパターニングは、例えばウェットエッチングにより行うことができる。
その後、図３Ｍに示すように、画素電極ＰＥ上に残存しているタッチ配線用金属膜ＴＭのうち、保護電極層１４となる部分以外の部分をフォトリソグラフィプロセスにより除去する。
次に、図３Ｎに示すように、画素電極ＰＥなどを覆うように、誘電体層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）１９を形成する。誘電体層６の材料としては、無機絶縁材料が用いられる。ここでは、誘電体層１９として、例えばＣＶＤ法により窒化シリコン膜を形成する。その後、例えばドライエッチングにより、誘電体層１９にタッチコンタクトホールＣＨｔを形成する。
続いて、誘電体層１９上に共通電極ＣＥを形成し、その後に共通電極ＣＥを覆うように配向膜を形成することにより、図２に示したアクティブマトリクス基板１００が得られる。共通電極ＣＥは、誘電体層１９上に第２の透明導電膜（厚さ：例えば２０ｎｍ以上３００ｎｍ以下）を形成した後、第２の透明導電膜のパターニングを行うことによって得られる。第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。
このようにして、アクティブマトリクス基板１００を得ることができる。
本実施形態のアクティブマトリクス基板１００では、層間絶縁層９が、酸化シリコンから形成された下層（第１層）９ａと、窒化シリコンから形成された中間層（第２層）９ｂと、酸化シリコンから形成された上層（第３層）９ｃとを含む積層構造を有していることにより、交差領域におけるゲートメタル層とソースメタル層との間（例えば下部配線１５と上部配線１６との間）の耐圧の低下が抑制される。以下、この理由を、本実施形態のアクティブマトリクス基板１００と、図４に示す比較例のアクティブマトリクス基板９００とを比較しながら説明する。
比較例のアクティブマトリクス基板９００では、ゲート電極６などを覆う層間絶縁層９’の積層構造が、本実施形態のアクティブマトリクス基板１００における層間絶縁層９の積層構造と異なっている。比較例のアクティブマトリクス基板９００の層間絶縁層９’は、酸化シリコンから形成された下層９ａ’と、窒化シリコンから形成された上層９ｂ’から構成される積層構造を有する。
比較例のアクティブマトリクス基板９００では、有機絶縁層１２をマスクとして上部絶縁層１１に孔を形成する工程（周辺領域ＦＲの交差領域に重なる開口部Ｏｐを完成させる工程であり、アクティブマトリクス基板１００における図３Ｉに示した工程に対応）において、オーバーエッチングにより層間絶縁層９’の上層９ｂ’が除去され、上層９ｂ’の厚さが小さくなることがある。一般に、ドライエッチング工程において、窒化シリコン（ＳｉＮｘ）のエッチングレートは、酸化シリコン（ＳｉＯ２）のエッチングレートよりも高いので、オーバーエッチングによる上層９ｂ’の除去は進行しやすく、交差領域近傍における層間絶縁層９’の厚さｔｃが小さくなって下部配線１５と上部配線１６との間の耐圧が低下してリーク電流が発生し、歩留まりおよび信頼性が低下するおそれがある。
これに対し、本実施形態のアクティブマトリクス基板１００では、層間絶縁層９は、酸化シリコンから形成された下層（第１層）９ａと、窒化シリコンから形成された中間層（第２層）９ｂに加えて、酸化シリコンから形成された上層（第３層）９ｃを含んでいる。そのため、有機絶縁層１２をマスクとして上部絶縁層１１に第４の孔ｈ４を形成する工程（図３Ｉ参照）において、オーバーエッチングが生じても、窒化シリコンから形成された中間層９ｂは除去されにくく（つまり中間層９ｂの厚さはそのままに維持されやすく）、交差領域近傍における層間絶縁層９の厚さｔｃを十分に確保することができる。そのため、下部配線１５と上部配線１６との間の耐圧の低下が抑制されるので、歩留まりおよび信頼性が向上する。
なお、層間絶縁層９の下層９ａ、中間層９ｂおよび上層９ｃのそれぞれの厚さは、これまでの説明で例示したものに限定されないが、オーバーエッチングによる中間層９ｂの除去をより確実に防ぐ観点からは、上層９ｃの厚さは、５０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。
［実施形態２］
図５を参照しながら、本実施形態のアクティブマトリクス基板２００を説明する。図５は、アクティブマトリクス基板２００を模式的に示す断面図である。以下の説明では、アクティブマトリクス基板２００が実施形態１におけるアクティブマトリクス基板１００と異なる点を中心に説明を行う（以降の実施形態でも同様である）。
本実施形態のアクティブマトリクス基板２００は、上部絶縁層１１の積層構造が、実施形態１のアクティブマトリクス基板１００と異なっている。アクティブマトリクス基板２００の上部絶縁層１１は、窒化シリコン（ＳｉＮｘ）から形成された下層（第４層）１１ｃと、下層１１ｃ上に設けられ、酸化シリコン（ＳｉＯ２）から形成された中間層（第５層）１１ｄと、中間層１１ｄ上に設けられ、窒化シリコン（ＳｉＮｘ）から形成された上層（第６層）１１ｅとを含んでいる。
本実施形態のアクティブマトリクス基板２００においても、層間絶縁層９が酸化シリコンから形成された上層（第３層）９ｃを含んでいることにより、有機絶縁層１２をマスクとして上部絶縁層１１に第４の孔ｈ４を形成する工程においてオーバーエッチングが生じても、窒化シリコンから形成された中間層９ｂは除去されにくいので、交差領域近傍における層間絶縁層９の厚さｔｃを十分に確保することができる。
また、本実施形態のアクティブマトリクス基板２００では、上部絶縁層１１が、窒化シリコンから形成された下層１１ｃを含んでいるので、上部絶縁層１１に対するドライエッチングを、下層１１ｃの窒化シリコンのＥＰＤ（End Point Detection）波形に基づいて制御することができるので、層間絶縁層９に対するオーバーエッチングを生じにくくすることができる。そのため、歩留まりおよび信頼性の向上効果をいっそう高くすることができる。
［実施形態３］
図６を参照しながら、本実施形態のアクティブマトリクス基板３００を説明する。図６は、アクティブマトリクス基板３００を模式的に示す断面図である。
本実施形態のアクティブマトリクス基板３００は、上部絶縁層１１の構成が、実施形態１のアクティブマトリクス基板１００と異なっている。アクティブマトリクス基板３００の上部絶縁層１１は、窒化シリコン（ＳｉＮｘ）から形成された絶縁層（第４層）１１ｆのみを含んでいる（つまり単層である）。
本実施形態のアクティブマトリクス基板３００においても、層間絶縁層９が酸化シリコンから形成された上層（第３層）９ｃを含んでいることにより、有機絶縁層１２をマスクとして上部絶縁層１１に第４の孔ｈ４を形成する工程においてオーバーエッチングが生じても、窒化シリコンから形成された中間層９ｂは除去されにくいので、交差領域近傍における層間絶縁層９の厚さｔｃを十分に確保することができる。
また、本実施形態のアクティブマトリクス基板３００では、上部絶縁層１１が、窒化シリコンから形成された絶縁層１１ｆの単層であるので、上部絶縁層１１に対するドライエッチングを、絶縁層１１ｆの窒化シリコンのＥＰＤ（End Point Detection）波形に基づいて制御することができるので、層間絶縁層９に対するオーバーエッチングを生じにくくすることができる。そのため、歩留まりおよび信頼性の向上効果をいっそう高くすることができる。
なお、これまでの説明では、有機絶縁層１２および上部絶縁層１１が有する開口部Ｏｐが、ゲート配線駆動回路ＧＤ内に位置している場合を例示したが、有機絶縁層１２および上部絶縁層１１の開口部Ｏｐが他の位置に形成されていてもよい。例えば、基板１上にＳＳＤ回路がモノリシックに形成されている場合、有機絶縁層１２および上部絶縁層１１の開口部Ｏｐは、ＳＳＤ回路内の交差領域（ゲートメタル層とソースメタル層とが層間絶縁層９を介して重なっている領域）に重なるように形成されていてもよい。
また、これまでの説明では、層間絶縁層９が、開口部Ｏｐに重なる領域全体において、第１層９ａ、第２層９ｂおよび第３層９ｃを含んでいる構成、つまり、オーバーエッチングを経ても上層（第３層）９ｃが残存している構成を例示した。これに対し、図７に示すように、層間絶縁層９が、開口部Ｏｐに重なる領域において、第１層９ａおよび第２層９ｂを含み、かつ、第３層９ｃを含まない部分を有してもよい。つまり、オーバーエッチングにより上層（第３層）９ｃが除去された部分が存在してもよい。この場合、上層９ｃが除去された部分に含まれる中間層（第２層）９ｂの厚さｔｍは、歩留まりおよび信頼性の向上効果を十分に得る観点からは、５０ｎｍ以上であることが好ましい。
また、これまでの説明では、ＦＦＳモードで表示を行うインセルタッチパネル型液晶表示装置に用いられるアクティブマトリクス基板を例示したが、本発明の実施形態によるアクティブマトリクス基板は、ＦＦＳモード以外の表示モードで表示を行う液晶表示装置にも好適に用いられるし、インセルタッチパネル型以外の液晶表示装置にも好適に用いられる。
［表示装置］
本発明の実施形態によるアクティブマトリクス基板１００、２００および３００は、例えば、液晶表示装置に好適に用いることができる。液晶表示装置の例を図８に示す。
図８に示す液晶表示装置１０００は、アクティブマトリクス基板１００（またはアクティブマトリクス基板２００、３００）と、アクティブマトリクス基板１００に対向するように配置された対向基板５００と、アクティブマトリクス基板１００と対向基板５００との間に設けられた液晶層３０とを備える。
アクティブマトリクス基板１００は、各画素領域Ｐに配置された画素ＴＦＴ１０（ここでは不図示）と、画素ＴＦＴ１０に電気的に接続された画素電極ＰＥと、画素電極ＰＥを覆うように設けられた誘電体層１９と、誘電体層１９上に設けられ、画素電極ＰＥに対向する共通電極ＣＥとを備える。共通電極ＣＥには、各画素領域Ｐごとに少なくとも１つのスリットｓが形成されている。
アクティブマトリクス基板１００および対向基板５００の液晶層３０側の最表面には、それぞれ配向膜３１、３２が設けられている。対向基板５００は、典型的には、カラーフィルタ層（不図示）を有する。液晶層３０の厚さ（セルギャップ）は、対向基板５００の液晶層３０側に設けられる柱状スペーサ（不図示）によって規定される。
なお、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（例えば有機ＥＬ表示装置）に用いられてもよい。
［酸化物半導体について］
酸化物半導体層４に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層４は、２層以上の積層構造を有していてもよい。積層構造を有する酸化物半導体層４は、アモルファス酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、積層構造を有する酸化物半導体層４は、複数のアモルファス酸化物半導体層を含んでいてもよい。酸化物半導体層４が上層と下層とを含む２層構造を有する場合、下層に含まれる酸化物半導体のエネルギーギャップは、上層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、上層の酸化物半導体のエネルギーギャップが下層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
アモルファス酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層４は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１１は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の歩留まりおよび信頼性を向上させることができる。本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置などの種々の表示装置に好適に用いられる。
１：基板、２：遮光層、３：下部絶縁層、４：酸化物半導体層、５：ゲート絶縁層、６：ゲート電極、７：ソース電極、８：ドレイン電極、９：層間絶縁層、９ａ：層間絶縁層の第１層（下層）、９ｂ：層間絶縁層の第２層（中間層）、９ｃ：層間絶縁層の第３層（上層）、１０：画素ＴＦＴ、１１：上部絶縁層、１１ａ：上部絶縁層の第４層（下層）、１１ｂ：上部絶縁層の第５層（上層）、１１ｃ：上部絶縁層の第４層（下層）、１１ｄ：上部絶縁層の第５層（中間層）、１１ｅ：上部絶縁層の第６層（上層）、１１ｆ：上部絶縁層の単一の絶縁層、１２：有機絶縁層、１３：タッチ配線、１３ａ：下層配線層、１３ｂ：上層配線層、１４：保護電極層、１５：下部配線、１６：上部配線、１７ａ・１７ｂ：被覆層、３０：液晶層、１００・２００・３００：アクティブマトリクス基板、５００：対向基板、１０００：液晶表示装置、Ｐ：画素領域、ＰＥ：画素電極、ＣＥ：共通電極、ＣＨｓ：ソースコンタクトホール、ＣＨｄ、ドレインコンタクトホール、ＣＨｐ：画素コンタクトホール、ＣＨｔ：タッチコンタクトホール、Ｏｐ：開口部、ＧＬ：ゲート配線、ＳＬ：ソース配線、ＧＤ：ゲート配線駆動回路（ゲートドライバ）、ＳＤ：ソース配線駆動回路（ソースドライバ）、ＤＲ：表示領域、ＦＲ：周辺領域（額縁領域）

Claims (14)

  1. マトリクス状に配列された複数の画素領域を有し、
    基板と、
    前記基板に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴであって、酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように配置されたゲート電極を有する画素ＴＦＴと、
    行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
    前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
    列方向に延びる複数のソース配線であって、前記層間絶縁層上に設けられた複数のソース配線と、
    前記複数のソース配線を覆うように設けられた上部絶縁層と、
    前記上部絶縁層上に設けられた有機絶縁層と、
    を備えたアクティブマトリクス基板であって、
    前記層間絶縁層は、
    酸化シリコンから形成された第１層と、
    前記第１層上に設けられ、窒化シリコンから形成された第２層と、
    前記第２層上に設けられ、酸化シリコンから形成された第３層と、
    を含む、アクティブマトリクス基板。
  2. 前記層間絶縁層の前記第３層の厚さは、５０ｎｍ以上である、請求項１に記載のアクティブマトリクス基板。
  3. 前記上部絶縁層は、
    酸化シリコンから形成された第４層と、
    前記第４層上に設けられ、窒化シリコンから形成された第５層と、
    を含む、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記上部絶縁層は、
    窒化シリコンから形成された第４層と、
    前記第４層上に設けられ、酸化シリコンから形成された第５層と、
    前記第５層上に設けられ、窒化シリコンから形成された第６層と、
    を含む、請求項１または２に記載のアクティブマトリクス基板。
  5. 前記上部絶縁層は、窒化シリコンから形成された第４層のみを含む、請求項１または２に記載のアクティブマトリクス基板。
  6. 前記ゲート電極および前記複数のゲート配線を含むゲートメタル層と、
    前記複数のソース配線を含むソースメタル層と、
    を備え、
    前記ゲートメタル層と前記ソースメタル層とが前記層間絶縁層を介して重なっている領域を交差領域と呼ぶとき、
    前記有機絶縁層および前記上部絶縁層は、前記有機絶縁層および前記上部絶縁層の両方にわたって形成された開口部であって、前記交差領域に重なる開口部を有する、請求項１または２に記載のアクティブマトリクス基板。
  7. 前記層間絶縁層は、前記開口部に重なる領域において、前記第１層および前記第２層を含み、かつ、前記第３層を含まない部分を有する、請求項６に記載のアクティブマトリクス基板。
  8. 前記層間絶縁層の前記部分に含まれる前記第２層の厚さは、５０ｎｍ以上である、請求項７に記載のアクティブマトリクス基板。
  9. 前記層間絶縁層は、前記開口部に重なる領域全体において、前記第１層、前記第２層および前記第３層を含んでいる、請求項６に記載のアクティブマトリクス基板。
  10. 前記複数のゲート配線を駆動するゲート配線駆動回路であって、前記基板上にモノリシックに形成されたゲート配線駆動回路をさらに備え、
    前記有機絶縁層および前記上部絶縁層が有する前記開口部は、前記ゲート配線駆動回路内に位置している、請求項６に記載のアクティブマトリクス基板。
  11. 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１または２に記載のアクティブマトリクス基板。
  12. 前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む請求項１１に記載のアクティブマトリクス基板。
  13. 請求項１または２に記載のアクティブマトリクス基板を備えた表示装置。
  14. 前記アクティブマトリクス基板に対向するように配置された対向基板と、
    前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
    を備えた液晶表示装置である、請求項１３に記載の表示装置。
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