WO2013146216A1 - 半導体装置、半導体装置の製造方法および表示装置 - Google Patents

半導体装置、半導体装置の製造方法および表示装置 Download PDF

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美崎　克紀
松原　邦夫
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シャープ株式会社
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor, a method for manufacturing the semiconductor device, and a display device.
  • An active matrix liquid crystal display device generally includes a substrate (hereinafter referred to as “TFT substrate”) on which a thin film transistor (hereinafter referred to as “TFT”) is formed as a switching element for each pixel, a color filter, and the like. And a liquid crystal layer provided between the TFT substrate and the counter substrate.
  • the TFT substrate has an auxiliary capacitance together with the TFT.
  • the auxiliary capacitor is a capacitor that is provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer (electrically referred to as “liquid crystal capacitor”) of the pixel.
  • a TFT substrate or a display device including the TFT substrate may be referred to as a semiconductor device.
  • Patent Document 1 discloses a liquid crystal display device provided with an auxiliary capacitor including a transparent auxiliary capacitor electrode (sometimes referred to as a transparent auxiliary capacitor).
  • a liquid crystal display device having such an auxiliary capacitor can be applied to a high-definition liquid crystal display device because high light utilization efficiency and sufficient auxiliary capacitance can be obtained without reducing the aperture ratio of the pixel. Has been.
  • Patent Document 1 discloses an active matrix liquid crystal display device using an oxide semiconductor TFT as a switching element (for example, Patent Document 2).
  • the oxide semiconductor TFT disclosed in Patent Document 2 includes an etch stop layer on the oxide semiconductor layer, and protects the channel region of the oxide semiconductor layer.
  • the inventor has found the problem described below when a transparent auxiliary capacitor is employed in a semiconductor device.
  • the transparent auxiliary capacitance electrode is electrically connected to an auxiliary capacitance wiring that supplies a signal to the transparent auxiliary capacitance electrode.
  • the transparent auxiliary capacitance electrode and the auxiliary capacitance wiring are formed in different layers, and an insulating layer exists between the transparent auxiliary capacitance electrode and the auxiliary capacitance wiring. Therefore, the transparent auxiliary capacitance electrode is electrically connected to the auxiliary capacitance wiring through a contact hole formed in the insulating layer located between the transparent auxiliary capacitance electrode and the auxiliary capacitance wiring.
  • a conductive connection layer that overlaps the contact hole is formed on the auxiliary capacitance line, and the auxiliary capacitance line and the transparent auxiliary capacitance electrode are electrically connected via the connection layer.
  • the contact hole (opening) or the above-described auxiliary capacitance wiring When a connection layer that electrically connects the transparent auxiliary capacitance electrode is formed, the area of the contact hole and the connection layer becomes larger than necessary, resulting in a problem that the aperture ratio of the pixel is lowered.
  • the etch stop layer disclosed in Patent Document 2 is formed on a TFT substrate, this problem becomes significant.
  • Embodiments of the present invention have been made in view of the above, and an object of the present invention is to provide a semiconductor device having an auxiliary capacitance, a method for manufacturing the semiconductor device, and a display device including the semiconductor device, in which a decrease in the aperture ratio of the pixel is suppressed. Is to provide.
  • a semiconductor device includes a substrate and a thin film transistor formed on the substrate.
  • the thin film transistor includes a gate electrode, a gate insulating layer formed on the gate electrode, and the gate insulation.
  • a semiconductor device having an oxide semiconductor layer formed on a layer, and a source electrode and a drain electrode electrically connected to the oxide semiconductor layer, the protective layer being in contact with the source electrode and the drain electrode
  • An interlayer insulating layer including: a first transparent electrode formed on the interlayer insulating layer; a dielectric layer formed on the first transparent electrode; and the dielectric on the dielectric layer
  • a second transparent electrode formed so as to overlap at least a part of the first transparent electrode with a layer interposed therebetween, an auxiliary capacitance wiring formed of the same conductive film as the gate electrode, and the auxiliary capacitor
  • a first connection layer electrically connected to the wiring and formed from the same conductive film as the source electrode or the drain electrode; formed from the same conductive film as the second transparent electrode; and A second connection layer that is not electrically connected to the two
  • a connection opening for electrically connecting the transparent electrode and the first connection layer, and when viewed from the normal direction of the substrate, the second connection layer and the connection opening are the first connection, respectively.
  • the first transparent electrode has a portion overlapping with the first connection layer when viewed from the normal direction of the substrate, and the portion overlapping with the first connection layer is overlapped with the substrate. When viewed from the normal direction, the symmetry point is inside the connection opening.
  • the first transparent electrode is not in direct contact with the first connection layer, and a part of the first transparent electrode is in direct contact with the second connection layer;
  • One connection layer is in direct contact with the second connection layer, and the first transparent electrode is electrically connected to the auxiliary capacitance line through the first connection layer and the second connection layer.
  • the second connection layer covers at least a part of a side surface of the connection opening.
  • a portion of the first transparent electrode is in contact with the second connection layer, perpendicular to the substrate and includes the symmetry point, and In a second cross section different from the first cross section, the first transparent electrode is not in contact with the second connection layer.
  • connection opening includes a first opening formed in the protective layer and a second opening formed in the dielectric layer, and at least one of side surfaces of the second opening. The portion is aligned with the side surface of the first opening.
  • the interlayer insulating layer further includes an organic insulating layer, and the organic insulating layer has a third opening that overlaps the first connection layer when viewed from the normal direction of the substrate. At least a part of the first and second openings is formed in the third opening.
  • the first transparent electrode covers at least a part of a side surface of the third opening.
  • the semiconductor device described above further includes an etch stop layer formed so as to cover a channel region of the oxide semiconductor layer, and the gate insulating layer is formed on the storage capacitor line.
  • the etch stop layer is formed on the gate insulating layer, and the gate insulating layer and the etch stop layer overlap with the auxiliary capacitance wiring when viewed from the normal direction of the substrate.
  • An opening, and in the fourth opening, at least a part of a side surface of the gate insulating layer is aligned with a side surface of the etch stop layer, and the first connection layer is in the fourth opening, Covering at least a part of the side surface of the gate insulating layer and the side surface of the etch stop layer.
  • the semiconductor device described above further includes a gate terminal portion formed on the substrate, and the gate terminal portion includes a gate terminal connection layer formed of the same conductive film as the gate electrode;
  • a third connection layer electrically connected to the gate terminal connection layer and formed of the same conductive film as the source electrode or the drain electrode, and the gate insulating layer is formed on the gate terminal connection layer
  • the gate insulating layer and the etch stop layer have a fifth opening that overlaps the gate terminal connection layer when viewed from the normal direction of the substrate, and the third connection layer includes the first connection layer. 5 Cover at least part of the side surface of the opening.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • a display device is disposed between the semiconductor device described above, a counter substrate disposed to face the semiconductor device, and provided with at least a blue color filter, and the counter substrate and the semiconductor device.
  • the second transparent electrode has a plurality of slit-shaped openings in a pixel, and the first transparent electrode exists at least under the plurality of openings and functions as a common electrode. To do.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a thin film transistor, in which (A) a step of forming a gate electrode and auxiliary capacitance wiring on a substrate, and (B) the gate A step of forming a gate insulating layer on the electrode and the auxiliary capacitance wiring; and (C) an oxide semiconductor layer overlapping the gate electrode when viewed from the normal direction of the substrate on the gate insulating layer. And (D) forming an insulating film on the oxide semiconductor layer and the gate insulating layer, and etching the part of the gate insulating layer and the insulating film, thereby forming a method for the substrate.
  • the above-described method for manufacturing a semiconductor device includes (F) a step of forming a protective layer on the source electrode and the drain electrode, and (G) a method for forming the substrate on the protective layer.
  • the first transparent electrode is formed so as to cover at least a part of a side surface of the third opening; and (I) a dielectric film is formed on the first transparent electrode, and the dielectric
  • the method further includes the step of forming a dielectric layer having a fourth opening exposing a part of the first connection layer by simultaneously etching the body film and the protective layer.
  • the semiconductor device manufacturing method includes: (J) a second transparent electrode and a second connection layer not electrically connected to the second transparent electrode on the dielectric layer.
  • the second connection layer is electrically connected to the first transparent electrode and the first connection layer in the fourth opening, and at least a side surface of the fourth opening is formed.
  • the method further includes a step of covering the part.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • a semiconductor device having an auxiliary capacitance, a method for manufacturing the semiconductor device, and a display device including the semiconductor device, which can suppress a decrease in the aperture ratio of the pixel, are provided.
  • FIG. 2A is a schematic cross-sectional view of the TFT 100A along the line A1-A1 ′ in FIG. 1
  • FIG. 2B is a schematic cross-section of the auxiliary capacitance connecting portion 200A along the line B1-B1 ′ in FIG.
  • FIG. 4C is a schematic cross-sectional view of the auxiliary capacitance connecting portion 200A along the line C1-C1 ′ in FIG. 1
  • FIG. 4D is a gate terminal along the line D1-D1 ′ in FIG. It is a typical sectional view of portion 300A.
  • FIG. 4 is a schematic cross-sectional view for explaining, and (a4) to (e4) are schematic cross-sectional views for explaining a method of forming the gate terminal portion 300A.
  • (A1) to (c1) are schematic cross-sectional views for explaining the manufacturing method of the TFT 100A, and (a2) to (c2) and (a3) to (c3) are methods for forming the auxiliary capacitance connecting portion 200A, respectively.
  • FIG. 4 is a schematic cross-sectional view for explaining, and (a4) to (e4) are schematic cross-sectional views for explaining a method of forming the gate terminal portion 300A.
  • (A1) to (c1) are schematic cross-sectional views for explaining the manufacturing method of the TFT 100A, and (a2) to (c2) and (a3) to (c3) are methods for forming the auxiliary capacitance connecting portion 200A, respectively.
  • FIG. 4 is a schematic cross-sectional view for explaining, and (a4) to (c4) are schematic cross-sectional views for explaining a method of forming the gate terminal portion 300A. It is a typical top view of semiconductor device (TFT substrate) 1000B of other embodiments by the present invention. It is a typical top view of semiconductor device (TFT substrate) 1000C of further another embodiment by the present invention.
  • (A) is a schematic cross-sectional view of the TFT 100C along the line A2-A2 ′ of FIG. 6, and (b) is a schematic cross-sectional view of the TFT 100C along the line D2-D2 ′ of FIG.
  • FIG. 7C is a schematic cross-sectional view of the auxiliary capacity connecting portion 200C along the line B2-B2 ′ in FIG.
  • FIG. 6D is an illustration of the auxiliary capacity connecting portion 200C along the line C2-C2 ′ in FIG.
  • FIG. 7E is a schematic cross-sectional view
  • FIG. 6E is a schematic cross-sectional view of the gate terminal portion 300C along the line E2-E2 ′ of FIG.
  • (A1) to (e1) and (a2) to (e2) are schematic cross-sectional views for explaining the manufacturing method of the TFT 100C
  • (a3) to (e3) and (a4) to (e4) are auxiliary
  • FIG. 10 is a schematic cross-sectional view illustrating a method for forming the capacitor connection portion 200C
  • (a5) to (e5) are schematic cross-sectional views illustrating a method for forming the gate terminal portion 300C.
  • FIG. 10 is a schematic cross-sectional view illustrating a method for forming the capacitor connection portion 200C, and (a5) to (c5) are schematic cross-sectional views illustrating a method for forming the gate terminal portion 300C. It is a typical top view of semiconductor device (TFT substrate) 1000D of further another embodiment by the present invention.
  • 10A is a schematic cross-sectional view of the TFT 100D along the line A3-A3 ′ in FIG. 10, and FIG.
  • FIG. 10B is a schematic cross-section of the auxiliary capacitor connection portion 200D along the line B3-B3 ′ in FIG.
  • FIG. 11D is a schematic cross-sectional view of the auxiliary capacitance connecting portion 200D along the line C3-C3 ′ in FIG. 10
  • FIG. 10D is a gate terminal along the line D3-D3 ′ in FIG. It is typical sectional drawing of the part 300D.
  • (A1) to (c1) are schematic cross-sectional views for explaining a manufacturing method of the TFT 100D
  • (a2) to (c2) and (a3) to (c3) are methods for forming the auxiliary capacitance connecting portion 200D, respectively.
  • FIG. 4 is a schematic cross-sectional view for explaining, and (a4) to (c4) are schematic cross-sectional views for explaining a method of forming the gate terminal portion 300D.
  • (A1) and (b1) are schematic cross-sectional views illustrating a method for manufacturing the TFT 100D
  • (a2), (b2), (a3), and (b3) are methods for forming the auxiliary capacitance connecting portion 200D, respectively.
  • (a4) and (b4) are typical sectional views explaining the formation method of gate terminal part 300D, respectively.
  • FIG. 15 is a schematic cross-sectional view taken along the line AB in FIG. 14.
  • FIG. 6 is a schematic plan view of a display device 5000 for explaining an arrangement relationship between the auxiliary capacitance line 12 and the blue color filter B. It is a typical top view of semiconductor device 1300a of a comparative example.
  • (A) is a schematic cross-sectional view of the TFT 130a along the line AA ′ in FIG. 19, and (b) is a schematic cross-sectional view of the auxiliary capacitance connecting portion 230a along the line BB ′ in FIG.
  • FIG. It is a typical top view of semiconductor device 1300b of a comparative example.
  • (A) is a schematic cross-sectional view of the TFT 130b along the line AA ′ in FIG. 21, and (b) is a schematic view of the auxiliary capacitance connecting portion 230b along the line BB ′ in FIG.
  • An embodiment of a semiconductor device according to the present invention is a TFT substrate used in an active matrix type liquid crystal display device.
  • the semiconductor device of this embodiment widely includes TFT substrates used for various display devices other than liquid crystal display devices, electronic devices, and the like.
  • FIG. 1 is a diagram schematically showing an example of a planar structure of a semiconductor device (TFT substrate) 1000A of the present embodiment.
  • FIG. 2A is a schematic cross-sectional view of the TFT 100A along the line A1-A1 'of FIG.
  • FIGS. 2B and 2C are schematic cross-sectional views of the auxiliary capacitor connecting portion 200A along the lines B1-B1 'and C1-C1' of FIG. 1, respectively.
  • FIG. 2D is a schematic cross-sectional view of the gate terminal portion 300A along the line D1-D1 'of FIG.
  • the semiconductor device (TFT substrate) 1000A includes a substrate 1 and a thin film transistor (TFT) 100A formed on the substrate 1.
  • TFT 100A is electrically connected to the gate electrode 6a, the gate insulating layer 7 formed on the gate electrode 6a, the oxide semiconductor layer 9 formed on the gate insulating layer 7, and the oxide semiconductor layer 9. Source electrode 8s and drain electrode 8d.
  • the “gate electrode” is an electrode that overlaps with the oxide semiconductor layer 9 and controls the conductivity of the oxide semiconductor layer 9 when viewed from the normal direction of the substrate 1.
  • an etch stop layer 11 is formed so as to cover the channel region of the oxide semiconductor layer 9. As will be described later, the etch stop layer 11 may not be formed.
  • the TFT substrate 1000A includes an interlayer insulating layer 23 including a protective layer 13 in contact with the source electrode 8s and the drain electrode 8d, a first transparent electrode 15 formed on the interlayer insulating layer 23, and the first transparent electrode 15.
  • at least a part of the second transparent electrode 19 is disposed so as to overlap the first transparent electrode 15 with the dielectric layer 17 interposed therebetween, thereby forming a capacitor. This capacity functions as an auxiliary capacity.
  • the TFT substrate 1000A includes an auxiliary capacitance line 12 formed from the same conductive film as the gate electrode 6a, and an electrically conductive film that is electrically connected to the auxiliary capacitance line 12 and that is the same as the source electrode 8s or the drain electrode 8d. And a second connection layer 19a formed from the same conductive film as the second transparent electrode 19 and not electrically connected to the second transparent electrode 19.
  • the insulating layer (for example, the protective layer 13) located between the first connection layer 8x and the second connection layer 19a electrically connects the second connection layer 19a, the first transparent electrode 15, and the first connection layer 8x.
  • a connection opening (contact hole) CH2 to be connected is provided.
  • the insulating layer located between the first connection layer 8x and the second connection layer 19a has, for example, a single layer structure or a stacked structure of two or more layers.
  • the insulating layer positioned between the first connection layer 8x and the second connection layer 19a can be formed of, for example, an inorganic material (for example, SiNx), an organic material (for example, a transparent resin), an inorganic material, and an organic material. .
  • the second connection layer 8 x and the connection opening CH 2 overlap with at least a part of the first connection layer 8 x, respectively, and the first transparent electrode 15 extends from the normal direction of the substrate 1.
  • it has a portion that overlaps the first connection layer 8x.
  • the portion overlapping the first connection layer 8x has a point-symmetric shape in which the symmetry point is located in the connection opening CH2 when viewed from the normal direction of the substrate 1.
  • the first transparent electrode 15 is not in direct contact with the first connection layer 8x.
  • a part of the first transparent electrode 15 is in direct contact with the second connection layer 19a.
  • the first connection layer 8x is in direct contact with the second connection layer 19a.
  • the first transparent electrode 15 is electrically connected to the auxiliary capacitance line 12 via the first connection layer 8x and the second connection layer 19a. Accordingly, the signal supplied to the auxiliary capacitance line 12 is supplied from the auxiliary capacitance line 12 to the first connection layer 8x, from the first connection layer 8x to the second connection layer 19a, and from the second connection layer 19a to the first. It is supplied to the transparent electrode 15.
  • the TFT substrate 1000A having such a configuration can determine the size of the contact hole without considering misalignment or the like, the contact hole can be made small, and as a result, the decrease in the aperture ratio of the pixel is suppressed.
  • the portion of the first transparent electrode 15 that overlaps the first connection layer 8x has a point-symmetric shape, contact between the first transparent electrode 15 and the second transparent electrode 19 even if misalignment occurs. The area does not change. For example, depending on the process conditions, the shape of the portion of the first transparent electrode 15 that overlaps the first connection layer 8x may not be point-symmetric.
  • the first transparent electrode 15 has a point-symmetric shape. Furthermore, since the sizes of the first connection layer 8x, the second connection layer 19a, and the contact hole CH2 can be determined without considering misalignment or the like, the first connection layer 8x, the second connection layer 19a, and the contact hole 19a The size can be made as small as possible, and a decrease in the aperture ratio of the pixel can be suppressed.
  • the second connection layer 19a preferably covers at least a part of the side surface of the connection opening CH2.
  • a first cross section (for example, shown in FIG. 2B) including a symmetry point of a portion perpendicular to the substrate 1 and overlapping the first connection layer 8x of the first transparent electrode 15.
  • a part of the first transparent electrode 15 is formed so as to be in contact with the second connection layer 19a, and is a part perpendicular to the substrate 1 and overlapping the first connection layer 8x of the first transparent electrode 15
  • the first transparent electrode 15 does not come into contact with the second connection layer 19a in a second cross section (for example, the CC ′ cross section shown in FIG. 2C) different from the first cross section.
  • the first transparent electrode 15 has an opening 15 u that overlaps the first connection layer 8 x when viewed from the normal direction of the substrate 1.
  • connection opening CH2 includes an opening 13u formed in the protective layer 13 and an opening 17u formed in the dielectric layer 17. It is preferable that at least a part of the side surface of the opening 17u is aligned with the side surface of the opening 13u.
  • the interlayer insulating layer 23 further includes an organic insulating layer 14.
  • the organic insulating layer 14 has an opening 14 u that overlaps the first connection layer 8 x when viewed from the normal direction of the substrate 1. At least a part of the openings 13u and 17u is preferably formed in the opening 14u. Moreover, it is preferable that the 1st transparent electrode 15 covers at least one part of the side surface of the opening part 14u.
  • the TFT 100A includes the etch stop layer 11 formed so as to cover the channel region of the oxide semiconductor layer 9.
  • the gate insulating layer 7 is formed on the auxiliary capacitance line 12.
  • the etch stop layer 11 is formed on the gate insulating layer 7.
  • the gate insulating layer 7 and the etch stop layer 11 have an opening 11 u that overlaps the storage capacitor line 12 when viewed from the normal direction of the substrate 1. It is preferable that at least a part of the side surface of the gate insulating layer 7 is aligned with the side surface of the etch stop layer 11 in the opening 11u.
  • the first connection layer 8x preferably covers at least a part of the side surface of the gate insulating layer 7 and the side surface of the etch stop layer 11 in the opening 11u.
  • the depth of the contact hole CH2 that electrically connects the second connection layer 19a and the auxiliary capacitance wiring 12 can be reduced. Is less likely to occur. Further, when the source electrode 8s and the drain electrode 8d are formed, the auxiliary capacitance wiring 12 can be prevented from being etched and disconnected.
  • the TFT substrate 1000A can be manufactured by a simplified manufacturing method, the manufacturing cost can be reduced.
  • the portion of the first transparent electrode 15 that overlaps the first connection layer 8x is formed to have a point-symmetric shape, so that even if misalignment occurs, the first transparent electrode 15 and the second transparent electrode 19 are formed.
  • the contact area with is unchanged.
  • the sizes of the first connection layer 8x, the second connection layer 19a, and the contact hole CH2 can be determined without considering misalignment or the like, the first connection layer 8x, the second connection layer 19a, and the contact hole 19a The size can be made as small as possible, and a decrease in the aperture ratio of the pixel can be suppressed.
  • the TFT substrate 1000A further includes a gate terminal portion 300A formed on the substrate 1.
  • the gate terminal portion 300A includes a gate terminal connection layer 6b formed from the same conductive film as the gate electrode 6a, and is electrically connected to the gate terminal connection layer 6b and is formed from the same conductive film as the source electrode 8s or the drain electrode 8d.
  • a third connection layer 8y formed. Note that the gate terminal connection layer 6 b is formed integrally with a gate wiring 6 described later, and is electrically connected to the gate wiring 6.
  • the gate insulating layer 7 is formed on the gate wiring 6, and the gate insulating layer 6 and the etch stop layer 11 have an opening 11q that overlaps the gate terminal connection layer 6b when viewed from the normal direction of the substrate 1. .
  • the third connection layer 8y preferably covers at least a part of the side surface of the opening 11q.
  • the TFT substrate 1000A includes a TFT 100A and an auxiliary capacitor connection portion 200A formed for each pixel, and a gate terminal portion 300A formed on a substantially outer edge of the substrate 1. Further, the TFT substrate 1000A has a plurality of gate wirings 6 and a plurality of auxiliary capacitance wirings 12 arranged in a row, and source wirings arranged in a row.
  • an interlayer insulating layer 23 is formed on the TFT 100A, a first transparent electrode (common electrode) 15 is formed on the interlayer insulating layer 23, and the first transparent A dielectric layer 17 is formed on the electrode 15, and a second transparent electrode (pixel electrode) 19 is formed on the dielectric layer 17.
  • the interlayer insulating layer 23 includes a protective layer 13 and an organic insulating layer 14.
  • the second transparent electrode 19 is electrically connected to the drain electrode 8d in a contact hole CH1 provided in the interlayer insulating layer 23.
  • the second transparent electrode 19 has a plurality of slit-shaped openings (not shown) in the pixel, and the first transparent electrode 15 has at least a plurality of slit-shaped openings (not shown). And functions as a common electrode.
  • the source electrode 8 s and the drain electrode 8 d are in contact with the oxide semiconductor layer 9 in the opening 11 v of the etch stop layer 11 formed on the oxide semiconductor layer 9.
  • the protective layer 13 is formed on the third connection layer 8y of the gate terminal portion 300A, and the dielectric layer 17 is formed on the protective layer 13. . Further, the protective layer 13 and the dielectric layer 17 are formed with a contact hole CH3 that overlaps with the third connection layer 8y when viewed from the normal direction of the substrate 1. On the dielectric layer 17, a transparent electrode 19 b made of the same conductive film as the second transparent electrode 19 is formed. The transparent electrode 19b is electrically connected to the third connection layer 8y in the contact hole CH3.
  • Each of the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b, and the auxiliary capacitance wiring 12 has a laminated structure in which, for example, the upper layer is a W (tungsten) layer and the lower layer is a TaN (tantalum nitride) layer.
  • the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b, and the auxiliary capacitance wiring 12 may each have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo.
  • the structure may have a two-layer structure, a four-layer structure or more.
  • the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b and the auxiliary capacitance wiring 12 are selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, respectively. Or an alloy or metal nitride containing these elements as a component.
  • the thicknesses of the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b, and the auxiliary capacitance wiring 12 are each about 420 nm.
  • the thicknesses of the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b, and the auxiliary capacitance wiring 12 are each preferably about 50 nm to 600 nm.
  • the gate electrode 6a and the gate terminal connection layer 6b are formed integrally with the gate wiring 6 and are electrically connected.
  • the auxiliary capacitance line 12 is not electrically connected to the gate line 6, the gate electrode 6a, and the gate terminal connection layer 6b.
  • the gate insulating layer 7 has a single layer structure.
  • the gate insulating layer 7 may be a single layer or may have a stacked structure of two or more layers.
  • the gate insulating layer 7 can be formed from, for example, silicon nitride (SiNx) or silicon oxide (SiOx).
  • SiNx silicon nitride
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiOxNy silicon oxynitride
  • SiNxOy silicon nitride oxide
  • the thickness of the gate insulating layer 7 is, for example, about 300 nm.
  • the oxide semiconductor layer 9 includes, for example, an In—Ga—Zn—O-based semiconductor (hereinafter abbreviated as “In—Ga—Zn—O-based semiconductor”).
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor As the crystalline In—Ga—Zn—O-based semiconductor, a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • the oxide semiconductor layer 9 is not limited to an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer 9 includes, for example, a Zn—O based semiconductor (ZnO), an In—Zn—O based semiconductor (IZO (registered trademark)), a Zn—Ti—O based semiconductor (ZTO), and a Cd—Ge—O based semiconductor.
  • ZnO Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • ZTO Zn—Ti—O based semiconductor
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Sn—Zn—O based semiconductor (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn -O based semiconductor may be included.
  • ZnO amorphous (amorphous) to which one or more of impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element and Group 17 element are added is added.
  • State a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added.
  • an amorphous oxide semiconductor layer is preferably used. This is because it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide semiconductor layer 9 is, for example, about 50 nm.
  • the thickness of the oxide semiconductor layer 9 is preferably about 30 nm to 100 nm, for example.
  • the etch stop layer 11 is formed in contact with the channel region of the oxide semiconductor layer 9.
  • the etch stop layer 11 is preferably formed from an insulating oxide (for example, SiO 2 ).
  • the etch stop layer 11 can be made of, for example, SiON (silicon oxynitride, silicon nitride oxide), Al 2 O 3 or Ta 2 O 5 .
  • the thickness of the etch stop layer 11 is, for example, about 150 nm.
  • the thickness of the etch stop layer 11 is preferably about 50 nm to 300 nm, for example.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y each have a laminated structure formed of, for example, Ti / Al / Ti.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y may each have a laminated structure formed of Mo / Al / Mo, and have a single-layer structure or a two-layer structure. Or you may have a laminated structure of four or more layers.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are each an element selected from Al, Cr, Ta, Ti, Mo, and W, or an alloy containing these elements as components.
  • the source electrode 8s is electrically connected to the source wiring.
  • the thicknesses of the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are each about 350 nm, for example.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are each preferably about 50 nm or more and 600 nm or less, for example.
  • the protective layer 13 is made of, for example, SiNx.
  • the thickness of the protective layer 13 is about 200 nm, for example.
  • the thickness of the protective layer 13 is preferably about 100 nm to 500 nm, for example.
  • the organic insulating layer 14 is made of, for example, a photosensitive resin.
  • the thickness of the organic insulating layer 14 is about 2 ⁇ m, for example.
  • the thickness of the interlayer insulating layer 14 is preferably about 1 ⁇ m to 3 ⁇ m, for example.
  • the first transparent electrode 15, the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are each made of, for example, ITO (Indium Tin Oxide).
  • the thicknesses of the first transparent electrode 15, the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are each about 50 nm, for example.
  • the thicknesses of the first transparent electrode 15, the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are each preferably about 20 nm or more and 200 nm or less, for example.
  • the TFT substrate 1000A can be manufactured by the method described below.
  • the manufacturing method of the TFT substrate 1000A is a manufacturing method of a semiconductor device including the TFT 100A, and (A) a step of forming the gate electrode 6a and the auxiliary capacitance wiring 12 on the substrate 1, and (B) the gate electrode 6a and A step of forming the gate insulating layer 7 on the auxiliary capacitance wiring 12, and (C) an oxide semiconductor layer 9 overlapping the gate electrode 6a when viewed from the normal direction of the substrate 1 on the gate insulating layer 7. And (D) forming an insulating film on the oxide semiconductor layer 9 and the gate insulating layer 7, and etching a part of the gate insulating layer 9 and the insulating film to thereby normalize the substrate 1.
  • the source electrode 8s and the drain electrode 8d are electrically connected to the oxide semiconductor layer 9 in the opening 11v.
  • such a manufacturing method of the TFT substrate 1000A is a simple manufacturing method, which reduces the number of steps and reduces the manufacturing cost.
  • the manufacturing method of the TFT substrate 1000A described above includes (F) a step of forming the protective layer 13 on the etch stop layer 11, and (G) when viewed from the normal direction of the substrate 1 on the protective layer 13.
  • the second transparent electrode 219 and the second connection layer 19a not electrically connected to the second transparent electrode 19 are formed on the dielectric layer 17.
  • FIGS. 3 (a1) to 3 (e1) and FIGS. 4 (a1) to (c1) are cross-sectional views illustrating a method of manufacturing the TFT 100A corresponding to FIG. 2 (a).
  • FIGS. 3 (a2) to 3 (e2) and FIGS. 4 (a2) to 4 (c2) are cross-sectional views illustrating a method of forming the auxiliary capacitor connecting portion 200A corresponding to FIG. 2 (b).
  • FIGS. 3 (a3) to 3 (e3) and FIGS. 4 (a3) to 4 (c3) are cross-sectional views illustrating a method of forming the auxiliary capacitor connecting portion 200A corresponding to FIG. 2 (c).
  • FIGS. 3 (a4) to 3 (e4) and FIGS. 4 (a4) to 4 (c4) are cross-sectional views illustrating a method for forming the gate terminal portion 300A corresponding to FIG. 2 (d).
  • a gate wiring metal film (thickness: for example, about 50 nm to 600 nm) is formed on the substrate 1.
  • the metal film for gate wiring is formed on the substrate 1 by sputtering or the like.
  • the gate wiring 6 and the auxiliary capacitance wiring 12 are formed by patterning the gate wiring metal film.
  • a gate electrode 6a electrically connected to the gate wiring 6 is formed in a region where the TFT 100A is formed.
  • the gate terminal connection layer 6b is formed in the region where the gate terminal portion 300A is formed.
  • the gate insulating layer 7 (thickness, for example, about 300 nm) is formed on the gate wiring 6, the gate electrode 6a, the gate terminal connection layer 6b, and the auxiliary capacitance wiring 12. It is formed by a CVD method or the like.
  • the oxide semiconductor layer 9 is formed on the gate insulating layer 7 so as to overlap the gate electrode 6a when viewed from the normal direction of the substrate 1. (Thickness, for example, about 50 nm) is formed by sputtering or the like.
  • an unillustrated etch stop film (thickness, about 150 nm) is formed on the gate insulating layer 7 and the oxide semiconductor layer 9 by a CVD method or the like. Form and pattern by a known method.
  • the etch stop layer 11 is formed so as to cover a region to be a channel region of the oxide semiconductor layer 9.
  • an opening 11 v that electrically connects a source electrode 8 s and a drain electrode 8 d described later and the oxide semiconductor layer 9 is formed. Further, in the region for forming the auxiliary capacitance connecting portion 200A shown in FIGS.
  • an etching stop film (not shown) and a part of the gate insulating layer 7 are simultaneously etched to form openings.
  • 11u is formed, and an opening 11q is formed in a region where the gate terminal portion 300A shown in FIG. 3D4 is formed.
  • the oxide semiconductor layer 9 formed under the etch stop film functions as an etch stop, the gate insulating layer 7 thereunder is not etched.
  • the openings 11u and 11q are formed so as to overlap with the auxiliary capacitance line 12 and the gate terminal connection layer 6b, respectively, when viewed from the normal direction of the substrate 1.
  • the openings 11u and 11q are formed by a single photomask.
  • the openings 11u and 11q need not be formed in consideration of the alignment margin and the like, so that the sizes of the openings 11u and 11q can be reduced.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are formed by a known method.
  • the source electrode 8s and the drain electrode 8d are formed on the etch stop layer 11 and are electrically connected to the oxide semiconductor layer 9 in the opening 11v of the etch stop layer 11. Is done.
  • the first connection layer 8x is formed so as to cover at least a part of the side surface of the opening 11u.
  • the first connection layer 8x is formed so as to cover the auxiliary capacitance line 12 in the opening 11u, and the first connection layer 8x is electrically connected to the auxiliary capacitance line 12.
  • the third connection layer 8y is formed so as to cover at least a part of the side surface of the opening 11q.
  • a third connection layer 8y is formed in the opening 11q so as to cover the gate terminal connection layer 6b, and the third connection layer 8y is electrically connected to the gate terminal connection layer 6b.
  • the auxiliary capacitance line 12 and the gate terminal connection layer 6b exposed by the openings 11u and 11q are protected, respectively, and the auxiliary capacitance line 12 and the gate terminal connection layer are etched. It is possible to prevent 6b from being disconnected.
  • a protective layer 13 (thickness, for example, about 150 nm) is formed on the source electrode 8s and the drain electrode 8d by, for example, the CVD method.
  • An organic insulating layer 14 (thickness, for example, about 1 ⁇ m) having openings 14v and 14u thereon is formed by photolithography.
  • the opening 14v is formed so as to overlap the drain electrode 8d when viewed from the normal direction of the substrate 1.
  • the opening 14u is formed so as to overlap with the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the organic insulating layer 14 is not formed and the protective layer 13 is exposed.
  • a first transparent electrode 15 is formed on the organic insulating layer 14 by sputtering or the like.
  • the first transparent electrode 15 is formed so as to cover at least a part of the side surface of the opening 14u in the region for forming the storage capacitor connection portion 200A shown in FIG. 4B2.
  • the first transparent electrode 15 is formed so as not to cover the side surface of the opening 14v in the region shown in FIG.
  • the first transparent electrode 15 is not formed in the region shown in FIG.
  • the first transparent electrode 15 has an opening 15u that overlaps the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the portion of the first transparent electrode 15 that overlaps the first connection layer 8x is formed to have a point-symmetric shape, so that even if misalignment occurs, the first transparent electrode 15 and the second transparent electrode 19 are formed.
  • the contact area with is unchanged.
  • a dielectric film (insulating film) (not shown) is formed on the first transparent electrode 15 and the protective layer 13 by a CVD method or the like.
  • the dielectric film having contact holes (openings) CH1 to CH3 is obtained by simultaneously etching a part of the dielectric film and the protective layer 13. 17 is formed.
  • the contact hole CH1 is formed so as to expose a part of the drain electrode 8d.
  • the contact hole CH2 is formed so as to expose a part of the first connection layer 8x.
  • the contact hole CH3 is formed so as to expose a part of the third connection layer 8y.
  • the dielectric layer 17 is formed so as to cover at least part of the side surfaces of the openings 14v and 14u.
  • the dielectric layer 17 is formed so as to expose at least a part of the first transparent electrode 15 located in the contact hole CH2.
  • the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are sputtered on the dielectric layer 17 from the same transparent conductive film. It is formed by the method.
  • the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are not electrically connected to each other.
  • the second transparent electrode 19 is electrically connected to the drain electrode 8d in the contact hole CH1.
  • the second connection layer 19a is electrically connected to the first transparent electrode 15 and the first connection layer 8x in the contact hole CH2.
  • the first transparent electrode 15 is electrically connected to the auxiliary capacitance line 12 via the second connection layer 19a.
  • the transparent electrode 19b is electrically connected to the third connection layer 8y in the contact hole CH3.
  • a modified TFT substrate 1000B of the TFT substrate 1000A will be described with reference to FIG. Further, the description will be made in comparison with the TFT substrates 1300a and 1300b of the comparative example shown in FIGS. Constituent elements common to the TFT substrate 1000 ⁇ / b> A are denoted by the same reference numerals to avoid duplicate description.
  • FIG. 5 is a schematic plan view of the TFT substrate 1000B.
  • a schematic cross-sectional view of the TFT substrate 1000B along the lines A1-A1 ′, B1-B1 ′, C1-C1 ′, and D1-D1 ′ shown in FIG. 5 is shown in FIGS. Refer to 2 (d).
  • FIG. 19 is a schematic plan view of a TFT substrate 1300a of a comparative example.
  • FIG. 20A is a schematic cross-sectional view of the TFT 130a along the line A-A 'of FIG.
  • FIG. 20B is a schematic cross-sectional view of the auxiliary capacitor connecting portion 230a along the line B-B ′ of FIG.
  • FIG. 21 is a schematic plan view of a TFT substrate 1300b of a comparative example.
  • FIG. 22A is a schematic cross-sectional view of the TFT 130b taken along the line A-A 'of FIG.
  • FIG. 22B is a schematic cross-sectional view of the TFT 130b taken along line B-B ′ in FIG.
  • the TFT substrates 1300a and 1300b of the comparative example have TFTs 130a and 130b, respectively.
  • the TFT substrates 1300a and 1300b of the comparative example have auxiliary capacitance connection portions 230a and 230b, respectively.
  • the TFT substrates 1300a and 1300b of the comparative example were formed on the protective layer 13 formed on the TFTs 130a and 130b, the organic insulating layer 14 formed on the protective layer 13, and the organic insulating layer 14, respectively.
  • the first transparent electrode 15, the dielectric layer 17 formed on the first transparent electrode 15, and the second transparent electrode 19 formed on the dielectric layer 17 are included.
  • the dielectric layer 17 has an opening 17 u located on the first transparent electrode 15.
  • the area near the opening 17u is an area that does not contribute to display.
  • the second transparent electrode 19 is electrically connected to the drain electrode 8d in the contact hole CH1.
  • the auxiliary capacitance connecting portions 230a and 230b are electrically connected to the auxiliary capacitance wiring 12, the first connection layer 8x electrically connected to the auxiliary capacitance wiring 12, and the first connection layer 8x in the contact hole CH2. 2 connection layers 19a.
  • the first transparent electrode 15 is electrically connected to the second connection layer 19a in the opening 17u. Thereby, the first transparent electrode 15 is electrically connected to the auxiliary capacitance line 12 via the first connection layer 8x and the second connection layer 19a.
  • the first transparent electrode 15 and the second connection layer 19a are electrically connected in the contact hole CH2. Therefore, in the TFT substrate 1000B, it is not necessary to form the opening 17u as shown in FIGS. 19 to 22, and the area of the second transparent electrode (pixel electrode) 19 can be increased as much as possible.
  • the manufacturing method of the TFT substrate 1000B is the same as that of the TFT substrate 1000A, description thereof is omitted.
  • TFT substrate 1000C according to another embodiment of the present invention will be described with reference to FIGS.
  • Constituent elements common to the TFT substrate 1000 ⁇ / b> A are assigned the same reference numerals to avoid duplication of explanation.
  • FIG. 6 is a diagram schematically showing an example of a planar structure of the semiconductor device (TFT substrate) 1000C of the present embodiment.
  • FIGS. 7A and 7B are schematic cross-sectional views of the TFT 100C taken along lines A2-A2 'and D2-D2' in FIG. 6, respectively.
  • FIG. 7C and FIG. 7D are schematic cross-sectional views of the auxiliary capacitor connecting portion 200C along the lines B2-B2 'and C2-C2' of FIG. 1, respectively.
  • FIG. 7E is a schematic cross-sectional view of the gate terminal portion 300C taken along line E2-E2 'of FIG.
  • the main difference between the TFT substrate 1000C and the TFT substrate 1000A is that all of the oxide semiconductor layer 9 is on the gate wiring 6, and the auxiliary capacitance wiring 12 is in the vicinity of the gate wiring 6.
  • the TFT substrate 1000 ⁇ / b> C when viewed from the normal direction of the substrate 1, at least a part of the drain electrode 8 d overlaps the auxiliary capacitance wiring 12 through the gate insulating layer 7 and the etch stop layer 11.
  • the TFT substrate 1000C having such a structure can improve the aperture ratio of the pixel because the oxide semiconductor layer 9 is not present in the pixel.
  • FIGS. 8 (a1) to 8 (e1) and FIGS. 9 (a1) to 9 (c1) are cross-sectional views illustrating a method for manufacturing the TFT 100C corresponding to FIG. 7 (a).
  • FIGS. 8 (a2) to 8 (e2) and FIGS. 9 (a2) to 9 (c2) are cross-sectional views illustrating a method of manufacturing the TFT 100C corresponding to FIG. 7 (b).
  • 8 (a3) to FIG. 8 (e3) and FIG. 9 (a3) to FIG. 9 (c3) are cross-sectional views illustrating a method for forming the auxiliary capacitor connecting portion 200C corresponding to FIG. 7 (c).
  • FIGS. 8 (a1) to 8 (e1) and FIGS. 9 (a1) to 9 (c1) are cross-sectional views illustrating a method for manufacturing the TFT 100C corresponding to FIG. 7 (a).
  • FIGS. 8 (a2) to 8 (e2) and FIGS. 9 (a2) to 9 (c2) are cross-sectional views illustrating
  • FIGS. 8 (a4) to 8 (e4) and FIGS. 9 (a4) to 9 (c4) are cross-sectional views illustrating a method of forming the auxiliary capacitor connecting portion 200C corresponding to FIG. 7 (d).
  • FIGS. 8 (a5) to 8 (e5) and FIGS. 9 (a5) to 9 (c5) are cross-sectional views illustrating a method of forming the gate terminal portion 300C corresponding to FIG. 7 (e).
  • a metal film for gate wiring (not shown) is formed on the substrate 1 by the method described above.
  • the metal film for gate wiring is formed on the substrate 1 by sputtering or the like.
  • the gate wiring metal film 6 and the auxiliary capacitance wiring 12 including the gate terminal connection layer 6b are formed by patterning the gate wiring metal film.
  • the auxiliary capacitance line 12 is formed in the vicinity of the gate line 6.
  • a gate insulating layer 7 is formed on the gate wiring 6 and the auxiliary capacitance wiring 12 by a CVD method or the like.
  • the oxide semiconductor layer 9 is formed on the gate insulating layer 7 so as to overlap the gate wiring 6 when viewed from the normal direction of the substrate 1. Is formed by sputtering or the like.
  • an etch stop film (not shown) is formed on the gate insulating layer 7 and the oxide semiconductor layer 9 by a CVD method or the like, and is performed by a known method. Pattern.
  • the etch stop layer 11 is formed so as to cover a region to be a channel region of the oxide semiconductor layer 9.
  • the etch stop layer 11 has an opening 11v that electrically connects a source electrode 8s and a drain electrode 8d described later to the oxide semiconductor layer 9. It is formed. Further, in the region for forming the storage capacitor connecting portion 200C shown in FIGS.
  • etch stop film not shown
  • gate insulating layer 7 are simultaneously etched to form an opening portion.
  • 11u is formed.
  • An opening 11q is formed in the region where the gate terminal portion 300C shown in FIG. 8D5 is formed.
  • the oxide semiconductor layer 9 formed under the etch stop film functions as an etch stop, so that the gate insulating layer 7 thereunder is not etched. .
  • the openings 11u and 11q are formed so as to overlap the auxiliary capacitance line 12 and the gate terminal connection layer 6b, respectively, when viewed from the normal direction of the substrate 1.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are formed by a known method.
  • the source electrode 8s and the drain electrode 8d are formed on the etch stop layer 11, and the oxide semiconductor layer is formed in the opening 11v of the etch stop layer 11. 9 is electrically connected.
  • the first connection layer 8x is formed so as to cover at least a part of the side surface of the opening 11u.
  • the first connection layer 8x is formed so as to cover the auxiliary capacitance line 12 in the opening 11u, and the first connection layer 8x is electrically connected to the auxiliary capacitance line 12.
  • the third connection layer 8y is formed so as to cover at least a part of the side surface of the opening 11q.
  • a third connection layer 8y is formed in the opening 11q so as to cover the gate terminal connection layer 6b, and the third connection layer 8y is electrically connected to the gate wiring 6.
  • the auxiliary capacitance line 12 and the gate terminal connection layer 6b exposed by the openings 11u and 11q are protected, respectively, and the auxiliary capacitance line 12 and the gate terminal connection layer are etched. It is possible to prevent 6b from being disconnected.
  • the protective layer 13 is formed on the source electrode 8s and the drain electrode 8d by, eg, CVD, and the openings 14v and 14u are formed on the protective layer 13.
  • the organic insulating layer 14 having the above is formed by a photolithography method.
  • the opening 14v is formed so as to overlap the drain electrode 8d when viewed from the normal direction of the substrate 1.
  • the opening 14u is formed so as to overlap with the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the organic insulating layer 14 is not formed, and the protective layer 13 is exposed.
  • the first transparent electrode 15 is formed on the organic insulating layer 14 by sputtering or the like.
  • the first transparent electrode 15 is formed so as to cover at least a part of the side surface of the opening 14u in the region for forming the storage capacitor connection portion 200C shown in FIG. 9B3.
  • the first transparent electrode 15 is formed so as not to cover the side surface of the opening 14v in the region shown in FIG. 9 (b2).
  • the first transparent electrode 15 is not formed in the region shown in FIG. 9 (b5).
  • the first transparent electrode 15 has an opening 15u that overlaps the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the portion of the first transparent electrode 15 that overlaps the first connection layer 8x is formed to have a point-symmetric shape, so that even if misalignment occurs, the first transparent electrode 15 and the second transparent electrode 19 are formed.
  • the contact area with is unchanged.
  • a dielectric film (insulating film) (not shown) is formed on the first transparent electrode 15 and the protective layer 13 by a CVD method or the like.
  • the dielectric film having contact holes (openings) CH1 to CH3 is obtained by simultaneously etching a part of the dielectric film and the protective layer 13. 17 is formed.
  • the contact hole CH1 is formed so as to expose a part of the drain electrode 8d.
  • the contact hole CH2 is formed so as to expose a part of the first connection layer 8x.
  • the contact hole CH3 is formed so as to expose a part of the third connection layer 8y.
  • the dielectric layer 17 is formed so as to cover at least part of the side surfaces of the openings 14v and 14u.
  • the dielectric layer 17 is formed so as to expose at least a part of the first transparent electrode 15 located in the contact hole CH2.
  • the second transparent electrode 19, the second connection layer 19a and the transparent electrode 19b are sputtered on the dielectric layer 17 from the same transparent conductive film. It is formed by the method.
  • the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are not electrically connected to each other.
  • the second transparent electrode 19 is electrically connected to the drain electrode 8d in the contact hole CH1.
  • the second connection layer 19a is electrically connected to the first transparent electrode 15 and the first connection layer 8x in the contact hole CH2.
  • the first transparent electrode 15 is electrically connected to the auxiliary capacitance line 12 via the second connection layer 19a.
  • the transparent electrode 19b is electrically connected to the third connection layer 8y in the contact hole CH3.
  • TFT substrate 1000D according to another embodiment of the present invention will be described with reference to FIGS.
  • Constituent elements common to the TFT substrate 1000 ⁇ / b> A are assigned the same reference numerals to avoid duplication of explanation.
  • FIG. 10 is a diagram schematically showing an example of a planar structure of the semiconductor device (TFT substrate) 1000D of the present embodiment.
  • FIG. 11A is a schematic cross-sectional view of the TFT 100D along the line A3-A3 'of FIG.
  • FIG. 11B and FIG. 11C are schematic cross-sectional views of the auxiliary capacitance connecting portion 200D along the B3-B3 ′ line and the C3-C3 ′ line in FIG. 10, respectively.
  • FIG. 11D is a schematic cross-sectional view of the gate terminal portion 300D along the line D3-D3 'of FIG.
  • the TFT substrate 1000D is different from the TFT substrate 1000A in that it does not have the etch stop layer 11.
  • the TFT substrate 1000D is a TFT substrate including a channel etch type TFT 100D. Since the TFT substrate 1000D having such a configuration does not need to form the etch stop layer 11, it is manufactured by a simple method and the manufacturing cost is reduced.
  • the TFT substrate 1000D is manufactured by the following method, for example.
  • the manufacturing method of the TFT substrate 1000D is a manufacturing method of a semiconductor device including the TFT 100D, and (A) a step of forming the gate electrode 6a and the auxiliary capacitance wiring 12 on the substrate, and (B) the gate electrode 6a and the auxiliary capacitor wiring.
  • the first connection layer 8x is formed so as to be electrically connected to the auxiliary capacitance line 12 and to cover at least a part of the side surface of the opening 7u, and the source electrode 8s and the drain electrode
  • the pole 8d includes a step of being electrically connected to the oxide semiconductor layer 9.
  • FIGS. 12 (a1) to 12 (c1), 13 (a1), and 13 (b1) are cross-sectional views illustrating a method of manufacturing the TFT 100D corresponding to FIG. 11 (a).
  • FIGS. 12 (a2) to 12 (c2), 13 (a2), and 13 (b2) are cross-sectional views illustrating a method of forming the auxiliary capacitor connecting portion 200C corresponding to FIG. 11 (b).
  • FIGS. 12 (a3) to 12 (c3), 13 (a3), and 13 (b3) are cross-sectional views illustrating a method of forming the auxiliary capacitor connecting portion 200C corresponding to FIG. 11 (c).
  • 12 (a4) to 12 (c4), 13 (a4), and 13 (b4) are cross-sectional views illustrating a method of forming the gate terminal portion 300D corresponding to FIG. 11 (d).
  • the auxiliary capacitance wiring 12 including the gate wiring 6, the gate electrode 6a, and the gate terminal connection layer 6b is formed on the substrate 1.
  • the gate insulating layer 7 is formed on the gate wiring 6, the gate electrode 6a, and the auxiliary capacitance wiring 12.
  • openings 7u and 7q are formed in the gate insulating layer 7, as shown in FIGS. 12 (a1) to 12 (a4).
  • the opening 7 u is formed so as to overlap with the auxiliary capacitance line 12 when viewed from the normal direction of the substrate 1.
  • the opening 7q is formed so as to overlap with the gate terminal connection layer 6b when viewed from the normal direction of the substrate 1.
  • the oxide semiconductor layer 9 that overlaps the gate electrode 6a when formed in the normal direction of the substrate 1 is formed on the gate insulating layer 7 by the method described above.
  • the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are formed from the same conductive film by a known method. .
  • the source electrode 8s and the drain electrode 8d are formed so as to be electrically connected to the oxide semiconductor layer 9.
  • the first connection layer 8x is formed to cover at least a part of the side surface of the opening 7u.
  • the first connection layer 8x is formed so as to cover the auxiliary capacitance line 12 in the opening 7u, and the first connection layer 8x is electrically connected to the auxiliary capacitance line 12.
  • FIG. 12B1 to 12B4 the source electrode 8s, the drain electrode 8d, the first connection layer 8x, and the third connection layer 8y are formed from the same conductive film by a known method. .
  • the source electrode 8s and the drain electrode 8d are formed so as to be electrically connected to the oxide semiconductor layer 9.
  • the first connection layer 8x is formed to cover at least a part of the side surface of the opening 7u.
  • the third connection layer 8y is formed so as to cover at least part of the side surface of the opening 7q.
  • a third connection layer 8y is formed in the opening 11q so as to cover the gate terminal connection layer 6b, and the third connection layer 8y is electrically connected to the gate wiring 6.
  • the protective layer 13 is formed on the source electrode 8s and the drain electrode 8d by, for example, the CVD method, and the openings 14v and 14u are formed on the protective layer 13.
  • the organic insulating layer 14 having the above is formed by a photolithography method.
  • the opening 14v is formed so as to overlap the drain electrode 8d when viewed from the normal direction of the substrate 1.
  • the opening 14u is formed so as to overlap with the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the organic insulating layer 14 is not formed, and the protective layer 13 is exposed.
  • a first transparent electrode 15 is formed on the organic insulating layer 14 by sputtering or the like.
  • the first transparent electrode 15 is formed so as to cover at least a part of the side surface of the opening 14u in the region for forming the storage capacitor connection portion 200D shown in FIG.
  • the first transparent electrode 15 is formed so as not to cover the side surface of the opening 14v in the region shown in FIG.
  • the first transparent electrode 15 is not formed in the region shown in FIG.
  • the first transparent electrode 15 has an opening 15u that overlaps the first connection layer 8x when viewed from the normal direction of the substrate 1.
  • the portion of the first transparent electrode 15 that overlaps the first connection layer 8x is formed to have a point-symmetric shape, so that even if misalignment occurs, the first transparent electrode 15 and the second transparent electrode 19 are formed.
  • the contact area with is unchanged.
  • a dielectric film (insulating film) (not shown) is formed on the first transparent electrode 15 and the protective layer 13 by a CVD method or the like.
  • the dielectric film 17 having contact holes (openings) CH1 to CH3 is formed by simultaneously etching a part of the dielectric film and the protective layer 13. Form.
  • the contact hole CH1 is formed so as to expose a part of the drain electrode 8d.
  • the contact hole CH2 is formed so as to expose a part of the first connection layer 8x.
  • the contact hole CH3 is formed so as to expose a part of the third connection layer 8y.
  • the dielectric layer 17 is formed so as to cover at least part of the side surfaces of the openings 14v and 14u.
  • the dielectric layer 17 is formed so as to expose at least a part of the first transparent electrode 15 located in the contact hole CH2.
  • the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are sputtered on the dielectric layer 17 from the same transparent conductive film. It is formed by the method.
  • the second transparent electrode 19, the second connection layer 19a, and the transparent electrode 19b are not electrically connected to each other.
  • the second transparent electrode 19 is electrically connected to the drain electrode 8d in the contact hole CH1.
  • the second connection layer 19a is electrically connected to the first transparent electrode 15 and the first connection layer 8x in the contact hole CH2.
  • the first transparent electrode 15 is electrically connected to the auxiliary capacitance line 12 via the second connection layer 19a.
  • the transparent electrode 19b is electrically connected to the third connection layer 8y in the contact hole CH3.
  • FIG. 14 is a schematic plan view for explaining the wiring configuration.
  • FIG. 15 is a schematic cross-sectional view along the line AB in FIG.
  • FIG. 16 is a schematic cross-sectional view near the contact hole 111 in FIG.
  • TFT substrates 1000A to 1000D can adopt a wiring configuration disclosed in, for example, International Publication No. 2005/029450.
  • International Publication No. 2005/029450 the entire disclosure of International Publication No. WO 2005/029450 is incorporated herein by reference.
  • the 14 has a plurality of gate wirings 6 formed on the substrate 1, an insulating layer 7 covering the plurality of gate wirings 6, and a plurality of TFT substrates. And a plurality of source lines 8 intersecting each other.
  • a plurality of TFTs (not shown in FIG. 14) are formed in the vicinity of the intersections of the plurality of gate lines 6 and the plurality of source lines 8.
  • Each of the plurality of TFTs is electrically connected to the pixel electrode (second transparent electrode) 19.
  • the pixel electrode 19 is formed in the display area 101.
  • a plurality of gate terminals 300 that respectively input signals to the plurality of gate lines 6, and a plurality of gate terminals 300 provided around the display area 101.
  • a plurality of gate routing lines 108 and 110 that respectively route the gate lines 6 to a plurality of gate terminals 300, and a periphery of the display area 101 (below the display area 101 in FIG. 14), and a plurality of source lines 8 are respectively connected.
  • a plurality of source routing wirings 112 led to a plurality of source terminals 400 are provided.
  • the gate terminal 300 and the source terminal 400 are arranged in the vicinity of any one side (the lower side in the present embodiment) of the display area 101. In this way, by arranging both terminals 300 and 400 in the vicinity of one side of the display area 101, the left and right peripheral areas of the display area 101 are not occupied by the terminals 300 and 400, but are located around the display area 101. The area of the region can be reduced, and a narrow frame can be realized.
  • the plurality of gate lead-out lines 108 and 110 are the same conductive film as the source line 8 on the lead-out line 108 formed from the same conductive film as the gate line 6 and the gate insulating layer 7 covering the lead-out line 108, respectively. It is comprised from the routing wiring 110 formed from. Further, as shown in FIGS. 14 and 15, the lead wirings 108 and the lead wirings 110 are alternately arranged without overlapping each other in plan view.
  • the routing wiring 110 formed on the gate insulating layer 7 is electrically connected to the gate wiring 6 and the gate terminal 300 through contact holes 111 and 113 formed in the gate insulating layer 7, respectively. As shown in FIG. 16, the gate wiring 6 is converted into a routing wiring 110 of a different layer through the contact hole 111.
  • the contact hole 113 is similarly converted.
  • the above-described wiring configuration can be adopted for the TFT substrates 1000A to 1000D described above.
  • FIG. 17 is a schematic cross-sectional view of a liquid crystal display device 5000 having any one of the TFT substrates 1000A to 1000D.
  • the broken line arrow in FIG. 17 represents the electric field direction.
  • FIG. 18 is a schematic plan view for explaining the positional relationship between the auxiliary capacitance wiring 12 and the color filter layer 1200.
  • the display device 5000 includes any one of the TFT substrates 1000A to 1000D, a counter substrate 2000 disposed so as to face the TFT substrates 1000A to 1000D, and the counter substrate 2000 and the TFT substrate 2000.
  • the liquid crystal layer 50 is disposed.
  • the TFT substrates 1000A to 1000D have a plurality of pixels, and the second transparent electrode 19 is separated for each pixel and functions as a pixel electrode.
  • the second transparent electrode 19 has a plurality of slit-shaped openings in the pixel, and the first transparent electrode 15 exists at least under the plurality of openings and functions as a common electrode.
  • the display device 5000 is, for example, an FFS (Fringe Field Switching) mode liquid crystal display device.
  • FFS Flexible Field Switching
  • Such a display device 5000 is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-53443. The entire disclosure of JP 2011-53443 is incorporated herein by reference.
  • FIG. 18 is a schematic plan view for explaining the arrangement relationship between the auxiliary capacitance wiring 12 and the color filter layer 1200.
  • FIG. 18 the components of the display device 5000 other than the color filter layer 1200 and the auxiliary capacitance line 12 are omitted for the sake of clarity.
  • the display device 5000 includes the above-described TFT substrate 1000A and the counter substrate 2000 on which the color filter layer 1200 is formed.
  • the color filter layer 1200 has at least a blue color filter B.
  • the color filter layer 1200 includes a blue color filter B, a red color filter R, and a green color filter G.
  • the auxiliary capacitance line 12 is preferably formed on the substrate 1 so as to face the blue color filter B.
  • the contact hole CH2 of the storage capacitor connection portions 200A to 200D is formed so as to face the blue color filter B.
  • the blue color is improved in display quality (for example, luminance and contrast ratio) even if the aperture ratio of the pixel is slightly reduced. Therefore, even if the size of the contact hole CH2 is somewhat increased and the aperture ratio of the pixel is decreased, a significant decrease in display quality can be suppressed.
  • the embodiments of the present invention can be widely applied to semiconductor devices having thin film transistors on a substrate.
  • it is suitably used for a semiconductor device having a thin film transistor such as an active matrix substrate and a display device including such a semiconductor device.

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Abstract

　半導体装置（１０００Ａ）は、酸化物半導体層９を有するＴＦＴ（１００Ａ）と、補助容量配線（１２）と、補助容量配線（１２）に電気的に接続された第１透明電極（１５）とを備える。第１透明電極（１５）は、基板（１）の法線方向から見たとき、第１接続層（８ｘ）と重なる部分を有する。第１接続層（８ｘ）と重なる部分は、基板（１）の法線方向から見たとき、対称点が接続開口部（ＣＨ２）内に位置する点対称な形状を有する。第１透明電極（１５）は、第１接続層（８ｘ）と直接接していない。第１透明電極（１５）の一部は、第２接続層（８ｘ）と直接接する。第１接続層（８ｘ）は、第２接続層（１９ａ）と直接接する。第１透明電極（１５）は、第１接続層（８ｘ）および第２接続層（１９ａ）を介して、補助容量配線（１２）と電気的に接続されている。

Description

半導体装置、半導体装置の製造方法および表示装置
　本発明は、薄膜トランジスタを備える半導体装置および半導体装置の製造方法、ならびに表示装置に関する。
　アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、カラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層とを備えている。ＴＦＴ基板は、ＴＦＴとともに補助容量を有する。補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量である。なお、本願明細書において、ＴＦＴ基板やＴＦＴ基板を備える表示装置を半導体装置と呼ぶことがある。
　特許文献１には、透明な補助容量電極を含む補助容量（透明補助容量という場合がある）を備える液晶表示装置が開示されている。このような補助容量を備える液晶表示装置は、画素の開口率を低下させることなく、高い光利用効率と十分な補助容量を得ることができるので、高精細化した液晶表示装置に適応され得るとされている。
　一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献１には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている（例えば、特許文献２）。また、特許文献２に開示されている酸化物半導体ＴＦＴは、酸化物半導体層の上にエッチストップ層を有し、酸化物半導体層のチャネル領域を保護している。
特開２００１－３３８１８号公報 特開２０１１－１９１７６４号公報
　発明者は、半導体装置に透明補助容量を採用した場合、以下に説明する問題を見出した。
　透明補助容量電極を備える透明補助容量において、透明補助容量電極は、透明補助容量電極に信号を供給する補助容量配線に電気的に接続されている。透明補助容量電極と補助容量配線とは形成されている層が異なり、透明補助容量電極と補助容量配線との間には絶縁層が存在する。したがって、透明補助容量電極は、透明補助容量電極と補助容量配線と間に位置する絶縁層に形成されたコンタクトホールを介して、補助容量配線に電気的に接続されている。なお、補助容量配線上にコンタクトホールと重なる導電性の接続層を形成し、接続層を介して、補助容量配線と透明補助容量電極とを電気的に接続させる場合もある。
　このとき透明補助容量電極と補助容量配線との間の絶縁層が２層以上の多層構造を有する場合、例えば、アライメントマージンなどを考慮して、コンタクトホール（開口部）や、上述の補助容量配線と透明補助容量電極とを電気的に接続させる接続層を形成すると、コンタクトホールや接続層の面積が必要以上に大きくなり、画素の開口率が低下するという問題が生じる。特に、特許文献２に開示されているエッチストップ層をＴＦＴ基板に形成する場合、この問題が顕著となる。
　本発明の実施形態は、上記に鑑みてなされたものであり、その目的は、画素の開口率の低下を抑制した、補助容量を有する半導体装置、半導体装置の製造方法および半導体装置を備える表示装置を提供することにある。
　本発明の実施形態における半導体装置は、基板と、前記基板上に形成された薄膜トランジスタとを備え、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有する半導体装置であって、前記ソース電極および前記ドレイン電極と接する保護層を含む層間絶縁層と、前記層間絶縁層の上に形成された第１透明電極と、前記第１透明電極の上に形成された誘電体層と、前記誘電体層の上に、前記誘電体層を介して前記第１透明電極の少なくとも一部と重なるように形成された第２透明電極と、前記ゲート電極と同一の導電膜から形成された補助容量配線と、前記補助容量配線と電気的に接続され、かつ、前記ソース電極または前記ドレイン電極と同一の導電膜から形成された第１接続層と、前記第２透明電極と同一の導電膜から形成され、かつ、前記第２透明電極に電気的に接続されていない第２接続層とをさらに備え、前記第１接続層と前記第２接続層との間に位置する絶縁層は、前記第２接続層と前記第１透明電極および前記第１接続層とを電気的に接続させる接続開口部を有し、前記基板の法線方向から見たとき、前記第２接続層および前記接続開口部は、それぞれ前記第１接続層の少なくとも一部と重なり、前記第１透明電極は、前記基板の法線方向から見たとき、前記第１接続層と重なる部分を有し、前記第１接続層と重なる部分は、前記基板の法線方向から見たとき、対称点が前記接続開口部内に位置する点対称な形状を有し、前記第１透明電極は、前記第１接続層と直接接しておらず、前記第１透明電極の一部は、前記第２接続層と直接接し、前記第１接続層は、前記第２接続層と直接接し、前記第１透明電極は、前記第１接続層および前記第２接続層を介して、前記補助容量配線と電気的に接続されている。
　ある実施形態において、前記第２接続層は、前記接続開口部の側面の少なくとも一部を覆う。
　ある実施形態において、前記基板に垂直で前記対称点を含む第１断面において、前記第１透明電極の一部は、前記第２接続層と接し、前記基板に垂直で前記対称点を含み、かつ、前記第１断面とは異なる第２断面において、前記第１透明電極は、前記第２接続層と接していない。
　ある実施形態において、前記接続開口部は、前記保護層に形成された第１開口部と、前記誘電体層に形成された第２開口部とを含み、前記第２開口部の側面の少なくとも一部は、前記第１開口部の側面と整合している。
　ある実施形態において、前記層間絶縁層は、有機絶縁層をさらに含み、前記有機絶縁層は、前記基板の法線方向から見たとき、前記第１接続層と重なる第３開口部を有し、前記第１および第２開口部の少なくとも一部は、前記第３開口部内に形成されている。
　ある実施形態において、前記第１透明電極は、前記第３開口部の側面の少なくとも一部を覆う。
　ある実施形態において、上述の半導体装置は、前記酸化物半導体層のチャネル領域を覆うように形成されたエッチストップ層をさらに有し、前記ゲート絶縁層は、前記補助容量配線の上に形成されており、前記エッチストップ層は、前記ゲート絶縁層の上に形成されており、前記ゲート絶縁層および前記エッチストップ層は、前記基板の法線方向から見たとき、前記補助容量配線と重なる第４開口部を有し、前記第４開口部内において、前記ゲート絶縁層の側面の少なくとも一部は、前記エッチストップ層の側面と整合し、前記第１接続層は、前記第４開口部における、前記ゲート絶縁層の側面および前記エッチストップ層の側面の少なくとも一部を覆う。
　ある実施形態において、上述の半導体装置は、前記基板上に形成されたゲート端子部をさらに有し、前記ゲート端子部は、前記ゲート電極と同一の導電膜から形成されたゲート端子接続層と、前記ゲート端子接続層に電気的に接続され、前記ソース電極または前記ドレイン電極と同一の導電膜から形成された第３接続層とを備え、前記ゲート絶縁層は、前記ゲート端子接続層の上に形成されており、前記ゲート絶縁層および前記エッチストップ層は、前記基板の法線方向からみたとき、前記ゲート端子接続層と重なる第５開口部を有し、前記第３接続層は、前記第５開口部の側面の少なくとも一部を覆う。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態による表示装置は、上述の半導体装置と、前記半導体装置と対向するように配置され、少なくとも青カラーフィルタを備える対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層と、複数の画素とを有し、前記第２透明電極は、画素毎に分離され、画素電極として機能し、前記補助容量配線は、前記青カラーフィルタと対向するように形成されている。
　ある実施形態において、前記第２透明電極は、画素内に、スリット状の複数の開口部を有し、前記第１透明電極は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する。
　本発明の実施形態における半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に、ゲート電極および補助容量配線を形成する工程と、（Ｂ）前記ゲート電極および前記補助容量配線の上にゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に、前記基板の法線方向から見たとき、前記ゲート電極と重なる酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上および前記ゲート絶縁層の上に絶縁膜を形成し、前記ゲート絶縁層の一部および前記絶縁膜をエッチングすることにより、前記基板の法線方向から見たとき、前記補助容量配線と重なる第１開口部と、前記酸化物半導体層の一部を露出する第２開口部とを有するエッチストップ層を形成する工程と、（Ｅ）同一の導電膜からソース電極、ドレイン電極および第１接続層を形成する工程であって、前記第１接続層は、前記補助容量配線に電気的に接続され、かつ、前記第１開口部の側面の少なくとも一部を覆うように形成され、前記ソース電極およびドレイン電極は、前記第２開口部内で前記酸化物半導体層に電気的に接続される工程とを包含する。
　ある実施形態において、上述の半導体装置の製造方法は、（Ｆ）前記ソース電極および前記ドレイン電極の上に、保護層を形成する工程と、（Ｇ）前記保護層の上に、前記基板の法線方向から見たとき、前記補助容量配線と重なる第３開口部を有する有機絶縁層を形成する工程と、（Ｈ）前記有機絶縁層の上に、第１透明電極を形成する工程であって、前記第１透明電極は、前記第３開口部の側面の少なくとも一部を覆うように形成される工程と、（Ｉ）前記第１透明電極の上に、誘電体膜を形成し、前記誘電体膜と前記保護層とを同時にエッチングすることにより、前記第１接続層の一部を露出する第４開口部を有する誘電体層を形成する工程とをさらに包含する。
　ある実施形態において、上述の半導体装置の製造方法は、（Ｊ）前記誘電体層の上に、第２透明電極と、前記第２透明電極に電気的に接続されていない第２接続層とを形成する工程であって、前記第２接続層は、前記第４開口部内で、前記第１透明電極および前記第１接続層に電気的に接続され、かつ、前記第４開口部の側面の少なくとも一部を覆う工程をさらに包含する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態によれば、画素の開口率の低下を抑制することが可能な、補助容量を有する半導体装置、半導体装置の製造方法および半導体装置を備える表示装置が提供される。
本発明の実施形態による半導体装置（ＴＦＴ基板）１０００Ａの模式的な平面図である。 （ａ）は図１のＡ１－Ａ１’線に沿ったＴＦＴ１００Ａの模式的な断面図であり、（ｂ）は図１のＢ１－Ｂ１’線に沿った補助容量接続部２００Ａの模式的な断面図であり、（ｃ）は図１のＣ１－Ｃ１’線に沿った補助容量接続部２００Ａの模式的な断面図であり、（ｄ）は図１のＤ１－Ｄ１’線に沿ったゲート端子部３００Ａの模式的な断面図である。 （ａ１）～（ｅ１）はそれぞれＴＦＴ１００Ａの製造方法を説明する模式的な断面図であり、（ａ２）～（ｅ２）および（ａ３）～（ｅ３）はそれぞれ補助容量接続部２００Ａの形成方法を説明する模式的な断面図であり、（ａ４）～（ｅ４）はそれぞれゲート端子部３００Ａの形成方法を説明する模式的な断面図である。 （ａ１）～（ｃ１）はそれぞれＴＦＴ１００Ａの製造方法を説明する模式的な断面図であり、（ａ２）～（ｃ２）および（ａ３）～（ｃ３）はそれぞれ補助容量接続部２００Ａの形成方法を説明する模式的な断面図であり、（ａ４）～（ｃ４）はそれぞれゲート端子部３００Ａの形成方法を説明する模式的な断面図である。 本発明による他の実施形態の半導体装置（ＴＦＴ基板）１０００Ｂの模式的な平面図である。 本発明によるさらに他の実施形態の半導体装置（ＴＦＴ基板）１０００Ｃの模式的な平面図である。 （ａ）は図６のＡ２－Ａ２’線に沿ったＴＦＴ１００Ｃの模式的な断面図であり、（ｂ）は図６のＤ２－Ｄ２’線に沿ったＴＦＴ１００Ｃの模式的な断面図であり、（ｃ）は図６のＢ２－Ｂ２’線に沿った補助容量接続部２００Ｃの模式的な断面図であり、（ｄ）は図６のＣ２－Ｃ２’線に沿った補助容量接続部２００Ｃの模式的な断面図であり、（ｅ）は図６のＥ２－Ｅ２’線に沿ったゲート端子部３００Ｃの模式的な断面図である。 （ａ１）～（ｅ１）および（ａ２）～（ｅ２）はそれぞれＴＦＴ１００Ｃの製造方法を説明する模式的な断面図であり、（ａ３）～（ｅ３）および（ａ４）～（ｅ４）はそれぞれ補助容量接続部２００Ｃの形成方法を説明する模式的な断面図であり、（ａ５）～（ｅ５）はそれぞれゲート端子部３００Ｃの形成方法を説明する模式的な断面図である。 （ａ１）～（ｃ１）および（ａ２）～（ｃ２）はそれぞれＴＦＴ１００Ｃの製造方法を説明する模式的な断面図であり、（ａ３）～（ｃ３）および（ａ４）～（ｃ４）はそれぞれ補助容量接続部２００Ｃの形成方法を説明する模式的な断面図であり、（ａ５）～（ｃ５）はそれぞれゲート端子部３００Ｃの形成方法を説明する模式的な断面図である。 本発明によるさらに他の実施形態の半導体装置（ＴＦＴ基板）１０００Ｄの模式的な平面図である。 （ａ）は図１０のＡ３－Ａ３’線に沿ったＴＦＴ１００Ｄの模式的な断面図であり、（ｂ）は図１０のＢ３－Ｂ３’線に沿った補助容量接続部２００Ｄの模式的な断面図であり、（ｄ）は図１０のＣ３－Ｃ３’線に沿った補助容量接続部２００Ｄの模式的な断面図であり、（ｄ）は図１０のＤ３－Ｄ３’線に沿ったゲート端子部３００Ｄの模式的な断面図である。 （ａ１）～（ｃ１）はそれぞれＴＦＴ１００Dの製造方法を説明する模式的な断面図であり、（ａ２）～（ｃ２）および（ａ３）～（ｃ３）はそれぞれ補助容量接続部２００Ｄの形成方法を説明する模式的な断面図であり、（ａ４）～（ｃ４）はそれぞれゲート端子部３００Ｄの形成方法を説明する模式的な断面図である。 （ａ１）および（ｂ１）はそれぞれＴＦＴ１００Ｄの製造方法を説明する模式的な断面図であり、（ａ２）、（ｂ２）、（ａ３）および（ｂ３）はそれぞれ補助容量接続部２００Ｄの形成方法を説明する模式的な断面図であり、（ａ４）および（ｂ４）はそれぞれゲート端子部３００Ｄの形成方法を説明する模式的な断面図である。 配線構造を説明するＴＦＴ基板の模式的な平面図である。 図１４のＡ－Ｂ線に沿った模式的な断面図である。 図１４のコンタクトホール１１１付近の模式的な断面図である。 本発明の実施形態による表示装置５０００の模式的な断面図である。 補助容量配線１２と青カラーフィルタＢとの配置関係を説明する表示装置５０００の模式的な平面図である。 比較例の半導体装置１３００ａの模式的な平面図である。 （ａ）は、図１９のＡ－Ａ’線に沿ったＴＦＴ１３０ａの模式的な断面図であり、（ｂ）は、図１９のＢ－Ｂ’線に沿った補助容量接続部２３０ａの模式的な断面図である。 比較例の半導体装置１３００ｂの模式的な平面図である。 （ａ）は、図２１のＡ－Ａ’線に沿ったＴＦＴ１３０ｂの模式的な断面図であり、（ｂ）は、図２１のＢ－Ｂ’線に沿った補助容量接続部２３０ｂの模式的な断面図である。
　以下、図面を参照しながら、本発明の実施形態による半導体装置および半導体装置の製造方法ならびに表示装置を説明する。ただし、本発明は以下の実施形態に限られるものではない。
　本発明による半導体装置の実施形態は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。なお、本実施形態の半導体装置は、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。
　図１は、本実施形態の半導体装置（ＴＦＴ基板）１０００Ａの平面構造の一例を模式的に示す図である。図２（ａ）は、図１のＡ１－Ａ１’線に沿ったＴＦＴ１００Ａの模式的な断面図である。図２（ｂ）および図２（ｃ）は、それぞれ図１のＢ１－Ｂ１’線およびＣ１－Ｃ１’線に沿った補助容量接続部２００Ａの模式的な断面図である。図２（ｄ）は、図１のＤ１－Ｄ１’線に沿ったゲート端子部３００Ａの模式的な断面図である。
　図１および図２（ａ）～図２（ｄ）に示すように、半導体装置（ＴＦＴ基板）１０００Ａは、基板１と、基板１上に形成された薄膜トランジスタ（ＴＦＴ）１００Ａを備える。ＴＦＴ１００Ａは、ゲート電極６ａと、ゲート電極６ａの上に形成されたゲート絶縁層７と、ゲート絶縁層７の上に形成された酸化物半導体層９と、酸化物半導体層９に電気的に接続されたソース電極８ｓおよびドレイン電極８ｄとを有する。なお、本願明細書において、「ゲート電極」とは、基板１の法線方向から見たとき、酸化物半導体層９と重なり、酸化物半導体層９の導電性を制御する電極である。ＴＦＴ１００Ａにおいて、酸化物半導体層９のチャネル領域を覆うようにエッチストップ層１１が形成されている。後述するが、エッチストップ層１１は形成されない場合もある。
　ＴＦＴ基板１０００Ａは、ソース電極８ｓおよびドレイン電極８ｄと接する保護層１３を含む層間絶縁層２３と、層間絶縁層２３の上に形成された第１透明電極１５と、第１透明電極１５の上に形成された誘電体層１７と、誘電体層１７の上に、誘電体層１７を介して第１透明電極１５の少なくとも一部と重なるように形成された第２透明電極１９とを有する。本実施形態において、第２透明電極１９の少なくとも一部が、誘電体層１７を介して第１透明電極１５と重なるように配置され、容量を形成している。この容量は補助容量として機能する。
　さらに、ＴＦＴ基板１０００Ａは、ゲート電極６ａと同一の導電膜から形成された補助容量配線１２と、補助容量配線１２と電気的に接続され、かつ、ソース電極８ｓまたはドレイン電極８ｄと同一の導電膜から形成された第１接続層８ｘと、第２透明電極１９と同一の導電膜から形成され、かつ、第２透明電極１９に電気的に接続されていない第２接続層１９ａとをさらに備える。第１接続層８ｘと第２接続層１９ａとの間に位置する絶縁層（例えば、保護層１３）は、第２接続層１９ａと第１透明電極１５および第１接続層８ｘとを電気的に接続させる接続開口部（コンタクトホール）ＣＨ２を有する。第１接続層８ｘと第２接続層１９ａとの間に位置する絶縁層は、例えば単層構造や２層以上の積層構造を有する。第１接続層８ｘと第２接続層１９ａとの間に位置する絶縁層は、例えば無機材料（例えば、ＳｉＮｘ）や、有機材料（例えば、透明樹脂）や、無機材料および有機材料から形成され得る。
　基板１の法線方向から見たとき、第２接続層８ｘおよび接続開口部ＣＨ２は、それぞれ第１接続層８ｘの少なくとも一部と重なり、第１透明電極１５は、基板１の法線方向から見たとき、第１接続層８ｘと重なる部分を有する。第１接続層８ｘと重なる部分は、基板１の法線方向から見たとき、対称点が接続開口部ＣＨ２内に位置する点対称な形状を有する。第１透明電極１５は、第１接続層８ｘと直接接していない。第１透明電極１５の一部は、第２接続層１９ａと直接接する。第１接続層８ｘは、第２接続層１９ａと直接接する。第１透明電極１５は、第１接続層８ｘおよび第２接続層１９ａを介して、補助容量配線１２と電気的に接続されている。したがって、補助容量配線１２に供給された信号は、補助容量配線１２から第１接続層８ｘに供給され、第１接続層８ｘから第２接続層１９ａに供給され、第２接続層１９ａから第１透明電極１５に供給される。
　このような構成を有するＴＦＴ基板１０００Ａは、アライメントずれ等を考慮することなくコンタクトホールの大きさを決められるので、コンタクトホールを小さくでき、その結果、画素の開口率の低下が抑制される。また、第１透明電極１５の第１接続層８ｘと重なる部分は、点対称な形状を有しているので、たとえアライメントずれが生じても第１透明電極１５と第２透明電極１９との接触面積が変わらない。なお、例えばプロセス条件により、第１透明電極１５の第１接続層８ｘと重なる部分の形状が、点対称な形状でない場合もある。この場合、例えば、フォトマスクのパターンのうち第１透明電極１５の第１接続層８ｘと重なる部分に対応する部分が、点対称な形状を有していれば、「第１透明電極１５の第１接続層８ｘと重なる部分は、点対称な形状を有している」と言える。さらに、アライメントずれ等を考慮することなく、第１接続層８ｘ、第２接続層１９ａおよびコンタクトホールＣＨ２の大きさを決められるので、第１接続層８ｘ、第２接続層１９ａおよびコンタクトホール１９ａの大きさを可能な限り小さくでき、画素の開口率の低下を抑制し得る。
　また、第２接続層１９ａは、接続開口部ＣＨ２の側面の少なくとも一部を覆うことが好ましい。
　さらに、図１および図２に示すように、基板１に垂直で、第１透明電極１５の第１接続層８ｘと重なる部分の対称点を含む第１断面（例えば、図２（ｂ）に示すＢ－Ｂ’断面）において、第１透明電極１５の一部は、第２接続層１９ａと接するように形成され、基板１に垂直で、第１透明電極１５の第１接続層８ｘと重なる部分の対称点を含み、かつ、第１断面とは異なる第２断面（例えば、図２（ｃ）に示すＣ－Ｃ’断面）において、第１透明電極１５は、第２接続層１９ａと接しないように形成されることが好ましい。なお、本実施形態において、第１透明電極１５は、基板１の法線方向から見たとき、第１接続層８ｘと重なる開口部１５ｕを有する。
　本実施形態において、接続開口部ＣＨ２は、保護層１３に形成された開口部１３ｕと、誘電体層１７に形成された開口部１７ｕとを含む。開口部１７ｕの側面の少なくとも一部は、開口部１３ｕの側面と整合していることが好ましい。
　本実施形態において、層間絶縁層２３は、有機絶縁層１４をさらに含む。有機絶縁層１４は、基板１の法線方向から見たとき、第１接続層８ｘと重なる開口部１４ｕを有する。開口部１３ｕおよび１７ｕの少なくとも一部は、開口部１４ｕ内に形成されることが好ましい。また、第１透明電極１５は、開口部１４ｕの側面の少なくとも一部を覆うことが好ましい。
　上述したように、ＴＦＴ１００Ａは、酸化物半導体層９のチャネル領域を覆うように形成されたエッチストップ層１１を有する。ゲート絶縁層７は、補助容量配線１２の上に形成されている。エッチストップ層１１は、ゲート絶縁層７の上に形成されている。ゲート絶縁層７およびエッチストップ層１１は、基板１の法線方向から見たとき、補助容量配線１２と重なる開口部１１ｕを有する。開口部１１ｕ内において、ゲート絶縁層７の側面の少なくとも一部は、エッチストップ層１１の側面と整合していることが好ましい。第１接続層８ｘは、開口部１１ｕにおける、ゲート絶縁層７の側面およびエッチストップ層１１の側面の少なくとも一部を覆うことが好ましい。
　第１接続層８ｘを開口部１１ｕ内に設けると、第２接続層１９ａと補助容量配線１２とを電気的に接続するコンタクトホールＣＨ２の深さを小さくできるので、第２接続層１９ａの段切が生じにくくなる。また、ソース電極８ｓおよびドレイン電極８ｄの形成時に、補助容量配線１２がエッチングされて、断線することを防ぐことができる。
　詳細は後述するが、ＴＦＴ基板１０００Ａは、簡略化された製造方法で製造され得るので、製造コストを削減し得る。また、第１透明電極１５のうちの第１接続層８ｘと重なる部分は、点対称な形状を有するように形成されるので、アライメントずれが生じても第１透明電極１５と第２透明電極１９との接触面積が変わらない。さらに、アライメントずれ等を考慮することなく、第１接続層８ｘ、第２接続層１９ａおよびコンタクトホールＣＨ２の大きさを決められるので、第１接続層８ｘ、第２接続層１９ａおよびコンタクトホール１９ａの大きさを可能な限り小さくでき、画素の開口率の低下を抑制し得る。
　ＴＦＴ基板１０００Ａは、基板１上に形成されたゲート端子部３００Ａをさらに有する。ゲート端子部３００Ａは、ゲート電極６ａと同一の導電膜から形成されたゲート端子接続層６ｂと、ゲート端子接続層６ｂに電気的に接続され、ソース電極８ｓまたはドレイン電極８ｄと同一の導電膜から形成された第３接続層８ｙとを備える。なお、ゲート端子接続層６ｂは、後述するゲート配線６と一体的に形成され、ゲート配線６と電気的に接続されている。ゲート絶縁層７は、ゲート配線６の上に形成されており、ゲート絶縁層６およびエッチストップ層１１は、基板１の法線方向からみたとき、ゲート端子接続層６ｂと重なる開口部１１ｑを有する。第３接続層８ｙは、開口部１１ｑの側面の少なくとも一部を覆うことが好ましい。
　次に、ＴＦＴ基板１０００Ａを詳細に説明する。
　ＴＦＴ基板１０００Ａは、画素ごとに形成されたＴＦＴ１００Ａおよび補助容量接続部２００Ａと、基板１の略外縁に形成されたゲート端子部３００Ａとを有する。また、ＴＦＴ基板１０００Ａは、列状に配置された、複数のゲート配線６および複数の補助容量配線１２と、行状に配置されたソース配線とを有する。
　図１および図２（ａ）に示すように、ＴＦＴ１００Ａの上には層間絶縁層２３が形成され、層間絶縁層２３の上には第１透明電極（共通電極）１５が形成され、第１透明電極１５の上には誘電体層１７が形成され、誘電体層１７の上には第２透明電極（画素電極）１９が形成されている。層間絶縁層２３は、保護層1３と有機絶縁層１４とを有する。第２透明電極１９は、層間絶縁層２３に設けられたコンタクトホールＣＨ１内でドレイン電極８ｄと電気的に接続されている。ＴＦＴ基板１０００Ａにおいて、第２透明電極１９は、画素内に、スリット状の複数の開口部（不図示）を有し、第１透明電極１５は、少なくともスリット状の複数の開口部（不図示）の下方に存在し、共通電極として機能している。また、酸化物半導体層９の上に形成されたエッチストップ層１１の開口部１１ｖ内で、ソース電極８ｓおよびドレイン電極８ｄは酸化物半導体層９と接している。
　図１および図２（ｄ）に示すように、ゲート端子部３００Ａの第３接続層８ｙの上には保護層１３が形成され、保護層１３の上には誘電体層１７が形成されている。さらに、保護層１３および誘電体層１７には、基板１の法線方向から見たとき、第３接続層８ｙと重なるコンタクトホールＣＨ３が形成されている。また、誘電体層１７の上には、第２透明電極１９と同一の導電膜から形成された透明電極１９ｂが形成されている。透明電極１９ｂは、コンタクトホールＣＨ３内で、第３接続層８ｙに電気的に接続されている。
　ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２は、それぞれ例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２は、それぞれＭｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２は、それぞれＣｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２の厚さは、それぞれ約４２０ｎｍである。ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２の厚さは、それぞれ約５０ｎｍ以上６００ｎｍ以下が好ましい。ゲート電極６ａおよびゲート端子接続層６ｂは、それぞれゲート配線６と一体的に形成され、電気的に接続されている。補助容量配線１２は、ゲート配線６、ゲート電極６ａおよびゲート端子接続層６ｂに電気的に接続されていない。
　本実施形態では、ゲート絶縁層７は、単層構造を有する。ゲート絶縁層７は単層であってもよいし、２層以上の積層構造を有していてもよい。ゲート絶縁層７は、例えば窒化珪素（ＳｉＮｘ）や酸化珪素（ＳｉＯｘ）から形成され得る。ゲート絶縁層７としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層７の厚さは、例えば約３００ｎｍである。
　酸化物半導体層９は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層９は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層に限定されない。酸化物半導体層９は、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。さらに、酸化物半導体層９として、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　酸化物半導体層９として、アモルファス酸化物半導体層を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。酸化物半導体層９の厚さは、例えば約５０ｎｍである。酸化物半導体層９の厚さは、例えば約３０ｎｍ以上１００ｎｍ以下が好ましい。
　エッチストップ層１１は、酸化物半導体層９のチャネル領域と接するように形成されている。エッチストップ層１１は絶縁酸化物（例えばＳｉＯ2）から形成されることが好ましい。エッチストップ層１１が絶縁酸化物から形成されると、酸化物半導体層９の酸素欠損による半導体特性の劣化を防ぐことができる。この他、エッチストップ層１１は、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。エッチストップ層１１の厚さは、例えば約１５０ｎｍである。エッチストップ層１１の厚さは例えば約５０ｎｍ以上３００ｎｍ以下が好ましい。
　ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙは、それぞれ例えば、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有する。このほか、ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙは、それぞれＭｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙは、それぞれＡｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース電極８ｓは、ソース配線と電気的に接続されている。ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙの厚さは、それぞれ例えば約３５０ｎｍである。ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙは、それぞれ例えば約５０ｎｍ以上６００ｎｍ以下が好ましい。
　保護層１３は、例えばＳｉＮｘから形成されている。保護層１３の厚さは例えば約２００ｎｍである。保護層１３の厚さは例えば約１００ｎｍ以上５００ｎｍ以下が好ましい。
　有機絶縁層１４は、例えば感光性の樹脂から形成されている。有機絶縁層１４の厚さは例えば約２μｍである。層間絶縁層１４の厚さは例えば約１μｍ以上３μｍ以下が好ましい。
　第１透明電極１５、第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂは、それぞれ例えばＩＴＯ（Indium Tin Oxide）から形成されている。第１透明電極１５、第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂの厚さは、それぞれ、例えば約５０ｎｍである。第１透明電極１５、第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂの厚さは、それぞれ、例えば約２０ｎｍ以上２００ｎｍ以下が好ましい。
　ＴＦＴ基板１０００Ａは、以下に説明する方法で製造し得る。
　ＴＦＴ基板１０００Ａの製造方法は、ＴＦＴ１００Ａを備えた半導体装置の製造方法であって、（Ａ）基板１上に、ゲート電極６ａおよび補助容量配線１２を形成する工程と、（Ｂ）ゲート電極６ａおよび補助容量配線１２の上にゲート絶縁層７を形成する工程と、（Ｃ）ゲート絶縁層７の上に、基板１の法線方向から見たとき、ゲート電極６ａと重なる酸化物半導体層９を形成する工程と、（Ｄ）酸化物半導体層９の上およびゲート絶縁層７の上に絶縁膜を形成し、ゲート絶縁層９の一部および絶縁膜をエッチングすることにより、基板１の法線方向から見たとき、補助容量配線１２と重なる開口部１１ｕと、酸化物半導体層９の一部を露出する開口部１１ｖとを有するエッチストップ層１１を形成する工程と、（Ｅ）同一の導電膜からソース電極８ｓ、ドレイン電極８ｄおよび第１接続層８ｘを形成する工程であって、第１接続層８ｘは、補助容量配線１２に電気的に接続され、かつ、開口部１１ｕの側面の少なくとも一部を覆うように形成され、ソース電極８ｓおよびドレイン電極８ｄは、開口部１１ｖ内で酸化物半導体層９に電気的に接続される工程とを包含する。
　詳細は後述するが、このようなＴＦＴ基板１０００Ａの製造方法は、簡便な製造方法であり、工程数が削減されて、製造コストが削減される。
　上述のＴＦＴ基板１０００Ａの製造方法は、（Ｆ）エッチストップ層１１の上に、保護層１３を形成する工程と、（Ｇ）保護層１３の上に、基板１の法線方向から見たとき、補助容量配線１２と重なる開口部１４ｕを有する有機絶縁層１４を形成する工程と、（Ｈ）有機絶縁層１４の上に、第１透明電極１５を形成する工程であって、第１透明電極１５は、開口部１４ｕの側面の少なくとも一部を覆うように形成される工程と、（Ｉ）第１透明電極１５の上に、誘電体膜を形成し、誘電体膜と保護層１３とを同時にエッチングすることにより、第１接続層８ｘの一部を露出する開口部１７ｕを有する誘電体層１７を形成する工程とをさらに包含することが好ましい。
　上述のＴＦＴ基板１０００Ａの製造方法は、（Ｊ）誘電体層１７の上に、第２透明電極２１９と、第２透明電極１９に電気的に接続されていない第２接続層１９ａとを形成する工程であって、第２接続層１９ａは、開口部１７ｕ内で、第１透明電極１５および第１接続層１９ａに電気的に接続され、かつ、開口部１７ｕの側面の少なくとも一部を覆う工程をさらに包含することが好ましい。
　次に、図３および図４を参照しながら、半導体装置１０００Ａの製造方法の一例を具体的に説明する。図３（ａ１）～図３（ｅ１）および図４（ａ１）～図（ｃ１）は、図２（ａ）に対応するＴＦＴ１００Ａの製造方法を説明する断面図である。図３（ａ２）～図３（ｅ２）および図４（ａ２）～図４（ｃ２）は、図２（ｂ）に対応する補助容量接続部２００Ａの形成方法を説明する断面図である。図３（ａ３）～図３（ｅ３）および図４（ａ３）～図４（ｃ３）は、図２（ｃ）に対応する補助容量接続部２００Ａの形成方法を説明する断面図である。図３（ａ４）～図３（ｅ４）および図４（ａ４）～図４（ｃ４）は、図２（ｄ）に対応するゲート端子部３００Ａの形成方法を説明する断面図である。
　まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば約５０ｎｍ以上６００ｎｍ以下）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
　次いで、図３（ａ１）～図３（ａ４）に示すように、ゲート配線用金属膜をパターニングすることにより、ゲート配線６および補助容量配線１２を形成する。このとき、図３（ａ１）に示すように、ＴＦＴ１００Ａを形成する領域には、ゲート配線６と電気的に接続するゲート電極６ａが形成される。また、図３（ａ４）に示すように、ゲート端子部３００Ａを形成する領域には、ゲート端子接続層６ｂが形成される。
　次いで、図３（ｂ１）～図３（ｂ４）に示すように、ゲート配線６、ゲート電極６ａ、ゲート端子接続層６ｂおよび補助容量配線１２上に、ゲート絶縁層７（厚さ例えば約３００ｎｍ）ＣＶＤ法などにより形成する。
　次いで、図３（ｃ１）～図３（ｃ４）に示すように、ゲート絶縁層７の上に、基板１の法線方向から見たとき、ゲート電極６ａと重なるように酸化物半導層９（厚さ、例えば約５０ｎｍ）をスパッタ法などにより形成する。
　次いで、図３（ｄ１）～図３（ｄ４）に示すように、ゲート絶縁層７および酸化物半導体層９の上に、不図示のエッチストップ膜（厚さ、約１５０ｎｍ）をＣＶＤ法などにより形成し、公知の方法でパターニングする。その結果、図３（ｄ１）に示したように、酸化物半導体層９のチャネル領域となる領域を覆うようにエッチストップ層１１が形成される。エッチストップ層１１には後述するソース電極８ｓおよびドレイン電極８ｄと酸化物半導体層９とを電気的に接続する開口部１１ｖが形成される。さらに、図３（ｄ２）および図３（ｄ３）に示した補助容量接続部２００Ａを形成する領域には、不図示のエッチストップ膜およびゲート絶縁層７の一部を同時にエッチングして、開口部１１ｕが形成され、図３（ｄ４）に示したゲート端子部３００Ａが形成される領域には、開口部１１ｑが形成される。図３（ｄ１）に示された領域では、エッチストップ膜の下に形成された酸化物半導体層９がエッチストップとして機能するので、その下のゲート絶縁層７はエッチングされない。開口部１１ｕおよび１１ｑは、基板１の法線方向から見たとき、それぞれ補助容量配線１２およびゲート端子接続層６ｂと重なるように形成される。開口部１１ｕおよび１１ｑは、一枚のフォトマスクにより形成される。また、アライメントマージン等を考慮して開口部１１ｕおよび１１ｑを形成しなくてもよいので、開口部１１ｕおよび１１ｑの大きさを小さくできる。
　次いで、図３（ｅ１）～図３（ｅ４）に示すように、公知の方法で、ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙ（それぞれ厚さ、例えば約３５０ｎｍ）を形成する。図３（ｅ１）に示したように、ソース電極８ｓおよびドレイン電極８ｄは、エッチストップ層１１の上に形成され、エッチストップ層１１の開口部１１ｖ内で酸化物半導体層９と電気的に接続される。図３（ｅ２）および図３（ｅ３）に示される領域には、開口部１１ｕの側面の少なくとも一部を覆うように第１接続層８ｘが形成される。また、開口部１１ｕ内で、補助容量配線１２を覆うよう第１接続層８ｘは形成され、第１接続層８ｘは補助容量配線１２に電気的に接続される。同様に、図３（ｅ４）に示される領域には、開口部１１ｑの側面の少なくとも一部を覆うように第３接続層８ｙが形成される。また、開口部１１ｑ内で、ゲート端子接続層６ｂを覆うよう第３接続層８ｙが形成され、第３接続層８ｙはゲート端子接続層６ｂに電気的に接続される。第１接続層８ｘおよび第３接続層８ｙの形成により、それぞれ開口部１１ｕおよび１１ｑにより露出した補助容量配線１２およびゲート端子接続層６ｂが保護されて、エッチングにより補助容量配線１２およびゲート端子接続層６ｂが断線するのを防ぐことができる。
　次いで、図４（ａ１）～図４（ａ４）に示すように、例えばＣＶＤ法などでソース電極８ｓおよびドレイン電極８ｄ上に保護層１３（厚さ、例えば約１５０ｎｍ）を形成し、保護層１３の上に開口部１４ｖおよび１４ｕを有する有機絶縁層１４（厚さ、例えば約１μｍ）をフォトリソグラフィ法で形成する。開口部１４ｖは、基板１の法線方向からみたとき、ドレイン電極８ｄと重なるように形成される。開口部１４ｕは、基板１の法線方向からみたとき、第１接続層８ｘと重なるように形成される。また、図４（ａ４）に示した領域には、有機絶縁層１４は形成されず、保護層１３が露出している。
　次いで、図４（ｂ１）～図４（ｂ４）に示すように、有機絶縁層１４の上に第１透明電極１５をスパッタ法などにより形成する。図４（ｂ２）に示した補助容量接続部２００Ａを形成する領域において、開口部１４ｕの側面の少なくとも一部を覆うように第１透明電極１５は形成される。図４（ｂ１）に示した領域の開口部１４ｖの側面を覆わないように第１透明電極１５は形成される。図４（ｄ４）に示された領域には第１透明電極１５は形成されない。第１透明電極１５には、基板１の法線方向から見たとき、第１接続層８ｘと重なる開口部１５ｕが形成される。また、第１透明電極１５のうちの第１接続層８ｘと重なる部分は、点対称な形状を有するように形成されるので、アライメントずれが生じても第１透明電極１５と第２透明電極１９との接触面積が変わらない。
　次いで、第１透明電極１５および保護層１３の上にＣＶＤ法などにより、不図示の誘電体膜（絶縁膜）を形成する。
　次いで、図４（ｃ１）～図４（ｃ４）に示したように、誘電体膜および保護層１３の一部を同時にエッチングすることにより、コンタクトホール（開口部）ＣＨ１～ＣＨ３を有する誘電体層１７を形成する。
　コンタクトホールＣＨ１はドレイン電極８ｄの一部を露出するように形成される。コンタクトホールＣＨ２は第１接続層８ｘの一部を露出するように形成される。コンタクトホールＣＨ３は第３接続層８ｙの一部を露出するように形成される。このように誘電体膜と保護層１３とを同時にエッチングすることにより、１枚のフォトマスクでコンタクトホールＣＨ１～ＣＨ３を形成できるので、製造コストが削減される。
　誘電体層１７は、開口部１４ｖおよび１４ｕの側面の少なくとも一部を覆うように形成される。誘電体層１７は、コンタクトホールＣＨ２内に位置する第１透明電極１５の少なくとも一部を露出するように形成される。
　次いで、図２（ａ）～図２（ｄ）に示したように、誘電体層１７の上に、同一の透明導電膜から第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂをスパッタ法などにより形成する。第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂは、互いに電気的に接続されていない。
　第２透明電極１９はコンタクトホールＣＨ１内で、ドレイン電極８ｄと電気的に接続される。第２接続層１９ａはコンタクトホールＣＨ２内で、第１透明電極１５および第１接続層８ｘに電気的に接続される。その結果、第１透明電極１５は、第２接続層１９ａを介して補助容量配線１２と電気的に接続される。透明電極１９ｂはコンタクトホールＣＨ３内で、第３接続層８ｙに電気的に接続される。
　次に、図５を参照しながら、ＴＦＴ基板１０００Ａの改変例のＴＦＴ基板１０００Ｂを説明する。また、図１９～図２２に示す比較例のＴＦＴ基板１３００ａおよび１３００ｂと対比しながら説明する。ＴＦＴ基板１０００Ａと共通する構成要素には、同じ参照符号を付し、説明の重複を避ける。
　図５は、ＴＦＴ基板１０００Ｂの模式的な平面図である。なお、図５に示されたＡ１－Ａ１’線、Ｂ１－Ｂ１’線、Ｃ１－Ｃ１’線およびＤ１－Ｄ１’線におけるＴＦＴ基板１０００Ｂの模式的な断面図は、図２（ａ）～図２（ｄ）を参照する。図１９は、比較例のＴＦＴ基板１３００ａの模式的な平面図である。図２０（ａ）は、図１９のＡ－Ａ’線に沿ったＴＦＴ１３０ａの模式的な断面図である。図２０（ｂ）は、図１９のＢ－Ｂ’線に沿った補助容量接続部２３０ａの模式的な断面図である。図２１は、比較例のＴＦＴ基板１３００ｂの模式的な平面図である。図２２（ａ）は、図２１のＡ－Ａ’線に沿ったＴＦＴ１３０ｂの模式的な断面図である。図２２（ｂ）は、図２１の線Ｂ－Ｂ’に沿ったＴＦＴ１３０ｂの模式的な断面図である。
　まず、比較例のＴＦＴ基板１３００ａおよび１３００ｂはそれぞれ、ＴＦＴ１３０ａおよび１３０ｂを有する。比較例のＴＦＴ基板１３００ａおよび１３００ｂはそれぞれ、補助容量接続部２３０ａおよび２３０ｂを有する。比較例のＴＦＴ基板１３００ａおよび１３００ｂはそれぞれ、ＴＦＴ１３０ａおよび１３０ｂの上に形成された保護層１３と、保護層１３の上に形成された有機絶縁層１４と、有機絶縁層１４の上に形成された第１透明電極１５と、第１透明電極１５の上に形成された誘電体層１７と、誘電体層１７の上に形成された第２透明電極１９とを有する。誘電体層１７は、第１透明電極１５の上に位置する開口部１７ｕを有する。なお、開口部１７ｕ付近の領域は、表示に寄与しない領域である。第２透明電極１９は、コンタクトホールＣＨ１内でドレイン電極８ｄと電気的に接続されている。補助容量接続部２３０ａおよび２３０ｂは、それぞれ補助容量配線１２と、補助容量配線１２と電気的に接続する第１接続層８ｘと、コンタクトホールＣＨ２内で第１接続層８ｘに電気的に接続する第２接続層１９ａとを有する。
　第１透明電極１５は、開口部１７ｕ内で第２接続層１９ａと電気的に接続されている。これにより、第１透明電極１５は、第１接続層８ｘおよび第２接続層１９ａを介して、補助容量配線１２と電気的に接続されている。
　図５に示すように、ＴＦＴ基板１０００Ｂは、コンタクトホールＣＨ２内で、第１透明電極１５と第２接続層１９ａとが電気的に接続されている。したがって、ＴＦＴ基板１０００Ｂにおいては、図１９～図２２に示したような開口部１７ｕを形成する必要がなく、可能な限り第２透明電極（画素電極）１９の面積を大きくし得る。
　ＴＦＴ基板１０００Ｂの製造方法は、ＴＦＴ基板１０００Ａと共通するので説明を省略する。
　次に、図６および図７を参照しながら本発明の他の実施形態のＴＦＴ基板１０００Ｃを説明する。ＴＦＴ基板１０００Ａと共通する構成要素は、同じ参照符号を付し、説明の重複を避ける。
　図６は、本実施形態の半導体装置（ＴＦＴ基板）１０００Ｃの平面構造の一例を模式的に示す図である。図７（ａ）および図７（ｂ）は、それぞれ図６のＡ２－Ａ２’線およびＤ２－Ｄ２’線に沿ったＴＦＴ１００Ｃの模式的な断面図である。図７（ｃ）および図７（ｄ）は、それぞれ図１のＢ２－Ｂ２’線およびＣ２－Ｃ２’線に沿った補助容量接続部２００Ｃの模式的な断面図である。図７（ｅ）は、図６のＥ２－Ｅ２’線に沿ったゲート端子部３００Ｃの模式的な断面図である。
　ＴＦＴ基板１０００ＣとＴＦＴ基板１０００Ａとの主な相違点は、酸化物半導体層９の全てがゲート配線６上に有る点、および補助容量配線１２がゲート配線６付近にある点である。ＴＦＴ基板１０００Ｃにおいて、基板１の法線方向からみたとき、ドレイン電極８ｄの少なくとも一部は、ゲート絶縁層７およびエッチストップ層１１を介して補助容量配線１２と重なる。このような構成を有するＴＦＴ基板１０００Ｃは、酸化物半導体層９が画素内に無いので、画素の開口率を向上し得る。
　次に、図８および図９を参照しながら、半導体装置１０００Ｃの製造方法の一例を具体的に説明する。図８（ａ１）～図８（ｅ１）および図９（ａ１）～図９（ｃ１）は、図７（ａ）に対応するＴＦＴ１００Ｃの製造方法を説明する断面図である。図８（ａ２）～図８（ｅ２）および図９（ａ２）～図９（ｃ２）は、図７（ｂ）に対応するＴＦＴ１００Ｃの製造方法を説明する断面図である。図８（ａ３）～図８（ｅ３）および図９（ａ３）～図９（ｃ３）は、図７（ｃ）に対応する補助容量接続部２００Ｃの形成方法を説明する断面図である。図８（ａ４）～図８（ｅ４）および図９（ａ４）～図９（ｃ４）は、図７（ｄ）に対応する補助容量接続部２００Ｃの形成方法を説明する断面図である。図８（ａ５）～図８（ｅ５）および図９（ａ５）～図９（ｃ５）は、図７（ｅ）に対応するゲート端子部３００Ｃの形成方法を説明する断面図である。
　まず、上述した方法で、基板１上に、図示しないゲート配線用金属膜を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
　次いで、図８（ａ１）～図８（ａ５）に示すように、ゲート配線用金属膜をパターニングすることにより、ゲート端子接続層６ｂを含むゲート配線６および補助容量配線１２を形成する。補助容量配線１２は、ゲート配線６付近に形成される。
　次いで、図８（ｂ１）～図８（ｂ５）に示すように、ゲート配線６および補助容量配線１２上に、ゲート絶縁層７をＣＶＤ法などにより形成する。
　次いで、図８（ｃ１）～図８（ｃ５）に示すように、ゲート絶縁層７の上に、基板１の法線方向から見たとき、ゲート配線６と重なるように酸化物半導層９をスパッタ法などにより形成する。
　次いで、図８（ｄ１）～図８（ｄ５）に示すように、ゲート絶縁層７および酸化物半導体層９の上に、不図示のエッチストップ膜をＣＶＤ法などにより形成し、公知の方法でパターニングする。その結果、図８（ｄ１）に示したように、酸化物半導体層９のチャネル領域となる領域を覆うようにエッチストップ層１１が形成される。また、図８（ｄ１）および図８（ｄ２）にしたように、エッチストップ層１１には後述するソース電極８ｓおよびドレイン電極８ｄと酸化物半導体層９とを電気的に接続する開口部１１ｖが形成される。さらに、図８（ｄ３）および図８（ｄ４）に示した補助容量接続部２００Ｃを形成する領域には、不図示のエッチストップ膜およびゲート絶縁層７の一部を同時にエッチングして、開口部１１ｕが形成される。図８（ｄ５）に示したゲート端子部３００Ｃが形成される領域には、開口部１１ｑが形成される。図８（ｄ１）および図８（ｄ２）に示された領域では、エッチストップ膜の下に形成された酸化物半導体層９がエッチストップとして機能するので、その下のゲート絶縁層７はエッチングされない。開口部１１ｕおよび１１ｑは、基板１の法線方向から見たとき、それぞれ補助容量配線１２とゲート端子接続層６ｂと重なるように形成される。
　次いで、図８（ｅ１）～図８（ｅ５）に示すように、公知の方法で、ソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙを形成する。図８（ｅ１）および図８（ｅ２）に示したように、ソース電極８ｓおよびドレイン電極８ｄは、エッチストップ層１１の上に形成され、エッチストップ層１１の開口部１１ｖ内で酸化物半導体層９に電気的に接続される。図８（ｅ３）および図８（ｅ４）に示される領域には、開口部１１ｕの側面の少なくとも一部を覆うように第１接続層８ｘが形成される。また、開口部１１ｕ内で、補助容量配線１２を覆うよう第１接続層８ｘは形成され、第１接続層８ｘは補助容量配線１２に電気的に接続される。同様に、図８（ｅ５）に示される領域には、開口部１１ｑの側面の少なくとも一部を覆うように第３接続層８ｙが形成される。また、開口部１１ｑ内で、ゲート端子接続層６ｂを覆うよう第３接続層８ｙが形成され、第３接続層８ｙはゲート配線６に電気的に接続される。第１接続層８ｘおよび第３接続層８ｙの形成により、それぞれ開口部１１ｕおよび１１ｑにより露出した補助容量配線１２およびゲート端子接続層６ｂが保護されて、エッチングにより補助容量配線１２およびゲート端子接続層６ｂが断線するのを防ぐことができる。
　次いで、図９（ａ１）～図９（ａ５）に示すように、例えばＣＶＤ法などでソース電極８ｓおよびドレイン電極８ｄ上に保護層１３を形成し、保護層１３の上に開口部１４ｖおよび１４ｕを有する有機絶縁層１４をフォトリソグラフィ法で形成する。開口部１４ｖは、基板１の法線方向からみたとき、ドレイン電極８ｄと重なるように形成される。開口部１４ｕは、基板１の法線方向からみたとき、第１接続層８ｘと重なるように形成される。また、図９（ａ５）に示した領域には、有機絶縁層１４は形成されず、保護層１３が露出している。
　次いで、図９（ｂ１）～図９（ｂ５）に示すように、有機絶縁層１４の上に第１透明電極１５をスパッタ法などにより形成する。図９（ｂ３）に示した補助容量接続部２００Ｃを形成する領域において、開口部１４ｕの側面の少なくとも一部を覆うように第１透明電極１５は形成される。図９（ｂ２）に示した領域の開口部１４ｖの側面を覆わないように第１透明電極１５は形成される。図９（ｂ５）に示された領域には第１透明電極１５は形成されない。第１透明電極１５には、基板１の法線方向から見たとき、第１接続層８ｘと重なる開口部１５ｕが形成される。また、第１透明電極１５のうちの第１接続層８ｘと重なる部分は、点対称な形状を有するように形成されるので、アライメントずれが生じても第１透明電極１５と第２透明電極１９との接触面積が変わらない。
　次いで、第１透明電極１５および保護層１３の上にＣＶＤ法などにより、不図示の誘電体膜（絶縁膜）を形成する。
　次いで、図９（ｃ１）～図９（ｃ５）に示したように、誘電体膜および保護層１３の一部を同時にエッチングすることにより、コンタクトホール（開口部）ＣＨ１～ＣＨ３を有する誘電体層１７を形成する。
　コンタクトホールＣＨ１はドレイン電極８ｄの一部を露出するように形成される。コンタクトホールＣＨ２は第１接続層８ｘの一部を露出するように形成される。コンタクトホールＣＨ３は第３接続層８ｙの一部を露出するように形成される。このように誘電体膜と保護層１３とを同時にエッチングすることにより、１枚のフォトマスクでコンタクトホールＣＨ１～ＣＨ３を形成できるので、製造コストが削減される。さらに、複数枚のフォトマスクを用いることなくコンタクトホールＣＨ１～ＣＨ３を形成できる。
　誘電体層１７は、開口部１４ｖおよび１４ｕの側面の少なくとも一部を覆うように形成される。誘電体層１７は、コンタクトホールＣＨ２内に位置する第１透明電極１５の少なくとも一部を露出するように形成される。
　次いで、図７（ａ）～図７（ｅ）に示したように、誘電体層１７の上に、同一の透明導電膜から第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂをスパッタ法などにより形成する。第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂは、互いに電気的に接続されていない。
　第２透明電極１９はコンタクトホールＣＨ１内で、ドレイン電極８ｄと電気的に接続される。第２接続層１９ａはコンタクトホールＣＨ２内で、第１透明電極１５および第１接続層８ｘに電気的に接続される。その結果、第１透明電極１５は、第２接続層１９ａを介して補助容量配線１２と電気的に接続される。透明電極１９ｂはコンタクトホールＣＨ３内で、第３接続層８ｙに電気的に接続される。
　次に、図１０および図１１を参照しながら、本発明の他の実施形態におけるＴＦＴ基板１０００Ｄを説明する。ＴＦＴ基板１０００Ａと共通する構成要素は、同じ参照符号を付し、説明の重複を避ける。
　図１０は、本実施形態の半導体装置（ＴＦＴ基板）１０００Ｄの平面構造の一例を模式的に示す図である。図１１（ａ）は、図１０のＡ３－Ａ３’線に沿ったＴＦＴ１００Ｄの模式的な断面図である。図１１（ｂ）および図１１（ｃ）は、それぞれ図１０のＢ３－Ｂ３’線およびＣ３－Ｃ３’線に沿った補助容量接続部２００Ｄの模式的な断面図である。図１１（ｄ）は、図１０のＤ３－Ｄ３’線に沿ったゲート端子部３００Ｄの模式的な断面図である。
　ＴＦＴ基板１０００Ｄは、エッチストップ層１１を有していない点で、ＴＦＴ基板１０００Ａと異なる。ＴＦＴ基板１０００Ｄは、チャネルエッチ型のＴＦＴ１００Ｄを備えるＴＦＴ基板である。このような構成を有するＴＦＴ基板１０００Ｄは、エッチストップ層１１を形成しなくてもよいので、簡便な方法で製造され、製造コストが削減される。
　ＴＦＴ基板１０００Ｄは、例えば、次のような方法で製造される。
　ＴＦＴ基板１０００Ｄの製造方法は、ＴＦＴ１００Ｄを備えた半導体装置の製造方法であって、（Ａ）基板上に、ゲート電極６ａおよび補助容量配線１２を形成する工程と、（Ｂ）ゲート電極６ａおよび補助容量配線１２の上に、基板１の法線方向から見たとき、補助容量配線１２と重なる開口部7ｕを有するゲート絶縁層７を形成する工程と、（Ｃ）ゲート絶縁層７の上に、基板１の法線方向から見たとき、ゲート電極６ａと重なる酸化物半導体層９を形成する工程と、（Ｄ）同一の導電膜からソース電極８ｓ、ドレイン電極８ｄおよび第１接続層８ｘを形成する工程であって、第１接続層８ｘは、補助容量配線１２に電気的に接続され、かつ、開口部７ｕの側面の少なくとも一部を覆うように形成され、ソース電極８ｓおよびドレイン電極８ｄは、酸化物半導体層９に電気的に接続される工程とを包含する。
　次に、図１２および図１３を参照しながら、半導体装置１０００Ｄの製造方法の一例を具体的に説明する。図１２（ａ１）～図１２（ｃ１）、図１３（ａ１）および図１３（ｂ１）は、図１１（ａ）に対応するＴＦＴ１００Ｄの製造方法を説明する断面図である。図１２（ａ２）～図１２（ｃ２）、図１３（ａ２）および図１３（ｂ２）は、図１１（ｂ）対応する補助容量接続部２００Ｃの形成方法を説明する断面図である。図１２（ａ３）～図１２（ｃ３）、図１３（ａ３）および図１３（ｂ３）は、図１１（ｃ）対応する補助容量接続部２００Ｃの形成方法を説明する断面図である。図１２（ａ４）～図１２（ｃ４）、図１３（ａ４）および図１３（ｂ４）は、図１１（ｄ）に対応するゲート端子部３００Ｄの形成方法を説明する断面図である。
　上述したように、基板１上に、ゲート配線６、ゲート電極６ａおよびゲート端子接続層６ｂを含む補助容量配線１２を形成する。
　次いで、上述したように、ゲート配線６、ゲート電極６ａおよび補助容量配線１２の上に、ゲート絶縁層７を形成する。このとき、図１２（ａ１）～図１２（ａ４）に示すように、ゲート絶縁層７には開口部７ｕおよび７ｑが形成される。開口部７ｕは、基板１の法線方向から見たとき、補助容量配線１２と重なるように形成される。開口部７ｑは、基板１の法線方向から見たとき、ゲート端子接続層６ｂと重なるように形成される。
　次いで、図１２（ａ１）に示したように、ゲート絶縁層７の上に、基板１の法線方向から見たとき、ゲート電極６ａと重なる酸化物半導体層９を上述した方法で形成する。
　次いで、図１２（ｂ１）～図１２（ｂ４）に示すように、公知の方法で、同一の導電膜からソース電極８ｓ、ドレイン電極８ｄ、第１接続層８ｘおよび第３接続層８ｙを形成する。図１２（ｂ１）に示したように、ソース電極８ｓおよびドレイン電極８ｄは、酸化物半導体層９と電気的に接続されるように形成される。図１２（ｂ２）および図１２（ｂ３）に示したように、第１接続層８ｘは、開口部７ｕの側面の少なくとも一部を覆うように形成される。また、開口部７ｕ内で、補助容量配線１２を覆うよう第１接続層８ｘは形成され、第１接続層８ｘは補助容量配線１２に電気的に接続される。同様に、図１２（ｂ４）に示したように、開口部７ｑの側面の少なくとも一部を覆うように第３接続層８ｙは形成される。また、開口部１１ｑ内で、ゲート端子接続層６ｂを覆うよう第３接続層８ｙが形成され、第３接続層８ｙはゲート配線６に電気的に接続される。第１接続層８ｘおよび第３接続層８ｙの形成により、それぞれ開口部１１ｕおよび１１ｑにより露出した補助容量配線１２およびゲート端子接続層６ｂが保護されて、エッチングにより補助容量配線１２およびゲート端子接続層６ｂが断線するのを防ぐことができる。
　次いで、図１２（ｃ１）～図１２（ｃ４）に示すように、例えばＣＶＤ法などでソース電極８ｓおよびドレイン電極８ｄ上に保護層１３を形成し、保護層１３の上に開口部１４ｖおよび１４ｕを有する有機絶縁層１４をフォトリソグラフィ法で形成する。開口部１４ｖは、基板１の法線方向からみたとき、ドレイン電極８ｄと重なるように形成される。開口部１４ｕは、基板１の法線方向からみたとき、第１接続層８ｘと重なるように形成される。また、図１２（ｃ４）に示した領域には、有機絶縁層１４は形成されず、保護層１３が露出している。
　次いで、図１３（ａ１）～図１３（ａ４）に示すように、有機絶縁層１４の上に第１透明電極１５をスパッタ法などにより形成する。図１３（ａ２）に示した補助容量接続部２００Ｄを形成する領域において、開口部１４ｕの側面の少なくとも一部を覆うように第１透明電極１５は形成される。図１３（ａ１）に示した領域の開口部１４ｖの側面を覆わないように第１透明電極１５は形成される。図１３（ａ４）に示した領域に、第１透明電極１５は形成されない。第１透明電極１５には、基板１の法線方向から見たとき、第１接続層８ｘと重なる開口部１５ｕが形成される。また、第１透明電極１５のうちの第１接続層８ｘと重なる部分は、点対称な形状を有するように形成されるので、アライメントずれが生じても第１透明電極１５と第２透明電極１９との接触面積が変わらない。
　次いで、第１透明電極１５および保護層１３の上にＣＶＤ法などにより、不図示の誘電体膜（絶縁膜）を形成する。
　次いで、図１３（ｂ１）～図１３（ｂ４）に示すように、誘電体膜および保護層１３の一部を同時にエッチングすることにより、コンタクトホール（開口部）ＣＨ１～ＣＨ３を有する誘電体層１７を形成する。
　コンタクトホールＣＨ１はドレイン電極８ｄの一部を露出するように形成される。コンタクトホールＣＨ２は第１接続層８ｘの一部を露出するように形成される。コンタクトホールＣＨ３は第３接続層８ｙの一部を露出するように形成される。このように誘電体膜と保護層１３とを同時にエッチングすることにより、１枚のフォトマスクでコンタクトホールＣＨ１～ＣＨ３を形成できるので、製造コストが削減される。さらに、複数枚のフォトマスクを用いることなくコンタクトホールＣＨ１～ＣＨ３を形成できる。
　誘電体層１７は、開口部１４ｖおよび１４ｕの側面の少なくとも一部を覆うように形成される。誘電体層１７は、コンタクトホールＣＨ２内に位置する第１透明電極１５の少なくとも一部を露出するように形成される。
　次いで、図１１（ａ）～図１１（ｄ）に示したように、誘電体層１７の上に、同一の透明導電膜から第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂをスパッタ法などにより形成する。第２透明電極１９、第２接続層１９ａおよび透明電極１９ｂは、互いに電気的に接続されていない。
　第２透明電極１９はコンタクトホールＣＨ１内で、ドレイン電極８ｄと電気的に接続される。第２接続層１９ａはコンタクトホールＣＨ２内で、第１透明電極１５および第１接続層８ｘに電気的に接続される。その結果、第１透明電極１５は、第２接続層１９ａを介して補助容量配線１２と電気的に接続される。透明電極１９ｂはコンタクトホールＣＨ３内で、第３接続層８ｙに電気的に接続される。
　次に、図１４～図１６を参照しながら配線（ソース配線・ゲート配線）構成について説明する。図１４は、配線構成を説明する模式的な平面図である。図１５は、図１４のＡ－Ｂ線に沿った模式的な断面図である。図１６は、図１４のコンタクトホール１１１近傍の模式的な断面図である。
　上述したＴＦＴ基板１０００Ａ～１０００Ｄは、例えば国際公開第２００５／０２９４５０号に開示されている配線構成を採用し得る。参考までに、国際公開第２００５／０２９４５０号の開示内容の全てを本願明細書に援用する。
　以下に、国際公開第２００５／０２９４５０号に開示された配線構成の一部を簡単に説明する。
　図１４に示す配線構成を有するＴＦＴ基板は、基板１上に形成された複数本のゲート配線６と、複数本のゲート配線６を覆う絶縁層７と、絶縁層７上に形成され、複数本のゲート配線６とそれぞれ交差する複数本のソース配線８とを有する。複数本のゲート配線６および複数本のソース配線８の各交点近傍には、複数のＴＦＴ（図１４に不図示）が形成されている。複数のＴＦＴのそれぞれは、画素電極（第２透明電極）１９に電気的に接続されている。画素電極１９は、表示領域１０１に形成されている。表示領域１０１の周辺（図１４では表示領域１０１の下方）に設けられ、複数本のゲート配線６に信号をそれぞれ入力する複数のゲート端子３００と、表示領域１０１の周辺に設けられ、複数本のソース配線８に信号をそれぞれ入力する複数のソース端子４００（図１４では表示領域１０１の下方）と、表示領域１０１の周辺（図１４では表示領域１０１の左側および下方）に設けられ、複数本のゲート配線６をそれぞれ複数のゲート端子３００に引き回す複数本のゲート引き回し配線１０８および１１０と、表示領域１０１の周辺（図１４では表示領域１０１の下方）に設けられ、複数本のソース配線８をそれぞれ複数のソース端子４００に引き回す複数本のソース引き回し配線１１２とを有する。
　ゲート端子３００およびソース端子４００は、表示領域１０１のいずれか一辺（本実施形態では下方の辺）近傍に並べられている。このように、表示領域１０１のいずれか一辺近傍に両端子３００および４００を並べることによって、表示領域１０１の左右の周縁領域が端子３００および４００で占有されず、表示領域１０１の周辺に位置する周辺領域の面積を小さくでき、狭額縁化が実現される。
　複数本のゲート引き回し配線１０８および１１０は、それぞれ、ゲート配線６と同一の導電膜から形成された引き回し配線１０８と、引き回し配線１０８を覆うゲート絶縁層７上に、ソース配線８と同一の導電膜から形成された引き回し配線１１０から構成される。また、図１４および図１５に示すように、平面視において、引き回し配線１０８および引き回し配線１１０は互いに重なることなく交互に配置されている。ゲート絶縁層７上に形成された引き回し配線１１０は、ゲート絶縁層７に形成されたコンタクトホール１１１、１１３を介して、ゲート配線６およびゲート端子３００とそれぞれ電気的に接続される。図１６に示すように、ゲート配線６はコンタクトホール１１１を介して、異なる層の引き回し配線１１０に変換される。コンタクトホール１１３においても同様に変換される。
　上述したＴＦＴ基板１０００Ａ～１０００Ｄは、上記配線構成を採用し得る。
　次に、図１７および図１８を参照しながらＴＦＴ基板１０００Ａ～１０００Ｄのいずれかを含む、本発明の実施形態による表示装置５０００を説明する。図１７は、ＴＦＴ基板１０００Ａ～１０００Ｄのいずれかを有する液晶表示装置５０００の模式的な断面図である。図１７の破線矢印は電界方向を表している。図１８は、補助容量配線１２と、カラーフィルタ層１２００との配置関係を説明する模式的な平面図である。
　図１７に示すように、表示装置５０００は、ＴＦＴ基板１０００Ａ～１０００Ｄのいずれかと、ＴＦＴ基板１０００Ａ～１０００Ｄと対向するように配置された対向基板２０００と、対向基板２０００とＴＦＴ基板２０００との間に配置された液晶層５０とを備える。ＴＦＴ基板１０００Ａ～１０００Ｄは、複数の画素を有し、第２透明電極１９は、画素毎に分離され、画素電極として機能する。
　第２透明電極１９は、画素内に、スリット状の複数の開口部を有し、第１透明電極１５は、少なくとも複数の開口部の下方に存在し、共通電極として機能することが好ましい。
　表示装置５０００は、例えばＦＦＳ（Fringe Field Switching）モードの液晶表示装置である。このような表示装置５０００は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。
　図１８は、補助容量配線１２と、カラーフィルタ層１２００との配置関係を説明する模式的な平面図である。なお、図１８において、分かりやすくするために、カラーフィルタ層１２００および補助容量配線１２以外の表示装置５０００の構成要素を省略している。
　図１８に示すように、表示装置５０００は、上述のＴＦＴ基板１０００Ａとカラーフィルタ層１２００が形成された対向基板２０００とを有する。カラーフィルタ層１２００は、少なくとも青カラーフィルタＢを有する。典型的には、カラーフィルタ層１２００は、青カラーフィルタＢ、赤カラーフィルタＲおよび緑カラーフィルタＧを有する。補助容量配線１２は、青カラーフィルタＢと対向するように基板１上に形成されることが好ましい。このように補助容量配線１２を形成すると、上述の補助容量接続部２００Ａ～２００ＤのコンタクトホールＣＨ２が、青カラーフィルタＢに対向するように形成される。青カラーフィルタＢに対向するように補助容量接続部２００Ａ～２００ＤのコンタクトホールＣＨ２が形成されると、青色は画素の開口率が多少小さくなっても、表示品位（例えば、輝度、コントラスト比）への影響が小さいので、コンタクトホールＣＨ２の大きさが多少大きくなって画素の開口率が低下しても、表示品位大幅な低下を抑制し得る。
　本発明の実施形態は、基板上に薄膜トランジスタを備えた半導体装置に広く適用され得る。特に、アクティブマトリクス基板などの薄膜トランジスタを有する半導体装置、およびそのような半導体装置を備えた表示装置に好適に用いられる。
　１　　　基板
　６　　　ゲート配線
　６ａ　　　ゲート電極
　８ｓ　　　ソース電極
　８ｄ　　　ドレイン電極
　８ｙ　　　接続層
　９　　　酸化物半導体層
　１１ｖ、１１ｑ　　　開口部
　１２　　　補助容量配線
　１５、１９　　　透明電極
　ＣＨ１、ＣＨ２、ＣＨ３　　　コンタクトホール
　１０００Ａ　　　半導体装置

Claims (15)

  1. 　基板と、前記基板上に形成された薄膜トランジスタとを備え、
    　前記薄膜トランジスタは、
    　ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有する半導体装置であって、
    　前記ソース電極および前記ドレイン電極と接する保護層を含む層間絶縁層と、
    　前記層間絶縁層の上に形成された第１透明電極と、
    　前記第１透明電極の上に形成された誘電体層と、
    　前記誘電体層の上に、前記誘電体層を介して前記第１透明電極の少なくとも一部と重なるように形成された第２透明電極と、
    　前記ゲート電極と同一の導電膜から形成された補助容量配線と、
    　前記補助容量配線と電気的に接続され、かつ、前記ソース電極または前記ドレイン電極と同一の導電膜から形成された第１接続層と、
    　前記第２透明電極と同一の導電膜から形成され、かつ、前記第２透明電極に電気的に接続されていない第２接続層とをさらに備え、
    　前記第１接続層と前記第２接続層との間に位置する絶縁層は、前記第２接続層と前記第１透明電極および前記第１接続層とを電気的に接続させる接続開口部を有し、
    　前記基板の法線方向から見たとき、前記第２接続層および前記接続開口部は、それぞれ前記第１接続層の少なくとも一部と重なり、
    　前記第１透明電極は、前記基板の法線方向から見たとき、前記第１接続層と重なる部分を有し、
    　前記第１接続層と重なる部分は、前記基板の法線方向から見たとき、対称点が前記接続開口部内に位置する点対称な形状を有し、
    　前記第１透明電極は、前記第１接続層と直接接しておらず、
    　前記第１透明電極の一部は、前記第２接続層と直接接し、
    　前記第１接続層は、前記第２接続層と直接接し、
    　前記第１透明電極は、前記第１接続層および前記第２接続層を介して、前記補助容量配線と電気的に接続されている、半導体装置。
  2. 　前記第２接続層は、前記接続開口部の側面の少なくとも一部を覆う、請求項１に記載の半導体装置。
  3. 　前記基板に垂直で前記対称点を含む第１断面において、前記第１透明電極の一部は、前記第２接続層と接し、
    　前記基板に垂直で前記対称点を含み、かつ、前記第１断面とは異なる第２断面において、前記第１透明電極は、前記第２接続層と接していない、請求項１または２に記載の半導体装置。
  4. 　前記接続開口部は、
    　前記保護層に形成された第１開口部と、前記誘電体層に形成された第２開口部とを含み、
    　前記第２開口部の側面の少なくとも一部は、前記第１開口部の側面と整合している、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記層間絶縁層は、有機絶縁層をさらに含み、
    　前記有機絶縁層は、前記基板の法線方向から見たとき、前記第１接続層と重なる第３開口部を有し、
    　前記第１および第２開口部の少なくとも一部は、前記第３開口部内に形成されている、請求項４に記載の半導体装置。
  6. 　前記第１透明電極は、前記第３開口部の側面の少なくとも一部を覆う、請求項５に記載の半導体装置。
  7. 　前記酸化物半導体層のチャネル領域を覆うように形成されたエッチストップ層をさらに有し、
    　前記ゲート絶縁層は、前記補助容量配線の上に形成されており、
    　前記エッチストップ層は、前記ゲート絶縁層の上に形成されており、
    　前記ゲート絶縁層および前記エッチストップ層は、前記基板の法線方向から見たとき、前記補助容量配線と重なる第４開口部を有し、
    　前記第４開口部内において、前記ゲート絶縁層の側面の少なくとも一部は、前記エッチストップ層の側面と整合し、
    　前記第１接続層は、前記第４開口部における、前記ゲート絶縁層の側面および前記エッチストップ層の側面の少なくとも一部を覆う、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記基板上に形成されたゲート端子部をさらに有し、
    　前記ゲート端子部は、
    　　前記ゲート電極と同一の導電膜から形成されたゲート端子接続層と、
    　　前記ゲート端子接続層に電気的に接続され、前記ソース電極または前記ドレイン電極と同一の導電膜から形成された第３接続層とを備え、
    　前記ゲート絶縁層は、前記ゲート端子接続層の上に形成されており、
    　前記ゲート絶縁層および前記エッチストップ層は、前記基板の法線方向からみたとき、前記ゲート端子接続層と重なる第５開口部を有し、
    　前記第３接続層は、前記第５開口部の側面の少なくとも一部を覆う、請求項１から７のいずれかに記載の半導体装置。
  9. 　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１から８のいずれかに記載の半導体装置。
  10. 　請求項１から９のいずれかに記載の半導体装置と、
    　前記半導体装置と対向するように配置され、少なくとも青カラーフィルタを備える対向基板と、
    　前記対向基板と前記半導体装置との間に配置された液晶層と、
    　複数の画素とを有し、
    　前記第２透明電極は、画素毎に分離され、画素電極として機能し、
    　前記補助容量配線は、前記青カラーフィルタと対向するように形成されている、表示装置。
  11. 　前記第２透明電極は、画素内に、スリット状の複数の開口部を有し、
    　前記第１透明電極は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する、請求項１０に記載の表示装置。
  12. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（Ａ）基板上に、ゲート電極および補助容量配線を形成する工程と、
    　（Ｂ）前記ゲート電極および前記補助容量配線の上にゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層の上に、前記基板の法線方向から見たとき、前記ゲート電極と重なる酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層の上および前記ゲート絶縁層の上に絶縁膜を形成し、前記ゲート絶縁層の一部および前記絶縁膜をエッチングすることにより、前記基板の法線方向から見たとき、前記補助容量配線と重なる第１開口部と、前記酸化物半導体層の一部を露出する第２開口部とを有するエッチストップ層を形成する工程と、
    　（Ｅ）同一の導電膜からソース電極、ドレイン電極および第１接続層を形成する工程であって、
    　前記第１接続層は、前記補助容量配線に電気的に接続され、かつ、前記第１開口部の側面の少なくとも一部を覆うように形成され、
    　前記ソース電極およびドレイン電極は、前記第２開口部内で前記酸化物半導体層に電気的に接続される工程とを包含する、半導体装置の製造方法。
  13. 　（Ｆ）前記ソース電極および前記ドレイン電極の上に、保護層を形成する工程と、
    　（Ｇ）前記保護層の上に、前記基板の法線方向から見たとき、前記補助容量配線と重なる第３開口部を有する有機絶縁層を形成する工程と、
    　（Ｈ）前記有機絶縁層の上に、第１透明電極を形成する工程であって、前記第１透明電極は、前記第３開口部の側面の少なくとも一部を覆うように形成される工程と、
    　（Ｉ）前記第１透明電極の上に、誘電体膜を形成し、前記誘電体膜と前記保護層とを同時にエッチングすることにより、前記第１接続層の一部を露出する第４開口部を有する誘電体層を形成する工程とをさらに包含する、請求項１２に記載の半導体装置の製造方法。
  14. 　（Ｊ）前記誘電体層の上に、第２透明電極と、前記第２透明電極に電気的に接続されていない第２接続層とを形成する工程であって、
    　前記第２接続層は、前記第４開口部内で、前記第１透明電極および前記第１接続層に電気的に接続され、かつ、前記第４開口部の側面の少なくとも一部を覆う工程をさらに包含する、請求項１３に記載の半導体装置の製造方法。
  15. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１２から１４のいずれかに記載の半導体装置の製造方法。
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