KR20170120238A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 기판; 상기 기판 위에 위치하며, 복수의 스테이지를 포함하는 게이트 구동부, 상기 기판 위에 위치하며, 상기 복수의 스테이지 중 적어도 하나의 스테이지에 클록 신호를 전달하는 클록 신호선, 상기 기판 위에 위치하는 트랜지스터 및 상기 기판과 상기 트랜지스터 사이에 위치하며, 상기 트랜지스터와 중첩하는 광차단층을 포함한다. 상기 클록 신호선은 제1 도전선 및 상기 제1 도전선과 중첩하는 제2 도전선을 포함하고, 상기 제1 도전선은 상기 광차단층과 동일한 층에 위치한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치, 유기 발광 표시 장치 같은 표시 장치는 구동 장치로서 데이터 구동부(data driver) 및 게이트 구동부(gate driver)를 포함한다. 이 중 게이트 구동부는 표시 패널에 집적될 수 있다. 표시 패널에 게이트 구동부를 집적하면 별도의 게이트 구동용 칩을 형성할 필요가 없으므로 제조 원가가 절감되고, 게이트 구동용 칩을 실장하는 과정에서 발생할 수 있는 불량이 방지된다.
표시 패널에 집적된 게이트 구동부는 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는 다수의 스테이지(stage)를 포함하고, 각 스테이지에 입력되는 클록 신호, 캐리 신호(carry signal) 등에 따라 다양한 파형의 게이트 신호를 생성할 수 있다.
클록 신호들은 클록 신호선들을 통해 게이트 구동부의 스테이지로 전송되는데, 클록 신호선들 간의 또는 클록 신호선들과 인접하는 신호선들 간에 생성되는 기생 용량에 의해 클록 신호의 RC 지연(delay)이 일어날 수 있다.
실시예들은 클록 신호선의 저항을 감소시켜 표시 장치의 표시 품질을 향상시키는 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 상기 기판 위에 위치하며, 복수의 스테이지를 포함하는 게이트 구동부, 상기 기판 위에 위치하며, 상기 복수의 스테이지 중 적어도 하나의 스테이지에 클록 신호를 전달하는 클록 신호선, 상기 기판 위에 위치하는 트랜지스터 및 상기 기판과 상기 트랜지스터 사이에 위치하며, 상기 트랜지스터와 중첩하는 광차단층을 포함한다. 상기 클록 신호선은 제1 도전선 및 상기 제1 도전선과 중첩하는 제2 도전선을 포함하고, 상기 제1 도전선은 상기 광차단층과 동일한 층에 위치한다.
상기 클록 신호선은 연결부에 의해 상기 적어도 하나의 스테이지에 연결부에 의해 연결되어 있을 수 있고, 상기 제1 도전선 및 상기 제2 도전선은 상기 연결부에 의해 전기적으로 연결되어 있을 수 있다.
상기 제2 도전선은 상기 제1 도전선과 중첩하는 절개부를 가질 수 있고, 상기 연결부는 상기 절개부를 통해 상기 제1 도전선과 연결되어 있을 수 있다.
상기 표시 장치는, 상기 제1 도전선과 상기 제2 도전선 사이에 위치하는 제1 절연층 및 상기 제1 및 제2 도전선 위에 위치하는 제2 절연층을 더 포함할 수 있다. 상기 연결부는 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 제2 도전선에 연결되어 있을 수 있고, 상기 제1 및 제2 절연층에 형성된 제2 접촉 구멍을 통해 상기 제1 도전선에 연결되어 있을 수 있다.
상기 표시 장치는, 상기 제1 절연층과 상기 제2 도전선 사이에 위치하며, 상기 제2 도전선과 평면 형상이 실질적으로 동일한 절연체를 더 포함할 수 있다.
상기 제1 도전선은 제1 슬릿부를 포함할 수 있고, 상기 제2 도전선은 상기 제1 슬릿부와 중첩하는 제2 슬릿부를 포함할 수 있다.
상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함하고, 상기 제2 도전층은 상기 트랜지스터의 게이트 전극과 동일한 층에 위치할 수 있다.
상기 연결부는 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 위치할 수 있다.
상기 반도체는 상기 광차단층과 상기 게이트 전극 사이에 위치할 수 있다.
상기 소스 전극은 상기 광차단층에 전기적으로 연결되어 있을 수 있다.
상기 표시 장치는 상기 트랜지스터에 연결되어 있는 화소 전극을 더 포함할 수 있고, 상기 연결부는 화소 전극과 동일한 층에 위치할 수 있다.
본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법은, 기판 위에 도전성 물질을 적층하고 패터닝하여, 광차단층 및 클록 신호선의 제1 도전선을 형성하는 단계, 상기 광차단층 및 상기 제1 도전선 위에 절연 물질을 적층하여 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 반도체 물질을 적층하고 패터닝하여, 상기 광차단층과 중첩하는 반도체를 형성하는 단계, 상기 반도체 위에 절연 물질을 적층하여 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 위에 도전성 물질을 적층하여 게이트 도전층을 형성하는 단계 및 상기 게이트 도전층 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 상기 게이트 도전층을 식각하여 게이트 전극 및 클록 신호선의 제2 도전선을 형성하고 상기 게이트 절연층을 식각하여 상기 게이트 전극 및 상기 제2 도전선과 각각 중첩하는 제1 절연체 및 제2 절연체를 형성하는 단계를 포함한다.
상기 제조 방법은, 상기 게이트 전극 및 상기 클록 신호선 위에 절연 물질을 적층하여 제2 절연층을 형성하고, 상기 제1 및 제2 절연층에 접촉 구멍들을 형성하는 단계; 및 도전성 물질을 적층하여 데이터 도전층을 형성하고 패터닝하여, 상기 소스 영역 및 상기 광차단층과 연결되는 소스 전극, 상기 드레인 영역과 연결되는 드레인 전극, 그리고 상기 제1 도전선 및 상기 제2 도전선과 연결되는 연결부를 형성하는 단계를 더 포함할 수 있다.
상기 제2 도전선을 형성하는 단계는 상기 제2 도전선에 상기 제1 도전선과 중첩하는 절개부를 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 절연층에 접촉 구멍들을 형성하는 단계는, 상기 제2 도전선을 드러내는 제1 접촉 구멍을 상기 제2 절연층에 형성하고, 상기 제2 도전선의 절개부와 중첩하는 영역에서 상기 제1 도전선을 드러내는 제2 접촉 구멍을 상기 제1 및 제2 절연층에 형성하는 것을 포함할 수 있다.
상기 연결부는 상기 제1 접촉 구멍을 통해 상기 제2 도전선에 연결될 수 있고 상기 제2 접촉 구멍을 통해 상기 제1 도전선에 연결될 수 있다.
상기 제조 방법은, 상기 반도체층을 형성한 후, 상기 반도체층의 일부를 도체화하여 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 제2 도전선은 상기 제1 도전선과 중첩하게 형성될 수 있다.
실시예들에 따르면, 표시 영역에 형성되는 도전층을 이용하여 클록 신호선을 이중층으로 형성함으로써 클록 신호선의 저항을 줄일 수 있고, 클록 신호의 RC 지연을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1에서 A 영역의 확대도이다.
도 3은 도 2에 도시된 클록 신호선에서 제1 도전선을 나타내는 평면도이다.
도 4는 도 2에 도시된 클록 신호선에서 제2 도전선을 나타내는 평면도이다.
도 5는 도 2에서 V-V' 선을 따라 자른 단면을 나타내는 단면도이다.
도 6은 도 2에서 VI-VI' 선을 따라 자른 단면을 나타내는 단면도이다.
도 7은 도 2에서 V-V' 선을 따라 자른 단면의 다른 예를 나타내는 단면도이다.
도 8은 게이트 구동부에 위치하는 트랜지스터의 구조를 나타내는 단면도이다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 타나내는 공정 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 화소 영역을 나타내는 배치도이다.
도 16은 도 15에서 XVI-XVI' 선을 따라 자른 단면을 나타내는 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 명세서에서 달리 언급되지 않으면 "중첩"은 평면도에서 볼 때 층, 막, 영역, 판 등의 적어도 일부분이 중첩하는 것을 의미한다.
본 발명의 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성을 개략적으로 나타낸 도면이다.
도 1을 참고하면, 표시 장치는 표시 패널(300), 데이터 구동부(460), 게이트 구동부(500), 신호 제어부(600) 등을 포함한다.
표시 패널(300)은 영상을 표시하는 표시 영역(DA), 그리고 게이트선들(G1-Gn)에 게이트 신호를 인가하는 게이트 구동부(500) 등이 배치되어 있는, 표시 영역(DA) 주변의 주변 영역(PA)을 포함한다.
표시 영역(DA)에는 복수의 화소(PX)가 예컨대 행렬 방향으로 배치되어 있다. 액정 표시 장치의 경우, 화소(PX)는 박막 트랜지스터, 액정 축전기 및 유지 축전기를 포함한다. 액정 축전기는 액정층을 포함하며, 하나 또는 복수의 화소 영역마다 미세 공간(도시되지 않음)에 충전되어 있을 수도 있다. 유기 발광 표시 장치의 경우, 화소(PX)는 스위칭 트랜지스터, 구동 트랜지스터, 유지 축전기 및 발광 소자를 포함한다. 표시 영역(DA)에는 게이트선들(G1-Gn)과 데이터선들(D1-Dm)이 배치되어 있다. 게이트선들(G1-Gn)과 데이터선들(D1-Dm)은 화소(PX)에 연결되어 있으며, 서로 절연되게 교차할 수 있다.
데이터 구동부(460)는 표시 패널(300)에 패드부(도시되지 않음)에 부착된 연성 인쇄회로기판(450)에 집적회로 칩 형태로 실장되어 표시 패널(300)에 연결될 수 있다. 표시 영역(DA)의 데이터선들(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가받을 수 있다. 도시된 것과 달리, 데이터 구동부(460)는 집적회로 칩 형태로 주변 영역(PA)에 실장되어 있을 수 있다. 도 1에서 데이터 구동부(460)는 표시 패널(300)의 상측에 위치하는 것으로 도시되어 있지만, 표시 패널(300)의 하측에 위치할 수도 있다.
게이트 구동부(500)는 표시 패널(300)의 주변 영역(PA)에 집적되어 있다. 도 1에서 게이트 구동부(500)는 표시 패널(300)의 좌측 주변 영역에 위치하는 것으로 도시되어 있지만, 우측 주변 영역 또는 좌측 및 우측 주변 영역에 위치할 수 있다.
게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(600)에 의하여 제어된다. 연성 인쇄회로기판(450) 외측에는 인쇄회로기판(400)이 위치하여 신호 제어부(600)로부터의 신호들을 데이터 구동부(460) 및 게이트 구동부(500)로 전달할 수 있다. 신호 제어부(600)에서 게이트 구동부(500)로 제공되는 신호들은 수직 개시 신호, 클록 신호 등의 신호와 특정 레벨의 저전압을 제공하는 신호를 포함할 수 있다.
게이트 구동부(500)는 수직 개시 신호, 클록 신호 및 게이트 오프 전압에 준하는 저전압을 인가 받아서 게이트 신호(게이트 온 전압 및 게이트 오프 전압)를 생성하여 게이트선들(G1-Gn)에 인가한다. 게이트 구동부(500)는 이들 신호를 이용하여 게이트 전압을 생성 및 출력하는 스테이지들(ST1-STn) 및 스테이지들(ST1-STn)에 이들 신호를 전달하는 신호선들(SL)을 포함한다.
각각의 스테이지(ST1-STn)는 트랜지스터들과 적어도 하나의 축전기를 포함할 수 있다. 이들 트랜지스터 및 축전기는 표시 영역(DA)의 화소(PX)가 포함하는 트랜지스터 등을 형성하는 공정에서 함께 형성될 수 있다. 각각의 스테이지(ST1-STn)의 출력단에는 게이트선(G1-Gn)이 연결되어 있고, 게이트선(G1-Gn)은 스테이지(ST1-STn)로부터 출력되는 게이트 신호를 인가 받는다.
신호선들(SL)은 스테이지(ST1-STn)보다 표시 영역(DA)으로부터 외각에 위치할 수 있다. 도 1에서 하나의 선으로 도시되어 있을지라도, 신호선들(SL)은 게이트 구동부(500)로 인가되는 신호의 수에 대응하는 수의 신호선을 포함할 수 있고, 그보다 많거나 적은 수의 신호선을 포함할 수도 있다. 신호선들(SL)은 클록 신호들을 전송하는 복수의 클록 신호선(clock signal lines)을 포함한다.
게이트 구동부(500)로 인가되는 수직 개시 신호, 클록 신호 및 저전압은 게이트 구동부(500)에 가깝게 위치하는 연성 인쇄회로기판(450)을 통하여 게이트 구동부(500)로 인가된다. 이들 신호는 외부 또는 신호 제어부(600)로부터 인쇄회로기판(400)을 통하여 연성 인쇄회로기판(450)으로 전달될 수 있다.
지금까지 표시 패널(300)을 포함하는 표시 장치의 전체적인 구조에 대하여 살펴보았다. 이제 게이트 구동부(500) 및 클록 신호선을 중심으로 본 발명의 일 실시예에 따른 표시 장치에 대해 설명하기로 한다.
도 2는 도 1에서 A 영역의 확대도이고, 도 3은 도 2에 도시된 클록 신호선에서 제1 도전선을 나타내는 평면도이고, 도 4는 도 2에 도시된 클록 신호선에서 제2 도전선을 나타내는 평면도이다. 도 5는 도 2에서 V-V' 선을 따라 자른 단면을 나타내는 단면도이고, 도 6은 도 2에서 VI-VI' 선을 따라 자른 단면을 나타내는 단면도이다.
도 2는 도 1의 표시 패널(300)에서 A 영역에 해당하지만, 본 발명을 명확하게 설명하기 위해 기판(110) 위에 형성되거나 위치하는 구성요소들을 도시하고 있다. 예컨대, 표시 패널(300)은 기판(110)과 마주하는 대향 기판을 포함할 수 있고, 대향 기판에는 차광 부재가 형성되어 있을 수 있다.
도 2를 도 1과 함께 참고하면, 도 1의 게이트 구동부(500)의 몇몇 스테이지(ST1-ST5) 및 이에 연결되어 있는 클록 신호선들(CSL)이 도시되어 있다. 스테이지들(ST1-ST5)은 도 1에서도 마찬가지로 간단하게 블록으로 나타내었지만, 클록 신호선들(CSL)은 구체적으로 나타내었다. 게이트 구동부(500)에 연결되어 있는 신호선들 중 클록 신호선들(CSL)을 제외한 신호선들은 도시를 생략하였다.
클록 신호선들(CSL)은 제1 내지 제6 클록 신호선(C1-C6)을 포함하며, 제1 내지 제6 클록 신호선(C1-C6)은 서로 평행하게 뻗어 있다. 제1 클록 신호선(C1)은 스테이지들(ST1-STn)로부터 가장 멀리 위치하고 있고, 제6 클록 신호선(C6)은 스테이지들(ST1-STn)에 가장 가깝게 위치하고 있다. 제1 내지 제6 클록 신호선(C1-C6)이 뻗어 있는 방향은 스테이지들(ST1-STn)이 배열되어 있는 방향(즉, 열 방향)과 대략 동일할 수 있고, 데이터선들(D1-Dm)이 뻗어 있는 방향과 대략 동일할 수 있다. 제1 내지 제6 클록 신호선들(C1-C6)에는 소정 간격(예컨대, 1 수평 주기(1H 라고도 함))만큼 순차적으로 위상 지연된 클록 신호들이 인가될 수 있다. 스테이지들(ST1-STn)은 6개의 연속적인 스테이지를 반복 주기로 제1 내지 제6 클록 신호선들(C1-C6)에 연결되어, 클록 신호들을 입력받을 수 있다. 제1 내지 제6 클록 신호선들(C1-C6)은 연결부들(connectors)(179)에 의해 대응하는 스테이지들(ST1-STn)에 연결되어 있다.
도 2에 6개의 클록 신호선(CSL)이 도시되어 있지만, 클록 신호선들(CSL)은 그보다 적거나 많을 수 있다. 예컨대, 클록 신호선들(CSL)은 2개, 4개, 8개, 또는 그 이상일 수 있다. 클록 신호선(CSL)의 수는 사용되는 클록 신호의 수에 대응할 수 있고, 스테이지들(ST1-STn)은 클록 신호의 수에 대응하는 수의 연속적인 스테이지를 반복 주기로 클록 신호선들(CSL)에 연결될 수 있다.
도 2 내지 도 6을 참고하면, 각각의 클록 신호선(CSL)은 절연층(111) 및 절연체(143)를 사이에 두고 표시 패널(300)의 두께 방향으로 중첩하면서 서로 이격되어 있는 이중층(dual layer) 구조를 갖는다. 즉, 클록 신호선(CSL)은 제1 도전선(conductive line)(113) 및 이와 중첩하는 제2 도전선(123)을 포함하고, 제1 도전선(113)과 제2 도전선(123)은 연결부(179)에 의해 연결되어 있다. 제1 도전선(113)과 제2 도전선(123)은 서로 전기적으로 연결되어 있으므로, 동일한 클록 신호를 전송하는 하나의 클록 신호선(CSL)을 형성할 수 있다.
제1 도전선(113)은 대략 그 중심선을 따라 길이 방향(제1 도전선(113)이 뻗어있는 방향)으로 형성되어 있는 슬릿부(slit)(13)를 포함한다. 슬릿부(13)는 비연속적으로 형성되어 있는데, 연속적으로 형성될 경우 제1 도전선(113)이 슬릿부(13)를 중심으로 좌우 두 부분으로 완전히 분리되기 때문이다. 제2 도전선(123)은 대략 그 중심선을 따라 길이 방향(제2 도전선(123)이 뻗어있는 방향)으로 비연속적으로 형성되어 있는 슬릿부(23)를 또한 포함한다. 슬릿부들(13, 23)은 서로 완전히 중첩할 수 있다. 다른 관점에서, 제1 및 제2 도전선들(113, 123)은 각각 슬릿부들(13, 23)의 폭만큼 이격되어 나란하게 연장하는 두 세미선(semi-lines)을 포함하고, 두 세미선은 복수의 지점에서 서로 연결되어 슬릿부들(13, 23)을 한정한다고 표현될 수도 있다.
표시 패널(300)이 대향 기판을 포함하는 경우, 밀봉재(sealant)(도시되지 않음)를 사용하여 기판(110)과 대향 기판을 합착시킬 수 있으며, 이때 밀봉재는 클록 신호선들(CSL)과 중첩하는 영역에 위치할 수 있다. 밀봉재에 레이저를 조사하여 밀봉재를 용융시키거나 경화시키는 것이 필요한데, 레이저를 기판(110) 아래에서 조사할 경우 레이저의 상당 부분이 클록 신호선들(CSL)에 의해 차단된다. 도시된 실시예에 의하면, 제1 및 제2 도전선(113, 123)에 형성된 슬릿부(13, 23)를 통해 레이저가 클록 신호선들(CSL)을 통과할 수 있으므로, 밀봉재에 도달하는 레이저를 증가시킬 수 있다. 도시된 실시예와 달리, 제1 및 제2 도전선(113, 123)은 슬릿부(13, 23)를 포함하지 않을 수 있다.
제1 도전선(113)과 제2 도전선(123)은 전체적으로 완전히 중첩할 수 있지만, 제2 도전선(123)에는 절개부(cutout)(25)가 형성되어 있다. 따라서 평면도에서 볼 때 제2 도전선(123)의 절개부(25)와 중첩하는 제1 도전선(113)의 부분은 제2 도전선(123)에 의해 가려지지 않고, 절개부(35)와 중첩하지 않는 제1 도전선(113)의 나머지 부분은 제2 도전선(123)에 의해 실질적으로 가려질 수 있다. 절개부(25)는 서로 다른 층에 위치하는 제1 도전선(113)과 제2 도전선(123)을 이들 도전선(113, 123) 위에 위치하는 연결부(179)에 의해 연결하기 위해 형성된다. 절개부(25)는 도시된 것과 같이 제2 도전선(123)의 대략 중심선의 우측(즉, 도 4를 기준으로 슬릿부(23)의 우측)이 파인 것처럼 형성될 수 있고, 도시된 것과 달리 제2 도전선(123)의 대략 중심선의 좌측(즉, 도 4를 기준으로 슬릿부(23)의 좌측)이 파인 것처럼 형성될 수도 있지만, 그 형성 위치나 모양이 이에 제한되는 것은 아니다. 예컨대, 절개부(25)는 제2 도전선(123)의 내부에 형성될 수도 있다.
도 5 및 도 6을 특히 참고하여 클록 신호선(CSL)이 형성되어 있는 영역의 단면 구조에 대해 구체적으로 살펴보면, 유리, 플라스틱 같은 절연 물질로 이루어질 수 있는 기판(110) 위에 클록 신호선(CSL)의 제1 도전선(113)이 위치한다. 제1 도전선(113) 위에는 제1 절연층(111)이 위치하고, 제1 절연층(111) 위에는 절연체(143) 및 제2 도전선(123)이 위치한다. 제2 도전선(123)은 절연체(143)와 실질적으로 동일한 평면 형상을 갖는다. 여기서 실질적으로 동일한 평면 형상이란 평면도에서 두 구성요소가 차지하는 영역이 일치하거나 일치하지 않아도 가장자리들이 일정한 간격을 두고 서로 나란한 것을 의미한다. 두 구성요소가 실질적으로 동일한 평면 형상을 갖는 것은 두 구성요소를 하나의 마스크를 사용하여 형성한 결과일 수 있다.
제1 절연층(111) 및 제2 도전선(123) 위에는 제2 절연층(160)이 위치한다. 제2 절연층(160)에는 제2 도전선(123)과 중첩하는 영역에 제1 접촉 구멍(81)이 형성되어 있다. 제1 및 제2 절연층(111, 160)에는 제1 도전선(113) 및 절개부(25)와 중첩하는 영역에 제2 접촉 구멍(82)이 형성되어 있다. 제2 절연층(160) 위에는 연결부(179)가 위치한다. 연결부(179)는 제1 접촉 구멍(81)을 통해 제2 도전선(123)과 연결되어 있고 제2 접촉 구멍(82)을 통해 제1 도전선(113)과 연결되어 있다. 이에 의해 제2 도전선(123)은 제1 도전선(113)과 전기적으로 연결된다. 연결부(179)는 스테이지들(ST1-STn) 중 한 스테이지(예컨대 도 2에서는 제2 스테이지(ST2))에 또한 연결되어 있다. 연결부(179)는 게이트선들(G1-Gn)이 뻗어 있는 방향과 대략 같은 방향으로 뻗어있다. 하지만, 클록 신호선들(CSL)과 스테이지들(ST1-STn) 간의 거리 등에 따른 저항 차이를 보상하기 위해 서로 다른 클록 신호선들에 연결된 연결부들(179)의 길이가 실질적으로 동일해지도록 구부러진 부분(예컨대, 클록 신호선(C6)과 스테이지들(ST1-STn) 사이의 부분)을 포함할 수 있다.
도 7은 도 2에서 V-V' 선을 따라 자른 단면의 다른 예를 나타내는 단면도이다.
도 7을 참고하면, 클록 신호선(CSL)의 제1 도전선(113) 및 제2 도전선(123)은 도 5의 실시예와 동일하지만, 연결부(179')에 있어서 차이가 있다. 즉, 기판(110) 위에 제1 도전선(113)이 위치하고 그 위로 제1 절연층(111)이 위치하고, 제1 절연층(111) 위로 절연체(143) 및 제2 도전선(123)이 위치한다. 제2 도전선(123) 위로 제2 절연층(160)이 위치하고, 제2 절연층(160) 위로 제3 절연층(180)이 위치한다. 제2 및 제3 절연층(160, 180)에는 제2 도전선(123)과 중첩하는 영역에 제1 접촉 구멍(81)이 형성되어 있고, 제1, 제2 및 제3 절연층(111, 160, 180)에는 제1 도전선(113) 및 절개부(25)와 중첩하는 영역에 제2 접촉 구멍(82)이 형성되어 있다. 제3 절연층(180) 위에 위치하는 연결부(179')는 제1 접촉 구멍(81)을 통해 제2 도전선(123)과 연결되고 제2 접촉 구멍(82)을 통해 제1 도전선(113)과 연결된다.
도 7의 실시예는 도 5의 실시예와 비교하여 제2 절연층(160)과 연결부(179') 사이에 제3 절연층(180)이 더 형성되어 있는 점에서 차이가 있다. 또한, 도 5의 실시예에서 연결부(179)는 금속으로 이루어질 수 있지만, 도 7의 실시예에서 연결부(179')는 주석 인듐 산화물(ITO), 주석 아연 산화물(IZO) 같은 투명 도전성 산화물로 이루어질 수 있다.
위와 같은 실시예들에 따라서 클록 신호선들(CSL)을 이중층으로 형성함으로써 클록 신호선들(CSL)의 저항을 줄일 수 있고, 따라서 클록 신호들의 RC 지연을 줄일 수 있다. 예컨대, 액정 표시 패널에서 클록 신호들의 지연은 화소의 충전율을 감소시킬 수 있다. 클록 신호들의 지연은 액정 표시 패널의 해상도나 크기가 증가할수록 충전율 감소의 주요 인자(main factor)가 된다. 충전율이 감소할 경우 혼색, 크로스토크(crosstalk) 등의 화질 불량이 나타날 수 있다. 본 발명의 실시예들에 따라서 클록 신호선들(CSL)의 저항 감소를 통한 클록 신호들의 지연을 줄임으로써, 충전율 마진(margin)을 향상시킬 수 있다. 충전율 마진이 증가함에 따라 화소 영역의 데이터선이나 게이트선의 선 폭을 감소시킬 수 있으므로 투과율을 향상시킬 수 있다. 또한, 이중층 구조에 의해 클록 신호선(CSL)의 저항을 유지 또는 줄이면서 클록 신호선(CSL)의 폭을 줄일 수 있으므로, RC 지연을 줄이는 것 외에도 클록 신호선이 점유하는 표시 패널(300)의 주변 영역(PA)을 줄일 수 있고, 이에 따라 표시 장치의 베젤 폭을 줄일 수 있다.
도시되지는 않았지만, 기판(110)과 제1 절연층(111) 사이에 위치하는 도전체와 제1 절연층(111)과 제2 절연층(160) 사이에 위치하는 도전체로 이중층 배선을 형성하는 것은 클록 신호선(CSL) 외에도 다른 신호선(예컨대, 표시 패널(300)의 패드부로부터 연장되는 신호선들(SL))에 적용될 수 있다.
클록 신호선(CSL)의 이중층 구조는 표시 패널(300)에 트랜지스터를 형성하는 공정에서 함께 형성될 수 있다. 따라서 본 발명의 실시예들에 따른 클록 신호선(CSL)을 가진 표시 패널(300)을 제작함에 있어서 추가적인 공정 단계나 마스크의 추가를 요하지 않는다. 그 이유는 도 8 내지 도 14와 관련된 아래의 설명으로부터 명백하게 이해될 수 있다.
먼저, 도 8을 참고하여 표시 패널에 포함되는 트랜지스터의 적층 구조를 살펴보면서, 트랜지스터와 전술한 클록 신호선(CSL)의 적층 관계에 대해 설명하기로 한다.
도 8은 게이트 구동부에 위치하는 트랜지스터의 구조를 나타내는 단면도이다.
도 8을 참고하면, 게이트 구동부(500)에 포함될 수 있는 트랜지스터(TR)의 적층 구조가 도시된다. 도시된 것과 같은 구조를 가진 트랜지스터(TR)는 화소에도 또한 포함될 수 있다.
트랜지스터(TR)는 반도체(130), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)을 포함한다. 여기서 소스 영역(133)과 드레인 영역(135)은 게이트 전극(124)에 게이트 온 전압 인가 시 반도체(130)의 채널 영역(131)을 통해 흐르는 캐리어(carrier)의 방향에 의해 정해질 수 있으며, 캐리어는 소스 전극(173)에서 드레인 전극(175)으로 흐르게 된다. 따라서 트랜지스터(TR)의 동작 시, n형 트랜지스터에서는 전자(electron)가 소스 전극(173)에서 드레인 전극(175)으로 흐르고, p형 트랜지스터에서는 정공(hole)이 소스 전극(173)에서 드레인 전극(175)으로 흐른다.
유리, 플라스틱 등의 절연 물질을 포함하는 기판(110) 위에는 광차단층(115)이 위치한다. 광차단층(115)은 금속 등의 도전성 물질로 만들어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 광차단층(115)은 반도체(130)에 외부 광이 도달하는 것을 막아 반도체(130)의 특성 저하(열화)를 막고 트랜지스터(TR)의 누설 전류를 제어할 수 있다. 광차단층(115)은 반도체(130)와 중첩하는 부분과 중첩하지 않는 부분을 포함한다. 도 5 내지 도 7을 참고하면, 클록 신호선(CSL)의 제1 도전선(113)은 광차단층(115)과 동일한 층에 동일한 물질로 형성될 수 있다.
광차단층(115) 위로 기판(110)과 반도체(130) 사이에는 제1 절연층(111)이 위치한다. 제1 절연층(111)은 기판(110)으로부터 불순물이 유입되는 것을 방지하여 반도체(130)를 보호하고 반도체(130)의 특성을 향상시킬 수 있으며, 따라서 버퍼층으로 불릴 수 있다. 제1 절연층(111)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(111)은 단일막 또는 다중막일 수 있다. 예컨대, 제1 절연층(111)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다. 도 5 내지 도 7을 참고하면, 제1 절연층(111)은 제1 도전선(113) 위에 또한 위치한다.
제1 절연층(111) 위에는 반도체(130)이 위치한다. 반도체(130)은 소스 영역(133), 드레인 영역(135), 그리고 이들 사이의 채널 영역(131)을 포함한다. 반도체(130)는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 예컨대, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 소스 영역(133) 및 드레인 영역(135)은 트랜지스터(TR)의 채널 영역(131)이 포함하는 산화물 반도체가 환원된 물질을 포함할 수 있다. 소스 영역(133) 및 드레인 영역(135)은 반도체(130)를 이루는 산화물 반도체를 플라즈마 처리 등의 방법으로 도체화하여 형성할 수 있다. 반도체(130)은 다결정 규소 같은 반도체 물질을 포함할 수도 있다.
반도체(130) 위에는 절연체(144)가 위치한다. 절연체(144)는 단일막 또는 다중막일 수 있다. 절연체(144)가 단일막인 경우 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연 물질을 포함할 수 있다. 절연체(144)가 다중막일 경우, 반도체(130)와 접하는 하부막은 산화 규소(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하여 채널 영역(131)의 계면 특성을 향상시키고 채널 영역(131)에 불순물이 침투하는 것을 막을 수 있고, 그 상부에 위치하는 적어도 하나의 막은 질화 규소(SiNx), 산화 규소(SiOx) 등의 다양한 절연 물질을 포함할 수 있다. 도 5 내지 도 7을 참고하면, 절연체(144)와 동일한 물질로 동일한 층에 형성될 수 있는 절연체(143)가 제1 절연층(111) 위에 위치한다.
절연체(144) 위에는 게이트 전극(124)이 위치한다. 게이트 전극(124)은 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속을 포함할 수 있다. 게이트 전극(124)은 단일막일 수 있고, 서로 다른 물질로 이루어진 다중막일 수 있다. 게이트 전극(124)은 절연체(144)와 실질적으로 동일한 평면 형상을 갖는다. 게이트 전극(124)은 절연체(144)를 사이에 두고 채널 영역(131)과 중첩한다. 채널 영역(131)의 평면 형상은 절연체(144)의 평면 형상과 실질적으로 동일할 수 있다. 도 5 내지 도 7을 참고하면, 절연체(143) 위에는 제2 도전선(123)이 위치한다. 제2 도전선(123)은 게이트 전극(124)과 동일한 층에 동일한 물질로 형성될 수 있다.
게이트 전극(124) 위에는 제2 절연층(160)이 위치한다. 제2 절연층(160)은 층간 절연층이라고도 한다. 제2 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 제2 절연층(160)은 단일막 또는 다중막일 수 있다. 제2 절연층(160)이 단일막인 경우 제2 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 무기 절연 물질을 포함할 수 있다. 제2 절연층(160)이 질화 규소(SiNx) 및/또는 질산화 규소(SiON)를 포함할 경우, 소스 영역(133)과 드레인 영역(135)에 수소(H)를 유입시켜 소스 영역(133)과 드레인 영역(135)의 저항을 낮출 수 있다. 제2 절연층(160)이 다중막인 경우에는 가장 하부막은 소스 영역(133)과 드레인 영역(135)에 수소(H)를 공급할 수 있는 질화 규소(SiNx) 및/또는 질산화 규소(SiON)를 포함할 수 있고, 하부막 위에는 예컨대 산화 규소(SiOx)를 포함하는 막이 위치할 수 있고, 그 위로 질화 규소(SiNx) 및/또는 질산화 규소(SiON)를 포함하는 막이 더 위치할 수도 있다.
제2 절연층(160)은 소스 영역(133)을 드러내는 접촉 구멍(163) 및 드레인 영역(135)을 드러내는 접촉 구멍(165)을 포함할 수 있다. 제2 절연층(160) 및 제1 절연층(111)은 광차단층(115)을 드러내는 접촉 구멍(166)을 포함할 수 있다. 트랜지스터(TR)의 종류에 따라 이들 접촉 구멍(163, 165, 166) 중 적어도 하나는 생략될 수도 있다.
제2 절연층(160) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치한다. 드레인 전극(175)은 접촉 구멍(165)을 통해 드레인 영역(135)과 연결되어 있다. 소스 전극(173)은 접촉 구멍(163)을 통해 소스 영역(133)과 연결되어 있고 접촉 구멍(166)을 통해 광차단층(115)과 또한 연결되어 있다. 제1 절연층(111)을 사이에 두고 반도체(130)와 중첩하는 광차단층(115)이 소스 전극(173)이 연결되어 있으므로, 소스 전극(173)의 전압인 소스 전압이 광차단층(115)에 인가될 수 있다. 이와 같이, 광차단층(115)에 소스 전압을 인가하면, 트랜지스터(TR)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 트랜지스터(TR)의 출력 포화(output saturation) 특성을 향상시킬 수 있다.
소스 전극(173) 및 드레인 전극(175)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속으로 이루어질 수 있다. 소스 전극(173) 및 드레인 전극(175)은 단일막 또는 다중막일 수 있다. 도 5 및 도 7을 참고하면, 제2 절연층(160) 위에는 제1 접촉 구멍(81)을 통해 제2 도전선(123)에 연결되어 있고 제2 접촉 구멍(82)을 통해 제1 도전선(113)에 연결되어 있는 연결부(179)가 위치한다. 연결부(179)는 소스 전극(173) 및 드레인 전극(175)과 동일한 층에 동일한 물질로 형성될 수 있다.
이제 도 9 내지 도 14를 참고하여 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법에 대해 설명한다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 공정 단면도이다. 각 도면에서 절개선 좌측 부분은 도 5에 대응하는 클록 신호선(CSL) 영역을 나타내고, 우측 부분은 도 8에 대응하는 트랜지스터(TR) 영역을 나타낸다.
도 9를 참고하면, 기판(110) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 포토레지스트(photoresist) 등의 감광성 물질 및 제1 마스크를 사용하여 패터닝하여, 클록 신호선(CSL) 영역의 제1 도전선(113) 및 트랜지스터(TR) 영역의 광차단층(115)을 형성한다.
다음 도 10을 참고하면, 제1 도전선(113) 및 광차단층(115)이 형성된 기판(110) 위에, 화학 기상 증착(CVD) 등을 통해 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 제1 절연층(111)을 형성한다. 제1 절연층(111)은 버퍼층으로 불린다.
이어서 제1 절연층(111) 위에 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 화학 기상 증착 등을 통해 적층하고 제2 마스크를 사용하여 패터닝하여, 반도체(130)를 형성한다.
도 11을 참고하면, 반도체(130)가 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 게이트 절연층(140)을 형성한다. 이어서, 게이트 절연층(140) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 게이트 도전층(120)을 형성한다. 이어서, 게이트 도전층(120) 위에 감광성 물질을 적층하고 제3 마스크를 사용하여 감광막 패턴(51, 52)을 형성한다.
다음 도 12를 참고하면, 감광막 패턴(51, 52)을 마스크로 하여 게이트 도전층(120)을 식각하여 클록 신호선(CSL)의 제2 도전선(123) 및 트랜지스터(TR)의 게이트 전극(124)을 형성한다. 이때 습식 식각 또는 건식 식각을 이용하여 게이트 도전층(120)을 식각할 수 있다.
다음 도 13을 참고하면, 감광막 패턴(51, 52)을 마스크로 하여 게이트 절연층(140)을 식각하여 절연체(143, 144)를 형성한다. 이때 건식 식각을 이용하여 게이트 절연층(140)을 식각할 수 있다. 이 과정에서, SF6과 같은 식각용 가스의 성분이 감광막 패턴(51, 52) 및 절연체(144)에 의해 덮이지 않고 노출된 반도체 (130)로 도핑되어, 반도체(130)의 노출된 부분의 저항이 낮아질 수도 있다. 이에 따라 절연체(144)로 덮인 반도체층 부분은 채널 영역(131)으로 남고 나머지 부분은 도전성을 가지게 되어 소스 영역(133) 및 드레인 영역(135)을 형성할 수 있다. 그러나 게이트 절연층(140)의 패터닝 단계에서도 반도체(130)의 대부분이 반도체 성질을 유지하고 있을 수도 있다. 동일한 감광막 패턴(51, 52)을 이용하여, 제2 도전선(123) 및 게이트 전극(124)을 식각하고, 절연체(143, 144)를 또한 식각하므로, 제2 도전선(123) 및 절연체(143)는 실질적으로 동일한 평면 형상을 가질 수 있고, 게이트 전극(124) 및 절연체(144)는 동일한 평면 형상을 가질 수 있다.
이어서, 절연체(144)에 의해 덮이지 않고 드러난 반도체(130)를 추가적으로 처리하여 소스 영역(133) 및 드레인 영역(135)을 형성할 수 있다. 이때 처리 방법으로는 환원 분위기에서의 열처리하는 방법, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화 질소(N2O), 플루오르포름(CHF3) 등의 가스 플라즈마를 이용한 플라즈마 처리 방법 등이 있을 수 있다. 절연체(144)에 의해 덮인 반도체(130)는 대부분 반도체 성질을 유지하여 채널 영역(131)으로 된다.
다음 도 14를 참조하면, 게이트 전극(124)이 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 단일막 또는 다중막 구조의 제2 절연층(160)을 형성한다. 이때 제2 절연층(160)의 성막 공정 중 사용되는 SiH4, NH3 등의 가스가 포함하는 수소와 같은 성분이 반도체(130) 또는 이미 도체화된 소스 영역(133) 및 드레인 영역(135)에 도핑되어 채널 영역(131)을 제외한 부분이 저저항을 가질 수 있다. 제2 절연층(160)의 성막 후에도 제2 절연층(160)이 포함하는 수소와 같은 성분이 소스 영역(133) 및 드레인 영역(135)으로 확산되어 저저항을 가질 수 있게 할 수 있다.
이어서 제4 마스크를 사용하여 제2 절연층(160)을 패터닝하여 제1 도전선(113)을 드러내도록 하는 접촉 구멍(82), 소스 영역(133)을 드러내는 접촉 구멍(163), 드레인 영역(135)을 드러내는 접촉 구멍(165), 광차단층(115)을 드러내도록 하는 접촉 구멍(166)을 형성한다. 이때, 제4 마스크를 사용하는 동일한 패터닝 공정에서 제1 절연층(111)에도 제2 절연층(160)에 형성된 접촉 구멍(82)과 함께 제1 도전선(113)을 드러내는 접촉 구멍(82) 및 제2 절연층에 형성된 접촉 구멍(166)과 함께 광차단층(115)을 드러내는 접촉 구멍(166)을 또한 형성한다. 트랜지스터의 종류에 따라 접촉 구멍들(163, 165, 166) 중 적어도 하나는 형성되지 않을 수도 있다.
다음 앞에서 설명한 도 5 및 도 7을 참고하면, 제2 절연층(160) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 제5 마스크를 사용하여 패터닝하여 연결부(179), 소스 전극(173) 및 드레인 전극(175)을 포함하는 복수의 데이터 도전체를 형성한다. 이때, 제1 도전선(113)과 제2 도전선(123)은 연결부(179)에 의해 전기적으로 연결되고, 광차단층(115)과 소스 영역(133)은 소스 전극(173)에 의해 전기적으로 연결된다.
위와 같이 클록 신호선(CSL)의 두 도전선(113, 123)과 이들을 연결하기 위한 접촉 구멍(81, 82) 및 연결부(179)는 모두 트랜지스터(TR)을 형성하는 마스크들을 사용하여 트랜지스터(TR)와 함께 형성될 수 있다. 따라서 클록 신호선(CSL)의 형성을 위해서 마스크나 공정 단계를 추가할 필요가 없다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치의 화소 영역에 대해 설명하기로 한다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 화소 영역을 나타내는 배치도이고, 도 16은 도 15에서 XVI-XVI' 선을 따라 자른 단면을 나타내는 단면도이다.
본 실시예에 따른 표시 장치는 액정 표시 장치이며, 앞에서 설명한 구성요소에 대한 설명은 간단히 하거나 생략한다.
도 15는 복수의 화소 영역 가운데 일부분인 하나의 화소 영역을 도시하고 있고, 액정 표시 패널에는 이러한 화소 영역이 상하좌우로 배열되어 있다. 도 15 및 도 16을 참고하면, 기판(110) 위에 광차단층(115) 및 유지 전극선(117)이 위치한다. 유지 전극선(117)은 행 방향으로 뻗어 인접하는 화소 영역을 가로지를 수 있고, 열 방향으로 뻗어 화소 전극(191)과 중첩할 수 있다. 유지 전극선(117)은 공통 전압 등의 정해진 전압을 인가 받는다. 유지 전극선(117)은 광차단층(115)과 연결되어 있다. 따라서 화소 영역의 트랜지스터는 게이트 구동부의 트랜지스터와 달리 소스 전극(173)이 광차단층(115)과 연결되어 있지 않다. 도시된 실시예와 달리, 광차단층(115)은 유지 전극선(117)과 연결되지 않고 소스 전극(173)과 연결되거나, 어느 것과도 연결되지 않을 수도 있다. 유지 전극선(117)은 광차단층(115)과 다른 층(예컨대, 게이트선(121)과 같은 층)에 유지 전극선이 위치할 수도 있다.
광차단층(115) 및 유지 전극선(117) 위에는 제1 절연층(111)이 위치하고, 그 위로 채널 영역(131), 소스 영역(133) 및 드레인 영역(135)을 포함하는 반도체(130)가 위치한다.
반도체(130) 위에는 절연체(144) 및 게이트 전극(124)이 위치하고, 게이트 전극(124)과 연결되어 있는 게이트선(121)은 제1 절연층(111) 위에 위치한다. 게이트선(121)은 게이트 전극(124)과 동일한 층에 동일한 물질로 형성될 수 있다. 게이트선(121)은 주로 행 방향으로 뻗어 있을 수 있다. 도시되지 않았지만, 게이트선(121)과 제1 절연층(111) 사이에는 게이트선(121)과 실질적으로 동일한 평면 형상을 가진 절연체가 위치할 수 있다.
게이트 전극(124) 및 게이트선(121) 위에는 제2 절연층(160)이 위치하고, 제2 절연층(160) 위에는 제2 절연층(160)에 형성된 접촉 구멍(163, 165)을 통해 소스 영역(133) 및 드레인 영역(135)에 각각 연결되는 소스 전극(173) 및 드레인 전극(175)이 각각 위치한다. 제2 절연층(160) 위에는 주로 열 방향으로 뻗어 있는 데이터선(171)이 또한 위치하며, 소스 전극(173)은 소스 영역(133)과 중첩하는 데이터선(171)의 부분일 수 있다.
소스 전극(173), 드레인 전극(175) 및 데이터선(171) 위로 제3 절연층(180)이 위치한다. 제3 절연층(180)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있으며, 단일막 또는 다중막일 수 있다. 제3 절연층(180)의 윗면은 실질적으로 평탄할 수 있다.
제3 절연층(180) 위에는 가로 줄기부(192), 세로 줄기부(193) 및 미세 가지부(194)를 포함할 수 있는 화소 전극(191)이 위치한다. 화소 전극(191)은 제3 절연층(180)에 형성된 접촉 구멍(181)을 통해 드레인 전극(175)에 연결되어 있다. 화소 전극(191)은 ITO, IZO 등과 같이 투명한 도전성 물질로 이루어질 수 있다. 도 7을 참고하면, 제3 절연층(180) 위에 위치하여 제1 및 제2 도전선(113, 123)을 연결하는 연결부(179)는 화소 전극(191)과 동일한 층에 동일한 물질로 형성될 수 있다.
게이트선(121)을 통해 인가되는 게이트 온 전압에 의해 트랜지스터가 턴 온 되면, 화소 전극(191)은 데이터선(171)을 통해 인가되는 데이터 전압을 인가받고, 이에 따라 화소는 데이터 전압으로 충전된다. 본 발명의 실시예들에 의하면, 클록 신호선(CSL)의 저항 감소함에 따라 충전율 마진을 증가시킬 수 있으므로 표시 패널의 고해상도, 고속 구동, 대형화에 대응할 수 있고, 데이터선(171) 및/또는 게이트선(121)의 선 폭을 감소시킬 수 있어 투과율을 향상시킬 수 있다.
화소 전극(191) 위에는 액정(31)을 포함하는 액정층(3)을 사이에 두고 절연층(210)이 위치한다. 절연층(210)은 기판일 수 있다.
절연층(210)의 아래 또는 위에는 화소 전극(191)과 함께 액정층(3)에 전기장을 생성하여 액정(31)의 배열 방향을 제어할 수 있는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 기판(110)과 액정층(3) 사이에 위치할 수도 있다. 공통 전극(270)은 ITO, IZO 등과 같이 투명한 도전성 물질로 이루어질 수 있다.
화소 전극(191)과 액정층(3) 사이 및 공통 전극(270)과 액정층(3) 사이에는 배향막(11, 21)이 위치한다. 배향막(11, 21)은 액정층(3)에 전기장이 생성되지 않았을 때 액정(31)의 초기 배향을 제어할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 111: 제1 절연층
113: 제1 도전선 115: 광차단층
117: 유지 전극선 121: 게이트선
123: 제2 도전선 124: 게이트 전극
13, 23: 슬릿부 130: 반도체
131: 채널 영역 143, 144: 절연체
160: 제2 절연층 163, 165, 166, 181, 81, 82: 접촉 구멍
173: 소스 전극 175: 드레인 전극
179, 179': 연결부 180: 제3 절연층
191: 화소 전극 25: 절개부
500: 게이트 구동부 CSL: 클록 신호선
ST1-STn: 스테이지 PX: 화소
TR: 트랜지스터

Claims (18)

  1. 기판;
    상기 기판 위에 위치하며, 복수의 스테이지를 포함하는 게이트 구동부;
    상기 기판 위에 위치하며, 상기 복수의 스테이지 중 적어도 하나의 스테이지에 클록 신호를 전달하는 클록 신호선;
    상기 기판 위에 위치하는 트랜지스터; 및
    상기 기판과 상기 트랜지스터 사이에 위치하며, 상기 트랜지스터와 중첩하는 광차단층;
    을 포함하며,
    상기 클록 신호선은 제1 도전선 및 상기 제1 도전선과 중첩하는 제2 도전선을 포함하고,
    상기 제1 도전선은 상기 광차단층과 동일한 층에 위치하는 표시 장치.
  2. 제1항에서,
    상기 클록 신호선은 연결부에 의해 상기 적어도 하나의 스테이지에 연결부에 의해 연결되어 있고,
    상기 제1 도전선 및 상기 제2 도전선은 상기 연결부에 의해 전기적으로 연결되어 있는 표시 장치.
  3. 제2항에서,
    상기 제2 도전선은 상기 제1 도전선과 중첩하는 절개부를 가지며,
    상기 연결부는 상기 절개부를 통해 상기 제1 도전선과 연결되어 있는 표시 장치.
  4. 제3항에서,
    상기 제1 도전선과 상기 제2 도전선 사이에 위치하는 제1 절연층; 및
    상기 제1 및 제2 도전선 위에 위치하는 제2 절연층;
    을 더 포함하며,
    상기 연결부는 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 제2 도전선에 연결되어 있고, 상기 제1 및 제2 절연층에 형성된 제2 접촉 구멍을 통해 상기 제1 도전선에 연결되어 있는 표시 장치.
  5. 제4항에서,
    상기 제1 절연층과 상기 제2 도전선 사이에 위치하며, 상기 제2 도전선과 평면 형상이 실질적으로 동일한 절연체를 더 포함하는 표시 장치.
  6. 제1항에서,
    상기 제1 도전선은 제1 슬릿부를 포함하고,
    상기 제2 도전선은 상기 제1 슬릿부와 중첩하는 제2 슬릿부를 포함하는 표시 장치.
  7. 제1항에서,
    상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함하며,
    상기 제2 도전층은 상기 트랜지스터의 게이트 전극과 동일한 층에 위치하는 표시 장치.
  8. 제7항에서,
    상기 연결부는 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 위치하는 표시 장치.
  9. 제7항에서,
    상기 반도체는 상기 광차단층과 상기 게이트 전극 사이에 위치하는 표시 장치.
  10. 제7항에서,
    상기 소스 전극은 상기 광차단층에 전기적으로 연결되어 있는 표시 장치.
  11. 제1항에서,
    상기 트랜지스터에 연결되어 있는 화소 전극을 더 포함하며,
    상기 연결부는 화소 전극과 동일한 층에 위치하는 표시 장치.
  12. 기판 위에 도전성 물질을 적층하고 패터닝하여, 광차단층 및 클록 신호선의 제1 도전선을 형성하는 단계;
    상기 광차단층 및 상기 제1 도전선 위에 절연 물질을 적층하여 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 반도체 물질을 적층하고 패터닝하여, 상기 광차단층과 중첩하는 반도체를 형성하는 단계;
    상기 반도체 위에 절연 물질을 적층하여 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 도전성 물질을 적층하여 게이트 도전층을 형성하는 단계; 및
    상기 게이트 도전층 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 상기 게이트 도전층을 식각하여 게이트 전극 및 클록 신호선의 제2 도전선을 형성하고 상기 게이트 절연층을 식각하여 상기 게이트 전극 및 상기 제2 도전선과 각각 중첩하는 제1 절연체 및 제2 절연체를 형성하는 단계;
    를 포함하는 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 게이트 전극 및 상기 클록 신호선 위에 절연 물질을 적층하여 제2 절연층을 형성하고, 상기 제1 및 제2 절연층에 접촉 구멍들을 형성하는 단계; 및
    도전성 물질을 적층하여 데이터 도전층을 형성하고 패터닝하여, 상기 소스 영역 및 상기 광차단층과 연결되는 소스 전극, 상기 드레인 영역과 연결되는 드레인 전극, 그리고 상기 제1 도전선 및 상기 제2 도전선과 연결되는 연결부를 형성하는 단계;
    를 더 포함하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제2 도전선을 형성하는 단계는 상기 제2 도전선에 상기 제1 도전선과 중첩하는 절개부를 형성하는 것을 포함하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 제1 및 제2 절연층에 접촉 구멍들을 형성하는 단계는,
    상기 제2 도전선을 드러내는 제1 접촉 구멍을 상기 제2 절연층에 형성하고, 상기 제2 도전선의 절개부와 중첩하는 영역에서 상기 제1 도전선을 드러내는 제2 접촉 구멍을 상기 제1 및 제2 절연층에 형성하는 것을 포함하는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 연결부는 상기 제1 접촉 구멍을 통해 상기 제2 도전선에 연결되고 상기 제2 접촉 구멍을 통해 상기 제1 도전선에 연결되는 표시 장치의 제조 방법.
  17. 제12항에서,
    상기 반도체층을 형성한 후, 상기 반도체층의 일부를 도체화하여 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제12항에서,
    상기 제2 도전선은 상기 제1 도전선과 중첩하게 형성되는 표시 장치의 제조 방법.
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