KR20100075059A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR20100075059A
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Abstract

전기적 특성이 개선된 박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 상기 박막 트랜지스터 기판은 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판, 게이트 드라이버 영역에 형성되고, 산화물 반도체층을 포함하는 제1 트랜지스터, 및 액티브 영역에 형성되고, 게이트선과 데이터선과 전기적으로 연결되고, 비정질 규소 반도체층을 포함하는 제2 트랜지스터를 포함한다.
박막 트랜지스터 기판, 산화물 반도체, 비정질 규소 반도체, 게이트 드라이버 영역, 액티브 영역

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor array substrate and method thereof}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 제1 및 제2 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 제1 기판(즉, 박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 제2 기판에는 하나의 공통 전극이 기판 전면을 덮고 있다.
이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터 를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 포함하는 다수의 배선을 기판 상에 형성한다.
종래의 액정 표시 장치에 따르면, 스위칭 소자의 채널 영역을 구성하는 물질에 따라 비정질 규소 박막 트랜지스터, 다결정 규소 박막 트랜지스터, 산화물 박막 트랜지스터 등으로 구분된다. 비정질 규소 박막 트랜지스터의 경우, 전하의 이동도가 약 0.5 cm2/Vs 정도로 낮지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현할 수 있다. 다결정 규소 박막 트랜지스터의 경우, 전하의 이동도가 수백 cm2/Vs 정도로 높지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현하기 어려운 문제가 있다. 한편, 산화물 박막 트랜지스터는 비정질 규소 박막 트랜지스터의 전하 이동도에 비해 2 내지 100배 정도 높지만, 아직 대면적 표시 장치에 대해 균일한 전기적 특성이 구현되지 않고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 전기적 특성이 향상된 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 일 태양(aspect)는, 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판, 게이트 드라이버 영역에 형성되고, 산화물 반도체층을 포함하는 제1 트랜지스터, 및 액티브 영역에 형성되고, 게이트선과 데이터선과 전기적으로 연결되고, 비정질 규소 반도체층을 포함하는 제2 트랜지스터를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법의 일 태양(aspect)은, 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판을 제공하는 단계, 게이트 드라이버 영역에 산화물 반도체층을 포함하는 제1 트랜지스터를 형성하고, 액티브 영역에 게이트선과 데이터선과 전기적으로 연결되고, 비정질 규소 반도체층을 포함하는 제2 트랜지스터를 형성하는 단계를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 다른 태양(aspect)은, 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판을 제공하는 단계, 게이트 드라이버 영역과 액티브 영역 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계, 제2 게이트 전극 상에 비정질 규소 반도체층을 형성하는 단계, 제1 게이트 전극 상에 산화물 반도체층을 형성하는 단계, 규소 반도체층 상에 서로 이격된 제1 소스 전극과 제1 드레인 전극을 형성하고, 산화물 반도체층 상에 서로 이격된 제2 소스 전극과 제2 드레인 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판" 은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 도면이다. 도 2는 도 1의 게이트 드라이브 영역(II)에 형성된 제1 트랜지스터의 예시적인 레이아웃을 도시한 도면이고, 도 3는 도 1의 액티브 영역(III)에 형성된 제2 트랜지스터의 예시적인 레이아웃을 도시한 도면이다. 도 4는 도 2에 도시된 제1 트랜지스터를 IVa ― IVa' 를 따라 절단한 단면과, 도 3에 도시된 제2 트랜지스터를 IVb ― IVb' 를 따라 절단한 단면을 같이 도시한 도면이다.
우선, 도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에서 사용되는 절연 기판(10)은 게이트 드라이버 영역(I)과, 액티브 영역(II)이 정의되어 있다.
게이트 드라이버 영역(I)에는, 게이트 신호를 제공하는 게이트 드라이버가 형성되어 있다. 게이트 드라이버는 적어도 하나의 제1 트랜지스터(도 4의 TR1 참조)가 형성되어 있다.
액티브 영역(II)에는, 다수의 게이트선(G1~G4), 다수의 데이터선(D1~D4), 다수의 제2 트랜지스터(도 4의 TR2 참조) 및 다수의 화소 전극(PE)이 형성되어 있다. 게이트선(G1~G4)은 대략 열 방향(y)으로 연장되어 서로가 거의 평행하고, 데이터선(D1~D4)은 대략 행 방향(x)으로 연장되어 서로가 거의 평행하다. 다수의 제2 트랜지스터는 상기 게이트 드라이버가 제공하는 게이트 신호에 의해서 제어될 수 있다. 도시되어 있는 것처럼, 각 화소 전극(PE)의 열방향(y)의 길이가 행방향(x)의 길이보다 더 길 수 있으나, 이에 한정되는 것은 아니다.
절연 기판(10)의 행방향(x)의 길이는, 열방향(y)의 길이보다 더 길 수 있다.
게이트 드라이버 영역(I)은 도시되어 있는 것처럼, 행방향(x)을 따라 연장되어 형성될 수 있다. 즉, 도면에서는 설명의 편의상 액티브 영역(II)을 기준으로 상측에만 도시하였으나, 게이트 드라이버 영역(I)은 액티브 영역(II)을 기준으로 하측에만 형성되거나, 상측 및 하측에 배치될 수 있다.
특히, 본 발명의 일 실시예에서, 제1 트랜지스터는 채널 영역을 구성하는 물질로 산화물 반도체를 사용하고, 제2 트랜지스터는 채널 영역을 구성하는 물질로 비정질 규소를 사용한다.
산화물 반도체는 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 갖고 있고, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다.
하지만, 현재의 기술 수준으로는, 산화물 반도체층을 이용한 박막 트랜지스터가 대면적 표시 장치의 전면적에 대해서 균일한 전기적 특성을 나타내지 못한다.
따라서, 본 발명에서는 대면적 표시 장치의 전면적에 대해서 균일한 전기적 특성을 갖는 비정질 규소 박막 트랜지스터를 액티브 영역(II)에 사용하고, 게이트 드라이버 영역(I)에는 산화물 박막 트랜지스터를 사용한다. 이와 같이 함으로써, 박막 트랜지스터 기판이 전체적으로 최적의 특성을 나타내도록 한다.
먼저, 도 2 및 도 4를 참조하여 제1 트랜지스터(TR1)에 대해서 설명한다.
도 2에 도시된 것처럼, 제1 트랜지스터(TR1)는 제1 게이트 전극(126), 제1 소스 전극(165) 및 이에 대응되는 제1 드레인 전극(166)을 포함한다. 제1 소스 전극(165) 및 제1 드레인 전극(166)은 채널이 형성되는 일정한 간격을 두고 형성되며, 채널의 폭(W)을 늘리기 위하여 각각 요철(凹凸) 형상으로 형성된다. 한편, 도면으로 표시하지 않았으나, 제1 트랜지스터(TR1)은 개념상 다수 개의 단위 박막 트랜지스터로 구분될 수도 있다. 하지만, 제1 트랜지스터(TR1)과 다수 개의 단위 박막 트랜지스터는 소스 전극, 드레인 전극, 게이트 전극을 갖는 3단자 소자라는 점 에서 반드시 구분할 필요는 없다.
도 4에 도시된 것처럼, 절연 기판(10) 위에 제1 게이트 전극(126)이 형성되어 있다.
제1 게이트 전극(126)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 제1 게이트 전극(126)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 제1 게이트 전극(126)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제1 게이트 전극(126)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10) 및 제1 게이트 전극(126)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 반도체층(140)이 형성되어 있다. 예를 들어 산화물 반도체층(140)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물이 사용될 수 있다. 이러한 산화물 반도체층(140)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 반도체층(140)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다. 또한, 이러한 산화물 반도체층(140)을 구성하는 물질들은 후술하는 제1 소스 전극(165), 제1 드레인 전극(166)과의 오믹 콘택(Ohmic contact) 특성이 좋으므로 별도로 오믹 콘택층을 형성할 필요가 없으므로 공정 시간을 단축할 수 있다. 또한, 산화물 반도체층(140)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.
산화물 반도체층(140) 및 게이트 절연막(30) 위에는 제1 소스 전극(165)과 제1 드레인 전극(166)이 형성되어 있다. 제1 소스 전극(165)은 산화물 반도체층(140)과 적어도 일부분이 중첩되고, 제1 드레인 전극(166)은 산화물 박막 트랜지스터의 채널부를 중심으로 제2 소스 전극(65)과 대향하며 산화물 반도체층(140)과 적어도 일부분이 중첩된다.
이러한 제1 소스 전극(165)/제1 드레인 전극(166)은 산화물 반도체층(140)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 제1 소스 전극(165)/제1 드레인 전극(166)이 산화물 반도체층(140)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 이루어질 수 있다. 따라서 산화물 반도체층(140)의 일함수가 약 5 eV 이상, 예를 들어 약 5.1 내지 5.3eV인 경우에는, 제1 소스 전극(165)/제1 드레인 전극(166)의 일함수가 약 5.3eV 이하가 되는 물질로 형성할 수 있다. 또한, 제1 소스 전극(165)/제1 드레인 전극(166)과 산화물 반도체층(140)의 일함수 값의 차이가 약 1.5eV이하인 것이 접촉 저항 특성 향상에 보다 적합할 수 있다. 따라서, 산화물 반도체층(140)과 오믹 콘택을 이루기 위하여 제1 소스 전극(165)/제1 드레인 전극(166)은 하기 표 1에 나타난 바와 같이 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다.
이하 표 1은 제1 소스 전극(165)/제1 드레인 전극(166)으로 사용되는 금속 물질의 일함수를 나타낸 표이다.
[표 1]
금속 Ni Co Ti Ag Cu Mo
일함수(eV) 5.01 5.0 4.7 4.73 4.7 4.5
금속 Al Be Nb Au Fe Se
일함수(eV) 4.08 5.0 4.3 5.1 4.5 5.11
제1 소스 전극(165)/제1 드레인 전극(166)을 이중막 또는 삼중막 구조로 형성할 수 있다. 제1 소스 전극(165)/제1 드레인 전극(166)으로 Al 또는 Al에 Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag 등이 함유된 합금을 적용할 경우, Al 또는 Al 합금의 상부 및/또는 하부에 이종막이 적층된 다층막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막이 적용될 수 있다. 합금으로 표시된 물질들에는 Mo, W, Nb, Zr, V, O, N 등이 첨가되어 있을 수 있다.
한편 제1 소스 전극(165)/제1 드레인 전극(166)으로 Cu 또는 Cu 합금을 적용할 경우에는, 제1 소스 전극(165)/제1 드레인 전극(166)과 화소 전극(82)과의 오믹 콘택 특성은 큰 문제가 없기 때문에 제1 소스 전극(165)/제1 드레인 전극(166)으로 Cu 또는 Cu 합금막과 산화물 반도체층(140)의 사이에 Mo, Ti 또는 Ta를 포함하는 막이 적용된 이중막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막이 적용될 수 있다.
산화물 반도체층(140)과 제1 소스 전극(165)/제1 드레인 전극(166) 상에는 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으로 이루어 진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
이하에서, 도 3 및 도 4를 참조하여, 제2 트랜지스터(TR2)에 대해서 설명한다. 제1 트랜지스터(TR1)를 설명할 때 미리 설명한 부분은 생략하도록 한다.
절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)로부터 분지된 제2 게이트 전극(26)을 포함한다.
그리고 절연 기판(10) 위에는 스토리지 전압을 전달하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지 배선(27, 28)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지 선(28)과, 스토리지선(28)에 비해 너비가 넓게 형성되어 스토리지선(28)에 연결된 스토리지 전극(27)을 포함한다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 이와 같은 스토리지 전극(27) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(27) 및 스토리지선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 전술하였던 제1 게이트 전극(126)과 동일한 물질로, 동시에 만들어질 수 있으나, 이에 한정되는 것은 아니다.
절연 기판(10) 및 게이트 배선(22, 26)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 비정질 규소 반도체층(40)(예를 들어, 수소화 비정질 규소일 수 있음)가 형성되어 잇다. 비정질 규소 반도체층(40)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(41, 42)이 형성되어 있다. 오믹 콘택층(41, 42)은 쌍(pair)을 이루어 비정질 규소 반도체층(40) 위에 위치할 수 있다.
상기 결과물 상에, 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 데이터 신호를 전달하는 데이터선(62), 데이터선(62)으로부터 가로 방향으로 분지된 제2 소스 전극(65), 제2 소스 전극(65)으로부터 이격된 제2 드레인 전극(66), 상기 제2 드레인 전극(66)으로부터 연장된 드레인 전극 확장부(67)를 포함한다.
제2 소스 전극(65)은 비정질 규소 반도체층(40)과 적어도 일부분이 중첩되고, 제2 드레인 전극(66)은 비정질 규소 트랜지스터의 채널부를 중심으로 제2 소스 전극(65)과 대향하며 비정질 규소 반도체층(40)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토 리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67)은 전술하였던 제2 소스 전극(165)/제2 드레인 전극(166)과 동일한 물질로, 동시에 만들어질 수 있으나, 이에 한정되는 것은 아니다.
데이터 배선(62, 65, 66, 67) 상에는 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 제2 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(82)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
도 5 내지 도 11는 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 5에 도시된 바와 같이, 게이트 드라이버 영역(I)과 액티브 영역(II)이 정의된 절연 기판(10)을 제공한다. 이어서, 액티브 영역(II) 위에 게이트 배선(22, 26), 스토리지 배선(27, 28)를 형성하고, 게이트 드라이버 영역(I) 상에 제1 게이 트 전극(126)을 형성한다.
절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱으로 이루어질 수 있다. 게이트 배선(22, 26), 스토리지 배선(27, 28) 및 제1 게이트 전극(126)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 6를 참조하면 절연 기판(10), 게이트 배선(22, 26), 스토리지 배선(27, 28) 및 제1 게이트 전극(126)위에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 게이트 절연막(30)을 형성한다.
이어서, 게이트 절연막(30) 위에 비정질 규소 반도체층(40), 오믹 콘택층(43)을 형성한다.
도 7을 참조하면, 산화물 반도체 물질(140a)을 게이트 드라이버 영역(I)과 액티브 영역(II) 상에 형성한다.
산화물 반도체 물질(140a)을 예를 들어, 스퍼터링 방식을 이용하여 증착할 수 있다. 여기서 산화물 반도체 물질(50a)으로는 Zn, In, Ga, Sn 및 이들의 조합으로 이루어진 그룹에서 선택된 물질의 산화물로 이루어진 산화물이 사용될 수 있다. 예를 들어 산화물 반도체 물질(50a)으로는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaInZnO 등의 혼합 산화물이 사용될 수 있다.
도 8을 참조하면, 산화물 반도체 물질(140a)을 식각하여, 제1 게이트 전극(126) 상에 산화물 반도체층(140)을 형성한다.
도 9을 참조하면, 게이트 절연막(30), 비정질 규소 반도체층(40), 오믹 콘택층(43), 산화물 반도체층(140) 위에 예를 들어 스퍼터링 등의 방법으로 배선용 도적막을 형성한다. 이어서, 이를 식각하여, 데이터 배선(62, 65, 66, 67), 오믹 콘택층(41, 42), 제1 소스 전극(165)/제1 드레인 전극(166)을 형성한다.
제1 소스 전극(165), 제1 드레인 전극(166)은 산화물 반도체층(140)의 채널 영역을 중심으로 이격되어 있다. 오믹 콘택층(41, 42), 제2 소스 전극(65), 제2 드레인 전극(66)은 비정질 규소 반도체층(40)의 채널 영역을 중심으로 이격되어 있다.
도 10에 도시된 바와 같이 PECVD 또는 반응성 스퍼터링 등을 이용하여 보호막(70)을 형성한다. 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극 확장부(67)을 드러내는 컨택홀(77)을 형성한다.
도 11을 참조하면, 보호막(70) 상에 화소 전극용 도전막(81)을 형성한다. 이러한 화소 전극용 도전막(81)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
다시 도 4를 참조하면, 이러한 화소 전극용 도전막(81)을 패터닝하여 화소 전극(82)을 형성한다.
이상의 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 도면이다. 본 발명의 일 실시예와 동일 또는 대응되는 점은 설명을 생략한다.
도 12를 참조하면, 본 발명의 다른 실시예에서, 게이트 드라이버 영역(I)에 형성되어 있는 제1 트랜지스터(TR1)는 복층 게이트 구조를 갖는다. 구체적으로, 제1 트랜지스터는 제1 게이트 전극(126) 상에 형성되고, 상기 제1 게이트 전극(126)과 전기적으로 연결된 제3 게이트 전극(182)를 더 포함한다. 제3 게이트 전극(182)는 컨택홀(177)을 통해서 제1 게이트 전극(126)과 연결된다. 제3 게이트 전극(182)는 화소 전극(82)과 동일한 배선 레벨(interconnection level)에 형성될 수 있다. "a 배선과 b 배선이 동일한 배선 레벨에 있다"는 의미는, a배선과 b배선이 동일한 하부층 상에 형성되어 있다는 의미이다.
또한, 제3 게이트 전극(182)은 화소 전극(82)과 동일한 물질로, 동시에 만들어질 수 있다. 즉, 보호층(70)의 일부를 식각하여 제1 게이트 전극(126)의 일부를 노출하는 컨택홀(177)과, 드레인 전극 확장부(67)의 일부를 노출하는 컨택홀(77)을 형성한다. 이어서, 보호층(70) 상에 제1 게이트 전극(126)과 전기적으로 연결된 제3 게이트 전극(182)과, 드레인 전극 확장부(67)와 전기적으로 연결된 화소 전극(82)을 동시에 형성한다.
일반적으로, 게이트 드라이버 영역(I)에 형성되어 있는 제1 트랜지스터(TR1) 가 필요한 전기적 특성은 0V에서 전류값이 낮아야 한다(즉, 0V일 때 누설전류가 없어야 한다는 것이다). 그런데, 복층 게이트 구조의 트랜지스터(도 12의 TR1)은, 단층 게이트 구조의 트랜지스터(도 4의 TR1)에 비해 0V에서의 전류값이 낮다. 제1 트랜지스터(TR1)이 단층 게이트 구조라도, 게이트 드라이버가 안정적으로 동작한다면, 복층 게이트 구조를 사용하지 않아도 무방하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 도면이다.
도 2는 도 1의 게이트 드라이브 영역(II)에 형성된 제1 트랜지스터의 예시적인 레이아웃을 도시한 도면이다.
도 3는 도 1의 액티브 영역(III)에 형성된 제2 트랜지스터의 예시적인 레이아웃을 도시한 도면이다.
도 4는 도 2에 도시된 제1 트랜지스터를 IVa ― IVa' 를 따라 절단한 단면과, 도 3에 도시된 제2 트랜지스터를 IVb ― IVb' 를 따라 절단한 단면을 같이 도시한 도면이다.
도 5 내지 도 11는 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
26: 제2 게이트 전극 27: 스토리지 전극
28: 스토리지선 30: 게이트 절연막
40: 비정질 규소 반도체층 62: 데이터선
65: 제2 소스 전극 66: 제2 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 컨택홀 82: 화소 전극
126: 제1 게이트 전극 165: 제1 소스 전극
166: 제1 드레인 전극 182: 제3 게이트 전극

Claims (10)

  1. 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판;
    상기 게이트 드라이버 영역에 형성되고, 산화물 반도체층을 포함하는 제1 트랜지스터; 및
    상기 액티브 영역에 형성되고, 게이트선과 데이터선과 전기적으로 연결되고, 비정질 규소 반도체층을 포함하는 제2 트랜지스터를 포함하는 박막 트랜지스터 기판.
  2. 제 1항에 있어서, 상기 제1 트랜지스터는
    상기 절연 기판 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극 상에 형성된 상기 산화물 반도체층과,
    상기 산화물 반도체층 상에 서로 이격되어 배치된 제1 소스 전극과 제1 드레인 전극을 포함하는 박막 트랜지스터 기판.
  3. 제 2항에 있어서,
    상기 제1 게이트 전극 상에 형성되고, 상기 제1 게이트 전극과 전기적으로 연결된 제3 게이트 전극을 더 포함하는 박막 트랜지스터 기판.
  4. 제 3항에 있어서,
    상기 제2 트랜지스터는 상기 절연 기판 상에 형성되고 상기 게이트선으로부터 분지된 제2 게이트 전극과, 상기 제2 게이트 전극 상에 형성된 상기 비정질 규소 반도체층과, 상기 비정질 규소 반도체층 상에 서로 이격되어 배치된 제2 소스 전극과 제2 드레인 전극과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 상에 형성된 보호막과, 상기 보호막 상에 형성되고 제2 드레인 전극과 전기적으로 연결된 화소 전극을 포함하고,
    상기 제1 트랜지스터의 상기 제3 게이트 전극은 상기 화소 전극과 동일한 배선 레벨에 형성되는 박막 트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 산화물 반도체층은 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 기판.
  6. 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판을 제공하는 단계;
    상기 게이트 드라이버 영역에 산화물 반도체층을 포함하는 제1 트랜지스터를 형성하고, 상기 액티브 영역에 게이트선과 데이터선과 전기적으로 연결되고, 비정질 규소 반도체층을 포함하는 제2 트랜지스터를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  7. 게이트 드라이버 영역과 액티브 영역이 정의된 절연 기판을 제공하는 단계;
    상기 게이트 드라이버 영역과 상기 액티브 영역 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 상에 비정질 규소 반도체층을 형성하는 단계;
    상기 제1 게이트 전극 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 서로 이격된 제1 소스 전극과 제1 드레인 전극을 형성하고, 상기 비정질 규소 반도체층 상에 서로 이격된 제2 소스 전극과 제2 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 7항에 있어서, 상기 산화물 반도체층을 형성하는 단계는
    상기 제1 게이트 전극이 형성된 게이트 드라이버 영역과, 상기 제2 게이트 전극 및 상기 비정질 규소 반도체층이 형성된 상기 액티브 영역 상에 산화물 반도체 물질을 형성하는 단계와,
    상기 산화물 반도체 물질을 습식 식각하여, 상기 제1 게이트 전극 상에 상기 산화물 반도체층을 완성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 소스 전극, 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극이 형성된 절연 기판 상에 보호층을 형성하는 단계와,
    상기 보호층의 일부를 식각하여 상기 제1 게이트 전극의 일부를 노출하는 제1 컨택홀과, 상기 제2 드레인 전극의 일부를 노출하는 제2 컨택홀을 형성하는 단계 와,
    상기 보호층 상에 상기 제1 게이트 전극과 전기적으로 연결된 제3 게이트 전극과, 상기 보호층 상에 상기 제2 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제 7항에 있어서,
    상기 비정질 규소 반도체층을 형성하는 단계 후에, 상기 비정질 규소 반도체층 상에 오믹 컨택층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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