KR101751560B1 - 반도체 장치 - Google Patents
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Abstract
산화물 반도체를 사용하여 형성한 박막 트랜지스터를 구비하고, 안정한 전기적 특성을 갖는 높은 신뢰성의 반도체 장치를 제조하기 위한 방법을 제공하는 데 그 목적이 있다. 반도체 장치는 게이트 절연막을 사이에 개재하여 게이트 전극과 겹치는 산화물 반도체막; 및 산화물 반도체막과 접하는 소스 전극 및 드레인 전극을 포함한다. 소스 전극 및 드레인 전극은 낮은 전기음성도를 갖는 금속, 예컨대 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 및 몰리브덴 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금을 포함한다. 소스 전극 및 드레인 전극의 수소 농도는 산화물 반도체막의 수소 농도의 1.2배, 바람직하게는 5배 이상이다.
Description
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
절연 표면 위에 형성된 반도체막을 포함하는 박막 트랜지스터는 반도체 장치를 위한 필수적인 반도체 소자이다. 박막 트랜지스터의 제조는 기판의 허용 온도 한계에 따라 제한되므로, 비교적 저온에서 형성할 수 있는 비정질 실리콘, 레이저 빔 또는 촉매 원소를 사용함으로써 결정화를 통해 얻을 수 있는 폴리실리콘 등을 활성층으로서 포함하는 박막 트랜지스터를 반도체 표시 장치를 위한 트랜지스터로서 주로 사용한다.
최근, 산화물 반도체로서 칭하는 반도체 특성을 갖는 금속 산화물은 폴리실리콘의 특징인 높은 이동도와 비정질 실리콘의 특징인 균일한 소자 특성 둘 다를 갖는 새로운 반도체 재료로서 주목받고 있다. 금속 산화물은 다양한 용도에 사용하고 있다. 예를 들어, 산화인듐은 잘 알려진 금속 산화물이고, 액정 표시 장치 등에 포함된 투명 전극의 재료로서 사용하고 있다. 반도체 특성을 갖는 이러한 금속 산화물의 예는 산화텅스텐, 산화주석, 산화인듐, 산화아연 등을 포함한다. 반도체 특성을 갖는 이러한 금속 산화물을 채널 형성 영역에 포함하는 박막 트랜지스터가 알려져 있다(특허문헌 1 및 2).
반도체 장치를 위하여 사용한 트랜지스터는 바람직하게는 시간에 따른 열화(degradation over time)로 야기되는 임계 전압의 변화가 작고, 낮은 오프-상태 전류 등을 갖는다. 시간에 따른 열화로 야기되는 임계 전압의 변화가 작은 트랜지스터를 사용하는 경우 반도체 장치의 신뢰성을 높일 수 있다. 또한, 낮은 오프-상태 전류를 갖는 트랜지스터를 사용하는 경우 반도체 장치의 전력 소비를 억제할 수 있다.
본 발명의 목적은 높은 신뢰성의 반도체 장치를 제조하기 위한 방법을 제공하는 데 있다. 본 발명의 다른 목적은 낮은 전력 소비를 갖는 반도체 장치를 제조하기 위한 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은 높은 신뢰성의 반도체 장치를 제공하는 데 있다. 본 발명의 목적은 낮은 전력 소비를 갖는 반도체 장치를 제공하는 데 있다.
본 발명자들은 산화물 반도체막에 존재하는 수소 또는 물과 같은 불순물이 시간에 걸쳐 트랜지스터에 열화, 예컨대 임계 전압의 시프트를 야기한다는 사실에 주목하였다. 이어서, 본 발명자들은 낮은 전기음성도(electronegativity)를 갖는 금속, 구체적으로 수소의 전기음성도인 2.1보다 낮은 전기음성도를 갖는 금속을 사용하여 형성한 도전막을 산화물 반도체막과 접하도록 형성하여 산화물 반도체막의 수소 또는 물과 같은 불순물이 도전막에 의해 흡수되어(게터링) 산화물 반도체막의 순도를 높이고, 트랜지스터의 시간에 따른 열화를 억제한다고 생각하였다. 도전막을 원하는 형상으로 가공하여 소스 전극 및 드레인 전극을 형성할 수 있다.
구체적으로, 본 발명의 한 실시형태에 따른 반도체 장치는 게이트 절연막을 사이에 개재하여 게이트 전극과 겹치는 산화물 반도체막, 및 산화물 반도체막과 접하는 소스 전극 및 드레인 전극을 포함한다. 소스 전극 및 드레인 전극은 낮은 전기음성도를 갖는 금속을 포함한다. 소스 전극 및 드레인 전극의 수소 농도는 산화물 반도체막의 수소 농도의 1.2배 이상, 바람직하게는 산화물 반도체막의 수소 농도의 5배 이상이다.
낮은 전기음성도를 갖는 금속으로서, 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 몰리브덴 등을 제공할 수 있다. 이러한 금속 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금은 소스 전극 및 드레인 전극을 위한 도전막으로서 사용할 수 있다. 또한, 상술한 재료는 내열성 도전 재료, 예컨대 탄탈, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 이러한 원소 중 하나 이상을 성분으로서 함유하는 합금; 이러한 원소를 성분으로서 함유하는 질화물과 조합할 수 있다.
소스 전극 및 드레인 전극은 단일 도전막 또는 적층된 복수의 도전막을 사용하여 형성할 수 있음을 알아야 한다. 적층된 복수의 도전막을 사용하여 소스 전극 및 드레인 전극을 형성하는 경우, 복수의 도전막 중 산화물 반도체막과 접하는 적어도 하나의 도전막은 낮은 전기음성도를 갖는 금속, 예컨대 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 또는 몰리브덴; 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성할 수 있다. 산화물 반도체막과 접하는 복수의 도전막 중 하나의 수소 농도는 산화물 반도체막의 수소 농도의 1.2배, 바람직하게는 5배 이상이다.
수분 또는 수소와 같은 불순물을 제거함으로써 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체를 얻을 수 있는 경우, 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
도전막에 의해 흡수된 수소 또는 물과 같은 불순물은 도전막에 함유된 낮은 전기음성도를 갖는 금속과 쉽게 조합된다. 도전막의 금속과 화학적 결합을 갖는 불순물은, 불순물이 도전막에 의해 흡수된 후 금속과의 결합이 안정되기 때문에, 도전막에 고용체로서 존재하는 수소에 비해 방출되기 쉽지 않다. 따라서, 본 발명의 한 실시형태에 따른 반도체 장치에서, 수소 또는 물과 같은 불순물이 트랜지스터에 포함된 소스 전극 및 드레인 전극에 포획되어 있는 상태가 유지되고, 소스 전극 및 드레인 전극의 수소 농도는 산화물 반도체막의 수소 농도보다 높다. 구체적으로, 소스 전극 및 드레인 전극의 수소 농도는 산화물 반도체막의 수소 농도의 1.2배, 바람직하게는 5배 이상이다.
구체적으로, 도전막의 수소 농도는 1×1019/㎤ 이상, 바람직하게는 5×1018/㎤ 이상, 더욱 바람직하게는 5×1017/㎤ 이상이고, 산화물 반도체막의 수소 농도의 1.2배, 바람직하게는 5배 이상이다. 도전막의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정한 값이다.
산화물 반도체막 및 도전막의 수소 농도의 분석을 기술한다. 산화물 반도체막 및 도전막의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정한다. 원칙적으로 SIMS 분석으로 샘플의 표면 근방 또는 상이한 재료를 사용하여 형성한 적층막들 간의 계면 근방에서 데이터를 얻는 것을 어렵다고 알려져 있다. 따라서, SIMS로 두께 방향에서 막들의 수소 농도 분포를 분석하는 경우, 막들이 제공되어 있고, 거의 동일한 강도를 얻을 수 있는 영역에서의 평균값(크게 변하지 않음)을 수소 농도로서 채택한다. 또한, 막의 두께가 작은 경우, 서로 인접한 막들의 수소 농도의 영향으로 인해 몇몇 경우 거의 동일한 강도를 얻을 수 있는 영역을 발견할 수 없다. 이 경우, 막들이 제공되어 있는 영역의 수소 농도의 최댓값 또는 최솟값을 막의 수소 농도로서 채택한다. 또한, 막들이 제공되어 있는 영역에 최댓값을 갖는 산 형상(mountain-shaped) 피크 및 최솟값을 갖는 골 형상(valley-shaped) 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채택한다.
트랜지스터는 보텀-게이트 트랜지스터, 톱-게이트 트랜지스터, 또는 보텀-컨택트 트랜지스터일 수 있다. 보텀-게이트 트랜지스터는 절연 표면 위의 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막을 사이에 제공하여 게이트 전극과 겹치는 산화물 반도체막; 산화물 반도체막 위의 소스 전극 및 드레인 전극; 소스 전극, 드레인 전극 및 산화물 반도체막 위의 절연막을 포함한다. 톱-게이트 트랜지스터는 절연 표면 위의 산화물 반도체막; 산화물 반도체막 위의 게이트 절연막; 게이트 절연막 위에서 산화물 반도체막과 겹치고, 도전막으로서 기능하는 게이트 전극; 소스 전극; 드레인 전극; 및 소스 전극, 드레인 전극 및 산화물 반도체막 위의 절연막을 포함한다. 보텀-컨택트 트랜지스터는 절연 표면 위의 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 소스 전극 및 드레인 전극; 소스 전극 및 드레인 전극 위에 있고, 게이트 절연막을 사이에 제공하여 게이트 전극과 겹치는 산화물 반도체막; 및 소스 전극, 드레인 전극 및 산화물 반도체막 위의 절연막을 포함한다.
낮은 전기음성도를 갖는 금속 중 티타늄, 몰리브덴, 및 텅스텐은 산화물 반도체막에 대하여 낮은 접촉 저항을 가짐을 알아야 한다. 그러므로 티타늄, 몰리브덴, 또는 텅스텐을 산화물 반도체막과 접하는 도전막에 사용하여, 산화물 반도체막의 불순물을 감소시킬 수 있고, 산화물 반도체막에 대하여 낮은 접촉 저항을 갖는 소스 전극 및 드레인 전극을 형성할 수 있다.
상술한 구조 외에, 소스 전극 및 드레인 전극용으로 노출된 도전막을 불활성 가스 분위기에서 가열 처리할 수 있어, 산화물 반도체막의 수소 또는 물과 같은 불순물의 게터링(gettering)을 촉진할 수 있다. 게터링을 촉진하기 위한 가열 처리의 온도 범위는 바람직하게는 100℃ 이상 350℃ 이하, 더욱 바람직하게는 220℃ 이상 280℃ 이하이다. 가열 처리를 수행함으로써, 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 계면의 근방에 존재하는 수분 또는 수소와 같은 불순물은 낮은 전기음성도를 갖는 금속을 사용하여 형성한 도전막을 통해 쉽게 게터링할 수 있다.
스퍼터링 등으로 형성한 산화물 반도체막은 다량의 수소 또는 물을 불순물로서 포함한다는 점이 밝혀졌음을 알아야 한다. 본 발명의 한 실시형태에 따르면, 산화물 반도체막의 수분 또는 수소와 같은 불순물을 감소시키기 위하여, 산화물 반도체막을 형성한 후, 노출된 산화물 반도체막을 환원 분위기(reduced atmosphere), 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어 분위기(공동 감쇠 레이저 분광법(CRDS: cavity ring-down laser spectroscopy) 시스템의 노점 계측기를 사용하여 측정을 수행하는 경우 수분 함량이 20ppm 이하(노점 변환, -55℃), 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기)에서 가열 처리한다. 가열 처리는 바람직하게는 500℃ 이상 750℃ 이하(또는 유리 기판의 왜곡점 이하)의 온도에서 수행한다. 이러한 가열 처리는 사용하는 기판의 허용 온도 한계를 초과하지 않는 온도에서 수행함을 알아야 한다. 가열 처리를 통한 물 또는 수소의 제거 효과는 열 탈착 분광법(TDS: thermal desorption spectroscopy)으로 확인한다.
가열 처리를 위하여 로(furnace) 또는 급속 열 어닐링법(RTA법)에서의 가열 처리를 이용한다. RTA법으로서, 램프 광원을 사용하는 방법 또는 기판을 가열된 가스 중으로 이동시키면서 단시간 동안 가열 처리를 수행하는 방법을 이용할 수 있다. RTA법을 이용하면, 가열 처리에 필요한 시간을 0.1시간보다 짧게 할 수도 있다.
산화물 반도체막 주위에 있는 수소 또는 물은 스퍼터링 등에 의한 막 형성 시뿐만 아니라 막 형성 후에도 산화물 반도체막에 의해 쉽게 흡수된다. 물 또는 수소는 도너(donor) 준위를 쉽게 형성하고, 따라서 산화물 반도체 자체에서 불순물로서 기능한다. 그러므로 본 발명의 한 실시형태에 따르면, 소스 전극 및 드레인 전극을 형성한 후, 소스 전극, 드레인 전극 및 산화물 반도체막을 덮기 위하여 높은 장벽 특성을 갖는 절연 재료를 사용하여 절연막을 형성할 수 있다. 바람직하게는 높은 장벽 특성을 갖는 절연 재료를 절연막에 사용한다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 적층된 복수의 절연막을 사용하는 경우, 장벽 특성을 갖는 절연막의 질소 비율보다 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막에 더 가까운 쪽에 형성한다. 이어서, 소스 전극, 드레인 전극 및 산화물 반도체막과 겹치도록 장벽 특성을 갖는 절연막을 형성하는데, 더 낮은 질소 비율을 갖는 절연막은 장벽 특성을 갖는 절연막과 소스 전극, 드레인 전극 및 산화물 반도체막 사이에 있다. 장벽 특성을 갖는 절연막을 사용하는 경우, 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 수분 또는 수소와 같은 불순물이 침입하는 것을 방지할 수 있다.
또한, 게이트 전극과 산화물 반도체막 사이에, 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막 및 더 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 적층시킨 구조를 갖도록 게이트 절연막을 형성할 수 있다. 산화 실리콘막 또는 산화 질화 실리콘막과 같은 절연막은 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성한다. 장벽 특성을 갖는 절연막을 사용하여, 수분 또는 수소와 같은 분위기 중의 불순물 혹은 알칼리 금속 또는 중금속과 같은 기판에 포함된 불순물이 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다.
산화물 반도체로서, 4-성분 금속 산화물, 예컨대 In-Sn-Ga-Zn-O계 산화물 반도체, 3-성분 금속 산화물, 예컨대 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 및 Sn-Al-Zn-O계 산화물 반도체, 또는 2-성분 금속 산화물, 예컨대 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체를 사용할 수 있다. 본 명세서에서, 예를 들어 In-Sn-Ga-Zn-O계 산화물 반도체는 인듐(In), 주석(Sn), 갈륨(Ga) 및 아연(Zn)을 포함하는 금속 산화물을 의미함을 알아야 한다. 조성비에 대한 특별한 제한은 없다. 상술한 산화물 반도체는 실리콘을 포함할 수 있다.
대안으로, 산화물 반도체는 화학식 InMO3(ZnO)m(m＞0)으로 표현할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다.
산화물 반도체에 함유된 수소 또는 물과 같은 불순물을 제거하는데, 구체적으로 2차 이온 질량 분석법(SIMS)으로 측정한 산화물 반도체의 수소 농도의 값은 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 더욱 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 미만이고, 수소 농도가 충분히 감소한 고도로 정제된 산화물 반도체막을 사용함으로써 트랜지스터의 오프-상태 전류를 감소시킬 수 있다.
구체적으로, 고도로 정제된 산화물 반도체막을 활성층으로서 사용하는 트랜지스터의 낮은 오프-상태 전류는 다양한 실험으로 증명할 수 있다. 예를 들어, 소자의 채널 폭이 1×106㎛이고, 그 채널 길이가 10㎛인 경우에도, 오프-상태 전류(게이트 전극과 소스 전극 사이의 전압이 0V 이하인 경우의 드레인 전류)는 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V인 범위에서 1×10-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭으로 오프-상태 전류를 나누는 방식으로 계산하는 수치 값에 대응하는 오프-상태 전류 밀도는 100zA/㎛ 이하임을 알게 된다. 또한, 커패시터 및 트랜지스터가 서로 접속되어 있고, 커패시터에 유입되거나 커패시터로부터 유출되는 전하가 트랜지스터에 의해 제어되는 회로를 사용하여 오프-상태 전류 밀도를 측정한다. 측정 시, 고도로 정제된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하고, 트랜지스터의 오프-상태 전류 밀도는 단위 시간당 커패시터의 전하량에서의 변화로 측정한다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우 수십 yA/㎛의 더 낮은 오프-상태 전류 밀도를 얻음을 알게 된다. 따라서, 본 발명의 한 실시형태에 따른 반도체 장치에서, 고도로 정제된 산화물 반도체막을 활성층으로서 사용하는 트랜지스터의 오프-상태 전류 밀도는 소스 전극과 드레인 전극 사이의 전압에 따라 100 yA/㎛ 이하, 바람직하게는 10 yA/㎛ 이하, 더욱 바람직하게는 1 yA/㎛ 이하로 설정할 수 있다. 따라서, 고도로 정제된 산화물 반도체막을 활성층으로서 사용하는 트랜지스터의 오프-상태 전류는 결정도(crystallinity)를 갖는 실리콘을 사용하는 트랜지스터보다 상당히 낮다.
높은 신뢰성의 반도체 장치를 제조하기 위한 방법을 제공할 수 있다. 낮은 전력 소비를 갖는 반도체 장치를 제조하기 위한 방법을 제공할 수 있다. 높은 신뢰성의 반도체 장치를 제공할 수 있다. 낮은 전력 소비를 갖는 반도체 장치를 제공할 수 있다.
도 1a 내지 1c는 반도체 장치의 구조를 나타내는 도면이다.
도 2a 내지 2e는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 3a 내지 3c는 반도체 장치의 구조를 나타내는 도면이다.
도 4a 및 4b는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 5a 내지 5e는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 6은 박막 트랜지스터의 상면도이다.
도 7a 및 7b는 박막 트랜지스터의 단면도이고, 도 7c는 박막 트랜지스터의 상면도이다.
도 8a 내지 8e는 박막 트랜지스터의 단면도이다.
도 9는 박막 트랜지스터의 상면도이다.
도 10의 A 내지 C는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 11의 A 및 B는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12의 A 및 B는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 13은 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 14는 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 15는 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 16a는 전자 페이퍼의 상면도이고, 도 16b는 그 단면도이다.
도 17a 및 17b는 반도체 장치의 블록도이다.
도 18a는 신호선 구동 회로의 구조를 나타내는 도면이고, 도 18b는 그 타이밍 차트이다.
도 19a 및 19b는 각각 시프트 레지스터의 구조를 나타내는 회로도이다.
도 20a는 시프트 레지스터의 회로도이고, 도 20b는 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 21은 액정 표시 장치의 단면도이다.
도 22는 발광 장치의 단면도이다.
도 23a 내지 23c는 각각 액정 표시 장치의 모듈의 구조를 나타내는 도면이다.
도 24의 A 내지 F는 각각 반도체 장치를 포함하는 전자 장치를 나타내는 도면이다.
도 25는 산화물 반도체를 사용하여 형성한 역 스태거형 박막 트랜지스터의 단면도이다.
도 26a 및 26b는 도 25의 라인 A-A'에 따른 단면의 에너지 밴드 다이어그램(계통도)이다.
도 27a는 게이트(GI)에 플러스 전위(+VG)가 인가되어 있는 상태를 나타내는 다이어그램이고, 도 27b는 게이트(GI)에 마이너스 전위(-VG)가 인가되어 있는 상태를 나타내는 다이어그램이다.
도 28은 진공 준위, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화도(χ) 간의 관계를 나타내는 다이어그램이다.
도 29a 및 29b는 SIMS에 의한 수소의 2차 이온 강도의 분석 결과를 도시한다.
도 30a 및 30b는 SIMS에 의한 수소의 2차 이온 강도의 분석 결과를 도시한다.
도 2a 내지 2e는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 3a 내지 3c는 반도체 장치의 구조를 나타내는 도면이다.
도 4a 및 4b는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 5a 내지 5e는 반도체 장치의 제조 방법을 나타내는 도면이다.
도 6은 박막 트랜지스터의 상면도이다.
도 7a 및 7b는 박막 트랜지스터의 단면도이고, 도 7c는 박막 트랜지스터의 상면도이다.
도 8a 내지 8e는 박막 트랜지스터의 단면도이다.
도 9는 박막 트랜지스터의 상면도이다.
도 10의 A 내지 C는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 11의 A 및 B는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12의 A 및 B는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 13은 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 14는 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 15는 반도체 장치의 제조 방법을 나타내는 상면도이다.
도 16a는 전자 페이퍼의 상면도이고, 도 16b는 그 단면도이다.
도 17a 및 17b는 반도체 장치의 블록도이다.
도 18a는 신호선 구동 회로의 구조를 나타내는 도면이고, 도 18b는 그 타이밍 차트이다.
도 19a 및 19b는 각각 시프트 레지스터의 구조를 나타내는 회로도이다.
도 20a는 시프트 레지스터의 회로도이고, 도 20b는 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 21은 액정 표시 장치의 단면도이다.
도 22는 발광 장치의 단면도이다.
도 23a 내지 23c는 각각 액정 표시 장치의 모듈의 구조를 나타내는 도면이다.
도 24의 A 내지 F는 각각 반도체 장치를 포함하는 전자 장치를 나타내는 도면이다.
도 25는 산화물 반도체를 사용하여 형성한 역 스태거형 박막 트랜지스터의 단면도이다.
도 26a 및 26b는 도 25의 라인 A-A'에 따른 단면의 에너지 밴드 다이어그램(계통도)이다.
도 27a는 게이트(GI)에 플러스 전위(+VG)가 인가되어 있는 상태를 나타내는 다이어그램이고, 도 27b는 게이트(GI)에 마이너스 전위(-VG)가 인가되어 있는 상태를 나타내는 다이어그램이다.
도 28은 진공 준위, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화도(χ) 간의 관계를 나타내는 다이어그램이다.
도 29a 및 29b는 SIMS에 의한 수소의 2차 이온 강도의 분석 결과를 도시한다.
도 30a 및 30b는 SIMS에 의한 수소의 2차 이온 강도의 분석 결과를 도시한다.
이하에서, 본 발명의 실시형태는 첨부한 도면을 참조하여 상세하게 기술한다. 그러나 본 발명은 이하의 기재에 한정하지 않고, 본 기술분야의 통상의 기술자는 본 발명의 사상 및 범위를 벗어나지 않으면서 형태 및 세부 사항을 다양한 방식으로 변경할 수 있음을 쉽게 이해한다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하는 것으로서 해석해서는 안 된다.
본 발명은 마이크로프로세서, 화상 처리 회로와 같은 집적 회로, RF 태그, 및 반도체 표시 장치를 포함하는 임의의 종류의 반도체 장치의 제조에 적용할 수 있다. 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 임의의 장치를 의미하고, 반도체 표시 장치, 반도체 회로 및 전자 장치는 모두 반도체 장치의 범주에 포함한다. 반도체 표시 장치는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공되어 있는 발광 장치, 전자 페이퍼, 디지털 마이크로미러 장치(DMD), 플라즈마 표시 패널(PDP), 전계 방출 디스플레이(FED), 및 반도체막을 사용하는 회로 소자가 구동 회로에 포함되어 있는 다른 반도체 표시 장치를 그 범주에 포함한다.
(실시형태 1)
채널-에칭(channel-etched) 구조를 갖는 보텀 게이트 박막 트랜지스터를 예로서 이용하고, 본 발명의 한 실시형태에 따른 반도체 장치에 포함된 트랜지스터의 구조를 기술한다.
도 1a는 박막 트랜지스터(110)의 단면도를 나타내고, 도 1c는 도 1a에 도시한 박막 트랜지스터(110)의 상면도를 나타낸다. 도 1c의 파선 A1-A2에 따른 단면도는 도 1a에 대응함을 알아야 한다.
박막 트랜지스터(110)는 절연 표면을 갖는 기판(100) 위에 형성된 게이트 전극(101), 게이트 전극(101) 위의 게이트 절연막(102), 게이트 절연막(102) 위에서 게이트 전극(101)과 겹치는 산화물 반도체막(108), 및 산화물 반도체막(108) 위에 형성된 한 쌍의 소스 전극(106) 및 드레인 전극(107)을 포함한다. 또한, 박막 트랜지스터(110)는 산화물 반도체막(108) 위에 형성된 절연막(109)을 구성 요소로서 포함할 수 있다. 박막 트랜지스터(110)는 소스 전극(106)과 드레인 전극(107) 사이의 산화물 반도체막(108)의 일부가 에칭되어 있는 채널-에칭 구조를 갖는다. 기초막으로서 기능하는 절연막은 게이트 전극(101)과 기판(100) 사이에 제공할 수 있다.
섬 형상의 산화물 반도체막(108)은, 산화물 반도체 타깃을 사용하여 스퍼터링법으로 산화물 반도체막을 형성한 후, 에칭 등으로 산화물 반도체막을 원하는 형상으로 가공하는 방식으로 형성한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어 아르곤)와 산소를 포함하는 분위기에서 스퍼터링법으로 형성할 수 있다. 섬 형상의 산화물 반도체막(108)의 두께는 10㎚ 이상 300㎚ 이하, 바람직하게는 20㎚ 이상 100㎚ 이하로 설정한다.
전술한 산화물 반도체를 산화물 반도체막(108)에 사용할 수 있다.
산화물 반도체에 함유된 수소 또는 물과 같은 불순물을 제거하여 2차 이온 질량 분석법(SIMS)으로 측정한 산화물 반도체의 수소 농도의 값이 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 더욱 바람직하게는 5×1017/㎤ 이하인, 수소 농도가 충분히 감소한 고도로 정제된 산화물 반도체막을 사용함으로써 트랜지스터의 오프-상태 전류를 감소시킬 수 있다.
본 실시형태에서, 산화물 반도체막(108)으로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 스퍼터링법으로 얻는 30㎚의 두께를 갖는 In-Ga-Zn-O계 비단결정막을 사용한다.
소스 전극 및 드레인 전극을 위한 도전막을 섬 형상의 산화물 반도체막(108) 위에 형성한 후, 에칭 등으로 도전막을 패터닝하여 소스 전극(106) 및 드레인 전극(107)을 형성한다. 상술한 패터닝으로 소스 전극(106) 및 드레인 전극(107)을 형성하는 경우, 섬 형상의 산화물 반도체막(108)의 노출된 부분이 몇몇 경우 부분적으로 에칭된다. 따라서, 도 1a에 도시한 바와 같이 소스 전극(106)과 드레인 전극(107) 사이에 위치하는 산화물 반도체막(108)의 영역이 부분적으로 에칭되는 경우, 그 영역의 두께는 소스 전극(106) 또는 드레인 전극(107)과 겹치는 영역의 두께보다 작아진다.
소스 전극(106) 및 드레인 전극(107)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하고, 소스 전극(106) 및 드레인 전극(107)의 수소 농도는 산화물 반도체막(108)의 수소 농도의 1.2배, 바람직하게는 5배 이상이다.
구체적으로, 소스 전극(106) 및 드레인 전극(107)의 수소 농도는 1×1019/㎤ 이상, 바람직하게는 5×1018/㎤ 이상, 더욱 바람직하게는 5×1017/㎤ 이상이고, 산화물 반도체막(108)의 수소 농도의 1.2배, 바람직하게는 5배 이상이다. 소스 전극(106) 및 드레인 전극(107)의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정한 값이다.
낮은 전기음성도를 갖는 금속으로서, 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 몰리브덴 등을 제공할 수 있다. 이러한 금속 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금을 소스 전극(106) 및 드레인 전극(107)으로서 사용할 수 있다. 또한, 상술한 재료는 내열성 도전 재료, 예컨대 탄탈, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 이러한 원소 중 하나 이상을 성분으로서 함유하는 합금; 또는 이러한 원소를 성분으로서 함유하는 질화물과 조합할 수 있다.
본 발명의 한 실시형태에서, 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 소스 전극(106) 및 드레인 전극(107)에 사용하므로, 산화물 반도체막(108), 게이트 절연막(102), 또는 산화물 반도체막(108)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 소스 전극(106) 및 드레인 전극(107)을 형성하기 위한 도전막을 통해 쉽게 게터링할 수 있다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(108)을 얻을 수 있고, 불순물에 기인한 트랜지스터(110)의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
낮은 전기음성도를 갖는 금속 중 티타늄, 몰리브덴, 및 텅스텐은 산화물 반도체막(108)에 대하여 낮은 접촉 저항을 가짐을 알아야 한다. 그러므로 티타늄, 몰리브덴, 또는 텅스텐을 소스 전극(106) 및 드레인 전극(107)을 형성하기 위한 도전막에 사용하여, 산화물 반도체막(108)의 불순물을 감소시킬 수 있고, 산화물 반도체막(108)에 대하여 낮은 접촉 저항을 갖는 소스 전극(106) 및 드레인 전극(107)을 형성할 수 있다.
또한, 산화물 반도체막을 형성하는 시점에서 2차 이온 질량 분석법(SIMS)에 의한 산화물 반도체막의 수소 농도는 대략 1020/㎤인 것으로 관찰된다. 본 발명에서, 산화물 반도체에 불가피하게 존재하고, 도너 준위를 형성하는 물 또는 수소와 같은 불순물을 제거하여, 산화물 반도체막은 고도로 정제되어 i형(진성) 반도체막이 된다. 또한, 물 또는 수소의 제거로, 산화물 반도체의 성분 중 하나인 산소도 감소한다. 따라서, 본 발명의 기술적 사상 중 하나로서, 산소를 함유하는 절연막을 산화물 반도체막과 접하도록 형성하여, 산소 결손(oxygen vacancy)을 갖는 산화물 반도체막에 산소를 충분히 공급한다.
산화물 반도체막의 수소량은 적을수록 바람직하고, 산화물 반도체의 캐리어도 적을수록 바람직하다. 즉, 지표로서의 수소 농도는 1×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 더욱 바람직하게는 5×1017/㎤ 이하 또는 1×1016/㎤ 이하이다. 또한, 캐리어 밀도는 1×1014/㎤ 이하, 바람직하게는 1×1012/㎤ 이하이다. 더욱 이상적으로는, 캐리어 밀도는 실질적으로 0이다. 본 발명에서, 산화물 반도체막의 캐리어 밀도는 가능한 한 감소시키고, 이상적인 캐리어 밀도는 실질적으로 0이고, 따라서 산화물 반도체막은 TFT의 소스 전극 및 드레인 전극으로부터 공급된 캐리어가 통과하는 경로로서 기능한다.
산화물 반도체막의 캐리어 농도를 가능한 한 1×1011/㎤ 미만 및 이상적으로는 실질적으로 0으로 감소시키고, 결과적으로 TFT의 오프-상태 전류를 가능한 한 낮게 감소시킬 수 있다.
절연막(109)은 섬 형상의 산화물 반도체막(108), 소스 전극(106) 및 드레인 전극(107)과 접하도록 스퍼터링법으로 형성한다. 본 실시형태에서, 절연막(109)은 스퍼터링법으로 형성한 100㎚ 두께의 질화 실리콘막이 스퍼터링법으로 형성한 200㎚ 두께의 산화 실리콘막 위에 적층되어 있는 구조를 갖도록 형성한다.
도 1a에서, 단층 도전막을 사용하여 소스 전극(106) 및 드레인 전극(107)을 형성하는 경우를 기술함을 알아야 한다. 그러나 본 발명의 한 실시형태는 이러한 구조에 한정하지 않고, 예를 들어 적층된 복수의 도전막을 사용하여 소스 전극(106) 및 드레인 전극(107)을 형성할 수 있다. 도 1b는 소스 전극(106) 및 드레인 전극(107) 각각이 적층되어 있는 제1 도전막(105a) 및 제2 도전막(105b)을 구비하는 경우의 트랜지스터의 단면도이다. 도 1b에서, 도 1a에 도시한 트랜지스터(110)와 유사한 기능을 갖는 부분은 동일한 참조부호로 표기함을 알아야 한다.
도 1b에 도시한 트랜지스터의 소스 전극(106) 및 드레인 전극(107)은, 섬 형상의 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극을 위한 제1 도전막(105a) 및 제2 도전막(105b)을 적층하고, 이어서 이러한 도전막들을 에칭 등으로 패터닝하는 방식으로 형성한다. 따라서, 소스 전극(106) 및 드레인 전극(107) 각각은 산화물 반도체막(108)과 접하는 제1 도전막(105a) 및 제1 도전막(105a) 위에 적층된 제2 도전막(105b)을 구비한다. 게다가, 제1 도전막(105a)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하고, 제1 도전막(105a)의 수소 농도는 산화물 반도체막(108)의 수소 농도의 1.2배, 바람직하게는 5배 이상이다.
구체적으로, 제1 도전막(105a)의 수소 농도가 1×1019/㎤ 이상, 바람직하게는 5×1018/㎤ 이상, 더욱 바람직하게는 5×1017/㎤ 이상인 경우, 제1 도전막(105a)의 수소 농도는 산화물 반도체막(108)의 수소 농도의 1.2배, 바람직하게는 5배 이상이다. 제1 도전막(105a)의 수소 농도는 2차 이온 질량 분석법(SIMS)으로 측정한 값이다.
구체적으로, 제2 도전막(105b)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐; 임의의 이러한 금속 재료를 주성분으로서 함유하는 합금 재료; 또는 임의의 이러한 금속을 함유하는 질화물을 사용하는 하나 이상의 도전막을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 제2 도전막(105b)의 경우, 나중의 공정에서 수행하는 가열 처리의 온도를 견딜 수 있다면 알루미늄 또는 구리도 그러한 금속 재료로서 사용할 수 있음을 알아야 한다. 알루미늄 또는 구리는 내열성 및 부식성의 문제를 방지하기 위하여 바람직하게는 고융점 금속(refractory metal) 재료와 조합하여 사용한다. 고융점 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다. 대안으로, 산화인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨의 투광성 산화물 도전막을 제2 도전막(105b)으로서 사용할 수 있다.
특히, 알루미늄 또는 구리와 같은 낮은 저항률 재료를 제2 도전막(105b)에 사용하는 경우, 제1 도전막(105a) 및 제2 도전막(105b)을 사용하여 형성하는 소스 전극(106) 및 드레인 전극(107)의 합성 저항을 감소시킬 수 있다.
낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 산화물 반도체막(108)과 접하는 제1 도전막(105a)을 형성하는 경우, 도 1a처럼 산화물 반도체막(108), 게이트 절연막(102), 또는 산화물 반도체막(108)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제2 도전막(105b)을 통해 쉽게 게터링할 수 있다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(108)을 얻을 수 있고, 불순물에 기인한 트랜지스터(110)의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
낮은 전기음성도를 갖는 금속 중 티타늄, 몰리브덴, 및 텅스텐은 산화물 반도체막(108)에 대하여 낮은 접촉 저항을 가짐을 알아야 한다. 그러므로 티타늄, 몰리브덴, 또는 텅스텐을 제1 도전막(105a)에 사용하여, 산화물 반도체막(108)의 불순물을 감소시킬 수 있고, 산화물 반도체막(108)에 대하여 낮은 접촉 저항을 갖는 소스 전극(106) 및 드레인 전극(107)을 형성할 수 있다.
다음으로, 도 1b에 도시한 채널-에칭 구조를 갖는 보텀 게이트 박막 트랜지스터를 예로서 이용하고, 반도체 장치의 더욱 상세한 구조 및 그 제조 방법은 도 2a 내지 2e 및 도 3a 내지 3c를 참조하여 기술한다.
도 2a에 도시한 바와 같이, 기판(100) 위에 게이트 전극(101)을 형성한다.
기판(100)과 게이트 전극(101) 사이에 기초막으로서 기능하는 절연막을 형성할 수 있다. 기초막으로서, 예를 들어 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 및 질화 산화 알루미늄막 중 어느 하나의 단층 또는 복수의 적층된 층을 사용할 수 있다. 특히, 높은 장벽 특성을 갖는 절연막, 예를 들어 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막을 기초막에 사용하여, 분위기 중의 불순물, 예컨대 수분 또는 수소, 또는 기판(100)에 포함된 불순물, 예컨대 알칼리 금속 또는 중금속이 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다.
본 명세서에서, 산화질화물은 질소보다 산소를 많이 포함하는 물질을 의미하고, 질화산화물은 산소보다 질소를 많이 포함하는 물질을 의미한다.
게이트 전극(101)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐; 임의의 이러한 금속 재료를 주성분으로서 함유하는 합금 재료; 또는 임의의 이러한 금속을 함유하는 질화물을 사용하는 하나 이상의 도전막을 사용하여 단층 또는 적층으로 형성할 수 있다. 알루미늄 또는 구리는 나중의 공정에서 수행하는 가열 처리의 온도를 견딜 수 있다면 그러한 금속 재료로서 또한 사용할 수 있음을 알아야 한다. 알루미늄 또는 구리는 내열성 또는 부식성의 문제를 방지하기 위하여 바람직하게는 고융점 금속 재료와 조합한다. 고융점 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다.
예를 들어, 게이트 전극(101)의 2층 구조로서, 알루미늄막 위에 몰리브덴막이 적층되어 있는 2층 구조, 구리막 위에 몰리브덴막이 적층되어 있는 2층 구조, 구리막 위에 질화 티타늄막 또는 질화 탄탈막이 적층되어 있는 2층 구조, 및 질화 티타늄막 및 몰리브덴막이 적층되어 있는 2층 구조가 바람직하다. 게이트 전극(101)의 3층 구조로서, 중간층에서의 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 알루미늄과 네오디뮴의 합금막 및 상부층과 하부층에서의 텅스텐막, 질화 텅스텐막, 질화 티타늄막, 및 티타늄막 중 임의의 것을 포함하는 적층 구조가 바람직하다.
또한, 산화인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등의 투광성 산화물 도전막을 게이트 전극(101)으로서 사용하여 화소부의 개구율을 높일 수 있다.
게이트 전극(101)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚이다. 본 실시형태에서, 텅스텐 타깃을 사용하여 스퍼터링법으로 150㎚의 두께를 갖도록 게이트 전극을 위한 도전막을 형성한 후, 에칭으로 도전막을 원하는 형상으로 가공(패터닝)하여 게이트 전극(101)을 형성한다.
다음으로, 게이트 전극(101) 위에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)은 플라즈마 강화 CVD법, 스퍼터링법 등에 의한 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막 또는 산화 탄탈막의 단층 또는 이들의 적층된 층을 갖도록 형성할 수 있다. 게이트 절연막(102)은 수분 또는 수소와 같은 불순물을 가능한 한 적게 포함하는 것이 바람직하다. 게이트 절연막(102)은 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막 및 더 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막이 적층되어 있는 구조를 가질 수 있다. 이 경우, 산화 실리콘막 또는 산화 질화 실리콘막과 같은 절연막은 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성한다. 높은 장벽 특성을 갖는 절연막으로서, 예를 들어 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 제공할 수 있다. 장벽 특성을 갖는 절연막을 사용하여, 분위기 중의 불순물, 예컨대 수분 또는 수소, 또는 기판에 포함된 불순물, 예컨대 알칼리 금속 또는 중금속이 산화물 반도체막, 게이트 절연막(102), 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다. 또한, 더 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막과 접하도록 형성하여, 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막이 산화물 반도체막과 직접 접하는 것을 방지할 수 있다.
본 실시형태에서, 게이트 절연막(102)은 스퍼터링법으로 형성한 100㎚ 두께의 산화 실리콘막이 스퍼터링법으로 형성한 50㎚ 두께의 질화 실리콘막 위에 적층되어 있는 구조를 갖도록 형성한다.
다음으로, 게이트 절연막(102) 위에 산화물 반도체막을 형성한다. 산화물 반도체막은 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어 아르곤)와 산소를 포함하는 분위기에서 스퍼터링법으로 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하기 전에, 게이트 절연막(102)의 표면에 부착된 먼지는 바람직하게는 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링으로 제거함을 알아야 한다. 역 스퍼터링은 타깃 측에 전압을 인가하지 않으면서 RF 전원을 사용하여 아르곤 분위기에서 기판 측에 전압을 인가하여 기판 근방에 플라즈마를 발생시켜 표면을 개질하는 방법을 의미한다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기 등을 사용할 수 있음을 알아야 한다. 대안으로, 아르곤 분위기에 산소, 아산화질소 등을 첨가하여 사용할 수 있다. 대안으로, 아르곤 분위기에 염소, 탄소 테트라플루오라이드 등을 첨가하여 사용할 수 있다.
산화물 반도체막을 위하여, 전술한 산화물 반도체를 사용할 수 있다.
산화물 반도체막의 두께는 10㎚ 내지 300㎚, 바람직하게는 20㎚ 내지 100㎚로 설정한다. 본 실시형태에서, 산화물 반도체막으로서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1 또는 1:1:2의 몰비)을 사용하여 스퍼터링법으로 얻는 30㎚의 두께를 갖는 In-Ga-Zn-O계 비단결정막을 사용한다. 본 실시형태에서, DC 스퍼터링법을 이용하고, 아르곤의 유량은 30sccm이고, 산소의 유량은 15sccm이고, 기판 온도는 실온이다.
게이트 절연막(102) 및 산화물 반도체막은 대기에 노출하지 않으면서 연속으로 형성할 수 있다. 대기에 노출하지 않는 연속적인 형성으로 대기 성분 또는 대기 중에 부유하는 불순물 요소, 예컨대 물, 탄화수소 등에 의해 오염되지 않는 적층된 층들 사이의 각각의 계면을 얻을 수 있다. 그러므로 박막 트랜지스터의 특성 변동을 감소시킬 수 있다.
다음으로, 도 2a에 도시한 바와 같이, 에칭 등으로 산화물 반도체막을 원하는 형상으로 가공(패터닝)하여, 섬 형상의 산화물 반도체막(103)이 게이트 전극(101)과 겹치는 위치에서 게이트 절연막(102) 위에 섬 형상의 산화물 반도체막(103)을 형성한다.
이어서, 환원 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어 분위기(공동 감쇠 레이저 분광법(CRDS) 시스템의 노점 계측기를 사용하여 측정을 수행하는 경우 수분 함량이 20ppm 이하(노점 변환, -55℃), 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기)에서 산화물 반도체막(103)에 가열 처리를 수행할 수 있다. 산화물 반도체막(103)에 가열 처리를 수행하는 경우, 수분 또는 수소가 제거된 산화물 반도체막(104)을 형성한다. 구체적으로, 불활성 가스(질소, 헬륨, 네온, 아르곤 등) 분위기에서 500℃ 이상 750℃ 이하(또는 유리 기판의 왜곡점 이하)의 온도에서 대략 1분 이상 10분 이하 동안, 바람직하게는 600℃에서 대략 3분 이상 6분 이하 동안 급속 열 어닐링(RTA) 처리를 수행할 수 있다. RTA법으로 짧은 시간에 탈수화 또는 탈수소화를 수행할 수 있으므로, 유리 기판의 왜곡점을 초과하는 온도에서도 처리를 수행할 수 있다. 섬 형상의 산화물 반도체막(103)을 형성한 후에 반드시 가열 처리를 수행할 필요는 없고, 섬 형상의 산화물 반도체막(103)을 형성하기 전에 산화물 반도체막에 대하여 가열 처리를 수행할 수 있음을 알아야 한다. 가열 처리는 산화물 반도체막(104)을 형성한 후에 1회 초과로 수행할 수 있다. 가열 처리로 수분 또는 수소와 같은 불순물을 제거하여, 섬 형상의 산화물 반도체막(104)은 진성(i형) 반도체 또는 실질적인 i형 반도체가 되고, 따라서 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
본 실시형태에서, 가열 처리는 기판 온도가 설정 온도에 도달하는 상태에서 6분 동안 600℃로 질소 분위기에서 수행한다. 또한, 가열 처리를 위하여, 전기로를 사용하는 가열 방법, 급속 가열 방법, 예컨대 가열한 가스를 이용하는 가스 급속 열 어닐링(GRTA)법 또는 램프 광을 이용하는 램프 급속 열 어닐링(LRTA)법 등을 이용할 수 있다. 예를 들어, 전기로를 사용하여 가열 처리를 수행하는 경우, 온도 상승 특성은 바람직하게는 0.1℃/분 이상 20℃/분 이하로 설정하고, 온도 강하 특성은 바람직하게는 0.1℃/분 이상 15℃/분 이하로 설정한다.
가열 처리에서, 수분, 수소 등은 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤에 함유되지 않는 것이 바람직함을 알아야 한다. 대안으로, 가열 처리 장치에 도입하는 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하임)으로 설정하는 것이 바람직하다.
다음으로, 도 2c에 도시한 바와 같이, 섬 형상의 산화물 반도체막(104) 위에 소스 전극 및 드레인 전극을 위하여 사용하는 도전막을 형성한다. 본 실시형태에서, 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하는 제1 도전막(105a)을 산화물 반도체막(104)과 접하도록 형성하고, 이어서 제2 도전막(105b)을 제1 도전막(105a) 위에 적층한다.
낮은 전기음성도를 갖는 금속으로서, 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 몰리브덴 등을 제공할 수 있다. 이러한 금속 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금을 제1 도전막(105a)으로서 사용할 수 있다. 또한, 상술한 재료는 내열성 도전 재료, 예컨대 탄탈, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 이러한 원소 중 하나 이상을 성분으로서 함유하는 합금; 또는 이러한 원소를 성분으로서 함유하는 질화물과 조합할 수 있다.
구체적으로, 제2 도전막(105b)은 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐; 임의의 이러한 금속 재료를 주성분으로서 함유하는 합금 재료; 또는 임의의 이러한 금속을 함유하는 질화물을 사용하는 하나 이상의 도전막을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 제2 도전막(105b)의 경우, 나중의 공정에서 수행하는 가열 처리의 온도를 견딜 수 있다면 알루미늄 또는 구리도 그러한 금속 재료로서 사용할 수 있음을 알아야 한다. 알루미늄 또는 구리는 내열성 및 부식성의 문제를 방지하기 위하여 바람직하게는 고융점 금속 재료와 조합하여 사용한다. 고융점 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다. 대안으로, 산화인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨의 투광성 산화물 도전막을 제2 도전막(105b)으로서 사용할 수 있다.
특히, 알루미늄 또는 구리와 같은 낮은 저항률 재료를 제2 도전막(105b)에 사용하는 경우, 제1 도전막(105a) 및 제2 도전막(105b)을 사용하여 형성하는 소스 전극(106) 및 드레인 전극(107)의 합성 저항을 감소시킬 수 있다.
제1 도전막(105a)의 두께는 바람직하게는 10㎚ 내지 200㎚, 더욱 바람직하게는 50㎚ 내지 150㎚이다. 제2 도전막(105b)의 두께는 바람직하게는 100㎚ 내지 300㎚, 더욱 바람직하게는 150㎚ 내지 250㎚이다. 본 실시형태에서, 스퍼터링법으로 형성한 100㎚ 두께의 티타늄막을 제1 도전막(105a)로서 사용하고, 스퍼터링법으로 형성한 200㎚ 두께의 알루미늄막을 제2 도전막(105b)으로서 사용한다.
본 발명의 한 실시형태에서, 제1 도전막(105a)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하여, 산화물 반도체막(104), 게이트 절연막(102), 또는 산화물 반도체막(104)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제1 도전막(105a)을 통해 게터링한다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(108)을 얻을 수 있고, 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
상술한 구조 외에, 노출된 제2 도전막(105b)을 질소 분위기 또는 희가스(아르곤, 헬륨 등) 분위기와 같은 불활성 가스 분위기에서 가열 처리할 수 있어, 수소 또는 물과 같은 불순물의 게터링을 촉진할 수 있다. 게터링을 촉진하기 위한 가열 처리의 온도 범위는 바람직하게는 100℃ 이상 350℃ 이하, 더욱 바람직하게는 220℃ 이상 280℃ 이하이다. 가열 처리를 수행함으로써, 산화물 반도체막(104), 게이트 절연막(102), 또는 산화물 반도체막(104)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물을 제1 도전막(105a)을 통해 쉽게 게터링할 수 있다.
다음으로, 도 2d에 도시한 바와 같이, 에칭 등으로 제1 도전막(105a) 및 제2 도전막(105b)을 원하는 형상으로 가공(패터닝)하여, 소스 전극(106) 및 드레인 전극(107)을 형성한다. 예를 들어, 제1 도전막(105a)에 티타늄막을 사용하고 제2 도전막(105b)에 알루미늄막을 사용하는 경우, 인산을 함유하는 용액을 사용하여 제2 도전막(105b)에 습식 에칭을 수행한 후, 암모니아 및 과산화수소수를 함유하는 용액(암모니아 퍼옥시드 혼합물)을 사용하여 제1 도전막(105a)에 습식 에칭을 수행할 수 있다. 구체적으로, 본 실시형태에서는 Wako Pure Chemical Industries, Ltd.가 제조한 Al-Etchant(2.0중량%의 질산, 9.8중량%의 아세트산, 및 72.3중량%의 인산을 함유하는 수용액)을 인산을 함유하는 용액으로서 사용한다. 또한, 암모니아 퍼옥시드 혼합물로서, 구체적으로 31중량%의 과산화수소수, 28중량%의 암모니아수, 및 물이 5:2:2의 부피 비로 혼합되어 있는 수용액을 사용한다. 대안으로, 염소(Cl2), 붕소 클로라이드(BCl3) 등을 함유하는 가스를 이용하여 제1 도전막(105a) 및 제2 도전막(105b)에 건식 에칭을 수행할 수 있다.
패터닝으로 소스 전극(106) 및 드레인 전극(107)을 형성하는 경우, 섬 형상의 산화물 반도체막(104)의 노출된 부분의 일부가 몇몇 경우 에칭된다. 본 실시형태에서, 그루브(오목부)를 갖는 섬 형상의 산화물 반도체막(108)을 형성하는 경우를 기술한다.
도 2e에 도시한 바와 같이, 소스 전극(106) 및 드레인 전극(107)을 형성한 후, 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108)을 덮기 위하여 절연막(109)을 형성한다. 절연막(109)은 바람직하게는 수분 또는 수소와 같은 불순물을 가능한 한 적게 포함하고, 절연막(109)은 단층 절연막 또는 적층된 복수의 절연막을 사용하여 형성할 수 있다. 절연막(109)에는 바람직하게는 높은 장벽 특성을 갖는 재료를 사용한다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 적층된 복수의 절연막을 사용하는 경우, 장벽 특성을 갖는 절연막보다 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막(108)에 더 가까운 쪽에 형성한다. 이어서, 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108)과 겹치도록 장벽 특성을 갖는 절연막을 형성하는데, 더 낮은 질소 비율을 갖는 절연막은 장벽 특성을 갖는 절연막과 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108) 사이에 있다. 장벽 특성을 갖는 절연막을 사용하는 경우, 수분 또는 수소와 같은 불순물이 산화물 반도체막(108), 게이트 절연막(102), 또는 산화물 반도체막(108)과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다. 또한, 더 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막(108)과 접하도록 형성하여, 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막이 산화물 반도체막(108)과 직접 접하는 것을 방지할 수 있다.
본 실시형태에서, 절연막(109)은 스퍼터링법으로 형성한 200㎚ 두께의 산화 실리콘막 위에 스퍼터링법으로 형성한 100㎚ 두께의 질화 실리콘막이 적층되어 있는 구조를 갖도록 형성한다. 막 형성 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다.
소스 전극(106)과 드레인 전극(107) 사이에 제공된 산화물 반도체막(108)의 노출된 영역 및 절연막(109)을 형성하는 산화 실리콘이 서로 접하여 제공되어 있어, 절연막(109)과 접하는 산화물 반도체막(108)의 영역의 저항은 산소의 공급으로 인해 증가하고, 이로 인해 높은 저항을 갖는 채널 형성 영역을 구비한 산화물 반도체막(108)을 형성할 수 있다.
절연막(109)을 형성한 후 가열 처리를 수행할 수 있음을 알아야 한다. 가열 처리는 바람직하게는 대기 분위기 또는 불활성 가스(질소, 헬륨, 네온, 또는 아르곤) 분위기에서 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하의 온도로 수행한다. 예를 들어, 본 실시형태에서 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 대안으로, 제1 도전막(105a) 및 제2 도전막(105b)을 형성하기 전에, 산화물 반도체막에 수행한 가열 처리와 유사한 방식으로 고온에서 짧은 시간 동안 RTA 처리를 수행할 수 있다. 가열 처리를 통해, 산화물 반도체막(108)은 절연막(109)을 형성하는 산화 실리콘과 접한 상태로 가열된다. 또한, 산화물 반도체막(108)의 저항은 산소의 산화물 반도체막(108)으로의 공급을 통해 증가한다. 따라서, 트랜지스터의 전기적 특성을 개선할 수 있고, 전기적 특성의 변동을 감소시킬 수 있다. 이러한 가열 처리를 절연막(109)의 형성 후 수행한다면 가열 처리를 수행하는 경우에 대한 특별한 제한은 없다. 이러한 가열 처리가 또 다른 공정의 가열 처리, 예를 들어 수지막 형성 시 가열 처리 또는 투명 도전막의 저항을 감소시키기 위한 가열 처리로서도 기능하는 경우, 공정의 수가 증가하는 것을 방지할 수 있다.
다음으로, 절연막(109) 위에 도전막을 형성한 후 도전막을 패터닝하여, 도 3a에 도시한 바와 같이 산화물 반도체막(108)과 겹치도록 백 게이트 전극(111)을 형성할 수 있다. 백 게이트 전극(111)은 게이트 전극(101) 또는 소스 전극(106) 및 드레인 전극(107)의 재료 및 구조와 유사한 재료 및 구조를 이용하여 형성할 수 있다.
백 게이트 전극(111)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚이다. 본 실시형태에서, 티타늄막, 알루미늄막, 및 티타늄막이 순차적으로 적층되어 있는 도전막을 형성한다. 이어서, 포토리소그래피법으로 레지스트 마스크를 형성하고, 에칭으로 불필요한 부분을 제거하고, 도전막을 원하는 형상으로 가공(패터닝)하여 백 게이트 전극(111)을 형성한다.
다음으로, 도 3b에 도시한 바와 같이, 백 게이트 전극(111)을 덮기 위하여 절연막(112)을 형성한다. 절연막(112)은 바람직하게는 분위기 중의 수분, 수소, 산소 등이 트랜지스터(110)의 특성에 영향을 미치는 것을 방지할 수 있는 높은 장벽 특성을 갖는 재료를 사용하여 형성한다. 예를 들어, 절연막(112)은 높은 장벽 특성을 갖는 절연막, 예컨대 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 사용하여 단층 또는 적층된 층을 갖도록 플라즈마 CVD법, 스퍼터링법 등으로 형성할 수 있다. 절연막(112)은 바람직하게는 장벽 특성의 효과를 얻기 위하여 예를 들어 15㎚ 내지 400㎚의 두께를 갖도록 형성한다.
본 실시형태에서, 절연막은 플라즈마 강화 CVD법으로 300㎚의 두께를 갖도록 형성한다. 절연막은 다음과 같은 조건하에서 형성하는데, 실란 가스의 유량은 4sccm이고; 일산화이질소(N2O)의 유량은 800sccm이고; 기판 온도는 400℃이다.
도 3c는 도 3b의 반도체 장치의 상면도이다. 도 3b는 도 3c의 파선 A1-A2에 따른 단면도에 대응한다.
도 3b에서, 백 게이트 전극(111)이 전체 산화물 반도체막(108)을 덮는 경우를 예시하지만, 본 발명의 한 실시형태는 이러한 구조에 한정하지 않음을 알아야 한다. 백 게이트 전극(111)은 산화물 반도체막(108)에 포함된 채널 형성 영역의 적어도 일부와 겹칠 수 있다.
백 게이트 전극(111)은 플로팅 상태, 즉 전기적으로 절연될 수 있거나, 전위가 인가되는 상태일 수 있다. 전위가 인가되는 상태에서, 백 게이트 전극(111)에는 게이트 전극(101)과 동일한 수준인 전위가 인가될 수 있거나, 접지와 같은 고정 전위가 인가될 수 있다. 백 게이트 전극(111)에 인가된 전위의 수준을 제어하여 트랜지스터(110)의 임계 전압을 제어할 수 있다.
트랜지스터(110)의 소스 전극(106) 및 드레인 전극(107)은 3 이상의 층을 갖는 도전막을 사용하여 형성할 수 있음을 알아야 한다. 도 4a는 소스 전극(106) 및 드레인 전극(107)을 적층되어 있는 제1 도전막(105a), 제2 도전막(105b), 및 제3 도전막(105c)을 사용하여 형성하는 경우의 트랜지스터(110)의 단면도이다. 제3 도전막(105c)은 제1 도전막(105a) 및 제2 도전막(105b)과 동일한 재료를 사용하여 형성할 수 있다. 3층의 도전막을 사용하여 소스 전극(106) 및 드레인 전극(107)을 형성하는 경우, 산화되기 쉽지 않은 도전 재료를 제3 도전막(105c)에 사용하여, 제2 도전막(105b)의 표면이 산화되는 것을 방지할 수 있음을 알아야 한다. 산화 방지에 효과적인 재료로서, 예를 들어 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐; 이러한 금속 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금을 제3 도전막(105c)에 사용할 수 있다.
또한, 도 4a에 도시한 트랜지스터(110)는 도 3b처럼 백 게이트 전극(111)을 구비할 수 있다. 도 4a에 도시한 트랜지스터(110)가 백 게이트 전극(111)을 구비하는 경우의 트랜지스터(110)의 구조는 도 4b에 도시한다. 백 게이트 전극(111)은 게이트 전극(101) 또는 소스 전극(106) 및 드레인 전극(107)의 재료 및 구조와 유사한 재료 및 구조를 이용하여 형성할 수 있다.
본 실시형태처럼, 산화물 반도체막에 함유된 수소, 물 등과 같은 불순물을 가능한 한 많이 제거하는 것에 의한 산화물 반도체막의 고 순도화가 트랜지스터의 특성에 어떻게 영향을 미치는지를 기술한다.
도 25는 산화물 반도체를 사용하여 형성한 역 스태거형 박막 트랜지스터의 종단면도를 도시한다. 산화물 반도체막(OS)은 게이트 절연막(GI)을 사이에 개재하여 게이트 전극(GE) 위에 제공되어 있고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 제공되어 있다.
도 26a 및 26b는 도 25의 A-A' 라인에 따른 단면의 에너지 밴드 다이어그램(계통도)이다. 도 26a는 소스 전극과 드레인 전극 사이의 전압이 등전위(VD=0V)인 경우를 나타내고, 도 26b는 소스 전극의 전위를 기준 전위로서 사용할 때 플러스인 전위(VD＞0)가 드레인 전극에 인가되는 경우를 나타낸다.
도 27a 및 27b는 도 25의 B-B' 라인에 따른 단면의 에너지 밴드 다이어그램(계통도)이다. 도 27a는 플러스 전위(+VG)가 게이트 전극(GE)에 인가되는 상태 및 캐리어(전자)가 소스 전극과 드레인 전극 사이에서 흐르는 온 상태를 나타낸다. 도 27b는 마이너스 전위(-VG)가 게이트 전극(GE)에 인가되는 상태 및 오프 상태(소수 캐리어가 흐르지 않음)를 나타낸다.
도 28은 진공 준위, 금속의 일함수(φM) 및 산화물 반도체의 전자 친화도(χ) 간의 관계를 나타낸다.
금속은 축퇴하므로, 전도대는 페르미 준위와 부합한다. 한편, 일반적으로 통상적인 산화물 반도체는 n형 반도체이고, 그 페르미 준위(EF)는 밴드갭의 중앙에 위치한 진성 페르미 준위(Ei)로부터 떨어져 전도대(Ec)에 더 가깝게 위치하고 있다. 산화물 반도체에서 수소는 도너이고, 산화물 반도체를 n형 산화물 반도체가 되게 하는 인자 중 하나인 것이 알려져 있음을 알아야 한다.
한편, 본 발명의 한 실시형태에 따르면, 수소의 전기음성도보다 낮은 전기음성도를 갖는 금속을 소스 전극 또는 드레인 전극을 위한 도전막에 사용하는 경우, n형 불순물인 수소는 산화물 반도체로부터 제거되고, 산화물 반도체가 고도로 정제되어, 산화물 반도체를 진성(i형) 반도체가 될 수 있도록 하기 위하여 산화물 반도체의 주성분이 아닌 불순물들은 가능한 한 적게 포함된다. 즉, 불순물을 첨가하는 것이 아니라 수소 또는 물과 같은 불순물을 가능한 한 많이 제거함으로써 산화물 반도체가 높은 순도를 갖는 i형 반도체가 되어, 진성(i형) 반도체 또는 실질적인 진성(i형) 반도체인 산화물 반도체를 얻는다. 상술한 구조로, 화살표로 나타내는 바와 같이 페르미 준위(EF)는 진성 페르미 준위(Ei)와 동일한 수준에 거의 근접할 수 있다.
산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자 친화도(χ)는 4.3eV라고 한다. 소스 전극 및 드레인 전극이 형성되는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화도(χ)와 거의 동일하다. 이 경우, 전자에 대한 쇼트키(Schottky) 장벽은 금속과 산화물 반도체 사이의 계면에 형성되지 않는다.
즉, 금속의 일함수(φM)가 산화물 반도체의 전자 친화도(χ)와 동일한 경우, 산화물 반도체 및 소스 전극 또는 드레인 전극이 서로 접해 있을 때의 에너지 밴드 다이어그램(계통도)은 도 26a에 도시한 바와 같이 나타난다.
도 26b에서, 검은 점(●)은 전자를 나타내고, 플러스 전위가 드레인 전극에 인가되면, 장벽(h)을 가로지르는 전자는 산화물 반도체에 주입되고 드레인 전극으로 흐른다. 이 경우, 장벽(h)의 높이는 게이트 전압 및 드레인 전압에 따라 변한다. 플러스의 드레인 전압이 인가되는 경우 장벽의 높이(h)는 전압이 인가되지 않은 도 26a의 장벽의 높이(h), 즉 밴드갭(Eg)의 ½보다 작다.
이때, 전자는 도 27a에 나타낸 바와 같이 게이트 절연막과 고도로 정제된 산화물 반도체 사이의 계면에서 에너지적으로 안정한 산화물 반도체의 가장 낮은 부분을 따라 이동한다.
도 27b에서, 마이너스 전위(역 바이어스)가 게이트 전극(GE)에 인가되면, 소수 캐리어인 홀의 수는 실질적으로 0이고, 따라서 전류 값은 가능한 한 0에 가까운 값이 된다.
상술한 바와 같이, 산화물 반도체막을 고도로 정제하여, 산화물 반도체의 주성분이 아닌 물 또는 수소와 같은 불순물의 양을 최소화하고, 이로 인해 박막 트랜지스터의 양호한 동작을 얻을 수 있다.
다음으로, 산화물 반도체막 및 도전막이 적층되어 있는 샘플에 대하여 막 두께 방향에서의 수소의 2차 이온 강도 분포를 분석한 결과를 기술한다.
우선, 분석에 사용한 샘플의 구조 및 그 제조 방법을 기술한다. 분석을 위하여 4개의 샘플인 샘플 A 내지 D를 사용한다. 각 샘플의 경우, 대략 80㎚의 두께를 갖는 산화 질화 실리콘막 및 대략 30㎚의 두께를 갖는 In-Ga-Zn-O막을 0.7㎜의 두께를 갖는 유리 기판 위에 순차적으로 적층하고, 이어서 그 막들을 질소 분위기에서 600℃로 6분 동안 가열 처리한다. 또한, 샘플 A 및 샘플 B의 경우에는 대략 100㎚의 두께를 갖는 티타늄막 및 대략 140㎚의 두께를 갖는 알루미늄막을 In-Ga-Zn-O막 위에 순차적으로 적층하는 반면, 샘플 C 및 샘플 D의 경우에는 대략 50㎚의 두께를 갖는 티타늄막을 In-Ga-Zn-O막 위에 형성한다. 마지막으로, 샘플 B 및 샘플 D는 질소 분위기에서 250℃로 1시간 동안 가열 처리한다.
수소의 2차 이온 강도 분포는 2차 이온 질량 분석법(SIMS)으로 분석한다. 샘플 A, 샘플 B, 샘플 C, 및 샘플 D의 SIMS 분석은 막 두께 방향에서의 수소의 2차 이온 강도 분포를 도시하는 도 29a, 도 29b, 도 30a 및 도 30b에 각각 나타낸다. 수평축은 샘플 표면으로부터의 깊이를 나타내고, 왼쪽 에지의 0㎚의 깊이는 샘플 표면의 대략적인 위치에 상당한다. 수직축은 수소의 2차 이온 강도를 로그 스케일로 나타낸다. 도 29a의 샘플 A 및 도 29b의 샘플 B는 가장 바깥쪽 표면인 알루미늄막으로부터 유리 기판으로의 방향에서 분석한다. 도 30a의 샘플 C 및 도 30b의 샘플 D는 가장 바깥쪽 표면인 티타늄막으로부터 유리 기판으로의 방향에서 분석한다.
도 29a의 샘플 A 및 도 29b의 샘플 B의 수소의 2차 이온 강도 분포로부터, 샘플 표면으로부터의 깊이가 대략 240㎚ 내지 대략 270㎚인 In-Ga-Zn-O막을 구비한 영역에서 2차 이온 강도의 극단적인 감소를 보이는 골형(valley-shaped) 피크가 나타나는 것을 발견한다. 또한, 도 30a의 샘플 C 및 도 30b의 샘플 D의 수소의 2차 이온 강도 분포로부터, 샘플 표면으로부터의 깊이가 대략 50㎚ 내지 대략 80㎚인 In-Ga-Zn-O막을 구비한 영역에서 2차 이온 강도의 극단적인 감소를 보이는 골형 피크가 나타나는 것을 발견한다.
도 29a에 도시한 샘플 A의 수소의 2차 이온 강도 분포 및 도 30a에 도시한 샘플 C의 수소의 2차 이온 강도 분포로부터, 가열 처리를 수행하기 전 티타늄막 중의 수소의 2차 이온 강도는 In-Ga-Zn-O막 중의 수소의 2차 이온 강도의 대략 100배임을 발견한다. 또한, 도 29b에 도시한 샘플 B의 수소의 2차 이온 강도 분포 및 도 30b에 도시한 샘플 D의 수소의 2차 이온 강도 분포로부터, 가열 처리를 수행한 후 티타늄막 중의 수소의 2차 이온 강도는 In-Ga-Zn-O막 중의 수소의 2차 이온 강도의 대략 1000배임을 발견한다. 가열 처리 전후의 수소의 2차 이온 강도 분포 간의 비교로부터, 수소의 2차 이온 강도는 가열 처리를 통해 한 자릿수 이상만큼 감소하고, In-Ga-Zn-O막 중의 수소의 제거가 촉진됨을 발견한다.
(실시형태 2)
본 실시형태에서, 반도체 장치의 구조 및 제조 방법은 채널 보호 구조를 갖는 보텀 게이트 박막 트랜지스터를 예로서 사용하여 도 5a 내지 5e, 도 6 및 도 7a 내지 7c를 참조하여 기술한다. 실시형태 1과 동일한 부분 또는 실시형태 1과 유사한 기능을 갖는 부분은 실시형태 1처럼 형성할 수 있고, 또한 실시형태 1과 동일한 공정 또는 실시형태 1과 유사한 공정은 실시형태 1과 유사한 방식으로 수행할 수 있고, 따라서 기재의 반복은 생략함을 알아야 한다.
도 5a에 도시한 바와 같이, 절연 표면을 갖는 기판(300) 위에 게이트 전극(301)을 형성한다. 기초막으로서 기능하는 절연막은 기판(300)과 게이트 전극(301) 사이에 제공할 수 있다. 실시형태 1의 게이트 전극(101)의 재료, 구조 및 두께의 기재를 게이트 전극(301)의 재료, 구조 및 두께의 기재를 위하여 참조할 수 있다. 실시형태 1의 기초막의 재료, 구조 및 두께의 기재를 기초막의 재료, 구조 및 두께의 기재를 위하여 참조할 수 있다.
다음으로, 게이트 전극(301) 위에 게이트 절연막(302)을 형성한다. 실시형태 1의 게이트 절연막(102)의 재료, 두께, 구조, 및 제조 방법의 기재를 게이트 절연막(302)의 재료, 두께, 구조, 및 제조 방법의 기재를 위하여 참조할 수 있다.
이어서, 게이트 절연막(302) 위에 섬 형상의 산화물 반도체막(303)을 형성한다. 실시형태 1의 산화물 반도체막(103)의 재료, 두께, 구조, 및 제조 방법의 기재를 섬 형상의 산화물 반도체막(303)의 재료, 두께, 구조, 및 제조 방법의 기재를 위하여 참조할 수 있다.
다음으로, 환원 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어 분위기(공동 감쇠 레이저 분광법(CRDS) 시스템의 노점 계측기를 사용하여 측정을 수행하는 경우 수분 함량이 20ppm 이하(노점 변환, -55℃), 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기)에서 섬 형상의 산화물 반도체막(303)에 가열 처리를 수행한다. 실시형태 1에서 기술한 산화물 반도체막(103)에 대한 가열 처리를 산화물 반도체막(303)에 대한 가열 처리를 위하여 참조할 수 있다. 상술한 분위기에서 산화물 반도체막(303)을 가열 처리하여, 도 5b에 도시한 바와 같이 산화물 반도체막(303)에 함유된 수분 또는 수소가 제거된 섬 형상의 산화물 반도체막(304)을 형성한다. 가열 처리로 수분 또는 수소와 같은 불순물을 제거하여, 섬 형상의 산화물 반도체막(304)은 진성(i형) 반도체 또는 실질적인 i형 반도체가 되고, 따라서 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
다음으로, 도 5c에 도시한 바와 같이, 채널 형성 영역으로서 기능하는 산화물 반도체막(304)의 부분과 겹치도록 산화물 반도체막(304) 위에 채널 보호막(311)을 형성한다. 채널 보호막(311)은 채널 형성 영역으로서 기능하는 산화물 반도체막(304)의 부분이 나중의 공정에서 손상되는 것(예를 들어, 에칭 시 플라즈마 또는 에천트에 기인한 두께의 감소)을 방지할 수 있다. 그러므로 박막 트랜지스터의 신뢰성을 개선할 수 있다.
채널 보호막(311)은 산소를 포함하는 무기 재료(예컨대 산화 실리콘, 산화 질화 실리콘, 또는 질화 산화 실리콘)를 사용하여 형성할 수 있다. 채널 보호막(311)은 플라즈마 강화 CVD법 또는 열 CVD법과 같은 증착법, 또는 스퍼터링법으로 형성할 수 있다. 채널 보호막(311)의 형성 후, 에칭으로 그 형상을 가공한다. 여기서, 스퍼터링법으로 산화 실리콘막을 형성하고, 포토리소그래피로 형성한 마스크를 사용하는 에칭에 의해 가공하는 방식으로 채널 보호막(311)을 형성한다.
섬 형상의 산화물 반도체막(304)과 접하도록 스퍼터링법, PCVD법 등으로 산화 실리콘막 또는 산화 질화 실리콘막과 같은 절연막인 채널 보호막(311)을 형성하는 경우, 채널 보호막(311)과 접하는 섬 형상의 산화물 반도체막(304)의 적어도 일부 영역의 저항이 산소의 공급으로 인해 증가하여 고 저항 산화물 반도체 영역이 형성된다. 채널 보호막(311)의 형성으로, 산화물 반도체막(304)은 채널 보호막(311)과 산화물 반도체막(304) 사이의 계면 근방에서 고 저항 산화물 반도체 영역을 구비할 수 있다.
다음으로, 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성한 제1 도전막(305a) 및 제2 도전막(305b)을 섬 형상의 산화물 반도체막(304) 위에 순차적으로 형성한다. 실시형태 1의 제1 도전막(105a) 및 제2 도전막(105b)의 재료의 종류, 구조, 두께, 및 제조 방법의 기재를 제1 도전막(305a) 및 제2 도전막(305b)의 재료의 종류, 구조, 두께, 및 제조 방법의 기재를 위하여 참조할 수 있다. 본 실시형태에서, 스퍼터링법으로 형성한 100㎚ 두께의 티타늄막을 제1 도전막(305a)으로서 사용하고, 스퍼터링법으로 형성한 200㎚ 두께의 알루미늄막을 제2 도전막(305b)으로서 사용한다.
본 발명의 한 실시형태에서, 제1 도전막(305a)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하여, 산화물 반도체막(304), 게이트 절연막(302), 또는 산화물 반도체막(304)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제1 도전막(305a)을 통해 게터링한다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(304)을 얻을 수 있고, 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
본 실시형태에서, 제1 도전막(305a) 및 제2 도전막(305b)을 적층한 2층 도전막을 사용하지만, 본 발명의 한 실시형태는 이러한 구조에 한정하지 않음을 알아야 한다. 낮은 전기음성도를 갖는 금속을 구비한 제1 도전막(305a)을 단독으로 사용할 수 있거나, 3개 이상의 도전막이 적층되어 있는 도전막을 사용할 수 있다. 제2 도전막(305b) 위에 제3 도전막을 형성하는 경우, 제3 도전막은 제2 도전막(305b)의 표면이 산화되는 것을 방지할 수 있는 재료를 사용하여 형성한다. 구체적으로, 제3 도전막은 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐; 또는 상술한 금속 중 하나 이상을 함유하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성할 수 있다.
제1 도전막(305a) 및 제2 도전막(305b)을 형성한 후, 노출된 제2 도전막(305b)을 질소 분위기 또는 희가스(아르곤, 헬륨 등) 분위기와 같은 불활성 가스 분위기에서 가열 처리할 수 있다. 게터링을 촉진하기 위한 가열 처리의 온도 범위는 실시형태 1처럼 바람직하게는 100℃ 이상 350℃ 이하, 더욱 바람직하게는 220℃ 이상 280℃ 이하이다.
다음으로, 도 5d에 도시한 바와 같이, 에칭 등으로 제1 도전막(305a) 및 제2 도전막(305b)을 원하는 형상으로 가공(패터닝)하여, 소스 전극(306) 및 드레인 전극(307)을 형성한다. 예를 들어, 제1 도전막(305a)에 티타늄막을 사용하고 제2 도전막(305b)에 알루미늄막을 사용하는 경우, 인산을 함유하는 용액을 사용하여 제2 도전막(305b)에 습식 에칭을 수행한 후, 암모니아 및 과산화수소수를 함유하는 용액(암모니아 퍼옥시드 혼합물)을 사용하여 제1 도전막(305a)에 습식 에칭을 수행할 수 있다. 구체적으로, 본 실시형태에서는 Wako Pure Chemical Industries, Ltd.가 제조한 Al-Etchant(2.0중량%의 질산, 9.8중량%의 아세트산, 및 72.3중량%의 인산을 함유하는 수용액)을 인산을 함유하는 용액으로서 사용한다. 또한, 암모니아 퍼옥시드 혼합물로서, 구체적으로 31중량%의 과산화수소수, 28중량%의 암모니아수, 및 물이 5:2:2의 부피 비로 혼합되어 있는 수용액을 사용한다. 대안으로, 염소(Cl2), 붕소 클로라이드(BCl3) 등을 함유하는 가스를 이용하여 제1 도전막(305a) 및 제2 도전막(305b)에 건식 에칭을 수행할 수 있다.
이어서, 도 5e에 도시한 바와 같이, 소스 전극(306) 및 드레인 전극(307)을 형성한 후, 산화물 반도체막(304), 소스 전극(306), 드레인 전극(307) 및 채널 보호막(311)을 덮기 위하여 절연막(309)을 형성한다. 절연막(309)의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 절연막(109)의 재료의 종류, 구조, 및 두께의 범위와 동일하다. 본 실시형태에서, 절연막(309)은 스퍼터링법으로 형성한 200㎚ 두께의 산화 실리콘막 위에 스퍼터링법으로 형성한 100㎚ 두께의 질화 실리콘막이 적층되어 있는 구조를 갖도록 형성한다. 막 형성 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다.
절연막(309)을 형성한 후 가열 처리를 수행할 수 있음을 알아야 한다. 가열 처리의 조건의 경우, 실시형태 1에서 절연막(109)을 형성한 후 수행하는 가열 처리의 조건을 참조할 수 있다.
도 6은 도 5e의 반도체 장치의 상면도이다. 도 5e는 도 6의 파선 C1-C2에 따른 단면도에 대응한다.
제조 방법에 따라 형성한 박막 트랜지스터(310)는 게이트 전극(301); 게이트 전극(301) 위의 게이트 절연막(302); 게이트 절연막(302) 위의 산화물 반도체막(304); 산화물 반도체막(304) 위의 채널 보호막(311); 산화물 반도체막(304) 위의 소스 전극(306) 및 드레인 전극(307); 및 산화물 반도체막(304), 소스 전극(306), 드레인 전극(307) 및 채널 보호막(311) 위의 절연막(309)을 포함한다.
다음으로, 도 7a에 도시한 바와 같이, 절연막(309) 위에 도전막을 형성한 후 도전막을 패터닝하여, 산화물 반도체막(304)과 겹치도록 백 게이트 전극(312)을 형성할 수 있다. 백 게이트 전극(312)의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 백 게이트 전극(111)의 재료의 종류, 구조, 및 두께의 범위와 유사하므로, 여기서 기재는 생략한다.
백 게이트 전극(312)을 형성하는 경우, 도 7b에 도시한 바와 같이, 백 게이트 전극(312)을 덮기 위하여 절연막(313)을 형성한다. 절연막(313)의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 절연막(112)의 재료의 종류, 구조, 및 두께의 범위와 유사하므로, 여기서 기재는 생략한다.
도 7c는 도 7b에 도시한 반도체 장치의 상면도이다. 도 7b는 도 7c의 파선 C1-C2에 따른 단면도에 대응한다.
본 실시형태에서, 실시형태 1에서 기술한 제조 방법에 따라 소스 전극 및 드레인 전극을 형성하는 예를 기술하지만, 본 발명의 한 실시형태는 이러한 구조에 한정하지 않음을 알아야 한다. 소스 전극 및 드레인 전극은 실시형태 2 내지 4에서 기술하는 임의의 제조 방법에 따라 형성할 수 있다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서, 반도체 장치의 구조 및 제조 방법은 보텀-컨택트 박막 트랜지스터를 예로서 사용하여 도 8a 내지 8e 및 도 9를 참조하여 기술한다. 실시형태 1과 동일한 부분 또는 실시형태 1과 유사한 기능을 갖는 부분은 실시형태 1처럼 형성할 수 있고, 또한 실시형태 1과 동일한 공정 또는 실시형태 1과 유사한 공정은 실시형태 1과 유사한 방식으로 수행할 수 있고, 따라서 기재의 반복은 생략함을 알아야 한다.
도 8a에 도시한 바와 같이, 절연 표면을 갖는 기판(400) 위에 게이트 전극(401)을 형성한다. 기초막으로서 기능하는 절연막은 기판(400)과 게이트 전극(401) 사이에 제공할 수 있다. 실시형태 1의 게이트 전극(101)의 재료, 구조 및 두께의 기재를 게이트 전극(401)의 재료, 구조 및 두께의 기재를 위하여 참조할 수 있다. 실시형태 1의 기초막의 재료, 구조 및 두께의 기재를 기초막의 재료, 구조 및 두께의 기재를 위하여 참조할 수 있다.
다음으로, 게이트 전극(401) 위에 게이트 절연막(402)을 형성한다. 실시형태 1의 게이트 절연막(102)의 재료, 두께, 구조, 및 제조 방법의 기재를 게이트 절연막(402)의 재료, 두께, 구조, 및 제조 방법의 기재를 위하여 참조할 수 있다.
다음으로, 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성한 제1 도전막(405a) 및 제2 도전막(405b)을 게이트 절연막(402) 위에 순차적으로 형성한다. 실시형태 1의 제1 도전막(105a) 및 제2 도전막(105b)의 재료의 종류, 구조, 두께, 및 제조 방법의 기재를 제1 도전막(405a) 및 제2 도전막(405b)의 재료의 종류, 구조, 두께, 및 제조 방법의 기재를 위하여 참조할 수 있다. 본 실시형태에서, 스퍼터링법으로 형성한 200㎚ 두께의 알루미늄막을 제1 도전막(405a)으로서 사용하고, 스퍼터링법으로 형성한 100㎚ 두께의 티타늄막을 제2 도전막(405b)으로서 사용한다.
본 실시형태에서, 제1 도전막(405a) 및 제2 도전막(405b)을 적층한 2층 도전막을 사용하지만, 본 발명의 한 실시형태는 이러한 구조에 한정하지 않음을 알아야 한다. 낮은 전기음성도를 갖는 금속을 구비한 제2 도전막(405b)을 단독으로 사용할 수 있거나, 3개 이상의 도전막이 적층되어 있는 도전막을 사용할 수 있다.
제1 도전막(405a) 및 제2 도전막(405b)을 형성한 후, 노출된 제2 도전막(405b)을 질소 분위기 또는 희가스(아르곤, 헬륨 등) 분위기와 같은 불활성 가스 분위기에서 가열 처리할 수 있다. 게터링을 촉진하기 위한 가열 처리의 온도 범위는 실시형태 1처럼 바람직하게는 100℃ 이상 350℃ 이하, 더욱 바람직하게는 220℃ 이상 280℃ 이하이다.
다음으로, 도 8b에 도시한 바와 같이, 에칭 등으로 제1 도전막(405a) 및 제2 도전막(405b)을 원하는 형상으로 가공(패터닝)하여, 소스 전극(406) 및 드레인 전극(407)을 형성한다. 예를 들어, 제1 도전막(405a)에 알루미늄막을 사용하고 제2 도전막(405b)에 티타늄막을 사용하는 경우, 암모니아 및 과산화수소수를 함유하는 용액(암모니아 퍼옥시드 혼합물)을 사용하여 제2 도전막(405b)에 습식 에칭을 수행한 후, 인산을 함유하는 용액을 사용하여 제1 도전막(405a)에 습식 에칭을 수행할 수 있다. 구체적으로, 본 실시형태에서는 Wako Pure Chemical Industries, Ltd.가 제조한 Al-Etchant(2.0중량%의 질산, 9.8중량%의 아세트산, 및 72.3중량%의 인산을 함유하는 수용액)을 인산을 함유하는 용액으로서 사용한다. 또한, 암모니아 퍼옥시드 혼합물로서, 구체적으로 31중량%의 과산화수소수, 28중량%의 암모니아수, 및 물이 5:2:2의 부피 비로 혼합되어 있는 수용액을 사용한다. 대안으로, 염소(Cl2), 붕소 클로라이드(BCl3) 등을 함유하는 가스를 이용하여 제1 도전막(405a) 및 제2 도전막(405b)에 건식 에칭을 수행할 수 있다.
다음으로, 도 8c에 도시한 바와 같이, 게이트 절연막(402), 소스 전극(406), 및 드레인 전극(407) 위에 섬 형상의 산화물 반도체막(403)을 형성한다. 실시형태 1의 산화물 반도체막(103)의 재료, 두께, 구조, 및 제조 방법의 기재를 섬 형상의 산화물 반도체막(403)의 재료, 두께, 구조, 및 제조 방법의 기재를 위하여 참조할 수 있다.
다음으로, 환원 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어 분위기(공동 감쇠 레이저 분광법(CRDS) 시스템의 노점 계측기를 사용하여 측정을 수행하는 경우 수분 함량이 20ppm 이하(노점 변환, -55℃), 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기)에서 섬 형상의 산화물 반도체막(403)에 가열 처리를 수행한다. 실시형태 1의 산화물 반도체막(103)에 수행한 가열 처리의 기재를 산화물 반도체막(403)에 수행한 가열 처리를 위하여 참조할 수 있다. 상술한 분위기에서 산화물 반도체막(403)을 가열 처리하여, 도 8d에 도시한 바와 같이 산화물 반도체막(403)에 함유된 수분 또는 수소가 제거된 섬 형상의 산화물 반도체막(404)을 형성한다. 가열 처리로 수분 또는 수소와 같은 불순물을 제거하고, 섬 형상의 산화물 반도체막(404)은 진성(i형) 반도체 또는 실질적인 i형 반도체가 되고, 따라서 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
본 발명의 한 실시형태에서, 제2 도전막(405b)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하여, 산화물 반도체막(404), 게이트 절연막(402), 또는 산화물 반도체막(404)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제2 도전막(405b)을 통해 게터링한다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(404)을 얻을 수 있고, 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
본 실시형태처럼 보텀 게이트 트랜지스터를 사용하는 경우, 제2 도전막(405b)뿐만 아니라 제1 도전막(405a)도 산화물 반도체막(404)과 접함을 알아야 한다. 따라서, 제1 도전막(405a)에 낮은 전기음성도를 갖는 금속을 사용하는 경우, 산화물 반도체막(404), 게이트 절연막(402), 또는 산화물 반도체막(404)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제1 도전막(405a)을 통해 게터링할 수 있다.
이어서, 도 8e에 도시한 바와 같이, 소스 전극(406) 및 드레인 전극(407)을 형성한 후, 산화물 반도체막(404), 소스 전극(406), 및 드레인 전극(407)을 덮기 위하여 절연막(409)을 형성한다. 절연막(409)의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 절연막(109)의 재료의 종류, 구조, 및 두께의 범위와 동일하다. 본 실시형태에서, 절연막(409)은 스퍼터링법으로 형성한 200㎚ 두께의 산화 실리콘막 위에 스퍼터링법으로 형성한 100㎚ 두께의 질화 실리콘막이 적층되어 있는 구조를 갖도록 형성한다. 막 형성 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다.
절연막(409)을 형성한 후 가열 처리를 수행할 수 있음을 알아야 한다. 가열 처리의 조건의 경우, 실시형태 1에서 절연막(109)을 형성한 후 수행하는 가열 처리의 조건을 참조할 수 있다.
도 9는 도 8e의 반도체 장치의 상면도이다. 도 8e는 도 9의 파선 B1-B2에 따른 단면도에 대응한다.
제조 방법에 따라 형성한 박막 트랜지스터(410)는 게이트 전극(401); 게이트 전극(401) 위의 게이트 절연막(402); 게이트 절연막(402) 위의 소스 전극(406) 및 드레인 전극(407); 게이트 절연막(402), 소스 전극(406) 및 드레인 전극(407) 위의 산화물 반도체막(404); 및 산화물 반도체막(404), 소스 전극(406) 및 드레인 전극(407) 위의 절연막(409)을 포함한다.
다음으로, 절연막(409) 위에 도전막을 형성한 후 도전막을 패터닝하여, 산화물 반도체막(404)과 겹치도록 백 게이트 전극을 형성할 수 있다. 백 게이트 전극의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 백 게이트 전극(111)의 재료의 종류, 구조, 및 두께의 범위와 유사하므로, 여기서 기재는 생략한다.
백 게이트 전극을 형성하는 경우, 백 게이트 전극을 덮기 위하여 절연막을 형성한다. 절연막의 재료의 종류, 구조, 및 두께의 범위는 실시형태 1에서 기술한 절연막(112)의 재료의 종류, 구조, 및 두께의 범위와 유사하므로, 여기서 기재는 생략한다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서, 본 발명의 한 실시형태에 따른 반도체 표시 장치의 제조 방법은 도 10의 A 내지 C, 도 11의 A 및 B, 도 12의 A 및 B, 도 13, 도 14, 및 도 15를 참조하여 기술한다.
본 명세서에서 "연속적인 막 형성"이란 용어는 스퍼터링에 의한 제1 막 형성 공정 및 스퍼터링에 의한 제2 막 형성 공정의 일련의 공정 동안 처리될 기판이 배치되어 있는 분위기가 대기와 같은 오염 분위기에 의해 오염되지 않고, 항상 진공 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)로 제어되는 것을 의미함을 알아야 한다. 연속적인 막 형성으로, 세정되어 있는 기판에 수분 등의 재부착 없이 막 형성을 수행할 수 있다.
동일한 챔버에서 제1 막 형성 공정부터 제2 막 형성 공정까지의 프로세스를 수행하는 것은 본 명세서에서의 연속적인 형성의 범위 내에 있다.
또한, 복수의 챔버에서 제1 막 형성 공정부터 제2 막 형성 공정까지의 프로세스를 수행하는 경우, 제1 막 형성 공정 후에 기판을 대기에 노출하지 않으면서 또 다른 챔버로 반송하여 제2 막 형성을 수행하는 것도 본 명세서에서의 연속적인 형성의 범위 내에 있다.
제1 막 형성 공정과 제2 막 형성 공정 사이에 기판 반송 공정, 정렬 공정, 서냉(slow-cooling) 공정, 제2 막 형성 공정에 필수적인 온도로 기판을 가열 또는 냉각하는 공정 등을 제공할 수 있음을 알아야 한다. 그러한 프로세스도 본 명세서에서의 연속적인 형성의 범위 내에 있다.
세정 공정, 습식 에칭, 또는 레지스트 형성과 같은 액체를 사용하는 공정은 제1 막 형성 공정과 제2 막 형성 공정 사이에 제공할 수 있다. 이러한 경우는 본 명세서에서의 연속적인 막 형성의 범위 내에 있지 않다.
도 10의 A에서, 투광성 기판(800)으로서, 용융법(fusion method) 또는 부유법(float method)으로 제조한 유리 기판; 또는 표면 위에 절연막을 구비한, 스테인리스강 합금 기판과 같은 금속 기판을 사용할 수 있다. 플라스틱과 같은 가요성 합성 수지로부터 형성한 기판은 일반적으로 낮은 온도 상한을 갖는 경향이 있지만, 기판이 나중의 제조 공정에서의 처리 온도를 견딜 수 있다면 기판(800)으로서 사용할 수 있다. 플라스틱 기판의 예는 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카르보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리비닐 클로라이드, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지 등을 포함한다.
유리 기판을 사용하고, 나중의 공정에서 수행하는 가열 처리의 온도가 높은 경우, 바람직하게는 왜곡점이 730℃ 이상인 유리 기판을 사용한다. 유리 기판으로서, 예를 들어 유리 재료, 예컨대 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리를 사용한다. 산화붕소보다 산화바륨(BaO)을 많이 함유함으로써, 더욱 실용적인 내열성 유리 기판을 얻는다. 그러므로 바람직하게는 BaO의 양이 B2O3의 양보다 많도록 BaO 및 B2O3를 함유하는 유리 기판을 사용한다.
상술한 유리 기판으로서, 절연체를 사용하여 형성한 기판, 예컨대 세라믹 기판, 석영 기판, 또는 사파이어 기판을 사용할 수 있음을 알아야 한다. 대안으로, 결정화 유리 등을 사용할 수 있다.
다음으로, 기판(800)의 전체 표면 위에 도전막을 형성한 후, 제1 포토리소그래피 공정을 수행하여 레지스트 마스크를 형성하고, 에칭으로 도전막의 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(801)을 포함하는 게이트 배선, 커패시터 배선(822) 및 제1 단자(821))을 형성한다. 이때, 게이트 전극(801)의 적어도 단부가 테이퍼형이 될 수 있도록 에칭을 수행한다.
도전막을 위한 재료는 금속 재료, 예컨대 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐; 임의의 이러한 금속 재료를 주성분으로서 함유하는 합금 재료; 또는 임의의 이러한 금속의 질화물 중 하나 이상을 사용하는 단층 또는 적층된 층일 수 있다. 나중의 공정에서 수행하는 가열 처리의 온도를 견딜 수 있다면 알루미늄 또는 구리도 그러한 금속 재료로서 사용할 수 있음을 알아야 한다.
예를 들어, 2층 구조를 갖는 도전막으로서, 알루미늄층 위에 몰리브덴층이 적층되어 있는 2층 구조, 구리층 위에 몰리브덴층이 적층되어 있는 2층 구조, 구리층 위에 질화 티타늄층 또는 질화 탄탈층이 적층되어 있는 2층 구조, 및 질화 티타늄층 및 몰리브덴층의 2층 구조가 바람직하다. 3층 구조로서, 알루미늄, 알루미늄과 실리콘의 합금, 알루미늄과 티타늄의 합금, 또는 알루미늄과 네오디뮴의 합금을 중간층에, 그리고 텅스텐, 질화 텅스텐, 질화 티타늄 및 티타늄 중 임의의 것을 상부층 및 하부층에 함유하는 적층 구조가 바람직하다.
전극 및 배선의 일부에 투광성 산화물 도전막을 사용하여 개구율을 높일 수 있다. 예를 들어, 산화물 도전막으로서 산화인듐, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 사용할 수 있다.
게이트 전극(801), 커패시터 배선(822) 및 제1 단자(821) 각각의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚이다. 본 실시형태에서, 게이트 전극을 위한 도전막은 텅스텐 타깃을 사용하여 스퍼터링법으로 100㎚의 두께를 갖도록 형성한다. 이어서, 에칭으로 도전막을 원하는 형상으로 가공(패터닝)하여, 게이트 전극(801), 커패시터 배선(822) 및 제1 단자(821)를 형성한다.
기초막으로서 기능하는 절연막은 기판(800)과, 게이트 전극(801), 커패시터 배선(822) 및 제1 단자(821) 사이에 형성할 수 있음을 알아야 한다. 기초막으로서, 예를 들어 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 및 질화 산화 알루미늄막 중 어느 하나 이상의 단층 또는 적층된 층을 사용할 수 있다. 특히, 높은 장벽 특성을 갖는 절연막, 예를 들어 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 또는 질화 산화 알루미늄막을 기초막에 사용하여, 분위기 중의 불순물, 예컨대 수분 또는 수소, 또는 기판(800)에 포함된 불순물, 예컨대 알칼리 금속 또는 중금속이 산화물 반도체막, 게이트 절연막 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다.
다음으로, 도 10의 B에 도시한 바와 같이, 게이트 전극(801), 커패시터 배선(822), 및 제1 단자(821) 위에 게이트 절연막(802)을 형성한다. 게이트 절연막(802)은 플라즈마 강화 CVD법, 스퍼터링법 등으로 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막 또는 산화 탄탈막의 단층 또는 그 적층된 층을 갖도록 형성할 수 있다. 게이트 절연막(802)은 수분 또는 수소와 같은 불순물을 가능한 한 적게 포함하는 것이 바람직하다. 게이트 절연막(802)은 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막 및 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 적층한 구조를 가질 수 있다. 이 경우, 산화 실리콘막 또는 산화 질화 실리콘막과 같은 절연막은 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성한다. 높은 장벽 특성을 갖는 절연막으로서, 예를 들어 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 제공할 수 있다. 장벽 특성을 갖는 절연막을 사용하여, 분위기 중의 불순물, 예컨대 수분 또는 수소, 또는 기판에 포함된 불순물, 예컨대 알칼리 금속 또는 중금속이 산화물 반도체막, 게이트 절연막(802), 또는 산화물 반도체막과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다. 또한, 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막과 접하도록 형성하여, 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막이 산화물 반도체막과 직접 접하는 것을 방지할 수 있다.
본 실시형태에서, 게이트 절연막(802)은 스퍼터링법으로 형성한 50㎚ 두께의 질화 실리콘막 위에 스퍼터링법으로 형성한 100㎚ 두께의 산화 실리콘막을 적층한 구조를 갖도록 형성한다.
다음으로, 게이트 절연막(802) 위에 산화물 반도체막을 형성한 후, 에칭 등으로 산화물 반도체막을 원하는 형상으로 가공하여 섬 형상의 산화물 반도체막(803)을 형성한다. 산화물 반도체막은 산화물 반도체 타깃을 사용하여 스퍼터링법으로 형성한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어 아르곤)와 산소를 포함하는 분위기에서 스퍼터링법으로 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하기 전에, 게이트 절연막(802)의 표면에 부착된 먼지는 바람직하게는 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링으로 제거함을 알아야 한다. 역 스퍼터링은 타깃 측에 전압을 인가하지 않으면서 RF 전원을 사용하여 아르곤 분위기에서 기판 측에 전압을 인가하여 기판 근방에 플라즈마를 발생시켜 표면을 개질하는 방법을 의미한다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기 등을 사용할 수 있음을 알아야 한다. 대안으로, 아르곤 분위기에 산소, 아산화질소 등을 첨가하여 사용할 수 있다. 대안으로, 아르곤 분위기에 염소, 탄소 테트라플루오라이드 등을 첨가하여 사용할 수 있다.
산화물 반도체막을 위하여, 전술한 바와 같은 산화물 반도체를 사용할 수 있다.
산화물 반도체막의 두께는 10㎚ 내지 300㎚, 바람직하게는 20㎚ 내지 100㎚로 설정한다. 본 실시형태에서, 막 형성은 In, Ga 및 Zn을 함유하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1 또는 In2O3:Ga2O3:ZnO=1:1:2의 몰비)을 사용하여 다음과 같은 조건하에서 수행하는데, 기판과 타깃 사이의 거리는 100㎜이고, 압력은 0.6㎩이고, 직류(DC) 전원은 0.5㎾이고, 분위기는 산소(산소의 유량은 100%임)이다. 먼지를 줄일 수 있고, 막 두께를 균일하게 할 수 있기 때문에 펄스 직류(DC) 전원이 바람직함을 알아야 한다. 본 실시형태에서, 산화물 반도체막으로서, 스퍼터링 장치로 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 30㎚의 두께를 갖는 In-Ga-Zn-O계 비단결정막을 형성한다.
플라즈마 처리 후 대기에 노출하지 않으면서 산화물 반도체막을 형성하여, 게이트 절연막(802)과 산화물 반도체막 사이의 계면에 먼지 및 수분이 부착되는 것을 방지할 수 있음을 알아야 한다. 또한, 먼지를 줄일 수 있고, 두께 분포가 균일하기 때문에 펄스 직류(DC) 전원이 바람직하다.
산화물 반도체 타깃의 상대 밀도는 80% 이상, 더욱 바람직하게는 95% 이상, 더 더욱 바람직하게는 99.9% 이상인 것이 바람직하다. 높은 상대 밀도를 갖는 타깃을 사용하여 형성하는 산화물 반도체막의 불순물 농도를 감소시킬 수 있고, 따라서 높은 전기적 특성 또는 높은 신뢰성을 갖는 박막 트랜지스터를 얻을 수 있다.
또한, 상이한 재료의 복수의 타깃을 세팅할 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치로, 동일한 챔버에서 상이한 재료의 막들을 적층하여 형성할 수 있거나, 동일한 챔버에서 방전으로 복수의 종류의 재료의 막을 동시에 형성할 수 있다.
또한, 챔버 내부에 자석 시스템을 구비하고 마그네트론 스퍼터링법을 위하여 사용하는 스퍼터링 장치, 및 글로 방전(glow discharge)을 이용하지 않으면서 마이크로파를 이용하여 발생한 플라즈마를 사용하는 ECR 스퍼터링을 위하여 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법에 의한 막 형성 방법으로서, 막 형성 중에 타깃 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응하여 그들의 화합물 박막을 형성하는 반응성 스퍼터링법, 및 막 형성 중에 전압을 기판에도 인가하는 바이어스 스퍼터링법이 또한 존재한다.
스퍼터링법에 의한 막 형성 중에 광 또는 히터로 기판을 400℃ 이상 700℃ 이하로 가열할 수 있다. 막 형성 중에 가열함으로써 막 형성과 동시에 스퍼터링에 기인한 손상을 보수한다.
산화물 반도체막을 형성하기 전에, 스퍼터링 장치의 내벽, 타깃의 표면, 또는 타깃 재료에 남아있는 수분 또는 수소를 제거하기 위하여 바람직하게는 예비가열(preheat) 처리를 수행한다. 예비가열 처리로서, 막 형성 챔버 내부를 감압하에서 200℃ 내지 600℃로 가열하는 방법, 막 형성 챔버의 내부를 가열하면서 질소 또는 불활성 가스의 도입 및 배기를 반복하는 방법 등을 제공할 수 있다. 예비가열 처리 후, 기판 또는 스퍼터링 장치를 냉각하고, 이어서 대기에 노출하지 않으면서 산화물 반도체막을 형성한다. 이 경우, 타깃을 위한 냉각수로서 바람직하게는 물뿐만 아니라 오일 등을 사용한다. 가열하지 않으면서 질소의 도입 및 배기를 반복하더라도 특정 수준의 효과를 얻을 수 있지만, 막 형성 챔버의 내부를 가열하면서 처리를 수행하는 것이 더욱 바람직하다.
산화물 반도체막을 형성하기 전, 형성하는 동안, 또는 형성한 후, 크라이오펌프(cryopump)를 사용하여 스퍼터링 장치에 남아있는 수분 등을 제거하는 것이 바람직하다.
제2 포토리소그래피 공정에서, 예를 들어 인산, 아세트산, 및 질산의 혼합물인 용액을 사용하여 습식 에칭으로 산화물 반도체막을 원하는 형상으로 가공하여 섬 형상의 산화물 반도체막(803)을 형성할 수 있다. 섬 형상의 산화물 반도체막(803)은 게이트 전극(801)과 겹치도록 형성한다. 산화물 반도체막의 에칭 시, 시트르산 또는 옥살산과 같은 유기산을 에천트용으로 사용할 수 있다. 본 실시형태에서, ITO07N(Kanto Chemical Co., Inc. 제조)을 사용하여 습식 에칭으로 불필요한 부분을 제거하여 섬 형상의 산화물 반도체막(803)을 형성한다. 여기서, 에칭은 습식 에칭에 한정하지 않고, 건식 에칭을 이용할 수 있음을 알아야 한다.
건식 에칭을 위한 에칭 가스로서, 바람직하게는 염소를 함유하는 가스(염소계 가스, 예컨대 염소(Cl2), 붕소 클로라이드(BCl3), 실리콘 클로라이드(SiCl4), 또는 탄소 테트라클로라이드(CCl4))를 사용한다.
대안으로, 불소를 함유하는 가스(불소계 가스, 예컨대 탄소 테트라플루오라이드(CF4), 황 플루오라이드(SF6), 질소 플루오라이드(NF3), 또는 트리플루오로메탄(CHF3)); 수소 브로마이드(HBr); 산소(O2); 이러한 가스에 헬륨(He) 또는 아르곤(Ar)과 같은 희가스를 첨가한 임의의 가스 등을 사용할 수 있다.
건식 에칭법으로서, 평행 평판형 RIE(반응성 이온 에칭)법 또는 ICP(유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 막을 원하는 형상으로 에칭하기 위하여, 에칭 조건(코일 형상 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측 전극의 온도 등)은 적절히 조절한다.
습식 에칭 후의 에천트는 에칭된 재료와 함께 세정을 통해 제거한다. 에천트 및 에칭된 재료를 포함하는 폐수는 정제할 수 있고, 그 재료는 재사용할 수 있다. 에칭 후의 폐수로부터 산화물 반도체막에 포함된 인듐과 같은 재료를 수집 및 재사용하는 경우, 자원을 효과적으로 사용할 수 있고 비용을 줄일 수 있다.
에칭으로 원하는 형상을 얻기 위하여, 재료에 따라 에칭 조건(예컨대 에천트, 에칭 시간, 및 온도)을 적절히 조절한다.
다음으로, 도 10의 C에 도시한 바와 같이, 환원 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어 분위기(공동 감쇠 레이저 분광법(CRDS) 시스템의 노점 계측기를 사용하여 측정을 수행하는 경우 수분 함량이 20ppm 이하(노점 변환, -55℃), 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기)에서 산화물 반도체막(803)에 가열 처리를 수행할 수 있다. 산화물 반도체막(803)에 가열 처리를 수행하는 경우, 산화물 반도체막(804)을 형성한다. 구체적으로, 불활성 가스(질소, 헬륨, 네온, 아르곤 등) 분위기에서 500℃ 이상 750℃ 이하(또는 유리 기판의 왜곡점 이하)의 온도에서 대략 1분 이상 10분 이하 동안, 바람직하게는 650℃에서 대략 3분 이상 6분 이하 동안 급속 열 어닐링(RTA) 처리를 수행할 수 있다. RTA법으로 짧은 시간에 탈수화 또는 탈수소화를 수행할 수 있으므로, 유리 기판의 왜곡점을 초과하는 온도에서도 처리를 수행할 수 있다. 섬 형상의 산화물 반도체막(803)을 형성한 후에 반드시 가열 처리를 수행할 필요는 없고, 에칭 처리를 수행하기 전에 산화물 반도체막에 대하여 가열 처리를 수행할 수 있음을 알아야 한다. 가열 처리는 섬 형상의 산화물 반도체막(803)을 형성한 후에 1회 초과로 수행할 수 있다.
본 실시형태에서, 가열 처리는 기판 온도가 설정 온도에 도달하는 상태에서 6분 동안 600℃로 질소 분위기에서 수행한다. 가열 처리를 위하여, 전기로를 사용하는 가열 방법, 급속 가열 방법, 예컨대 가열한 가스를 이용하는 가스 급속 열 어닐링(GRTA)법 또는 램프 광을 이용하는 램프 급속 열 어닐링(LRTA)법 등을 이용할 수 있다. 예를 들어, 전기로를 사용하여 가열 처리를 수행하는 경우, 온도 상승 특성은 바람직하게는 0.1℃/분 이상 20℃/분 이하로 설정하고, 온도 강하 특성은 바람직하게는 0.1℃/분 이상 15℃/분 이하로 설정한다.
가열 처리에서, 수분, 수소 등은 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤에 함유되지 않는 것이 바람직함을 알아야 한다. 대안으로, 가열 처리 장치에 도입하는 질소 또는 희가스, 예컨대 헬륨, 네온, 또는 아르곤의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하임)으로 설정하는 것이 바람직하다.
도 10의 C의 파선 D1-D2 및 E1-E2에 따른 단면도는 도 13에 도시한 평면도의 파선 D1-D2 및 E1-E2에 따른 단면도에 대응함을 알아야 한다.
다음으로, 도 11의 A에 도시한 바와 같이, 스퍼터링법 또는 진공 증착법으로 소스 전극 및 드레인 전극을 위하여 사용하는 도전막(806)을 산화물 반도체막(804) 위에 형성한다. 본 실시형태에서, 도전막(806)에는 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성한 제1 도전막(806a) 위에 제2 도전막(806b)이 적층되어 있다.
낮은 전기음성도를 갖는 금속으로서, 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 몰리브덴 등을 제공할 수 있다. 상술한 금속 중 하나 이상을 각각 포함하는 혼합물, 금속 화합물 또는 합금을 제1 도전막(806a)에 사용할 수 있다. 상술한 재료는 내열성 도전 재료, 예컨대 탄탈, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소; 이러한 원소 중 하나 이상을 성분으로서 함유하는 합금; 또는 이러한 원소를 성분으로서 함유하는 질화물과 조합할 수 있다.
제1 도전막(806a)의 두께는 바람직하게는 10㎚ 내지 200㎚, 더욱 바람직하게는 50㎚ 내지 150㎚이다. 제2 도전막(806b)의 두께는 바람직하게는 100㎚ 내지 300㎚, 더욱 바람직하게는 150㎚ 내지 250㎚이다. 본 실시형태에서, 스퍼터링법으로 형성한 100㎚ 두께의 티타늄막을 제1 도전막(806a)로서 사용하고, 스퍼터링법으로 형성한 200㎚ 두께의 알루미늄막을 제2 도전막(806b)으로서 사용한다.
본 발명의 한 실시형태에서, 제1 도전막(806a)은 낮은 전기음성도를 갖는 금속; 또는 이러한 금속을 사용하는 혼합물, 금속 화합물 또는 합금을 사용하여 형성하여, 산화물 반도체막(804), 게이트 절연막(802), 또는 산화물 반도체막(804)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물은 제1 도전막(806a)을 통해 게터링한다. 그러므로 수분 또는 수소와 같은 불순물의 제거로 진성(i형) 반도체 또는 실질적인 i형 반도체인 산화물 반도체막(804)을 얻을 수 있고, 불순물에 기인한 트랜지스터의 특성의 열화, 예컨대 임계 전압의 시프트가 촉진되는 것을 방지할 수 있고, 오프-상태 전류를 감소시킬 수 있다.
상술한 구조 외에, 노출된 제2 도전막(806b)을 질소 분위기 또는 희가스(아르곤, 헬륨 등) 분위기와 같은 불활성 가스 분위기에서 가열 처리하여 게터링을 촉진할 수 있다. 게터링을 촉진하기 위한 가열 처리의 온도 범위는 실시형태 1처럼 바람직하게는 100℃ 이상 350℃ 이하, 더욱 바람직하게는 220℃ 이상 280℃ 이하이다. 가열 처리를 수행함으로써, 산화물 반도체막(804), 게이트 절연막(802), 또는 산화물 반도체막(804)과 또 다른 절연막 사이의 계면 및 그 근방에 존재하는 수분 또는 수소와 같은 불순물을 제1 도전막(806a)을 통해 쉽게 게터링할 수 있다.
다음으로, 도 11의 B에 도시한 바와 같이, 제3 포토리소그래피 공정을 수행하고, 에칭 등으로 제1 도전막(806a) 및 제2 도전막(806b)을 원하는 형상으로 가공(패터닝)하여, 소스 전극(807) 및 드레인 전극(808)을 형성한다. 예를 들어, 제1 도전막(806a)에 티타늄막을 사용하고 제2 도전막(806b)에 알루미늄막을 사용하는 경우, 인산을 함유하는 용액을 사용하여 제2 도전막(806b)에 습식 에칭을 수행한 후, 암모니아 및 과산화수소수를 함유하는 용액(암모니아 퍼옥시드 혼합물)을 사용하여 제1 도전막(806a)에 습식 에칭을 수행할 수 있다. 구체적으로, 본 실시형태에서는 Wako Pure Chemical Industries, Ltd.가 제조한 Al-Etchant(2.0중량%의 질산, 9.8중량%의 아세트산, 및 72.3중량%의 인산을 함유하는 수용액)을 인산을 함유하는 용액으로서 사용한다. 또한, 암모니아 퍼옥시드 혼합물로서, 구체적으로 31중량%의 과산화수소수, 28중량%의 암모니아수, 및 물이 5:2:2의 부피 비로 혼합되어 있는 수용액을 사용한다. 대안으로, 염소(Cl2), 붕소 클로라이드(BCl3) 등을 함유하는 가스를 이용하여 제1 도전막(806a) 및 제2 도전막(806b)에 건식 에칭을 수행할 수 있다.
패터닝으로 소스 전극(807) 및 드레인 전극(808)을 형성하는 경우, 섬 형상의 산화물 반도체막(804)의 노출된 부분의 일부가 몇몇 경우 에칭된다. 본 실시형태에서, 그루브(오목부)를 갖는 섬 형상의 산화물 반도체막(805)을 형성하는 경우를 기술한다.
제3 포토리소그래피 공정에서, 소스 전극(807) 및 드레인 전극(808)과 동일한 재료로부터 형성하는 제2 단자(820)가 단자부에 남는다. 제2 단자(820)는 소스 배선(소스 전극(807) 및 드레인 전극(808)을 포함하는 소스 배선)에 전기적으로 접속되어 있음을 알아야 한다.
또한, 멀티-톤 마스크를 사용하여 형성하고, 복수의 두께(예를 들어 두 종류의 두께)를 갖는 영역을 구비하는 레지스트 마스크를 사용함으로써, 레지스트 마스크의 수를 줄일 수 있고, 공정을 간소화할 수 있고, 비용을 줄일 수 있다.
도 11의 B의 파선 D1-D2 및 E1-E2에 따른 단면도는 도 14에 도시하는 평면도의 파선 D1-D2 및 E1-E2에 따른 단면도에 각각 대응한다.
본 실시형태에서, 실시형태 1에서 기술한 구조를 갖는 트랜지스터를 사용하여 제조 방법을 기술하지만, 실시형태 2 또는 3에서 기술한 트랜지스터를 사용할 수 있음을 알아야 한다.
도 12의 A에 도시한 바와 같이, 소스 전극(807) 및 드레인 전극(808)을 형성한 후, 소스 전극(807), 드레인 전극(808) 및 산화물 반도체막(805)을 덮기 위하여 절연막(809)을 형성한다. 절연막(809)은 바람직하게는 수분 또는 수소와 같은 불순물을 가능한 한 적게 포함하고, 절연막(809)은 단층 절연막 또는 적층된 복수의 절연막을 사용하여 형성할 수 있다. 절연막(809)에는 바람직하게는 높은 장벽 특성을 갖는 재료를 사용한다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 적층된 복수의 절연막을 사용하는 경우, 장벽 특성을 갖는 절연막보다 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막(805)에 더 가까운 쪽에 형성한다. 이어서, 소스 전극(807), 드레인 전극(808) 및 산화물 반도체막(805)과 겹치도록 장벽 특성을 갖는 절연막을 형성하는데, 더 낮은 질소 비율을 갖는 절연막은 장벽 특성을 갖는 절연막과 소스 전극(807), 드레인 전극(808) 및 산화물 반도체막(805) 사이에 있다. 장벽 특성을 갖는 절연막을 사용하는 경우, 수분 또는 수소와 같은 불순물이 산화물 반도체막(805), 게이트 절연막(802), 또는 산화물 반도체막(805)과 또 다른 절연막 사이의 계면 및 그 근방에 침입하는 것을 방지할 수 있다. 또한, 더 낮은 질소 비율을 갖는 절연막, 예컨대 산화 실리콘막 또는 산화 질화 실리콘막을 산화물 반도체막(805)과 접하도록 형성하여, 높은 장벽 특성을 갖는 재료를 사용하여 형성한 절연막이 산화물 반도체막(805)과 직접 접하는 것을 방지할 수 있다.
본 실시형태에서, 절연막(809)은 스퍼터링법으로 형성한 200㎚ 두께의 산화 실리콘막 위에 스퍼터링법으로 형성한 100㎚ 두께의 질화 실리콘막이 적층되어 있는 구조를 갖도록 형성한다. 막 형성 시 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다.
소스 전극(807)과 드레인 전극(808) 사이에 제공된 산화물 반도체막(805)의 노출된 영역 및 절연막(809)을 형성하는 산화 실리콘이 서로 접하도록 제공되어 있어, 산소가 산화물 반도체막(805)에 공급되고, 따라서 절연막(809)과 접하는 산화물 반도체막(805)의 영역의 저항이 증가하고, 이로 인해 높은 저항을 갖는 채널 형성 영역을 구비한 산화물 반도체막(805)을 형성할 수 있다.
다음으로, 절연막(809)을 형성한 후 가열 처리를 수행할 수 있다. 가열 처리는 대기 분위기 또는 불활성 가스(질소, 헬륨, 네온, 아르곤 등) 분위기에서 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하의 온도로 수행한다. 예를 들어, 가열 처리는 질소 분위기에서 250℃로 1시간 동안 수행한다. 대안으로, 전술한 가열 처리처럼 고온에서 짧은 시간 동안 RTA 처리를 수행할 수 있다. 가열 처리를 통해, 산화물 반도체막(805)은 절연막(809)을 형성하는 산화 실리콘과 접한 상태에서 가열된다. 또한, 산화물 반도체막(805)의 저항은 산소의 공급을 통해 증가한다. 따라서, 트랜지스터의 전기적 특성을 개선할 수 있고, 전기적 특성의 변동을 감소시킬 수 있다. 이러한 가열 처리를 절연막(809)의 형성 후 수행한다면 가열 처리를 수행하는 경우에 대한 특별한 제한은 없다. 이러한 가열 처리가 또 다른 공정의 가열 처리, 예를 들어 수지막 형성 시 가열 처리 또는 투명 도전막의 저항을 감소시키기 위한 가열 처리로서도 기능하는 경우, 공정의 수가 증가하는 것을 방지할 수 있다.
상술한 공정으로 박막 트랜지스터(813)를 제조할 수 있다.
다음으로, 제4 포토리소그래피 공정에서, 레지스트 마스크를 형성하고, 절연막(809) 및 게이트 절연막(802)을 에칭하여, 드레인 전극(808)의 일부, 제1 단자(821)의 일부, 및 제2 단자(820)의 일부를 노출시키는 컨택트 홀(contact hole)을 형성한다. 다음으로, 레지스트 마스크를 제거하고, 이어서 투명 도전막을 형성한다. 투명 도전막은 스퍼터링법, 진공 증착법 등을 통해 산화인듐(In2O3), 산화인듐 산화주석 합금(In2O3-SnO2, 약어 ITO) 등으로 형성한다. 이러한 재료는 염산계 용액으로 에칭한다. 그러나, 특히 ITO 에칭 시 잔류물이 쉽게 발생하므로, 산화인듐 산화아연 합금(In2O3-ZnO)을 사용하여 에칭 가공성을 개선할 수 있다. 또한, 투명 도전막의 저항을 감소시키기 위한 가열 처리의 경우, 가열 처리는 산화물 반도체막(805)의 저항을 증가시키는 가열 처리로서 기능할 수 있어, 트랜지스터의 전기적 특성의 개선 및 적은 변동을 달성할 수 있다.
다음으로, 제5 포토리소그래피 공정에서, 레지스트 마스크를 형성하고, 에칭으로 불필요한 부분을 제거하여, 드레인 전극(808)에 접속하는 화소 전극(814), 제1 단자(821)에 접속하는 투명 도전막(815), 및 제2 단자(820)에 접속하는 투명 도전막(816)을 형성한다.
투명 도전막(815 및 816)은 FPC에 접속된 전극 또는 배선으로서 기능한다. 제1 단자(821) 위에 형성된 투명 도전막(815)은 게이트 배선의 입력 단자로서 기능하는 접속 단자 전극이다. 제2 단자(820) 위에 형성된 투명 도전막(816)은 소스 배선의 입력 단자로서 기능하는 접속 단자 전극이다.
이러한 제6 포토리소그래피 공정에서, 커패시터 배선(822) 및 화소 전극(814)은 게이트 절연막(802) 및 절연막(809)을 유전체로서 사용하여 축적 커패시터(819)를 형성한다.
레지스트 마스크를 제거한 후의 단면도는 도 12의 B에서 도시한다. 도 12의 B의 파선 D1-D2 및 E1-E2에 따른 단면도는 도 15에 도시하는 평면도의 파선 D1-D2 및 E1-E2에 따른 단면도에 각각 대응함을 알아야 한다.
이러한 6회의 포토리소그래피 공정을 통해, 축적 커패시터(819)와, 역 스태거형 구조를 갖는 보텀 게이트 박막 트랜지스터인 박막 트랜지스터(813)를 포함하는 화소 박막 트랜지스터부를 6매의 포토마스크를 사용하여 완성할 수 있다. 화소들이 매트릭스 형태로 배열되어 있는 화소부의 각 화소에 박막 트랜지스터 및 축적 커패시터를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 기판 중 하나를 얻을 수 있다. 본 명세서에서, 이러한 기판은 편의상 액티브 매트릭스 기판으로서 칭한다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우, 액티브 매트릭스 기판 및 대향 전극을 구비한 대향 기판은 액정층을 사이에 개재하여 서로 접합되어 있다.
대안으로, 커패시터 배선을 제공하지 않고, 절연막 및 게이트 절연막을 사이에 개재하여 인접 화소의 게이트 배선과 겹치는 화소 전극으로 축적 커패시터를 형성할 수 있다.
액티브 매트릭스 액정 표시 장치에서, 매트릭스 형태로 배열되어 있는 화소 전극을 구동하여 스크린 위에 표시 패턴을 형성한다. 구체적으로, 선택된 화소 전극과 그 화소 전극에 대응하는 대향 전극 사이에 전압을 인가하여, 화소 전극과 대향 전극 사이에 제공된 액정층이 광학적으로 변조되고, 관찰자는 이러한 광학적인 변조를 표시 패턴으로서 인식한다.
발광 표시 장치를 제조하는 경우, 몇몇 경우 유기 발광 소자들 사이에 유기 수지막을 포함하는 격벽(partition)을 제공한다. 이 경우, 유기 수지막에 수행한 가열 처리는 산화물 반도체막(805)의 저항을 증가시키는 가열 처리로서도 기능할 수 있어, 트랜지스터의 전기적 특성의 개선 및 적은 변동을 달성할 수 있다.
산화물 반도체를 박막 트랜지스터에 사용하는 것은 제조 비용을 줄인다. 특히, 가열 처리로 수분 또는 수소와 같은 불순물을 감소시키고, 산화물 반도체막의 순도를 높인다. 그러므로 초고순도의 산화물 반도체 타깃 또는 막 형성 챔버의 노점이 감소되어 있는 특정 스퍼터링 장치를 사용하지 않으면서 양호한 전기적 특성을 갖는 높은 신뢰성의 박막 트랜지스터를 포함하는 반도체 표시 장치를 제조할 수 있다.
채널 형성 영역에서의 반도체막은 저항이 증가한 영역이므로, 박막 트랜지스터의 전기적 특성은 안정화되고, 오프-상태 전류의 증가 등을 방지할 수 있다. 그러므로 양호한 전기적 특성을 갖는 높은 신뢰성의 박막 트랜지스터를 포함하는 반도체 표시 장치를 제공할 수 있다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서, 전자 페이퍼 또는 디지털 페이퍼로서 칭하고, 본 발명의 제조 방법을 이용하여 형성한 반도체 표시 장치 중 하나인 반도체 표시 장치의 구조를 기술한다.
전압 인가로 그레이스케일(grayscale)을 제어할 수 있고, 메모리 특성을 갖는 표시 소자를 전자 페이퍼에 사용한다. 구체적으로, 전자 페이퍼에 사용한 표시 소자에는 표시 소자, 예컨대 비-수성 전기 영동 표시 소자; 2개의 전극 사이에 있는 고분자 재료에 액정 액적(droplet)이 분산되어 있는 PDLC(중합체 분산 액정)법을 이용하는 표시 소자; 2개의 전극 사이에 키랄 네마틱 액정 또는 콜레스테릭 액정을 포함하는 표시 소자; 2개의 전극 사이에 대전 미립자(charged fine particle)를 포함하고, 전계를 이용함으로써 대전 미립자가 미립자를 통과해 이동하는 입자-이동 방법을 이용하는 표시 소자 등을 사용할 수 있다. 또한, 비-수성 전기 영동 표시 소자는 대전 미립자가 분산되어 있는 분산액을 2개의 전극 사이에 개재하는 표시 소자; 대전 미립자자 분산되어 있는 분산액이 절연막을 개재하는 2개의 전극 위에 포함되는 표시 소자; 상이한 색이고, 상이하게 대전하는 반구체를 갖는 트위스팅 볼(twisting ball)이 2개의 전극 사이의 용매에 분산되어 있는 표시 소자; 복수의 대전 미립자가 용액에 분산되어 있는 마이크로캡슐을 2개의 전극 사이에 포함하는 표시 소자 등일 수 있다.
도 16a는 전자 페이퍼의 화소부(700), 신호선 구동 회로(701), 및 주사선 구동 회로(702)의 상면도이다.
화소부(700)는 복수의 화소(703)를 포함한다. 복수의 신호선(707)은 신호선 구동 회로(701)로부터 화소부(700)에 연결되어 있다. 복수의 주사선(708)은 주사선 구동 회로(702)로부터 화소부(700)에 연결되어 있다.
각 화소(703)는 트랜지스터(704), 표시 소자(705), 및 축적 커패시터(706)를 포함한다. 트랜지스터(704)의 게이트 전극은 주사선(708) 중 하나에 접속되어 있다. 트랜지스터(704)의 소스 전극 및 드레인 전극 중 하나는 신호선(707) 중 하나에 접속되어 있고, 트랜지스터(704)의 소스 전극 및 드레인 전극 중 다른 하나는 표시 소자(705)의 화소 전극에 접속되어 있다.
도 16a에서, 축적 커패시터(706)는 표시 소자(705)에 병렬로 접속되어 있어 표시 소자(705)의 화소 전극과 대향 전극 사이에 인가된 전압을 유지할 수 있지만, 표시 소자(705)의 메모리 특성이 표시를 유지할 정도로 충분히 높은 경우에는 축적 커패시터(706)를 반드시 제공할 필요는 없음을 알아야 한다.
스위칭 소자로서 기능하는 하나의 트랜지스터가 각 화소에 제공되어 있는 액티브 매트릭스 화소부의 구조가 도 16a에 도시되어 있지만, 본 발명의 한 실시형태의 전자 페이퍼는 이러한 구조에 한정하지 않는다. 복수의 트랜지스터를 각 화소에 제공할 수 있다. 또한, 트랜지스터 외에 커패시터, 저항기, 또는 코일과 같은 소자도 제공할 수 있다.
각 화소(703)에 제공된 표시 소자(705)의 단면도는 마이크로캡슐을 구비한 전기 영동 전자 페이퍼를 예로서 사용하는 도 16b에 도시되어 있다.
표시 소자(705)는 화소 전극(710), 대향 전극(711), 및 화소 전극(710)과 대향 전극(711)에 의해 전압이 인가되는 마이크로캡슐(712)을 구비한다. 트랜지스터(704)의 소스 전극 및 드레인 전극(713) 중 하나는 화소 전극(710)에 접속되어 있다.
마이크로캡슐(712)에서, 산화 티타늄과 같은 플러스 대전된 백색 안료 및 카본 블랙과 같은 마이너스 대전된 흑색 안료는 오일과 같은 분산 매체와 함께 봉입되어 있다. 화소 전극(710)에 인가된 비디오 신호의 전압에 따라 화소 전극과 대향 전극 사이에 전압이 인가되고, 흑색 안료 및 백색 안료는 각각 플러스 전극 측 및 마이너스 전극 측으로 이동한다. 그러므로 그레이스케일을 표시할 수 있다.
도 16b에서, 마이크로캡슐(712)은 화소 전극(710)과 대향 전극(711) 사이에서 투광성 수지(714)에 의해 고정되어 있다. 그러나 본 발명의 한 실시형태는 이러한 구조에 한정하지 않고, 마이크로캡슐(712), 화소 전극(710), 및 대향 전극(711)에 의해 형성된 공간을 공기, 불활성 가스 등과 같은 가스로 충전할 수 있다. 이 경우, 마이크로캡슐(712)은 바람직하게는 접착제 등을 통해 화소 전극(710) 및 대향 전극(711) 중 하나 또는 둘 다에 고정함을 알아야 한다.
표시 소자(705)에 포함된 마이크로캡슐(712)의 수는 도 16b에 도시한 바와 같이 반드시 복수일 필요는 없다. 1개의 표시 소자(705)가 복수의 마이크로캡슐(712)을 구비할 수 있거나, 복수의 표시 소자(705)가 1개의 마이크로캡슐(712)을 구비할 수 있다. 예를 들어, 2개의 표시 소자(705)가 1개의 마이크로캡슐(712)을 공유하고, 플러스 전압 및 마이너스 전압은 각각 표시 소자(705) 중 하나에 포함된 화소 전극(710) 및 표시 소자(705) 중 다른 하나에 포함된 화소 전극(710)에 인가한다. 이 경우, 플러스 전압이 인가되는 화소 전극(710)과 겹치는 영역의 마이크로캡슐(712)에서, 흑색 안료는 화소 전극(710) 쪽으로 이동하고, 백색 안료는 대향 전극(711) 쪽으로 이동한다. 한편, 마이너스 전압이 인가되는 화소 전극(710)과 겹치는 영역의 마이크로캡슐(712)에서, 백색 안료는 화소 전극(710) 쪽으로 이동하고, 흑색 안료는 대향 전극(711) 쪽으로 이동한다.
다음으로, 상술한 전기 영동 시스템의 전자 페이퍼는 전자 페이퍼의 구체적인 구동 방법을 기술하는 한 가지 예로서 제공한다.
전자 페이퍼의 동작은 초기화 기간, 기입 기간, 및 유지 기간에 따라 기술할 수 있다.
우선, 표시 소자를 초기화하기 위하여, 표시 화상을 스위칭하기 전에 화소부 내 각 화소의 그레이스케일 수준을 초기화 기간에서 일시적으로 동일하도록 설정한다. 그레이스케일 수준의 초기화는 잔상이 남는 것을 방지할 수 있다. 구체적으로, 전기 영동 시스템에서, 표시되는 그레이스케일 수준을 표시 소자(705)에 포함된 마이크로캡슐(712)을 통해 조절하여, 각 화소의 표시는 백색 또는 흑색이 된다.
본 실시형태에서, 흑색을 표시하기 위한 초기화 비디오 신호를 화소에 입력한 후 백색을 표시하기 위한 초기화 비디오 신호를 화소에 입력하는 경우의 초기화 동작을 기술한다. 예를 들어, 화상의 표시를 대향 전극(711) 쪽에 대하여 수행하는 전기 영동 시스템의 전자 페이퍼의 경우, 마이크로캡슐(712) 내 흑색 안료가 대향 전극(711) 쪽으로 이동하도록 그리고 마이크로캡슐(712) 내 백색 안료가 화소 전극(710) 쪽으로 이동하도록 표시 소자(705)에 전압을 인가한다. 다음으로, 마이크로캡슐(712) 내 백색 안료가 대향 전극(711) 쪽으로 이동하도록 그리고 마이크로캡슐(712) 내 흑색 안료가 화소 전극(710) 쪽으로 이동하도록 표시 소자(705)에 전압을 인가한다.
또한, 초기화 비디오 신호를 화소에 1회만 입력하는 경우, 마이크로캡슐(712) 내 백색 안료 및 흑색 안료는 초기화 기간 전에 표시된 그레이스케일 수준에 따라 이동이 완전히 중단되지 않고, 따라서 초기화 기간이 종료된 후에도 화소들의 표시된 그레이스케일 수준들 간의 차가 발생할 수 있다. 그러므로 공통 전압(Vcom)에 대하여 마이너스인 전압(-Vp)을 화소 전극(710)에 복수 회 인가하여 흑색을 표시하고, 공통 전압(Vcom)에 대하여 플러스인 전압(Vp)을 화소 전극(710)에 복수 회 인가하여 백색을 표시하는 것이 바람직하다.
초기화 기간 전에 표시된 그레이스케일 수준이 각 화소의 표시 소자에 따라 상이한 경우, 초기화 비디오 신호를 입력하기 위한 최소 횟수도 변함을 알아야 한다. 따라서, 초기화 비디오 신호를 입력하기 위한 횟수는 초기화 기간 전에 표시된 그레이스케일 수준에 따라 화소들 사이에서 변할 수 있다. 이 경우, 공통 전압(Vcom)은 바람직하게는 초기화 비디오 신호를 반드시 입력할 필요가 없는 화소에 입력한다.
초기화 비디오 신호인 전압(Vp) 또는 전압(-Vp)을 화소 전극(710)에 복수 회 인가하기 위하여, 선택 신호의 펄스가 각 주사선에 공급되는 기간에서 주사선을 포함하는 라인의 화소에 초기화 비디오 신호를 입력하는 동작 순서를 복수 회 수행함을 알아야 한다. 초기화 비디오 신호의 전압(Vp) 또는 전압(-Vp)을 화소 전극(710)에 복수 회 인가하고, 이로 인해 화소들 간의 그레이스케일 수준의 차가 발생하는 것을 방지하기 위하여 마이크로캡슐(712) 내 백색 안료 및 흑색 안료의 이동을 수렴한다. 따라서, 화소부 내 화소의 초기화를 수행할 수 있다.
초기화 기간의 각 화소에서 흑색 후 백색을 표시하는 경우뿐만 아니라 백색 후 흑색을 표시하는 경우도 허용할 수 있음을 알아야 한다. 대안으로. 초기화 기간의 각 화소에서 백색을 표시한 후 흑색을 표시하고, 또한, 그 후에 백색을 표시하는 경우도 허용할 수 있다.
또한, 화소부 내 모든 화소의 경우, 초기화 기간을 개시하는 타이밍은 반드시 동일할 필요는 없다. 예를 들어, 초기화 기간을 개시하는 타이밍은 모든 화소 또는 동일한 라인에 속하는 모든 화소 등에 대하여 상이할 수 있다.
다음으로, 기입 기간에 화상 데이터를 갖는 비디오 신호를 화소에 입력한다.
전체 화소부에 화상을 표시하는 경우, 1프레임 기간에서, 전압의 펄스가 시프트되는 선택 신호가 모든 주사선에 순차적으로 입력된다. 이어서, 펄스가 선택 신호에 나타나는 1라인 기간에서, 화상 데이터를 갖는 비디오 신호가 모든 신호선에 입력된다.
마이크로캡슐(712) 내 백색 안료 및 흑색 안료가 화소 전극(710)에 인가된 비디오 신호의 전압에 따라 화소 전극(710) 쪽 및 대향 전극(711) 쪽으로 이동하여, 표시 소자(705)는 그레이스케일을 표시한다.
기입 기간에서도, 초기화 기간처럼 비디오 신호의 전압은 바람직하게는 화소 전극(710)에 복수 회 인가함을 알아야 한다. 따라서, 선택 신호의 펄스가 각 주사선에 공급되는 기간에서 주사선을 포함하는 라인의 화소에 비디오 신호를 입력하는 동작 순서를 복수 회 수행한다.
다음으로, 유지 기간에서, 신호선을 통해 공통 전압(Vcom)을 모든 화소에 입력한 후, 선택 신호를 주사선에 입력하지 않거나, 비디오 신호를 신호선에 입력하지 않는다. 따라서, 표시 소자(705)에 포함된 마이크로캡슐(712) 내 백색 안료 및 흑색 안료의 위치는 화소 전극(710)과 대향 전극(711) 사이에 플러스 또는 마이너스 전압이 인가되지 않는다면 유지되고, 따라서 표시 소자(705)에 표시된 그레이스케일 수준이 유지된다. 그러므로 기입 기간에 기입된 화상을 유지 기간에서도 유지한다.
전자 페이퍼에 사용한 표시 소자의 그레이스케일 수준을 변경하기 위하여 필요한 전압은 액정 표시 장치에 사용한 액정 소자의 전압 또는 발광 장치에 사용한 유기 발광 소자와 같은 발광 소자의 전압보다 높은 경향이 있음을 알아야 한다. 그러므로 기입 기간에서 스위칭 소자로서 기능하는 화소의 트랜지스터(704)의 소스 전극과 드레인 전극 간의 전위차가 크고, 그 결과 오프-상태 전류가 증가하고, 화소 전극(710)의 전위의 변동에 기인한 표시의 교란이 발생하기 쉽다. 그러나, 전술한 바와 같이, 본 발명의 한 실시형태에서는 산화물 반도체막을 트랜지스터(704)의 활성층에 사용한다. 따라서, 게이트 전극과 소스 전극 사이의 전압이 거의 0인 상태에서 트랜지스터(704)의 오프-상태 전류, 즉 누설 전류는 현저히 낮다. 그러므로 기입 기간에서 트랜지스터(704)의 소스 전극과 드레인 전극 간의 전위차가 증가하는 경우에도 오프-상태 전류를 억제할 수 있고, 화소 전극(710)의 전위의 변동에 기인한 표시의 교란의 발생을 방지할 수 있다. 또한, 기입 기간에서 스위칭 소자로서 기능하는 화소의 트랜지스터(704)의 소스 전극과 드레인 전극 간의 전위차가 커져 트랜지스터(704)는 쉽게 열화된다. 그러나 본 발명의 한 실시형태에서는 시간에 따른 열화에 기인한 트랜지스터(704)의 임계 전압의 변동을 감소시킬 수 있어 전자 페이퍼의 신뢰성을 높일 수 있다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
도 17a는 액티브 매트릭스 반도체 표시 장치의 블록도의 예이다. 표시 장치의 기판(5300) 위에 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공되어 있다. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선이 제공되어 있고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되는 복수의 주사선이 제공되어 있다. 표시 소자를 포함하는 화소는 주사선과 신호선이 서로 교차하는 각각의 영역에 매트릭스 형태로 제공되어 있음을 알아야 한다. 또한, 표시 장치의 기판(5300)은 플렉시블 인쇄 회로(FPC)와 같은 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러 또는 컨트롤러 IC로도 칭함)에 접속되어 있다.
도 17a에서, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)는 화소부(5301)가 형성되어 있는 하나의 기판(5300) 위에 형성되어 있다. 그러므로 외부에 제공된 구성 요소, 예컨대 구동 회로의 수가 감소하므로, 표시 장치를 소형화할 수 있을 뿐만 아니라 조립 공정 및 검사 공정의 횟수의 감소를 통해 비용을 줄일 수 있다. 또한, 기판(5300) 외부에 구동 회로를 제공하는 경우에는 배선을 연장하는 것이 필요하고, 배선 접속부의 수가 증가하지만, 기판(5300) 위에 구동 회로를 제공하는 경우에는 배선의 접속부의 수를 줄일 수 있다. 그러므로 구동 회로와 화소부의 접속 불량에 기인한 수율 저하를 방지할 수 있고, 접속점에서의 낮은 기계적 강도에 기인한 신뢰성 저하를 방지할 수 있다.
예로서, 타이밍 제어 회로(5305)는 제1 주사선 구동 회로 스타트 신호(GSP1)(스타트 신호는 스타트 펄스로도 칭함) 및 주사선 구동 회로 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급함을 알아야 한다. 타이밍 제어 회로(5305)는 예를 들어 제2 주사선 구동 회로 스타트 신호(GSP2) 및 주사선 구동 회로 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. 또한, 타이밍 제어 회로(5305)는 신호선 구동 회로 스타트 신호(SSP), 신호선 구동 회로 클록 신호(SCK), 비디오 신호 데이터(DATA, 간단히 비디오 신호로도 칭함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303) 중 하나를 생략할 수 있음을 알아야 한다.
도 17b는 낮은 구동 주파수를 갖는 회로(예를 들어, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))를 화소부(5301)가 형성되어 있는 하나의 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)를 구비한 기판과는 상이한 또 다른 기판 위에 형성하는 구조를 나타낸다. 신호선 구동 회로(5304) 내 샘플링 회로에 사용한 아날로그 스위치와 같은 낮은 구동 주파수를 갖는 회로를 화소부(5301)가 형성되어 있는 하나의 기판(5300) 위에 부분적으로 형성할 수 있다. 따라서, 시스템-온-패널을 부분적으로 채택하여, 시스템-온-패널의 장점, 예컨대 전술한 접속 불량에 기인한 수율 저하 또는 접속점에서의 낮은 기계적 강도의 방지, 및 조립 공정 및 검사 공정의 횟수의 감소에 기인한 비용 감소를 거의 얻을 수 있다. 또한, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)가 하나의 기판 위에 형성되어 있는 시스템-온-패널에 비해, 시스템-온-패널을 부분적으로 채택하여, 높은 구동 주파수를 갖는 회로의 성능을 증가시킬 수 있다. 또한, 단결정 반도체를 사용하는 경우에는 실현하기 어려운 대면적을 갖는 화소부의 형성이 가능하다.
다음으로, n채널 트랜지스터를 포함하는 신호선 구동 회로의 구조를 기술한다.
도 18a에 도시한 신호선 구동 회로는 시프트 레지스터(5601) 및 샘플링 회로(5602)를 포함한다. 샘플링 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은 복수의 n채널 트랜지스터(5603_1 내지 5603_k)(k은 자연수)를 포함한다.
신호선 구동 회로의 접속 관계는 스위칭 회로(5602_1)를 예로서 사용하여 기술한다. 이하에서 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제1 단자로서 칭하고, 다른 하나는 제2 단자로서 칭함을 알아야 한다.
트랜지스터(5603_1 내지 5603_k)의 제1 단자는 배선(5604_1 내지 5604_k)에 각각 접속되어 있다. 비디오 신호가 각각의 배선(5604_1 내지 5604_k)에 입력됨을 알아야 한다. 트랜지스터(5603_1 내지 5603_k)의 제2 단자는 신호선(S1 내지 Sk)에 각각 접속되어 있다. 트랜지스터(5603_1 내지 5603_k)의 게이트 전극은 시프트 레지스터(5601)에 접속되어 있다.
시프트 레지스터(5601)는 높은 레벨(H-레벨) 전압을 갖는 타이밍 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력함으로써 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능이 있다.
스위칭 회로(5602_1)는 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태(conduction state)(제1 단자와 제2 단자 간의 도통)를 제어하는 기능, 즉 트랜지스터(5603_1 내지 5603_N)의 스위칭을 통해 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는지 여부를 제어하는 기능이 있다.
다음으로, 도 18a의 신호선 구동 회로의 동작은 도 18b의 타이밍 차트를 참조하여 설명한다. 도 18b는 시프트 레지스터(5601)로부터 배선(5605_1 내지 5605_N)에 각각 입력되는 타이밍 신호(Sout_1 내지 Sout_N) 및 배선(5604_1 내지 5604_k)에 각각 입력되는 비디오 신호(Vdata_1 내지 Vdata_k)의 타이밍 차트를 예로서 나타낸다.
신호선 구동 회로의 1동작 기간은 표시 장치의 1라인 기간에 대응함을 알아야한다. 도 18b에서, 1라인 기간을 기간(T1 내지 TN)으로 분할하는 경우를 예시한다. 기간(T1 내지 TN)은 선택된 행의 한 화소에 비디오 신호를 기입하기 위한 기간이다.
기간(T1 내지 TN)에서, 시프트 레지스터(5601)는 H-레벨 타이밍 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들어, 기간(T1)에서 시프트 레지스터(5601)는 H 레벨 신호를 배선(5605_1)에 출력한다. 이어서, 스위칭 회로(5602_1)에 포함된 트랜지스터(5603_1 내지 5603_k)가 온이 되어, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 도통 상태로 된다. 이 경우, Data(S1) 내지 Data(Sk)가 배선(5604_1 내지 5604_k)에 각각 입력된다. Data(S1) 내지 Data(Sk)는 트랜지스터(5603_1 내지 5603_k)를 통해 선택된 행 내의 제1 내지 k번째 열의 화소에 입력된다. 따라서, 기간(T1 내지 TN)에서 비디오 신호는 선택된 행 내의 k 열만큼의 화소에 순차적으로 기입된다.
비디오 신호를 복수의 열만큼의 화소에 기입함으로써, 비디오 신호의 수 또는 배선의 수를 줄일 수 있다. 따라서, 컨트롤러와 같은 외부 회로와의 접속부의 수를 줄일 수 있다. 비디오 신호를 복수의 열만큼씩 화소에 기입함으로써, 기입 시간을 연장할 수 있고, 비디오 신호의 불충분한 기입을 방지할 수 있다.
다음으로, 신호선 구동 회로 또는 주사선 구동 회로에 사용하는 시프트 레지스터의 한 실시형태는 도 19a 및 19b와 도 20a 및 20b를 참조하여 기술한다.
시프트 레지스터는 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)를 포함한다(도 19a 참조). 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3), 및 제4 클록 신호(CK4)는 각각 제1 배선(11), 제2 배선(12), 제3 배선(13), 및 제4 배선(14)으로부터 제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N)에 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터의 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 또한, 2단 이후의 n번째 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에는 전단의 펄스 출력 회로(10_(n-1))로부터의 신호(전단 신호 OUT(n-1)로 칭함)(n은 2 이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는 제 1 펄스 출력 회로(10_1) 뒤 2단에 있는 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 유사한 방식으로, 2단 이후의 n번째 펄스 출력 회로(10_n)에는 n번째 펄스 출력 회로(10_n) 뒤 2단에 있는 (n+2)번째 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)로 칭함)가 입력된다. 따라서, 각 단의 펄스 출력 회로는 후단의 펄스 출력 회로 및/또는 전단 앞에 있는 단의 펄스 출력 회로에 입력되는 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)) 및 또 다른 회로 등에 입력되는 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 19a에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않으므로, 예로서, 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)가 각각 입력될 수 있음을 알아야 한다.
클록 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(낮은 수준의 전압) 사이에서 교호하는 신호임을 알아야 한다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 순차적으로 1/4 주기만큼 지연된다. 본 실시형태에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용함으로써, 펄스 출력 회로의 구동 제어 등을 수행한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속되어 있다. 예를 들어 도 19a에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되어 있고, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되어 있고, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속되어 있다.
제1 내지 N번째 펄스 출력 회로(10_1 내지 10_N) 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 19b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 클록 신호(CK1)는 제1 입력 단자(21)에 입력되고; 제2 클록 신호(CK2)는 제2 입력 단자(22)에 입력되고; 제3 클록 신호(CK3)는 제3 입력 단자(23)에 입력되고; 스타트 펄스는 제4 입력 단자(24)에 입력되고; 후단 신호(OUT(3))는 제5 입력 단자(25)에 입력되고; 제1 출력 신호(OUT(1)(SR))는 제1 출력 단자(26)로부터 출력되고; 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력된다.
다음으로, 펄스 출력 회로의 특정 회로 구조의 예는 도 20a를 참조하여 기술한다.
펄스 출력 회로 각각은 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다(도 20a 참조). 전술한 제1 내지 제 5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에, 제1 고 전원 전위(VDD)가 공급되는 전원선(51), 제2 고 전원 전위(VCC)가 공급되는 전원선(52), 및 저 전원 전위(VSS)가 공급되는 전원선(53)으로부터 제1 내지 제13 트랜지스터(31 내지 43)에 신호 또는 전원 전위가 공급된다. 도 20a의 전원선의 전원 전위의 관계는 다음과 같은데, 제1 전원 전위(VDD)는 제2 전원 전위(VCC) 이상이고, 제2 전원 전위(VCC)는 제3 전원 전위(VSS)보다 높다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 일정한 간격으로 반복적으로 H-레벨 신호 및 L-레벨 신호가 되는 신호이다. 클록 신호가 H 레벨일 때 전위는 VDD이고, 클록 신호가 L 레벨일 때 전위는 VSS이다. 전원선(51)의 제1 고 전원 전위(VDD)를 전원선(52)의 제2 고 전원 전위(VCC)보다 높게 함으로써, 트랜지스터의 동작에 부정적인 영향을 미치지 않으면서 트랜지스터의 게이트 전극에 인가되는 전위를 낮출 수 있고, 트랜지스터의 임계 전압의 시프트를 감소시킬 수 있고, 트랜지스터의 열화를 억제할 수 있다.
도 20a에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되어 있고, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되어 있고, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되어 있고, 제9 트랜지스터(39)의 게이트 전극은 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되어 있고, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속되어 있다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되어 있고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있고, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속되어 있다.
도 20a에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속점은 노드(A)로서 칭한다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극이 접속되어 있는 접속점은 노드(B)로서 칭한다(도 20a 참조).
도 20b는 도 20a에 도시한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트를 도시한다.
도 20a에 도시한 바와 같이, 제2 전원 전위(VCC)가 게이트 전극에 인가되는 제9 트랜지스터(39)를 제공하는 것은 부트스트랩(bootstrap) 동작 전후에 다음과 같은 장점이 있음을 알아야 한다.
게이트 전극에 제2 고 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작으로 노드(A)의 전위가 상승하면 제1 트랜지스터(31)의 제2 단자인 소스 전극의 전위는 제1 전원 전위(VDD)보다 높은 값으로 상승한다. 이어서, 제1 트랜지스터(31)의 제1 단자, 즉 전원선(51)이 소스 전극으로서 기능하게 된다. 결과적으로, 제1 트랜지스터(31)에서, 게이트 전극과 소스 전극 사이 그리고 게이트 전극과 드레인 전극 사이에 높은 바이어스 전압이 인가되어 상당한 스트레스가 인가되고, 이는 트랜지스터의 열화를 야기할 수 있다. 게이트 전극에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)를 제공함으로써, 부트스트랩 동작으로 노드(A)의 전위가 상승하지만, 동시에 제1 트랜지스터(31)의 제2 단자의 전위의 증가를 방지할 수 있다. 즉, 제9 트랜지스터(39)의 배치는 제1 트랜지스터(31)의 게이트 전극과 소스 전극 사이에 인가되는 부 바이어스 전압의 수준을 낮출 수 있다. 따라서, 본 실시형태의 회로 구조로, 제1 트랜지스터(31)의 게이트 전극과 소스 전극 사이에 인가되는 부 바이어스 전압을 낮출 수 있어, 스트레스에 기인하는 제1 트랜지스터(31)의 열화를 더욱 억제할 수 있다.
제9 트랜지스터(39)는 제1 단자와 제2 단자를 통해 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 전극 사이를 접속하도록 제공되어 있음을 알아야 한다. 본 실시형태의 복수의 펄스 출력 회로를 포함하는 시프트 레지스터가 주사선 구동 회로보다 많은 수의 단을 구비한 신호선 구동 회로에 포함되는 경우, 제9 트랜지스터(39)는 생략할 수 있고, 이는 트랜지스터의 수를 감소시키는 장점임을 알아야 한다.
제1 내지 제13 트랜지스터(31 내지 43)의 활성층에 산화물 반도체를 사용함으로써, 트랜지스터의 오프-상태 전류를 감소시킬 수 있고, 온-상태 전류 및 전계 효과 이동도를 높일 수 있고, 트랜지스터의 열화의 정도를 감소시킬 수 있고, 따라서 회로의 오동작을 감소시킬 수 있음을 알아야 한다. 또한, 고 전위를 게이트 전극에 인가하는 것에 의해 산화물 반도체를 사용하여 형성한 트랜지스터의 열화 정도는 비정질 실리콘을 사용하여 형성한 트랜지스터의 열화 정도보다 작다. 그러므로 제2 전원 전위(VCC)를 공급하는 전원선에 제1 전원 전위(VDD)를 공급하는 경우에도 유사한 동작을 수행할 수 있고, 회로에 제공되는 전원선의 수를 줄일 수 있어, 회로를 소형화할 수 있다.
제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클록 신호 및 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클록 신호가 각각 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 공급될 수 있도록 접속 관계가 변하는 경우에도 유사한 기능을 얻음을 알아야 한다. 도 20a에 도시한 시프트 레지스터에서 제7 트랜지스터(37) 및 제8 트랜지스터(38) 둘 다가 온인 상태가 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 온인 상태를 거쳐 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 오프인 상태로 변하는 경우, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 감소에 의해 야기되는 노드(B)의 전위 감소는 제7 트랜지스터(37)의 게이트 전극의 전위 감소 및 제8 트랜지스터(38)의 게이트 전극의 전위 감소에 기인하여 2회 야기됨을 알아야 한다. 한편, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 둘 다가 온이고, 이어서 제7 트랜지스터(37)는 온이고 제8 트랜지스터(38)는 오프이고, 이어서 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 오프가 되는 방식으로, 도 20a에 도시한 시프트 레지스터 내 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변하는 경우, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 감소에 의해 야기되는 노드(B)의 전위 감소는 제8 트랜지스터(38)의 게이트 전극의 전위 감소에 의해 1회만 야기된다. 결과적으로, 클록 신호(CK3)는 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되고, 클록 신호(CK2)는 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 접속 관계가 바람직하다. 이는, 노드(B)의 전위 변화의 횟수를 감소시킬 수 있고, 잡음을 줄일 수 있기 때문이다.
이러한 방식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간 동안 H 레벨 신호는 노드(B)에 정기적으로 공급되고, 따라서 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시형태는 전술한 임의의 실시형태와 조합하여 실시할 수 있다.
(실시형태 7)
본 발명의 한 실시형태에 따른 액정 표시 장치에서, 낮은 오프-상태 전류를 갖는 높은 신뢰성의 박막 트랜지스터를 사용하고, 따라서 높은 콘트라스트 및 높은 신뢰성을 얻는다. 본 실시형태에서, 본 발명의 한 실시형태에 따른 액정 표시 장치의 구조를 기술한다.
도 21은 예로서 본 발명의 한 실시형태에 따른 액정 표시 장치의 화소의 단면도이다. 도 21에 도시한 박막 트랜지스터(1401)는 절연 표면 위에 형성된 게이트 전극(1402), 게이트 전극 위의 게이트 절연막(1403), 게이트 절연막(1403) 위에서 게이트 전극(1402)과 겹치는 산화물 반도체막(1404), 및 소스 전극 및 드레인 전극으로서 기능하고, 산화물 반도체막(1404) 위에 순차적으로 적층되어 있는 한 쌍의 도전막(1406a 및 1406b)을 구비한다. 또한, 박막 트랜지스터(1401)는 산화물 반도체막(1404) 위에 형성된 절연막(1407)을 구성 요소로서 포함할 수 있다. 절연막(1407)은 게이트 전극(1402), 게이트 절연막(1403), 산화물 반도체막(1404), 및 도전막(1406a 및 1406b)을 덮도록 형성되어 있다.
본 실시형태에서, 실시형태 1에서 기술한 제조 방법에 따라 형성한 소스 전극 및 드레인 전극을 예로서 제공하지만, 실시형태 2 내지 4 중 임의의 실시형태에서 기술한 제조 방법에 따라 형성한 소스 전극 및 드레인 전극을 사용할 수 있음을 알아야 한다.
절연막(1407) 위에 절연막(1408)이 형성되어 있다. 절연막(1407) 및 절연막(1408)의 일부는 개구를 구비하고, 화소 전극(1410)은 개구에서 도전막 중 하나(1406b)와 접하도록 형성되어 있다.
또한, 절연막(1408) 위에 액정 소자의 셀 갭을 제어하기 위한 스페이서(1417)가 형성되어 있다. 절연막을 원하는 형상을 갖도록 에칭하여 스페이서(1417)를 형성할 수 있다. 절연막(1408) 위에 충전재를 분산시킴으로써 셀 갭을 제어할 수 있다.
화소 전극(1410) 위에 배향막(1411)이 형성되어 있다. 또한, 화소 전극(1410)과 대향하는 위치에 대향 전극(1413)이 제공되어 있고, 화소 전극(1410)에 가까운 대향 전극(1413) 쪽에 배향막(1414)이 형성되어 있다. 배향막(1411) 및 배향막(1414)은 폴리이미드 또는 폴리비닐 알코올과 같은 유기 수지를 사용하여 형성할 수 있다. 액정 분자를 특정 방향으로 배열시키기 위하여 그 표면에 러빙(rubbing)과 같은 배향 처리를 수행한다. 배향막에 압력을 인가하면서 나일론과 같은 천 등으로 감은 롤러를 회전시킴으로써 러빙을 수행하여 배향막의 표면을 특정 방향으로 러빙할 수 있다. 배향 공정 없이, 산화 실리콘과 같은 무기 재료를 사용함으로써 증착법으로 배향 특성을 갖는 배향막(1411 및 1414)을 형성할 수도 있음을 알아야 한다.
또한, 화소 전극(1410)과 대향 전극(1413) 사이에서 밀봉재(1416)에 의해 둘러싸인 영역에 액정(1415)이 제공되어 있다. 액정(1415)의 주입은 디스펜서 방법(드리핑 방법) 또는 디핑 방법(펌핑 방법)으로 수행할 수 있다. 밀봉재(1416)에 충전재가 혼합되어 있을 수 있음을 알아야 한다.
화소 전극(1410), 대향 전극(1413) 및 액정(1415)을 사용하여 형성한 액정 소자는 특별한 파장 영역의 광이 통과할 수 있는 컬러 필터와 겹칠 수 있다. 컬러 필터는 대향 전극(1413)을 구비한 기판(대향 기판)(1420) 위에 형성할 수 있다. 컬러 필터는 안료가 분산되어 있는 아크릴계 수지와 같은 유기 수지를 기판(1420) 위에 적용한 후 포토리소그래피로 선택적으로 형성할 수 있다. 대안으로, 컬러 필터는 안료가 분산되어 있는 폴리이미드계 수지를 기판(1420) 위에 적용한 후 에칭으로 선택적으로 형성할 수 있다. 또한, 컬러 필터는 잉크제트법과 같은 액적 토출법으로 선택적으로 형성할 수 있다.
광을 차단할 수 있는 차광막을 화소에 형성하여, 액정(1415) 배향의 화소들 간의 변동에 기인한 회위(disclination)가 보이는 것을 방지할 수 있다. 차광막은 카본 블랙 또는 더 낮은 산화 티타늄과 같은 흑색 안료를 함유하는 유기 수지를 사용하여 형성할 수 있다. 대안으로, 크롬의 막을 차광막에 사용할 수 있다.
화소 전극(1410) 및 대향 전극(1413)은 예를 들어 투명 도전 재료, 예컨대 산화 실리콘을 포함하는 산화인듐주석(ITSO), 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 또는 갈륨 도핑한 산화아연(GZO)을 사용하여 형성할 수 있다. 본 실시형태는 화소 전극(1410) 및 대향 전극(1413)에 투광성 도전막을 사용함으로써 투과형 액정 소자를 제조하는 예를 기술하지만, 본 발명의 한 실시형태는 이러한 구조에 한정하지 않음을 알아야 한다. 본 발명의 한 실시형태에 따른 액정 표시 장치는 반투과형 액정 표시 장치 또는 반사형 액정 표시 장치일 수 있다.
본 실시형태에서는 TN(twisted nematic) 모드의 액정 표시 장치를 기술하지만, 본 발명의 박막 트랜지스터는 VA(vertical alignment) 모드, OCB(optically compensated birefringence) 모드, IPS(in-plane switching) 모드 등의 다른 액정 표시 장치에 사용할 수 있다.
대안으로, 배향막이 불필요한 블루 상(blue phase)을 나타내는 액정을 사용할 수 있다. 블루 상은 액정 상 중 하나이고, 콜레스테릭 액정의 온도를 증가시키면서 콜레스테릭 상을 등방 상으로 변경하기 직전에 발생한다. 블루 상은 좁은 온도 범위 내에서만 발생하므로, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제를 함유하는 액정 조성물을 액정(1415)에 사용한다. 블루 상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 10㎲ 이상 100㎲ 이하의 짧은 응답 시간을 갖고, 광학적으로 등방성이고, 따라서 배향 처리가 불필요하고, 시야각 의존성이 작다.
도 22는 본 발명의 액정 표시 장치의 구조를 도시하는 사시도의 예이다. 도 22에 도시한 액정 표시 장치는 한 쌍의 기판 사이에 액정 소자가 형성되어 있는 액정 패널(1601); 제1 확산판(1602); 프리즘 시트(1603); 제2 확산판(1604); 도광판(1605); 반사판(1606); 광원(1607); 및 회로 기판(1608)을 구비한다.
액정 패널(1601), 제1 확산판(1602), 프리즘 시트(1603), 제2 확산판(1604), 도광판(1605), 및 반사판(1606)은 순차적으로 적층되어 있다. 광원(1607)은 도광판(1605)의 단부에 제공되어 있다. 도광판(1605) 내부에 확산되는 광원(1607)으로부터의 광은 제1 확산판(1602), 프리즘 시트(1603) 및 제2 확산판(1604)에 의해 액정 패널(1601)에 균일하게 조사된다.
본 실시형태에서는 제1 확산판(1602) 및 제2 확산판(1604)을 사용하지만, 확산판의 수는 이에 한정하지 않는다. 확산판의 수는 1개일 수 있거나, 3개 이상일 수 있다. 확산판은 도광판(1605)과 액정 패널(1601) 사이에 제공된다면 허용가능하다. 그러므로 확산판은 프리즘 시트(1603)보다 액정 패널(1601)에 더 가까운 쪽에만 제공될 수 있거나, 프리즘 시트(1603)보다 도광판(1605)에 더 가까운 쪽에만 제공될 수 있다.
또한, 프리즘 시트(1603)의 단면은 도 22에 도시한 톱니 형상에 한정하지 않는다. 프리즘 시트(1603)는 도광판(1605)으로부터의 광을 액정 패널(1601) 쪽에 집광할 수 있는 형상을 가질 수 있다.
회로 기판(1608)은 액정 패널(1601)에 입력되는 다양한 종류의 신호를 생성하는 회로, 이러한 신호를 처리하는 회로 등을 구비한다. 도 22에서, 회로 기판(1608) 및 액정 패널(1601)은 플렉시블 인쇄 회로(FPC)(1609)를 통해 서로 접속되어 있다. 회로는 칩 온 글래스(COG)법을 이용함으로써 액정 패널(1601)에 접속할 수 있거나, 회로의 일부는 칩 온 필름(COF)법을 이용함으로써 FPC(1609)에 접속할 수 있음을 알아야 한다.
도 22는 회로 기판(1608)이 광원(1607)의 구동을 제어하는 제어 회로를 구비하고, 제어 회로 및 광원(1607)이 FPC(1610)를 통해 서로 접속되어 있는 예를 나타낸다. 상술한 제어 회로는 액정 패널(1601) 위에 형성할 수 있음을 알아야 한다. 이 경우, 액정 패널(1601) 및 광원(1607)은 FPC 등을 통해 서로 접속한다.
도 22는 광원(1607)이 액정 패널(1601)의 단부에 제공되어 있는 에지-라이트(edge-light) 타입 광원을 예시하지만, 본 발명의 액정 표시 장치는 광원(1607)이 액정 패널(1601) 바로 아래에 제공되어 있는 다이렉트-빌로우(direct-below) 타입일 수 있음을 알아야 한다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서, 본 발명의 한 실시형태에 따른 박막 트랜지스터를 화소에 포함하는 발광 장치의 구조를 기술한다. 본 실시형태에서, 발광 소자를 구동시키기 위한 트랜지스터가 n채널 트랜지스터인 경우의 화소의 단면 구조는 도 23a 내지 23c를 참조하여 기술한다. 도 23a 내지 23c에서 제1 전극이 음극이고 제2 전극이 양극인 경우를 기술하지만, 제1 전극이 양극일 수 있고 제2 전극이 음극일 수 있다.
도 23a는 n채널 트랜지스터를 트랜지스터(6031)로서 사용하고, 발광 소자(6033)로부터 방출된 광이 제1 전극(6034)으로부터 추출되는 경우의 화소의 단면도이다. 트랜지스터(6031)는 절연막(6037)으로 덮고, 절연막(6037) 위에 개구를 구비한 격벽(partition)(6038)이 형성되어 있다. 격벽(6038)의 개구에서, 제1 전극(6034)이 부분적으로 노출되어 있고, 개구에서 제1 전극(6034), 전계발광층(6035), 및 제2 전극(6036)이 순차적으로 적층되어 있다.
제1 전극(6034)은 광을 투과시키는 재료 또는 두께로 형성하고, 낮은 일함수의 금속, 합금, 전기 전도성 화합물, 이들의 혼합물 등을 갖는 재료를 사용하여 형성할 수 있다. 구체적으로, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리토금속, 이러한 금속을 함유하는 합금(예를 들어 Mg:Ag, Al:Li, 또는 Mg:In), 이러한 재료의 화합물(예를 들어 불화칼슘 또는 질화칼슘), 또는 Yb 또는 Er과 같은 희토류금속을 사용할 수 있다. 또한, 전자 주입층을 제공하는 경우, 알루미늄층과 같은 또 다른 도전층도 사용할 수 있다. 이어서, 제1 전극(6034)은 광이 투과하는 두께(바람직하게는 대략 5㎚ 내지 30㎚)로 형성한다. 또한, 광이 투과하는 두께를 갖는 상술한 도전층 위 또는 아래에 접하도록 투광성 산화물 도전 재료의 투광성 도전층을 형성함으로써 제1 전극(6034)의 시트 저항을 억제할 수 있다. 대안으로, 제1 전극(6034)은 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 또는 갈륨 도핑한 산화아연(GZO)과 같은 또 다른 투광성 산화물 도전 재료의 도전층만을 사용하여 형성할 수 있다. 또한, ITO 및 산화 실리콘을 포함하는 산화인듐주석(이하에서 ITSO로 칭함) 또는 산화 실리콘을 포함하는 산화인듐에 산화아연(ZnO)이 2% 내지 20%로 혼합되어 있는 혼합물도 사용할 수 있다. 투광성 산화물 도전 재료를 사용하는 경우, 전계발광층(6035)에 전자 주입층을 제공하는 것이 바람직하다.
제2 전극(6036)은 광을 반사하거나 차단하는 재료 및 두께로 형성하고, 양극으로서 사용하기 적합한 재료를 사용하여 형성할 수 있다. 예를 들어, 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등 중 하나 이상을 포함하는 단층막, 질화 티타늄막 및 알루미늄을 주성분으로서 포함하는 막의 적층된 층, 질화 티타늄막, 알루미늄을 주성분으로서 포함하는 막 및 질화 티타늄막의 3층 구조 등을 제2 전극(6036)에 이용할 수 있다.
전계발광층(6035)은 단층 또는 복수의 층을 사용하여 형성한다. 복수의 층으로 전계발광층(6035)을 형성하는 경우, 이러한 층들은 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류할 수 있다. 전계발광층(6035)이 발광층 외에 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 중 적어도 하나를 포함하는 경우, 제1 전극(6034) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 및 정공 주입층이 순차적으로 적층되어 있다. 각 층 간의 경계는 반드시 명확할 필요는 없고, 각 층을 형성하기 위한 재료가 서로 혼합되어 있으므로 경계가 불명확한 경우가 있을 수 있음을 알아야 한다. 각 층은 유기 재료 또는 무기 재료로 형성할 수 있다. 유기 재료로서, 고분자 중량 재료, 중분자 중량 재료, 및 저분자 중량 재료 중 임의의 것을 사용할 수 있다. 중분자 중량 재료는 구조 단위의 반복 수(중합의 정도)가 대략 2 내지 20인 저중합체에 상당함을 알아야 한다. 정공 주입층과 정공 수송층 간의 구별이 항상 분명한 것은 아니고, 이는 정공 수송 특성(정공 이동도)이 특히 중요한 특징인 의미에서 동일하다. 편의상, 양극과 접하는 층은 정공 주입층으로서 칭하고, 정공 주입층과 접하는 층은 정공 수송층으로서 칭한다. 전자 수송층 및 전자 주입층에 대해서도 동일한데, 음극과 접하는 층은 전자 주입층으로서 칭하고, 전자 주입층과 접하는 층은 전자 수송층으로서 칭한다. 몇몇 경우, 발광층은 전자 수송층으로서도 기능하고, 따라서 발광 전자 수송층으로도 칭한다.
도 23a에 도시한 화소의 경우, 발광 소자(6033)로부터 방출된 광은 중공 화살표로 도시한 바와 같이 제1 전극(6034)으로부터 추출될 수 있다.
다음으로, 트랜지스터(6041)가 n채널 트랜지스터이고, 발광 소자(6043)로부터 방출된 광이 제2 전극(6046) 쪽으로부터 추출되는 경우의 화소의 단면도는 도 23b에 나타낸다. 트랜지스터(6041)는 절연막(6047)으로 덮고, 절연막(6047) 위에 개구를 구비한 격벽(6048)이 형성되어 있다. 격벽(6048)의 개구에서, 제1 전극(6044)이 부분적으로 노출되어 있고, 개구에서 제1 전극(6044), 전계발광층(6045), 및 제2 전극(6046)이 순차적으로 적층되어 있다.
제1 전극(6044)은 광을 반사시키거나 차단하는 재료 및 두께로 형성하고, 낮은 일함수의 금속, 합금, 전기 전도성 화합물, 이들의 혼합물 등을 갖는 재료를 사용하여 형성할 수 있다. 구체적으로, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리토금속, 이러한 금속을 함유하는 합금(예를 들어 Mg:Ag, Al:Li, 또는 Mg:In), 이러한 재료의 화합물(예를 들어 불화칼슘 또는 질화칼슘), 또는 Yb 또는 Er과 같은 희토류금속을 사용할 수 있다. 또한, 전자 주입층을 제공하는 경우, 알루미늄층과 같은 또 다른 도전층도 사용할 수 있다.
제2 전극(6046)은 광을 투과시키는 재료 또는 두께로 형성하고, 양극으로서 사용하기 적합한 재료를 사용하여 형성한다. 예를 들어, 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 또는 갈륨 도핑한 산화아연(GZO)과 같은 또 다른 투광성 산화물 도전 재료를 제2 전극(6046)에 사용할 수 있다. 또한, ITO 및 산화 실리콘을 포함하는 산화인듐주석(이하에서 ITSO로 칭함) 또는 산화 실리콘을 포함하는 산화인듐에 산화아연(ZnO)이 2% 내지 20%로 혼합되어 있는 혼합물도 제2 전극(6046)에 사용할 수 있다. 더욱이, 상술한 투광성 산화물 도전 재료 외에, 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등 중 하나 이상을 포함하는 단층막, 질화 티타늄막 및 알루미늄을 주성분으로서 포함하는 막의 적층된 층, 질화 티타늄막, 알루미늄을 주성분으로서 포함하는 막 및 질화 티타늄막의 3층 구조 등을 제2 전극(6046)에 이용할 수 있다. 그러나 투광성 산화물 도전 재료 외의 재료를 사용하는 경우 제2 전극(6046)은 광이 투과하는 두께(바람직하게는 대략 5㎚ 내지 30㎚)를 갖도록 형성한다.
전계발광층(6045)은 도 23a의 전계발광층(6035)과 유사한 방식으로 형성할 수 있다.
도 23b에 도시한 화소의 경우, 발광 소자(6043)로부터 방출된 광은 중공 화살표로 도시한 바와 같이 제2 전극(6046) 쪽으로부터 추출될 수 있다.
다음으로, 트랜지스터(6051)가 n채널 트랜지스터이고, 발광 소자(6053)로부터 방출된 광이 제1 전극(6054) 쪽 및 제2 전극(6056) 쪽으로부터 추출되는 경우의 화소의 단면도를 도 23c에 나타낸다. 트랜지스터(6051)는 절연막(6057)으로 덮고, 절연막(6057) 위에 개구를 구비한 격벽(6058)이 형성되어 있다. 격벽(6058)의 개구에서, 제1 전극(6054)이 부분적으로 노출되어 있고, 개구부에서 제1 전극(6054), 전계발광층(6055), 및 제2 전극(6056)이 순차적으로 적층되어 있다.
제1 전극(6054)은 도 23a의 제1 전극(6034)과 유사한 방식으로 형성할 수 있다. 제2 전극(6056)은 도 23b의 제2 전극(6046)과 유사한 방식으로 형성할 수 있다. 전계발광층(6055)은 도 23a의 전계발광층(6035)과 유사한 방식으로 형성할 수 있다.
도 23c에 도시한 화소의 경우, 발광 소자(6053)로부터 방출된 광은 중공 화살표로 도시한 바와 같이 제1 전극(6054) 및 제2 전극(6056) 양쪽으로부터 추출될 수 있다.
본 실시형태는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 발명의 한 실시형태에 따른 반도체 장치를 사용하여, 높은 신뢰성의 전자 장치 및 낮은 전력 소비를 갖는 전자 장치를 제공할 수 있다. 또한, 본 발명의 한 실시형태에 따른 반도체 표시 장치를 사용하여, 높은 신뢰성의 전자 장치, 높은 시인성을 갖는 전자 장치, 및 낮은 전력 소비를 갖는 전자 장치를 제공할 수 있다. 특히, 전력을 연속적으로 수용하기 어려운 휴대 전자 장치의 경우, 본 발명의 한 실시형태에 따른 낮은 전력 소비를 갖는 반도체 장치 또는 반도체 표시 장치를 장치의 구성 요소에 추가함으로써, 연속 사용 시간(continuous duty period) 증가의 장점을 얻을 수 있다. 또한, 낮은 오프-상태 전류를 갖는 트랜지스터를 사용함으로써, 높은 오프-상태 전류에 의해 야기된 고장을 커버하는 데 필요한 여분의 회로 설계가 불필요하게 되고, 따라서 반도체 장치에 사용한 집적 회로의 밀도를 높일 수 있고, 고성능 반도체 장치를 형성할 수 있다.
또한, 본 발명의 반도체 장치로, 제조 공정에서의 가열 처리 온도를 억제할 수 있고, 따라서 내열성이 유리보다 낮은 플라스틱과 같은 가요성 합성 수지를 사용하여 형성한 기판 위에 박막 트랜지스터가 형성되더라도 우수한 특성을 갖는 높은 신뢰성의 박막 트랜지스터를 형성할 수 있다. 따라서, 본 발명의 한 실시형태에 따른 제조 방법을 이용함으로써, 신뢰성이 높고, 경량이고, 플렉시블한 반도체 장치를 제공할 수 있다. 플라스틱 기판의 예는 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카르보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리비닐 클로라이드, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지 등을 포함한다.
본 발명의 한 실시형태에 따른 반도체 장치는 표시 장치, 랩톱, 또는 기록 매체를 구비한 화상 재생 장치(일반적으로, 디지털 다기능 디스크(DVD)와 같은 기록 매체의 콘텐츠를 재생하고, 재생된 화상을 표시하기 위한 디스플레이를 구비하는 장치)에 사용할 수 있다. 그 외에, 본 발명의 한 실시형태에 따른 반도체 장치를 사용할 수 있는 전자 장치로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말기, 전자책(e-book) 판독기, 비디오 카메라, 디지털 스틸 카메라, 고글 타입 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 자동차 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 다기능 프린터, 현금 자동 입출금기(ATM), 자동 판매기 등을 제공할 수 있다. 도 24의 A 내지 F는 이러한 전자 장치의 특정 예를 나타낸다.
도 24의 A는 하우징(7001), 표시부(7002) 등을 포함하는 전자책 판독기를 나타낸다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7002)에 사용할 수 있어, 높은 신뢰성의 전자책 판독기, 높은 시인성을 갖는 화상을 표시할 수 있는 전자책 판독기, 및 낮은 전력 소비를 갖는 전자책 판독기를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 전자책 판독기의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 전자책 판독기, 낮은 전력 소비를 갖는 전자책 판독기, 및 고성능 전자책 판독기를 제공할 수 있다. 또한, 가요성 기판을 사용하는 경우, 반도체 장치 및 반도체 표시 장치는 가요성을 가질 수 있고, 이로 인해 플렉시블하고 가벼운 사용자 친화적인 전자책 판독기를 제공할 수 있다.
도 24의 B는 하우징(7011), 표시부(7012), 지지대(7013) 등을 포함하는 표시 장치를 나타낸다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7012)에 사용할 수 있어, 높은 신뢰성의 표시 장치, 높은 시인성을 갖는 화상을 표시할 수 있는 표시 장치, 및 낮은 전력 소비를 갖는 표시 장치를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 표시 장치, 낮은 전력 소비를 갖는 표시 장치, 및 고성능 표시 장치를 제공할 수 있다. 표시 장치는 정보를 표시하기 위한 모든 표시 장치, 예컨대 퍼스널 컴퓨터용, 텔레비전 방송 수신용, 및 광고 표시용 표시 장치를 그 범주에 포함함을 알아야 한다.
도 24의 C는 하우징(7021), 표시부(7022) 등을 포함하는 표시 장치를 나타낸다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7022)에 사용할 수 있어, 높은 신뢰성의 표시 장치, 높은 시인성을 갖는 화상을 표시할 수 있는 표시 장치, 및 낮은 전력 소비를 갖는 표시 장치를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 표시 장치, 낮은 전력 소비를 갖는 표시 장치, 및 고성능 표시 장치를 제공할 수 있다. 가요성 기판을 사용하는 경우, 반도체 장치 및 반도체 표시 장치는 가요성을 가질 수 있고, 이로 인해 플렉시블하고 가벼운 사용자 친화적인 표시 장치를 제공할 수 있다. 따라서, 도 24의 C에 도시한 바와 같이, 직물 등에 고정하면서 표시 장치를 사용할 수 있고, 표시 장치의 응용의 범위가 대폭 넓어진다.
도 24의 D는 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 포함하는 휴대형 게임기를 나타낸다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7033) 및 표시부(7034)에 사용할 수 있어, 높은 신뢰성의 휴대형 게임기, 높은 시인성을 갖는 화상을 표시할 수 있는 휴대형 게임기, 및 낮은 전력 소비를 갖는 휴대형 게임기를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 휴대형 게임기, 낮은 전력 소비를 갖는 휴대형 게임기, 및 고성능 휴대형 게임기를 제공할 수 있다. 도 24의 D에 도시한 휴대형 게임기는 2개의 표시부(7033 및 7034)를 포함하지만, 휴대형 게임기에 포함된 표시부의 수는 2개에 한정하지 않는다.
도 24의 E는 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 포함하는 휴대 전화를 나타낸다. 수광부(7046)에서 수신한 광을 전기 신호로 전환함으로써, 외부 화상을 다운로드할 수 있다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7042)에 사용할 수 있어, 높은 신뢰성의 휴대 전화, 높은 시인성을 갖는 화상을 표시할 수 있는 휴대 전화, 및 낮은 전력 소비를 갖는 휴대 전화를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 휴대 전화, 낮은 전력 소비를 갖는 휴대 전화, 및 고성능 휴대 전화를 제공할 수 있다.
도 24의 F는 하우징(7051), 표시부(7052), 조작 키(7053) 등을 포함하는 휴대 정보 단말기를 나타낸다. 모뎀은 도 24의 F에 도시한 휴대 정보 단말기의 하우징(7051)에 포함될 수 있다. 본 발명의 한 실시형태에 따른 반도체 표시 장치는 표시부(7052)에 사용할 수 있어, 높은 신뢰성의 휴대 정보 단말기, 높은 시인성을 갖는 화상을 표시할 수 있는 휴대 정보 단말기, 및 낮은 전력 소비를 갖는 휴대 정보 단말기를 제공할 수 있다. 본 발명의 한 실시형태에 따른 반도체 장치는 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있어, 높은 신뢰성의 휴대 정보 단말기, 낮은 전력 소비를 갖는 휴대 정보 단말기, 및 고성능 휴대 정보 단말기를 제공할 수 있다.
본 실시예는 임의의 전술한 실시형태와 적절히 조합하여 실시할 수 있다.
본원은 그 전반적인 내용이 본원에 참조로서 포함되는, 일본 특허청에 2009년 11월 13일에 출원한 일본특허 출원번호 2009-259859에 기초한다.
10: 펄스 출력 회로, 11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 100: 기판, 101: 게이트 전극, 102: 게이트 절연막, 103: 산화물 반도체막, 104: 산화물 반도체막, 105a: 도전막, 105b: 도전막, 105c: 도전막, 106: 소스 전극, 107: 드레인 전극, 108: 산화물 반도체막, 109: 절연막, 110: 트랜지스터, 111: 백 게이트 전극, 112: 절연막, 300: 기판, 301: 게이트 전극, 302: 게이트 절연막, 303: 산화물 반도체막, 304: 산화물 반도체막, 305a: 도전막, 305b: 도전막, 306: 소스 전극, 307: 드레인 전극, 309: 절연막, 310: 박막 트랜지스터, 311: 채널 보호막, 312: 백 게이트 전극, 313: 절연막, 400: 기판, 401: 게이트 전극, 402: 게이트 절연막, 403: 산화물 반도체막, 404: 산화물 반도체막, 405a: 도전막, 405b: 도전막, 406: 소스 전극, 407: 드레인 전극, 409: 절연막, 410: 박막 트랜지스터, 700: 화소부, 701: 신호선 구동 회로, 702: 주사선 구동 회로, 703: 화소, 704: 트랜지스터, 705: 표시 소자, 706: 축적 커패시터, 707: 신호선, 708: 주사선, 710: 화소 전극, 711: 대향 전극, 712: 마이크로캡슐, 713: 드레인 전극, 714: 수지, 800: 기판, 801: 게이트 전극, 802: 게이트 절연막, 803: 산화물 반도체막, 804: 산화물 반도체막, 805: 산화물 반도체막, 806: 도전막, 806a: 도전막, 806b: 도전막, 807: 소스 전극, 808: 드레인 전극, 809: 절연막, 813: 박막 트랜지스터, 814: 화소 전극, 815: 투명 도전막, 816: 투명 도전막, 819: 축적 커패시터, 820: 단자, 821: 단자, 822: 커패시터 배선, 1401: 박막 트랜지스터, 1402: 게이트 전극, 1403: 게이트 절연막, 1404: 산화물 반도체막, 1406a: 도전막, 1406b: 도전막, 1407: 절연막, 1408: 절연막, 1410: 화소 전극, 1411: 배향막, 1413: 대향 전극, 1414: 배향막, 1415: 액정, 1416: 밀봉재, 1417: 스페이서, 1420: 기판, 1601: 액정 패널, 1602: 확산판, 1603: 프리즘 시트, 1604: 확산판, 1605: 도광판, 1606: 반사판, 1607: 광원, 1608: 회로 기판, 1609: FPC, 1610: FPC, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어 회로, 5601: 시프트 레지스터, 5602: 샘플링 회로, 5602: 스위칭 회로, 5603: 트랜지스터, 5604: 배선, 5605: 배선, 6031: 트랜지스터, 6033: 발광 소자, 6034: 전극, 6035: 전계발광층, 6036: 전극, 6037: 절연막, 6038: 격벽, 6041: 트랜지스터, 6043: 발광 소자, 6044: 전극, 6045: 전계발광층, 6046: 전극, 6047: 절연막, 6048: 격벽, 6051: 트랜지스터, 6053: 발광 소자, 6054: 전극, 6055: 전계발광층, 6056: 전극, 6057: 절연막, 6058: 격벽, 7001: 하우징, 7002: 표시부, 7011: 하우징, 7012: 표시부, 7013: 지지대, 7021: 하우징, 7022: 표시부, 7031: 하우징, 7032: 하우징, 7033: 표시부, 7034: 표시부, 7035: 마이크로폰, 7036: 스피커, 7037: 조작 키, 7038: 스타일러스, 7041: 하우징, 7042: 표시부, 7043: 음성 입력부, 7044: 음성 출력부, 7045:조작 키, 7046: 수광부, 7051: 하우징, 7052: 표시부, 7053:조작 키.
Claims (30)
- 반도체 장치로서,
게이트 전극;
게이트 절연막을 사이에 개재하여 상기 게이트 전극에 인접한 산화물 반도체막; 및
상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극
을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 수소의 전기음성도보다 낮은 전기음성도를 갖는 금속을 포함하고,
상기 소스 전극 및 상기 드레인 전극의 수소 농도는 상기 산화물 반도체막의 수소 농도의 1.2배 이상인 반도체 장치. - 반도체 장치로서,
게이트 전극;
게이트 절연막을 사이에 개재하여 상기 게이트 전극에 인접한 산화물 반도체막; 및
소스 전극 및 드레인 전극
을 포함하고,
상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체막과 접하는 제1 도전막 및 상기 제1 도전막과 접하는 제2 도전막을 포함하고,
상기 제1 도전막은 수소의 전기음성도보다 낮은 전기음성도를 갖는 금속을 포함하고,
상기 제1 도전막의 수소 농도는 상기 산화물 반도체막의 수소 농도의 1.2배 이상인 반도체 장치. - 반도체 장치로서,
게이트 전극;
게이트 절연막을 사이에 개재하여 상기 게이트 전극에 인접한 산화물 반도체막; 및
상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극
을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 수소의 전기음성도보다 낮은 전기음성도를 갖는 금속을 포함하고,
상기 소스 전극 및 상기 드레인 전극의 수소 농도는 상기 산화물 반도체막의 수소 농도의 5배 이상인 반도체 장치. - 반도체 장치로서,
게이트 전극;
게이트 절연막을 사이에 개재하여 상기 게이트 전극에 인접한 산화물 반도체막; 및
소스 전극 및 드레인 전극
을 포함하고,
상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체막과 접하는 제1 도전막 및 상기 제1 도전막과 접하는 제2 도전막을 포함하고,
상기 제1 도전막은 수소의 전기음성도보다 낮은 전기음성도를 갖는 금속을 포함하고,
상기 제1 도전막의 수소 농도는 상기 산화물 반도체막의 수소 농도의 5배 이상인 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 금속은 마그네슘, 이트륨, 및 알루미늄으로 이루어진 군으로부터 선택된 하나를 포함하는 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 금속은 티타늄 및 몰리브덴으로 이루어진 군으로부터 선택된 하나를 포함하는 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 제1 절연막; 및
상기 제1 절연막 위의 제2 절연막
을 더 포함하고,
상기 제1 절연막은 산화 실리콘 및 산화 질화 실리콘 중 하나를 포함하고,
상기 제2 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 및 질화 산화 알루미늄 중 하나를 포함하는 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 게이트 절연막은 제1 게이트 절연막, 및 상기 제1 게이트 절연막과 상기 산화물 반도체막 사이의 제2 게이트 절연막을 포함하고,
상기 제1 게이트 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 및 질화 산화 알루미늄 중 하나를 포함하고,
상기 제2 게이트 절연막은 산화 실리콘 및 산화 질화 실리콘 중 하나를 포함하는 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 마그네슘, 이트륨, 알루미늄, 티타늄 및 몰리브덴으로 이루어진 군으로부터 선택된 하나 및 탄탈, 크롬, 네오디뮴, 및 스칸듐으로 이루어진 군으로부터 선택된 하나를 포함하는 반도체 장치. - 제2항 또는 제4항에 있어서,
상기 제2 도전막의 도전율이 상기 제1 도전막의 도전율보다 낮은 반도체 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 산화물 반도체막은 상기 게이트 전극 위에 형성되어 있는 반도체 장치. - 반도체 장치로서,
게이트 전극;
게이트 절연막을 사이에 개재하여 상기 게이트 전극에 인접한 산화물 반도체막; 및
상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극
을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 텅스텐을 포함하고,
상기 소스 전극 및 상기 드레인 전극의 수소 농도는 상기 산화물 반도체막의 수소 농도의 1.2배 이상인 반도체 장치. - 제12항에 있어서,
상기 소스 전극 및 상기 드레인 전극의 수소 농도는 상기 산화물 반도체막의 수소 농도의 5배 이상인 반도체 장치.
- 삭제
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