KR102241766B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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šœ뻬이 야마자끼
준이찌로 사까따
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 양산성을 갖는 신규한 반도체 재료가 제공되는 고전력 응용을 위한 반도체 장치가 제공된다. 산화물 반도체막이 형성된 다음, 산화물 반도체막 내의 수분이나 수소 등의 불순물을 저감하기 위하여 노출된 산화물 반도체막에 제1 열 처리가 실시된다. 그 다음, 산화물 반도체막 내의 수분이나 수소 등의 불순물을 더욱 저감하기 위하여, 이온 주입법, 이온 도핑법 등에 의해 산화물 반도체막에 산소가 첨가되고, 그 후, 노출된 산화물 반도체막에 제2 열 처리가 실시된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 산화물 반도체를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
절연면 위에 형성된 반도체막을 이용한 트랜지스터는, 반도체 장치에 대한 필수적인 반도체 소자이다. 트랜지스터의 제조는 기판의 허용가능한 온도 한계에 대한 제약을 갖기 때문에, 비교적 저온에서 형성될 수 있는 아몰퍼스(amorphous) 실리콘, 레이저광 또는 촉매 원소를 이용한 결정화에 의해 얻을 수 있는 폴리실리콘 등을 활성층으로서 이용한 트랜지스터가 반도체 표시 장치에 대한 트랜지스터로서 주로 이용되어 왔다.
최근, 폴리실리콘의 특성인 높은 이동도와 아몰퍼스 실리콘의 특성인 균일한 소자 특성을 모두 갖는 새로운 반도체 재료로서 산화물 반도체라 불리는 반도체 특성을 갖는 금속 산화물(metal oxide)이 주목을 끌고 있다. 금속 산화물은 다양한 용도에 이용되어 왔다; 예를 들어, 잘 알려진 금속 산화물인 산화 인듐은 액정 표시 장치 등에 포함되는 투명 전극의 재료로서 이용되어 왔다. 반도체 특성을 갖는 이러한 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 포함된다. 반도체 특성을 갖는 이러한 금속 산화물을 이용하여 채널 형성 영역이 형성되는 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 2).
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-096055호
반도체 장치에 포함되는 트랜지스터에 관해서는, 경시 열화(time degradation)에 의해 야기되는 임계 전압의 변동을 저감하고, 오프 전류를 저감하는 것이 바람직하다. 경시 열화에 의해 야기되는 임계 전압의 변동이 작은 트랜지스터를 이용함으로써, 반도체 장치의 신뢰성이 높아질 수 있다. 오프 전류가 낮은 트랜지스터를 이용함으로써, 반도체 장치의 소비 전력이 억제될 수 있다.
본 발명의 목적은 신뢰성이 높은 반도체 장치의 제조 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 낮은 소비 전력을 갖는 반도체 장치의 제조 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 낮은 소비 전력을 갖는 반도체 장치를 제공하는 것이다.
대전류를 제어하기 위한 고내압을 갖는 반도체 장치, 소위 파워 디바이스(power device)에서는, 반도체 재료로서 실리콘이 주로 이용되고 있다. 그러나, 실리콘을 이용한 반도체 소자의 물리 특성이 이론치 한계에 이르고 있다고들 말하고 있고, 고내압을 가지며 대전류를 제어할 수 있는 파워 디바이스를 실현하기 위하여 특성이 향상될 수 있는 새로운 반도체 재료가 요구되고 있다. 고내압, 고변환 효율, 또는 고속 스위칭 등의 특성을 향상시킬 수도 있는 반도체 재료로서, 예를 들어, 탄화 실리콘이나 질화 갈륨 등의 화합물 반도체를 들 수 있다. 탄화 실리콘의 밴드 갭과 질화 갈륨의 밴드 갭은 각각 3.26 eV 및 3.39 eV로서, 실리콘의 약 3배 정도로 크다; 이러한 화합물 반도체는 반도체 장치의 내압 향상, 전력 손실의 저감 등에 유리하다라고 하는 것이 알려져 있다.
한편, 탄화 실리콘이나 질화 갈륨 등의 화합물 반도체는 높은 처리 온도의 문제점을 갖고 있다. 탄화 실리콘의 처리 온도는 약 1500℃이고, 질화 갈륨의 성막 온도는 약 1100℃로서, 이것은 허용가능한 온도 한계가 낮은 유리 기판 위의 성막을 허용하지 않는다. 따라서, 염가의 유리 기판이 이용될 수 없고, 또한, 화합물 반도체는 기판의 크기가 증가할 때 적용될 수 없어서, 탄화 실리콘이나 질화 갈륨 등의 화합물 반도체를 이용한 반도체 장치의 양산성이 낮고, 이것은 실용화를 방해한다.
상기 문제에 비추어, 본 발명의 한 실시 형태의 목적은 높은 양산성을 갖는 새로운 반도체 재료가 이용되는 대전력용 반도체 장치를 제공하는 것이다.
본 발명자들은, 산화물 반도체막에 존재하는 수소나 물 등의 불순물이 트랜지스터에 대해 임계 전압의 시프트 등의 경시 열화를 야기한다는 사실에 주목했다. 스퍼터링 등에 의해 형성된 산화물 반도체막은 불순물로서의 다량의 수소나 물을 포함하는 것이 판명되었다. 본 발명의 한 실시 형태에 따르면, 산화물 반도체막 내의 수분이나 수소 등의 불순물을 감소시키기 위하여, 산화물 반도체막이 형성된 후, 노출된 산화물 반도체막에는, 감압 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS(cavity ring-down laser spectroscopy) 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb 이하의 공기) 분위기에서 제1 열 처리가 실시된다. 그 다음, 산화물 반도체막 내의 수분이나 수소 등의 불순물을 더욱 감소시키기 위하여, 이온 주입법, 이온 도핑법 등에 의해 산화물 반도체막에 산소를 첨가하고, 그 후, 노출된 산화물 반도체막에는, 감압 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb 이하의 공기)에서 제2 열 처리가 실시된다.
제1 열 처리는 산화물 반도체막 내의 수분이나 수소 등의 불순물을 감소시키지만, 완전하게는 제거하지 않아서, 개선의 여지가 있다. 불순물 제거의 이러한 불완전성은, 산화물 반도체의 구성요소인 금속에 결합된 수소나 수산기에 의해 야기되는 것으로 고려된다. 본 발명에 따르면, 이온 주입법, 이온 도핑법 등에 의해 산화물 반도체막에 산소를 첨가함으로써, 산화물 반도체의 구성요소로서의 금속과 수소나 수산기 사이의 결합이 절단되고, 수소나 수산기가 산소와 반응하여 물을 생성한다. 그 다음, 산소의 첨가 후에 제2 열 처리가 실시됨으로써, 잔존하는 수소나 수산기 등의 불순물이 물로서 용이하게 제거될 수 있다.
수분이나 수소 등의 불순물의 제거에 의해 i형(진성) 또는 실질적으로 i형의 반도체가 얻어질 수 있으면, 임계 전압의 시프트 등의 불순물에 기인한 트랜지스터의 특성의 열화가 촉진되는 것이 방지될 수 있고 오프 전류가 저감될 수 있다. 구체적으로는, 산화물 반도체에 포함된 수소나 물 등의 불순물이 제거되어 2차 이온 질량분석법(SIMS : secondary ion mass spectroscopy)에 의해 측정된 산화물 반도체 내의 수소의 농도값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 미만이 된다. 또한, 홀 효과(Hall effect) 측정에 의해 측정되는, 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 측정 한계 이하인 1×1011/cm3 이하이다. 즉, 산화물 반도체막의 캐리어 밀도는 제로에 극히 가깝다. 또한, 산화물 반도체의 밴드 갭은, 2 eV이상, 바람직하게는 2.5 eV이상, 더욱 바람직하게는 3 eV이상이다. 수소 농도를 충분히 저감함으로써 고순도화된 산화물 반도체막의 이용에 의해, 트랜지스터의 오프 전류가 저감될 수 있다.
상기 2회의 열 처리는, 500℃ 이상 850℃ 이하(또는 유리 기판의 변형점 이하)의 온도에서 실시되는 것이 바람직하고, 550℃ 이상 750℃ 이하의 온도에서 실시되는 것이 보다 바람직하다. 이들 열 처리는 이용되는 기판의 허용가능한 온도 한계를 초과하지 않는 온도에서 실시된다는 점에 유의한다. 열 처리에 의한 물이나 수소의 제거 효과는 TDS(thermal desorption spectroscopy)에 의해 확인되었다.
노(furnace)에서의 열 처리 또는 급속 열 어닐링법(RTA법)이 열 처리에 이용된다. RTA법으로서, 램프 광원을 이용하는 방법 또는 가열된 가스 내에서 기판을 이동시키면서 단시간 동안 열 처리를 실시하는 방법이 이용될 수 있다. RTA법을 이용하면, 열 처리에 수반되는 시간을 0.1 시간보다 짧게 하는 것도 가능하다.
예를 들어, 전술된 방식으로 고순도화된 산화물 반도체막을 이용한 트랜지스터가 채널폭(W)이 1×104 ㎛이고 채널 길이(L)가 3 ㎛인 소자인 경우에도, 10-13 A이하의 오프 전류와 약 0.1 V/dec의 임계이하 스윙(S값)이(게이트 절연막의 두께가 100㎚)의 전기 특성을 얻을 수 있다. 따라서, 소스-드레인 전압이 0이하인 상태에서의 오프 전류, 즉, 리크 전류가, 결정성을 갖는 실리콘을 이용한 트랜지스터에 비해 훨씬 낮다.
또한, 고순도화된 산화물 반도체(고순도 OS)를 이용한 이러한 트랜지스터는, 오프 전류의 온도 의존성을 거의 나타내지 않는다. 이것은, 산화물 반도체에서 전자 공여체(도너)가 되는 불순물을 제거하여 산화물 반도체를 고순도화함으로써 도전형이 가능한 한 진성형에 가깝게 되어, 페르미 준위가 금지대의 중앙에 위치하기 때문이다. 이것은 또한, 산화물 반도체가 3 eV이상의 에너지 갭을 가지며, 매우 적은 수의 열적으로 여기된 캐리어를 포함한다는 사실로부터 기인한 것이다. 또한, 소스 전극 및 드레인 전극은 축퇴된 상태에 있고, 이것은 또한 온도 의존성을 보이지 않는 요인이 된다. 트랜지스터는 주로, 축퇴된 소스 전극으로부터 산화물 반도체에 주입되는 캐리어에 의해 동작하고, 전술된 특성(오프 전류의 온도 비의존성)은 캐리어 밀도의 온도 비의존성에 의해 설명될 수 있다.
또한, 제1 가열 처리에서, RTA(Rapid Thermal Anneal)법 등으로 산화물 반도체막에 고온 단시간의 탈수 또는 탈수소화 처리를 행함으로써, 산화물 반도체막의 표층부는 입자 사이즈가 1㎚ 이상 20㎚ 이하의 소위 나노 크리스탈을 포함하는 결정 영역을 갖게 되고, 그 밖의 부분은 비정질, 또는 비정질 영역 중에 미결정이 점재한 비정질과 미결정의 혼합물이 된다. 또한, 나노 결정의 상기한 크기는 일례에 지나지 않으며, 본 발명은 상기 수치 범위로 한정해서 해석되는 것은 아니다.
산화물 반도체막의 표층부에 형성된 결정 영역은, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해 손상을 받는다. 그러나, 산화물 반도체막에서는, 제1 가열 처리에 의해 물 또는 수소가 제거되는 것에 더하여, 산소 결함이 발생하고 있어, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해, 이 산소 결함이 발생한 산화물 반도체막에 충분히 산소를 공급시킬 수 있다. 또한, 제1 가열 처리에 의해 제거한 수소 또는 물은, 산화물 반도체의 구성 원소가 아닌, 소위 불순물이며, 후에 첨가된 산소는, 산화물 반도체의 구성 원소의 하나이므로, 화학양론적 조성비를 만족시키는 구성으로 할 수 있다. 따라서, 제1 가열 처리와 산소의 첨가를 행한 후에, 제2 가열 처리를 행함으로써, 손상을 받은 결정 영역을 수복하고, 또한 산화물 반도체막의 표층부로부터 당해 산화물 반도체막의 더욱 내부에까지 결정 성장을 촉진시켜서, 결정 영역을 확대시킬 수 있다. 또한, 제2 가열 처리에 의하면, 제1 가열 처리보다 결정 성장이 더욱 촉진되기 때문에, 결정 영역 내에 있어서, 결정립끼리가 인접하고, 또한 각각이 산화물 반도체의 구성 원소인 금속 원소가, 인접하는 결정립간에 있어서 이어진 상태, 즉 연접하고 있는 상태를 나타낸다. 따라서, 상기 결정 영역을 이용하여 채널 형성 영역을 형성한 트랜지스터에서는, 결정립계에 있어서의 포텐셜 장벽이 낮아지고, 따라서 고이동도, 고내압 등의 양호한 특성을 얻을 수 있다.
산화물 반도체로서, 다음과 같은 것들이 이용될 수 있다: In-Sn-Ga-Zn-O계 산화물 반도체 등의 4 금속 원소의 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체막 등의 3 금속 원소의 산화물; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, 또는 In-Ga-O계 산화물 반도체 등의 2 금속 원소의 산화물; In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등. 본 명세서에서, 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체란 인듐(In), 주석(Sn), 갈륨(Ga), 및 아연(Zn)을 포함하는 금속 산화물을 의미하며, 그 화학양론적 조성비는 특별히 한정되지 않는다. 전술된 산화물 반도체는 실리콘을 포함할 수도 있다.
대안으로서, 산화물 반도체는 화학식 InMO3(ZnO)m (m>0)으로 표현될 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다.
여기서, 산화물 반도체막 및 도전막 내의 수소의 농도 분석을 설명한다. 산화물 반도체막 및 도전막 내의 수소의 농도는 2차 이온 질량분석법(SIMS)에 의해 측정된다. 원리상 SIMS 분석에 의해서는 샘플의 표면 부근이나 상이한 재료를 이용하여 형성된 적층된 막들 사이의 계면 부근에서 데이터를 얻는 것이 어렵다는 것이 알려져 있다. 따라서, 막의 수소 농도의 두께 방향의 분포를 SIMS에 의해 분석하는 경우, 값이 크게 변동하지 않고 거의 동일한 값을 얻을 수 있는 막의 영역에서의 평균치가 수소 농도로서 이용된다. 또한, 막의 두께가 작은 경우, 그 막에 인접하는 막의 수소 농도의 영향으로 인해 일부 경우에는 거의 동일한 값을 얻을 수 있는 영역을 발견할 수 없다. 그 경우, 막의 영역에서 수소 농도의 최대값 또는 최소값이 그 막의 수소 농도로서 이용된다. 막의 영역에 최대값을 갖는 산형(mountain-shaped)의 피크 또는 최소값을 갖는 계곡형의 피크가 존재하지 않는 경우, 변곡점의 값이 수소 농도로서 이용된다.
트랜지스터는 보텀-게이트형 트랜지스터, 톱-게이트형 트랜지스터, 또는 보텀-컨택트형 트랜지스터일 수도 있다. 보텀-게이트형 트랜지스터는, 절연면 위의 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 게이트 전극과 중첩하는 산화물 반도체막; 산화물 반도체막 위의 소스 전극 및 드레인 전극; 및 소스 전극, 드레인 전극, 및 산화물 반도체막 위의 절연막을 갖는다. 톱-게이트형 트랜지스터는, 절연면 위의 산화물 반도체막; 산화물 반도체막 위의 게이트 절연막; 게이트 절연막 위의 산화물 반도체막과 중첩하고 도전막으로서 기능하는 게이트 전극; 드레인 전극; 소스 전극; 및 소스 전극, 드레인 전극, 및 산화물 반도체막 위의 절연막을 갖는다. 보텀-컨택트형 트랜지스터는, 절연면 위의 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 소스 전극 및 드레인 전극; 소스 전극 및 드레인 전극 위에 있고 게이트 절연막 위의 게이트 전극과 중첩하는 산화물 반도체막; 소스 전극, 드레인 전극, 및 산화물 반도체막 위의 절연막을 갖는다.
스퍼터링 등에 의한 성막시 뿐만 아니라 성막 후에도 산화물 반도체막의 주위의 수소나 물은 산화물 반도체막에 의해 쉽게 흡수된다. 물이나 수소는 쉽게 도너 준위를 형성하기 때문에, 산화물 반도체 그 자체 내의 불순물로서 역할한다. 따라서, 본 발명의 한 실시 형태에 따르면, 소스 전극과 드레인 전극이 형성된 후, 소스 전극, 드레인 전극, 및 산화물 반도체막을 덮도록 높은 장벽 특성(barrier property)을 갖는 절연 재료를 이용한 절연막이 형성될 수도 있다. 높은 장벽 특성을 갖는 절연 재료를 절연막에 이용하는 것이 바람직하다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등이 이용될 수 있다. 복수의 적층된 절연막이 이용되는 경우, 높은 장벽 특성을 갖는 절연막보다 낮은 비율의 질소를 갖는, 산화 실리콘막이나 산화 질화 실리콘막 등의 절연막이 산화물 반도체막에 가까운 측에 형성된다. 그 다음, 장벽 특성을 갖는 절연막이, 더 낮은 비율의 질소를 갖는 절연막을 사이에 두고, 소스 전극, 드레인 전극, 및 산화물 반도체막과 중첩하도록 형성된다. 장벽 특성을 갖는 절연막에 의해, 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면과 그 부근에, 수분이나 수소 등의 불순물이 침입하는 것을 방지할 수 있다.
게이트 전극과 산화물 반도체막 사이에, 높은 장벽 특성을 갖는 재료를 이용하여 형성된 절연막과, 산화 실리콘막이나 산화 질화 실리콘막 등의 더 낮은 비율의 질소를 갖는 절연막이 적층된 구조를 갖도록 게이트 절연막이 형성될 수도 있다. 산화 실리콘막 또는 산화 질화 실리콘막 등의 절연막은, 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성된다. 장벽 특성을 갖는 절연막에 의해, 수분이나 수소 등의 분위기 중 불순물, 또는 알칼리 금속이나 중금속 등의 기판에 포함된 불순물이, 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면과 그 부근에 침입하는 것을 방지할 수 있다.
본 발명에 따라, 신뢰성이 높은 반도체 장치의 제조 방법이 제공될 수 있다. 낮은 전력 소비를 갖는 반도체 장치의 제조 방법이 제공될 수 있다. 또한, 신뢰성이 높은 반도체 장치가 제공될 수 있다. 낮은 소비 전력을 갖는 반도체 장치가 제공될 수 있다.
또한, 고내압을 갖는 반도체 소자가 낮은 성막 온도에서 제조될 수 있어서, 높은 양산성을 갖는 대전력용 반도체 장치가 제공될 수 있다.
첨부된 도면에서:
도 1a 내지 도 1e는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 2a 내지 도 2c는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 3a 내지 도 3c는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 4는 반도체 장치의 단면도이다;
도 5a 내지 도 5e는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 6a 내지 도 6c는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 7a 및 도 7b는 반도체 장치의 상면도이다;
도 8a 내지 도 8c는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 9는 반도체 장치의 상면도이다;
도 10a 내지 도 10c는 반도체 장치의 제조 방법을 나타내는 도면이다;
도 11a 및 도 11b는 트랜지스터의 단면도이다;
도 12a 및 도 12b는 트랜지스터의 단면도이다;
도 13a 및 도 13b는 각각 전자 페이퍼의 상면도 및 단면도이다;
도 14a 및 도 14b는 각각 반도체 장치의 블록도이다;
도 15a 및 도 15b는 신호선 구동 회로의 구조를 나타낸다;
도 16a 및 도 16b는 각각 시프트 레지스터의 구조를 나타내는 회로도이다;
도 17a 및 도 17b는 각각 시프트 레지스터의 한 실시 형태를 나타내는 도면, 및 그 동작을 나타내는 타이밍도이다;
도 18은 액정 표시 장치의 단면도이다;
도 19는 액정 표시 장치 모듈의 구조를 나타내는 도면이다;
도 20a 내지 도 20c는 각각 발광 장치의 단면도이다;
도 21a 내지 도 21f는 각각 반도체 장치를 이용한 전자 장치를 나타내는 도면이다;
도 22는 산화물 반도체를 이용한 역스태거형 트랜지스터의 세로 단면도이다;
도 23은 도 22의 단면 A-A'를 따른 에너지 밴드도(개략도)이다;
도 24a는 게이트 전극(GE)에 양의 전위(VG>0)가 인가된 상태를 나타내고, 도 24b는 게이트 전극(GE)에 음의 전위(VG<0)가 인가된 상태를 나타낸다;
도 25는 진공 준위와 금속의 일 함수(φM) 사이의 관계, 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타낸다.
본 발명의 실시 형태들 및 예가 첨부된 도면들을 참조하여 이하에서 상세히 설명될 것이다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 명세서에서 개시된 형태들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 본 명세서에 포함된 실시 형태들의 내용으로 한정되는 것으로 해석되어서는 안 된다.
본 발명은, 마이크로프로세서, 화상 처리 회로 등의 집적 회로, RF 태그, 및 반도체 표시 장치를 포함하는 임의 종류의 반도체 장치의 제조에 적용될 수 있다. 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 임의의 장치를 의미하며, 반도체 표시 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치의 범주에 포함된다. 반도체 표시 장치는 하기의 것들을 그 범주 내에 포함한다: 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공되어 있는 발광 장치, 전자 페이퍼, DMD(digital micromirror device), PDP(plasma display panel), FED(field emission display), 및 구동 회로에 반도체막을 이용한 회로 소자가 포함되는 기타의 반도체 표시 장치.
[실시 형태 1]
채널-에칭형 구조를 갖는 보텀-게이트형의 트랜지스터를 예로서 취하고, 본 발명의 한 실시 형태에 따른 반도체 장치에 포함된 트랜지스터의 구조와 그 제조 방법을 설명한다.
도 1a에서와 같이, 게이트 전극(101)이 기판(100) 위에 형성된다.
절연면을 갖는 기판(100)으로서 사용될 수 있는 기판에 관해 특별한 제한은 없지만, 기판이, 적어도 이후에 실시되는 열 처리를 견디기에 충분히 높은 내열성(heat resistance)을 갖는 것이 필요하다. 예를 들어, 퓨전법(fusion method)이나 플로트법(float method)에 의해 제조된 유리 기판이 이용될 수 있다. 이후에 실시되는 열 처리의 온도가 높은 경우에는, 유리 기판으로서 730℃ 이상의 변형점을 갖는 기판을 이용하는 것이 바람직하다. 유리 기판에 대해, 예를 들어, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass), 또는 바륨 보로실리케이트 유리(barium borosilicate glass) 등의 유리 재료가 이용된다. 일반적으로, 산화 붕소보다 산화 바륨(BaO)을 더 많이 포함함으로써, 내열성의 더욱 실용적인 유리 기판이 얻어질 수 있다. 따라서, B2O3보다 BaO의 양이 많도록 BaO와 B2O3를 포함한 유리 기판을 이용하는 것이 바람직하다.
전술된 유리 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판이 이용될 수도 있다. 대안으로서, 결정화된 유리 등이 이용될 수도 있다. 추가의 대안으로서, 스테인리스 강 합금으로 된 기판 등의 금속 기판의 표면 위에 절연막을 제공한 것이 이용될 수도 있다.
플라스틱 등의 가요성 합성 수지로부터 형성된 기판은 일반적으로 낮은 허용가능한 온도 한계를 갖는 경향이 있지만, 이후의 제조 공정에서의 처리 온도를 견딜 수 있다면, 기판(100)으로서 이용될 수 있다. 플라스틱 기판의 예로서는, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(polycarbonate)(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 포리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리 초산비닐, 아크릴 수지 등이 포함된다.
하지막으로서 역할하는 절연막이, 기판(100)과 게이트 전극(101) 사이에 형성될 수도 있다. 하지막으로서, 예를 들어, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막의 단층, 또는 복수의 이들 막들의 적층이 이용될 수 있다. 특히, 높은 장벽 특성을 갖는 절연막, 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막을 하지막에 이용함으로써, 분위기 중의 수분이나 수소 등의 불순물, 또는 기판(100)에 포함된 알칼리 금속이나 중금속 등의 불순물이, 산화물 반도체막, 게이트 절연막, 또는 산화물 반도체막과 또 다른 절연막 사이의 계면과 그 부근에 침입하는 것을 방지할 수 있다.
본 명세서에서, 산화 질화물이란, 질소보다 산소를 더 많이 포함하는 물질을 말하며, 질화 산화물이란, 산소보다 질소를 더 많이 포함하는 물질을 말한다.
게이트 전극(101)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 금속 재료들 중 임의의 재료를 주성분으로 포함하는 합금 재료, 또는 이들 금속들 중 임의의 금속을 포함하는 질화물을 이용한 하나 이상의 도전막을 이용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 알루미늄이나 구리가 이후의 공정에서 실시되는 열 처리의 온도를 견딜 수 있다면, 알루미늄이나 구리가 금속 재료의 하나로서 이용될 수 있다. 알루미늄 또는 구리는, 내열성 문제나 부식성 문제를 방지하기 위해 고융점 금속(refractory metal) 재료와 조합되는 것이 바람직하다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 이용할 수 있다.
예를 들어, 게이트 전극(101)의 2층 구조로서, 하기의 구조가 바람직하다: 알루미늄막 위에 몰리브덴막이 적층된 2층 구조, 구리막 위에 몰리브덴막이 적층된 2층 구조, 구리막 위에 질화 티타늄막 또는 질화 탄탈막이 적층된 2층 구조, 또는 질화 티타늄막과 몰리브덴막이 적층된 2층 구조. 게이트 전극(101)의 3층 구조로서, 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 알루미늄과 네오디뮴의 합금막이, 텅스텐막, 질화 텅스텐막, 질화 티타늄막 및 티타늄막으로부터 선택된 임의의 2개의 막 사이에 개재된 구조.
또한, 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성 산화물 도전막이 게이트 전극(101)에 이용됨으로써, 화소부의 개구율이 향상될 수 있다.
게이트 전극(101)은 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚의 두께로 형성된다. 본 실시 형태에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150㎚의 두께로 게이트 전극용의 도전막이 형성된 다음, 도전막이 에칭에 의해 적절한 형상으로 가공(패터닝)된다; 이러한 방식으로, 게이트 전극(101)이 형성된다. 게이트 전극의 단부가 테이퍼링된(tapered) 것이, 그 위에 형성되는 게이트 절연막에 의한 피복성이 향상되기 때문에 바람직하다. 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다는 점에 유의한다. 잉크젯법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
그 다음, 게이트 절연막(102)이 게이트 전극(101) 위에 형성된다. 게이트 절연막(102)은, 플라즈마 CVD법, 스퍼터링법 등에 의해, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막, 및 산화 탄탈막의 단층 구조, 또는 이들로부터 선택된 하나 이상의 적층 구조를 갖도록 형성될 수 있다. 게이트 절연막(102)은, 수분이나 수소 등의 불순물을 가능한 한 적게 포함하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막이 형성되는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟이 이용되고, 스퍼터링 가스로서, 산소 또는 산소 및 아르곤의 혼합 가스가 이용된다.
불순물의 제거에 의해 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는, 계면 준위 및 계면 전하에 대해 극히 민감하다; 따라서, 산화물 반도체와 게이트 절연막(102) 사이의 계면은 중요하다. 따라서, 고순도화된 산화물 반도체에 접하는 게이트 절연막(GI)은 높은 품질을 가질 필요가 있다.
예를 들어, 마이크로파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD는, 높은 내압을 갖는 고품질의 치밀한 막을 형성할 수 있으므로 바람직하다. 이것은, 고순도화된 산화물 반도체와 고품질 게이트 절연막이 서로 접할 때 계면 준위가 저감될 수 있고 계면 특성이 양호해질 수 있기 때문이다.
물론, 게이트 절연막으로서 고품질의 절연막이 형성될 수 있기만 한다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막 방법이 적용될 수 있다. 성막 후에 실시되는 열 처리에 의해 게이트 절연막의 막 품질 및/또는 산화물 반도체와의 그 계면 특성이 개질(modify)될 수도 있다. 어쨌든, 게이트 절연막으로서의 막 품질이 높고, 산화물 반도체와의 계면 준위 밀도가 저감되며, 양호한 계면이 형성될 수 있기만 한다면, 임의의 절연막이 사용될 수 있다.
게이트 절연막(102)은, 높은 장벽 특성을 갖는 재료를 이용하여 형성된 절연막과, 산화 실리콘막이나 산화 질화 실리콘막 등의 더 낮은 비율의 질소를 갖는 절연막이 적층되어 있는 구조를 가질 수도 있다. 그 경우, 산화 실리콘막이나 산화 질화 실리콘막 등의 절연막이, 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성된다. 높은 장벽 특성을 갖는 절연막으로서, 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 들 수 있다. 장벽 특성을 갖는 절연막에 의해, 수분이나 수소 등의 대기 중 불순물, 또는 알칼리 금속이나 중금속 등의 기판에 포함된 불순물이, 산화물 반도체막, 게이트 절연막(102), 또는 산화물 반도체막과 또 다른 절연막 사이의 계면과 그 부근에 침입하는 것을 방지할 수 있다. 또한, 산화물 반도체막에 접하도록 산화 실리콘막이나 산화 질화 실리콘막 등의 더 낮은 비율의 질소를 갖는 절연막이 형성됨으로써, 높은 장벽 특성을 갖는 재료를 이용하여 형성된 절연막이 산화물 반도체막에 직접 접하는 것이 방지될 수 있다.
예를 들어, 게이트 절연막(102)으로서 100㎚의 두께를 갖는 적층막이 다음과 같이 형성될 수도 있다: 제1 게이트 절연막으로서 스퍼터링법에 의해 50㎚ 이상 200㎚ 이하의 두께를 갖는 질화 실리콘막(SiNy(y>0))이 형성되고, 제1 게이트 절연막 위에 제2 게이트 절연막으로서 5㎚ 이상 300㎚ 이하의 두께를 갖는 산화 실리콘막(SiOx(x>0))이 적층된다. 게이트 절연막(102)의 두께는 트랜지스터에 요구되는 특성에 따라 적절하게 설정될 수 있으며, 약 350㎚ 내지 400㎚일 수 있다.
본 실시 형태에서는, 게이트 절연막(102)은, 스퍼터링법에 의해 형성된 50㎚의 두께를 갖는 질화 실리콘막 위에 스퍼터링법에 의해 형성된 100㎚의 두께를 갖는 산화 실리콘막이 적층된 구조를 갖도록 형성된다.
수소, 수산기, 및 수분이 게이트 절연층(102)에 가능한 한 적게 포함되도록 하기 위하여, 성막에 대한 예비처리로서 스퍼터링 장치의 예비가열 챔버에서 게이트 전극층(101)이 형성된 기판(100)을 예비가열하여, 기판(100)에 흡착된 수소 및 수분 등의 불순물이 제거되어 배기되는 것이 바람직하다. 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는, 150℃ 이상 300℃ 이하이다. 예비가열 챔버에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비가열 처리는 생략될 수 있다.
그 다음, 게이트 절연막(102) 위에, 2㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하, 더욱 바람직하게는 3㎚ 이상 20㎚ 이하의 두께를 갖는 산화물 반도체막(103)이 형성된다. 산화물 반도체막(103)은, 타겟으로서 산화물 반도체를 이용하여 스퍼터링법에 의해 형성된다. 산화물 반도체막(103)은, 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다.
스퍼터링법에 의해 산화물 반도체막(103)을 형성하기 이전에, 아르곤 가스를 도입해 플라즈마를 생성하는 역스퍼터링에 의해, 게이트 절연막(102)의 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용하여 아르곤 분위기에서 기판측에 전압을 인가해 표면을 개질(modify)하는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 이용될 수도 있다. 대안으로서, 산소, 아산화 질소(nitrous oxide) 등을 첨가한 아르곤 분위기가 이용될 수도 있다. 추가의 대안으로서, 염소, 사불화 탄소 등을 첨가한 아르곤 분위기가 이용될 수도 있다.
전술된 산화물 반도체는 산화물 반도체막(103)으로서 이용될 수 있다.
본 실시 형태에서는, 산화물 반도체막(103)으로서, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 얻어지는 두께 30㎚의 In-Ga-Zn-O계 비단결정막이 이용된다. 타겟으로서, 예를 들어, 금속들의 원자비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 조성비를 갖는 산화물 반도체 타겟이 이용될 수 있다. 또한, 산화물 반도체막(103)은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다. 스퍼터링법을 이용하는 경우, 2 중량% 내지 10 중량%의 SiO2를 포함하는 타겟을 성막에 이용할 수도 있다. In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟의 충전율(filling rate)은 90%이상 100%이하, 바람직하게는 95%이상 99.9%이하이다. 높은 충전율을 갖는 산화물 반도체 타겟을 이용하면, 치밀한 산화물 반도체막이 형성된다.
감압으로 유지된 처리 챔버에 기판을 유지하고, 처리 챔버의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링가스를 처리 챔버 내에 도입하고, 금속 산화물을 타겟으로서 이용하는 방식으로, 기판(100) 위에 산화물 반도체막(103)이 형성된다. 이때, 기판은 100℃ 이상 600℃ 이하, 바람직하게는, 200℃ 이상 400℃ 이하로 가열될 수도 있다. 기판을 가열하면서 성막을 실시함으로써, 성막된 산화물 반도체층에 포함되는 불순물의 농도가 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 저감될 수 있다. 처리 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 배기 수단은 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)일 수도 있다. 크라이오펌프를 이용하여 배기되는 성막 챔버에서, 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함한 화합물, (더 바람직하게는, 탄소 원자를 포함한 화합물과 함께) 등이 제거되어, 성막 챔버에서 성막된 산화물 반도체막의 불순물 농도가 저감될 수 있다.
성막 조건의 한 예로서, 하기의 사항이 이용될 수 있다: 기판과 타겟 사이의 거리는 100mm, 압력은 0.6 Pa, 직류 (DC) 전력이 0.5 kW, 분위기는 산소 분위기(산소 유량비는 100%). 펄스 직류(DC) 전원을 이용하면, 성막시에 발생되는 분말 물질(입자라고도 함)이 경감될 수 있고 막 두께가 균일할 수 있기 때문에 바람직하다는 점에 유의한다. 산화물 반도체막은 5㎚ 이상 30㎚ 이하의 두께를 갖는 것이 바람직하다. 적절한 두께는 사용되는 산화물 반도체 재료에 따라 달라지므로, 재료에 따라 두께가 적절히 결정될 수 있다.
또한, 산화물 반도체막(103)에 수소, 수산기, 및 수분이 가능한 한 적게 포함되도록 하기 위하여, 성막에 대한 예비처리로서 스퍼터링 장치의 예비가열 챔버에서 게이트 절연막(102)을 형성하는 단계까지의 공정이 이미 실시된 기판(100)을 예비가열하여, 기판(100)에 흡착된 수소 및 수분 등의 불순물을 제거하여 배기하는 것이 바람직하다. 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는, 150℃ 이상 300℃ 이하이다. 예비가열 챔버에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비가열 처리는 생략될 수 있다. 또한, 이 예비가열은, 절연막(113)의 형성 전에, 소스 전극(111) 및 드레인 전극(112)을 형성하는 단계까지의 공정이 이미 실시된 기판(100)에도 마찬가지로 실시될 수 있다.
스퍼터링법의 예로서, 스퍼터링용 전원으로서 고주파 전원이 이용되는 RF 스퍼터링법과, DC 스퍼터링법, 및 펄스화된 방식으로 바이어스가 인가되는 펄스 DC 스퍼터링법이 포함된다. 절연막이 형성되는 경우에는 RF 스퍼터링법이 주로 이용되고, 금속막이 형성되는 경우에는 DC 스퍼터링법이 주로 이용된다.
또한, 상이한 재료의 복수 타겟이 세팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막이 형성되어 적층되거나, 동일한 챔버에서 전기 방전에 의해 동시에 복수 종류의 재료의 막이 형성될 수 있다.
대안으로서, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치, 또는 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 사용될 수 있다.
또한, 스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응하여 그 화합물 박막을 형성하는 반응성 스퍼터링법(reactive sputtering method), 또는 성막 동안에 기판에도 전압이 인가되는 바이어스 스퍼터링법이 사용될 수 있다.
게이트 절연막(102) 및 산화물 반도체막(103)은 대기에 노출되지 않고 연속적으로 형성될 수도 있다. 대기에 노출되지 않는 연속적 성막은, 물, 하이드로 카본 등의 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않은, 적층된 층들 사이의 각 계면을 얻을 수 있게 한다. 따라서, 박막 트랜지스터의 특성 변동이 저감될 수 있다.
그 다음, 도 1b에 나타낸 바와 같이, 산화물 반도체막(103)이 에칭 등에 의해 적절한 형상으로 가공되어(패터닝되어), 게이트 전극(101)과 중첩하도록 게이트 절연막(102) 위에 섬-형상의 산화물 반도체막(104)이 형성된다.
섬-형상의 산화물 반도체막(104)을 형성하기 위한 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있다. 잉크젯법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
게이트 절연막(102)에 컨택트 홀이 형성되는 경우, 컨택트 홀의 형성 단계는 섬-형상의 산화물 반도체막(104)의 형성시에 실시될 수 있다.
섬-형상의 산화물 반도체막(104)의 형성을 위한 에칭은, 건식 에칭, 습식 에칭, 또는 이들 양쪽 모두일 수도 있다. 건식 에칭을 위한 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 염화 붕소(BCl3), 4염화 실리콘(SiCl4), 4염화탄소(CCl4) 등의 염소계 가스)가 사용되는 것이 바람직하다. 대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 또는 3 불화 메탄(CHF3) 등의 불소계 가스); 브로민화 수소(HBr); 산소(O2); 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등이 이용될 수 있다.
건식 에칭법으로서, 평행 평판형 RIE(reactive ion etching: 반응성 이온 에칭) 법이나, ICP(inductively coupled plasma: 유도 결합형 플라즈마) 에칭법이 이용될 수 있다. 적절한 형상으로 막을 에칭하기 위하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극의 온도 등)이 적절하게 조절된다.
습식 에칭에 이용되는 에칭액으로서는, 인산과 아세트산과 질산의 혼합 용액, 시트르산이나 옥살산 등의 유기산 등이 이용될 수 있다. 대안으로서, ITO-07N(Kanto Chemical Co., Inc. 제조)이 이용될 수도 있다. 또한, 습식 에칭 후의 에칭액은 세정에 의해 에칭된 재료와 함께 제거된다. 에칭액 및 에칭에 의해 제거된 재료를 포함하는 폐수를 정제하여, 그 재료를 재이용할 수도 있다. 에칭 후의 폐수로부터 산화물 반도체층에 포함된 인듐 등의 재료를 회수해 재이용함으로써, 자원을 효율적으로 사용하여 비용을 절감할 수 있다.
후속 단계에서 도전막의 형성 전에 역스퍼터링이 실시되어, 섬-형상의 산화물 반도체막(104) 및 게이트 절연막(102)의 표면에 부착된 레지스트 잔여물 등이 제거되는 것이 바람직하다.
그 다음, 감압 분위기, 질소나 희가스 분위기 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS(cavity ring-down laser spectroscopy) 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb 이하의 공기) 분위기에서 산화물 반도체막(104)에는 제1 열 처리가 실시된다. 산화물 반도체막(104)에 대한 제1 열 처리에 의해, 도 1c에 도시된 바와 같이 수분이나 수소가 제거된 산화물 반도체막(105)이 형성된다. 구체적으로는, 열 처리는, 500℃ 이상 850℃ 이하(또는 유리 기판의 변형점 이하)의 온도에서, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서 실시된다. 예를 들어, 600℃에서, 3분 동안 이상 6분 동안 이하로 열 처리를 행할 수 있다. RTA법을 이용하면 단시간에 탈수화 또는 탈수소화가 실시될 수 있기 때문에, 유리 기판의 변형점보다 높은 온도에서도 제1 열 처리가 실시될 수 있다. 본 실시 형태에서는, 열 처리 장치 중 하나인 전기로(electrical furnace)를 이용하여, 질소 분위기하 600℃의 기판 온도에서 6분 동안 산화물 반도체막(104)에 열 처리를 실시한 다음, 산화물 반도체막을 대기에 노출시키지 않고, 물과 수소의 재혼입을 방지하여, 산화물 반도체막(105)을 얻는다.
열 처리 장치는 전기로에 한정되지 않고, 저항 발열 소자 등의 가열 소자로부터의 열전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 갖춘 것일 수도 있다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용한 열 처리를 위한 장치이다. 기체로서는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제1 열 처리로서, 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 내에 기판을 이동시켜, 수 분 동안 가열한 후, 고온으로 가열된 가스로부터 꺼내는 GRTA가 실시될 수도 있다. GRTA는 단시간 동안 고온 열 처리를 가능하게 한다.
열 처리시, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)으로 설정되는 것이 바람직하다.
따라서, 도 1c에 도시하는 바와 같이, 제1 가열 처리에 의해, 섬-형상의 산화물 반도체막(105)의 표층부는 결정 영역(106)을 갖게 된다. 결정 영역(106)은, 입자 사이즈가 1㎚ 이상 20㎚ 이하의 소위 나노 크리스탈을 포함하고 있고, 결정 영역(106)이 아닌 섬-형상의 산화물 반도체막(105)의 다른 부분은, 비정질, 또는 비정질 영역 중에 미결정이 점재한 비정질과 미결정의 혼합물을 포함한다. 나노 결정의 상기한 크기는 일례에 불과하고, 본 발명이 상기 수치 범위로 한정되어 해석되는 것은 아니다. 각 금속의 원자비가 In:Ga:Zn=1:1:1인 타겟을 이용해서 스퍼터링법에 의해 형성된 In-Ga-Zn-O계의 산화물 반도체막의 경우, 다른 원자비를 갖는 타겟을 이용한 경우에 비해, 산화물 반도체막의 표층부에 있어서의 결정화가 보다 진행하기 쉽기 때문에, 결정 영역(106)이 보다 깊은 영역에까지 형성되기 쉽다.
그 다음, 도 1d에 나타낸 바와 같이, 이온 주입법 또는 이온 도핑법에 의해 표층부에 결정 영역(106)을 갖는 산화물 반도체막에 산소가 첨가된다. 이온 주입법, 이온 도핑법 등에 의해 산화물 반도체막(105)에 산소가 첨가되어, 산소가 과잉 첨가된 산화물 반도체막(107)이 형성된다. 산소의 첨가에 의해, 산화물 반도체의 구성요소로서의 금속과 수소 사이의 결합, 또는 금속과 수산기 사이의 결합이 절단되고, 수소 또는 수산기가 산소와 반응하여 물을 생성한다; 이것은 이후에 실시되는 제2 열 처리에 의해 불순물인 수소 또는 수산기를 물의 형태로 용이하게 제거한다.
이온 주입법에서는, 소스 가스가 플라즈마화되고, 이 플라즈마에 포함된 이온종이 추출되고 질량 분리되며, 미리결정된 질량을 갖는 이온종이 가속되고, 피처리물에는 이온 빔의 형태로 가속된 이온종이 조사된다. 이온 도핑법에서는, 소스 가스가 플라즈마화되고, 미리결정된 전계의 작용에 의해 이 플라즈마로부터 이온종이 추출되며, 추출된 이온종은 질량 분리되지 않고 가속되고, 피처리물에는 이온 빔의 형태로 가속된 이온종이 조사된다. 질량 분리를 수반하는 이온 주입법을 이용하여 산소의 첨가가 실시되면, 금속 원소 등의 불순물이 산화물 반도체막에 첨가되는 것이 방지될 수 있다. 한편, 이온 도핑법은 이온 주입법보다 큰 면적으로의 이온 빔의 조사를 가능하게 하므로, 이온 도핑법을 이용해 산소 첨가가 실시되면, 택트 타임(tact time)이 단축될 수 있다.
산소 가스가 이용되고 이온 주입법에 의해 산소가 첨가되는 경우, 가속 전압은 5 kV 내지 100 kV의 범위로 설정되고, 도스량(dosage)은 1×1013 ions/cm2 내지 1×1016 ions/cm2의 범위로 설정될 수도 있다.
이온 주입법에 의해 산화물 반도체막(105)에 산소를 첨가하면서, 500℃ 이상 850℃ 이하(또는 유리 기판의 변형점 이하의 온도)의 온도에서, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서, 산화물 반도체막(105)을 갖춘 기판에 열 처리를 실시할 수도 있다.
산화물 반도체막(105)의 표층부에 형성되어 있는 결정 영역(106)에 포함되는 결정은, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해 손상을 받는다. 따라서, 산화물 반도체막(107)의 표층부의 결정성은, 산소 첨가 전의 산화물 반도체막(105)의 결정 영역(106)보다 결정성이 낮고, 산화물 반도체막(107)의 표층부는, 산소의 도스량에 따라서는, 상술한 산화물 반도체막(105)의 비정질 영역과 마찬가지의 상태로 된다.
그 다음, 제2 열 처리가 실시된다. 제2 열 처리는 제1 열 처리와 유사한 조건으로 실시될 수 있다. 그 다음, 감압 분위기, 질소나 희가스 분위기 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS(cavity ring-down laser spectroscopy) 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb 이하의 공기) 분위기에서 열 처리가 실시될 수도 있다. RTA(Rapid Thermal Anneal) 처리에 의해 가열 처리를 행하는 경우에는, 예를 들어, 600℃에서, 3분 동안 이상 6분 동안 이하로 열 처리를 행할 수 있다. RTA법을 이용하면 단시간에 탈수화 또는 탈수소화가 실시될 수 있기 때문에, 유리 기판의 변형점보다 높은 온도에서도 제2 열 처리가 실시될 수 있다. 본 실시 형태에서는, 열 처리 장치 중 하나인 전기로를 이용하여 질소 분위기하 600℃의 기판 온도에서 6분 동안 열 처리를 실시한 후, 산화물 반도체막을 대기에 노출시키지 않고, 물과 수소의 재혼입을 방지하여, 도 1e에 도시된 바와 같이 산화물 반도체막(108)을 얻는다. 이 열 처리는, 섬-형상의 산화물 반도체막(108)이 형성된 후 복수회 실시될 수도 있다.
본 발명의 한 실시 형태에 따르면, 산화물 반도체막(105)에 산소를 첨가함으로써, 산화물 반도체의 구성요소로서의 금속과 수소 또는 수산기 사이의 결합이 절단되고, 수소 또는 수산기가 산소와 반응하여 물을 생성한다. 따라서, 산소의 첨가 후에 제2 열 처리에 의해, 막 내에 잔존하는 수소 또는 수산기 등의 불순물이 물의 형태로 용이하게 제거될 수 있다. 제2 열 처리를 통해 형성된 섬-형상의 산화물 반도체막(108)은, 제1 열 처리 후에도 잔존하는 수분이나 수소 등의 불순물이 제거되기 때문에, 제1 열 처리 후의 산화물 반도체막(105)보다 더욱 i형(진성) 또는 i형에 가깝다. 수분이나 수소 등의 불순물이 제거되고, 섬-형상의 산화물 반도체는 i형(진성) 반도체 또는 실질적으로 i형인 반도체가 된다; 따라서, 불순물로 인한 임계 전압 시프트 등의 트랜지스터의 특성의 열화가 촉진되는 것이 방지되고, 오프 전류가 저감될 수 있다.
또한, 불순물을 포함하는 산화물 반도체에 온도가 85℃, 게이트 인가되는 전압이 2×106 V/cm이며, 12시간 동안 게이트 바이어스-온도 스트레스 시험(BT 시험)이 실시되면, 불순물과 산화물 반도체의 주성분 사이의 결합이, 고전계(B:바이어스)와 고온(T:온도)에 의해 절단되고, 생성된 불포화 결합(dangling bond)이 임계 전압(Vth)의 드리프트를 유발한다. 그러나, 전술된 방식으로, 게이트 절연막과 산화물 반도체막 사이의 계면 특성을 개선함으로써, 산화물 반도체막 내의 불순물, 특히 수소, 물 등을 가능한 많이 제거함으로써, BT시험에 대해서도 안정인 트랜지스터를 얻을 수 있다.
열 처리 장치는 전기로에 한정되지 않고, 저항 발열 소자 등의 가열 소자로부터의 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 갖춘 것일 수도 있다. 예를 들어, GRTA 장치 또는 LRTA 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용한 열 처리를 위한 장치이다. 기체로서는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제2 열 처리로서, 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 내에 기판을 이동시켜, 수 분 동안 가열한 후, 고온으로 가열된 가스로부터 꺼내는 GRTA가 실시될 수도 있다. GRTA는 단시간 동안 고온 열 처리를 가능하게 한다.
열 처리시, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)으로 설정되는 것이 바람직하다.
그러나, 산화물 반도체막(105)에서는, 제1 가열 처리에 의해 물 또는 수소가 제거되는데 더하여 산소 결함이 발생하고 있지만, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해, 이 산소 결함이 발생한 산화물 반도체막에 충분히 산소를 공급시킬 수 있다. 또한, 제1 가열 처리에 의해 제거한 수소 또는 물은, 산화물 반도체의 구성 원소가 아닌, 소위 불순물이며, 후에 첨가된 산소는, 산화물 반도체의 구성 원소이므로, 화학양론적 조성비를 만족시키는 구성을 얻을 수 있다. 그러므로, 제1 가열 처리와 산소의 첨가를 행한 후에 제2 가열 처리를 행함으로써, 손상을 받은 결정 영역(106)을 수복하고, 또한 산화물 반도체막(108)의 표층부로부터 당해 산화물 반도체막의 보다 내부에까지 결정 성장을 촉진시켜, 도 1e에 도시하는 바와 같이 산화물 반도체막(108)의 보다 심부에까지 확대된 결정 영역(109)을 형성할 수 있다. 또한, 이 제2 가열 처리에 의하면, 제1 가열 처리보다 결정 성장이 더욱 촉진되기 때문에, 결정 영역(109) 내에 있어서, 결정립끼리가 인접하고, 또한 산화물 반도체의 구성 원소인 금속 원소가, 인접하는 결정립간에 있어서 이어진 상태, 즉 연접하고 있는 상태를 나타낸다.
이하, 결정 영역(109)에 대해 보다 상세히 설명한다. 표층부의 결정 영역(109)의 결정의 C축은, 산화물 반도체막(108)의 상면에 대하여 거의 수직인 방향으로 배향되고, 결정이 서로 인접하고 있다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용할 경우에는, 결정 영역(109)에서, InGaZnO4 결정의 c축이 산화물 반도체막(108)의 상면에 대해 거의 수직인 방향으로 배향된다.
상기 InGaZnO4의 결정은, In, Ga, Zn 중 어느 하나를 포함하고, a축 및 b축에 평행한 레이어의 적층 구조를 갖는 것으로 여길 수 있다. 즉, InGaZnO4의 결정은, In을 함유하는 제1 레이어와, In을 함유하는 제2 레이어와, In을 함유하는 제3 레이어가 c축 방향으로 적층된 구조를 구비한다.
InGaZnO4 결정의 전기 전도는, 주로 In에 의해 제어되기 때문에, In을 함유하는 제1 레이어 내지 제3 레이어의, a축 및 b축에 평행한 방향에 관한 전기 특성은 양호하다. 이것은, In을 함유하는 제1 레이어 내지 제3 레이어 중 적어도 하나에서는, 하나의 In의 5s 궤도가, 인접하는 In의 5s 궤도와 중첩을 가짐으로써, 캐리어 패스가 형성되기 때문이다.
이러한 결정이 배향되면, 산화물 반도체막(108)의 전기적 특성에도 영향이 나타난다. 구체적으로는, 예를 들어, 산화물 반도체막(108)의 상면과 평행한 방향의 전기 특성이 향상된다. 이것은, InGaZnO4 결정의 c축이 산화물 반도체막(108)의 상면에 대해 거의 수직인 방향으로 배향하고 있어, InGaZnO4 결정에 있어서, a축 및 b축에 평행한 평면 방향으로 전류가 흐르기 때문이다.
본 발명의 한 실시 형태에 따르면, 결정 영역 내에 있어서, 결정립끼리가 인접하고, 또한 산화물 반도체의 구성 원소인 금속 원소가, 인접하는 결정립간에 있어서 이어진 상태, 즉 연접하고 있는 상태를 나타낸다. 따라서, 도 4에서 화살표로 나타낸, a축 및 b축에 평행한 방향으로 전류가 흐르기 쉬워져, 산화물 반도체막(108)의 상면과 평행한 방향의 전기 특성이 더욱 향상될 수 있다. 도 1e에 도시하는 산화물 반도체막(108)은, 비정질을 주된 구성으로 하는 비정질 영역(110)과, 산화물 반도체막(108)의 표층부에 형성되는 결정 영역(109)을 포함한다.
결정 영역(109)의 결정 구조는 상기한 구성에 한정되지 않고, 결정 영역(109)이 다른 구조의 결정을 포함하고 있어도 된다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용할 경우에는, InGaZnO4 결정 외에 In2Ga2ZnO7, InGaZn5O8 등의 결정을 포함하고 있어도 된다. 물론, 결정 영역(109) 전체에 걸쳐 InGaZnO4의 결정이 존재할 경우에는, 보다 효과적이어서 적합하다.
이상 설명한 바와 같이, 산화물 반도체막(108)은 표층부에 결정 영역(109)을 가짐으로써, 양호한 전기 특성이 실현된다. 특히, 결정 영역(109)이, InGaZnO4 결정의 c축이 산화물 반도체막(108)의 상면에 대해 거의 수직인 방향으로 배향된 것을 포함해서 구성될 경우에는, InGaZnO4 결정의 전기 특성에 의해, 산화물 반도체막(108) 표층부에 있어서의 캐리어 이동도가 상승한다. 그러므로, 당해 산화물 반도체막(108)을 포함하는 트랜지스터의 전계 효과 이동도가 상승하고, 트랜지스터의 양호한 전기 특성이 실현된다.
또한, 결정 영역(109)은 비정질 영역(110)보다 안정되기 때문에, 산화물 반도체막(108)의 표층부에 결정 영역(109)이 포함되어 있을 경우, 비정질 영역(110) 내로 불순물(예를 들어, 수소, 물, 수산기 또는 수소화물 등)이 들어가는 것을 억제할 수 있다. 따라서, 산화물 반도체막(108)의 신뢰성을 향상시킬 수 있다.
전술된 공정을 통해, 산화물 반도체막 내의 수소의 농도가 저감될 수 있고 산화물 반도체막이 고순도화될 수 있다. 따라서, 산화물 반도체막이 안정화될 수 있다. 또한, 유리 전이 온도 이하의 온도에서의 열 처리는, 캐리어 밀도가 극히 낮은 넓은 밴드 갭의 산화물 반도체막을 형성할 수 있게 한다. 따라서, 대형 기판을 이용해 트랜지스터를 제조할 수 있어서, 양산성이 높아질 수 있다. 또한, 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 높은 내압과 적은 단채널 효과(short-channel effect)와 높은 온/오프 비를 갖는 트랜지스터를 형성할 수 있다.
비정질 영역(110)은, 주로 비정질 산화물 반도체막이다. "주로"란, 예를 들어, 50% 이상을 점유하는 상태를 의미하며, 이 경우에는, 비정질 영역(110)이 비정질 산화물 반도체막에 의해 체적(또는 중량)으로 50% 이상 점유되는 상태를 의미한다. 즉, 비정질 영역이, 비정질 산화물 반도체막 이외에, 산화물 반도체막의 결정을 포함하는 경우가 있지만, 그 점유율은 체적(또는 중량)으로 50% 미만인 것이 바람직하다. 그러나, 상기 범위로 한정되지 않는다.
산화물 반도체막의 재료로서 In-Ga-Zn-O계의 산화물 반도체막을 이용할 경우에는, 상기 비정질 영역(110)의 조성은, Zn의 함유량(원자%)이, In 또는 Ga의 함유량(원자%)보다 크도록 하는 것이 적합하다. 이러한 조성으로 하면, 소정 조성의 결정 영역(109)을 형성하는 것이 용이해진다.
실시 형태 1에서는 산화물 반도체막(103)이 미리결정된 형상으로 가공되어 섬-형상의 산화물 반도체막(104)을 형성한 후에, 제1 열 처리, 산소의 첨가, 제2 열 처리가 실시되는 제조 방법을 설명했지만, 본 발명은 이 구조로 한정되지 않는다. 섬-형상의 산화물 반도체막(104)으로 가공되기 이전의 산화물 반도체막(103)에 대해, 제1 열 처리, 산소의 첨가, 및 제2 열 처리가 실시된 후, 산화물 반도체막이 미리결정된 형상으로 가공되어 섬-형상의 산화물 반도체막(104)을 형성할 수도 있다. 대안으로서, 산화물 반도체막(103)에 대해 제1 열 처리가 실시된 후, 산화물 반도체막이 미리결정된 형상으로 가공되어 섬-형상의 산화물 반도체막을 형성하고, 그 다음, 섬-형상의 산화물 반도체막에 대해 산소의 첨가와 제2 열 처리가 실시될 수도 있다. 추가의 대안으로서, 산화물 반도체막(103)에 대해 제1 열 처리와 산소의 첨가가 실시된 후, 산화물 반도체막이 미리결정된 형상으로 가공되어 섬-형상의 산화물 반도체막을 형성하고, 그 다음, 섬-형상의 산화물 반도체막에 대해 제2 열 처리가 실시될 수도 있다.
그 다음, 도 2a에 도시된 바와 같이, 게이트 절연막(102) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극(소스 전극 또는 드레인 전극과 동일한 층으로부터 형성된 배선 포함함)을 형성하는 도전막이 형성되고 패터닝되어 소스 전극(111) 및 드레인 전극(112)을 형성한다. 도전막은 스퍼터링법이나 진공 증착법에 의해 형성될 수도 있다. 소스 및 드레인 전극(소스 또는 드레인 전극과 동일한 층으로부터 형성된 배선을 포함함)이 되는 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 또는 W으로부터 선택된 원소; 상기 원소들 중 임의의 원소를 포함하는 합금; 이들 원소들 중 임의의 원소의 조합을 포함하는 합금막 등이 있다. Cr, Ta, Ti, Mo, 또는 W 등의 고융점 금속막과 Al, Cu등의 금속막이 적층된 구조가 이용될 수도 있다. Si, Ti, Ta, W, Mo, Cr, Nd, Sc, 또는 Y 등의 Al막에서의 힐록(hillock) 및 휘스커(whisker)의 발생을 방지하는 원소가 첨가된 Al 재료를 이용함으로써, 내열성이 향상될 수 있다.
도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층된 2층 구조, 티타늄막과 알루미늄 막과 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다.
대안으로서, 소스 및 드레인 전극(소스 또는 드레인 전극과 동일한 층에 형성되는 배선을 포함)이 되는 도전막은 도전성 금속 산화물을 이용하여 형성될 수도 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, ITO로 약기함), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 첨가된 상기 금속 산화물 재료가 이용될 수 있다.
도전막의 성막 후에 열 처리가 실시되는 경우, 도전막이 열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 바람직하다.
그 다음, 도전막 위에 레지스트 마스크가 형성되고, 선택적 에칭이 실시되어, 소스 전극(111) 및 드레인 전극층(112)이 형성된다. 그 다음, 레지스트 마스크가 제거된다.
포토리소그래피 단계에서 레지스트 마스크를 형성하기 위한 노광에 대해, 자외선, KrF 레이저광, 또는 ArF 레이저광이 이용된다. 이후에 형성되는 트랜지스터의 채널 길이(L)는, 산화물 반도체막(108) 위에서 서로 인접하는 소스 전극의 하단부와 드레인 전극의 하단부 사이의 피치(pitch)에 의해 결정된다. 채널 길이(L)가 25㎚보다 짧은 경우에 노광이 실시될 때, 수㎚ 내지 수십㎚의 극히 짧은 파장을 갖는 초자외선(extreme ultraviolet)이 포토리소그래피 단계에서 레지스트 마스크 형성을 위한 노광에 대해 이용된다는 점에 유의한다. 초자외선에 의한 노광은, 높은 해상도와 큰 초점 심도(depth of focus)로 이어진다. 따라서, 트랜지스터의 채널 길이(L)가 10㎚ 이상 1000㎚ 이하가 될 수 있고, 회로의 동작 속도가 증가될 수 있으며, 나아가, 오프 전류의 값이 극히 작아서, 낮은 소비 전력이 달성될 수 있다.
도전막의 에칭시에 산화물 반도체막(108)이 가능한 한 많이 제거되지 않도록 각 재료와 에칭 조건이 적절히 조절된다.
본 실시 형태에서는, 도전막으로서 티타늄막이 이용되고, 암모니아와 과산화수소를 포함한 용액(암모니아 과산화수소 혼합물)이 이용되며, 도전막이 습식 에칭됨으로써, 소스 전극(111)과 드레인 전극(112)이 형성된다. 암모니아 과산화수소 혼합물로서, 구체적으로는, 31 중량%의 과산화수소수, 28 중량%의 암모니아수, 및 물이 체적비 5:2:2로 혼합된 용액이 이용된다. 대안으로서, 염소(Cl2), 염화붕소(BCl3) 등을 포함한 가스를 이용하여 도전막(105)에 건식 에칭이 실시될 수도 있다.
소스 전극(111) 및 드레인 전극(112)을 형성하기 위한 패터닝에서, 섬-형상의 산화물 반도체막(108)의 노출부가 부분적으로 에칭되어, 섬-형상의 산화물 반도체막(108)에 홈(침하부)이 형성된다. 소스 전극(111) 및 드레인 전극(112)을 형성하는데 이용되는 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있다. 잉크젯법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
포토리소그래피 단계에서 포토마스크 및 단계 수를 줄이기 위하여, 투과된 광이 복수의 강도를 갖도록 하는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 형성된 레지스트 마스크를 이용하여 에칭이 실시될 수도 있다. 다계조 마스크를 이용하여 형성된 이러한 레지스트 마스크는 복수의 두께를 가지며, 에칭에 의해 형상이 더욱 변형될 수 있다; 따라서, 이 레지스트 마스크는 상이한 패턴으로 가공하는 복수의 에칭 단계에 이용될 수 있다. 따라서, 하나의 다계조 마스크에 의해 적어도 2종류의 상이한 패턴에 대응하는 레지스트 마스크가 형성될 수 있다. 따라서, 노광 마스크의 수가 저감될 수 있고, 대응하는 포토리소그래피 단계수도 저감될 수 있어서, 공정의 간략화가 실현될 수 있다.
소스 전극(111) 및 드레인 전극(112)은, 산화물 반도체막(108)의 결정 영역(109)과 접하고 있다. 도전성이 높은 결정 영역(109)과, 소스 전극(111) 및 드레인 전극(112) 각각 사이의 이 접함 덕분에, 각 소스 전극(111) 및 드레인 전극(112)과, 산화물 반도체막(108) 사이의 접촉 저항을 저감시킬 수 있으므로, 형성되는 트랜지스터의 온-상태 전류를 높일 수 있다.
그 다음, N2O, N2, 또는 Ar 등의 가스를 이용하여 플라즈마 처리가 실시된다. 이 플라즈마 처리에 의해 산화물 반도체막의 노출된 표면에 부착된 흡착수 등이 제거된다. 마찬가지로 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리가 실시될 수도 있다.
플라즈마 처리 후, 도 2b에 도시된 바와 같이, 소스 전극(111), 드레인 전극(112), 및 산화물 반도체막(108)을 덮도록 절연막(113)이 형성된다. 절연막(113)은, 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하고, 단층의 절연막 또는 적층된 복수의 절연막을 이용하여 형성될 수도 있다. 절연막(113)에 수소가 포함되면, 산화물 반도체막으로의 수소의 침입, 또는 수소에 의한 산화물 반도체막에 포함된 산소의 추출이 야기된다; 따라서, 산화물 반도체막의 백채널부(backchannel portion)는 낮은 저항을 갖게 되고(n형 도전성), 기생 채널이 형성될 수도 있다. 따라서, 가능한 한 수소를 적게 포함하는 절연막(113)을 형성하기 위하여, 수소가 이용되지 않는 형성 방법을 이용하는 것이 바람직하다. 절연막(113)에 대해, 높은 장벽 특성을 갖는 재료를 이용하는 것이 바람직하다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등이 이용될 수 있다. 복수의 적층된 절연막이 이용되는 경우, 높은 장벽 특성을 갖는 절연막보다 낮은 비율의 질소를 갖는, 산화 실리콘막이나 산화 질화 실리콘막 등의 절연막이 산화물 반도체막(108)에 가까운 측에 형성된다. 그 다음, 장벽 특성을 갖는 절연막이, 더 낮은 비율의 질소를 갖는 절연막을 사이에 두고, 소스 전극(111), 드레인 전극(112), 및 산화물 반도체막(108)과 중첩하도록 형성된다. 장벽 특성을 갖는 절연막에 의해, 수분이나 수소 등의 불순물이, 산화물 반도체막(108), 게이트 절연막(102), 또는, 산화물 반도체막(108)과 또 다른 절연막 사이의 계면과 그 부근에 침입하는 것을 방지할 수 있다. 또한, 산화물 반도체막(108)에 접하도록 산화 실리콘막이나 산화 질화 실리콘막 등의 낮은 비율의 질소를 갖는 절연막을 형성함으로써, 높은 장벽 특성을 갖는 재료를 이용하여 형성된 절연막이 산화물 반도체막(108)에 직접 접하는 것이 방지될 수 있다.
본 실시 형태에서는, 절연막(113)은, 스퍼터링법에 의해 형성된 200㎚의 두께를 갖는 산화 실리콘막 위에 스퍼터링법에 의해 형성된 100㎚의 두께를 갖는 질화 실리콘막이 적층된 구조를 갖는다. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서는 100℃이다.
절연막(113)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 불활성 기체(질소, 헬륨, 네온, 아르곤 등) 분위기에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서 실시된다. 본 실시 형태에서는, 질소 분위기에서 250℃, 1시간의 열 처리가 실시된다. 대안으로서, 산화물 반도체막에 실시된 열 처리와 유사한 방식으로, 소스 전극(111) 및 드레인 전극(112)의 형성 전에, 산화물 반도체막에 대해 고온에서 단시간 동안 RTA 처리가 실시될 수도 있다. 산소를 포함한 절연막(113)이 소스 전극(111)과 드레인 전극(112) 사이에 제공된 산화물 반도체막(108)의 노출된 영역과 접하는 상태에서 실시된 열 처리에 의해, 산화물 반도체막(108)에 산소가 공급되어, 절연막(113)과 접하는 산화물 반도체막(108)의 영역이 선택적으로 산소 과잉 상태로 될 수 있다. 그 결과, 화학양론적 조성비를 만족하는 구조가 얻어질 수 있고, 게이트 전극(101)과 중첩하는 채널 형성 영역은 i형이 되고, 이것은 트랜지스터의 전기 특성을 향상시키고 전기 특성의 변동을 억제한다. 이 열 처리의 타이밍은 절연막(113)의 형성 이후라면 특별히 한정되지 않으며, 수지막 형성을 위한 열 처리나 투명 도전막의 저항을 저감시키기 위한 열 처리 등의 또 다른 단계로서도 이용됨으로써, 공정 단계수를 증가시키지 않고 실시될 수 있다.
전술된 공정을 통해 트랜지스터(114)가 형성된다.
도 2c는 도 2b에 도시된 트랜지스터(114)의 상면도이다. 도 2c의 점선 A1-A2를 따른 단면도가 도 2b에 대응한다.
트랜지스터(114)는, 절연면을 갖는 기판(100) 위에 형성된 게이트 전극(101), 게이트 전극(101) 위의 게이트 절연막(102), 게이트 절연막(102) 위의 게이트 전극(101)과 중첩하는 산화물 반도체막(108), 및 산화물 반도체막(108) 위에 형성된 한 쌍의 소스 전극(111) 및 드레인 전극(112)을 포함한다. 트랜지스터(114)는 산화물 반도체막(108) 위에 제공된 절연막(113)을 포함할 수도 있다. 도 2c에 도시된 트랜지스터(114)는, 소스 전극(111)과 드레인 전극(112) 사이에서 산화물 반도체막(108)의 일부가 에칭된 채널-에칭형 구조를 갖는다.
실시 형태 1에서 트랜지스터(114)는 싱글-게이트 트랜지스터로서 설명되었지만, 필요하다면 복수의 채널 형성 영역을 포함하는 멀티-게이트 트랜지스터가 형성될 수 있다.
도 1a 내지 도 1d 및 도 2a 내지 도 2c에 도시한 제조 방법을 이용해서 형성된 트랜지스터(114)는, 소스 전극(111)과 드레인 전극(112) 사이에 제공되는 결정 영역(109)의 일부가 에칭에 의해 제거되어, 비정질 영역(110)이 노출되어 있는 구성을 갖는다. 그러나, 비정질 영역(110)이 노출될 지의 여부는, 결정 영역(109)이 존재하는 표층부가 산화물 반도체막(108)의 상면으로부터 도달하는 깊이, 및 소스 전극(111)과 드레인 전극(112)을 형성할 때에, 산화물 반도체막(108)의 상면이 에칭되는 량에 의존한다.
도 11a에, 산화물 반도체막(108)이 결정 영역(109)과 비정질 영역(110)을 갖고 있고, 또한, 결정 영역(109)이 존재하는 표층부는, 상면으로부터의 거리(깊이)가 산화물 반도체막(108)의 두께의 반 이상일 경우의, 산화물 반도체막(108)의 단면도를 도시한다. 또한, 도 11b에, 도 11a에 도시한 산화물 반도체막(108)을 이용해서 제작된, 채널 에치형의 트랜지스터의 단면도의 일례를 나타낸다. 도 11b에서는, 결정 영역(109)이 존재하는 표층부가, 도 1a 내지 도 1d 및 도 2a 내지 도 2c에 도시한 트랜지스터(114)보다, 표면으로부터 보다 깊은 영역에까지 미치고 있으므로, 소스 전극(111)과 드레인 전극(112) 사이에 위치하는 결정 영역(109)이 잔존하고 있다.
본 발명의 한 실시 형태는, 도 2b에 도시하는 바와 같이, 소스 전극(111)과 드레인 전극(112) 사이에 있어서, 비정질 영역(110)이 노출되어 있는 구성이어도 좋고, 도 11b에 도시하는 바와 같이, 결정 영역(109)이 잔존하고 있는 구성이어도 좋다. 그러나, 보텀 게이트 구조를 갖는 채널 에치형의 트랜지스터의 경우, 산화물 반도체막(108) 내에, 게이트 전극(101)으로부터 먼 백 채널부에 기생 채널이 형성되는 것을 방지하기 위해서는, 백 채널부는 저항이 높은 비정질 영역(110)으로 형성되는 것이 바람직하다. 따라서, 도 2b에 도시하는 바와 같이, 소스 전극(111)과 드레인 전극(112) 사이에 있어서, 비정질 영역(110)이 노출되어 있는 구성 쪽이, 도 11b에 도시한 바와 같은 구성보다 트랜지스터의 온 오프비를 높게 할 수 있다.
산화물 반도체막(108)의 결정화가 더욱 심부에까지 미치면, 산화물 반도체막(108)의 대부분 모두가 결정 영역(109)에 의해 점유되는 경우도 있을 수 있다. 도 12a에, 산화물 반도체막(108)의 대부분 모두가 결정 영역(109)에 의해 점유되어 있을 경우의, 산화물 반도체막(108)의 단면도를 도시한다. 도 12b에, 도 12a에 도시한 산화물 반도체막(108)을 이용해서 제작된, 채널 에치형 트랜지스터의 단면도의 일례를 나타낸다. 도 12b에서는, 산화물 반도체막(108) 중 게이트 전극(101)과 중첩하는 영역, 즉 채널 형성 영역이, 모두 결정 영역(109)으로 구성되어 있다. 상기한 구성을 채용함에 의해, 채널 형성 영역에 있어서의 캐리어 이동도가 높아지기 때문에, 트랜지스터의 전계 효과 이동도가 상승하고, 양호한 전기 특성이 실현된다.
그 다음, 절연막(113) 위에 도전막이 형성되고 패터닝되어, 도 3a에 도시된 바와 같이 산화물 반도체막(108)과 중첩하도록 백게이트 전극(115)이 형성된다. 백게이트 전극(115)은, 게이트 전극(101) 또는 소스 전극(111) 또는 드레인 전극(112)과 유사한 재료 및 구조를 이용하여 형성될 수 있다.
백게이트 전극(115)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚로 설정된다. 본 실시 형태에서는, 티타늄막, 알루미늄막, 및 티타늄막이 적층된 도전막이 형성된다. 그 다음, 포토리소그래피법에 의해 레지스터 마스크가 형성되고, 에칭에 의해 불필요한 부분이 제거되어, 도전막이 적절한 형상으로 가공(패터닝)된다; 따라서, 백게이트 전극(115)이 형성된다.
그 다음, 도 3b에 도시된 바와 같이, 백게이트 전극(115)을 덮도록 절연막(116)이 형성된다. 절연막(116)은, 분위기 중의 수분, 수소, 산소 등이 트랜지스터(114)의 특성에 영향을 주는 것을 방지할 수 있는 높은 장벽 특성을 갖는 재료를 이용하여 형성되는 것이 바람직하다. 예를 들어, 높은 장벽 특성을 갖는 절연막은, 플라즈마 CVD법, 스퍼터링법 등에 의해, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 장벽 특성의 효과를 얻기 위하여, 절연막(116)은, 예를 들어, 15㎚ 내지 400㎚의 두께로 형성되는 것이 바람직하다.
본 실시 형태에서는, 두께 300㎚를 갖는 절연막이 플라즈마 CVD법에 의해 형성된다. 절연막은 다음과 같은 조건 하에 형성된다: 실란 가스의 유량은 4 sccm; 일산화이질소(N2O)의 유량은 800 sccm; 및 기판 온도 400℃.
도 3b에 도시된 반도체 장치의 상면도가 도 3c이다. 도 3b는 도 3c의 점선 A1-A2를 따른 단면도이다.
도 3b에서는 백게이트 전극(115)이 산화물 반도체막(108)을 전체적으로 덮고 있지만, 본 발명의 한 실시 형태는 이 구조로 한정되지 않는다. 백게이트 전극(115)은 산화물 반도체막(108)에 포함된 채널 형성 영역의 적어도 일부와 중첩한다.
백게이트 전극(115)은, 전기적으로 절연되어 플로팅 상태이거나, 백게이트 전극(115)에 전위가 공급된 상태에 있을 수도 있다. 후자의 경우, 백게이트 전극(115)에는, 게이트 전극(101)과 동일한 레벨의 전위가 인가되거나, 접지 등의 고정된 전위가 인가될 수도 있다. 백게이트 전극(115)에 공급되는 전위의 레벨이 제어됨으로써, 트랜지스터(114)의 임계 전압이 제어될 수 있다.
본 실시 형태에서와 같이 산화물 반도체막에 포함된 수소, 물 등의 불순물의 제거에 의한 산화물 반도체막의 고순도화에 의해 트랜지스터의 특성이 어떻게 영향을 받는지를 이하에서 설명한다.
도 22는 산화물 반도체를 포함하는 역 스태거형 트랜지스터의 단면도이다. 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE) 위에 산화물 반도체막(OS)이 제공되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 제공된다.
도 23은 도 22의 단면 A-A'를 따른 에너지 밴드도(개략도)이다. 도 23에서, 검정색 원(●)은 전자를 나타내고, 흰색 원(○)은 정공을 나타내며, 각각은 전하(+q, -q)를 갖는다. 드레인 전극에 양의 전압(VD > 0)이 인가될 때, 점선은 게이트 전극에 전압이 인가되지 않는 경우(VG = 0)를 나타내고, 실선은 게이트 전극에 양의 전압(VG > 0)이 인가되는 경우를 나타낸다. 게이트 전극에 전압이 인가되지 않는 경우, 높은 전위 장벽 때문에 전극으로부터 산화물 반도체측으로 캐리어(전자)가 주입되지 않아 전류가 흐르지 않고, 이것은 오프 상태를 의미한다. 한편, 게이트 전극에 양의 전압이 인가되면, 전위 장벽이 낮아져 전류가 흐르며, 이것은 온 상태를 의미한다.
도 24a 및 도 24b는 도 22의 단면 B-B'를 따른 에너지 밴드도(개략도)이다. 도 24a는 게이트 전극(GE)에 양의 전압(VG > 0)이 인가된 상태를 나타내며, 소스 전극과 드레인 전극 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 도 24b는 게이트 전극(GE)에 음의 전압(VG < 0)이 인가된 상태를 나타내고, 오프 상태(소수 캐리어는 흐르지 않음)를 나타낸다.
도 25는, 진공 준위와, 금속의 일 함수(φM)와, 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타낸다.
상온에서, 금속 내의 전자들은 축퇴(degenerate)되고, 페르미 준위는 전도대에 위치한다. 한편, 일반적으로, 종래의 산화물 반도체는 n형이고, 그 페르미 준위(Ef)는 밴드 갭의 중앙에 위치하는 진성 페르미 준위(Ei)로부터 멀어져, 전도대(Ec) 부근에 위치하고 있다. 산화물 반도체의 수소의 일부는 도너(donor)가 되며, 산화물 반도체를 n형 반도체화하는 하나의 요인인 것으로 알려져 있다. 또한, 산소 결함(oxygen defect)도 도전형을 n형화하는 요인들 중 하나인 것으로 알려져 있다.
본 발명의 한 실시 형태에 따르면, n형 불순물인 수소를 산화물 반도체로부터 제거하여 산화물 반도체의 주성분이 아닌 불순물이 가능한 포함되지 않도록 산화물 반도체를 고순도화하고 또한 산소 결함을 제거함으로써, 진성(i형) 또는 실질적으로 진성인 산화물 반도체를 얻는다. 즉, 산화물 반도체는, 불순물을 첨가하는 것이 아니라 수소나 물 등의 불순물 또는 산소 결함을 가능한 많이 제거하여 고순도를 갖도록 함으로써, i형(진성) 반도체 또는 실질적으로 i형인(진성) 반도체인 산화물 반도체가 된다. 전술된 구조에 의해, 화살표로 표시된 바와 같이, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨에 상당히 가깝게 될 수 있다.
산화물 반도체의 밴드 갭(Eg)은 3.15 eV이고, 전자 친화력(χ)은 4.3 eV라고 할 수 있다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우, 금속과 산화물 반도체 사이의 계면에, 전자에 대한 쇼트키 장벽(Schottky barrier)은 형성되지 않는다.
이 경우, 도 24a에 도시된 바와 같이, 전자는, 게이트 절연막과 고순도화된 산화물 반도체 사이의 계면에서, 에너지적으로 안정된 산화물 반도체의 최저부를 따라 이동한다.
도 24b에서, 게이트 전극(GE)에 음의 전위(역 바이어스)가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이다; 따라서, 전류는 실질적으로 제로에 가깝다.
이와 같은 방식으로, 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 최대한 포함되지 않도록 고순도화함으로써, 진성(i형) 또는 실질적으로 진성인 산화물 반도체가 얻어진다. 따라서, 산화물 반도체와 게이트 절연막 사이의 계면의 전기 특성이 분명해진다. 이러한 이유로, 게이트 절연막에는, 산화물 반도체와 양호한 계면을 형성할 수 있는 것이 요구된다. 구체적으로는, 예를 들어, VHF대 내지 마이크로파대의 전원 주파수에 의해 생성되는 고밀도 플라즈마를 이용한 CVD법에 의해 형성되는 절연막이나, 스퍼터링법에 의해 형성되는 절연막 등을 이용하는 것이 바람직하다.
산화물 반도체가 고순도화되고, 산화물 반도체와 게이트 절연막 사이의 계면이 양호하게 만들어진다.
예를 들어, 박막 트랜지스터가 1x104 μm의 채널폭(W)과 3 μm의 채널 길이(L)를 가지더라도, 10-13 A 이하의 오프 전류와 0.1 V/dec의 임계이하 스윙(subthreshold swing)(S값)(게이트 절연막의 두께: 100㎚)이 얻어질 수 있다.
이런 방식으로, 산화물 반도체의 주성분 이외의 물이나 수소 등의 불순물이 가능한 한 포함되지 않도록 산화물 반도체막이 고순도화됨으로써, 트랜지스터의 양호한 동작이 얻어질 수 있다.
[실시 형태 2]
실시 형태 2에서는, 더 높은 전압 또는 더 높은 전류의 제어가 가능한 파워 디바이스용 트랜지스터의 구조 및 제조 방법을 설명한다. 실시 형태 1과 동일한 부분 또는 실시 형태 1과 유사한 기능을 갖는 부분에는, 실시 형태 1이 적용될 수 있기 때문에, 그 설명은 생략되지 않는다.
도 5a에 도시된 바와 같이, 하지막으로서 역할하는 절연막(201)이 기판(200) 위에 형성된 다음, 제1 전극(202)이 형성된다.
기판(200)으로서 이용되는 기판에 대해서는, 실시 형태 1에서 설명된 기판(100)에 대한 기재를 참조할 수 있다. 절연막(201)의 재료, 구조, 및 두께에 대해서는, 실시 형태 1에 설명된 하지막에 대한 기재를 참조할 수 있다.
제1 전극(202)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 또는 이트륨으로부터 선택된 금속 원소; 이들 금속 원소들 임의의 원소를 성분으로 포함하는 합금; 이들 금속 원소를 조합하여 포함하는 합금 등을 이용하여 형성된다. 대안으로서, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료 원소가 이용될 수 있다. 또한, 제1 전극(202)은 단층 구조 또는 2층 이상을 갖는 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조; 알루미늄막과 그 위에 적층된 티타늄막의 2층 구조; 텅스텐막과 그 위에 적층된 티타늄막의 2층 구조; 티타늄막과, 알루미늄막과, 티타늄막이 이 순서로 적층된 3층의 구조 등을 들 수 있다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 이상의 원소와 알루미늄을 포함하는 막, 합금막, 또는 질화막이 이용될 수도 있다.
대안으로서, 제1 전극(202)으로서, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전성 재료가 이용될 수 있다. 전술된 투광성 도전 재료와 전술된 금속 원소의 적층 구조가 이용될 수도 있다.
스퍼터링법, CVD법, 또는 진공 증착법에 의해 기판(200) 위에 도전막이 형성되고, 도전막 위에 포토리소그래피 단계에서 도전막 위에 레지스터 마스크가 형성되며, 레지스터 마스크를 이용해 도전막이 에칭되는 방식으로, 제1 전극(202)이 형성될 수 있다. 대안으로서, 포토리소그래피 단계를 이용하지 않고 인쇄법 또는 잉크젯법에 의해 제1 전극(202)이 형성될 수 있어서, 단계수가 저감될 수 있다. 이 후에 형성되는 게이트 절연막에 의한 피복성이 향상되도록 제1 전극(202)의 단부가 테이퍼링된 형상(tapered shape)을 갖는 것이 바람직하다는 점에 유의한다. 제1 전극(202)의 단부와 절연막(201) 사이의 각도가 30°이상 60°이하, 바람직하게는 40°이상 50°이하이면, 이후에 형성되는 게이트 절연막에 의한 피복성이 향상될 수 있다.
본 실시 형태에서는, 제1 전극(202)으로서 역할하는 도전막으로서, 스퍼터링법에 의해 두께 50㎚의 티타늄막이 형성되고, 두께 100㎚의 알루미늄막이 형성되며, 두께 50㎚의 티타늄막을 형성된다. 그 다음, 포토리소그래피 단계에 의해 형성된 레지스터 마스크를 이용하여 도전막이 에칭되어, 제1 전극(202)이 형성된다. 포토리소그래피 단계에 의해 형성된 레지스터 마스크 대신에, 잉크젯법을 이용하여 레지스터 마스크가 형성되어, 단계수를 저감할 수 있다.
그 다음, 제1 전극(202) 위에 섬-형상의 산화물 반도체막(203)이 형성된다. 산화물 반도체막(203)은 스퍼터링법, 코팅법, 인쇄법 등에 의해 형성될 수 있다. 본 실시 형태에서는, 섬-형상의 산화물 반도체막(203)이 다음과 같이 형성된다: 스퍼터링법에 의해 제1 전극(202) 위에 산화물 반도체막이 형성되고, 에칭 등에 의해 적절한 형상으로 가공된다. 산화물 반도체막은, 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다.
섬-형상의 산화물 반도체막(203)을 형성하기 위한 에칭은, 실시 형태 1에 설명된 섬-형상의 산화물 반도체막(203)을 형성하기 위한 에칭에 관한 기재에 따라 실시될 수도 있다. 제1 전극(202)과 에칭에 의해 형성된 섬-형상의 산화물 반도체막(203)의 단부 사이에 형성된 각도는, 30°이상 60°이하, 바람직하게는 40°이상 50°이하로 설정되며, 이것은 이후에 형성되는 게이트 절연막에 의한 피복성이 향상될 수 있어서 바람직하다.
스퍼터링법에 의해 산화물 반도체막이 형성되기 이전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링이 실시되어 제1 전극(202)의 면에 부착된 먼지를 제거하는 것이 바람직하다는 점에 유의한다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용하여 아르곤 분위기에서 기판측에 전압을 인가해 표면을 개질(modify)하는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 이용할 수도 있다. 대안으로서, 산소, 아산화 질소 등을 첨가한 아르곤 분위기가 이용될 수도 있다. 추가의 대안으로서, 염소, 사불화 탄소 등을 첨가한 아르곤 분위기가 이용될 수도 있다.
산화물 반도체막(203)에 대해 전술된 산화물 반도체가 이용될 수 있다.
본 실시 형태에서는, 산화물 반도체막(203)으로서, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 얻어지는 두께 30㎚의 In-Ga-Zn-O계 비단결정막이 이용된다. 타겟으로서, 예를 들어, 금속들의 원자비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2의 조성비를 갖는 산화물 반도체 타겟이 이용될 수 있다. 또한, 산화물 반도체막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다. 스퍼터링법을 이용하는 경우, 2 중량% 내지 10 중량%의 SiO2를 포함하는 타겟을 성막에 이용할 수도 있다. In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟의 충전율(filling rate)은 90%이상 100%이하, 바람직하게는 95%이상 99.9%이하이다. 높은 충전율을 갖는 산화물 반도체 타겟을 이용하면, 치밀한 산화물 반도체막이 형성된다.
감압으로 유지된 처리 챔버에 기판을 유지하고, 처리 챔버의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링가스를 처리 챔버 내에 도입하고, 금속 산화물을 타겟으로서 이용하는 방식으로, 기판(200) 위에 산화물 반도체막(203)이 형성된다. 이 때, 기판은 100℃ 이상 600℃ 이하, 바람직하게는, 200℃ 이상 400℃ 이하로 가열될 수도 있다. 기판을 가열하면서 성막을 실시함으로써, 성막된 산화물 반도체층에 포함되는 불순물의 농도가 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 저감될 수 있다. 처리 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프를 이용하는 것이 바람직하다. 배기 수단은 콜드 트랩을 갖춘 터보 펌프일 수도 있다. 크라이오펌프를 이용하여 배기되는 성막 챔버에서, 수소 원자, 물(H2O) 등의 수소 원자를 포함한 화합물, (더 바람직하게는, 탄소 원자를 포함한 화합물과 함께) 등이 제거되어, 성막 챔버에서 성막된 산화물 반도체막의 불순물 농도가 저감될 수 있다.
성막 조건의 한 예로서, 하기의 사항이 이용될 수 있다: 기판 온도는 실온, 기판과 타겟 사이의 거리는 110mm, 압력은 0.4 Pa, 직류 (DC) 전력이 0.5 kW, 분위기는 산소 및 아르곤 분위기(산소 유량이 15 sccm : 아르곤 유량 30 sccm). 펄스 직류(DC) 전원을 이용하면, 성막시에 발생되는 입자라고도 불리는 분말 물질을 경감할 수 있고 막 두께를 균일하게 할 수 있기 때문에 바람직하다는 점에 유의한다. 산화물 반도체막은 1 ㎛이상, 바람직하게는 3 ㎛이상, 더 바람직하게는 10 ㎛이상의 두께를 갖는다. 사용되는 산화물 반도체 재료에 따라 적절한 두께가 달라지므로, 재료에 따라 두께를 적절히 결정할 수 있다.
또한, 산화물 반도체막(203)에 수소, 수산기 및 수분이 가능한 한 적게 포함되도록 하기 위하여, 성막에 대한 예비처리로서 스퍼터링 장치의 예비가열 챔버에서 제1 전극(202)을 형성하는 단계까지의 공정이 이미 실시된 기판(200)을 예비가열하여, 기판(200)에 흡착된 수소 및 수분 등의 불순물을 제거하여 배기하는 것이 바람직하다. 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는, 150℃ 이상 300℃ 이하이다. 예비가열 챔버에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비가열 처리는 생략될 수 있다. 또한, 이 예비가열은, 게이트 절연막의 성막 전에, 게이트 전극의 형성 단계까지의 공정이 이미 실시된 기판(200)에도 마찬가지로 실시될 수 있다.
스퍼터링법의 예로서, 스퍼터링용 전원으로서 고주파 전원이 이용되는 RF 스퍼터링법과, DC 스퍼터링법, 및 펄스화된 방식으로 바이어스가 인가되는 펄스 DC 스퍼터링법이 포함된다. 절연막이 형성되는 경우에는 RF 스퍼터링법이 주로 이용되고, 금속막이 형성되는 경우에는 DC 스퍼터링법이 주로 이용된다.
또한, 상이한 재료의 복수개 타겟이 세팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막이 형성되어 적층되거나, 동일한 챔버에서 전기 방전에 의해 동시에 복수 종류의 재료의 막이 형성될 수 있다.
대안으로서, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치, 또는 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 사용될 수 있다.
또한, 스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응하여 그 화합물 박막을 형성하는 반응성 스퍼터링법(reactive sputtering method), 또는 성막 동안에 기판에도 전압이 인가되는 바이어스 스퍼터링법이 사용될 수 있다.
그 다음, 감압 분위기, 질소나 희가스 분위기 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb이하의 공기) 분위기에서 산화물 반도체막(203)에는 제1 열 처리가 실시된다. 산화물 반도체막(203)에 대한 제1 열 처리에 의해, 도 5b에 도시된 바와 같이 수분이나 수소가 제거된 산화물 반도체막(205)이 형성된다. 구체적으로는, 열 처리는, 500℃ 이상 850℃ 이하의 온도(또는 유리 기판의 변형점 이하의 온도)에서, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서 실시될 수도 있다. 예를 들어, 600℃에서, 3분 동안 이상 6분 동안 이하로 열 처리를 행할 수 있다. RTA법을 이용하면 단시간에 탈수화 또는 탈수소화가 실시될 수 있기 때문에, 유리 기판의 변형점보다 높은 온도에서도 제1 열 처리가 실시될 수 있다. 본 실시 형태에서는, 열 처리 장치 중 하나인 전기로를 이용하여, 질소 분위기하 600℃의 기판 온도에서 6분 동안 산화물 반도체막(203)에 열 처리를 실시한 다음, 산화물 반도체막을 대기에 노출시키지 않고, 물과 수소의 재혼입을 방지하여, 산화물 반도체막(205)을 얻는다.
제1 열 처리에 이용되는 열 처리 장치에 관한 상세한 설명은 실시 형태 1에서 이루어졌기 때문에 여기서는 생략한다.
열 처리시, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)으로 설정되는 것이 바람직하다.
따라서, 도 5b에 도시하는 바와 같이, 제1 가열 처리에 의해, 섬-형상의 산화물 반도체막(205)은, 그 표층부에 결정 영역(206)이 형성된다. 결정 영역(206)은, 입자 사이즈가 1㎚ 이상 20㎚ 이하의 소위 나노 크리스탈을 포함하고 있고, 섬-형상의 산화물 반도체막(205)은, 결정 영역(206) 이외의 영역에 있어서, 비정질, 또는 비정질 영역 중에 미결정이 점재하는 비정질과 미결정의 혼합물을 포함한다. 또한, 나노 결정의 크기는 일례에 지나지 않으며, 발명이 상기 수치 범위에 한정해서 해석되는 것은 아니다. 각 금속의 원자비가 In:Ga:Zn=1:1:1인 타겟을 이용해서 스퍼터링법에 의해 형성된 In-Ga-Zn-O계의 산화물 반도체막의 경우, 다른 원자비를 갖는 타겟을 이용한 경우에 비해, 산화물 반도체막의 표층부에 있어서의 결정화가 보다 진행하기 쉽기 때문에, 결정 영역(206)이 보다 깊은 영역에까지 형성되기 쉽다.
그 다음, 도 5c에 도시된 바와 같이, 이온 주입법 또는 이온 도핑법에 의해 표층부에 결정 영역(206)을 갖는 산화물 반도체막(205) 내에 산소가 첨가된다. 이온 주입법, 이온 도핑법 등에 의해 산화물 반도체막(205)에 산소가 첨가되어, 산소가 과잉 첨가된 산화물 반도체막(207)이 형성된다. 산소의 첨가에 의해, 산화물 반도체의 구성요소로서의 금속과 수소 사이의 결합, 또는 그 금속과 수산기 사이의 결합이 절단되고, 수소 또는 수산기가 산소와 반응하여 물을 생성한다; 이것은 이후에 실시되는 제2 열 처리에 의해 불순물인 수소 또는 수산기를 물의 형태로 용이하게 제거한다.
산소 가스가 이용되고 이온 주입법에 의해 산소가 첨가되는 경우, 가속 전압은 5 kV 내지 100 kV의 범위로 설정되고, 도스량(dosage)은 1×1013 ions/cm2 내지 1×1016 ions/cm2의 범위로 설정될 수도 있다.
이온 주입법에 의해 산화물 반도체막(205)에 산소를 첨가하면서, 500℃ 이상 850℃ 이하(또는 유리 기판의 변형점 이하의 온도)의 온도에서, 바람직하게는 550℃ 이상 750℃ 이하에서, 산화물 반도체막(205)을 갖춘 기판에 열 처리를 실시할 수도 있다.
산화물 반도체막(205)의 표층부에 형성되어 있는 결정 영역(206)에 포함되는 결정은, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해 손상을 받는다. 따라서, 산화물 반도체막(207)의 표층부는, 산소 첨가 전의 산화물 반도체막(205)이 갖는 결정 영역(206)보다 결정성이 저하되고, 또한 산화물 반도체막(207)의 표층부는, 산소의 도스량에 따라서는, 상술한 산화물 반도체막(205)이 갖는 비정질 영역과 마찬가지의 구성으로 된다.
그 다음, 제2 열 처리가 실시된다. 제2 열 처리는 제1 열 처리와 유사한 조건으로 실시될 수 있다. 구체적으로는, 감압 분위기, 질소나 희가스 분위기 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 공기(수분 함유량이 20 ppm 이하(이슬점 변환 -55℃), 바람직하게는 1 ppm 이하, 더욱 바람직하게는 CRDS 시스템의 이슬점 미터기를 이용하여 측정을 실시하는 경우 10 ppb이하의 공기) 분위기하, 500℃ 이상 850℃ 이하(또는 유리 기판의 변형점 이하의 온도)의 온도에서, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서 열 처리가 실시될 수도 있다. RTA법을 이용하여 열 처리를 행할 경우, 예를 들어, 600℃에서, 3분 동안 이상 6분 동안 이하로 열 처리를 행할 수 있다. RTA법을 이용하면 단시간에 탈수화 또는 탈수소화가 실시될 수 있기 때문에, 유리 기판의 변형점보다 높은 온도에서도 제2 열 처리가 실시될 수 있다. 본 실시 형태에서는, 열 처리 장치 중 하나인 전기로를 이용하여 질소 분위기하 600℃의 기판 온도에서 6분 동안 열 처리를 실시한 다음, 산화물 반도체막을 대기에 노출시키지 않고, 물과 수소의 재혼입을 방지하여, 산화물 반도체막(208)을 얻는다. 이 열 처리는, 섬-형상의 산화물 반도체막(208)이 형성된 후 복수회 실시될 수도 있다.
본 발명의 한 실시 형태에 따르면, 산화물 반도체막(205)에 산소를 첨가함으로써, 산화물 반도체의 구성요소로서의 금속과 수소 또는 수산기 사이의 결합이 절단되고, 수소 또는 수산기가 산소와 반응하여 물을 생성한다. 따라서, 산소의 첨가 후에 제2 열 처리에 의해, 막 내에 잔존하는 수소 또는 수산기 등의 불순물이 물의 형태로 용이하게 제거될 수 있다. 제2 열 처리를 통해 형성된 섬-형상의 산화물 반도체막(208)은, 제1 열 처리 후에도 잔존하는 수분이나 수소 등의 불순물이 제거되기 때문에, 제1 열 처리 후의 산화물 반도체막(205)보다 더욱 i형(진성) 또는 i형에 가깝다. 수분이나 수소 등의 불순물이 제거되고, 섬-형상의 산화물 반도체는 i형(진성) 반도체 또는 실질적으로 i형인 반도체가 된다; 따라서, 불순물로 인한 임계 전압 시프트 등의 트랜지스터의 특성의 열화가 촉진되는 것이 방지되고, 오프 전류가 저감될 수 있다.
또한, 불순물을 포함하는 산화물 반도체에 온도가 85℃, 게이트 인가되는 전압이 2×106 V/cm이며, 12시간 동안 게이트 바이어스-온도 스트레스 시험(BT 시험)이 실시되면, 불순물과 산화물 반도체의 주성분 사이의 결합이, 고전계(B:바이어스)와 고온(T:온도)에 의해 절단되고, 생성된 불포화 결합이 임계 전압(Vth)의 드리프트를 유발한다. 그러나, 전술된 방식으로, 게이트 절연막과 산화물 반도체막 사이의 계면 특성을 개선함으로써, 산화물 반도체막 내의 불순물, 특히 수소, 물 등을 가능한 많이 제거함으로써, BT시험에 대해서도 안정인 트랜지스터를 얻을 수 있다.
제2 열 처리에 이용되는 열 처리 장치에 관한 상세한 설명은 실시 형태 1에서 이루어졌기 때문에 여기서는 생략한다.
열 처리시, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치 내에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)으로 설정되는 것이 바람직하다.
그러나, 산화물 반도체막(205)에서는, 제1 가열 처리에 의해 물 또는 수소가 제거되는데 더하여 산소 결함이 발생하고 있지만, 이온 주입법 또는 이온 도핑법 등을 이용한 산소의 첨가에 의해, 이 산소 결함이 발생한 산화물 반도체막에 충분히 산소를 공급시킬 수 있다. 또한, 제1 가열 처리에 의해 제거한 수소 또는 물은, 산화물 반도체의 구성 원소가 아닌, 소위 불순물이며, 후에 첨가된 산소는, 산화물 반도체의 구성 원소의 하나이므로, 화학양론적 조성비를 만족시키는 구성을 얻을 수 있다. 그러므로, 제1 가열 처리와 산소의 첨가를 행한 후에, 상기 제2 가열 처리를 행함으로써, 손상을 받은 결정 영역(206)을 수복하는 동시에, 산화물 반도체막(208)의 표층부에서 반도체막의 더욱 내부에까지 결정 성장을 촉진시켜, 산화물 반도체막(208)의 보다 심부에까지 확대되는 결정 영역(209)을 형성할 수 있다. 또한, 이 제2 가열 처리에서는, 제1 가열 처리보다도 결정 성장이 더욱 촉진되기 때문에, 결정 영역(209) 내에 있어서, 결정립끼리가 인접하고, 또한 산화물 반도체를 구성하고 있는 금속 원소가, 인접하는 결정립간에 있어서 이어진 상태, 즉, 연접하고 있는 상태를 나타낸다. 따라서, 상기 결정 영역을 채널 형성 영역에 갖는 트랜지스터에서는, 결정립계에 있어서의 포텐셜 장벽이 낮아지기 때문에, 고이동도, 고내압이라고 하는 양호한 특성을 얻을 수 있다.
또한, 도 5d에 도시하는 산화물 반도체막(208)은, 비정질을 주된 구성으로 하는 비정질 영역(210)과, 산화물 반도체막(208)의 표층부에 형성되는 결정 영역(209)을 포함한다.
또한, 결정 영역(209)은, 비정질 영역(210)보다 안정되므로, 산화물 반도체막(208)의 표층부에 결정 영역(209)이 포함되면, 비정질 영역(210) 내에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 들어가는 것을 억제할 수 있다. 따라서, 산화물 반도체막(208)의 신뢰성을 향상시킬 수 있다.
본 실시 형태에서는, 산화물 반도체막(208)이 결정 영역(209)과 비정질 영역(210)을 포함하고 있지만, 산화물 반도체막(208)의 대부분 모두가 결정 영역(209)에 의해 점유되어 있어도 좋다. 또한, 산화물 반도체막(208)이 결정 영역(209)과 비정질 영역(210)을 갖고 있을 경우라도, 결정 영역(209)이 산화물 반도체막(208)의 상면으로부터 어느 만큼의 깊이까지 도달하고 있는 가라고 하는 것은, 도 5a 내지 도 5e 및 도 6a 내지 도 6c에 도시한 구성으로 한정되지 않는다.
전술된 공정을 통해, 산화물 반도체막 내의 수소의 농도가 저감될 수 있고 산화물 반도체막이 고순도화될 수 있다. 따라서, 산화물 반도체막이 안정화될 수 있다. 또한, 유리 전이 온도 이하의 온도에서의 열 처리는, 캐리어 밀도가 극히 낮은 넓은 밴드 갭의 산화물 반도체막을 형성할 수 있게 한다. 따라서, 대형 기판을 이용해 트랜지스터를 제조할 수 있어서, 양산성이 높아질 수 있다. 또한, 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 높은 내압과 적은 단채널 효과(short-channel effect)와 높은 온/오프 비를 갖는 트랜지스터를 형성할 수 있다.
비정질 영역(210)은, 주로 비정질 산화물 반도체막이다. "주로"란, 예를 들어, 50% 이상을 점유하는 상태를 의미하며, 이 경우에는, 비정질 영역(210)이 비정질 산화물 반도체막에 의해 체적(또는 중량)으로 50% 이상 점유되는 상태를 의미한다. 즉, 비정질 영역이, 비정질 산화물 반도체막 이외에, 산화물 반도체막의 결정을 포함하는 경우가 있지만, 그 점유율은 체적(또는 중량)으로 50% 미만인 것이 바람직하다. 그러나, 상기 범위로 한정되지 않는다.
산화물 반도체막의 재료로서 In-Ga-Zn-O계의 산화물 반도체막을 이용할 경우에는, 상기의 비정질 영역(210)의 조성은, Zn의 함유량(원자%)이, In 또는 Ga의 함유량(원자%)보다 크도록 하는 것이 적합하다. 이러한 조성으로 함으로써, 소정의 조성의 결정 영역(209)을 형성하는 것이 용이해진다.
그 다음, 도 5e에 도시된 바와 같이, 산화물 반도체막(208) 위에 제2 전극(211)이 형성된다. 제2 전극(211)으로 이용되는 도전막의 재료 및 구조에 대해, 제1 전극(202)과 유사한 모드가 적용될 수 있다. 제2 전극(211)의 제조 방법은 제1 전극(202)과 유사한 방식으로 실시될 수 있다.
본 실시 형태에서는, 포토리소그래피 단계에서 제2 전극(211)으로서 역할하는 도전막 위에 레지스터 마스크가 형성되고, 레지스터 마스크를 이용해 도전막이 에칭되어, 제2 전극(211)이 형성된다. 여기서는, 제2 전극(211)으로서 역할하는 도전막으로서, 두께 50㎚의 티타늄막, 두께 100㎚의 알루미늄막, 및 두께 50㎚의 티타늄막이 이 순서로 적층된다. 산화물 반도체막(208)과 제2 전극(211)의 단부 사이의 각도는, 30°이상 60°이하, 바람직하게는 40°이상 50°이하이며, 이것은 이후에 형성되는 게이트 절연막에 의한 피복성이 향상될 수 있어서 바람직하다. 그 다음, 제2 전극(211)은 제1 전극(202)과 접하지 않도록 제1 전극(202)으로부터 떨어져 있다.
제1 전극(202)과 제2 전극(211) 중 하나는 트랜지스터의 소스 전극으로 기능하고, 다른 하나는 그 드레인 전극으로서 기능한다.
제2 전극(211)의 형성 후에 열 처리가 실시될 수도 있다. 열 처리의 온도는, 400℃ 이상 850℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 본 실시 형태에서는, 열 처리 장치의 하나인 전기로에 기판을 도입하고, 질소 분위기 또는 희가스 분위기 등의 불활성 가스 분위기에서 450℃, 1시간 동안의 열 처리를 산화물 반도체막(208)에 실시한 다음, 산화물 반도체막에 수소, 물, 수산기 또는 수소화물 등이 침입하지 않도록 산화물 반도체막을 대기에 노출시키지 않음으로써, 수소 농도가 더욱 저감되고, 산화물 반도체막이 고순도화되어, i형화 또는 실질적으로 i형화된 산화물 반도체막을 얻을 수 있다.
열 처리시에, 수소, 물, 수산기, 수소화물 등이 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)으로 설정되는 것이 바람직하다.
도 7a는, 도 5e에 도시된 제1 전극(202), 산화물 반도체막(208), 및 제2 전극(211)의 상면도이다. 도 7a의 점선 B1-B2를 따른 단면도가 도 5e에 대응한다.
그 다음, 도 6a에 도시된 바와 같이, 제1 전극(202), 산화물 반도체막(208), 및 제2 전극(211)을 덮도록 게이트 절연막(212)이 형성된다. 게이트 절연막(212) 위에 게이트 전극(213)이 형성된다. 게이트 절연막(212)은, 플라즈마 CVD법, 스퍼터링법 등에 의해, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막, 및 산화 탄탈막의 단층 구조, 또는 이들로부터 선택된 하나 이상의 적층 구조를 갖도록 형성될 수 있다.
게이트 절연막(212)이 하프늄 실리케이트(HfSiOx), N이 첨가된 HfSixOy, N이 첨가된 하프늄 알루미네이트(HfAlOx), 산화 하프늄, 또는 산화 이트륨 등의 하이-k 재료를 이용하여 형성되면, 게이트 리크가 저감될 수 있다. 또한, 하이-k재료와 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 및 산화 알루미늄막으로부터 선택된 하나 이상이 적층된 적층 구조가 이용될 수 있다. 게이트 절연막(212)의 두께는 50㎚ 이상 500㎚ 이하일 수 있다. 게이트 절연막(212)의 두께를 증가시킴으로써 게이트 리크 전류가 저감될 수 있다.
게이트 절연막(212)은, 수분이나 수소 등의 불순물을 가능한 한 적게 포함하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘막이 형성되는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟이 이용되고 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스가 이용된다.
불순물의 제거에 의해 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는, 계면 준위 및 계면 전하에 대해 극히 민감하다; 따라서, 산화물 반도체와 게이트 절연막(212) 사이의 계면은 중요하다. 따라서, 고순도화된 산화물 반도체에 접하는 게이트 절연막(GI)은 높은 품질을 가질 필요가 있다.
예를 들어, 마이크로파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD는, 높은 내압을 갖는 고품질의 치밀한 막을 형성할 수 있으므로 바람직하다. 이것은, 고순도화된 산화물 반도체와 고품질 게이트 절연막이 서로 접할 때 계면 준위가 저감될 수 있고 계면 특성이 양호해질 수 있기 때문이다.
물론, 게이트 절연막(212)으로서 고품질의 절연막이 형성될 수 있기만 한다면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막 방법이 적용될 수 있다. 성막 후에 실시되는 열 처리에 의해 게이트 절연막(212)의 막 품질 및/또는 산화물 반도체와의 계면 특성이 개질될 수도 있다. 어쨌든, 게이트 절연막으로서의 막 품질이 높고, 산화물 반도체와의 계면 준위 밀도가 저감되며, 양호한 계면이 형성될 수 있기만 하면, 임의의 절연막이 사용될 수 있다.
게이트 절연막(212)은, 높은 장벽 특성을 갖는 재료를 이용한 절연막과, 산화 실리콘막 또는 산화 질화 실리콘막 등의 더 낮은 비율의 질소를 갖는 절연막이 적층된 구조를 가질 수도 있다. 그 경우, 산화 실리콘막 또는 산화 질화 실리콘막 등의 절연막이, 장벽 특성을 갖는 절연막과 산화물 반도체막 사이에 형성된다. 예를 들어, 높은 장벽 특성을 갖는 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 들 수 있다. 장벽 특성을 갖는 절연막에 의해, 수분이나 수소 등의 대기 중 불순물이나 알칼리 금속 또는 중금속 등의 기판에 포함된 불순물이, 산화물 반도체막, 게이트 절연막(212), 또는, 산화물 반도체막과 또 다른 절연막 사이의 계면과 그 부근에, 침입하는 것을 방지할 수 있다. 또한, 산화물 반도체막에 접하도록 산화 실리콘막 또는 산화 질화 실리콘막 등의 더 낮은 비율의 질소를 갖는 절연막이 형성됨으로써, 높은 장벽 특성을 갖는 재료를 이용하여 형성된 절연막이 산화물 반도체막에 직접 접하는 것이 방지될 수 있다.
예를 들어, 게이트 절연막(212)으로서 100㎚의 두께를 갖는 적층막이 다음과 같이 형성될 수도 있다: 제1 게이트 절연막으로서 5㎚ 이상 300㎚ 이하의 두께를 갖는 산화 실리콘막(SiOx(x>0))이 형성되고, 제1 게이트 절연막 위에 제2 게이트 절연막으로서 스퍼터링법에 의해 50㎚ 이상 200㎚ 이하의 두께를 갖는 질화 실리콘막(SiNy(y>0))이 적층된다. 본 실시 형태에서는, RF스퍼터링법에 의해 두께 100㎚의 산화 실리콘막이 다음과 같은 조건하에서 형성된다: 압력 0.4 Pa; 고주파 전원 1.5 kW; 산소 및 아르곤(25 sccm의 산소 유량:25 sccm의 아르곤 유량 = 1:1)을 포함하는 분위기.
또한, 게이트 절연막(212)에 수소, 수산기 및 수분이 가능한 한 적게 포함되도록 하기 위하여, 성막에 대한 예비처리로서 스퍼터링 장치의 예비가열 챔버에서 제1 전극(202), 산화물 반도체막(208), 및 제2 전극(211)이 제공된 기판(200)을 예비가열하여, 기판(200)에 흡착된 수소 및 수분 등의 불순물이 제거되어 배기되는 것이 바람직하다. 예비가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는, 150℃ 이상 300℃ 이하이다. 예비가열 챔버에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비가열 처리는 생략될 수 있다.
게이트 절연막(212)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 불활성 가스 분위기하(질소, 헬륨, 네온, 아르곤 등), 바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서 실시된다. 본 실시 형태에서는, 질소 분위기에서 250℃, 1시간의 열 처리가 실시된다. 게이트 절연막(212)에 포함된 산화 실리콘이 산화물 반도체막(208)과 접하는 상태에서 실시되는 열 처리에 의해, 제2 열 처리에서 산소 결함이 발생하더라도 산화 실리콘으로부터 산소가 공급됨으로써, 도너를 형성하는 산소 결함 수가 저감될 수 있고, 화학양론적 조성비를 만족하는 구조가 얻어질 수 있으며, 산화물 반도체막(208)이 i형화 또는 실질적으로 i형화된다. 이 열 처리의 타이밍은, 게이트 절연막(212)의 형성 이후라면 특별히 한정되지 않고, 또 다른 공정 후에, 예를 들어, 이후에 형성되는 게이트 전극(213), 절연막(214), 또는 배선(215, 216, 및 217) 중 임의의 것이 형성된 후에 실시될 수도 있다. 이 열 처리는, 투명 도전막의 저항을 저감하기 위한 열 처리 등의 또 다른 열 처리로서도 쓰임으로써, 제조 단계수를 증가시키지 않고 실시될 수 있다.
게이트 전극(213)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 금속 재료들 중 임의의 재료를 주성분으로 포함하는 합금 재료, 또는 이들 금속들 중 임의의 금속을 포함하는 질화물을 이용한 하나 이상의 도전막을 이용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 알루미늄이나 구리가 이후의 공정에서 실시되는 열 처리의 온도를 견딜 수 있다면, 알루미늄이나 구리를 금속 재료의 하나로서 이용될 수 있다. 알루미늄 또는 구리는, 내열성 문제나 부식성 문제를 방지하기 위해 고융점 금속(refractory metal) 재료와 조합되는 것이 바람직하다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈룸, 텅스텐, 네오디뮴, 스칸듐 등을 이용할 수 있다.
예를 들어, 게이트 전극(213)의 2층 구조로서, 하기의 구조가 바람직하다: 알루미늄막 위에 몰리브덴막이 적층된 2층 구조, 구리막 위에 몰리브덴막이 적층된 2층 구조, 구리막 위에 질화 티타늄막 또는 질화 탄탈막이 적층된 2층 구조, 또는 질화 티타늄막과 몰리브덴막이 적층된 2층 구조. 게이트 전극(213)의 3층 구조로서, 하기의 구조가 바람직하다: 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 알루미늄과 네오디뮴의 합금막이, 텅스텐막, 질화 텅스텐막, 질화 티타늄막 또는 티타늄막으로부터 선택된 임의의 2개의 막 사이에 개재된 구조.
또한, 게이트 전극(213)에 대해 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성 산화물 도전막을 이용함으로써, 화소부의 개구율이 향상될 수 있다.
게이트 전극(213)은 10㎚ 이상 400㎚ 이하, 바람직하게는 100㎚ 이상 200㎚ 이하의 두께로 형성된다. 본 실시 형태에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150㎚의 두께로 게이트 전극용의 도전막이 형성된 다음, 도전막이 에칭에 의해 적절한 형상으로 가공된다; 이러한 방식으로, 게이트 전극(213)이 형성된다. 게이트 전극(213)은, 게이트 절연막(212)을 사이에 두고, 적어도 산화물 반도체막(208)의 단부와 중첩하도록 형성된다. 산화물 반도체막(208)의 단부에는, 게이트 절연막(212)을 사이에 두고 게이트 전극(213)과 중첩하는 부분(218)에서 채널 형성 영역이 형성된다. 게이트 전극(213)의 단부가 테이퍼링된 것이, 그 위에 형성되는 절연막(214)에 의한 피복성이 향상되기 때문에 바람직하다. 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다는 점에 유의한다. 잉크젯법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
그 다음, 도 6b에 도시된 바와 같이, 제1 전극(202), 산화물 반도체막(208), 제2 전극(211), 게이트 절연막(212), 및 게이트 전극(213)을 덮도록 절연막(214)이 형성된 다음, 컨택트 홀(221, 222, 및 223)이 형성된다. 절연막(214)은, 수분이나 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하고, 단층의 절연막 또는 적층된 복수의 절연막을 이용하여 형성될 수도 있다. 절연막(214)은, 예를 들어, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 산화물 절연막; 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의 질화물 절연막을 이용하여 형성된다. 대안으로서, 산화물 절연막 및 질화물 절연막이 적층될 수 있다. 높은 장벽 특성을 갖는 절연막, 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막이 절연막(214)에 이용되어, 수분이나 수소 등의 불순물이 산화물 반도체막(208), 게이트 절연막(212), 또는 산화물 반도체막(208)과 또 다른 절연막 사이의 계면과 그 부근에 침입하는 것이 방지될 수 있다.
본 실시 형태에서는, 절연막(214)은, 스퍼터링법에 의해 형성된 200㎚의 두께를 갖는 산화 실리콘막 위에 스퍼터링법에 의해 형성된 100㎚의 두께를 갖는 질화 실리콘막이 적층된 구조를 갖는다. 스퍼터링법에 의해 절연막(214)이 형성되는 경우, 기판(200)이 100℃ 내지 400℃의 온도로 가열되고, 수소, 물, 수산기, 또는 수소화물 등이 제거된 질소를 포함한 고순도 스퍼터링가스가 도입되고, 실리콘 타겟을 이용하여 절연막이 형성될 수도 있다는 점에 유의한다. 이 경우에도, 처리 챔버 내에 잔류하는 수소, 물, 수산기, 또는 수소화물 등을 제거하면서 절연막을 형성하는 것이 바람직하다.
절연막(214)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 불활성 가스 분위기하(질소, 헬륨, 네온, 아르곤 등), 바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서 실시된다.
컨택트 홀(221, 222, 및 223)은 다음과 같이 형성된다: 포토리소그래피 단계에 의해 레지스터 마스크가 형성되고, 레지스터 마스크를 이용하여 게이트 절연막(212) 및 절연막(214)의 일부가 선택적으로 에칭된다. 게이트 전극(213)의 일부가 컨택트 홀(221)에서 노출된다; 제2 전극(211)의 일부가 컨택트 홀(222)에서 노출된다; 제2 전극(213)의 일부가 컨택트 홀(222)에서 노출된다. 이들 컨택트 홀의 형성시에, 게이트 전극(213)에 덮이지 않은 제1 전극(202)의 영역에서 제1 전극(202)을 노출하게 하는 컨택트 홀이 형성될 수도 있다.
그 다음, 도 6c에 도시된 바와 같이, 컨택트 홀(221, 222, 및 223)을 덮도록 절연막(214) 위에 도전막이 형성되고, 에칭 등에 의해 소망 형상으로 가공되어, 배선(215, 216, 및 217)이 형성된다. 에칭에 이용되는 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있다. 레지스트 마스크가 잉크젯법에 의해 형성되면 포토마스크가 이용되지 않는다; 따라서, 제조 비용이 저감될 수 있다.
배선(215)은 컨택트 홀(221)을 통해 게이트 전극(213)에 접속된다. 배선(216)은 컨택트 홀(222)을 통해 제2 전극(211)에 접속된다. 배선(217)은, 컨택트 홀(223)을 통해 게이트 전극(213)에 접속된다. 이들 배선의 형성시에, 컨택트 홀을 통해 제1 전극(202)에 접속되는 배선이 형성될 수도 있다.
배선(215, 216, 및 217)은, 제1 전극(202)과 유사한 구조 및 유사한 재료를 갖는 도전막을 이용하여, 제1 전극(202)과 유사한 제조 방법에 의해 형성될 수 있다.
전술된 공정을 통해, 트랜지스터(220)가 형성된다.
도 7b는 도 6c에 도시된 트랜지스터(220)의 상면도이다. 도 7b의 점선 B1-B2를 따른 단면도가 도 6c에 대응한다. 도 7b에서, 배선(230)은 배선(215, 216, 및 217)과 동시에 형성되는 배선이며, 컨택트 홀(231)을 통해 제1 전극(202)에 접속된다.
이러한 방식으로, 산화물 반도체막 내의 수소의 농도가 저감될 수 있고 산화물 반도체막이 고순도화될 수 있다. 따라서, 산화물 반도체막이 안정화될 수 있다. 또한, 유리 전이 온도 이하의 온도에서의 열 처리는, 캐리어 밀도가 극히 낮은 넓은 밴드 갭의 산화물 반도체막을 형성할 수 있게 한다. 따라서, 대형 기판을 이용해 트랜지스터를 제조할 수 있어서, 양산성이 높아질 수 있다. 또한, 수소 농도가 저감되고 고순도화된 산화물 반도체막을 이용함으로써, 높은 내압과 적은 단채널 효과와 높은 온/오프 비를 갖는 트랜지스터를 형성할 수 있다.
본 실시 형태에서는, 산화물 반도체막(208) 중, 제2 전극(211)과는 다른 영역에 형성되어 있는 부분 모두가, 게이트 전극(213)으로 덮여져 있다. 또한, 제1 전극(202)과 제2 전극(211) 중, 드레인 전극으로서 기능하는 전극이, 게이트 전극(213)에 접속되어 있어도 좋다. 드레인 전극으로서 기능하는 전극이 게이트 전극(213)에 접속되어 있음으로써, 당해 트랜지스터를 다이오드로서 기능시킬 수 있다.
트랜지스터에 포함되는 "소스 전극" 및 "드레인 전극"이라는 용어는, 트랜지스터의 극성 또는 각 전극에 인가되는 전위의 레벨들 간의 차이에 따라 서로 뒤바뀔 수 있다. 일반적으로, n채널 트랜지스터에서, 저전위가 인가되는 전극은 소스 전극이라 불리고, 고전위가 인가되는 전극은 드레인 전극이라 불린다. 또한, 일반적으로, p채널 트랜지스터에서, 저전위가 인가되는 전극은 드레인 전극이라 불리고, 고전위가 인가되는 전극은 소스 전극이라 불린다. 본 명세서에서는, 편의상, 소스 전극과 드레인 전극이 고정된 것으로 가정하여 트랜지스터의 접속 관계를 설명하고 있지만, 실제로는 상기 전위들 간의 관계에 따라 소스 전극과 드레인 전극이라는 용어는 서로 뒤바뀐다.
본 명세서에서 "접속"이란 전기적 접속을 말하며, 전류 또는 전압이 전송 가능한 상태에 대응한다는 점에 유의한다.
여기서는, 본 실시 형태에서 설명된 트랜지스터의 드레인 내압을 이하에서 설명한다.
반도체 내의 전계가 소정 임계값에 도달하면, 충돌 이온화가 발생하고, 고전계에 의해 가속된 캐리어가 공핍층 내의 결정 격자에 충돌함으로써, 전자와 정공의 쌍을 생성한다. 전계가 더욱 높아지면, 충돌 이온화에 의해 발생된 전자와 정공의 쌍이 전계에 의해 더욱 가속되고, 충돌 이온화가 반복되어, 전류가 지수함수적으로 증가하는 애벌란치 항복(avalanche breakdown)을 야기한다. 충돌 이온화는, 캐리어(전자 및 정공)가 반도체의 밴드 갭 이상의 운동 에너지를 갖기 때문에 발생한다. 따라서, 밴드 갭이 증가함에 따라 충돌 이온화를 야기하는 전계가 높아진다.
산화물 반도체의 밴드 갭은 3.15 eV로서, 실리콘의 밴드 갭의 1.74 eV보다 크기 때문에, 애벌란치 항복이 발생하기 어렵다. 따라서, 산화물 반도체를 이용한 트랜지스터는 높은 드레인 내압을 가지며, 고전계가 인가되어도 온 전류의 지수함수적 급상승이 발생하기 어렵다.
그 다음, 산화물 반도체를 이용한 트랜지스터의 핫 캐리어 열화를 설명한다.
핫 캐리어 열화란, 트랜지스터 특성의 열화, 예를 들어, 임계 전압의 변동이나 게이트 리크 전류를 의미하며, 다음과 같이 야기된다: 고속으로 가속된 전자가 채널의 드레인 부근에서 게이트 절연막 내에 주입되고, 고정 전하가 되거나 게이트 절연막과 산화물 반도체 사이의 계면에서 트랩 준위를 형성한다. 핫 캐리어 열화의 요인은, 예를 들어, 채널-핫-일렉트론 주입(CHE 주입)과 드레인-애벌란치-핫-캐리어 주입(DAHC 주입)이다.
실리콘의 밴드 갭은 좁기 때문에, 애벌란치 항복 때문에 전자가 발생하기 쉽고, 장벽을 넘어 게이트 절연막으로 갈 정도로 고속으로 가속되는 전자 수가 증가한다. 그러나, 본 실시 형태에서 설명되는 산화물 반도체는 넓은 밴드 갭을 갖는다; 따라서, 애벌란치 항복이 발생하기 어렵고, 실리콘보다 핫 캐리어 열화에 대한 내성이 높다. 높은 내압을 갖는 재료들 중 하나인 탄화 실리콘의 밴드 갭과 산화물 반도체의 밴드 갭은 실질적으로 서로 동등하지만, 산화물 반도체의 이동도가 탄화 실리콘보다 2자리 수 정도 작기 때문에, 전자가 가속되기 어렵고, 탄화 실리콘의 경우보다 핫 캐리어 열화가 야기되기 어려우며, 산화물 반도체에서 드레인 내압이 높다는 점에 유의한다.
이상으로부터, 산화물 반도체를 이용한 트랜지스터는 높은 드레인 내압을 갖는다; 구체적으로는, 이러한 트랜지스터는, 100 V이상, 바람직하게는 500 V이상, 더욱 바람직하게는 1 kV 이상의 드레인 내압을 가질 수 있다.
트랜지스터의 대표예인 탄화 실리콘을 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터 사이의 비교를 이하에서 설명한다. 여기서는, 탄화 실리콘으로서 4H-SiC를 이용한다.
산화물 반도체와 4H-SiC는 몇 가지 점을 공유한다. 그 한 예가 진성 캐리어 밀도이다. 페르미-디락 분포에 따르면, 산화물 반도체의 진성 캐리어 밀도는 10-7 cm-3 정도라고 추정되며, 이것은 4H-SiC의 6.7×10-11 cm-3와 같이 극히 낮은 값이다.
또한, 산화물 반도체의 에너지 밴드 갭은 3.0 eV 내지 3.5 eV이며, 4H-SiC의 에너지 밴드 갭은 3.26 eV이고, 이것은, 산화물 반도체 및 탄화 실리콘 양쪽 모두가 와이드-갭 반도체라는 것을 의미한다.
그러나, 산화물 반도체를 이용한 트랜지스터와 탄화 실리콘을 이용한 트랜지스터의 제조 온도는 서로 크게 상이하다. 탄화 실리콘을 이용하는 경우 일반적으로 1500℃ 내지 2000℃의 열 처리가 필요하다. 대조적으로, 산화물 반도체를 이용하는 경우, 300℃ 내지 500℃(유리 전이 온도 이하, 최대 약 700℃)의 열 처리에 의해 제조하는 것이 가능하고, 이것은, 대형 기판 위의 트랜지스터 제조를 허용한다. 또한, 처리량이 증가될 수 있다.
또한, 탄화 실리콘을 이용한 트랜지스터의 제조 공정은 PN 접합을 이용하고, 도너 또는 억셉터가 될 수 있는 불순물(예를 들어, 인 또는 붕소)의 도핑 단계를 수반하므로, 제조 단계수가 증가된다. 한편, 산화물 반도체를 이용한 트랜지스터는 PN 접합을 갖출 필요가 없다; 따라서, 제조 단계수가 감소될 수 있고, 처리량이 향상될 수 있으며, 나아가, 대형 기판이 이용될 수 있다.
밴드 갭 내의 DOS(density of state) 등의 산화물 반도체의 특성에 관한 많은 연구가 이루어졌다; 그러나, 이러한 연구는, DOS 그 자체를 충분히 저감시킨다는 사상을 포함하지 않는다는 점에 유의한다. 본 실시 형태에서는, DOS를 유발할 수 있는 물이나 수소를 산화물 반도체로부터 제거함으로써 고순도화된 산화물 반도체가 제조된다. 이 사상은, DOS 그 자체를 충분히 저감시킨다는 사상에 기초한다; 따라서, 뛰어난 공산품이 제조될 수 있다.
또한, 산소 결함에 의해 발생되는 금속의 불포화 결합에 산소를 공급하고 산소 결함에 기인한 DOS를 저감시킴으로써, 더욱 고순도화된(i형) 산화물 반도체를 형성하는 것도 가능하다. 예를 들어, 과잉량의 산소를 포함하는 산화물막이 채널 형성 영역에 밀착 접촉하여 형성되고 산화물막으로부터 산소가 공급됨으로써, 산소 결함에 기인한 DOS가 저감될 수 있다.
산화물 반도체의 결함은, 과잉량의 수소에 기인한 전도대 아래의 0.1 eV 내지 0.2 eV의 얕은 준위나, 산소의 부족에 의한 깊은 준위 등에 의해 야기된다고 일컬어지고 있다. 이러한 결함을 제거하기 위하여 수소를 가능한 한 많이 제거하고 산소를 충분히 공급한다는 기술 사상은 옳을 것이다.
산화물 반도체는 일반적으로 n형인 것으로 생각된다; 그러나, 본 실시 형태에서는, i형 산화물 반도체는 불순물, 특히 물이나 수소를 제거함으로써 실현된다. 이 점에서, 불순물을 첨가함으로써 i형 실리콘이 되는 실리콘의 경우와 달리, 본 발명의 한 실시 형태는 신규한 기술 사상을 포함한다.
산화물 반도체를 i형 반도체로 형성함으로써, 트랜지스터의 양호한 온도 특성이 얻어질 수 있다; 구체적으로, 트랜지스터의 전류 대 전압 특성의 면에서, 온 전류, 오프 전류, 전계-효과 이동도, S값, 및 임계 전압은 -25℃ 내지 150℃의 온도 범위에서 거의 변동하지 않는다. 즉, 전류 대 전압 특성은 온도에 의해 거의 열화되지 않는다.
본 실시 형태에서 설명되는 산화물 반도체를 이용한 트랜지스터에서, 이동도는 탄화 실리콘을 이용한 트랜지스터보다 2자리 수 정도 작다; 그러나, 드레인 전압과 채널폭(W)을 증가시킴으로써 트랜지스터의 전류값과 디바이스 특성이 향상될 수 있다.
본 실시 형태의 기술 사상은, 산화물 반도체에 불순물이 첨가되는 것이 아니라, 산화물 반도체 내부에 존재하는 물이나 수소 등의 불순물을 제거함으로써 산화물 반도체 자체가 고순도화된다는 것이다. 즉, 도너 준위를 형성하는 물이나 수소를 제거하고, 산소 결함을 줄이고, 산화물 반도체의 주성분 재료인 산소를 충분히 공급함으로써, 산화물 반도체가 고순도화된다.
성막 후의 산화물 반도체에서, 1020 cm-3 정도의 수소 농도가 SIMS(2차 이온 질량 분석)에 의해 측정된다. 본 발명은, 도너 준위를 형성하는 물이나 수소 등의 불순물을 제거하고 또한 물이나 수소의 제거와 동시에 감소되는 (산화물 반도체의 성분들 중 하나인) 산소를 산화물 반도체에 첨가함으로써 전기적으로 i형(진성)의 산화물 반도체를 얻기 위해 산화물 반도체를 고순도화하는 것이다.
본 실시 형태에서는, 산화물 반도체 내의 물과 수소의 양, 및 산화물 반도체 내의 캐리어 수가 가능한 적은 것이 바람직하다. 즉, 캐리어 밀도는 1×1014 cm-3 미만, 바람직하게는 1×1012 cm-3 미만, 더욱 바람직하게는 측정 한계보다 낮은 1×1011 cm-3 미만이다. 또한, 본 실시 형태의 기술 사상에서, 이상적 캐리어 밀도는 0이거나 가능한 한 0에 가깝다. 산화물 반도체 내의 캐리어수를 저감하고 바람직하게는 캐리어를 제거함으로써, 트랜지스터에서 산화물 반도체는 캐리어가 통과하는 통로로서 기능한다. 그 결과, 산화물 반도체는 고순도화되고, 극히 적은 수의 캐리어를 포함하거나 캐리어가 없는 i형 (진성) 반도체가 되어, 트랜지스터가 오프 상태일 때 오프 전류가 극히 작을 수 있다는 것이 본 실시 형태의 기술 사상이다.
또한, 산화물 반도체가 통로로서 기능하고 산화물 반도체 자체가 캐리어를 갖지 않거나 극히 적은 수의 캐리어를 포함하도록 고순도화된 i형(진성) 산화물 반도체이면, 캐리어는 소스 및 드레인 전극으로부터 공급된다.
실시 형태 2에서 설명된 구조를 갖는 트랜지스터는, 실시 형태 1에서 설명된 바와 같이 채널이 기판과 실질적으로 평행하게 형성되는 수평형 트랜지스터보다 기판 표면을 덜 점유할 수 있다. 이 결과, 트랜지스터를 소형화하는 것이 가능하다.
전술된 바와 같이, 산화물 반도체막의 주성분이 아닌 불순물, 대표적으로는 수소, 물, 수산기 또는 수소화물이 가능한 한 적게 포함되도록 산화물 반도체막이 고순도화됨으로써, 트랜지스터의 양호한 동작이 얻어질 수 있다. 특히, 내압이 더 높아질 수 있고, 단채널 효과가 저감될 수 있으며, 높은 온-오프비가 실현될 수 있다.
또한, 실시 형태 1의 결정 영역(109)과 마찬가지로, 표층부의 결정 영역(209)에서의 결정의 c축은, 산화물 반도체막(208)의 상면에 대해 대략 수직인 방향으로 배향되며, 당해 결정이 서로 인접하고 있다. 따라서, 실시 형태 1에서 설명한 바와 같이, 결정 영역(209)을 가짐으로써, 산화물 반도체막(208)은, 그 상면에 평행한 방향의 전기 특성이 향상된다. 본 발명의 한 실시 형태에 따르면, 결정 영역 내에 있어서, 결정립끼리가 인접하고, 또한 산화물 반도체를 구성하고 있는 금속 원소가, 인접하는 결정립간에 있어서 이어진 상태, 즉, 연접하고 있는 상태를 나타낸다. 따라서, 산화물 반도체막(208)의 상면에 평행한 방향의 전기 특성이 더욱 향상된다. 따라서, 산화물 반도체막(208)의 표층부에 있어서의 캐리어 이동도가 상승하기 때문에, 당해 산화물 반도체막(208)을 이용하는 트랜지스터의 전계 효과 이동도가 상승하여 양호한 전기 특성이 실현된다.
결정 영역(209)의 결정 구조는 상기에 한정되지 않고, 결정 영역(209)은 다른 구조의 결정을 포함하고 있어도 좋다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용할 경우에는, InGaZnO4의 결정 외에 In2Ga2ZnO7, InGaZn5O8 등의 결정을 포함하고 있어도 좋다. 물론, 결정 영역(209) 전체에 걸쳐 InGaZnO4의 결정이 존재할 경우에는, 보다 효과적이어서 보다 적합하다.
또한, 결정 영역(209)은, 비정질 영역(210)보다 안정되기 때문에, 결정 영역(209)을 산화물 반도체막(208)의 표층부에 포함함으로써, 비정질 영역(210) 내에 불순물(예를 들어, 수소, 물, 수산기 또는 수소화물 등)이 들어가는 것을 억제할 수 있다. 따라서, 산화물 반도체막(208)의 신뢰성을 향상시킬 수 있다.
본 실시 형태는 전술된 실시 형태와 적절히 조합됨으로써 구현될 수 있다.
[실시 형태 3]
실시 형태 3에서는, 채널 보호 구조를 갖는 보텀-게이트 트랜지스터를 예로서 이용하여, 반도체 장치의 구조 및 제조 방법을 설명한다. 실시 형태 1과 동일한 부분 또는 실시 형태 1과 유사한 기능을 갖는 부분에는, 실시 형태 1이 적용될 수 있기 때문에, 그 설명은 생략되지 않는다.
실시 형태 1에서 설명된 도 1e에 도시된 상태는 제2 열 처리까지의 공정을 통해 유사한 방식으로 얻어진다. 그 다음, 도 8a에 도시된 바와 같이, 게이트 전극(101)과 중첩하는 산화물 반도체막(108)의 영역과 중첩하도록, 즉, 채널 형성 영역과 중첩하도록 산화물 반도체막(108) 위에 채널 보호막(130)이 형성된다. 채널 보호막(130)은, 채널 형성 영역으로서 역할하는 산화물 반도체막(108)의 부분이 이후의 단계에서 손상을 입는 것(예를 들어, 에칭시의 에칭액이나 플라즈마에 기인한 두께 감소)을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성이 향상될 수 있다.
채널 보호막(130)은, 산소를 포함하는 무기 재료(산화 실리콘, 산화 질화 실리콘, 또는 질화 산화 실리콘 등)를 이용하여 형성될 수 있다. 채널 보호막(130)은, 플라즈마 강화 CVD법이나 열 CVD법 등의 증착법, 또는 스퍼터링법에 의해 형성될 수 있다. 채널 보호막(130)의 성막 후, 그 형상은 에칭에 의해 가공된다. 본 실시 형태에서는, 산화 실리콘막이 스퍼터링법에 의해 형성되고 포토리소그래피에 의해 형성된 마스크를 이용한 에칭에 의해 가공되는 방식으로, 채널 보호막(130)이 형성된다.
채널 보호막(130)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 불활성 가스 분위기하(질소, 헬륨, 네온, 아르곤 등), 바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서 실시된다. 본 실시 형태에서는, 질소 분위기에서 250℃, 1시간의 열 처리가 실시된다. 채널 형성 영역을 형성하는 산화물 반도체막(108)의 부분이 산소를 포함하는 절연막인 채널 보호막(130)과 접하는 상태에서 실시된 열 처리에 의해, 산화물 반도체막(108)에 산소가 공급되어, 채널 보호막(130)과 접하는 산화물 반도체막(108)의 영역이 선택적으로 산소 과잉 상태로 될 수 있다. 결과적으로, 적어도 채널 보호막(130)과 접하는 산화물 반도체막(108)의 영역에서 제2 열 처리로 인해 산소 결함이 발생하더라도, 도너가 되는 산소 결함 수가 저감되고, 화학양론적 조성비를 만족하는 구조가 얻어질 수 있으며, 게이트 전극(101)과 중첩하는 채널 형성 영역은 i형화 또는 실질적으로 i형화되어, 트랜지스터의 전기 특성의 향상과 전기 특성의 변동 억제로 이어진다. 이 열 처리의 타이밍은 채널 보호막(130)의 형성 이후라면 특별히 한정되지 않으며, 수지막 형성을 위한 열 처리나 투명 도전막의 저항을 저감시키기 위한 열 처리 등의 또 다른 단계로서도 이용됨으로써, 공정 단계수를 증가시키지 않고 실시될 수 있다.
그 다음, 도 8b에 도시된 바와 같이, 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극(소스 전극 또는 드레인 전극과 동일한 층으로부터 형성된 배선 포함함)을 형성하는 도전막이 형성되고 에칭 등에 의해 원하는 형상으로 가공되어 소스 전극(131) 및 드레인 전극(132)을 형성한다. 소스 전극(131) 및 드레인 전극(132) 각각의 재료, 구조, 및 두께에 대해서는, 실시 형태 1에서 설명된 소스 전극(111) 및 드레인 전극(112)에 관한 설명을 참조할 수 있다.
소스 전극(131) 및 드레인 전극(132)은, 산화물 반도체막(108)이 갖는 결정 영역(109)과 접하고 있다. 도전성이 높은 결정 영역(109)과, 소스 전극(131) 및 드레인 전극(132) 각각의 사이의 이 접함 덕분에, 소스 전극(131) 및 드레인 전극(132)과, 산화물 반도체막(108) 사이의 접촉 저항을 저감시킬 수 있으므로, 형성되는 트랜지스터의 온 전류를 높일 수 있다.
그 다음, N2O, N2, 또는 Ar 등의 가스를 이용하여 플라즈마 처리가 실시된다. 이 플라즈마 처리에 의해 산화물 반도체막의 노출된 표면에 부착된 흡착수 등이 제거된다. 마찬가지로 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리가 실시될 수도 있다.
플라즈마 처리 후, 도 8c에 도시된 바와 같이, 소스 전극(131), 드레인 전극(132), 채널 보호막(130), 및 산화물 반도체막(108)을 덮도록 절연막(133)이 형성된다. 절연막(133)의 재료, 두께, 구조, 및 제조 방법에 대해서는, 실시 형태 1에 설명된 절연막(113)에 관한 설명을 참조할 수 있다.
절연막(133)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 불활성 가스 분위기하(질소, 헬륨, 네온, 아르곤 등), 바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하의 온도에서 실시된다. 본 실시 형태에서는, 질소 분위기에서 250℃, 1시간의 열 처리가 실시된다.
전술된 공정을 통해, 트랜지스터(140)가 형성된다.
본 실시 형태에서는, 산화물 반도체막(108)이 결정 영역(109)과 비정질 영역(110)을 포함하고 있지만, 산화물 반도체막(108)의 대부분 모두가 결정 영역(109)에 의해 점유되어 있어도 좋다. 또한, 산화물 반도체막(108)이 결정 영역(109)과 비정질 영역(110)을 포함하고 있을 경우라도, 결정 영역(109)이 산화물 반도체막(108)의 상면으로부터 어느 만큼의 깊이까지 도달하고 있는 지는, 도 8a 내지 도 8c에 도시한 구성에 한정되지 않는다.
도 9는 도 8c에 도시된 트랜지스터(140)의 상면도이다. 도 9의 점선 C1-C2를 따른 단면도는 도 8c에 대응한다.
전술된 제조 방법에 따라 형성된 트랜지스터(140)는, 게이트 전극(101), 게이트 전극(101) 위의 게이트 절연막(102), 게이트 절연막(102) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 채널 보호막(130), 및 산화물 반도체막(108) 위의 소스 전극(131) 및 드레인 전극(132)을 포함한다. 트랜지스터(140)는, 산화물 반도체막(108), 소스 전극(131) 및 드레인 전극(132), 및 채널 보호막(130) 위에 절연막(133)을 더 포함할 수도 있다.
트랜지스터(140)는 싱글-게이트 트랜지스터로서 설명되었지만, 필요하다면 복수의 채널 형성 영역을 포함하는 멀티-게이트 트랜지스터가 형성될 수 있다.
그 다음, 절연막(133) 위에 도전막이 형성되고 패터닝되어, 도 10a에 도시된 바와 같이 산화물 반도체막(108)과 중첩하도록 백게이트 전극(145)이 형성된다. 백게이트 전극(145)은, 게이트 전극(101) 또는 소스 전극(131) 또는 드레인 전극(132)과 유사한 재료 및 구조를 이용하여 형성될 수 있다.
백게이트 전극(145)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚로 설정된다. 본 실시 형태에서는, 티타늄막, 알루미늄막, 및 티타늄막이 적층된 도전막이 형성된다. 그 다음, 포토리소그래피법에 의해 레지스터 마스크가 형성되고, 에칭에 의해 불필요한 부분이 제거되어, 도전막이 적절한 형상으로 가공(패터닝)된다; 따라서, 백게이트 전극(145)이 형성된다.
그 다음, 도 10b에 도시된 바와 같이, 백게이트 전극(145)을 덮도록 절연막(146)이 형성된다. 절연막(146)은, 분위기 중의 수분, 수소, 산소 등이 트랜지스터(140)의 특성에 영향을 주는 것을 방지할 수 있는 높은 장벽 특성을 갖는 재료를 이용하여 형성되는 것이 바람직하다. 예를 들어, 높은 장벽 특성을 갖는 절연막은, 플라즈마 CVD법, 스퍼터링법 등에 의해, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 장벽 특성의 효과를 얻기 위하여, 절연막(146)은, 예를 들어, 15㎚ 내지 400㎚의 두께로 형성되는 것이 바람직하다.
본 실시 형태에서는, 두께 300㎚를 갖는 절연막이 플라즈마 CVD법에 의해 형성된다. 절연막은 다음과 같은 조건 하에 형성된다: 실란 가스의 유량은 4 sccm; 아산화질소(nitrous oxide)의 유량은 800 sccm; 및 기판 온도 400℃.
도 10b에 도시된 반도체 장치의 상면도가 도 10c이다. 도 10b는 도 10c의 점선 C1-C2를 따른 단면도이다.
도 10b에서는 백게이트 전극(145)이 산화물 반도체막(108)을 전체적으로 덮고 있지만, 본 발명의 한 실시 형태는 이 구조로 한정되지 않는다. 백게이트 전극(145)은 산화물 반도체막(108)에 포함된 채널 형성 영역의 적어도 일부와 중첩한다.
백게이트 전극(145)은, 전기적으로 절연되어 플로팅 상태이거나, 백게이트 전극(145)에 전위가 공급된 상태에 있을 수도 있다. 후자의 경우, 백게이트 전극(145)에는, 게이트 전극(101)과 동일한 레벨의 전위가 인가되거나, 접지 등의 고정된 전위가 인가될 수도 있다. 백게이트 전극(145)에 공급되는 전위의 레벨이 제어됨으로써, 트랜지스터(140)의 임계 전압이 제어될 수 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
[실시 형태 4]
실시 형태 4에서는, 본 발명의 제조 방법을 이용해 형성되는 반도체 표시 장치의 하나인 전자 페이퍼 또는 디지털 페이퍼라 불리는 반도체 표시 장치의 구조를 설명한다.
전압 인가에 의해 계조를 제어할 수 있고 메모리 특성을 갖는 표시 소자가 전자 페이퍼에 이용된다. 구체적으로, 전자 페이퍼에 이용되는 표시 소자에서, 다음과 같은 표시 소자들이 이용될 수 있다: 비수계 전기영동 표시 소자(non-aqueous electrophoretic display element); 2개의 전극 사이의 고분자 재료에 액정 액적이 분산되어 있는 PDLC(polymer dispersed liquid crystal) 방식을 이용하는 표시 소자; 2개의 전극 사이에 카이럴 네마틱 액정 또는 콜레스테릭 액정을 포함하는 표시 소자; 2개의 전극 사이에 대전 미립자를 포함하고 그 미립자를 전계를 이용하여 미세 입자 중에 이동시키는 입자 이동-방식을 이용하는 표시 소자. 비수계 전기영동 표시 소자는, 대전된 미립자가 분산되어 있는 분산액(dispersion liquid)을 2개의 전극 사이에 둔 표시 소자; 사이에 절연막이 개재되어 있는 2개의 전극 위에, 대전된 미립자가 분산되어 있는 분산액이 포함되어 있는 표시 소자; 상이하게 대전된 상이한 색상의 트위스팅 반구가 2개의 전극 사이의 용매에 분산되어 있는 표시 소자; 복수의 대전된 미립자가 용매 중에 분산되어 있는 마이크로캡슐을 2개의 전극 사이에 포함하는 표시 소자 등을 포함한다.
도 13a는, 전자 페이퍼의 화소부(700), 신호선 구동 회로(701), 및 주사선 구동 회로(702)의 상면도를 나타낸다.
화소부(700)는 복수의 화소(703)를 포함한다. 복수의 신호선(707)이 신호선 구동 회로(701)로부터 화소부(700) 내로 이어져 있다. 복수의 주사선(708)이 주사선 구동 회로(702)로부터 화소부(700) 내로 이어져 있다.
각 화소(703)는, 트랜지스터(704), 표시 소자(705), 및 축적 용량 소자(706)를 포함한다. 트랜지스터(704)의 게이트 전극은 주사선(708) 중 하나에 접속된다. 트랜지스터(704)의 소스 전극 및 드레인 전극 중 하나는 신호선(707) 중 하나에 접속되고, 트랜지스터(704)의 소스 전극 및 드레인 전극 중 다른 하나는 표시 소자(705)의 화소 전극에 접속된다.
도 13a에서, 표시 소자(705)의 화소 전극과 대향 전극 사이에 인가된 전압을 유지하도록 축적 용량 소자(706)가 표시 소자(705)에 병렬로 접속되고 있다; 그러나, 표시 소자(705)의 메모리 특성이 표시를 유지하기에 충분히 높은 경우, 축적 용량 소자(706)는 반드시 제공될 필요는 없다.
도 13a에서는 스위칭 소자로서 역할하는 하나의 트랜지스터가 각 화소에 제공되고 있는 액티브 매트릭스 화소부의 구조가 나타나 있지만, 본 발명의 한 실시 형태의 전자 페이퍼는 이 구조로 한정되지 않는다. 복수의 트랜지스터가 각 화소에 제공될 수도 있다. 트랜지스터 외에도, 용량 소자, 저항, 또는 코일 등의 다른 소자가 제공될 수도 있다.
마이크로캡슐을 갖는 전기영동 전자 페이퍼를 예로서 취하여, 각 화소(703)에 제공된 표시 소자(705)의 단면도를 도 13b에 나타낸다.
표시 소자(705)는, 화소 전극(710), 대향 전극(711), 및 화소 전극(710)과 대향 전극(711)에 의해 전압이 인가되는 마이크로캡슐(712)을 포함한다. 트랜지스터(704)의 소스 전극 또는 드레인 전극(713)은 화소 전극(710)에 접속된다.
마이크로캡슐(712)에는, 산화 티타늄 등의 양으로 대전된 백색 안료와 카본 블랙 등의 음으로 대전된 흑색 안료가 오일(oil) 등의 분산 매체와 함께 봉입된다. 화소 전극(710)에 인가되는 비디오 신호의 전압에 따라 화소 전극과 대향 전극 사이에 전압이 인가되고, 각각, 양의 전극 측에는 흑색 안료를, 음의 전극 측에는 백색 안료를 끌어들여, 계조가 표시될 수 있다.
도 13b에서는, 마이크로캡슐(712)이 화소 전극(710)과 대향 전극(711) 사이의 투광성 수지(714)에 의해 고정되고 있다. 그러나, 본 발명의 한 실시 형태는 이 구조로 한정되지 않고, 마이크로캡슐(712), 화소 전극(710), 및 대향 전극(711)에 의해 형성되는 공간은, 공기, 불활성 가스 등의 기체로 충전될 수도 있다. 그 경우, 마이크로캡슐(712)은, 접착제 등에 의해 화소 전극(710)과 대향 전극(711) 중 하나 또는 양쪽 모두에 고정되는 것이 바람직하다.
표시 소자(705)에 포함되는 마이크로캡슐(712)의 수는, 도 13b에 나타낸 바와 같이 반드시 복수일 필요는 없다. 하나의 표시 소자(705)가 복수의 마이크로캡슐(712)을 가지거나, 복수의 표시 소자(705)가 하나의 마이크로캡슐(712)을 가질 수도 있다. 예를 들어, 2개의 표시 소자(705)가 하나의 마이크로캡슐(712)을 공유하고, 표시 소자(705) 중 하나의 표시 소자에 포함된 화소 전극(710)과 표시 소자 중 다른 표시 소자(705)에 포함된 화소 전극(710)에 각각 양의 전압과 음의 전압이 인가된다. 그 경우, 양의 전압이 인가된 화소 전극(710)과 중첩하는 영역의 마이크로캡슐(712)에서는, 화소 전극(710) 측으로는 흑색 안료가 끌려 가고, 대향 전극(711) 측으로는 백색 안료가 끌려 간다. 반면, 음의 전압이 인가된 화소 전극(710)과 중첩하는 영역의 마이크로캡슐(712)에서는, 화소 전극(710) 측으로는 백색 안료가 끌려 가고, 대향 전극(711) 측으로는 흑색 안료가 끌려 간다.
그 다음, 전술된 전기영동 시스템의 전자 페이퍼를 예로서 이용하여 전자 페이퍼의 구체적인 구동 방법을 설명한다.
전자 페이퍼의 동작은 다음과 같은 기간들에 따라 설명될 수 있다: 초기화 기간, 기입 기간, 및 유지 기간.
우선, 표시 소자를 초기화하기 위하여 표시 화상을 전환하기 전에 화소부 내의 각 화소의 계조가 초기화 기간에서 동일하게 설정된다. 표시 소자의 초기화는 잔상이 남는 것을 방지한다. 구체적으로, 전기영동 시스템에서, 표시되는 계조는, 표시 소자(705)에 포함된 마이크로캡슐(712)에 의해 각 화소의 표시가 흰색 또는 흑색이 되게끔 조정된다.
본 실시 형태에서는, 흑색을 표시하기 위한 초기화용 비디오 신호가 화소에 입력된 다음, 흰색을 표시하기 위한 초기화용 비디오 신호가 화소에 입력되는 경우의 초기화의 동작을 설명한다. 예를 들어, 전기영동 시스템의 전자 페이퍼에서 화상의 표시가 대향 전극(711) 측에 관하여 실시되는 경우, 우선, 마이크로캡슐(712) 내의 흑색 안료가 대향 전극(711) 측으로 이동하고, 마이크로캡슐(712) 내의 백색 안료가 화소 전극(710) 측으로 이동하도록 표시 소자(705)에 전압이 인가된다. 그 다음, 마이크로캡슐(712) 내의 백색 안료가 대향 전극(711) 측으로 이동하고, 마이크로캡슐(712) 내의 흑색 안료가 화소 전극(710) 측으로 이동하도록 표시 소자(705)에 전압이 인가된다.
또한, 초기화 비디오 신호가 화소에 단 한 번만 입력되는 경우, 초기화 기간 이전에 표시된 계조에 따라 마이크로캡슐(712) 내의 백색 안료와 흑색 안료가 이동을 완료하지 못한다; 따라서, 초기화 기간이 종료한 후에도 화소의 표시에 대한 계조들 간의 차이가 발생하는 것이 가능하다. 따라서, 공통 전압 Vcom에 대해 음의 전압 -Vp가 화소 전극(710)에 복수회 인가되어 흑색이 표시되고 공통 전압 Vcom에 대해 양의 전압 Vp가 화소 전극(710)에 복수회 인가됨으로써 백색이 표시되는 것이 바람직하다.
초기화 기간 이전의 표시에 대한 계조가 각 화소의 표시 소자에 따라 달라지는 경우, 초기화 비디오 신호를 입력하기 위한 최소 횟수도 달라진다. 따라서, 초기화 비디오 신호를 입력하기 위한 횟수는, 초기화 기간 이전의 표시에 대한 계조에 따라 변할 수도 있다. 그 경우, 초기화 비디오 신호가 반드시 입력될 필요가 없는 화소에는, 공통 전압 Vcom이 입력되는 것이 바람직하다.
초기화 비디오 신호인 전압 Vp 또는 전압 -Vp가 화소 전극(710)에 복수회 인가되기 위하여, 다음과 같은 동작 시퀀스가 복수회 실시된다: 선택 신호의 펄스가 각 주사선에 공급되는 기간에서 그 주사선을 포함하는 라인의 화소에, 초기화 비디오 신호가 입력한다. 초기화 비디오 신호인 전압 Vp 또는 전압 -Vp가 화소 전극(710)에 복수회 인가되고, 이로써, 화소들간 계조차가 발생하는 것을 방지하기 위해 마이크로캡슐(712) 내의 백색 안료와 흑색 안료의 이동이 수렴된다. 따라서, 화소부의 화소의 초기화가 실시될 수 있다.
초기화 기간의 각 화소에서, 흑색이 표시된 후 백색이 표시되는 것 대신에, 백색이 표시된 후 흑색이 표시될 수도 있다는 점에 유의한다. 대안으로서, 초기화 기간의 각 화소에서, 백색이 표시된 후 흑색이 표시된다; 그리고, 그 후 백색이 표시될 수도 있다.
또한, 화소부의 모든 화소에 관해 말하자면, 초기화 기간의 개시 타이밍은 반드시 동일할 필요는 없다. 예를 들어, 매 화소, 또는 동일한 라인에 속하는 매 화소 그룹 등에 대해, 초기화 기간의 개시 타이밍이 상이할 수도 있다.
그 다음, 기입 기간에서, 화상 데이터를 갖는 비디오 신호가 화소에 입력된다.
전체 화소부에 화상이 표시되는 경우는, 1 프레임 기간에서, 전압의 펄스가 시프트되고 있는 선택 신호가 모든 주사선에 입력된다. 선택 신호에 펄스가 출현하고 있는 1 라인 기간에서, 화상 데이터를 갖는 비디오 신호가 모든 신호선에 입력된다.
화소 전극(710)에 인가되는 비디오 신호의 전압에 따라, 마이크로캡슐(712) 내의 백색 안료와 흑색 안료가 화소 전극(710) 측 또는 대향 전극(711) 측으로 이동함으로써, 표시 소자(705)는 계조를 표시한다.
기입 기간에서도, 초기화 기간과 같이, 비디오 신호의 전압이 화소 전극(710)에 복수회 인가되는 것이 바람직하다. 따라서, 다음과 같은 동작 시퀀스가 복수회 실시된다: 선택 신호의 펄스가 각 주사선에 공급되는 기간에 그 주사선을 포함하는 라인의 화소에 비디오 신호가 입력된다.
그 다음, 유지 기간에서, 신호선을 통해 모든 화소에 공통 전압 Vcom이 입력되고, 그 후, 선택 신호가 주사선에 입력되지 않거나 비디오 신호가 신호선에 입력되지 않는다. 따라서, 표시 소자(705)에 포함된 마이크로캡슐(712) 내의 백색 안료와 흑색 안료의 위치는, 화소 전극(710)과 대향 전극(711) 사이에 양 또는 음의 전압이 인가되지 않는 한 유지되므로, 표시 소자(705)에 표시되는 계조는 유지된다. 따라서, 기입 기간에 기입된 화상은, 유지 기간에도 유지된다.
전자 페이퍼에 이용되는 표시 소자의 계조를 변화시키는데 필요한 전압은, 액정 표시 장치에 이용되는 액정 소자나, 발광 장치에 이용되는 유기 발광 소자 등의 발광 소자보다 높은 경향이 있다는 점에 유의한다. 따라서, 기입 기간에서, 스위칭 소자로서 역할하는 화소의 트랜지스터(704)의 소스 전극과 드레인 전극 사이의 전위차는 커진다; 그 결과, 오프 전류가 증가되고, 화소 전극(710)의 전위 등락으로 인해 표시의 혼란이 생기기 쉽다. 트랜지스터(704)의 오프 전류에 의해 화소 전극(710)의 전위가 변동하는 것을 방지하기 위해서는, 축적 용량 소자(706)의 용량을 크게 하는 것이 유효하다. 또한, 화소 전극(710)과 대향 전극(711) 사이에 발생되는 전압뿐만 아니라, 신호선(707)과 대향 전극(711) 사이에 발생하는 전압이, 마이크로 캡슐(712)에 인가됨으로써, 표시 소자(705)에 의해 왜곡된 이미지가 표시되는 경우가 있다. 이 왜곡된 이미지의 발생을 방지하기 위해서는, 화소 전극(710)의 면적을 널리 확보하고, 신호선(707)과 대향 전극(711) 사이에 발생하는 전압이 마이크로 캡슐(712)에 인가되는 것을 방지하는 것이 유효하다. 그러나, 상술한 바와 같이, 화소 전극(710)의 전위가 변동하는 것을 방지하기 위해 축적 용량 소자(706)의 용량을 크게 하거나, 또는 표시에 노이즈가 발생하는 것을 방지하기 위해 화소 전극(710)의 면적을 넓게 하면, 기입 기간에 있어서 화소에 공급해야 할 전류값이 높아져 버려서, 비디오 신호의 입력에 시간이 걸려버린다. 본 발명의 한 실시 형태에 따른 전자 페이퍼에서는, 스위칭 소자로서 화소에 이용되고 있는 트랜지스터(704)에 있어서, 산화물 반도체막이 포함하는 결정 영역과 소스 전극 또는 드레인 전극이 접하고 있기 때문에, 산화물 반도체막과 소스 전극 또는 드레인 전극 사이의 접촉 저항이 저감되어, 온 전류 및 전계 효과 이동도를 높일 수 있다. 따라서, 축적 용량 소자(706)의 용량을 크게 하거나, 또는 화소 전극(710)의 면적을 넓게 해도, 화소에의 비디오 신호의 입력을 신속하게 행할 수 있다. 따라서, 기입 기간의 길이를 억제할 수 있고, 표시하는 화상을 스무스하게 절환할 수 있다.
또한, 본 발명의 한 실시 형태에서는, 불순물 농도가 지극히 낮은 산화물 반도체막을, 트랜지스터(704)의 활성층에 이용하고 있다. 따라서, 트랜지스터(704)는, 게이트 전극과 소스 전극 사이의 전압이 거의 0인 상태에 있어서의 오프 전류, 즉 리크 전류가 현저하게 낮다. 이 때문에, 기입 기간에 있어서, 트랜지스터(704)의 소스 전극과 드레인 전극 사이의 전위차가 커져도, 오프 전류를 억제할 수 있고, 화소 전극(710)의 전위의 변동에 기인하는 표시의 혼란이 발생하는 것을 방지할 수 있다. 또한, 스위칭 소자로서 이용되는 화소의 트랜지스터(704)는, 기입 기간에 있어서, 그 소스 전극과 드레인 전극 사이의 전위차가 커지기 때문에, 트랜지스터(704)가 열화되기 쉽다. 그러나, 본 발명의 한 실시 형태에서는, 트랜지스터(704)의 경시 열화에 의한 임계치 전압의 변동을 억제할 수 있으므로, 전자 페이퍼의 신뢰성을 높일 수 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
[실시 형태 5]
도 14a는 액티브 매트릭스 반도체 표시 장치의 블록도의 예를 나타낸다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선이 제공되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되는 복수의 주사선이 제공된다. 주사선과 신호선이 서로 교차하는 각각의 영역에는, 표시 소자를 포함하는 화소가 매트릭스 형태로 제공된다. 또한, 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 콘트롤러 IC라고도 함)에 접속된다.
도 14a에서, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)는 화소부(5301)를 갖춘 하나의 기판(5300) 위에 형성된다. 따라서, 외부에 제공된 구동 회로 등의 부품수가 줄어들므로, 표시 장치의 소형화 뿐만 아니라, 조립 단계나 검사 단계수의 삭감에 의해 비용을 저감할 수 있다. 또한, 기판(5300) 외부에 구동 회로가 제공되면, 배선이 연장될 필요가 있고 배선 접속수가 증가될 것이다; 따라서, 구동 회로가 기판(5300) 위에 제공되어, 배선의 접속수가 저감될 수 있다. 따라서, 구동 회로와 화소부의 불량 접속에 기인하는 수율 저하가 방지될 수 있고, 접속부에서의 낮은 기계적 강도에 기인한 신뢰성 저하가 방지될 수 있다.
예로서, 타이밍 제어 회로(5305)는, 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 주사선 구동 회로용 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급한다는 점에 유의한다. 타이밍 제어 회로(5305)는, 예를 들어, 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. 게다가, 타이밍 제어 회로(5305)는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303) 중 하나는 생략될 수 있다는 점에 유의한다.
도 14b는, 낮은 구동 주파수를 갖는 회로들(예를 들어, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))가 화소부(5301)를 갖춘 하나의 기판(5300) 위에 형성되고, 신호선 구동 회로(5304)는 화소부(5301)를 갖춘 기판과는 상이한 또 다른 기판 위에 형성되는 구조를 나타낸다. 신호선 구동 회로(5304)에서 샘플링 회로에 이용되는 아날로그 스위치 등의 낮은 구동 주파수를 갖는 회로를, 화소부(5301)를 갖춘 하나의 기판(5300) 위에 부분적으로 형성하는 것이 가능하다. 따라서, 시스템-온-패널을 부분적으로 이용함으로써, 불량 접속에 기인하는 수율 저하나 접속부에서의 기계적 강도 저하 등의 전술된 방지와, 조립 단계나 검사 단계수의 삭감에 기인한 비용 저감을 어느 정도 얻을 수 있다. 또한, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 모두 하나의 기판 위에 형성되는 시스템-온-패널에 비해, 높은 구동 주파수를 갖는 회로의 성능을 높일 수 있고, 단결정 반도체를 이용하는 경우에는 실현하기 어려운 넓은 면적을 갖는 화소부를 형성할 수 있다.
그 다음, n채널 트랜지스터를 이용한 신호선 구동 회로의 구조를 이하에 설명한다.
도 15a에 나타낸 신호선 구동 회로는 시프트 레지스터(5601) 및 샘플링 회로(5602)를 포함한다. 샘플링 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은, 복수의 n채널 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다.
스위칭 회로(5602_1)를 예로서 이용하여 신호선 구동 회로의 접속 관계를 설명한다. 이하에서, 트랜지스터의 소스 전극과 드레인 전극 중 하나는 제1 단자라 부르고, 다른 단자는 제2 단자라 부른다는 점에 유의한다.
트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각의 배선(5604_1 내지 5604_k)에 접속된다. 배선(5604_1 내지 5604_k)의 각각에는 비디오 신호가 입력된다. 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각의 신호선(S1 내지 Sk)에 접속된다. 트랜지스터(5603_1 내지 5603_k)의 게이트 전극은 시프트 레지스터(5601)에 접속된다.
시프트 레지스터(5601)는, 하이 레벨(H-레벨) 전압을 갖는 타이밍 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력함으로써 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 각 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉, 트랜지스터(5603_1 내지 5603_k)의 스위칭을 이용하여 배선(5604_1 내지 5604_k)의 각 전위를 신호선(S1 내지 Sk)에 공급할지의 여부를 제어하는 기능을 갖는다.
그 다음, 도 15a의 신호선 구동 회로의 동작을 도 15b의 타이밍도를 참조하여 설명한다. 도 15b는, 시프트 레지스터(5601)로부터 각 배선(5605_1 내지 5605_N)에 입력되는 타이밍 신호(Sout_1 내지 Sout_N)와 각 배선(5604_1 내지 5604_k)에 입력되는 비디오 신호(Vdata_1 내지 Vdata_k)의 타이밍 차트를 예로서 나타낸다.
신호선 구동 회로의 1 동작 기간은 표시 장치에서 1 라인 기간에 대응한다는 점에 유의한다. 도 15b에서는, 1 라인 기간이 기간(T1 내지 기간 TN)으로 분할되어 있는 경우를 나타내고 있다. 기간(T1 내지 TN) 각각은, 선택된 행의 한 화소 내에 비디오 신호를 기입하기 위한 기간이다.
기간(T1 내지 TN)에서, 시프트 레지스터(5601)는 H-레벨 타이밍 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들어, 기간 T1에서, 시프트 레지스터(5601)는 H 레벨 신호를 배선(5605_1)에 출력한다. 따라서, 스위칭 회로(5602_1)에 포함된 트랜지스터(5603_1 내지 5603_k)는 온이 되어, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 서로 전기적으로 접속된다. 그 경우, 각 배선(5604_1 내지 5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각 트랜지스터(5603_1 내지 5603_k)를 통해 제1 열 내지 제k 열의 선택된 행의 각 화소에 입력된다. 따라서, 기간(T1 내지 TN)에서, 비디오 신호가 k개 열마다 선택된 행의 화소들에 순차적으로 기입된다.
복수의 열마다 비디오 신호를 화소에 기입함으로써, 비디오 신호의 수 또는 배선의 수를 줄일 수 있다. 따라서, 콘트롤러 등의 외부 회로와의 접속수를 줄일 수 있다. 복수의 열마다 비디오 신호를 화소에 기입함으로써, 기입 시간이 연장될 수 있고 비디오 신호의 불충분한 기입이 방지될 수 있다.
그 다음, 도 16a 및 도 16b와 도 17a 및 도 17b를 참조하여, 신호선 구동 회로 또는 주사선 구동 회로에 이용되는 시프트 레지스터의 한 실시 형태를 설명한다.
시프트 레지스터는, 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)(N은 3이상의 자연수)를 포함한다(도 16a 참조). 제1 배선(11), 제2 배선(12), 제3 배선(13), 및 제4 배선(14)으로부터 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에, 각각, 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3), 및 제4 클록 신호(CK4)가 공급된다. 제1 펄스 출력 회로(10_1)에는 제5 배선(15)으로부터의 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 또한, 2단째 또는 그 이후 단의 제n 펄스 출력 회로(10_n) (n은, 2이상 N이하의 자연수)에는, 전단의 펄스 출력 회로(10_(n-1))로부터의 신호(전단 신호 OUT(n-1)라고 함)(n은 2이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)보다 2단 후단인 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지 방식으로, 2단째 또는 그 이후 단의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)보다 2단 후단인 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로는, 각 후단의 펄스 출력 회로 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR))와, 다른 회로 등에 입력하기 위한 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 16a에 도시된 바와 같이, 시프트 레지스터의 최종 2개 단에는, 후단 신호 OUT(n+2)가 입력되지 않는다; 따라서, 예로서, 제2 스타트 펄스(SP2), 제3 스타트 펄스(SP3)가 입력될 수 있다는 점에 유의한다.
클록 신호(CK)는 규칙적 간격으로 H 레벨과 L 레벨(저 레벨 전압) 사이에서 교대하는 신호임에 유의한다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 1/4 주기만큼 순차적으로 지연된다. 본 실시 형태에서는, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용함으로써, 펄스 출력 회로 구동의 제어 등이 실시된다.
제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는, 제1 배선 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속된다. 예를 들어, 도 16a에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되며, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되며, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속된다.
제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 포함한다(도 16b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고; 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고; 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고; 제4 입력 단자(24)에 스타트 펄스가 입력되고; 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고; 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고; 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다.
그 다음, 펄스 출력 회로의 구체적인 회로 구조의 예를 도 17a를 참조하여 설명한다.
펄스 출력 회로 각각은 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다(도 17a 참조). 전술된 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에도, 제1 고전원 전위(VDD)가 공급되는 전원선(51), 제2 고전원 전위(VCC)가 공급되는 전원선(52), 및 저전원 전위(VSS)가 공급되는 전원선(53)으로부터 제1 내지 제13 트랜지스터(31 내지 43)에 신호 또는 전원 전위가 공급된다. 여기서, 도 17a에 나타낸 전원선들의 전원 전위들간의 관계는 다음과 같다: 제1 전원 전위(VDD)는 제2 전원 전위(VCC)보다 높거나 같고, 제2 전원 전위(VCC)는 제3 전원 전위(VSS)보다 높다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 일정한 간격으로 반복적으로 H-레벨 신호와 L-레벨 신호가 되는 신호이다. 클록 신호가 H 레벨일 때 전위는 VDD이고, 클록 신호가 L 레벨 때 전위는 VSS이다. 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게 함으로써, 트랜지스터의 동작에 악영향을 미치지 않고 트랜지스터의 게이트 전극에 인가되는 전위가 낮아질 수 있고, 트랜지스터의 임계 전압의 변화를 저감하고, 트랜지스터의 열화를 억제할 수 있다.
도 17a에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트 전극은 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다.
도 17a에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속점은 노드 A라고 부른다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 부분은 노드 B라 언급된다(도 17a 참조).
도 17b는 도 17a에 나타낸 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍도이다.
도 17a에 나타낸 바와 같이, 게이트에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)의 제공은, 부트스트랩 동작의 전후에서 다음과 같은 이점을 갖는다.
게이트 전극에 제2 고 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승함에 따라, 제1 트랜지스터(31)의 제2 단자인 소스의 전극의 전위가 제1 전원 전위(VDD)보다 높은 값으로 상승한다. 그 다음, 제1 트랜지스터(31)의 제1 단자, 즉, 그 전원선(51) 측이 소스 전극으로서 역할하게 된다. 결과적으로, 제1 트랜지스터(31)에서, 게이트 전극과 소스 전극 사이, 및 게이트 전극과 드레인 전극 사이에는 높은 바이어스 전압이 인가되어 큰 스트레스가 가해지므로, 이것은 트랜지스터의 열화를 야기할 수 있다. 게이트 전극에 제2 전원 전위(VCC)가 인가되는 제9 트랜지스터(39)의 제공에 의해, 부트스트랩 동작에 의해 노드 A의 전위가 상승하더라도 제1 트랜지스터(31)의 제2 단자의 전위 상승이 방지될 수 있다. 즉, 제9 트랜지스터(39)의 제공은, 제1 트랜지스터(31)의 게이트 전극과 소스 전극 사이에 인가되는 음의 바이어스 전압의 레벨을 낮출 수 있다. 따라서, 본 실시 형태의 회로 구조에 의해, 제1 트랜지스터(31)의 게이트 전극과 소스 전극 사이에 인가되는 음의 바이어스 전압이 저감될 수 있어서, 스트레스에 기인한 제1 트랜지스터(31)의 열화가 억제될 수 있다.
제9 트랜지스터의 제1 단자와 제2 단자를 통해 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 접속되도록 제9 트랜지스터(39)가 제공된다. 본 실시 형태에서 복수의 펄스 출력 회로를 포함하는 시프트 레지스터가 주사선 구동 회로보다 많은 수의 단을 갖는 신호선 구동 회로에 포함되는 경우, 제9 트랜지스터(39)를 생략할 수 있고, 이것은 트랜지스터 개수를 줄일 수 있다는 점에서 유익하다는 점에 유의한다.
제1 내지 제13 트랜지스터(31 내지 43)의 활성층에 산화물 반도체가 이용된다; 따라서, 트랜지스터의 오프 전류가 저감될 수 있고, 온 전류 및 전계 효과 이동도가 증가될 수 있으며, 트랜지스터의 열화의 정도가 저감될 수 있다; 따라서, 회로의 오동작이 감소될 수 있다는 점에 유의한다. 게이트 전극에 고전위를 인가한 산화물 반도체를 이용하여 형성된 트랜지스터의 열화의 정도는, 아몰퍼스 실리콘을 이용하여 형성된 트랜지스터보다 작다. 따라서, 제2 전원 전위(VCC)가 공급되는 전원선에 제1 전원 전위(VDD)를 공급하더라도, 유사한 동작이 실시될 수 있고, 회로에 제공되는 전원선의 수를 저감할 수 있어서, 회로가 소형화될 수 있다.
제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클록 신호와, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클록 신호가, 각각 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 공급되도록 접속 관계가 변하더라도 상기와 유사한 기능이 얻어진다. 도 17a에 도시된 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온인 상태가, 제7 트랜지스터(37)는 오프이고 제8 트랜지스터(38)는 온인 상태를 거쳐, 제7 트랜지스터(37)는 오프이고 제8 트랜지스터(38)는 오프인 상태로 변하면, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하에 의해 야기되는 노드 B에서의 전위 저하가, 제7 트랜지스터(37)의 게이트 전극의 전위 저하와 제8 트랜지스터(38)의 전위 전하로 인해 두 번 야기된다는 점에 유의한다. 반면, 도 17a에 나타낸 시프트 레지스터에서 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 모두가 온인 다음, 제7 트랜지스터(37)가 온이고 제8 트랜지스터(38)가 오프인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 변하면, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 감소에 의해 야기되는 노드 B에서의 전위 저하는 제8 트랜지스터(38)의 게이트 전극의 전위 저하에 의해 한 번만 야기된다. 결과적으로, 클록 신호(CK3)가 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되고, 클록 신호(CK2)가 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 접속 관계가 바람직하다. 이것은, 노드 B의 전위 변화 횟수를 저감하고 노이즈를 저감할 수 있기 때문이다.
이런 방식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위가 L 레벨로 유지되는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급됨으로써, 펄스 출력 회로의 오동작이 억제될 수 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
[실시 형태 6]
본 발명의 한 실시 형태에 따른 액정 표시 장치에서, 낮은 오프 전류를 갖는 신뢰성이 높은 트랜지스터가 이용된다; 따라서, 높은 가시성과 높은 신뢰성이 얻어진다. 실시 형태 6에서는, 본 발명의 한 실시 형태에 따른 액정 표시 장치의 구조를 설명한다.
도 18은 본 발명의 한 실시 형태에 따른 액정 표시 장치의 화소의 단면도를 예로서 나타낸다. 도 18에 나타낸 트랜지스터(1401)는, 절연면 위에 형성된 게이트 전극(1402), 게이트 전극(1402) 위의 게이트 절연막(1403), 게이트 절연막(1403) 위에 있고 게이트 전극(1402)과 중첩하는 산화물 반도체막(1404), 산화물 반도체막(1404) 위에 적층되고 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 도전막(1406a 및 1406b)을 갖는다. 또한, 트랜지스터(1401)는 산화물 반도체막(1404) 위에 형성된 절연막(1407)을 구성요소로서 포함할 수도 있다. 절연막(1407)은, 게이트 전극(1402), 게이트 절연막(1403), 산화물 반도체막(1404), 및 도전막(1406a 및 1406b)을 덮도록 형성된다. 산화물 반도체막(1404)은, 비정질 영역(1430)과, 비정질 영역(1430) 위에 결정 영역(1431)을 포함한다. 결정 영역(1431)은 도전막(1406a) 및 도전막(1406b)과 접하고 있다.
절연막(1407) 위에는 절연막(1408)이 형성된다. 절연막(1407) 및 절연막(1408)의 일부에는 개구가 제공되고, 개구에서 도전막(1406b)과 접하도록 화소 전극(1410)이 형성된다.
또한, 절연막(1408) 위에는 액정 소자의 셀 갭을 제어하기 위한 스페이서(1417)가 형성된다. 스페이서(1417)는 절연막을 적절한 형상으로 에칭함으로써 형성될 수 있다. 대안으로서, 셀 갭은 절연막(1408) 위에 필러(filler)를 분산시킴으로써 제어될 수도 있다.
화소 전극(1410) 위에는 배향막(1411)이 형성된다. 또한, 화소 전극(1410)과 대향하는 위치에 대향 전극(1413)이 제공되고, 화소 전극(1410)에 가까운 대향 전극(1413) 측에는 배향막(1414)이 형성된다. 배향막(1411)과 배향막(1414)은 폴리이미드 또는 폴리비닐 알코올 등의 유기 수지를 이용하여 형성될 수 있다. 액정 분자를 소정 방향으로 배향시키기 위해 그 표면에는 러빙(rubbing) 등의 배향 처리가 실시된다. 러빙은, 배향막에 압력을 가하면서 나일론 등의 옷감으로 휘감은 롤러를 회전시켜 배향막의 표면을 소정 방향으로 러빙함으로써 실시될 수 있다. 산화 실리콘 등의 무기 재료를 이용하여 배향 처리 없이 증착법에 의해 배향 특성을 갖는 배향막(1411 및 1414)을 형성하는 것도 가능하다는 점에 유의한다.
또한, 화소 전극(1410)과 대향 전극(1413) 사이의 밀봉재(1416)에 의해 둘러싸이는 영역에는 액정(1415)이 제공된다. 액정(1415)의 주입은 디스펜서법(적하법) 또는 딥핑법(펌핑법)에 의해 실시될 수도 있다. 밀봉재(1416)에는 필러가 혼합될 수도 있다.
화소 전극(1410), 대향 전극(1413), 및 액정(1415)을 이용하여 형성되는 액정 소자는, 특정의 파장 영역에서 광을 통과시킬 수 있는 컬러 필터와 중첩할 수도 있다. 컬러 필터는, 대향 전극(1413)을 갖춘 기판(대향 기판)(1420) 위에 형성될 수도 있다. 컬러 필터는, 안료를 분산시킨 아크릴계 수지 등의 유기 수지를 기판(1420)에 적용한 후 포토리소그래피에 의해 선택적으로 형성될 수 있다. 대안으로서, 컬러 필터는, 안료를 분산시킨 폴리이미드계 수지를 기판(1420)에 적용한 후 에칭에 의해 선택적으로 형성될 수 있다. 대안으로서, 컬러 필터는 잉크젯법 등의 액적 토출법(droplet discharge method)에 의해 선택적으로 형성될 수 있다.
광을 차단할 수 있는 차광막이 화소들 사이에 형성되어, 액정(1415)의 배향에 있어서 화소들간의 격차로 인한 경사결함(disclination)이 시인되는 것이 방지된다. 차광막은, 카본 블랙이나 저-원자가(low valent) 산화 티타늄 등의 흑색 안료를 포함하는 유기 수지를 이용하여 형성될 수 있다. 대안으로서, 차광막은 크롬을 이용한 막을 이용하여 형성될 수도 있다.
화소 전극(1410)과 대향 전극(1413)은, 예를 들어, 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 인듐 주석 산화물(ITO), 산화 아연(ZnO), 인듐 아연 산화물(IZO), 또는 갈륨-도핑된 산화 아연(GZO) 등의 투명 도전 재료를 이용하여 형성될 수 있다. 실시 형태 6에서는 화소 전극(1410) 및 대향 전극(1413)에 대해 투광성 도전막을 이용함으로써 투과형 액정 소자를 제조하는 예를 설명하지만, 본 발명의 한 실시 형태는 이 구조로 한정되지 않는다. 본 발명의 한 실시 형태에 따른 액정 표시 장치는, 반투과형 액정 표시 장치 또는 반사형 액정 표시 장치일 수도 있다.
실시 형태 6에서는 TN(twisted nematic) 모드의 액정 표시 장치를 설명하지만, 본 발명의 트랜지스터는, VA(vertical alignment) 모드, OCB(optically compensated birefringence) 모드, IPS(in-plane-switching) 모드 등의 다른 액정 표시 장치에 대해서도 이용될 수 있다.
대안으로서, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정이 이용될 수도 있다. 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도가 상승됨에 따라 콜레스테릭상(cholesteric phase)이 등방상(isotropic phase)으로 변화되기 직전에 생성되는 상이다. 블루상은 좁은 온도 범위에서만 생성되기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 카이럴제를 포함하는 액정 조성물이 액정(1415)에 이용된다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 10 μsec 이상 100 μsec 이하의 짧은 응답 시간을 가지며, 광학적으로 등방성이다; 따라서, 배향 처리가 불필요하고 시야각 의존성이 작다.
도 19는 본 발명의 액정 표시 장치의 구조를 도시하는 사시도의 예이다. 도 19에 나타낸 액정 표시 장치에는, 한 쌍의 기판 사이에 액정 소자가 형성된 액정 패널(1601); 제1 확산판(1602); 프리즘 시트(1603); 제2 확산판(1604); 도광판(1605); 반사판(1606); 광원(1607); 및 회로 기판(1608)이 제공된다.
액정 패널(1601), 제1 확산판(1602), 프리즘 시트(1603), 제2 확산판(1604), 도광판(1605), 및 반사판(1606)이 순차적으로 적층된다. 광원(1607)은 도광판(1605)의 단부에 제공된다. 도광판(1605) 내부에서 확산되는 광원(1607)으로부터의 광은, 제1 확산판(1602), 프리즘 시트(1603), 및 제2 확산판(1604)으로 인해 균일하게 액정 패널(1601)에 조사된다.
본 실시 형태에서는 제1 확산판(1602)과 제2 확산판(1604)이 이용되고 있지만, 확산판의 수는 이것으로 한정되지 않는다. 확산판의 수는 하나이거나, 3개 이상일 수도 있다. 확산판은 도광판(1605)과 액정 패널(1601) 사이에 제공되는 한 허용가능하다. 따라서, 확산판은, 프리즘 시트(1603) 보다 액정 패널(1601)에 가까운 측에만 제공되거나, 프리즘 시트(1603) 보다 도광판(1605)에 가까운 측에만 제공될 수도 있다.
또한, 프리즘 시트(1603)의 단면은 도 19에 나타낸 톱니 형상으로 한정되지 않는다. 프리즘 시트(1603)는, 도광판(1605)으로부터의 광을 액정 패널(1601) 측에 집광할 수 있기만 한다면 임의의 형상을 가질 수도 있다.
회로 기판(1608)에는, 액정 패널(1601)에 입력되는 각종 신호를 생성하는 회로, 신호를 처리하는 회로 등이 제공된다. 도 19에서, 회로 기판(1608)과 액정 패널(1601)은 FPC(flexible printed circuit)(1609)를 통해 서로 접속된다. 회로는 COG(chip on glass)법을 이용하여 액정 패널(1601)에 접속되거나, 회로의 일부가 COF(chip on film)법을 이용하여 FPC(1609)에 접속될 수도 있다는 점에 유의한다.
도 19는, 회로 기판(1608)에 광원(1607)의 구동을 제어하는 제어 회로가 제공되고, 제어 회로와 광원(1607)이 FPC(1610)를 통해 서로 접속되고 있는 예를 나타내고 있다. 전술된 제어 회로는 액정 패널(1601) 위에 형성될 수도 있다는 점에 유의한다. 그 경우, 액정 패널(1601)과 광원(1607)은 FPC 등을 통해 서로 접속된다.
도 19는 액정 패널(1601)의 단부에 광원(1607)이 제공되어 있는 엣지-라이트형(edge-light type) 광원을 나타내고 있지만, 본 발명의 액정 표시 장치는 액정 패널(1601)의 바로 아래에 광원(1607)이 제공되는 직하형(direct type)일 수도 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
[실시 형태 7]
실시 형태 7에서는, 본 발명의 한 실시 형태에 따른 트랜지스터를 화소에 이용하는 발광 장치의 구조를 설명한다. 본 실시 형태에서는, 발광 소자를 구동하기 위한 트랜지스터가 n채널 트랜지스터인 경우의 화소의 단면 구조를 도 20a 내지 도 20c를 참조하여 설명한다. 도 20a 내지 도 20c에서는 제1 전극이 캐소드이고 제2 전극이 애노드인 경우를 설명하지만, 제1 전극이 애노드이고 제2 전극이 캐소드일 수도 있다.
도 20a는, 트랜지스터(6031)로서 n채널 트랜지스터가 이용되고, 발광 소자(6033)로부터 방출된 광이 제1 전극(6034) 측으로부터 추출되는 경우의 화소의 단면도이다. 트랜지스터(6031)는 절연막(6037)으로 덮이고, 절연막(6037) 위에는 개구를 갖는 격벽(6038)이 형성된다. 격벽(6038)의 개구에서, 제1 전극(6034)이 부분적으로 노출되고, 개구에서 제1 전극(6034), 전계 발광층(6035), 및 제2 전극(6036)이 순차적으로 적층된다.
제1 전극(6034)은 광을 투과시키는 재료를 이용하여 형성되거나 광을 투과시키는 두께로 형성되고, 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등의 낮은 일 함수를 갖는 재료를 이용하여 형성될 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이러한 금속을 포함하는 합금(예를 들어, Mg:Ag, Al:Li, 또는 Mg:In), 및 이러한 재료의 화합물(예를 들어, 불화 칼슘 또는 질화 칼슘), 또는 Yb나 Er 등의 희토류 금속이 이용될 수 있다. 또한, 전자 주입층이 제공되는 경우, 알루미늄층 등의 다른 도전층이 이용될 수도 있다. 그 다음, 제1 전극(6034)이 광을 투과시키는 두께(바람직하게는, 약 5㎚ 내지 30㎚)로 형성된다. 또한, 광이 투과하는 두께를 갖는 전술된 도전막의 위 또는 아래에 접하도록 투광성 산화물 도전 재료로 이루어진 투광성 도전층의 형성에 의해, 제1 전극(6034)의 시트 저항이 억제될 수도 있다. 대안으로서, 제1 전극(6034)은, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 인듐 아연 산화물(IZO), 또는 갈륨-도핑된 산화 아연(GZO) 등의 또 다른 투광성 산화물 도전 재료로 이루어진 도전막만을 이용하여 형성될 수도 있다. 또한, ITSO에, 또는 산화 실리콘을 포함하는 인듐 산화물에, 2% 내지 20%의 산화 아연(ZnO)을 혼합한 혼합물이 이용될 수도 있다. 투광성 산화물 도전 재료를 이용하는 경우, 전계 발광층(6035)에 전자 주입층을 제공하는 것이 바람직하다.
제2 전극(6036)은 광을 반사 또는 차단하는 재료를 이용하여 형성되거나 광을 반사 또는 차단하는 두께로 형성되고, 애노드로서 이용하는데 적합한 재료를 이용하여 형성될 수 있다. 예를 들어, 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등의 하나 이상을 포함하는 단층막; 질화 티타늄을 주성분으로서 포함하는 질화 티타늄막과 알루미늄을 주성분으로서 포함하는 막의 적층; 질화 티타늄막, 알루미늄을 주성분으로 포함하는 막, 및 질화 티타늄막의 3층 구조 등이 제2 전극(6036)에 이용될 수 있다.
전계발광층(6035)은 단층 또는 복수의 층을 이용하여 형성된다. 전계 발광층(6035)이 복수의 층으로 형성되면, 캐리어 수송 특성의 관점에서 이들 층들은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류될 수 있다. 전계 발광층(6035)이, 발광층 외에도, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 중 적어도 하나를 포함하는 경우, 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 및 정공 주입층이 순차적으로 제1 전극(6034) 위에 적층된다. 서로 인접한 층들 사이의 경계선은 반드시 명확한 필요는 없고, 층들을 형성하는 재료가 혼합되어 있기 때문에 경계가 불명확한 경우도 있을 수 있다는 점에 유의한다. 각 층은 유기 재료 또는 무기 재료를 이용하여 형성될 수도 있다. 유기 재료로서, 고분자계 재료, 중분자계 재료, 및 저분자계 재료 중 임의의 재료가 이용될 수 있다. 중분자계 재료는 구조 단위의 반복수(중합도)가 약 2 내지 20인 저중합체에 대응한다는 점에 유의한다. 정공 주입층과 정공 수송층 간의 구별은 항상 분명한 것은 아니고, 정공 수송성(정공 이동도)이 특히 중요한 특성이라는 의미에서 이들은 동일하다. 편의상, 애노드와 접하는 층을 정공 주입층이라 부르고, 정공 주입층에 접하는 층을 정공 수송층이라고 부른다. 마찬가지가 전자 수송층 및 전자 주입층에 대해서도 적용된다; 캐소드에 접하는 층을 전자 주입층이라고 부르고, 전자 주입층에 접하는 층을 전자 수송층이라고 부른다. 일부 경우에, 발광층은 전자 수송층으로서도 기능하기 때문에, 발광성 전자 수송층이라고도 불린다.
도 20a에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(6033)로부터 방출된 광은 제1 전극(6034) 측으로부터 추출될 수 있다.
그 다음, 트랜지스터(6041)로서 n채널 트랜지스터가 이용되고, 발광 소자(6043)로부터 방출된 광이 제2 전극(6046) 측으로부터 추출되는 경우의 화소의 단면도가 도 20b에 나타나 있다. 트랜지스터(6041)는 절연막(6047)으로 덮이고, 절연막(6047) 위에는 개구를 갖는 격벽(6048)이 형성된다. 격벽(6048)의 개구에서, 제1 전극(6044)이 부분적으로 노출되고, 개구에서 제1 전극(6044), 전계 발광층(6045), 및 제2 전극(6046)이 순차적으로 적층된다.
제1 전극(6044)은 광을 반사하거나 차단하는 재료를 이용하여 형성되거나 광을 반사하거나 차단하는 두께로 형성되고, 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등의 낮은 일 함수를 갖는 재료를 이용하여 형성될 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이러한 금속을 포함하는 합금(예를 들어, Mg:Ag, Al:Li, 또는 Mg:In), 및 이러한 재료의 화합물(예를 들어, 불화 칼슘 또는 질화 칼슘), 또는 Yb나 Er 등의 희토류 금속이 이용될 수 있다. 또한, 전자 주입층이 제공되는 경우, 알루미늄막 등의 다른 도전막이 이용될 수도 있다.
제2 전극(6046)은 광을 투과하는 재료를 이용하여 형성되거나 광을 투과하는 두께로 형성되고, 애노드로서 이용하는데 적합한 재료를 이용하여 형성된다. 예를 들어, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 인듐 아연 산화물(IZO), 또는 갈륨-도핑된 산화 아연(GZO) 등의 또 다른 투광성 산화물 도전 재료가 제2 전극(6046)에 이용될 수 있다. 또한, ITSO에, 또는 산화 실리콘을 포함하는 인듐 산화물에, 2% 내지 20%의 산화 아연(ZnO)을 혼합한 혼합물이 제2 전극(6046)에 이용될 수도 있다. 또한, 전술된 투광성 산화물 도전 재료 외에도, 질화 티타늄, 질화 지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등의 하나 이상을 포함하는 단층막; 질화 티타늄을 주성분으로서 포함하는 막과 알루미늄을 주성분으로서 포함하는 막의 적층; 질화 티타늄막, 알루미늄을 주성분으로 포함하는 막, 및 질화 티타늄막의 3층 구조 등이 제2 전극(6046)에 이용될 수 있다. 그러나, 투광성 산화물 도전 재료 이외의 재료를 이용하는 경우, 제2 전극(6046)은 광이 투과하는 두께(바람직하게는, 약 5㎚ 내지 30㎚)로 형성된다.
전계 발광층(6045)은 도 20a의 전계 발광층(6035)과 유사한 방식으로 형성될 수 있다.
도 20b에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(6043)로부터 방출된 광은 제2 전극(6046) 측으로부터 추출될 수 있다.
그 다음, 트랜지스터(6051)로서 n채널 트랜지스터가 이용되고, 발광 소자(6053)로부터 방출된 광이 제1 전극(6054) 및 제2 전극(6056) 측으로부터 추출되는 경우의 화소의 단면도가 도 20c에 나타나 있다. 트랜지스터(6051)는 절연막(6057)으로 덮이고, 절연막(6057) 위에는 개구를 갖는 격벽(6058)이 형성된다. 격벽(6058)의 개구에서, 제1 전극(6054)이 부분적으로 노출되고, 개구에서 제1 전극(6054), 전계 발광층(6055), 및 제2 전극(6056)이 순차적으로 적층된다.
제1 전극(6054)은 도 20a의 제1 전극(6034)과 유사한 방식으로 형성될 수 있다. 제2 전극(6056)은 도 20b의 제2 전극(6046)과 유사한 방식으로 형성될 수 있다. 전계발광층(6055)은 도 20a의 전계발광층(6035)과 유사한 방식으로 형성될 수 있다.
도 20c에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(6053)로부터 방출된 광은 제1 전극(6054) 측 및 제2 전극(6056) 측 양쪽 모두로부터 추출될 수 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
[예 1]
본 발명의 한 실시 형태에 따른 반도체 장치가 이용되어, 신뢰성이 높은 전자 장치, 낮은 소비 전력을 갖는 전자 장치, 및 고속 구동의 전자 장치가 제공될 수 있다. 또한, 본 발명의 한 실시 형태에 따른 반도체 표시 장치가 이용되어, 신뢰성이 높은 전자 장치, 높은 가시성을 갖는 전자 장치, 및 낮은 소비 전력을 갖는 전자 장치가 제공될 수 있다. 특히, 지속적으로 전력을 받기 어려운 휴대용의 전자 장치의 경우, 본 발명의 한 실시 형태에 따른 낮은 소비 전력을 갖는 반도체 장치 또는 반도체 표시 장치가 그 장치의 구성요소에 추가됨으로써, 연속 사용 시간이 길어지는 이점을 얻을 수 있다. 또한, 낮은 오프 전류를 갖는 트랜지스터의 이용에 의해, 높은 오프 전류를 보상하는데 필요한 용장 회로(redundant circuit) 설계가 불필요하다; 따라서, 반도체 장치에 이용되는 집적 회로의 집적도를 높일 수 있고, 고성능 반도체 장치가 형성될 수 있다.
또한, 본 발명의 반도체 장치에서는, 제조 공정에서의 열 처리의 온도가 억제될 수 있다; 따라서, 유리보다 내열성이 낮은 플라스틱 등의 가요성 합성 수지를 이용하여 형성된 기판 위에 박막 트랜지스터가 형성되는 경우에도 우수한 특성을 갖는 신뢰성이 높은 트랜지스터가 형성될 수 있다. 따라서, 본 발명의 한 실시 형태에 따른 제조 방법을 이용하여, 신뢰성이 높고, 경량이며, 유연한 반도체 장치가 제공될 수 있다. 플라스틱 기판의 예로서는, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(polycarbonate)(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 포리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리 초산비닐, 아크릴 수지 등이 포함된다.
본 발명의 한 실시 형태에 따른 반도체 장치는, 표시 장치, 랩톱, 또는 기록 매체를 갖춘 화상 재생 장치(대표적으로는, DVD 등의 기록 매체의 콘텐츠를 재생하고, 그 재생된 화상을 표시하기 위한 디스플레이를 갖는 장치)에 이용될 수 있다. 상기 외에, 본 발명의 실시 형태에 따른 반도체 장치를 구비할 수 있는 전자 장치로서는, 휴대 전화, 휴대형 게임기, 휴대형 정보 단말, 전자서적 리더, 비디오 카메라, 디지털 카메라, 고글 타입 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 오디오 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 21a 내지 도 21f는 이들 전자 장치들의 구체적인 예를 나타낸다.
도 21a는, 하우징(7001), 표시부(7002) 등을 포함하는 전자서적 리더를 나타낸다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7002)에 이용되어, 신뢰성이 높은 전자서적 리더, 높은 가시성으로 화상을 표시할 수 있는 전자서적 리더, 및 낮은 소비 전력을 갖는 전자서적 리더가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 전자서적 리더의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 전자서적 리더, 낮은 소비 전력을 갖는 전자서적 리더, 고속 구동의 전자서적 리더, 및 고성능 전자서적 리더가 제공될 수 있다. 가요성 기판이 이용되면, 반도체 장치 및 반도체 표시 장치는 유연성을 가질 수 있어서, 유연하고 경량의 사용자 친화형 전자서적 리더가 제공될 수 있다.
도 21b는 하우징(7011), 표시부(7012), 및 지지대(7013) 등을 포함하는 표시 장치를 나타낸다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7012)에 이용되어, 신뢰성이 높은 표시 장치, 높은 가시성으로 화상을 표시할 수 있는 표시 장치, 및 낮은 소비 전력을 갖는 표시 장치가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 표시 장치의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 표시 장치, 낮은 소비 전력을 갖는 표시 장치, 고속 구동의 표시 장치, 및 고성능 표시 장치가 제공될 수 있다. 표시 장치는, 퍼스널 컴퓨터용, 텔레비전 방송 수신용, 및 광고 표시용의 표시 장치 등의, 정보를 표시하기 위한 임의 종류의 표시 장치를 그 범주에 포함한다.
도 21c는 하우징(7021), 표시부(7022) 등을 포함하는 표시 장치를 나타낸다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7022)에 이용되어, 신뢰성이 높은 표시 장치, 높은 가시성으로 화상을 표시할 수 있는 표시 장치, 및 낮은 소비 전력을 갖는 표시 장치가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 표시 장치의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 표시 장치, 낮은 소비 전력을 갖는 표시 장치, 및 고성능 표시 장치가 제공될 수 있다. 가요성 기판이 이용되면, 반도체 장치 및 반도체 표시 장치는 유연성을 가질 수 있어서, 유연하고 경량의 사용자 친화형 표시 장치가 제공될 수 있다. 따라서, 도 21c에 나타낸 바와 같이, 표시 장치는 천 등에 고정시켜 사용될 수 있고, 표시 장치의 응용의 범위가 극적으로 넓어진다.
도 21d는, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 포함하는 휴대형 게임기를 나타낸다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7033) 및 표시부(7034)에 이용되어, 신뢰성이 높은 휴대형 게임기, 높은 가시성으로 화상을 표시할 수 있는 휴대형 게임기, 및 낮은 소비 전력을 갖는 휴대형 게임기가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 휴대형 게임기의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 휴대형 게임기, 낮은 소비 전력을 갖는 휴대형 게임기, 및 고성능 휴대형 게임기가 제공될 수 있다. 도 21d에 나타낸 휴대형 게임기는 2개의 표시부(7033 및 7034)를 포함하고 있지만, 휴대형 게임기에 포함되는 표시부의 수는 2개로 한정되지 않는다.
도 21e는, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 포함하는 휴대 전화를 나타낸다. 수광부(7046)에서 수신된 광은 전기 신호로 변환됨으로써, 외부의 화상이 다운로드될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7042)에 이용되어, 신뢰성이 높은 휴대 전화, 높은 가시성으로 화상을 표시할 수 있는 휴대 전화, 및 낮은 소비 전력을 갖는 휴대 전화가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 휴대 전화의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 휴대 전화, 낮은 소비 전력을 갖는 휴대 전화, 고속 구동의 휴대 전화, 및 고성능 휴대 전화가 제공될 수 있다.
도 21f는, 하우징(7051), 표시부(7052), 및 조작 키(7053) 등을 포함하는 휴대 정보 단말기를 나타낸다. 도 21f에 나타낸 휴대 정보 단말기의 하우징(7051)에는 모뎀이 통합될 수도 있다. 본 발명의 한 실시 형태에 따른 반도체 표시 장치는 표시부(7052)에 이용되어, 신뢰성이 높은 휴대 정보 단말기, 높은 가시성으로 화상을 표시할 수 있는 휴대 정보 단말기, 및 낮은 소비 전력을 갖는 휴대 정보 단말기가 제공될 수 있다. 본 발명의 한 실시 형태에 따른 반도체 장치는 휴대 정보 단말기의 구동 제어를 위한 집적 회로에 이용되어, 신뢰성이 높은 휴대 정보 단말기, 낮은 소비 전력을 갖는 휴대 정보 단말기, 고속 구동의 휴대 정보 단말기, 및 고성능 휴대 정보 단말기가 제공될 수 있다.
본 실시 형태는 전술된 실시 형태들과 적절히 조합됨으로써 구현될 수 있다.
본 출원은 2009년 12월 4일 일본 특허청에 출원된 출원번호 제2009-277078호에 기초하며, 그 전체 내용을 본 명세서에서 참조로서 원용한다.
10: 펄스 출력 회로; 11: 배선; 12: 배선; 13: 배선; 14: 배선; 15: 배선; 21: 입력 단자; 22: 입력 단자; 23: 입력 단자; 24: 입력 단자; 25: 입력 단자; 26: 출력 단자; 27: 출력 단자; 31: 트랜지스터; 32: 트랜지스터; 33: 트랜지스터; 34: 트랜지스터; 35: 트랜지스터; 36: 트랜지스터; 37: 트랜지스터; 38: 트랜지스터; 39: 트랜지스터; 40: 트랜지스터; 41: 트랜지스터; 42: 트랜지스터; 43: 트랜지스터; 51: 전원선; 52: 전원선; 53: 전원선; 100: 기판; 101: 게이트 전극; 102: 게이트 절연막; 103: 산화물 반도체막; 104: 산화물 반도체막; 105: 산화물 반도체막; 106: 결정 영역; 107: 산화물 반도체막; 108: 산화물 반도체막; 109: 결정 영역; 110: 아몰퍼스 영역; 111: 소스 전극; 112: 드레인 전극; 113: 절연막; 114: 트랜지스터; 115: 백 게이트 전극; 116: 절연막; 130: 채널 보호막; 131: 소스 전극; 132: 드레인 전극; 133: 절연막; 140: 트랜지스터; 145: 백 게이트 전극; 146: 절연막; 200: 기판; 201: 절연막; 202: 전극; 203: 산화물 반도체막; 205: 산화물 반도체막; 206: 결정 영역; 207: 산화물 반도체막; 208: 산화물 반도체막; 209: 결정 영역; 210: 아몰퍼스 영역; 211: 전극; 212: 게이트 절연막; 213: 게이트 전극; 214: 절연막; 215: 배선; 216: 배선; 217: 배선; 218: 부분; 220: 트랜지스터; 221: 컨택트 홀; 222: 컨택트 홀; 223: 컨택트 홀; 230: 배선; 231: 컨택트 홀; 700: 화소부; 701: 신호선 구동 회로; 702: 주사선 구동 회로; 703: 화소; 704: 트랜지스터; 705: 표시 소자; 706: 축적 용량 소자; 707: 신호선; 708: 주사선; 710: 화소 전극; 711: 대향 전극; 712: 마이크로캡슐; 713: 드레인 전극; 714: 수지; 1401: 트랜지스터; 1402: 게이트 전극; 1403: 게이트 절연막; 1404: 산화물 반도체막; 1406a: 도전막; 1406b: 도전막; 1407: 절연막; 1408: 절연막; 1410: 화소 전극; 1411: 배향막; 1413: 대향 전극; 1414: 배향막; 1415: 액정; 1416: 밀봉재; 1417: 스페이서; 1420: 기판; 1430: 아몰퍼스 영역; 1431: 결정 영역; 1601: 액정 패널; 1602: 확산판; 1603: 프리즘 시트; 1604: 확산판; 1605: 도광판; 1606: 반사판; 1607: 광원; 1608: 회로 기판; 1609: FPC; 1610: FPC; 5300: 기판; 5301: 화소부; 5302: 주사선 구동 회로; 5303: 주사선 구동 회로; 5304: 신호선 구동 회로; 5305: 타이밍 제어 회로; 5601: 시프트 레지스터; 5602: 샘플링 회로; 5603: 트랜지스터; 5604: 배선; 5605: 배선; 6031: 트랜지스터; 6033: 발광 소자; 6034: 전극; 6035: 전계발광층; 6036: 전극 ; 6037: 절연막; 6038: 격벽; 6041: 트랜지스터; 6043: 발광 소자; 6044: 전극; 6045: 전계발광층; 6046: 전극; 6047: 절연막; 6048: 격벽; 6051: 트랜지스터; 6053: 발광 소자; 6054: 전극; 6055: 전계발광층; 6056: 전극; 6057: 절연막; 6058: 격벽; 7001: 하우징; 7002: 표시부; 7011: 하우징; 7012: 표시부; 7013: 지지대; 7021: 하우징; 7022: 표시부; 7031: 하우징; 7032: 하우징; 7033: 표시부; 7034: 표시부; 7035: 마이크로폰; 7036: 스피커; 7037: 조작 키; 7038: 스타일러스; 7041: 하우징; 7042: 표시부; 7043: 오디오 입력부; 7044: 오디오 출력부; 7045: 조작 키; 7046: 수광부; 7051: 하우징; 7052: 표시부; 7053: 조작 키

Claims (6)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 제1 절연막;
    스퍼터링에 의해 상기 제1 절연막 위에 형성되는 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위의 제2 절연막; 및
    상기 제2 절연막 위의 제3 절연막을 포함하고,
    상기 제3 절연막의 질소 비율은 상기 제2 절연막의 질소 비율보다 높고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 부분은, 상기 소스 전극 및 상기 드레인 전극 아래의 상기 산화물 반도체층의 부분들보다 얇고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 적어도 상기 부분의 표층부는 결정 영역을 포함하고,
    상기 결정 영역의 c축은 상기 산화물 반도체층의 상면에 대하여 수직인 방향으로 정렬되고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 제1 절연막;
    스퍼터링에 의해 상기 제1 절연막 위에 형성되는 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위의 제2 절연막; 및
    상기 제2 절연막 위의 제3 절연막을 포함하고,
    상기 제3 절연막의 질소 비율은 상기 제2 절연막의 질소 비율보다 높고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 부분은, 상기 소스 전극 및 상기 드레인 전극 아래의 상기 산화물 반도체층의 부분들보다 얇고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 적어도 상기 부분의 표층부는 결정들을 포함하고,
    각각의 결정은 상기 결정의 위치에서 상기 산화물 반도체층의 표면에 대하여 수직인 방향으로 c축 배향된 구조를 갖고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 제1 절연막;
    스퍼터링에 의해 상기 제1 절연막 위에 형성되고, 제1 영역 및 제2 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위의 제2 절연막; 및
    상기 제2 절연막 위의 제3 절연막을 포함하고,
    상기 제3 절연막의 질소 비율은 상기 제2 절연막의 질소 비율보다 높고,
    상기 제1 영역은 상기 제1 절연막과 상기 제2 영역 사이에 위치하고,
    상기 제1 영역은 제1 결정 구조를 포함하고, 상기 제2 영역은 제2 결정 구조를 포함하고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 부분은, 상기 소스 전극 및 상기 드레인 전극 아래의 상기 산화물 반도체층의 부분들보다 얇고,
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 상기 부분은 상기 제2 영역을 포함하고,
    상기 제2 결정 구조 내의 결정의 c축은 상기 산화물 반도체층의 상면에 대하여 수직인 방향으로 정렬되고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 5×1019/cm3 이하의 농도로 수소를 포함하는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 절연막은 상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 산화물 반도체층의 상기 부분과 접하는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 절연막 위의 제4 절연막을 더 포함하고,
    상기 제1 절연막의 질소 비율은 상기 제4 절연막의 질소 비율보다 높은, 반도체 장치.
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