KR101856722B1 - 파워 절연 게이트형 전계 효과 트랜지스터 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 사용한 파워 MISFET를 제공한다.
반도체층(101)을 사이에 두고 게이트 전극(102a)과 소스 전극(103a), 드레인 전극(103b)을 형성하고, 반도체층 중 게이트 전극(102a)과 드레인 전극(103b) 사이에 이들이 겹치지 않는 영역을 형성한다. 이 영역의 길이를 0.5μm 내지 5μm로 한다. 이러한 파워 MISFET의 드레인 전극과 소스 전극 사이에 100V 이상의 전원과 부하를 직렬로 접속시켜, 게이트 전극(102a)에 제어용 신호를 입력하여 사용한다.

Description

파워 절연 게이트형 전계 효과 트랜지스터{POWER-INSULATED-GATE FIELD-EFFECT TRANSISTOR}
본 발명은 반도체를 사용한 전계 효과 트랜지스터(FET), 특히 파워 절연 게이트형 전계 효과 트랜지스터(이하, 파워 MISFET라고 기재함)에 관한 것이다.
FET란, 반도체에 소스 영역, 드레인 영역을 형성하여 각각에 전극 (소스 전극, 드레인 전극)을 접속시키고, 절연막 또는 쇼트키 배리어를 사이에 두고 게이트 전극으로부터 반도체에 전압을 인가시켜 반도체의 상태를 제어함으로써, 소스 전극과 드레인 전극 사이에 흐르는 전류를 제어하는 것이다. 사용되는 반도체로서는 실리콘이나 게르마늄 등의 제 14족 원소나 갈륨 비소, 인듐 인, 질화 갈륨, 황화 아연, 카드뮴 텔루라이드(CdTe) 등의 화합물을 들 수 있다.
근년에 들어, 산화 아연이나 인듐 갈륨 아연계 산화물(In-Ga-Zn계산화물, IGZO라고도 기재함) 등의 산화물을 반도체로서 사용한 FET가 보고되어 있다(특허문헌 1 및 특허문헌 2 참조). 이들 산화물 반도체를 사용한 FET로는 비교적으로 큰 이동도를 얻을 수 있으며, 그들 재료는 3 전자 볼트 이상의 큰 밴드 갭을 갖는다.
미국 특개2005/0199879호 공보 미국 특개2007/0194379호 공보
본 발명의 일 형태는, 이러한 산화물 반도체를 사용하여 파워 MISFET를 제공한다. 실리콘 반도체가 사용된 파워 MISFET는 이미 실용화되어 있다. 그러나, 내압이 60V 이하이면 온 저항이 0.1Ω 정도이지만, 내압이 높아지면 온 저항이 1Ω 이상이 된다. 예를 들어, 온 저항이 1Ω인 경우, 10A의 전류의 온/오프를 행할 때 100W 상당의 큰 전력이 소비되어 버리므로 실용적이지 않다. 이러한 고내압 용도에는 절연 게이트 바이폴러 트랜지스터가 사용되지만, 고주파 특성 관점에서 열세에 있다.
본 발명의 일 형태는, 밴드 갭이 3 전자 볼트 이상인 산화물 반도체의 내압에 착안하여 그 것을 사용함으로써, 내압이 300V이더라도 온 저항이 0.8Ω 이하, 바람직하게는 0.2Ω 이하의 고효율인 파워 MISFET를 제공한다.
본 발명의 일 형태는, 게이트 전극과, 산화물 반도체로 이루어지는 반도체층에 끼워진 게이트 절연막과 반도체층에 접하여 형성된 소스 전극과 드레인 전극을 갖고, 게이트 전극은 소스 전극과 겹치고, 드레인 전극과는 겹치지 않는 영역을 갖고, 반도체층 중 드레인 전극 및 게이트 전극과 겹치지 않는 영역의 길이를 0.5μm 내지 5μm로 하는 것을 특징으로 하는 파워 MISFET이다.
본 발명의 일 형태는, 게이트 전극과 산화물 반도체로 이루어지는 반도체층에 끼워진 게이트 절연막과 반도체층에 접하여 형성된 소스 전극과 드레인 전극을 갖고, 반도체층의 두께는 불균일하며 드레인 전극에 접하는 부분의 두께가 0.5μm 내지 5μm인 것을 특징으로 하는 파워 MISFET이다.
이와 같은 파워 MISFET는 드레인 전극과 소스 전극 사이에 100V 이상의 전원과 부하를 직렬로 접속시켜 게이트 전극에 제어용 신호를 입력하여 사용한다. 또한, 상기에 있어서 반도체층은 게이트 전극과 백 게이트 전극에 끼워진 구조라도 좋다. 또한, 게이트 전극은 p형 단결정 실리콘 기판이라도 좋고, 또는 n형 단결정 실리콘 기판 위에 형성된 p형으로 도핑된 영역(p형 영역)이라도 좋다. 또한, 게이트 전극 또는 백 게이트 전극과, 소스 전극 또는 드레인 전극은, 금속 또는 도전성 산화물로 이루어지는 것을 사용하여도 좋다.
또한, 반도체층 중의 도너 또는 억셉터에 유래하는 캐리어 농도를 1×1012cm-3 이하, 바람직하게는1×1011cm-3 이하로 하여도 좋다. 또한, 후술하는 바와 같이, 반도체는 도체와 접하는 경우에 도체로부터 캐리어가 주입되거나 도체로 캐리어가 흡수되어 본래의 캐리어 농도를 알아보기 어렵다. 따라서, 현실적으로 MISFET 내의 반도체층의 도너 또는 억셉터에 유래하는 캐리어 농도를 알아보기 어렵다. 그 경우에는, MISFET에 사용되는 반도체층과 같은 방법으로 제작된 반도체층의 도체로부터 10μm 이상, 바람직하게는 100μm 이상 떨어진 점에서 측정함으로써, 1×1012cm-3 이하인지를 알 수 있다.
상기에 관련하여, 반도체층은 산소 결손 농도나 수소 농도가 낮은 것이 바람직하다. 산소 결손이나 수소의 혼입은 캐리어의 원천이 되기 때문이다. 또한, 수소를 함유시키면 MISFET의 동작이 불안정하게 된다. 따라서, 수소 농도는 1×1018cm-3 이하로 하는 것이 바람직하다.
또한, 소스 전극이나 드레인 전극의 일함수는 반도체층의 전자 친화력과 0.3 전자 볼트의 합계(즉, 전자 친화력 + 0.3 전자 볼트)보다 작은 것이 바람직하다. 또는, 소스 전극이나 드레인 전극과 반도체층의 접합은 오믹 접합인 것이 바람직하다. 또한, 드레인 전극의 일함수는 소스 전극의 일함수보다 작은 것이 바람직하다.
또한, 게이트 전극 또는 백 게이트 전극의 일함수가 소스 전극이나 드레인 전극의 일함수보다 0.3 전자 볼트 이상 크면 좋다. 또는, 게이트 전극 또는 백 게이트 전극의 일함수는 반도체층의 전자 친화력과 0.6 전자 볼트의 합계 (즉, 전자 친화력 + 0.6 전자 볼트)보다 큰 것이 바람직하다.
본 발명의 설명을 하기 전에, 종래의 파워 MISFET에 대하여 설명한다. 도 10(A)는 종래의 단결정 실리콘을 사용한 파워 MISFET의 원리를 도시한 것이다. 즉, p형의 단결정 실리콘 기판(501) 위에 n형의 불순물을 확산시켜 소스(502a), 드레인(502b)을 형성하고, 각각에 소스 전극(505a), 드레인 전극(505b)을 설치한다. 또한, 기판 위에는 게이트 전극(504)과 절연물(506)이 형성된다.
이들 구성 요소는 일반적인 MISFET와 마찬가지지만, 이들에 더하여 파워 MISFET에는 드레인(502b)과 채널 영역 사이에 드리프트 영역(503)이 형성된다. 이 영역은, MISFET가 오프가 될 때 MISFET의 드레인(502b)과 게이트 전극(504)에 인가되는 고전압을 흡수하는 목적으로 형성된다.
즉, 높은 전압이 인가 될 때, 드리프트 영역은 공핍화하여 절연체가 되고, 그 영역에 실리콘의 내압 이하의 전계가 인가됨으로써 MISFET가 파괴되는 것을 방지한다. 실리콘의 절연 파괴 전계 강도를 0.3MV/cm로 하고 300V의 내압을 보증하는 MISFET에는 드리프트 영역의 폭이 10μm 필요하게 된다.
한편, MISFET가 온이 될 때에는 이 영역은 도전성을 나타낼 필요가 있기 때문에, n형 도전성을 나타내는 것이 요구되지만, 도너의 농도가 지나치게 높은 경우에는 충분히 공핍화할 수 없다. 따라서, 도너 농도는 4×1015cm-3이 적절하다.
그런데, 도너 농도가 4×1015cm-3인 단결정 실리콘의 저항률은 1Ωcm 이상이 된다. 도 10(A)와 같이 드리프트 영역(503)을 기판(501) 한 면의 얕은 부분에 형성하는 경우, 그 저항이 높게 되기 때문에 도 10(B)와 같이 기판 자체를 드리프트 영역(503)으로 하여 전류가 흐르는 단면적을 크게 함으로써 그 저항을 낮추는 것이 행해진다. 그래도 내압 300V을 보증하기 위하여는 드리프트 영역의 저항이 1Ω 이상 필요된다.
더구나 이 파워 MISFET는 많은 도핑 공정이 필요하다. 즉, 약한 n형 단결정 실리콘 기판(501)의 뒷면에 n형 불순물을 도핑시켜 드레인(502b)을 형성한다. 또한, 게이트 전극(504)을 형성한 후, 표면으로부터 기판 안 쪽으로 p형 불순물을 도핑시킴으로써 p형 영역(507)을, n형 불순물을 도핑시킴으로써 소스(502a)를 각각 형성한다. 또한, 드리프트 영역(503)은 기판과 같은 불순물 농도를 갖는다.
이에 대하여 밴드 갭이 3 전자 볼트 이상인 산화물 반도체에 있어서는 절연 파괴 전계 강도가 3MV/cm 이상이기 때문에 드리프트 영역에 상당하는 부분의 폭을 1μm이면 좋다. 그러나, 실리콘 반도체로는 드리프트 영역에 미량의 도너를 확산시킴으로써, 온 상태일 때의 도전성을 확보할 수 있지만 일반적인 산화물 반도체로는 그와 같은 기술은 확립되어 있지 않다.
산화물 반도체에 있어서는 수소가 도너가 되는 것이 알려져 있다. 또한, 산소 결손도 도너의 요인이 되는 것도 알려져 있다. 다만, 본 발명자의 지견에 따르면 산화물 반도체 중에 수소가 존재하면 신뢰성 측면에 큰 문제가 생길 수 있다. 한편, 산소 결손이나 다른 도너 불순물도 포함하여 그들 농도를 정밀하게 제어 할 수 있는 기술은 아직 알려져 있지 않다.
따라서, 실리콘 반도체의 기술을 그대로 산화물 반도체에 적용하기는 굉장히 어렵다. 그에 대하여 본 발명자는 산화물 반도체의 MISFET의 동작을 기초부터 구명한 결과로서, 이하에 나타내는 바와 같은 구조의 MISFET에 의하여 목적으로 하는 내압을 얻을 수 있는 것 및 MISFET가 온 상태일 때에 충분한 전류가 흐르는 것을 발견했다.
도 1(A)에 그 예를 도시한다. 이 파워 MISFET는 예를 들어, 산화물 반도체로 이루어지는 i형의 반도체층(101)과 게이트 전극(102a)과, 그들에 끼워진 게이트 절연막(104a)과 소스 전극(103a), 드레인 전극(103b)을 갖는다. 실리콘 반도체의 경우와 같이, 채널 영역과 드레인 전극(103b) 사이에는 드리프트 영역에 상당하는 부분을 형성한다. 이 부분의 길이 X는 300V의 내압을 보증하는 것이라면 1μm이면 좋다. 일반적으로는 0.5μm 내지 5μm이면 좋다.
길이 X가 길수록 내압은 커진다. 다만, X가 길어지면 온 상태에 있어서의 드레인 전극(103b)에서 반도체층(101)(특히 두꺼운 반도체층(101b))까지의 전자 농도가 불충분하게 되어 온 저항이 높아지므로, 트랜지스터가 충분한 기능을 구현하지 못하는 경우가 있다. 따라서, 일반적으로 X가 5μm보다 긴 것은 바람직하지 않다.
그러나, 온 저항이 높아도 문제가 없는 상황(예를 들어, 사용되는 전류가 충분히 낮은 경우 등)이면, X가 5μm보다 길어도 동작에 지장을 주지 않을 수도 있다. 일반적으로 온 저항은 부하의 1/10 이하인 것이 바람직하다.
도 1(B)에는 더 발전시킨 형상의 파워 MISFET를 도시한다. 이 FET는, 반도체층(101) 중 드레인 전극(103b)과 접하는 부분(반도체층(101b))을 소스 전극(103a)과 접하는 부분이나 채널 부분의 반도체층(101a)보다 두껍게 형성하여 그들을 드리프트 영역에 상당하는 부분으로 한 것이다. 그 경우, 반도체층(101b)의 두께(길이 X)는 0.5μm 내지 5μm로 하면 좋다.
즉, 도 1(A)에 있어서, 전류가 흐르는 방향은 도면의 오른 쪽에서 왼 쪽으로이지만, 도 1(B)의 드레인 전극(103b)에서 채널까지는 도면의 위 쪽에서 아래 쪽으로 전류가 흐른다. 그리고, 도 1(A)의 경우, 전류가 흐르는 부분의 단면적은 반도체층(101)의 두께와 반도체층(101)의 폭(종이면에 수직인 부분의 길이)의 곱이지만, 도 1(B)의 경우는 드레인 전극의 폭(d2)과 반도체층(101)(또는 반도체층(101b))의 폭의 곱이다.
도 1(A)에 있어서는 드리프트 영역에 상당하는 부분의 두께는 반도체층(101)의 두께에 따라 제한된다. 도 1(B)에서는 드리프트 영역에 상당하는 부분의 두께는 드레인 전극(103b)의 폭(d2)이다. 반도체층(101)의 두께와 비교하여 드레인 전극(103b)의 폭(d2)은 크게 하기 쉽기 때문에 드리프트 영역에 상당하는 부분의 저항은 감소된다. 예를 들어, 폭(d2)을 2μm 이상 10μm 이하로 하면 좋다.
그것을 넘는 값으로 하면 드리프트 영역에 상당하는 부분의 단위 채널 폭 당의 저항 자체는 감소되지만, 회로의 레이아웃 상의 제한 때문에 MISFET의 채널 폭을 크게 할 수 없어 결과적으로 전체로서의 온 저항을 저감시킴이 어렵게 된다.
또한, 도 1(A)의 반도체층(101)을 두껍게 하면 소스 전극(103a)과 채널 사이에 저항이 증가되어 온 저항이 높게 되므로 도 1(A)의 반도체층(101)의 두께는 10nm 이상 100nm 이하로 하는 것이 바람직하다. 상기와 같은 이유로 도 1(B)의 반도체층(101a)의 두께도 10nm 이상 100nm 이하로 하는 것이 바람직하다.
또한, 일반적으로 pn접합이 사용되지 않는 FET에서는, 채널 부분의 반도체층의 두께가 채널 길이와 비교하여 클수록 오프 상태일 때의 리크 전류가 커진다. 이 효과는 반도체층의 두께뿐만 아니라, 게이트 절연막의 실효적인 두께(두께×반도체층의 비유전율/게이트 절연막의 비유전율)와도 관련된다.
채널 부분의 반도체층의 두께와 게이트 절연막의 실효적인 두께의 합계가 채널 길이의 1/3 이상인 경우, 특히 채널 길이가 1μm 이하의 FET에서는 임계값이 지나치게 저하되며, 또 서브 스레숄드 특성도 악화된다. 즉, 오프 상태일 때의 소스 전극과 드레인 전극 사이의 전류가 증가된다. 후술하는 바와 같이, 그러한 상태에서 소스 전극과 드레인 전극에 높은 전압이 인가되면, 게이트 절연막에 높은 전압이 인가되어 FET가 파괴된다.
상세한 설명은 생략하지만, 채널 부분의 반도체층의 두께와 게이트 절연막의 실효적인 두께의 합계는 채널 길이의 1/10 이하, 바람직하게는 1/20 이하로 하면 좋다.
도 1(A) 및 도 1(B)에 도시된 파워 MISFET는 게이트 전극(102a)에 더하여 반대측에 백 게이트 절연막(104b)을 사이에 두고 백 게이트 전극(102b)을 갖는다. 백 게이트 전극(102b)은 게이트 전극(102a)과 동기시킨 전위를 공급하여도 좋지만, 항상 일정한 전위를 공급하여도 좋다. 특히, 오프 상태에 있어서 소스 전극(103a)의 전위보다 낮은 전위를 공급하면, 내압을 높이는 데에 효과가 있다.
도 1(A) 및 도 1(B)는 파워 MISFET의 단면도이지만, 도 1(B)의 파워 MISFET를 상방에서 본 경우의 레이아웃 예를 도 2 내지 도 4에 도시한다. 이들 예에서는 어느 것도 소스 전극(103a)과 드레인 전극(103b)을 맞물리도록 구성함으로써, MISFET의 채널 폭을 크게 할 수 있다. 백 게이트 전극(102b)을 형성하는 경우, 소스 전극(103a)과 드레인 전극(103b) 사이에 형성한다.
이 때, 도 1(B)에 도시한 백 게이트 전극(102b)과 드레인 전극(103b)과의 간격(d1)은 내압을 고려한 값으로 하는 것이 필요하다. 백 게이트 전극(102b)과 드레인 전극(103b) 사이의 절연물의 절연 파괴 전압을 고려하여 0.3μm 이상으로 하는 것이 바람직하다. 한편, 간격(d1)이 크면 집적도(集積度)의 관점에서 불리하게 되므로 2μm 이하로 하면 좋다.
또한, 배선 저항을 저감시키기 위하여 소스 전극(103a), 드레인 전극(103b)의 면적을 가능한 한 크게 또는 두껍게 하는 것이 바람직하다. 그에 더하여 열 전도성이 높은 재료를 사용하는 것이 방열성의 관점에서도 바람직하다. 또한, 기판 재료도 방열성이 높은 금속성 또는 반도체성을 갖는 재료를 사용하는 것이 바람직하다.
도 2 내지 도 4의 차이는 반도체층(101)과 소스 전극(103a), 백 게이트 전극(102b), 드레인 전극(103b)을 중첩시키는 방법에 있다. 도 2의 예에서는 반도체층(101) 중 백 게이트 전극(102b), 소스 전극(103a), 드레인 전극(103b)이 겹치지 않는 부분은 모두 3개 이상(이 경우는 14개)의 장방형이 된다. 한편, 도 3에서는 그 부분이 모두 3개 이상(이 경우는 7개)의 개략 U자형이 되며, 도 4에서는 상기 두개의 도면보다 복잡한 형상이 된다.
이러한 구조를 갖는 파워 MISFET의 온 저항이 충분하게 저하되는 이유에 대해서 설명한다. 산화물 반도체, 특히 아연 또는 인듐을 갖는 산화물 반도체에 있어서는, 현재 p형의 도전성을 나타내는 것은 거의 보고 되어 있지 않다. 그래서, 실리콘의 FET와 같은 pn접합을 사용한 것은 보고되어 있지 않으며 특허문헌 1 및 특허문헌 2에 기재된 바와 같이 n형 산화물 반도체에 도체 전극을 접촉시킨 도체 반도체 접합에 의하여 소스, 드레인이 형성되었다.
본 발명자의 지견에 따르면, 도너를 더 저감시킴으로써 그들에 유래하는 캐리어 농도를 저감시킨 i형(본 명세서에서는 캐리어 농도가 1×1012cm-3 이하인 반도체를 i형이라고 함)인 산화물 반도체로 신뢰성이 높고, 또 온 오프 비율이 높고 서브 스레숄드 값이 낮은 MISFET를 얻을 수 있다. 그래서 이러한 도너 농도가 낮은 산화물 반도체를 사용한 MISFET의 동작에 대하여 이하와 같이 고찰하였다.
도체 반도체 접합(conductor-semiconductor junction)에 의하여 소스, 드레인을 형성한 MISFET에서는 사용되는 반도체의 캐리어 농도가 높은 경우 오프 상태에도 소스와 드레인 사이에 전류(오프 전류)가 흘러 버린다. 다만, 반도체 중의 캐리어 농도를 저감 시켜 i형으로 함으로써 오프 전류를 낮게 할 수 있다.
일반적으로 도체의 일함수와 반도체의 전자 친화력(또는 페르미 준위)의 관계에 의거하여 도체 반도체 접합은 오믹 접합이 되거나 쇼트키 배리어형 접합이 된다. 예를 들어, 전자 친화력이 4.3 전자 볼트인 반도체에 일함수 3.9 전자 볼트인 도체를 접촉시켜 이상적(즉, 접합 계면에 있어서의 화학 반응이나 캐리어의 트랩이 없는 상태)인 도체 반도체 접합을 형성하면 도체로부터 반도체의 일정한 폭을 갖는 영역으로 전자가 유입된다.
이 경우, 도체와 반도체의 접합 계면에 가까울수록 전자의 농도가 높으며, 거칠게 계산하면 전자 농도는 도체 반도체 접합 계면에서 수nm 떨어진 곳에 있어서는 1×1020cm-3, 수 십nm 떨어진 곳에 있어서는 1×1018cm-3, 수 백nm 떨어진 곳에 있어서는 1×1016cm-3이며, 수 μm 떨어진 곳에 있어서도 1×1014cm-3이다. 즉, 반도체 자체가 i형이라도 도체와의 접촉으로 인하여 높은 전자 농도를 갖는 영역이 형성된다. 이러한 전자가 많은 영역이 도체 반도체 접합 계면 근방에 형성됨으로써, 도체 반도체 접합은 오믹 접합이 된다.
한편, 예를 들어, 전자 친화력이 4.3 전자 볼트인 반도체에 일함수가 4.9 전자 볼트인 도체를 접촉시켜 이상적인 도체 반도체 접합을 형성하면 반도체 중 어느 폭 영역에 존재하는 전자가 도체로 이동한다. 전자가 없어진 영역에 있어서는 당연히 전자 농도가 극히 낮게 된다. 전자가 나가는 반도체의 영역 폭은 반도체의 전자 농도에 의존하며, 예를 들어, 반도체의 원래 전자 농도가 1×1018cm-3이면 수 십nm 정도이다.
그리고, 이 부분의 전자 농도가 현저히 낮게 되므로 밴드 도에 있어서는 도체와 반도체의 접합 계면에 배리어가 형성된다. 이러한 배리어를 갖는 도체 반도체 접합을 쇼트키 배리어형 접합이라고 한다. 전자는 반도체로부터 도체로는 흐르기 쉽지만, 도체로부터 반도체로는 배리어가 있기 때문에 흐르기 어렵다. 따라서, 쇼트키 배리어형 접합에는 정류 작용이 관측된다.
같은 일은 도체가 직접 반도체와 접하지 않아도 일어난다. 예를 들어, 반도체와 도체 사이에 절연막이 존재하는 경우에도 반도체의 전자 농도는 도체의 영향을 받는다. 물론, 받는 영향의 정도는 절연막의 두께나 유전율에 따라 다르다. 절연막이 두껍거나 유전율이 낮은 경우, 도체가 반도체에 주는 영향은 작다.
소스 전극과 반도체, 또는 드레인 전극과 반도체와의 접합은 전류가 흐르기 쉬운 것이 바람직하므로 오믹 접합이 되도록 도체 재료가 선택된다. 예를 들어, 티타늄이나 질화 티타늄 등이다. 전극과 반도체와의 접합이 오믹 접합인 경우, 얻어지는 MISFET의 특성이 안정되어 품질이 좋아진다는 장점이 있다.
또한, 게이트 전극의 재료로서는 반도체의 전자를 배제하는 작용을 갖는 재료가 선택된다. 예를 들어, 텅스텐이나 백금 등이다. 또는 산화 몰리브덴 등의 도전성 산화물이라도 좋다. 도전성 산화물 중 몇 가지는 일함수가 5 전자 볼트 이상이다. 이러한 재료는 도전성이 떨어지는 경우가 있으므로 도전성이 높은 재료와 적층하여 사용하면 좋다. 또한, 질화 인듐, 질화 아연 등의 도전성 질화물을 사용하여도 좋다.
상술한 바와 같이, 도체와의 접촉에 의하여 전자가 반도체층으로 진입하는 것이 밝혀졌지만, 예를 들어, 도 1(A)의 파워 MISFET와 같이 드리프트 영역에 상당하는 영역의 폭 X이 1μm 이면, 소스 전극과 드레인 전극에 전위 차이가 없는 경우에는 그 부분의 전자의 농도는 1×1016cm-3 정도라고 개산된다. 이 값은 도 10(A) 및 도 10(B)에 도시한 드리프트 영역(503)의 도너 농도와 같은 값 또는 보다 높은 값이다. 물론, 오프 상태인 경우는 이 정도 두께의 영역은 용이하게 공핍화되어 드레인 전극과 게이트 전극에 인가되는 전압은 이 공핍화된 부분에서 흡수된다.
도 9(A) 내지 도 9(C)에, 도 1(B)에 도시된 파워 MISFET의 전자 상태를 모식적으로 도시한다. 도 9(A)는 게이트 전극(102a), 백 게이트 전극(102b), 소스 전극(103a), 드레인 전극(103b) 모두의 전위가 같은 상태인 반도체층(101)에 있어서의 전자 상태를 나타낸다. 소스 전극(103a), 드레인 전극(103b)으로부터 전자가 반도체층(101)에 유입되어 각각 근방에 높은 전자 농도를 갖는 영역(110a) 및 높은 전자 농도를 갖는 영역(110b)이 형성된다.
또한, 게이트 전극(102a), 백 게이트 전극(102b)에 일함수가 큰 재료를 사용하면 전자를 배제하는 작용이 일어나, 게이트 전극(102a), 백 게이트 전극(102b) 근방에서의 전자 농도는 굉장히 낮다. 소스 전극(103a) 근방에서는 반도체층(101)은 얇고, 게이트 전극(102a), 백 게이트 전극(102b)과 근접하고 있기 때문에 높은 전자 농도를 갖는 영역(110a)은 좁다.
한편, 드레인 전극(103b) 근방에서는 반도체층(101)이 두껍고, 게이트 전극(102a), 백 게이트 전극(102b)과 떨어져 있으므로 높은 전자 농도를 갖는 영역(110b)은 보다 넓다. 온 저항을 저하시키는 목적으로는 드레인 전극(103b) 근방의 높은 전자 농도를 갖는 영역(110b)이 크고, 그 부분의 전자 농도가 높은 것이 바람직하다. 그것을 위하여는 드레인 전극(103b)의 재료로서 작은 일함수를 갖는 재료를 사용하는 것이 바람직하다.
한편, 소스 전극(103a)에 관하여는 그 근방의 높은 전자 농도를 갖는 영역(110a)이 과잉으로 확대되어 전자 농도가 높으면 특히 오프 상태에 있어서의 내압을 저하시키는 요인이 된다. 따라서, 소스 전극(103a)의 재료로서는 드레인 전극(103b)의 재료보다 일함수가 큰 것을 사용하는 것이 바람직하다.
이 상태에서 도 9(B)에 도시한 바와 같이 소스 전극(103a)과 드레인 전극(103b) 사이에 부하 R를 직렬로 접속시켜 소스 전극(103a)과 부하 R 사이에 높은 정(正) 전압(100V 이상 내압 이하)을 인가하면 드레인 전극(103b) 근방의 전자는 드레인 전극(103b)으로 흡수되어 높은 전자 농도를 갖는 영역(110b)은 소멸한다. 한편, 소스 전극(103a) 근방의 높은 전자 농도를 갖는 영역(110a)은 드레인 전극(103b)에서의 높은 정(正) 전위로 당겨져 드레인 전극(103b)측으로 확대되려고 하지만, 게이트 전극(102a)과 백 게이트 전극(102b)에 의하여 저지되므로 크기는 거의 변하지 않는다.
그러므로, 소스 전극(103a)과 드레인 전극(103b) 사이에는 전류가 거의 흐르지 않으며, 회로에 인가되는 전압 대부분은 드레인 전극(103b)과 게이트 전극(102a) 사이에서 흡수된다. 이 부분의 반도체층(101b)과 게이트 절연막(104a)이 이 전압에 견딜 수 있으면 회로 및 MISFET는 파괴되지 않는다. 반도체층(101b)의 두께가 이 전압에 견딜 수 있도록 설계되어 있으면, 게이트 절연막(104a)이 100nm 이하라도 파괴되지 않는다.
게이트 전극(102a) 및 게이트 전극(102b)의 일함수가 충분히 크지 않은 경우에는 소스 전극(103a) 근방의 높은 전자 농도를 갖는 영역(110a)이 드레인 전극(103b) 측으로 확대되어 다소나마 전자가 소스 전극(103a)으로부터 드레인 전극(103b)으로 흐른다. 그 경우에는 게이트 절연막(104a)에 높은 전압이 인가되어 소자가 파괴되는 우려가 있다. 그러므로 게이트 전극(102a) 및 백 게이트 전극(102b)의 일함수의 값은 중요하다.
특히, 백 게이트 전극(102b)은 소스 전극(103a)에서 드레인 전극(103b)으로 전자가 흐르는 것을 방지하는 데에 효과적이다. 게이트 전극(102a)은 소스 전극과 겹치는 것이 바람직하지만 백 게이트 전극(102b)은 그러할 필요는 없다. 다만, 백 게이트 전극(102b)의 전위가 게이트 전극(102a)과 동기한다면 소스 전극(103a)과 겹치는 측의 온 저항은 저하된다.
또한, 실리콘 반도체로는 소스(502a)와 채널 영역 사이에 있어서의 역방향 pn접합에 의하여 같은 작용이 얻어진다. 산화물 반도체에는 pn접합을 사용할 수 없으므로 게이트 전극(102a) 및 백 게이트 전극(102b)으로서 일함수가 큰 재료를 사용하면 좋다. 또는, 오프 상태에서는 어느 게이트 전극 또는 양쪽 모두를 소스 전극(103a)보다 1 볼트 이상 전위가 낮은 상태로 하는 것이 바람직하다.
다음에, 도 9(C)에 도시한 바와 같이, 게이트 전극(102a)에(경우에 따라서는 백 게이트 전극(102b)에도) 정(正)의 전위를 공급하여 MISFET를 온으로 한다. 도 9(C)에서는 백 게이트 전극(102b)에도 게이트 전극(102a)과 같은 전위를 공급하는 것으로 한다. 결과적으로 반도체층(101)에 채널이 형성되어 반도체층(101) 전체로서의 전자 농도가 높아진다.
주목하여야 할 것은 높은 전자 농도를 갖는 영역이 드레인 전극(103b) 근방까지에 확대되는 것이다. 이것은 소스 전극(103a)과 드레인 전극(103b) 사이의 저항이 저하되어 그 사이의 전압이 강하됨으로써, 전자가 드레인 전극(103b)으로부터 반도체층(101)(특히, 반도체층(101b))으로 유입되기 때문이다. 이러한 높은 전자 농도를 갖는 영역의 존재로 인하여 온 저항이 저하된다.
상술한 고찰로부터 분명히 볼 수 있듯이, 도 1(A) 및 도 1(B)에 도시한 MISFET의 내압은 충분하다. 또한, 드리프트 영역에 상당하는 부분의 폭이 실리콘 반도체를 사용한 경우에 비교하여 1/10 이기 때문에 온 저항을 저감시킬 수 있다. 또한, 산화물 반도체는 실리콘 반도체와 비교하여 1/100 정도의 작은 전계 효과 이동도를 갖는 것이 우려되지만, 종래의 실리콘 반도체로는 드리프트 영역에 상당하는 부분의 저항이 파워 MISFET의 온 저항 대부분을 차지하기 때문에, 그것에 의하여 받는 영향은 작다. 물론, 전계 효과 이동도가 높은 경우에도 그것에 의한 악영향은 없다.
시산(試算)에 따르면, 도 1(B)에 도시한 타입의 MISFET에서는 채널 길이 1μm, 게이트 절연막의 두께 25nm(산화 실리콘 환산), 전계 효과 이동도 10(C)m2/Vs, 임계값 + 1V인 MISFET의 온 저항(게이트 전압 10V, 드레인 전압 3V)은 채널 폭 1m 당 0.1Ω이 된다. 한편, 드리프트 영역의 폭X를 내압 300V에 필요되는 1μm로 하고, 드레인 전극(103b)의 폭 d2을 3μm로 하면 그 부분의 온 상태에 있어서의 저항은 채널 폭 1m당 0.5Ω이 된다. 따라서, 채널 폭이 5m인 파워 MISFET에서는 온 저항이 0.12Ω이 된다. 도 1(B)에 도시한 타입의 MISFET로는, 채널 폭이 5m인 MISFET는 5mm×5mm의 칩에 충분히 형성할 수 있는 크기이다.
또한, 상술한 고찰에서는 반도체층(101)(반도체층(101a), 반도체층(101b)을 포함함)이 i형인 것으로 하고 설명하였다. 충분한 오프 저항을 얻기 위하여 MISFET의 반도체층(101) 중 채널 부분은 i형인 것이 필요되지만, 드리프트 영역에 상당하는 부분은 반드시 i형으로 하는 것은 필요되지 않으며, 요구되는 내압에 따라 결정되는 캐리어 농도의 상한 이하인 도너(또는, 억셉터)에 유래하는 캐리어를 포함하여도 좋다.
예를 들어, 도 1(B)의 반도체층(101b)의 두께를 1μm로 하고 내압을 300V로 할 때, 1×1017cm-3 이하의 도너에 유래하는 캐리어를 포함시켜도 좋다. 실시형태에서 설명하는 바와 같이, 반도체층(101b)과 반도체층(101a)은 상이한 공정으로 제작되기 때문에, 반도체층(101a)을 i형, 반도체층(101b)을 약한 n형으로 하는 것도 가능하다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 MISFET의 전기 특성의 변동을 저감시키기 위한 안정화제(stabilizer)로서, 그들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 안정화제로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 안정화제로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 안정화제로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 안정화제로서 란타노이드인 란탄(La), 세륨(Ce), 플라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종류, 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물. Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga과 Zn를 주성분으로서 갖는 산화물이라는 뜻이고, In과 Ga과 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 이외의 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또한, n은 정수임)로 표기되는 재료를 사용하여도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자 비율인 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는, In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자 비율인 In-Sn-Zn계 산화물이나 그 조성과 가까운 산화물을 사용하면 좋다.
다만, 이들에 한정하지 않고, 필요한 반도체 특성(이동도, 임계값, 특성의 변동)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간의 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물로는 비교적으로 용이하게 높은 이동도를 얻을 수 있다. 다만, In-Ga-Zn계 산화물로도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수 비율이 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수 비율이 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이란, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리키며, r은 예를 들어, 0.05로 하면 좋다. 다른 산화물이라도 마찬가지이다.
산화물 반도체는 단결정이라도 비단결정이라도 좋다. 후자인 경우, 비정질이라도 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 비비정질이라도 좋다.
비정질 상태인 산화물 반도체는 비교적으로 용이하게 평탄한 표면을 얻을 수 있으므로 이것을 사용하여 MISFET를 제작하면 계면 산란을 저감시킬 수 있기 때문에 비교적으로 높은 이동도를 비교적으로 용이하게 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체로는 벌크 내의 결함을 더 저감시킬 수 있어 표면의 평탄성을 높이면 비정질 상태인 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위하여는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균면 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장시킨 것이며 "기준면에서 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)에 의한 평가가 가능하다.
상술한 설명으로부터 분명히 볼 수 있듯이, 본 발명의 파워 MISFET는 충분한 내압과 낮은 온 저항을 갖는다. 특히 본 발명의 파워 MISFET는 공지된 실리콘 반도체의 파워 MISFET와 달리 저농도의 도너 영역을 형성할 필요가 없다. 그러므로 제작 공정을 단축할 수 있다.
또한, 가장 간단한 가정에서는, 도체의 일함수는 반도체와의 계면에서 결정되는 값을 사용하면 좋지만, 실제로는 계면에서 화학적 반응에 기인하여 반도체와 도체의 화합물이 생성되거나, 계면에 전하나 이종(異種) 원소가 트랩되어 복잡한 물성을 나타내는 경우도 많다.
또한, 예를 들어 반도체층에, 두께가 수nm 이하인 극히 얇은 제 1 도체층과, 그와 중첩하는, 어느 정도 두께를 갖는 제 2 도체층이 적층되어 있는 경우에는 제 1의 도체층의 일함수가 반도체층에 미치는 영향이 굉장히 저하된다. 그것은 게이트 전극에 있어서도 마찬가지이다. 따라서, 본 발명을 적용하는 데에, 계면으로부터 5nm 떨어진 부분에 있어서의 각종 재료의 값이 본 발명에서 바람직하다고 하는 조건을 만족시키도록 설계하여도 좋다.
본 발명은, 실질적으로 전자 또는 홀의 한 쪽만을 캐리어로서 사용하는 반도체재료에 있어서 효과가 현저하다. 즉, 전자 또는 홀의 한 쪽의 이동도가 1cm2/Vs 이하이고 다른 쪽의 이동도가 0.01cm2/Vs 이하, 또는 다른 쪽은 캐리어로서 존재하지 않는 경우, 또는 한 쪽의 유효 질량이 다른 쪽의 100배 이상인 경우에 있어서 바람직한 결과가 얻어진다.
도 1(A) 및 도 1(B)는 본 발명의 파워 MISFET의 예를 도시한 도면.
도 2는 본 발명의 파워 MISFET의 예를 도시한 도면.
도 3은 본 발명의 파워 MISFET의 예를 도시한 도면.
도 4는 본 발명의 파워 MISFET의 예를 도시한 도면.
도 5(A) 내지 도 5(D)는 본 발명의 파워 MISFET의 제작 공정을 도시한 도면.
도 6(A) 내지 도 6(E)는 본 발명의 파워 MISFET의 제작 공정을 도시한 도면.
도 7(A) 내지 도 7(D)은 본 발명의 파워 MISFET의 제작 공정을 도시한 도면.
도 8은 본 발명의 파워 MISFET의 회로를 도시한 도면.
도 9(A) 내지 도 9(C)는 본 발명의 파워 MISFET의 전자 상태의 예를 도시한 도면.
도 10(A) 및 도 10(B)는 종래의 파워 MISFET의 예 및 동작을 도시한 도면.
이하에 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 실시형태는 다양한 형태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위로부터 벗어남 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태에 기재되는 내용에 한정하여 이해되는 것이 아니다. 또한, 이하에 설명하는 구성에 있어서 같은 것을 가리키는 부호는 상이한 도면 간에서 공통한 부호를 사용하여 나타내어, 동일한 부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 도 1(B)에 도시한 파워 MISFET의 제작 방법에 대하여 도 5(A) 내지 도 5(D)를 사용하여 설명한다. 우선, 도 5(A)에 도시한 바와 같이, n형 단결정 실리콘 기판(201)의 표면에 열 산화막(203)을 형성한다. 열 산화막(203)은 게이트 절연막으로서 기능한다. 열 산화막(203)의 두께는 20nm 내지 100nm로 하면 좋다. 그 다음에, n형 단결정 실리콘 기판(201)에 p형 불순물을 확산시켜 p형 영역(202)을 형성한다. p형 영역의 불순물 농도는 2×1020cm-3 내지 5×1021cm-3로 하고 축퇴된 p형 반도체가 되도록 하면 좋다. 또한, 열 산화막(203)을 형성하기 전에 p형 영역(202)을 형성하여도 좋다.
또한, 두께가 10nm 내지 50nm인 산화물 반도체막을 형성한다. 산화물 반도체로서는 다양한 재료를 사용할 수 있다. 예를 들어, 인듐과 아연이 같은 비율로 포함된 산화물 세라믹스를 타깃으로서 사용하여 스퍼터링법에 의하여 형성하면 좋다. 인듐과 아연의 비율은 상술한 바에 한정되지 않고, 실시하는 사람이 목적으로 하는 특성에 따라 적절히 설정할 수 있다. 또한, 산화물 반도체막을 선택적으로 에칭하여 제 1 반도체층(204)을 얻는다.
다음에, 스퍼터링법이나 PCVD법 등에 의하여 두께가 20nm 내지 100nm인 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 란탄, 산화 이트륨 등의 재료로 백 게이트 절연막(205)을 형성한다. 백 게이트 절연막(205)과 제 1 반도체층(204)이 겹치는 부분의 일부에는 제 1 개구부(206)를 형성한다(도 5(B) 참조).
또한, 제 1 반도체층(204)을 형성한 후, 또는, 백 게이트 절연막(205)을 형성한 후의 어느 한 쪽 또는 양쪽에 있어서 적절한 열 처리를 행하면 좋다. 이것은 제 1 반도체층(204) 중의 수소 농도나 산소 결손을 저감시키기 위한 것이며, 가능하면 제 1 반도체층(204)을 형성한 직후에 행하면 좋다.
그리고, 스퍼터링법에 의하여, 두께가 0.5μm 내지 5μm인 산화물 반도체막을 형성한다. 두께는 제작하고자 하는 파워 MISFET의 내압을 고려하여 결정하면 좋다. 또한, 본 실시형태에서는 이 때 형성되는 산화물 반도체막의 조성은 제 1 반도체층(204)과 동일한 것으로 한다.
그리고, 이것을 선택적으로 에칭하여, 제 ２ 반도체층(207)로 한다. 에칭하는 데에 백 게이트 절연막(205)이 에칭 스토퍼가 되어 제 1 반도체층(204)이 에칭되는 것을 방지 할 수 있다. 또한, 백 게이트 절연막(205) 및/또는 열 산화막(203)을 선택적으로 에칭하여 제 ２ 개구부(208)와 제 ３ 개구부(209)를 형성한다.
다음에, 스퍼터링법에 의하여 두께가 10nm 내지 50nm인 백금, 산화 몰리브덴, 질화 인듐, 질화 아연 등의 큰 일함수를 갖는 재료의 막을 형성하여, 이것을 선택적으로 에칭하여 큰 일함수를 갖는 재료의 막(210)을 형성한다(도 5(C) 참조).
다음에, 스퍼터링법 등에 의하여 두께가 30nm 내지 300nm인 티타늄, 질화 티타늄 등의 작은 일함수를 갖는 재료의 막을 형성하여, 그 위에 두께가 300nm 내지 10μm인 알루미늄 막을 퇴적하여, 이들을 선택적으로 에칭함으로써 소스 전극(211a), 백 게이트 전극(211b), 드레인 전극(211c), 접속 전극(211d)을 형성한다(도 5(D) 참조).
상술한 바와 같이, 파워 MISFET를 제작한다. 본 실시형태에서는 게이트 전극으로서 5.2 전자 볼트의 일함수를 갖는 축퇴된 p형 실리콘으로 이루어진 p형 영역(202)을 사용함으로써, 특히 오프 상태에 있어서 높은 전압을 인가시킬 때의 소스 전극(211a)과 드레인 전극(211c) 사이의 절연성을 높일 수 있다.
(실시형태 2)
본 실시형태에서는 파워 MISFET의 제작 방법에 대하여 도 6(A) 내지 도 6(E)를 사용하여 설명한다. 우선, 도 6(A)에 도시한 바와 같이, n형 단결정 실리콘 기판(301)의 표면에서 깊이가 100μm 이상인 부분에 p형 불순물을 확산시켜 p형 영역(302)을 형성한다. p형 영역의 불순물 농도는 2×1020cm-3 내지 5×1021cm-3 로 하고, 축퇴된 p형 반도체가 되도록 하면 좋다. p형 영역은 MISFET의 게이트 전극으로서 기능한다.
또한, p형 불순물이 고농도로 도핑된 p형 단결정 기판을 n형 단결정 실리콘 기판(301) 대신에 사용하는 경우에는 이 작업은 필요 없다.
다음에, 표면에 열 산화막(303)을 형성한다. 열 산화막(303)은 게이트 절연막으로서 기능한다. 두께는 20nm 내지 100nm로 하면 좋다. 그리고, 실시형태 1에서 나타낸 방법에 의하여 두께가 10nm 내지 50nm인 인듐과 아연을 포함하는 산화물 반도체막을 형성한다. 더구나, 그 위에 두께가 5nm 내지 20nm인 질화 실리콘막을 형성한다.
이 형성은, 산화물 반도체막 표면이 대기에 노출되지 않는 상태에서 행하는 것이 바람직하다. 즉, 산화물 반도체막의 성막 장치와 질화 실리콘막의 성막 장치가 연결되어, 산화물 반도체막이 형성된 후에 기판을 대기로 노출시키지 않아도 계속하여 질화 실리콘막을 형성할 수 있는 구조, 또는 같은 성막실에서 산화물 반도체막의 형성과 질화 실리콘막의 형성을 행할 수 있는 구조인 것이 바람직하다. 그렇게 함으로써, 산화물 반도체막의 표면이 대기에 노출되어 산화물 반도체막이 물이나 수증기를 흡수하는 것을 방지할 수 있다.
그리고, 이들의 막을 선택적으로 에칭함으로써, 제 1 반도체층(304)과 배리어층(305)을 형성한다(도 6(A) 참조).
다음에 배리어층(305)을 마스크로서 열 산화막(303) 및 p형 영역(302)을 선택적으로 에칭하여 깊이가 1μm 내지 50μm인 섀로우 트렌치(306a) 및 섀로우 트렌치(306b)를 형성한다(도 6(B) 참조). 이 에칭을 행한 후에는, 에칭된 표면을 열 산화시켜도 좋다.
다음에, 공지된 PCVD법 등의 단차 피복성이 우수한 성막 방법에 의하여 산화 실리콘 또는 산화 질화 실리콘 등의 절연물(307)을 형성한다(도 6(C) 참조).
그리고, 절연물(307)을 화학적 기계적 연마법(CMP법) 등의 표면 평탄화 기술을 사용하여 연마한다. 이 공정은 배리어층(305)을 스토퍼로 하고 행하면 좋다. 공정이 종료한 후에 배리어층(305)은 드라이 에칭법 등에 의하여 제거한다. 이로써, 매립 절연물(307a) 및 매립 절연물(307b)이 형성된다(도 6(D) 참조).
그리고, 스퍼터링법에 의하여, 두께가 0.5μm 내지 5μm이며 산화 아연을 주성분으로 하는 산화물 반도체막을 형성한다. 두께는 제작하고자 하는 파워 MISFET의 내압을 고려하여 결정하면 좋다. 그리고, 이것을 선택적으로 에칭하여 제 ２ 반도체층(308)으로 한다. 산화 아연만을 선택적으로 에칭하는 방법을 사용하면, 제 1 반도체층(304)을 거의 에칭하지 않고 제 ２ 반도체층(308)을 형성할 수 있다.
또한, 제 1 반도체층(304)과 제 ２ 반도체층(308)이 상이한 재료이므로 그 물성이 달라도 좋다. 예를 들어, 제 1 반도체층(304)을 i형으로 하고, 제 ２ 반도체층(308)을 약한 n형(도너에 유래하는 캐리어 농도가 1×1016cm-3 이상 1×1017cm-3 이하)으로 하여도 좋다.
다음에, 매립 절연물(307a)에 p형 영역(302)에 달하는 콘택트 홀을 형성한다. 그리고, 스퍼터링법 등에 의하여 티타늄, 질화 티타늄 등의 작은 일함수를 갖는 재료의 막과 알루미늄막으로 이루어지는 다층막을 퇴적하여 이것을 선택적으로 에칭함으로써 접속 전극(310a), 소스 전극(310b), 드레인 전극(310c)을 형성한다. 또한, 도 6(E)에서 매립 절연물(307b) 위에는 드레인 전극(310c)으로부터 연장된 배선이 도시되어 있다.
그리고, 실시형태 1과 같이 백 게이트 절연막(309)을 형성하여 매립 절연물(307b) 위의 드레인 전극(310c)으로부터 연장된 배선 부분에 콘택트 홀을 형성한 후, 스퍼터링법 등에 의하여 두께가 10nm 내지 50nm인 백금, 산화 몰리브덴, 질화 인듐, 질화 아연 등의 큰 일함수를 갖는 재료의 막과, 알루미늄막의 다층막을 형성하여 이것을 선택적으로 에칭함으로써 백 게이트 전극(311a) 및 접속 전극(311b)을 형성한다(도 6(E) 참조). 상술한 바와 같이, 파워 MISFET를 제작한다.
(실시형태 3)
본 실시형태에서는 파워 MISFET의 제작 방법에 대하여 도 7(A) 내지 도 7(D) 및 도 8을 사용하여 설명한다. 우선, 도 7(A)에 도시한 바와 같이, n형 단결정 실리콘 기판(401) 표면에 열 산화막(403)을 형성한다. 열 산화막(403)은 게이트 절연막으로서 기능한다. 두께는 20nm 내지 100nm로 하면 좋다.
다음에, n형 단결정 실리콘 기판(401)에 p형 불순물을 확산시킴으로써 p형 영역(402)을 형성한다. p형 영역의 불순물 농도는 2×1020cm-3 내지 5×1021cm-3로 하고, 축퇴된 p형 반도체가 되도록 하면 좋다. 또한, 열 산화막(403)을 형성하기 전에 p형 영역(402)을 형성하여도 좋다.
그리고, 스퍼터링법에 의하여 두께가 0.5μm 내지 5μm이며 인듐과 아연을 갖는 산화물 반도체막을 형성한다. 두께는 제작하고자 하는 파워 MISFET의 내압을 고려하여 결정하면 좋다. 그리고, 이것을 선택적으로 에칭하여 제 ２ 반도체층(404)으로 한다(도 7(A) 참조).
또한, 두께가 10nm 내지 50nm이며 인듐과 아연을 갖는 산화물 반도체막을 형성한다. 이것을 선택적으로 에칭함으로써, 제 1 반도체층(405a) 및 제 1 반도체층(405b)을 형성한다(도 7(B) 참조).
더구나, 그 다음에 스퍼터링법 등에 의하여 티타늄, 질화 티타늄 등의 작은 일함수를 갖는 재료의 막을 두께 30nm 내지 300nm로 형성하고, 알루미늄막으로 이루어지는 다층막을 두께 300nm 내지 10μm로 형성하여 이들을 선택적으로 에칭함으로써 제 1 전극(406a), 제 ２ 전극(406b), 제 ３ 전극(406c)을 형성한다(도 7(C) 참조).
제 1 전극(406a)은 다이오드의 드레인 전극이 되고, 제 ２ 전극(406b)은 다이오드의 소스 전극과 MISFET의 소스 전극이 되고, 제 ３ 전극(406c)은 MISFET의 드레인 전극이 된다.
다음에, 스퍼터링법이나 PCVD법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 란탄, 산화 이트륨 등의 재료의 백 게이트 절연막(407)을 두께 20nm 내지 100nm로 형성한다. 제 1 전극(406a) 위의 백 게이트 절연막(407)에는 개구부를 형성한다.
그리고, 스퍼터링법 등에 의하여 백금, 산화 몰리브덴, 질화 인듐, 질화 아연 등의 높은 일함수를 갖는 재료의 막을 두께 10nm 내지 50nm로 형성하고, 상기 높은 일함수를 갖는 재료의 막과 알루미늄막의 다층막을 형성하여 이것을 선택적으로 에칭함으로써 다이오드의 게이트 전극(408a) 및 백 게이트 전극(408b)을 형성한다(도 7(D) 참조).
도 7(D)에 도시한 바와 같이, 제 1 반도체층(405a)과 제 1 전극(406a) 및 다이오드의 게이트 전극(408a)은 접촉하여 다이오드(409)를 구성한다. 다이오드(409)는 제 1 전극(406a)에서 제 ２ 전극(406b) 방향이 순방향이 된다.
이러한 다이오드를 도 8에 도시한 회로도와 같이 게이트 전극과 제 ２ 전극(406b) 사이에 복수 형성함으로써, 게이트 보호 다이오드 열(411)을 형성할 수 있다. 이 회로를 형성함으로써 파워 MISFET(410)의 게이트에 규정 이상의 높은 전압이 인가되는 경우에 파워 MISFET(410)가 파괴되는 것을 방지할 수 있다.
101: 반도체층
101a: 반도체층
101b: 반도체층
102a: 게이트 전극
102b: 백 게이트 전극
103a: 소스 전극
103b: 드레인 전극
104a: 게이트 절연막
104b: 백 게이트 절연막
110a: 높은 전자 농도를 갖는 영역
110b: 높은 전자 농도를 갖는 영역
201: n형 단결정 실리콘 기판
202: p형 영역
203: 열 산화막
204: 제 1 반도체층
205: 백 게이트 절연막
206: 제 1 개구부
207: 제 2 반도체층
208: 제 2 개구부
209: 제 3 개구부
210: 큰 일함수를 갖는 재료의 막
211a: 소스 전극
211b: 백 게이트 전극
211c: 드레인 전극
211d: 접속 전극
301: n형 단결정 실리콘 기판
302: p형 영역
303: 열 산화막
304: 제 1 반도체층
305: 배리어층
306a: 섀로우 트렌치
306b: 섀로우 트렌치
307: 절연물
307a: 매립 절연물
307b: 매립 절연물
308: 제 2 반도체층
309: 백 게이트 절연막
310a: 접속 전극
310b: 소스 전극
310c: 드레인 전극
311a: 백 게이트 전극
311b: 접속 전극
401: n형 단결정 실리콘 기판
402: p형 영역
403: 열 산화막
404: 제 2 반도체층
405a: 제 1 반도체층
405b: 제 1 반도체층
406a: 제 1 전극
406b: 제 2 전극
406c: 제 3 전극
407: 백 게이트 절연막
408a: 다이오드의 게이트 전극
408b: 백 게이트 전극
409: 다이오드
410: 파워 MISFET
411: 게이트 보호 다이오드 열
501: 기판
502a: 소스
502b: 드레인
503: 드리프트 영역
504: 게이트 전극
505a: 소스 전극
505b: 드레인 전극
506: 절연물
507: p형 영역

Claims (40)

  1. 파워 절연 게이트형 전계 효과 트랜지스터로서,
    게이트 전극;
    상기 게이트 전극 위에 있고, 제 1 부분과 제 2 부분을 포함하는 산화물 반도체층;
    상기 제 2 부분 위에 있고 상기 제 2 부분과 직접 접촉하는 소스 전극 및 드레인 전극 중 하나; 및
    상기 제 1 부분 위에 있고 상기 제 1 부분과 직접 접촉하는 상기 소스 전극 및 상기 드레인 전극 중 다른 하나를 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 소스 전극이고,
    상기 소스 전극 및 상기 드레인 전극 중 상기 다른 하나는 드레인 전극이고,
    상기 제 1 부분의 모두는 상기 게이트 전극의 제 1 부분과 중첩되고,
    상기 드레인 전극의 적어도 일부는 상기 제 1 부분의 상기 모두와 중첩되고,
    상기 제 2 부분의 모두는 상기 게이트 전극의 제 2 부분과 중첩되고,
    상기 소스 전극의 적어도 일부는 상기 제 2 부분의 상기 모두와 중첩되고,
    상기 제 1 부분의 두께는 상기 제 2 부분의 두께보다 두껍고,
    상기 제 1 부분의 상기 두께는 0.5μm 내지 5μm이고,
    상기 산화물 반도체층은,
    상기 제 1 부분을 포함하는 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층 아래의 상기 제 2 부분을 포함하는 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층 중의 도너에서 유래하는 캐리어의 농도는 1 ×1016cm-3 내지 1 × 1017 cm-3 이고,
    상기 제 2 산화물 반도체층 중의 도너 또는 억셉터에서 유래하는 캐리어의 농도는 1×1012cm-3 이하인, 파워 절연 게이트형 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 2 부분의 상기 두께는 10nm 내지 100nm인, 파워 절연 게이트형 전계 효과 트랜지스터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 상기 하나의 일함수는, 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 하나의 일함수보다 큰, 파워 절연 게이트형 전계 효과 트랜지스터.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 상기 하나와 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 하나 사이에 직렬로 전기적으로 접속된 100V 이상의 전원과 부하를 더 포함하는, 파워 절연 게이트형 전계 효과 트랜지스터.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 게이트 전극과 백 게이트 전극의 사이에 끼워지는, 파워 절연 게이트형 전계 효과 트랜지스터.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 산화물 반도체층 중의 수소 농도는 1×1018cm-3 이하인, 파워 절연 게이트형 전계 효과 트랜지스터.
  11. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 상기 하나의 상기 산화물 반도체층과 접촉하는 부분의 일함수와, 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 하나의 상기 산화물 반도체층과 접촉하는 부분의 일함수 각각은, 상기 산화물 반도체층의 전자 친화력과 0.3 eV의 합보다 작은, 파워 절연 게이트형 전계 효과 트랜지스터.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 사이의 접합은 오믹 접합이고,
    상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 중 상기 다른 하나 사이의 접합은 오믹 접합인, 파워 절연 게이트형 전계 효과 트랜지스터.
  14. 제 1 항에 있어서,
    상기 게이트 전극의 게이트 절연막과 접촉하는 부분의 일함수는, 상기 산화물 반도체층의 전자 친화력과 0.6 eV의 합보다 큰, 파워 절연 게이트형 전계 효과 트랜지스터.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 상기 하나의 폭은 2μm 내지 10μm인, 파워 절연 게이트형 전계 효과 트랜지스터.
  17. 제 8 항에 있어서,
    상기 백 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 사이의 간격은 0.3μm 내지 2μm인, 파워 절연 게이트형 전계 효과 트랜지스터.
  18. 제 1 항에 있어서,
    내압 300V의 조건하에서, 상기 파워 절연 게이트형 전계 효과 트랜지스터의 온 저항은 0.8Ω 이하인, 파워 절연 게이트형 전계 효과 트랜지스터.


  19. 삭제
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