JP2021082848A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗特性を向上させることができる半導体装置を提供すること。【解決手段】ｎ-型ドリフト層２の第１主面側に、トレンチゲート構造のＭＯＳゲート構造が設けられる。トレンチ５の内部には、ゲート電極８よりもコレクタ側に堆積絶縁層６が設けられる。ｎ-型ドリフト層２の内部に、トレンチ５の底部で堆積絶縁層６に接するｐ型埋め込み領域９が選択的に設けられる。ｐ-型ベース領域３とｐ型埋め込み領域９との間に、ｐ-型ベース領域３、ｐ型埋め込み領域９およびゲート絶縁膜７に接してｐ型カラム領域１６が設けられている。ｐ型カラム領域１６は、トレンチ５の側壁に沿ってトレンチ５の底部よりもコレクタ側へ延在する。ｎ型ブロッキング領域１５は、耐圧を律速する箇所（堆積絶縁層６付近およびｐｎ接合２３付近）におけるｎ-型ドリフト層２の不純物濃度が高くならないように、トレンチ５の底部よりもコレクタ側に設けられている。【選択図】図５

Description

この発明は、半導体装置に関する。

従来、パワーデバイスに用いられるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造の半導体装置（以下、ＭＯＳ型半導体装置とする）として、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造を有する装置が公知である。このトレンチゲート構造のＭＯＳ型半導体装置では、一般的に、高耐圧化と低オン抵抗化とがトレードオフの関係にある。このようなトレードオフの関係を改善したＭＯＳ型半導体装置として、ＭＯＳゲートを埋め込んだトレンチの底部（ドレイン側端部）を囲むように設けられた、ドリフト層と異なる導電型のフローティング領域を備えた装置が提案されている（例えば、下記特許文献１参照。）。

従来のＭＯＳ型半導体装置の構造について説明する。図６は、従来の半導体装置の要部の構造を示す断面図である。図６には、オン状態のときに電流が流れる活性領域に配置される単位セル（素子の機能単位）構造を示す。図６は、下記特許文献１の図１に相当する。図６に示すように、従来の半導体装置１００は、ｎ^-型ドリフト層１０２の第１主面側にＭＯＳゲート構造を備え、第２主面側にｎ⁺型ドレイン層１０１を備える。ＭＯＳゲート構造は、ｐ^-型ベース領域１０３、ｎ⁺型ソース領域１０４、トレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７およびゲート電極１０８からなる。ｎ⁺型ソース領域１０４は、ｐ^-型ベース領域１０３の内部に選択的に設けられている。

トレンチ１０５は、深さ方向にｎ⁺型ソース領域１０４およびｐ^-型ベース領域１０３を貫通してｎ^-型ドリフト層１０２に達する。堆積絶縁層１０６は、トレンチ１０５のドレイン側に埋め込まれている。ゲート電極１０８は、トレンチ１０５の内部において堆積絶縁層１０６の上（ソース側）に設けられている。ゲート電極１０８は、トレンチ１０５の側壁に設けられたゲート絶縁膜１０７を挟んでｐ^-型ベース領域１０３およびｎ⁺型ソース領域１０４に対向する。ｎ^-型ドリフト層１０２の内部には、フローティング状態のｐ型拡散領域（以下、ｐ型埋め込み領域とする）１０９が設けられている。トレンチ１０５の底部は、ｐ型埋め込み領域１０９の内部に位置する。符号１１０，１１１はそれぞれソース電極およびドレイン電極である。

従来の半導体装置１００は、ｎ^-型ドリフト層１０２の内部にフローティング状態のｐ型埋め込み領域１０９を備えた構造（以下，フローティング構造とする）とすることで，次の特性を有する。ゲート電圧を印加しない（または負のゲート電圧を印加した）オフ状態では、ｎ^-型ドリフト層１０２の内部に、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１から空乏層（不図示）が広がる。この空乏層がｐ型埋め込み領域１０９にまで到達することでｐ型埋め込み領域１０９がパンチスルー状態となり、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１からｐ型埋め込み領域１０９までの電位が固定される。また、ｎ^-型ドリフト層１０２の内部には、ｐ型埋め込み領域１０９とｎ^-型ドリフト層１０２との間のｐｎ接合１２２からも空乏層（不図示）が広がる。

このようにｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１から空乏層が広がることで当該ｐｎ接合１２１付近が電界強度のピークとなる。さらに、ｐ型埋め込み領域１０９とｎ^-型ドリフト層１０２との間のｐｎ接合１２２から空乏層が広がることで当該ｐｎ接合１２２付近にも電界強度のピークが形成される。すなわち、電界強度のピークを２箇所に分散させることができる。このため、電界強度の最大ピーク値を低減させることができ、高耐圧化を図ることができる。また、高耐圧を確保することができるため、ｎ^-型ドリフト層１０２の不純物濃度を高くして低オン抵抗化を図ることができる。このようなフローティング構造のメカニズムについて、電界強度分布の算出結果が詳細に開示されている（例えば、下記特許文献２参照。）。

例えばインバータ回路等に用いられる通常のＭＯＳ型半導体装置では、一般的に、ゲート電圧Ｖｇによって半導体装置のオン・オフを制御することでドレイン電圧Ｖｄが変化する。図７は、従来の半導体装置の電圧波形を示す特性図である。具体的には、図７に示すように、閾値電圧以上のゲート電圧Ｖｇを印加したオン状態（以下、第１状態Ａとする）では、ｎ^-型ドリフト層に空乏層が広がっていないため、ドレイン電圧Ｖｄは低く、低オン抵抗の状態で動作する。一方、ゲート電圧Ｖｇを印加せずにオフ状態を維持している間（以下、第２状態Ｂとする）は、ｎ^-型ドリフト層に空乏層が広がった状態（高オン抵抗の状態）となり、ドレイン電圧Ｖｄが高い状態で維持される。すなわち、空乏層の広がりによってドレイン−ソース間の耐圧が保持された状態となる。そして、オフ状態から再度オン状態に移行されることで（以下、第３状態Ｃとする）、第２状態のときに広がっていた空乏層の幅が狭くなるため、再度、低オン抵抗の状態で動作する。その後、第２状態Ｂと第３状態Ｃとが交互に繰り返される。このように、通常のＭＯＳ型半導体装置（フローティング構造でないＭＯＳ型半導体装置）では、第２状態Ｂのときに、ｎ^-型ドリフト層の内部にｐ^-型ベース領域とｎ^-型ドリフト層との間のｐｎ接合から空乏層が広がる。そして、第２状態Ｂのときにｐ^-型ベース領域とｎ^-型ドリフト層との間のｐｎ接合から広がった空乏層の幅は、第３状態Ｃのときにｐ^-型ベース領域からｎ^-型ドリフト層へのホール（正孔）の供給により即時に狭くなる。

しかしながら、図６に示す従来のフローティング構造の半導体装置１００では、通常のＭＯＳ型半導体装置と比較して、第３状態Ｃのときに高オン抵抗の状態から低オン抵抗の状態に戻りにくい。その理由は、次の通りである。従来の半導体装置１００では、第２状態Ｂのときに、ｐ^-型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合１２１と、ｐ型埋め込み領域１０９とｎ^-型ドリフト層１０２との間のｐｎ接合１２２との２箇所から空乏層が広がる。そして、第３状態Ｃのときに、ソース電極１１０に接続されたｐ^-型ベース領域１０３には外部からホールが供給されるが、ｐ型埋め込み領域１０９はフローティング状態であるため、ｐ型埋め込み領域１０９には外部からホールの供給は行われない。このため、第３状態Ｃのときに、ｐ型埋め込み領域１０９自身からのホールの供給だけでは、ｐ型埋め込み領域１０９のドレイン側に広がった空乏層の幅を狭くするための十分なホールの量を短時間で補うことができない。すなわち、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が足りず、ｐ型埋め込み領域１０９のドレイン側にまで広がった空乏層の幅が再び狭くなるまでには時間がかかる。その結果、図７に点線で示すように、第３状態Ｃのときにドレイン電圧Ｖｄが徐々に低くなって最低値に達する。このため、即時に低オン抵抗の状態に戻らず、過渡的なオン抵抗特性に悪影響が生じる。特に、チップサイズが大きい場合、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が多くなるため、チップサイズが大きくなるほどホールの供給に遅れが生じる。一般的には、オン抵抗特性に悪影響が生じるチップサイズは数ｍｍ角以上程度である。

また、従来のフローティング構造の別の装置として、トレンチの側壁に設けられたゲート絶縁膜に沿って、かつｐ^-型ベース領域とフローティング状態のｐ型拡散領域（ｐ型埋め込み領域）とを連結するように設けられ、オン状態のときにフローティング状態のｐ型拡散領域へのホール供給路となるｐ^--型拡散領域を備えた装置が提案されている（例えば、下記特許文献３参照。）。

下記特許文献３に示す構造について説明する。図８は、従来の半導体装置の別の一例の構造を示す断面図である。図８には、直線状の平面形状を有するトレンチ１０５に埋め込んだゲート電極１０８をトレンチ１０５の長手方向に平行に切断した断面構造を示す。図８は、下記特許文献３の図４に相当する。図８に示す従来の半導体装置２００が図６に示す従来の半導体装置１００と異なる点は、ｎ^-型ドリフト層１０２の内部にｐ^--型拡散領域１１２が設けられている点である。ｐ^--型拡散領域１１２は、堆積絶縁層１０６の、トレンチ１０５側壁の部分に沿って設けられ、ｐ^-型ベース領域１０３とｐ型埋め込み領域１０９とを連結する。

ｐ^--型拡散領域１１２は、不純物濃度が極めて低く、ｎ^-型ドリフト層１０２との間のｐｎ接合から広がる空乏層により超高抵抗な領域となる。このため、オフ状態のときには、ｐ型埋め込み領域１０９は、図６に示す従来の半導体装置１００（下記特許文献１，２）と同様にフローティング状態となる。したがって、上述したフローティング構造と同様に、ドレイン−ソース間の耐圧が保持された状態となり、高耐圧化を図ることができる。一方、オン状態のときには、ｐ^--型拡散領域１１２によってｐ型埋め込み領域１０９がソース電位に固定されることで、ｐ型埋め込み領域１０９からｎ^-型ドリフト層１０２へホールが供給される。したがって、オン状態のときに供給されるホールの量を増やすことができる。

図８において、符号１１５〜１１９は、それぞれ、終端構造部２０２のトレンチ、堆積絶縁層、ゲート絶縁膜、ゲート電極およびｐ型埋め込み領域である。終端構造部２０２のトレンチ１１５、堆積絶縁層１１６、ゲート絶縁膜１１７、ゲート電極１１８およびｐ型埋め込み領域１１９は、活性領域２０１のトレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７、ゲート電極１０８およびｐ型埋め込み領域１０９と同様の構造を有する。ゲート電極１１８は最も活性領域２０１側のトレンチ１１５に設けられ、その他のトレンチ１１５には堆積絶縁層１１６が埋め込まれている。終端構造部２０２は、活性領域２０１の周囲を囲み、ｎ^-型ドリフト層１０２の第１主面側の電界を緩和し耐圧を保持する領域である。

特開２００５−１４２２４３号公報 特開平９−１９１１０９号公報 特開２００７−２４２８５２号公報

しかしながら、上記特許文献１，２には、トレンチ１０５の底部付近の電界強度を低下させることはできるが、オン状態のときに少数キャリア（ホール）の引き抜きを防止することについて記載されていない。また、上記特許文献１，２を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの伝導度変調効果を利用したデバイスに適用したとしても、伝導度変調効果は向上されない。また、上記特許文献３では、ＩＧＢＴなどの伝導度変調効果を利用したデバイスに適用した場合、オン状態のときにソース電位に固定されたｐ型埋め込み領域１０９からホールが引き抜かれる。このため、伝導度変調が起こりにくくなり、オン抵抗特性が悪化するという問題がある。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗特性を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体層の第１主面側に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。トレンチは、前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達する。絶縁層は、前記トレンチの底部に埋め込まれている。前記トレンチの内部に、前記トレンチの側壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側で、かつ前記絶縁層の表面に、ゲート電極が設けられている。

前記半導体層の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域側から前記トレンチの底部よりも深い位置に達する。前記半導体層の第２主面側に、第４半導体領域が設けられている。前記半導体層の、前記トレンチの底部よりも前記第４半導体領域側に、第１導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第３半導体領域よりも前記第４半導体領域側に深い位置に達する。前記第５半導体領域は、前記半導体層よりも不純物濃度が高い。第１電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第４半導体領域に電気的に接続されている。

前記第３半導体領域は、第２導電型の第６半導体領域と、第２導電型の第７半導体領域と、からなる。前記第６半導体領域は、前記半導体層の内部に選択的に設けられ、前記トレンチの底部で前記絶縁層に接する。前記第７半導体領域は、前記第１半導体領域と前記第６半導体領域との間に、前記第１半導体領域、前記第６半導体領域および前記ゲート絶縁膜に接して設けられ、かつ前記トレンチの一方の側壁に沿って前記トレンチの底部よりも前記第４半導体領域側へ延在する。前記絶縁層の厚さは、前記ゲート絶縁膜の厚さよりも厚い。前記ゲート絶縁膜の厚さは、前記トレンチの側壁に沿って均一である。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１半導体領域から前記第５半導体領域に達することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、第２導電型であることを特徴とする。

上述した発明によれば、半導体層の内部に第５半導体領域を設けることで、半導体層の内部のキャリア密度を高めることができる。

本発明にかかる半導体装置によれば、オン抵抗特性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の要部の構造を示す断面図である。 従来の半導体装置の電圧波形を示す特性図である。 従来の半導体装置の別の一例の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、実施の形態１にかかる半導体装置のオフ状態における断面構造を示す。オフ状態とは、半導体装置が動作しない状態であり、ゲート電圧を少なくとも０Ｖ以下にした状態（ゲート電極にゲート電圧を印加しないまたは負のゲート電圧を印加した状態）である。オン状態とは、半導体装置が動作する状態であり、ゲート電圧を閾値電圧以上とした状態である（ゲート電圧≧閾値電圧）。図１に示すように、実施の形態１にかかる半導体装置において、ｎ^-型ドリフト層（半導体層）２の第１主面側には、トレンチゲート構造のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、ｐ^-型ベース領域（第１半導体領域）３、ｎ⁺型エミッタ領域（第２半導体領域）４、トレンチ５、堆積絶縁層（絶縁層）６、ゲート絶縁膜７およびゲート電極８からなる。

ｎ^-型ドリフト層２の第２主面側には、ｐ⁺型コレクタ層（第４半導体領域）１が設けられている。ｐ⁺型コレクタ層１は、ｎ^-型ドリフト層２の第２主面の表面層に例えばイオン注入によって形成した拡散領域であってもよいし、実施の形態１にかかる半導体装置を作製（製造）するために用意したｐ⁺型出発基板（半導体チップ）で構成されていてもよい。ｐ⁺型コレクタ層１をｐ⁺型出発基板とする場合、ｎ^-型ドリフト層２は、ｐ⁺型コレクタ層１となるｐ⁺型出発基板の例えばおもて面に堆積したエピタキシャル層である。ｐ^-型ベース領域３は、ｎ^-型ドリフト層２の第１主面側に設けられている。ｐ^-型ベース領域３は、ｎ^-型ドリフト層２の第１主面に堆積したエピタキシャル層であってもよいし、ｎ^-型ドリフト層２の第１主面の表面層に例えばイオン注入によって形成された拡散領域であってもよい。

ｐ^-型ベース領域３の不純物濃度は、低くするほど閾値電圧が低くなるが、ゲート電圧を少なくとも０Ｖ以下にしたときに、ｐ^-型ベース領域３の、ゲート電極８に対向する部分にチャネル（ｎ型の反転層）が形成されない（オン状態にならない）程度に低いことが好ましい。ｎ⁺型エミッタ領域４は、ｐ^-型ベース領域３の内部に選択的に設けられている。ｎ⁺型エミッタ領域４は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。トレンチ５は、ｎ⁺型エミッタ領域４およびｐ^-型ベース領域３を貫通してｎ^-型ドリフト層２に達する。堆積絶縁層６は、トレンチ５の内部のコレクタ側に設けられている。すなわち、堆積絶縁層６は、トレンチ５の底部（コレクタ側端部）に埋め込まれている。

ゲート電極８は、トレンチ５の内部において堆積絶縁層６の表面上（エミッタ側）に設けられている。ゲート電極８は、トレンチ５の側壁に設けられたゲート絶縁膜７を挟んでｐ^-型ベース領域３、ｎ⁺型エミッタ領域４およびｎ^-型ドリフト層２に対向する。すなわち、ゲート電極８のコレクタ側の端部は、ｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１よりもコレクタ側に位置する。ｎ^-型ドリフト層２の内部には、ｐ^-型ベース領域３と離してｐ型拡散領域（ｐ型埋め込み領域（第３半導体領域））９が選択的に設けられている。ｐ型埋め込み領域９は、トレンチ５の底部を囲むようにｎ^-型ドリフト層２の内部に埋め込まれており、堆積絶縁層６を挟んでゲート電極８に対向する。すなわち、ｐ型埋め込み領域９の内部にトレンチ５の底部が位置する。

ｐ型埋め込み領域９は、トレンチ側壁に設けられたゲート絶縁膜７を挟んでゲート電極８に対向しない程度に、トレンチ５の内壁に沿ってエミッタ側に延在していてもよい。すなわち、堆積絶縁層６の厚さｔ１は、トレンチ５の側壁に設けられたゲート絶縁膜７を挟んでｐ型埋め込み領域９とゲート電極８とが対向しない程度に厚い。ｐ型埋め込み領域９は、ｎ^-型ドリフト層２にかかる電界を緩和する機能を有する。ｐ型埋め込み領域９は、例えばイオン注入によって形成された拡散領域であってもよい。ｐ型埋め込み領域９の不純物濃度は、設計条件に合わせて種々変更可能であり、エネルギー準位の縮退が起きない（フェルミ準位が価電子帯中に移動しない）程度に高くてもよい。例えば、ｐ型埋め込み領域９の不純物濃度は、コレクタに高電圧が印加された場合においてもｐ型埋め込み領域９全体が空乏化しない程度に高く、例えばｎ^-型ドリフト層２の不純物濃度と同程度以上に設定されている。

ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分には、オフ状態のときにゲート絶縁膜７に沿ってｐ型の反転層１２が形成される（図中ハッチングで示す部分）。このｐ型の反転層１２によってｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、オフ状態の時にｐ型埋め込み領域９はエミッタ電位に固定される。オフ状態のときにｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２を生じさせるために、ｎ^-型ドリフト層２の不純物濃度、ゲート絶縁膜７の厚さｔ２、およびゲート電極８の仕事関数が適宜設定される。具体的には、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は、オフ状態のときにｐ型の反転層１２が生じる（すなわちホールが存在する）程度に低く設定されている。

ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は、ｎ^-型ドリフト層２の他の部分の不純物濃度と異なっていてもよい。例えば、ｎ^-型ドリフト層２の不純物濃度が１×１０¹⁴／ｃｍ³以上１×１０¹⁶／ｃｍ³以下程度の範囲内である場合、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は例えば１×１０¹⁷／ｃｍ³以下程度である。ゲート絶縁膜７の厚さｔ２は、オフ状態のときに、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２を生じさせる程度に薄く設定されていればよい。すなわち、ゲート絶縁膜７の厚さｔ２は、上記条件を満たしていればよく、例えば、堆積絶縁層６の厚さよりも薄くてもよいし、堆積絶縁層６と同じ厚さであってもよい。

例えば、ゲート絶縁膜７の厚さｔ２を１００ｎｍとし、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度を１×１０¹⁷／ｃｍ³とした場合、ゲート電圧が−１０Ｖ程度のときにｐ型の反転層１２が形成される。ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度が１×１０¹⁷／ｃｍ³以下程度であれば、ゲート電圧が−１５Ｖ程度まで低くなるようにシフトさせるアプリケーション（製品）においてもｐ型の反転層１２を形成することができる。また、ｎ^-型ドリフト層２の不純物濃度が均一に５×１０¹⁴／ｃｍ³以下程度である場合（例えば耐圧１３ｋＶクラス）、ゲート電圧が−２Ｖ程度であってもｐ型の反転層１２を形成することができる。

また、ゲート電圧が０Ｖ程度であっても、ゲート電極８の仕事関数を適宜設定することで、ｐ型の反転層１２を形成可能である。この場合、ゲート電極８は、例えば、ｎ^-型ドリフト層２との仕事関数差によってｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分（ｎ^-型ドリフト層２の、ゲート絶縁膜７との界面付近）にホールを生じさせるような仕事関数をもつ電極材料で形成されていればよい。具体的には、ゲート電極８の電極材料として、例えば１×１０¹⁸／ｃｍ³程度に高不純物濃度のｐ型炭化珪素（ＳｉＣ）半導体や、ｐ型不純物をドープしたドープドポリシリコン（ｄｏｐｅｄ ｐｏｌｙ−Ｓｉ）等を用いてもよい。エミッタ電極（第１電極）１０は、ｐ^-型ベース領域３およびｎ⁺型エミッタ領域４に接し、図示省略する層間絶縁膜によってゲート電極８と電気的に絶縁されている。コレクタ電極（第２電極）１１は、ｐ⁺型コレクタ層１に接する。

特に限定しないが、例えば実施の形態１にかかる半導体装置が耐圧１３ｋＶクラスである場合、ｎ⁺型エミッタ領域４およびｐ⁺型コレクタ層１は十分に高い不純物濃度（１×１０¹⁸／ｃｍ³以上程度）であり、その厚さは０．１μｍ以上程度である。ｐ^-型ベース領域３の不純物濃度は、ゲート絶縁膜７の厚さｔ２にもよるが、１×１０¹⁵／ｃｍ³以上１×１０¹⁷／ｃｍ³以下程度である。ｎ^-型ドリフト層２の厚さは１００μｍ以上１５０μｍ以下程度である。ｎ^-型ドリフト層２の不純物濃度は上述した範囲程度であり、好ましくは５×１０¹⁴／ｃｍ³以下程度である。トレンチ５の深さは１μｍ以上３μｍ以下程度である。ゲート絶縁膜７の厚さｔ２は５０ｎｍ以上２００ｎｍ以下程度である。ｐ型埋め込み領域９の不純物濃度は１×１０¹⁸／ｃｍ³程度以上である。

次に、実施の形態１にかかる半導体装置の動作について説明する。エミッタ電極１０は、グランドに接地された状態か、負の電圧が印加された状態となっている（エミッタ電位≦０）。コレクタ電極１１は、正の電圧が印加された状態となっている（コレクタ電位＞０）。この状態では、ｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１は逆バイアスされている。このため、ｐ^-型ベース領域３およびｎ^-型ドリフト層２の内部に空乏層（不図示）が広がり、伝導キャリアである電子の経路（チャネル）が遮断されている。このとき、ゲート電極８にゲート電圧を印加しないまたは負のゲート電圧を印加した状態（ゲート電圧≦０Ｖ）では、エミッタ−コレクタ間に電流は流れない。すなわち、オフ状態が維持される。オフ状態が維持されている間、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にはゲート絶縁膜７に沿ってｐ型の反転層１２が形成され、ｐ^-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、ｐ型埋め込み領域９はｐ^-型ベース領域３とほぼ同じベース（エミッタ）電位に固定され、ｐ型埋め込み領域９とｎ^-型ドリフト層２との間のｐｎ接合２２も逆バイアスされる。

一方、ゲート電極８への印加電圧を閾値電圧以上にした場合（ゲート電圧≧閾値電圧）、ｐ^-型ベース領域３の、ｎ⁺型エミッタ領域４とｎ^-型ドリフト層２とに挟まれた部分（ゲート電極８に対向する部分）に、ゲート絶縁膜７に沿ってｎ型の反転層（チャネル（不図示））が形成される。これによって、ｎ⁺型エミッタ領域４、ｎ型の反転層およびｎ^-型ドリフト層２が伝導キャリアである電子の経路となる。すなわち、エミッタ電極１０から出た電子は、ｎ⁺型エミッタ領域４、ｎ型の反転層およびｎ^-型ドリフト層２を通ってコレクタ電極１１へと動き、エミッタ−コレクタ間に電流が流れる。この状態がオン状態である。オン状態のときには、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２は生じないため、ｐ型埋め込み領域９はフローティング状態となる。そして、再び、ゲート電極８への印加電圧を少なくとも０Ｖ以下（ゲート電圧≦０Ｖ）にすることで、オン状態からオフ状態に移行する。このように、ゲート電極８への印加電圧によって半導体装置のオン・オフが制御される。

ゲート電圧が０より大きくかつ閾値電圧未満である状態（０＜ゲート電圧＜閾値電圧）においても、ゲート電圧が０Ｖ以下である場合と同様にｎ型の反転層（チャネル）は形成されない。しかし、実際には、外部からオフ制御のための指令値（ゲート電圧＜閾値電圧）がゲート電極８に印加された後、ゲート電圧が０Ｖになるまでの間、実施の形態１にかかる半導体装置は動作を停止するまでの遷移状態にあり、完全に停止していない。このため、上述した説明においては、実施の形態１にかかる半導体装置の動作が完全に停止する少なくとも０Ｖ以下のゲート電圧である状態をオフ状態としているが、ｎ^-型ドリフト層２にｐ型の反転層１２が形成されるときのゲート電圧と、ｐ^-型ベース領域３にｎ型の反転層（チャネル）が形成されるとき（オン状態）のゲート電圧（すなわち閾値電圧）とが等しくなるように調整可能であれば、ゲート電圧が閾値電圧未満である場合（ゲート電圧＜閾値電圧）をオフ状態としてもよい。

また、上述した説明においては、ＩＧＢＴなどの伝導度変調効果を利用したデバイスを例に説明しているが、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用してもよい。この場合、ｐ⁺型コレクタ層１に代えてｎ⁺型ドレイン層を設け、ｎ⁺型エミッタ領域４、エミッタ電極１０およびコレクタ電極１１をそれぞれｎ⁺型ソース領域、ソース電極およびドレイン電極とする。また、実施の形態１にかかる半導体装置の半導体材料として、シリコン（Ｓｉ）半導体を用いてもよいし、例えば炭化珪素半導体など、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いてもよい。

以上、説明したように、実施の形態１によれば、オン状態のときに、ｐ型埋め込み領域はフローティング状態であるため、ｐ型埋め込み領域からエミッタ電極への少数キャリア（ホール）の引き抜きが生じない。このため、ＩＧＢＴなどの伝導度変調効果を利用したデバイスにおいて伝導度変調が妨げられることはない。これにより、オン抵抗特性が悪化することを防止することができる。すなわち、例えば上記特許文献３のようにオン状態のときにｐ型埋め込み領域がエミッタ電位に固定される場合に比べて、オン抵抗特性を向上させることができる。

また、例えば上記特許文献３のようにオフ状態のときにｐ型埋め込み領域がフローティング状態である場合、ｐ型埋め込み領域の電位状態によっては、ゲート電極とｐ型埋め込み領域との電位差が大きくなり堆積絶縁層に高電界が集中する虞がある。一方、実施の形態１によれば、オフ状態のときに、ｐ型埋め込み領域はｐ型の反転層によってｐ^-型ベース領域と電気的に接続され、エミッタ電位（例えばグランド）に固定される。これにより、コレクタ電極に高電圧が印加されたとしても、ゲート電極とｐ型埋め込み領域との電位差（堆積絶縁層にかかる電圧）はゲート電圧程度となるため、堆積絶縁層に高電界が集中しない。また、ｐ型埋め込み領域がエミッタ電位に固定されることで、ｎ^-型ドリフト層の、ゲート絶縁膜に沿った部分もエミッタ電位に近い電位に保たれ、ゲート絶縁膜にかかる電圧はゲート電圧程度となる。このため、ゲート絶縁膜にも高電界が集中しない。したがって、従来よりも耐圧特性を向上させることができ、動作不良や絶縁破壊などが生じることを防止することができる。また、ゲート酸化膜に高電界が集中しないため、半導体材料の最大電界強度に近い電界を生じさせる程度までコレクタ電圧の許容上限値を高くすることができる。これにより、例えばワイドバンドギャップ半導体を用いて、ワイドバンドギャップ半導体材料の特性限界に近い状態まで高耐圧化が可能となる。

また、実施の形態１によれば、オフ状態のときにｎ^-型ドリフト層の内部にｐ型の反転層を形成し、このｐ型の反転層によってｐ^-型ベース領域とｐ型埋め込み領域とを電気的に接続することができるため、例えば上記特許文献３のようにｐ^-型ベース領域とｐ型埋め込み領域とを接続するための拡散領域を形成する必要がない。したがって、従来よりも製造工程を簡略化することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ^-型ドリフト層２の内部に、ｎ^-型ドリフト層２よりも不純物濃度の高いｎ型拡散領域（以下、ｎ型ブロッキング領域（第５半導体領域）とする）１３を設けている点である。ｎ型ブロッキング領域１３は、オン状態のときにｎ^-型ドリフト層２の内部の少数キャリア（ホール）に対する障壁となり、少数キャリアの蓄積効果を高める機能を有する。これにより、ｎ^-型ドリフト層２のキャリア密度を高くすることができるため、オン抵抗を低減することができる。

ｎ型ブロッキング領域１３は、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９との間に、ｐ^-型ベース領域３およびｐ型埋め込み領域９と離して設けられることが好ましい。その理由は、次の通りである。ｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１付近における電界強度、または、トレンチ５の底部付近（ｐ型埋め込み領域９および堆積絶縁層６付近）における電界強度が耐圧を律速する。この耐圧を律速する箇所におけるｎ^-型ドリフト層２の不純物濃度が高くならないように、ｎ型ブロッキング領域１３を設けないことが好ましいからである。すなわち、ｐ^-型ベース領域３とｐ型埋め込み領域９との間にｎ型ブロッキング領域１３を設けることで、トレンチ５の底部およびｐ型埋め込み領域９における電界強度をほぼ変化させずに、ｎ型ブロッキング領域１３を設けることができる。これにより、耐圧を低下させることなく、低オン抵抗化を図ることができる。

ｎ型ブロッキング領域１３の不純物濃度は、ｎ^-型ドリフト層２の不純物濃度よりも高い。また、ｎ型ブロッキング領域１３の不純物濃度は、ｐ型埋め込み領域９のコレクタ側の電界強度が耐圧限界値を超えない程度に高不純物濃度（例えば１×１０¹⁷／ｃｍ³程度）であってもよい。ｎ型ブロッキング領域１３の厚さは、例えば数μｍ程度である。ｎ型ブロッキング領域１３は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。エピタキシャル層からなるｎ型ブロッキング領域１３を形成する場合、例えば、ｐ⁺型コレクタ層１となるｐ⁺型出発基板上に、ｎ^-型ドリフト層２およびｎ型ブロッキング領域１３を堆積した後、再度ｎ^-型ドリフト層２を堆積することでｎ^-型ドリフト層２の厚さを調整すればよい。イオン注入による拡散領域からなるｎ型ブロッキング領域１３を形成する場合、例えば、イオン注入の加速エネルギーを種々変更し、ｎ^-型ドリフト層２の第１主面から所定の深さにｎ型ブロッキング領域１３を形成すればよい。

ｎ型ブロッキング領域１３は、ｎ^-型ドリフト層２を挟んで、例えばｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１全面に対向していてもよい。また、ｎ型ブロッキング領域１３は、トレンチ５の底部よりもコレクタ側に設けられていてもよい。この場合、ｎ型ブロッキング領域１３の不純物濃度および厚さを適宜設定することで、耐圧低下を最小限に抑えることができる。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ型ブロッキング領域を設けることにより、さらにオン抵抗特性を向上させることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｐ型埋め込み領域９が常時（オン状態およびオフ状態ともに）フローティング状態である点である。

実施の形態３においては、オフ状態のとき、ｎ^-型ドリフト層２の内部に、ｐ^-型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合２１から空乏層（不図示）が広がり、当該ｐｎ接合２１付近が電界強度のピークとなる。また、ｎ^-型ドリフト層２の内部には、ｐ型埋め込み領域９とｎ^-型ドリフト層２との間のｐｎ接合２２からも空乏層（不図示）が広がり、当該ｐｎ接合２２付近にも電界強度のピークが形成される。すなわち、ｎ^-型ドリフト層２の内部において電界強度のピークを２箇所に分散させることができ、電界強度の最大ピーク値を低減させることができる。このため、耐圧を向上させることができる。また、ｎ^-型ドリフト層２の内部にｎ型ブロッキング領域１３を設けることで、実施の形態２と同様にオン抵抗特性を向上させることができる。

以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図４は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、隣り合うトレンチ５間に挟まれた部分に、トレンチ５よりも深い深さで、かつ常時エミッタ電位に固定されたｐ型領域（以下、ｐ型カラム領域（第３半導体領域）とする）１４を設けている点である。実施の形態４においては、ｐ型埋め込み領域は設けられていない。また、ｎ型ブロッキング領域（第５半導体領域）１５は、耐圧を律速する箇所（堆積絶縁層６付近、および後述するｐ型カラム領域１４とｎ^-型ドリフト層２との間のｐｎ接合２３付近）におけるｎ^-型ドリフト層２の不純物濃度が高くならないように、トレンチ５の底部よりもコレクタ側に設けられている。

ｐ型カラム領域１４は、隣り合うトレンチ５間にトレンチ５と離して設けられ、かつエミッタ電極１０に電気的に接続されている。ｐ型カラム領域１４の深さは、トレンチ５の深さよりも深い。例えば、ｐ型カラム領域１４は、ｎ⁺型エミッタ領域４およびｐ^-型ベース領域３を貫通して、ｎ^-型ドリフト層２の内部に設けられたｎ型ブロッキング領域１５に達していてもよい。トレンチ５よりも深いｐ型カラム領域１４を設けることにより、ｐ型カラム領域１４とｎ^-型ドリフト層２との間のｐｎ接合２３に電界を集中させることができるため、堆積絶縁層６付近の電界強度を低下させることができる。ｐ型カラム領域１４の不純物濃度は、設計条件に合わせて種々変更可能であり、エネルギー準位の縮退が起きない程度に高くてもよい。

以上、説明したように、実施の形態４によれば、ｎ^-型ドリフト層の内部にｎ型ブロッキング領域を設けることで、実施の形態２と同様にオン抵抗特性を向上させることができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、ｐ型カラム領域（第７半導体領域）１６によってｐ^-型ベース領域３とｐ型埋め込み領域（第６半導体領域）９とを連結している点である。すなわち、ｐ^-型ベース領域３、ｐ型カラム領域１６およびｐ型埋め込み領域９によって、実施の形態４のｐ型カラム領域と同様に、隣り合うトレンチ５間に挟まれた部分に、トレンチ５よりも深い深さで設けられ、常時エミッタ電位に固定されたｐ型領域が構成されている。具体的には、ｐ型カラム領域１６は、ｎ^-型ドリフト層２の、ｐ^-型ベース領域３とｐ型埋め込み領域９との間に、トレンチ５の側壁に設けられたゲート絶縁膜７に沿って設けられている。ｎ型ブロッキング領域１５の構成は、実施の形態４と同様である。

以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果を得ることができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、高耐圧を有するトレンチゲート構造のＭＯＳ型半導体装置に有用である。

１ ｐ⁺型コレクタ層
２ ｎ^-型ドリフト層
３ ｐ^-型ベース領域
４ ｎ⁺型エミッタ領域
５ トレンチ
６ 堆積絶縁層
７ ゲート絶縁膜
８ ゲート電極
９ ｐ型埋め込み領域
１０ エミッタ電極
１１ コレクタ電極
１２ ｐ型の反転層
１３，１５ ｎ型ブロッキング領域
１４，１６ ｐ型カラム領域
２１ ｐ^-型ベース領域とｎ^-型ドリフト層との間のｐｎ接合
２２ ｐ型埋め込み領域とｎ^-型ドリフト層との間のｐｎ接合
２３ ｐ型カラム領域とｎ^-型ドリフト層との間のｐｎ接合

Claims (3)

1. 第１導電型の半導体層の第１主面側に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達するトレンチと、
   前記トレンチの底部に埋め込まれた絶縁層と、
   前記トレンチの内部に、前記トレンチの側壁に沿って設けられたゲート絶縁膜と、
   前記トレンチの内部の、前記ゲート絶縁膜の内側で、かつ前記絶縁層の表面に設けられたゲート電極と、
   前記半導体層の内部に選択的に設けられ、前記第１半導体領域側から前記トレンチの底部よりも深い位置に達する第２導電型の第３半導体領域と、
   前記半導体層の第２主面側に設けられた第４半導体領域と、
   前記半導体層の、前記トレンチの底部よりも前記第４半導体領域側に選択的に設けられ、前記第３半導体領域よりも前記第４半導体領域側に深い位置に達する、前記半導体層よりも不純物濃度の高い第１導電型の第５半導体領域と、
   前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
   前記第４半導体領域に電気的に接続された第２電極と、
   を備え、
   前記第３半導体領域は、
   前記半導体層の内部に選択的に設けられ、前記トレンチの底部で前記絶縁層に接する第２導電型の第６半導体領域と、
   前記第１半導体領域と前記第６半導体領域との間に、前記第１半導体領域、前記第６半導体領域および前記ゲート絶縁膜に接して設けられ、かつ前記トレンチの一方の側壁に沿って前記トレンチの底部よりも前記第４半導体領域側へ延在する第２導電型の第７半導体領域と、からなり、
   前記絶縁層の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
2. 前記第３半導体領域は、前記第１半導体領域から前記第５半導体領域に達することを特徴とする請求項１に記載の半導体装置。
3. 前記第４半導体領域は、第２導電型であることを特徴とする請求項１または２に記載の半導体装置。

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