JP6885414B2 - 半導体装置 - Google Patents
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Description
では、n-型ドリフト層に空乏層が広がっていないため、ドレイン電圧Vdは低く、低オン抵抗の状態で動作する。一方、ゲート電圧Vgを印加せずにオフ状態を維持している間(以下、第2状態Bとする)は、n-型ドリフト層に空乏層が広がった状態(高オン抵抗の状態)となり、ドレイン電圧Vdが高い状態で維持される。すなわち、空乏層の広がりによってドレイン−ソース間の耐圧が保持された状態となる。そして、オフ状態から再度オン状態に移行されることで(以下、第3状態Cとする)、第2状態のときに広がっていた空乏層の幅が狭くなるため、再度、低オン抵抗の状態で動作する。その後、第2状態Bと第3状態Cとが交互に繰り返される。このように、通常のMOS型半導体装置(フローティング構造でないMOS型半導体装置)では、第2状態Bのときに、n-型ドリフト層の内部にp-型ベース領域とn-型ドリフト層との間のpn接合から空乏層が広がる。そして、第2状態Bのときにp-型ベース領域とn-型ドリフト層との間のpn接合から広がった空乏層の幅は、第3状態Cのときにp-型ベース領域からn-型ドリフト層へのホール(正孔)の供給により即時に狭くなる。
一方、オン状態のときには、p--型拡散領域112によってp型埋め込み領域109がソース電位に固定されることで、p型埋め込み領域109からn-型ドリフト層102へホールが供給される。したがって、オン状態のときに供給されるホールの量を増やすことができる。
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1には、実施の形態1にかかる半導体装置のオフ状態における断面構造を示す。オフ状態とは、半導体装置が動作しない状態であり、ゲート電圧を少なくとも0V以下にした状態(ゲート電極にゲート電圧を印加しないまたは負のゲート電圧を印加した状態)である。オン状態とは、半導体装置が動作する状態であり、ゲート電圧を閾値電圧以上とした状態である(ゲート電圧≧閾値電圧)。図1に示すように、実施の形態1にかかる半導体装置において、n-型ドリフト層(半導体層)
2の第1主面側には、トレンチゲート構造のMOSゲート構造が設けられている。MOSゲート構造は、p-型ベース領域(第1半導体領域)3、n+型エミッタ領域(第2半導体領域)4、トレンチ5、堆積絶縁層(絶縁層)6、ゲート絶縁膜7およびゲート電極8からなる。
、p-型ベース領域3の、n+型エミッタ領域4とn-型ドリフト層2とに挟まれた部分(ゲート電極8に対向する部分)に、ゲート絶縁膜7に沿ってn型の反転層(チャネル(不図示))が形成される。これによって、n+型エミッタ領域4、n型の反転層およびn-型ドリフト層2が伝導キャリアである電子の経路となる。すなわち、エミッタ電極10から出た電子は、n+型エミッタ領域4、n型の反転層およびn-型ドリフト層2を通ってコレクタ電極11へと動き、エミッタ−コレクタ間に電流が流れる。この状態がオン状態である。オン状態のときには、n-型ドリフト層2の、p-型ベース領域3とp型埋め込み領域9とに挟まれた部分にp型の反転層12は生じないため、p型埋め込み領域9はフローティング状態となる。そして、再び、ゲート電極8への印加電圧を少なくとも0V以下(ゲート電圧≦0V)にすることで、オン状態からオフ状態に移行する。このように、ゲート電極8への印加電圧によって半導体装置のオン・オフが制御される。
においても、ゲート電圧が0V以下である場合と同様にn型の反転層(チャネル)は形成されない。しかし、実際には、外部からオフ制御のための指令値(ゲート電圧<閾値電圧)がゲート電極8に印加された後、ゲート電圧が0Vになるまでの間、実施の形態1にかかる半導体装置は動作を停止するまでの遷移状態にあり、完全に停止していない。このため、上述した説明においては、実施の形態1にかかる半導体装置の動作が完全に停止する少なくとも0V以下のゲート電圧である状態をオフ状態としているが、n-型ドリフト層2にp型の反転層12が形成されるときのゲート電圧と、p-型ベース領域3にn型の反転層(チャネル)が形成されるとき(オン状態)のゲート電圧(すなわち閾値電圧)とが等しくなるように調整可能であれば、ゲート電圧が閾値電圧未満である場合(ゲート電圧<閾値電圧)をオフ状態としてもよい。
次に、実施の形態2にかかる半導体装置の構造について説明する。図2は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、n-型ドリフト層2の内部に、n-型ドリフト層2よりも不純物濃度の高いn型拡散領域(以下、n型ブロッキング領域(第5半導体領域)とする)13を設けている点である。n型ブロッキング領域13は、オン状態のときにn-型ドリフト層2の内部の少数キャリア(ホール)に対する障壁となり、少数キャリアの蓄積効果を高める機能を有する。これにより、n-型ドリフト層2のキャリア密度を高くすることができるため、オン抵抗を低減することができる。
次に、実施の形態3にかかる半導体装置の構造について説明する。図3は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置が実施の形態2にかかる半導体装置と異なる点は、p型埋め込み領域9が常時(オン状態およびオフ状態ともに)フローティング状態である点である。
次に、実施の形態4にかかる半導体装置の構造について説明する。図4は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置が実施の形態3にかかる半導体装置と異なる点は、隣り合うトレンチ5間に挟まれた部分に、トレンチ5よりも深い深さで、かつ常時エミッタ電位に固定されたp型領域(以下、p型カラム領域(第3半導体領域)とする)14を設けている点である。実施の形態4においては、p型埋め込み領域は設けられていない。また、n型ブロッキング領域(第5半導体領域)15は、耐圧を律速する箇所(堆積絶縁層6付近、および後述するp型カラム領域14とn-型ドリフト層2との間のpn接合23付近)におけるn-型ドリフト層2の不純物濃度が高くならないように、トレンチ5の底部よりもコレクタ側に設けられている。
次に、実施の形態5にかかる半導体装置の構造について説明する。図5は、実施の形態5にかかる半導体装置の構造を示す断面図である。実施の形態5にかかる半導体装置が実施の形態4にかかる半導体装置と異なる点は、p型カラム領域(第7半導体領域)16によってp-型ベース領域3とp型埋め込み領域(第6半導体領域)9とを連結している点である。すなわち、p-型ベース領域3、p型カラム領域16およびp型埋め込み領域9によって、実施の形態4のp型カラム領域と同様に、隣り合うトレンチ5間に挟まれた部分に、トレンチ5よりも深い深さで設けられ、常時エミッタ電位に固定されたp型領域が構成されている。具体的には、p型カラム領域16は、n-型ドリフト層2の、p-型ベース領域3とp型埋め込み領域9との間に、トレンチ5の側壁に設けられたゲート絶縁膜7に沿って設けられている。n型ブロッキング領域15の構成は、実施の形態4と同様である。
2 n-型ドリフト層
3 p-型ベース領域
4 n+型エミッタ領域
5 トレンチ
6 堆積絶縁層
7 ゲート絶縁膜
8 ゲート電極
9 p型埋め込み領域
10 エミッタ電極
11 コレクタ電極
12 p型の反転層
13,15 n型ブロッキング領域
14,16 p型カラム領域
21 p-型ベース領域とn-型ドリフト層との間のpn接合
22 p型埋め込み領域とn-型ドリフト層との間のpn接合
23 p型カラム領域とn-型ドリフト層との間のpn接合
Claims (7)
- 第1導電型の半導体層の第1主面側に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の内部に選択的に設けられた第1導電型の第2半導体領域と、
前記第2半導体領域および前記第1半導体領域を貫通して前記半導体層に達するトレンチと、
前記トレンチの底部に埋め込まれた絶縁層と、
前記トレンチの内部に、前記トレンチの側壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側で、かつ前記絶縁層の表面に設けられたゲート電極と、
前記半導体層の内部に前記トレンチの底部を囲むように選択的に設けられ、前記絶縁層を挟んで前記ゲート電極に対向する第2導電型の第3半導体領域と、
前記半導体層の第2主面側に設けられた第4半導体領域と、
前記第1半導体領域および前記第2半導体領域に電気的に接続された第1電極と、
前記第4半導体領域に電気的に接続された第2電極と、
を備え、
前記ゲート電極は、第2導電型半導体層、または、第2導電型不純物をドープしたポリシリコン層であり、
前記ゲート電極に0Vより大きく、かつ前記第1半導体領域の、前記第2半導体領域と前記半導体層とに挟まれた部分に前記ゲート絶縁膜に沿って第1導電型反転層が形成される第1ゲート電圧が印加されたときにオン状態となり、
前記ゲート電極に最大電圧が0Vより大きく、かつ前記第1ゲート電圧の最低電圧であるゲート閾値電圧未満の範囲の第2ゲート電圧が印加されたときにオフ状態となり、前記半導体層の、前記第1半導体領域と前記第3半導体領域とに挟まれた部分に前記ゲート絶縁膜に接して第2導電型反転層が生じ、前記第2導電型反転層によって前記第1半導体領域から前記第3半導体領域までを前記ゲート絶縁膜に接して覆い、前記ゲート絶縁膜の厚さは、前記トレンチの側壁に沿って均一であることを特徴とする半導体装置。 - 前記半導体層の内部に、前記第1半導体領域および前記第3半導体領域と離して選択的に設けられた、前記半導体層よりも不純物濃度の高い第1導電型の第5半導体領域をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記第5半導体領域は、前記半導体層の、前記第1半導体領域と前記第3半導体領域との間に設けられていることを特徴とする請求項2に記載の半導体装置。
- 前記半導体層は、前記ゲート電極に前記第2ゲート電圧が印加されたときに前記第2導電型反転層が生じる不純物濃度に設定されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記半導体層は、前記ゲート電極に前記第1ゲート電圧が印加されたときに前記第2導電型反転層が生じない不純物濃度に設定されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 前記第3半導体領域は、前記ゲート電極に前記第1ゲート電圧が印加されたときにフローティング状態であることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記第4半導体領域は、第2導電型であることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
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