JP5938182B2 - パワー絶縁ゲート型電界効果トランジスタ - Google Patents

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Description

本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）、特に、パワー絶縁ゲート型電界効果トランジスタ（以後、パワーＭＩＳＦＥＴという）に関する。
ＦＥＴとは、半導体にソース、ドレインという領域を設け、それぞれに電極（ソース電極、ドレイン電極）を接続し、絶縁膜あるいはショットキーバリヤを介してゲート電極より半導体に電圧をかけ、半導体の状態を制御することにより、ソース電極とドレイン電極間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等の１４族元素やガリウムヒ素、インジウムリン、窒化ガリウム、硫化亜鉛、カドミウムテルル等の化合物が挙げられる。
近年、酸化亜鉛やインジウムガリウム亜鉛系酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物、ＩＧＺＯとも表記する）等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、それらの材料は３電子ボルト以上の大きなバンドギャップを有する。
米国特許公開２００５／０１９９８７９号公報 米国特許公開２００７／０１９４３７９号公報
本発明の一形態は、このような酸化物半導体を用いて、パワーＭＩＳＦＥＴを提供せんとするものである。珪素半導体を用いたパワーＭＩＳＦＥＴは既に実用化されている。しかしながら、耐圧６０Ｖ以下であれば、オン抵抗は０．１Ω程度であるものの、耐圧が高くなるとオン抵抗が１Ω以上となる。例えば、オン抵抗が１Ωであると、１０Ａの電流のオンオフをおこなう場合には、１００Ｗもの電力が消費されてしまうため実用的ではない。このような高耐圧用途には、絶縁ゲートバイポーラトランジスタが用いられているが、高周波特性の面で劣っていることは否めない。
本発明の一形態は、バンドギャップが３電子ボルト以上である酸化物半導体の耐圧に着目し、これを用いることで、耐圧３００Ｖでもオン抵抗が０．８Ω以下、好ましくは０．２Ω以下という高効率のパワーＭＩＳＦＥＴを提供するものである。
本発明の態様の一は、ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、半導体層に接して設けられたソース電極とドレイン電極を有し、ゲート電極はソース電極と重なり、ドレイン電極とは重ならない領域を有し、半導体層のうちドレイン電極およびゲート電極と重ならない領域の長さを０．５μｍ乃至５μｍとすることを特徴とするパワーＭＩＳＦＥＴである。
本発明の態様の一は、ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、半導体層に接して設けられたソース電極とドレイン電極を有し、半導体層の厚さは不均一でドレイン電極に接する部分の厚さは、０．５μｍ乃至５μｍであることを特徴とするパワーＭＩＳＦＥＴである。
このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に１００Ｖ以上の電源と負荷を直列に接続し、ゲート電極に制御用の信号を入力して使用する。なお、上記において半導体層は、ゲート電極とバックゲート電極にはさまれた構造であってもよい。また、ゲート電極はＰ型単結晶珪素基板あるいはＮ型単結晶珪素基板上に形成されたＰ型にドーピングされた領域（Ｐ型領域）であってもよい。また、ゲート電極あるいはバックゲート電極、ソース電極あるいはドレイン電極は金属あるいは導電性酸化物よりなるものを用いてもよい。
また、半導体層中のドナーあるいはアクセプタに由来するキャリア濃度は１×１０１２ｃｍ−３以下、好ましくは１×１０１１ｃｍ−３以下としてもよい。なお、半導体は導体に接すると、後述のように、導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、本来のキャリア濃度を知ることは困難である。したがって、現実的にはＭＩＳＦＥＴ内の半導体層のドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。その場合には、ＭＩＳＦＥＴに使用されている半導体層と同じ方法で作製された半導体層の、導体から１０μｍ以上、好ましくは１００μｍ以上離れた点で測定することで、１×１０１２ｃｍ−３以下であるか否かを知ることができる。
上記に関連して、半導体層は、酸素欠損濃度や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、ＭＩＳＦＥＴの動作を不安定にする。水素濃度は１×１０１８ｃｍ−３以下とすることが好ましい。
また、ソース電極やドレイン電極の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さいことが好ましい。あるいは、ソース電極やドレイン電極と半導体層の接合はオーミック接合であることが好ましい。また、ドレイン電極の仕事関数はソース電極の仕事関数よりも小さいことが好ましい。
さらには、ゲート電極あるいはバックゲート電極の仕事関数が、ソース電極やドレイン電極の仕事関数より０．３電子ボルト以上大きいとよい。あるいは、ゲート電極あるいはバックゲート電極の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいことが好ましい。
本発明の説明をおこなう前に、従来のパワーＭＩＳＦＥＴについて説明する。図１０（Ａ）は従来の単結晶珪素を用いたパワーＭＩＳＦＥＴの原理を説明するものである。すなわち、Ｐ型の単結晶珪素基板５０１上にＮ型の不純物を拡散して形成したソース５０２ａ、ドレイン５０２ｂを設け、それぞれにソース電極５０５ａ、ドレイン電極５０５ｂが設けられる。また、基板上にはゲート電極５０４と絶縁物５０６が設けられる。
これらの構成要素は通常のＭＩＳＦＥＴと同じであるが、それらに加えて、パワーＭＩＳＦＥＴでは、ドレイン５０２ｂとチャネル領域の間にドリフト領域５０３が設けられている。この領域は、ＭＩＳＦＥＴがオフとなった際に、ＭＩＳＦＥＴのドレイン５０２ｂとゲート電極５０４にかかる高電圧を吸収する目的で設けられる。
すなわち、高電圧が印加された際には、ドリフト領域は空乏化して、絶縁体となり、その領域に珪素の耐圧以下の電界がかかることで、ＭＩＳＦＥＴが破壊されることを防ぐ。珪素の絶縁破壊電界強度を０．３ＭＶ／ｃｍとし、３００Ｖの耐圧を保証するＭＩＳＦＥＴであれば、ドリフト領域の幅は１０μｍ必要である。
一方、ＭＩＳＦＥＴがオンとなった場合には、この領域は導電性を示す必要があるため、Ｎ型の導電性を示すことが要求されるが、ドナーの濃度が高すぎると、十分に空乏化できなくなる。ドナー濃度は４×１０１５ｃｍ−３が適正となる。
ところで、ドナー濃度が４×１０１５ｃｍ−３である単結晶珪素の抵抗率は１Ωｃｍ以上となる。図１０（Ａ）のようにドリフト領域５０３を基板５０１の１つの面の浅い部分に形成すると、その抵抗が高くなるので、図１０（Ｂ）のように、基板自体をドリフト領域５０３として、電流の流れる断面積を大きくすることにより、その抵抗を下げることがおこなわれている。それでも耐圧３００Ｖを保証するにはドリフト領域の抵抗は１Ω以上となる。
しかも、このパワーＭＩＳＦＥＴは多くのドーピング工程が必要である。すなわち、弱いＮ型単結晶珪素の基板５０１の裏面にＮ型不純物をドーピングして、ドレイン５０２ｂを形成する。さらに、ゲート電極５０４を形成した後、表面より、Ｐ型不純物をドーピングしてＰ型領域５０７とＮ型不純物をドーピングしてソース５０２ａを、それぞれ形成する。ドリフト領域５０３は基板と同じ不純物濃度である。
これに対し、バンドギャップが３電子ボルト以上の酸化物半導体においては絶縁破壊電界強度は３ＭＶ／ｃｍ以上であるため、ドリフト領域に相当する部分の幅は１μｍでよい。しかしながら、珪素半導体ではドリフト領域に微量のドナーを拡散してオンの際の導電性を確保できるが、通常の酸化物半導体ではそのような技術は確立されていない。
酸化物半導体では水素がドナーとなることは知られている。また、酸素欠損もドナーの要因となることも知られている。しかしながら、本発明者の知見では、水素が酸化物半導体中に存在すると信頼性に大きな問題を生じる。一方、酸素欠損やその他のドナー不純物も含めて、その濃度を精密に制御できるような技術は未だ知られていない。
したがって、珪素半導体の技術をそのまま酸化物半導体に適用することは非常に難しいといわざるを得ない。その点に関して、本発明者は酸化物半導体のＭＩＳＦＥＴの動作を基礎から究明した結果、以下に示す構造のＭＩＳＦＥＴで目的とする耐圧を得られること、およびオンの際に十分な電流が流れることを見出した。
図１（Ａ）にその例を示す。このパワーＭＩＳＦＥＴは、例えば、酸化物半導体よりなるＩ型の半導体層１０１とゲート電極１０２ａと、それらにはさまれたゲート絶縁膜１０４ａとソース電極１０３ａ、ドレイン電極１０３ｂとを有する。珪素半導体の場合と同様に、チャネル領域とドレイン電極１０３ｂの間にはドリフト領域に相当する部分を設ける。この部分の長さＸは、３００Ｖの耐圧を保証するのであれば１μｍでよい。一般的には、０．５μｍ乃至５μｍとするとよい。
長さＸが大きいほど耐圧は大きくなる。しかしながら、Ｘが大きくなるとオン状態でのドレイン電極１０３ｂから半導体層１０１（特に厚い半導体層１０１ｂ）にかけての電子濃度が不十分となるため、オン抵抗が高くなり、トランジスタとして十分な機能が果たせない場合がある。したがって、一般的にはＸは５μｍより大きいことは好ましくない。
しかし、オン抵抗が高くても問題ないという状況（例えば、使用する電流が十分に小さい場合等）であれば、Ｘが５μｍより大きくても動作に支障をきたさないこともある。一般に、オン抵抗は負荷の１／１０以下であることが好ましい。
図１（Ｂ）には、さらに発展させた形状のパワーＭＩＳＦＥＴを示す。このＦＥＴでは、半導体層１０１のうちドレイン電極１０３ｂと接する部分（半導体層１０１ｂ）を、ソース電極１０３ａと接する部分やチャネルの部分の半導体層１０１ａよりも厚く形成し、それをドリフト領域に相当する部分とするものである。その際、半導体層１０１ｂの厚さ（長さＸ）は０．５μｍ乃至５μｍとするとよい。
すなわち、図１（Ａ）においては、電流が流れる方向は、図の右から左であったが、図１（Ｂ）では、ドレイン電極１０３ｂからチャネルにかけては、図の上から下となる。そして、図１（Ａ）の場合は電流の流れる部分の断面積は半導体層１０１の厚さと半導体層１０１の幅（紙面に垂直な部分の長さ）の積であるが、図１（Ｂ）の場合は、ドレイン電極の幅ｄ２と半導体層１０１（あるいは半導体層１０１ｂ）の幅の積である。
図１（Ａ）においては、ドリフト領域に相当する部分の厚さは半導体層１０１の厚さで制限されている。図１（Ｂ）ではドリフト領域に相当する部分の厚さはドレイン電極１０３ｂの幅ｄ２である。半導体層１０１の厚さに比べて、ドレイン電極１０３ｂの幅ｄ２は大きくすることが容易であるので、ドリフト領域に相当する部分の抵抗は減少する。例えば、ｄ２として、２μｍ以上１０μｍ以下とするとよい。
それを超える値とすると、ドリフト領域に相当する部分の単位チャネル幅あたりの抵抗自体は減少するが、回路のレイアウト上の制限で、ＭＩＳＦＥＴのチャネル幅を大きくできず、結果として全体としてのオン抵抗の低下が困難となる。
また、図１（Ａ）の半導体層１０１を厚くすると、ソース電極１０３ａとチャネルとの間の抵抗が増加してオン抵抗が高くなるので、図１（Ａ）の半導体層１０１の厚さは１０ｎｍ以上１００ｎｍ以下とすることが好ましい。同じ理由から図１（Ｂ）の半導体層１０１ａの厚さも１０ｎｍ以上１００ｎｍ以下とすることが好ましい。
さらには、一般に、ＰＮ接合を用いないＦＥＴでは、チャネル長に比較してチャネル部分の半導体層の厚さが大きくなると、オフの際のリーク電流が大きくなる。この効果は半導体層の厚さだけではなくゲート絶縁膜の実効的な厚さ（厚さ×半導体層の比誘電率／ゲート絶縁膜の比誘電率）とも関連する。
チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和がチャネル長の１／３以上であると、特にチャネル長１μｍ以下のＦＥＴではしきい値が極端に低下し、また、サブスレショールド特性も悪化する。すなわち、オフの際のソース電極とドレイン電極の間の電流が増加する。後述するように、そのような状態で、ソース電極とドレイン電極に高い電圧がかかるとゲート絶縁膜に高い電圧がかかって、ＦＥＴが破壊されてしまう。
詳細については省略するが、チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和は、チャネル長の１／１０以下、好ましくは１／２０以下とするとよい。
図１（Ａ）および図１（Ｂ）のパワーＭＩＳＦＥＴはゲート電極１０２ａに加えて、反対側にバックゲート絶縁膜１０４ｂを介してバックゲート電極１０２ｂを有する。バックゲート電極１０２ｂはゲート電極１０２ａと同期した電位を与えてもよいが、常に一定の電位を与えてもよい。特に、オフ状態においてソース電極１０３ａの電位よりも低い電位を与えると、耐圧を高める上で効果がある。
図１はパワーＭＩＳＦＥＴの断面図であるが、図１（Ｂ）のパワーＭＩＳＦＥＴを上方より見た場合のレイアウトの例を図２乃至図４に示す。これらの例では、いずれもソース電極１０３ａとドレイン電極１０３ｂをかみ合わせるような構成とすることにより、ＭＩＳＦＥＴのチャネル幅を大きくできる。バックゲート電極１０２ｂを設けるのであれば、ソース電極１０３ａとドレイン電極１０３ｂの間に設ける。
この際、図１（Ｂ）に示すバックゲート電極１０２ｂとドレイン電極１０３ｂの間隔ｄ１は耐圧を考慮した値とすることが必要である。間の絶縁物の絶縁破壊電圧を考慮して、０．３μｍ以上とすることが好ましい。一方、間隔ｄ１が大きいと集積度の点で不利となるので、２μｍ以下とするとよい。
なお、配線抵抗を小さくするためには、ソース電極１０３ａ、ドレイン電極１０３ｂとも可能な限り、その面積を大きく、あるいは、厚くすることが好ましい。それに加えて、熱伝導性の高い材料を使用することが放熱性の面でも好ましい。また、基板材料も放熱性の高い金属性あるいは半導体性の材料を用いることが好ましい。
図２乃至図４の違いは半導体層１０１とソース電極１０３ａ、バックゲート電極１０２ｂ、ドレイン電極１０３ｂの重なり方である。図２の例では、半導体層１０１のうちバックゲート電極１０２ｂ、ソース電極１０３ａ、ドレイン電極１０３ｂが重ならない部分は全て３以上（この場合は１４）の長方形となる。一方、図３ではその部分は全て３以上（この場合は７）の概略Ｕ字型となり、図４では２つのより複雑な形状となる。
このような構造のパワーＭＩＳＦＥＴのオン抵抗が十分に低くなる理由について説明する。酸化物半導体、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。
本発明者の知見では、さらにドナーを減らして、それに由来するキャリア濃度を低減させたＩ型（本明細書では、キャリア濃度が１×１０１２ｃｍ−３以下の半導体をＩ型という）の酸化物半導体では、信頼性も高く、かつ、オンオフ比が大きく、また、サブスレショールド値が小さなＭＩＳＦＥＴが得られる。そして、このようなドナー濃度の低い酸化物半導体を用いたＭＩＳＦＥＴの動作について以下のように考察した。
導体半導体接合によって、ソース、ドレインを形成したＭＩＳＦＥＴでは、用いる半導体のキャリア濃度が高いと、オフ状態でもソースとドレインの間に電流（オフ電流）が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、Ｉ型とすることにより、オフ電流を低減できる。
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ接合になったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子ボルトの導体を接触させ、理想的な（すなわち、接合界面での化学反応やキャリアのトラップのない状態）導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数ｎｍでは１×１０２０ｃｍ−３、数十ｎｍでは１×１０１８ｃｍ−３、数百ｎｍでは１×１０１６ｃｍ−３、数μｍでも１×１０１４ｃｍ−３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、電子濃度の高い領域ができてしまう。このような電子の多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が１×１０１８ｃｍ−３であれば、数十ｎｍ程度である。
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。
ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＭＩＳＦＥＴの特性が安定し、良品率が高くなるというメリットもある。
また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、タングステンや白金等である。あるいは、酸化モリブデン等の導電性酸化物でもよい。導電性酸化物のいくつかは仕事関数が５電子ボルト以上である。このような材料は導電性に劣ることがあるので、導電性のよい材料との積層によって使用するとよい。また、窒化インジウム、窒化亜鉛等の導電性窒化物でもよい。
上述のように、導体との接触によって電子が半導体層に侵入することが示されたが、例えば、図１（Ａ）のパワーＭＩＳＦＥＴのようにドリフト領域に相当する領域の幅Ｘが１μｍであれば、ソース電極とドレイン電極に電位差が無い場合には、その部分の電子の濃度は１×１０１６ｃｍ−３程度と見積もられる。この値は図１０に示すドリフト領域５０３のドナー濃度と同じか高いレベルである。もちろん、オフの場合は、この程度の厚さの領域は容易に空乏化し、ドレイン電極とゲート電極にかかる電圧はこの空乏化した部分で吸収することとなる。
図９に図１（Ｂ）に示すパワーＭＩＳＦＥＴの電子状態を模式的に示す。図９（Ａ）は、ゲート電極１０２ａ、バックゲート電極１０２ｂ、ソース電極１０３ａ、ドレイン電極１０３ｂが等電位の状態の半導体層１０１における電子状態である。ソース電極１０３ａ、ドレイン電極１０３ｂから電子が半導体層１０１に流入し、それぞれの近傍に電子濃度の高い領域１１０ａ、１１０ｂを形成する。
また、ゲート電極１０２ａ、バックゲート電極１０２ｂに仕事関数の大きな材料を用いると、電子を排除する作用が働き、ゲート電極１０２ａ、バックゲート電極１０２ｂの近傍での電子濃度は非常に小さい。ソース電極１０３ａ近傍では半導体層１０１が薄く、ゲート電極１０２ａ、バックゲート電極１０２ｂと近接しているため電子濃度の高い領域１１０ａは狭い。
一方、ドレイン電極１０３ｂ近傍では半導体層１０１が厚く、ゲート電極１０２ａ、バックゲート電極１０２ｂと離れているため電子濃度の高い領域１１０ｂはより広い。オン抵抗を低下させる目的では、ドレイン電極１０３ｂ近傍の電子濃度の高い領域１１０ｂが大きく、かつ、その部分の電子濃度が高いことが好ましい。そのためには、ドレイン電極１０３ｂの材料として仕事関数の低い材料を用いることが好ましい。
一方、ソース電極１０３ａに関しては、その近傍の電子濃度の高い領域１１０ａが過剰に拡大し、電子濃度が高いことは、特にオフ状態における耐圧を低下させる要因となる。したがって、ソース電極１０３ａの材料としては、ドレイン電極１０３ｂの材料よりも仕事関数の大きなものを用いることが好ましい。
この状態で図９（Ｂ）のようにソース電極１０３ａとドレイン電極１０３ｂの間に負荷Ｒを直列に接続し、ソース電極１０３ａと負荷Ｒの間に高い正の電圧（１００Ｖ以上耐圧以下）を加えると、ドレイン電極１０３ｂ近傍の電子は、ドレイン電極１０３ｂに吸収され、電子濃度の高い領域１１０ｂは消滅する。一方、ソース電極１０３ａ近傍の電子濃度の高い領域１１０ａは、ドレイン電極１０３ｂの高い正の電位に引き寄せられてドレイン電極１０３ｂ側に拡大しようとするが、ゲート電極１０２ａとバックゲート電極１０２ｂに阻まれるため、ほとんどその大きさを変えない。
このため、ソース電極１０３ａとドレイン電極１０３ｂの間にはほとんど電流が流れず、回路にかかる電圧のほとんどはドレイン電極１０３ｂとゲート電極１０２ａの間で吸収される。この部分の半導体層１０１ｂとゲート絶縁膜１０４ａがこの電圧に耐えられれば回路およびＭＩＳＦＥＴが破壊されることはない。半導体層１０１ｂの厚さがこの電圧に耐えられるように設計されていれば、ゲート絶縁膜１０４ａが１００ｎｍ以下であっても破壊されることはない。
もし、ゲート電極１０２ａおよび１０２ｂの仕事関数が十分に大きくない場合には、ソース電極１０３ａ近傍の電子濃度の高い領域１１０ａがドレイン電極１０３ｂ側へ拡大し、多少なりとも電子がソース電極１０３ａからドレイン電極１０３ｂに流れる。その場合には、ゲート絶縁膜１０４ａに高電圧がかかって、素子が破壊されてしまうおそれがある。そのため、ゲート電極１０２ａおよびバックゲート電極１０２ｂの仕事関数の値は重要である。
特にバックゲート電極１０２ｂは、ソース電極１０３ａからドレイン電極１０３ｂへの電子の流れを阻止する上で効果的である。ゲート電極１０２ａはソース電極と重なることが好ましいが、バックゲート電極１０２ｂはその必要はない。ただし、バックゲート電極１０２ｂの電位がゲート電極１０２ａと同期するのであれば、ソース電極１０３ａと重なる方がオン抵抗は低下する。
なお、珪素半導体では、ソース５０２ａとチャネル領域との間の逆方向のＰＮ接合により同様な作用を得ている。酸化物半導体ではＰＮ接合を用いることができないので、ゲート電極１０２ａおよびバックゲート電極１０２ｂとして仕事関数の大きな材料を用いるとよい。または、オフの状態では、いずれかのゲート電極あるいは双方をソース電極１０３ａよりも１ボルト以上電位の低い状態とすることが好ましい。
次に、図９（Ｃ）のようにゲート電極１０２ａに（場合によってはバックゲート電極１０２ｂにも）正の電位を与えて、ＭＩＳＦＥＴをオンとする。図９（Ｃ）では、バックゲート電極１０２ｂにもゲート電極１０２ａと同じ電位を与えるものとする。その結果、半導体層１０１にチャネルが形成され、半導体層１０１全体の電子濃度が高くなる。
注目すべきことは、ドレイン電極１０３ｂ近傍にまで電子濃度の高い領域が広がる。これは、ソース電極１０３ａとドレイン電極１０３ｂの間の抵抗が低下し、その間の電圧が降下することによりドレイン電極１０３ｂから半導体層１０１（特に半導体層１０１ｂ）に電子が流入するためである。このような電子濃度の高い領域の存在により、オン抵抗が低下する。
以上の考察から明らかなように、図１に示すＭＩＳＦＥＴの耐圧は十分である。加えて、ドリフト領域に相当する部分の幅が珪素半導体の場合の１／１０であることによりオン抵抗を低減できる。なお、酸化物半導体の電界効果移動度が珪素半導体の１／１００程度と小さいことが懸念されるが、従来の珪素半導体ではパワーＭＩＳＦＥＴのオン抵抗の多くの部分をドリフト領域に相当する部分の抵抗が占めるため、そのことにより影響は小さい。もちろん、電界効果移動度が高くてもそのことによる悪影響はない。
試算では、図１（Ｂ）のタイプのＭＩＳＦＥＴでチャネル長１μｍ、ゲート絶縁膜の厚さ２５ｎｍ（酸化珪素換算）、電界効果移動度１０ｃｍ２／Ｖｓ、しきい値＋１ＶのＭＩＳＦＥＴのオン抵抗（ゲート電圧１０Ｖ，ドレイン電圧３Ｖ）はチャネル幅１ｍあたり０．１Ωとなる。一方、ドリフト領域の幅Ｘを耐圧３００Ｖに必要な１μｍとし、ドレイン電極１０３ｂの幅ｄ２を３μｍとすると、その部分のオン時の抵抗はチャネル幅１ｍあたり０．５Ωとなる。したがって、チャネル幅５ｍのパワーＭＩＳＦＥＴではオン抵抗は０．１２Ωとなる。図１（Ｂ）のタイプのＭＩＳＦＥＴでは、チャネル幅５ｍのＭＩＳＦＥＴは５ｍｍ角のチップに十分形成できる大きさである。
なお、以上の考察では、半導体層１０１（半導体層１０１ａ、半導体層１０１ｂを含む）をＩ型であるとして、説明した。十分なオフ抵抗を得るため、ＭＩＳＦＥＴの半導体層１０１のうちチャネル部分はＩ型であることが求められるが、ドリフト領域に相当する部分では、必ずしもＩ型である必要はなく、必要とされる耐圧に応じて決定されるキャリア濃度の上限以下のドナー（あるいはアクセプタ）に由来するキャリアを含んでいてもよい。
例えば、図１（Ｂ）の半導体層１０１ｂの厚さを１μｍとし、耐圧を３００Ｖとするとき、１×１０１７ｃｍ−３以下のドナーに由来するキャリアを含んでいてもよい。実施の形態で説明するように、半導体層１０１ｂと半導体層１０１ａは異なる工程で作製されるため、半導体層１０１ａをＩ型、半導体層１０１ｂを弱いＮ型とすることも可能である。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたＭＩＳＦＥＴの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてＭＩＳＦＥＴを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現できる。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
上記の説明から明らかなように、本発明のパワーＭＩＳＦＥＴは十分な耐圧と低いオン抵抗を有する。特に本発明のパワーＭＩＳＦＥＴは、公知の珪素半導体のパワーＭＩＳＦＥＴと異なり、低濃度のドナー領域を形成する必要がない。そのことにより製造工程を短縮することができる。
なお、もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響がかなり低下する。それは、ゲート電極においても同様である。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度が、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しないとか、あるいは、一方の有効質量が他方の１００倍以上であるとか、という場合において好ましい結果が得られる。
本発明のパワーＭＩＳＦＥＴの例を示す図である。 本発明のパワーＭＩＳＦＥＴの例を示す図である。 本発明のパワーＭＩＳＦＥＴの例を示す図である。 本発明のパワーＭＩＳＦＥＴの例を示す図である。 本発明のパワーＭＩＳＦＥＴの作製工程を示す図である。 本発明のパワーＭＩＳＦＥＴの作製工程を示す図である。 本発明のパワーＭＩＳＦＥＴの作製工程を示す図である。 本発明のパワーＭＩＳＦＥＴの回路を示す図である。 本発明のパワーＭＩＳＦＥＴの電子状態の例を示す図である。 従来のパワーＭＩＳＦＥＴの例および動作を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
（実施の形態１）
本実施の形態では、図１（Ｂ）に示すパワーＭＩＳＦＥＴの作製方法について図５（Ａ）乃至（Ｄ）を用いて説明する。まず、図５（Ａ）に示すように、Ｎ型単結晶珪素基板２０１の表面に熱酸化膜２０３を形成する。熱酸化膜２０３はゲート絶縁膜として機能する。厚さは２０ｎｍ乃至１００ｎｍとするとよい。その後、Ｎ型単結晶珪素基板２０１にＰ型不純物を拡散させて、Ｐ型領域２０２を形成する。Ｐ型領域の不純物濃度は２×１０２０ｃｍ−３乃至５×１０２１ｃｍ−３とし、縮退したＰ型半導体となるようにするとよい。なお、熱酸化膜２０３を形成する前にＰ型領域２０２を形成してもよい。
さらに、厚さ１０ｎｍ乃至５０ｎｍの酸化物半導体膜を形成する。酸化物半導体としてはさまざまなものを用いることができる。例えば、インジウムと亜鉛が等しく含まれる酸化物セラミックスをターゲットに用いたスパッタリング法によって形成すればよい。インジウムと亜鉛の比率は上記に限定されず、実施する者が目的とする特性に合わせて適宜、設定できる。さらに、酸化物半導体膜を選択的にエッチングして、第１の半導体層２０４を得る。
その後、スパッタリング法やＰＣＶＤ法等で厚さ２０ｎｍ乃至１００ｎｍの酸化珪素、酸窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等の材料でバックゲート絶縁膜２０５を形成する。バックゲート絶縁膜２０５と第１の半導体層２０４が重なる部分の一部には第１の開口部２０６を形成する（図５（Ｂ）参照）。
なお、第１の半導体層２０４を形成後、あるいは、バックゲート絶縁膜２０５を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、第１の半導体層２０４中の水素濃度や酸素欠損を低減させるためであり、可能であれば、第１の半導体層２０４形成直後におこなうとよい。
そして、スパッタリング法により、厚さ０．５μｍ乃至５μｍの酸化物半導体膜を形成する。厚さは、作製するパワーＭＩＳＦＥＴの耐圧を考慮して決定されるとよい。また、本実施の形態では、このとき形成される酸化物半導体膜の組成は第１の半導体層２０４と同じものとする。
そして、これを選択的にエッチングして、第２の半導体層２０７とする。エッチングに際しては、バックゲート絶縁膜２０５がエッチングストッパーとなり、第１の半導体層２０４がエッチングされるのを防止することができる。さらに、バックゲート絶縁膜２０５、及び／または熱酸化膜２０３を選択的にエッチングして、第２の開口部２０８と第３の開口部２０９を形成する。
その後、スパッタリング法等により、厚さ１０ｎｍ乃至５０ｎｍの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜を形成し、これを選択的にエッチングして高仕事関数材料の膜２１０を形成する（図５（Ｃ）参照）。
さらに、その後、スパッタリング法等により、厚さ３０ｎｍ乃至３００ｎｍのチタン、窒化チタン等の仕事関数の小さな材料の膜を形成し、さらに、その上に、厚さ３００ｎｍ乃至１０μｍのアルミニウム膜を堆積し、これらを選択的にエッチングしてソース電極２１１ａ、バックゲート電極２１１ｂ、ドレイン電極２１１ｃ、接続電極２１１ｄを形成する（図５（Ｄ）参照）。
以上のようにしてパワーＭＩＳＦＥＴを作製する。本実施の形態では、ゲート電極として仕事関数が５．２電子ボルトのＰ型の縮退した珪素よりなるＰ型領域２０２を用いることにより、特にオフ状態における高電圧印加時のソース電極２１１ａとドレイン電極２１１ｃの間の絶縁性を高めることができる。
（実施の形態２）
本実施の形態では、パワーＭＩＳＦＥＴの作製方法について図６（Ａ）乃至（Ｅ）を用いて説明する。まず、図６（Ａ）に示すように、Ｎ型単結晶珪素基板３０１の表面から深さ１００μｍ以上の部分にＰ型不純物を拡散させて、Ｐ型領域３０２を形成する。Ｐ型領域の不純物濃度は２×１０２０ｃｍ−３乃至５×１０２１ｃｍ−３とし、縮退したＰ型半導体となるようにするとよい。Ｐ型領域はＭＩＳＦＥＴのゲート電極として機能する。
なお、Ｐ型不純物が高濃度にドーピングされたＰ型単結晶基板をＮ型単結晶珪素基板３０１の代わりに用いる場合にはこの作業は不要である。
次に表面に熱酸化膜３０３を形成する。熱酸化膜３０３はゲート絶縁膜として機能する。厚さは２０ｎｍ乃至１００ｎｍとするとよい。そして、実施の形態１で示した方法で、厚さ１０ｎｍ乃至５０ｎｍのインジウムと亜鉛とを有する酸化物半導体膜を形成する。さらに、その上に厚さ５ｎｍ乃至２０ｎｍの窒化珪素膜を形成する。
この成膜は、酸化物半導体膜の表面が大気に曝されない状態でおこなうことが好ましい。すなわち、酸化物半導体膜の成膜装置と窒化珪素膜の成膜装置が連結されていて、酸化物半導体膜の成膜後に基板を大気に取り出さなくても、続けて窒化珪素膜の成膜がおこなえる構造になっているか、同じ成膜室で、酸化物半導体膜の成膜と窒化珪素膜の成膜がおこなえる構造となっていることが好ましい。かくすると酸化物半導体膜の表面が大気に触れることによる酸化物半導体膜の水や水蒸気の吸収を防止できる。
そして、これらの膜を選択的にエッチングして、第１の半導体層３０４とバリヤ層３０５を形成する（図６（Ａ）参照）。
次にバリヤ層３０５をマスクとして熱酸化膜３０３およびＰ型領域３０２を選択的にエッチングして、深さ１μｍ乃至５０μｍのシャロートレンチ３０６ａ、３０６ｂを形成する（図６（Ｂ）参照）。このエッチングの後には、エッチングされた表面を熱酸化してもよい。
次に、公知のＰＣＶＤ法等の段差被覆性に優れた成膜方法で、酸化珪素あるいは酸化窒化珪素等の絶縁物３０７を形成する（図６（Ｃ）参照）。
そして、絶縁物３０７を化学的機械的研磨（ＣＭＰ）法等の表面平坦化技術を用いて研磨する。この工程はバリヤ層３０５をストッパーとしておこなえばよい。工程終了後、バリヤ層３０５はドライエッチング法等により除去する。かくして、埋め込み絶縁物３０７ａおよび３０７ｂが形成される（図６（Ｄ）参照）。
そして、スパッタリング法により、厚さ０．５μｍ乃至５μｍの酸化亜鉛を主成分とする酸化物半導体膜を形成する。厚さは、作製するパワーＭＩＳＦＥＴの耐圧を考慮して決定されるとよい。そして、これを選択的にエッチングして、第２の半導体層３０８とする。酸化亜鉛のみを選択的にエッチングする方法を採用すれば、第１の半導体層３０４をほとんどエッチングすることなく第２の半導体層３０８を形成できる。
また、第１の半導体層３０４と第２の半導体層３０８が異なる材料であるので、その物性も異なってもよい。例えば、第１の半導体層３０４をＩ型とし、第２の半導体層３０８を弱いＮ型（ドナーに由来するキャリア濃度が１×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下）としてもよい。
次に埋め込み絶縁物３０７ａにＰ型領域３０２に達するコンタクトホールを形成する。そして、スパッタリング法等により、チタン、窒化チタン等の仕事関数の小さな材料の膜とアルミニウム膜よりなる多層膜を堆積し、これらを選択的にエッチングして接続電極３１０ａ、ソース電極３１０ｂ、ドレイン電極３１０ｃを形成する。なお、図６（Ｅ）において、埋め込み絶縁物３０７ｂの上には、ドレイン電極３１０ｃから延在する配線が示されている。
そして、実施の形態１と同様にバックゲート絶縁膜３０９を形成し、埋め込み絶縁物３０７ｂの上のドレイン電極３１０ｃから延在する配線部分にコンタクトホールを形成した後、スパッタリング法等により、厚さ１０ｎｍ乃至５０ｎｍの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜とアルミニウム膜との多層膜を形成し、これを選択的にエッチングしてバックゲート電極３１１ａおよび接続電極３１１ｂを形成する（図６（Ｅ）参照）。以上のようにしてパワーＭＩＳＦＥＴを作製する。
（実施の形態３）
本実施の形態では、パワーＭＩＳＦＥＴの作製方法について図７（Ａ）乃至（Ｄ）および図８を用いて説明する。まず、図７（Ａ）に示すように、Ｎ型単結晶珪素基板４０１の表面に熱酸化膜４０３を形成する。熱酸化膜４０３はゲート絶縁膜として機能する。厚さは２０ｎｍ乃至１００ｎｍとするとよい。
その後、Ｎ型単結晶珪素基板４０１にＰ型不純物を拡散させて、Ｐ型領域４０２を形成する。Ｐ型領域の不純物濃度は２×１０２０ｃｍ−３乃至５×１０２１ｃｍ−３とし、縮退したＰ型半導体となるようにするとよい。なお、熱酸化膜４０３を形成する前にＰ型領域４０２を形成してもよい。
そして、スパッタリング法により、厚さ０．５μｍ乃至５μｍのインジウムと亜鉛を有する酸化物半導体膜を形成する。厚さは、作製するパワーＭＩＳＦＥＴの耐圧を考慮して決定されるとよい。そして、これを選択的にエッチングして、第２の半導体層４０４とする（図７（Ａ）参照）。
さらに、厚さ１０ｎｍ乃至５０ｎｍのインジウムと亜鉛を有する酸化物半導体膜を形成する。これを選択的にエッチングして、第１の半導体層４０５ａおよび４０５ｂを形成する（図７（Ｂ）参照）。
さらに、その後、スパッタリング法等により、厚さ３０ｎｍ乃至３００ｎｍのチタン、窒化チタン等の仕事関数の小さな材料の膜と厚さ３００ｎｍ乃至１０μｍのアルミニウム膜よりなる多層膜を形成し、これらを選択的にエッチングして第１の電極４０６ａ、第２の電極４０６ｂ、第３の電極４０６ｃを形成する（図７（Ｃ）参照）。
第１の電極４０６ａはダイオードのドレイン電極となり、第２の電極４０６ｂはダイオードのソース電極とＭＩＳＦＥＴのソース電極となり、第３の電極４０６ｃはＭＩＳＦＥＴのドレイン電極となる。
その後、スパッタリング法やＰＣＶＤ法等で厚さ２０ｎｍ乃至１００ｎｍの酸化珪素、酸窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等の材料でバックゲート絶縁膜４０７を形成する。第１の電極４０６ａ上のバックゲート絶縁膜４０７には開口部を形成する。
その後、スパッタリング法等により、厚さ１０ｎｍ乃至５０ｎｍの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜とアルミニウム膜との多層膜を形成し、これを選択的にエッチングしてダイオードのゲート電極４０８ａおよびバックゲート電極４０８ｂを形成する（図７（Ｄ）参照）。
第１の半導体層４０５ａと第１の電極４０６ａおよびダイオードのゲート電極４０８ａは図７（Ｄ）に示されるように接触し、ダイオード４０９を構成する。ダイオード４０９は第１の電極４０６ａから第２の電極４０６ｂ方向が順方向となる。
このようなダイオードを、図８に示す回路図のように、ゲート電極と第２の電極４０６ｂの間に複数設け、ゲート保護ダイオード列４１１を形成できる。この回路を設けることによりパワーＭＩＳＦＥＴ４１０のゲートに規定以上の高電圧が印加された際に、パワーＭＩＳＦＥＴ４１０が破壊されることを防止できる。
１０１ 半導体層
１０１ａ 半導体層
１０１ｂ 半導体層
１０２ａ ゲート電極
１０２ｂ バックゲート電極
１０３ａ ソース電極
１０３ｂ ドレイン電極
１０４ａ ゲート絶縁膜
１０４ｂ バックゲート絶縁膜
１１０ａ 電子濃度の高い領域
１１０ｂ 電子濃度の高い領域
２０１ Ｎ型単結晶珪素基板
２０２ Ｐ型領域
２０３ 熱酸化膜
２０４ 第１の半導体層
２０５ バックゲート絶縁膜
２０６ 第１の開口部
２０７ 第２の半導体層
２０８ 第２の開口部
２０９ 第３の開口部
２１０ 高仕事関数材料の膜
２１１ａ ソース電極
２１１ｂ バックゲート電極
２１１ｃ ドレイン電極
２１１ｄ 接続電極
３０１ Ｎ型単結晶珪素基板
３０２ Ｐ型領域
３０３ 熱酸化膜
３０４ 第１の半導体層
３０５ バリヤ層
３０６ａ シャロートレンチ
３０６ｂ シャロートレンチ
３０７ 絶縁物
３０７ａ 埋め込み絶縁物
３０７ｂ 埋め込み絶縁物
３０８ 第２の半導体層
３０９ バックゲート絶縁膜
３１０ａ 接続電極
３１０ｂ ソース電極
３１０ｃ ドレイン電極
３１１ａ バックゲート電極
３１１ｂ 接続電極
４０１ Ｎ型単結晶珪素基板
４０２ Ｐ型領域
４０３ 熱酸化膜
４０４ 第２の半導体層
４０５ａ 第１の半導体層
４０５ｂ 第１の半導体層
４０６ａ 第１の電極
４０６ｂ 第２の電極
４０６ｃ 第３の電極
４０７ バックゲート絶縁膜
４０８ａ ダイオードのゲート電極
４０８ｂ バックゲート電極
４０９ ダイオード
４１０ パワーＭＩＳＦＥＴ
４１１ ゲート保護ダイオード列
５０１ 基板
５０２ａ ソース
５０２ｂ ドレイン
５０３ ドリフト領域
５０４ ゲート電極
５０５ａ ソース電極
５０５ｂ ドレイン電極
５０６ 絶縁物
５０７ Ｐ型領域

Claims (5)

  1. ゲート電極と、
    前記ゲート電極上方の絶縁膜と、
    前記絶縁膜を介して、前記ゲート電極と重なる領域を有する第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方に設けられ、前記第１の酸化物半導体層の一部と重なる第２の酸化物半導体層と、
    ソース電極又はドレイン電極の一方と、
    ソース電極又はドレイン電極の他方と、
    を有し、
    前記ソース電極又はドレイン電極の一方は、前記第１の酸化物半導体層と接し、
    前記ソース電極又はドレイン電極の他方は、前記第２の酸化物半導体層と接し、
    前記第２の酸化物半導体層の厚さは、０．５μｍ以上５μｍ以下であり、
    前記第１の酸化物半導体層中のドナーあるいはアクセプタに由来するキャリア濃度が１×１０１２ｃｍ−３以下であり、
    前記第２の酸化物半導体層中のドナーに由来するキャリア濃度が１×１０ １６ ｃｍ −３ 以上１×１０ １７ ｃｍ −３ 以下であることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
  2. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁膜と、
    前記第１の絶縁膜を介して、前記第１のゲート電極と重なる領域を有する第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方に設けられ、前記第１の酸化物半導体層の一部と重なる第２の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の絶縁膜と、
    前記第２の絶縁膜を介して、前記第１の酸化物半導体層と重なる領域を有する第２のゲート電極と、
    ソース電極又はドレイン電極の一方と、
    ソース電極又はドレイン電極の他方と、
    を有し、
    前記ソース電極又はドレイン電極の一方は、前記第１の酸化物半導体層と接し、
    前記ソース電極又はドレイン電極の他方は、前記第２の酸化物半導体層と接し、
    前記第２の酸化物半導体層の厚さは、０．５μｍ以上５μｍ以下であり、
    前記第１の酸化物半導体層中のドナーあるいはアクセプタに由来するキャリア濃度が１×１０１２ｃｍ−３以下であり、
    前記第２の酸化物半導体層中のドナーに由来するキャリア濃度が１×１０ １６ ｃｍ −３ 以上１×１０ １７ ｃｍ −３ 以下であることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
  3. ゲート電極と、
    前記ゲート電極上方の絶縁膜と、
    前記絶縁膜上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方に設けられ、前記第１の酸化物半導体層と重ならない第１の領域と、前記第１の酸化物半導体層と重なる第２の領域と、を有する第２の酸化物半導体層と、
    ソース電極又はドレイン電極の一方と、
    ソース電極又はドレイン電極の他方と、
    を有し、
    前記ソース電極又はドレイン電極の一方は、前記第１の領域と接し、
    前記ソース電極又はドレイン電極の他方は、前記第２の領域と接し、
    前記第１の酸化物半導体層の厚さは、０．５μｍ以上５μｍ以下であることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
  4. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁膜と、
    前記第１の絶縁膜上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方に設けられ、前記第１の酸化物半導体層と重ならない第１の領域と、前記第１の酸化物半導体層と重なる第２の領域と、を有する第２の酸化物半導体層と、
    前記第２の酸化物半導体層上方の第２の絶縁膜と、
    前記第２の絶縁膜を介して、前記第２の酸化物半導体層と重なる領域を有する第２のゲート電極と、
    ソース電極又はドレイン電極の一方と、
    ソース電極又はドレイン電極の他方と、
    を有し、
    前記ソース電極又はドレイン電極の一方は、前記第１の領域と接し、
    前記ソース電極又はドレイン電極の他方は、前記第２の領域と接し、
    前記第１の酸化物半導体層の厚さは、０．５μｍ以上５μｍ以下であることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
  5. 請求項１又は２において、
    前記第１の酸化物半導体層中の水素濃度は１×１０１８ｃｍ−３以下であることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
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