JP2001284592A - 薄膜半導体装置及びその駆動方法 - Google Patents
薄膜半導体装置及びその駆動方法Info
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- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
Abstract
(57)【要約】
【課題】 薄膜トランジスタの閾値電圧を電気的に制御
して、そのばらつきを吸収する。 【解決手段】 薄膜半導体装置は、基板１に集積形成さ
れた薄膜トランジスタＴＦＴと、各ＴＦＴを接続する配
線を含む。各ＴＦＴは所定の閾電圧を有し配線を介して
印加されるゲート電圧に応じてオンオフ動作するチャネ
ルＣｈを備えている。少なくとも一部のＴＦＴは、チャ
ネルＣｈを構成する半導体薄膜４と、絶縁膜３，７を介
して半導体薄膜４の表裏に配された第一ゲート電極２Ｆ
及び第二ゲート電極２Ｒとを備えている。第一ゲート電
極２Ｆ及び第二ゲート電極２Ｒは互いに分離して設けた
配線を介して別々に第一ゲート電圧及び第二ゲート電圧
を受け入れる。第一ゲート電極２Ｆは、第一ゲート電圧
に応じてチャネルＣｈをオンオフ制御し、第二ゲート電
極２Ｒは、第二ゲート電圧に応じて閾電圧を能動的に制
御しＴＦＴのオンオフ動作を適正化する。
して、そのばらつきを吸収する。 【解決手段】 薄膜半導体装置は、基板１に集積形成さ
れた薄膜トランジスタＴＦＴと、各ＴＦＴを接続する配
線を含む。各ＴＦＴは所定の閾電圧を有し配線を介して
印加されるゲート電圧に応じてオンオフ動作するチャネ
ルＣｈを備えている。少なくとも一部のＴＦＴは、チャ
ネルＣｈを構成する半導体薄膜４と、絶縁膜３，７を介
して半導体薄膜４の表裏に配された第一ゲート電極２Ｆ
及び第二ゲート電極２Ｒとを備えている。第一ゲート電
極２Ｆ及び第二ゲート電極２Ｒは互いに分離して設けた
配線を介して別々に第一ゲート電圧及び第二ゲート電圧
を受け入れる。第一ゲート電極２Ｆは、第一ゲート電圧
に応じてチャネルＣｈをオンオフ制御し、第二ゲート電
極２Ｒは、第二ゲート電圧に応じて閾電圧を能動的に制
御しＴＦＴのオンオフ動作を適正化する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
や有機エレクトロルミネッセンスディスプレイなどの駆
動基板に用いられる薄膜半導体装置及びその駆動方法に
関する。より詳しくは、薄膜半導体装置に集積形成され
る薄膜トランジスタの閾電圧制御技術に関する。
や有機エレクトロルミネッセンスディスプレイなどの駆
動基板に用いられる薄膜半導体装置及びその駆動方法に
関する。より詳しくは、薄膜半導体装置に集積形成され
る薄膜トランジスタの閾電圧制御技術に関する。
【０００２】
【従来の技術】薄膜半導体装置に集積形成される薄膜ト
ランジスタは、非晶質シリコン又は多結晶シリコンを活
性層に用いる。非晶質シリコン薄膜トランジスタは、従
来から安価なガラス基板に大面積で形成するプロセス技
術が確立されている。多結晶シリコンも、レーザアニー
ル結晶化法の発展及び非晶質シリコン薄膜トランジスタ
で確立されていたプロセス技術との融合により、やはり
安価なガラス基板上に大面積に亘って形成可能となって
きている。大面積の薄膜半導体装置は特にアクティブマ
トリクス型の液晶ディスプレイに応用可能である。多結
晶シリコン薄膜トランジスタを用いた場合、電流駆動能
力の高さにより、アクティブマトリクス型の液晶ディス
プレイにおいては、薄膜トランジスタを用いて画素のス
イッチング素子のみならず同一基板上に周辺の駆動回路
を一体的に形成できるようになった。
ランジスタは、非晶質シリコン又は多結晶シリコンを活
性層に用いる。非晶質シリコン薄膜トランジスタは、従
来から安価なガラス基板に大面積で形成するプロセス技
術が確立されている。多結晶シリコンも、レーザアニー
ル結晶化法の発展及び非晶質シリコン薄膜トランジスタ
で確立されていたプロセス技術との融合により、やはり
安価なガラス基板上に大面積に亘って形成可能となって
きている。大面積の薄膜半導体装置は特にアクティブマ
トリクス型の液晶ディスプレイに応用可能である。多結
晶シリコン薄膜トランジスタを用いた場合、電流駆動能
力の高さにより、アクティブマトリクス型の液晶ディス
プレイにおいては、薄膜トランジスタを用いて画素のス
イッチング素子のみならず同一基板上に周辺の駆動回路
を一体的に形成できるようになった。
【０００３】ところで、薄膜トランジスタの構造には大
きく二種類ある。一つは、基板上で半導体薄膜からなる
活性層より上部にゲート電極が形成されたトップゲート
構造である。もう一つは、活性層より下部にゲート電極
が形成されたボトムゲート構造である。トップゲート構
造及びボトムゲート構造の薄膜トランジスタで構成され
る回路は、何れであっても、ソースを基準とした負ゲー
ト電圧で電流が流れスイッチが開くＰ型と、正ゲート電
圧でスイッチの開くＮ型との組み合わせによる相補型、
所謂ＣＭＯＳ回路が一般的である。ＣＭＯＳ回路は特に
消費電力が少ない点に特徴がある。最近のアクティブマ
トリクス型液晶表示装置は画素電極とスイッチング用の
薄膜トランジスタが集積形成された画素アレイの周辺
に、ＣＭＯＳ構成の駆動回路が内蔵されている。外部に
駆動用ＩＣを実装せずに済む為、非晶質シリコン薄膜ト
ランジスタで画素駆動用のスイッチング素子を形成する
場合より、全体の製造コストが安価になると考えられて
いる。今後、多結晶シリコン薄膜トランジスタを集積形
成した薄膜半導体装置は、多結晶シリコンの結晶性の向
上により、電流駆動能力が増し、より低い閾電圧（Ｖｔ
ｈ）で動作する様になる。
きく二種類ある。一つは、基板上で半導体薄膜からなる
活性層より上部にゲート電極が形成されたトップゲート
構造である。もう一つは、活性層より下部にゲート電極
が形成されたボトムゲート構造である。トップゲート構
造及びボトムゲート構造の薄膜トランジスタで構成され
る回路は、何れであっても、ソースを基準とした負ゲー
ト電圧で電流が流れスイッチが開くＰ型と、正ゲート電
圧でスイッチの開くＮ型との組み合わせによる相補型、
所謂ＣＭＯＳ回路が一般的である。ＣＭＯＳ回路は特に
消費電力が少ない点に特徴がある。最近のアクティブマ
トリクス型液晶表示装置は画素電極とスイッチング用の
薄膜トランジスタが集積形成された画素アレイの周辺
に、ＣＭＯＳ構成の駆動回路が内蔵されている。外部に
駆動用ＩＣを実装せずに済む為、非晶質シリコン薄膜ト
ランジスタで画素駆動用のスイッチング素子を形成する
場合より、全体の製造コストが安価になると考えられて
いる。今後、多結晶シリコン薄膜トランジスタを集積形
成した薄膜半導体装置は、多結晶シリコンの結晶性の向
上により、電流駆動能力が増し、より低い閾電圧（Ｖｔ
ｈ）で動作する様になる。
【０００４】
【発明が解決しようとする課題】この様な状態下で、低
閾電圧で動作する多結晶シリコン薄膜トランジスタを集
積形成した薄膜半導体装置を安価に供給する為には、次
の様な課題がある。第一に、液晶ディスプレイや有機エ
レクトロルミネッセンスディスプレイなど表示デバイス
用に用いた場合、大きなガラス基板が使われる。この様
な大型基板にゲート絶縁膜を形成する方法として、一般
にプラズマＣＶＤ法が用いられる。しかしながら、プラ
ズマＣＶＤ法で形成された膜自体、膜中に電荷やＨ基、
ＯＨ基などを含む為、トランジスタの特性レベルで見る
と、Ｖｔｈがばらつき、又経時的に変動し易い。第二
に、レーザアニール法などによって非晶質シリコンから
結晶化された多結晶シリコンは、レーザ光の照射条件の
揺らぎなどにより結晶性がばらつく。換言すると、キャ
リアの移動度が変動する。この影響は大きく、通常Ｖｔ
ｈが１〜２Ｖ程度の範囲でばらつく。
閾電圧で動作する多結晶シリコン薄膜トランジスタを集
積形成した薄膜半導体装置を安価に供給する為には、次
の様な課題がある。第一に、液晶ディスプレイや有機エ
レクトロルミネッセンスディスプレイなど表示デバイス
用に用いた場合、大きなガラス基板が使われる。この様
な大型基板にゲート絶縁膜を形成する方法として、一般
にプラズマＣＶＤ法が用いられる。しかしながら、プラ
ズマＣＶＤ法で形成された膜自体、膜中に電荷やＨ基、
ＯＨ基などを含む為、トランジスタの特性レベルで見る
と、Ｖｔｈがばらつき、又経時的に変動し易い。第二
に、レーザアニール法などによって非晶質シリコンから
結晶化された多結晶シリコンは、レーザ光の照射条件の
揺らぎなどにより結晶性がばらつく。換言すると、キャ
リアの移動度が変動する。この影響は大きく、通常Ｖｔ
ｈが１〜２Ｖ程度の範囲でばらつく。
【０００５】この様なばらつき要因を内包したまま、多
結晶シリコン薄膜トランジスタの性能が向上し、閾電圧
Ｖｔｈが低下すると、本来オフ状態であるはずなのに、
特性ばらつきの為に薄膜トランジスタがオン状態にな
り、回路の誤動作を引き起こしてしまうことになる。こ
の対策が従来から幾つか提案されている。例えば、ＣＭ
ＯＳ回路を構成する場合、Ｎ型とＰ型の活性層に、それ
ぞれ異なる伝導型の不純物を閾電圧調整用に打ち込む。
Ｎ型薄膜トランジスタのＶｔｈを正方向に移動し、Ｐ型
の薄膜トランジスタの閾電圧を負方向に移動することで
誤動作を防止する。例えば、Ｎ型のチャネルにはホウ素
を打ち込み、Ｐ型のチャネルには燐を打ち込む。しかし
ながら、Ｖｔｈ調整の為に不純物ホウ素と燐を打ち分け
ると、マスク形成用のフォトリソグラフ工程と不純物導
入工程が増えることになり、製造コストが高くなってし
まう。更には、誤動作を防止する為敢えてＶｔｈを大き
くすることで、電流駆動能力を損ない多結晶シリコン薄
膜トランジスタの性能向上のメリットが半減してしま
う。別法として、ＣＭＯＳ化による工程増を無くし、コ
ストの低減化を求める場合には、Ｎ型の薄膜トランジス
タ（ＮＭＯＳ）又はＰ型の薄膜トランジスタ（ＰＭＯ
Ｓ）のみで画素アレイ部のスイッチング素子及び周辺駆
動回路を構成する方法もある。ＰＭＯＳのみで回路を構
成する例は、例えば特開平９−１８０１１号公報に開示
されている。しかしながら、ＮＭＯＳ又はＰＭＯＳのみ
で回路を構成すると、Ｖｔｈのばらつきによる誤動作並
びに消費電力の制御がよりシビアになる。
結晶シリコン薄膜トランジスタの性能が向上し、閾電圧
Ｖｔｈが低下すると、本来オフ状態であるはずなのに、
特性ばらつきの為に薄膜トランジスタがオン状態にな
り、回路の誤動作を引き起こしてしまうことになる。こ
の対策が従来から幾つか提案されている。例えば、ＣＭ
ＯＳ回路を構成する場合、Ｎ型とＰ型の活性層に、それ
ぞれ異なる伝導型の不純物を閾電圧調整用に打ち込む。
Ｎ型薄膜トランジスタのＶｔｈを正方向に移動し、Ｐ型
の薄膜トランジスタの閾電圧を負方向に移動することで
誤動作を防止する。例えば、Ｎ型のチャネルにはホウ素
を打ち込み、Ｐ型のチャネルには燐を打ち込む。しかし
ながら、Ｖｔｈ調整の為に不純物ホウ素と燐を打ち分け
ると、マスク形成用のフォトリソグラフ工程と不純物導
入工程が増えることになり、製造コストが高くなってし
まう。更には、誤動作を防止する為敢えてＶｔｈを大き
くすることで、電流駆動能力を損ない多結晶シリコン薄
膜トランジスタの性能向上のメリットが半減してしま
う。別法として、ＣＭＯＳ化による工程増を無くし、コ
ストの低減化を求める場合には、Ｎ型の薄膜トランジス
タ（ＮＭＯＳ）又はＰ型の薄膜トランジスタ（ＰＭＯ
Ｓ）のみで画素アレイ部のスイッチング素子及び周辺駆
動回路を構成する方法もある。ＰＭＯＳのみで回路を構
成する例は、例えば特開平９−１８０１１号公報に開示
されている。しかしながら、ＮＭＯＳ又はＰＭＯＳのみ
で回路を構成すると、Ｖｔｈのばらつきによる誤動作並
びに消費電力の制御がよりシビアになる。
【０００６】この様な背景から、Ｖｔｈのばらつきによ
る誤動作を克服する技術が引き続き求められている。こ
の様な技術の先駆けとして、画素アレイ部のスイッチン
グ素子を対象とし、特にトップゲート構造の薄膜トラン
ジスタの裏面側に遮光膜を設けた構造が提案されてい
る。例えば、特開平５−２５７１６４号公報には、活性
層の裏面に遮光膜を設け、光リーク電流によりスイッチ
が誤って開くことを抑止している。ゲート電極と反対側
で活性層の裏面に配された金属製の遮光膜に、電気的な
シールドを兼ねて正の定電圧を加えておく技術も提案さ
れている。更には、特開平９−９０４０５号公報におい
て、裏側に配された金属遮光膜をゲート電極として用
い、表側のゲート電極と同電位を加える技術も提案され
ている。この構造は、シリコンウェハを用いてメモリを
作成する際のデバイス構造として知られるデュアルゲー
ト構造に似ている。このデュアルゲート構造は、活性層
の上下に絶縁膜を介して互いに対向するゲート電極を形
成したものである。上下のゲート電極に対して常に同じ
電圧を印加してトランジスタをオンオフ動作することに
より、シングルゲート構造よりも高い駆動電流が得られ
る。しかしながら、これらの従来例は何れもリーク電流
による誤動作を抑制するか、或いはデュアルゲート駆動
を追加することでオン電流の増加を図るに止まってい
る。これに対し、本発明は、リーク電流増程度の特性変
動に対処するのではなく、前述した多結晶シリコン薄膜
トランジスタ特有のＶｔｈばらつき、特に高性能化した
場合のＶｔｈばらつきに対する厳しい要求を満足すべく
創案されたものである。
る誤動作を克服する技術が引き続き求められている。こ
の様な技術の先駆けとして、画素アレイ部のスイッチン
グ素子を対象とし、特にトップゲート構造の薄膜トラン
ジスタの裏面側に遮光膜を設けた構造が提案されてい
る。例えば、特開平５−２５７１６４号公報には、活性
層の裏面に遮光膜を設け、光リーク電流によりスイッチ
が誤って開くことを抑止している。ゲート電極と反対側
で活性層の裏面に配された金属製の遮光膜に、電気的な
シールドを兼ねて正の定電圧を加えておく技術も提案さ
れている。更には、特開平９−９０４０５号公報におい
て、裏側に配された金属遮光膜をゲート電極として用
い、表側のゲート電極と同電位を加える技術も提案され
ている。この構造は、シリコンウェハを用いてメモリを
作成する際のデバイス構造として知られるデュアルゲー
ト構造に似ている。このデュアルゲート構造は、活性層
の上下に絶縁膜を介して互いに対向するゲート電極を形
成したものである。上下のゲート電極に対して常に同じ
電圧を印加してトランジスタをオンオフ動作することに
より、シングルゲート構造よりも高い駆動電流が得られ
る。しかしながら、これらの従来例は何れもリーク電流
による誤動作を抑制するか、或いはデュアルゲート駆動
を追加することでオン電流の増加を図るに止まってい
る。これに対し、本発明は、リーク電流増程度の特性変
動に対処するのではなく、前述した多結晶シリコン薄膜
トランジスタ特有のＶｔｈばらつき、特に高性能化した
場合のＶｔｈばらつきに対する厳しい要求を満足すべく
創案されたものである。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為に以下の手段を講じた。即ち、本発明に
係る薄膜半導体装置は、基板に集積形成された薄膜トラ
ンジスタと、各薄膜トランジスタを接続する配線を含
み、各薄膜トランジスタは所定の閾電圧を有し配線を介
して印加されるゲート電圧に応じてオンオフ動作するチ
ャネルを備え、少なくとも一部の薄膜トランジスタは、
該チャネルを構成する半導体薄膜と、絶縁膜を介して該
半導体薄膜の表裏に配された第一ゲート電極及び第二ゲ
ート電極とを備えている。特徴事項として、前記第一ゲ
ート電極及び前記第二ゲート電極は互いに分離して設け
た配線を介して別々に第一ゲート電圧及び第二ゲート電
圧を受け入れ、前記第一ゲート電極は、該第一ゲート電
圧に応じて該チャネルをオンオフ制御し、前記第二ゲー
ト電極は、該第二ゲート電圧に応じて該閾電圧を能動的
に制御し薄膜トランジスタのオンオフ動作を適正化す
る。好ましくは、前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下である。或いは、前記チャネルを構成する半導体
薄膜の部分は、空乏層の形成に実効的な影響を与える不
純物を含む多結晶シリコンからなり、その膜厚が空乏層
厚の最大値の２倍以下である。又、前記第二ゲート電極
は、少なくとも薄膜トランジスタのオフ動作時に印加さ
れる該第二ゲート電圧に応じて該閾電圧を能動的に制御
し、薄膜トランジスタのオフ動作時チャネルに流れる電
流を該第二ゲート電圧無印加の時に比べ減少化する。
又、前記第二ゲート電極は、少なくとも薄膜トランジス
タのオン動作時に印加される該第二ゲート電圧に応じて
該閾電圧を能動的に制御し、薄膜トランジスタのオン動
作時チャネルに流れる電流を該第二ゲート電圧無印加の
時に比べ増大化する。
題を解決する為に以下の手段を講じた。即ち、本発明に
係る薄膜半導体装置は、基板に集積形成された薄膜トラ
ンジスタと、各薄膜トランジスタを接続する配線を含
み、各薄膜トランジスタは所定の閾電圧を有し配線を介
して印加されるゲート電圧に応じてオンオフ動作するチ
ャネルを備え、少なくとも一部の薄膜トランジスタは、
該チャネルを構成する半導体薄膜と、絶縁膜を介して該
半導体薄膜の表裏に配された第一ゲート電極及び第二ゲ
ート電極とを備えている。特徴事項として、前記第一ゲ
ート電極及び前記第二ゲート電極は互いに分離して設け
た配線を介して別々に第一ゲート電圧及び第二ゲート電
圧を受け入れ、前記第一ゲート電極は、該第一ゲート電
圧に応じて該チャネルをオンオフ制御し、前記第二ゲー
ト電極は、該第二ゲート電圧に応じて該閾電圧を能動的
に制御し薄膜トランジスタのオンオフ動作を適正化す
る。好ましくは、前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下である。或いは、前記チャネルを構成する半導体
薄膜の部分は、空乏層の形成に実効的な影響を与える不
純物を含む多結晶シリコンからなり、その膜厚が空乏層
厚の最大値の２倍以下である。又、前記第二ゲート電極
は、少なくとも薄膜トランジスタのオフ動作時に印加さ
れる該第二ゲート電圧に応じて該閾電圧を能動的に制御
し、薄膜トランジスタのオフ動作時チャネルに流れる電
流を該第二ゲート電圧無印加の時に比べ減少化する。
又、前記第二ゲート電極は、少なくとも薄膜トランジス
タのオン動作時に印加される該第二ゲート電圧に応じて
該閾電圧を能動的に制御し、薄膜トランジスタのオン動
作時チャネルに流れる電流を該第二ゲート電圧無印加の
時に比べ増大化する。
【０００８】又、本発明に係る液晶表示装置は、所定の
間隙を介して互いに接合した一対の基板と、該間隙に保
持された液晶とからなり、一方の基板は、画素電極及び
これを駆動する薄膜トランジスタが集積形成された表示
部と、同じく薄膜トランジスタが集積形成された周辺の
回路部とを備え、他方の基板は、画素電極に対面する対
向電極を備え、各薄膜トランジスタは所定の閾電圧を有
し配線を介して印加されるゲート電圧に応じてオンオフ
動作するチャネルを備え、少なくとも一部の薄膜トラン
ジスタは、該チャネルを構成する半導体薄膜と、絶縁膜
を介して該半導体薄膜の表裏に配された第一ゲート電極
及び第二ゲート電極とを備えている。特徴事項として、
前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、前記第一ゲート電極は、該第
一ゲート電圧に応じて該チャネルをオンオフ制御し、前
記第二ゲート電極は、該第二ゲート電圧に応じて該閾電
圧を能動的に制御し薄膜トランジスタのオンオフ動作を
適正化する。
間隙を介して互いに接合した一対の基板と、該間隙に保
持された液晶とからなり、一方の基板は、画素電極及び
これを駆動する薄膜トランジスタが集積形成された表示
部と、同じく薄膜トランジスタが集積形成された周辺の
回路部とを備え、他方の基板は、画素電極に対面する対
向電極を備え、各薄膜トランジスタは所定の閾電圧を有
し配線を介して印加されるゲート電圧に応じてオンオフ
動作するチャネルを備え、少なくとも一部の薄膜トラン
ジスタは、該チャネルを構成する半導体薄膜と、絶縁膜
を介して該半導体薄膜の表裏に配された第一ゲート電極
及び第二ゲート電極とを備えている。特徴事項として、
前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、前記第一ゲート電極は、該第
一ゲート電圧に応じて該チャネルをオンオフ制御し、前
記第二ゲート電極は、該第二ゲート電圧に応じて該閾電
圧を能動的に制御し薄膜トランジスタのオンオフ動作を
適正化する。
【０００９】更に、本発明に係るエレクトロルミネッセ
ンス表示装置は、エレクトロルミネッセンス素子及びこ
れを駆動する薄膜トランジスタが集積形成された表示部
と、同じく薄膜トランジスタが集積形成された周辺の回
路部とを一枚の基板上に備え、各薄膜トランジスタは所
定の閾電圧を有し配線を介して印加されるゲート電圧に
応じてオンオフ動作するチャネルを備え、少なくとも一
部の薄膜トランジスタは、該チャネルを構成する半導体
薄膜と、絶縁膜を介して該半導体薄膜の表裏に配された
第一ゲート電極及び第二ゲート電極とを備えている。特
徴事項として、前記第一ゲート電極及び前記第二ゲート
電極は互いに分離して設けた配線を介して別々に第一ゲ
ート電圧及び第二ゲート電圧を受け入れ、前記第一ゲー
ト電極は、該第一ゲート電圧に応じて該チャネルをオン
オフ制御し、前記第二ゲート電極は、該第二ゲート電圧
に応じて該閾電圧を能動的に制御し薄膜トランジスタの
オンオフ動作を適正化する。
ンス表示装置は、エレクトロルミネッセンス素子及びこ
れを駆動する薄膜トランジスタが集積形成された表示部
と、同じく薄膜トランジスタが集積形成された周辺の回
路部とを一枚の基板上に備え、各薄膜トランジスタは所
定の閾電圧を有し配線を介して印加されるゲート電圧に
応じてオンオフ動作するチャネルを備え、少なくとも一
部の薄膜トランジスタは、該チャネルを構成する半導体
薄膜と、絶縁膜を介して該半導体薄膜の表裏に配された
第一ゲート電極及び第二ゲート電極とを備えている。特
徴事項として、前記第一ゲート電極及び前記第二ゲート
電極は互いに分離して設けた配線を介して別々に第一ゲ
ート電圧及び第二ゲート電圧を受け入れ、前記第一ゲー
ト電極は、該第一ゲート電圧に応じて該チャネルをオン
オフ制御し、前記第二ゲート電極は、該第二ゲート電圧
に応じて該閾電圧を能動的に制御し薄膜トランジスタの
オンオフ動作を適正化する。
【００１０】本発明によれば、デュアルゲート構造の薄
膜トランジスタにおいて、第一ゲート電極（表側電極）
及び第二ゲート電極（裏側ゲート電極）は互いに分離し
て設けた配線を介して別々に第一ゲート電圧及び第二ゲ
ート電圧を受け入れる。第一ゲート電極は、正規の第一
ゲート電圧に応じてチャネルをオンオフ制御する一方、
第二ゲート電極は正規の第一ゲート電圧とは異なる調整
用の第二ゲート電圧に応じて閾電圧Ｖｔｈを能動的に制
御し、薄膜トランジスタのオンオフ動作を適正化する。
例えば、第二ゲート電極はオフ動作時に印加される第二
ゲート電圧に応じて閾電圧を能動的に制御し、薄膜トラ
ンジスタのオフ動作時チャネルに流れるリーク電流を抑
制する。或いは、第二ゲート電極は、薄膜トランジスタ
のオン動作時に印加される第二ゲート電圧に応じて閾電
圧を能動的に制御し、薄膜トランジスタのオン動作時チ
ャネルに流れる駆動電流を増大化する。この様に、オン
オフ動作に応じて閾電圧を能動的に制御する為には、チ
ャネルのバンド構造に対して第一ゲート電圧ばかりでな
く第二ゲート電圧が影響を与える必要がある。この状態
を安定的に確保する為には、チャネル領域を構成する半
導体薄膜の部分が比較的薄い膜厚を有することが好まし
い。空乏層の形成に実効的な影響を与える不純物を含ま
ない多結晶シリコンを用いた場合には、その膜厚が１０
０ｎｍ以下であることが好ましい。あるいは、空乏層の
形成に実効的な影響を与える不純物を含む多結晶シリコ
ンをチャネル領域（活性層）に用いた場合は、多結晶シ
リコンの膜厚が空乏層厚の最大値の２倍以下であること
が好ましい。この様な条件を満たすことで、第一ゲート
電圧及び第二ゲート電圧を互いに独立に制御しつつ、薄
膜トランジスタの閾電圧Ｖｔｈをオンオフ動作に応じて
能動的に制御することが可能になる。
膜トランジスタにおいて、第一ゲート電極（表側電極）
及び第二ゲート電極（裏側ゲート電極）は互いに分離し
て設けた配線を介して別々に第一ゲート電圧及び第二ゲ
ート電圧を受け入れる。第一ゲート電極は、正規の第一
ゲート電圧に応じてチャネルをオンオフ制御する一方、
第二ゲート電極は正規の第一ゲート電圧とは異なる調整
用の第二ゲート電圧に応じて閾電圧Ｖｔｈを能動的に制
御し、薄膜トランジスタのオンオフ動作を適正化する。
例えば、第二ゲート電極はオフ動作時に印加される第二
ゲート電圧に応じて閾電圧を能動的に制御し、薄膜トラ
ンジスタのオフ動作時チャネルに流れるリーク電流を抑
制する。或いは、第二ゲート電極は、薄膜トランジスタ
のオン動作時に印加される第二ゲート電圧に応じて閾電
圧を能動的に制御し、薄膜トランジスタのオン動作時チ
ャネルに流れる駆動電流を増大化する。この様に、オン
オフ動作に応じて閾電圧を能動的に制御する為には、チ
ャネルのバンド構造に対して第一ゲート電圧ばかりでな
く第二ゲート電圧が影響を与える必要がある。この状態
を安定的に確保する為には、チャネル領域を構成する半
導体薄膜の部分が比較的薄い膜厚を有することが好まし
い。空乏層の形成に実効的な影響を与える不純物を含ま
ない多結晶シリコンを用いた場合には、その膜厚が１０
０ｎｍ以下であることが好ましい。あるいは、空乏層の
形成に実効的な影響を与える不純物を含む多結晶シリコ
ンをチャネル領域（活性層）に用いた場合は、多結晶シ
リコンの膜厚が空乏層厚の最大値の２倍以下であること
が好ましい。この様な条件を満たすことで、第一ゲート
電圧及び第二ゲート電圧を互いに独立に制御しつつ、薄
膜トランジスタの閾電圧Ｖｔｈをオンオフ動作に応じて
能動的に制御することが可能になる。
【００１１】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る薄膜半導
体装置の実施形態の一例を示す模式的な部分断面図であ
る。図示する様に、本薄膜半導体装置は、ガラスなどか
らなる基板１に集積形成された薄膜トランジスタＴＦＴ
と、各薄膜トランジスタを接続する配線を含む。薄膜ト
ランジスタＴＦＴは所定の閾電圧（Ｖｔｈ）を有しゲー
ト配線（図示せず）を介して印加されるゲート電圧に応
じてオンオフ動作するチャネルＣｈを備えている。少な
くとも一部の薄膜トランジスタＴＦＴは、チャネルＣｈ
を構成する半導体薄膜４と、絶縁膜３，７を介して半導
体薄膜４の表裏に配された第一ゲート電極（表側ゲート
電極２Ｆ）及び第二ゲート電極（裏側ゲート電極２Ｒ）
とを備えている。図示したＴＦＴはボトムゲート構造で
あるので、半導体薄膜４の下方に配された本来のゲート
電極を表側ゲート電極２Ｆとし、これとは反対に配され
た追加のゲート電極を裏側ゲート電極２Ｒとしている。
表側ゲート電極２Ｆ及び裏側ゲート電極２Ｒは互いに分
離して設けた配線（図示せず）を介して別々に第一ゲー
ト電圧及び第二ゲート電圧を受け入れる。表側ゲート電
極２Ｆは第一ゲート電圧に応じてチャネルＣｈをオンオ
フ制御する一方、裏側ゲート電極２Ｒは第二ゲート電圧
に応じて閾電圧Ｖｔｈを能動的に制御し薄膜トランジス
タＴＦＴのオンオフ動作を適正化する。尚、ＴＦＴを被
覆する絶縁膜７にはコンタクトホールが開口しており、
その上にソース電極５Ｓ及びドレイン電極５Ｄが形成さ
れている。この絶縁膜７の上に前述した裏側ゲート電極
２Ｒも形成されている。係る構成を有するボトムゲート
構造のＴＦＴは平坦化膜９により被覆されており、その
上に画素電極１０が形成されている。又、半導体薄膜４
のソースＳとチャネルＣｈの間及びドレインＤとチャネ
ルＣｈの間にはそれぞれ不純物が低濃度で注入されたＬ
ＤＤ領域が設けられている。本実施形態では、チャネル
Ｃｈを構成する半導体薄膜４の部分は、空乏層の形成に
実効的な影響を与える不純物を含まない多結晶シリコン
からなり、その膜厚が１００ｎｍ以下である。或いは、
チャネルＣｈを構成する半導体薄膜４の部分は、空乏層
の形成に実効的な影響を与える不純物を含む多結晶シリ
コンからなり、その膜厚が空乏層厚の最大値の２倍以下
であってもよい。ここで、具体的な動作としては、裏側
ゲート電極２Ｒは、少なくとも薄膜トランジスタＴＦＴ
のオフ動作時に印加される第二ゲート電圧に応じて閾電
圧Ｖｔｈを能動的に制御し、薄膜トランジスタＴＦＴの
オフ動作時チャネルに流れるリーク電流を第二ゲート電
圧無印加の時に比べ減少化する。更には、裏側ゲート電
極２Ｒは、少なくとも薄膜トランジスタＴＦＴのオン動
作時に印加される第二ゲート電圧に応じて閾電圧Ｖｔｈ
を能動的に制御し、薄膜トランジスタのオン動作時チャ
ネルＣｈに流れる駆動電流を第二ゲート電圧無印加の時
に比べ増大化してもよい。
の形態を詳細に説明する。図１は本発明に係る薄膜半導
体装置の実施形態の一例を示す模式的な部分断面図であ
る。図示する様に、本薄膜半導体装置は、ガラスなどか
らなる基板１に集積形成された薄膜トランジスタＴＦＴ
と、各薄膜トランジスタを接続する配線を含む。薄膜ト
ランジスタＴＦＴは所定の閾電圧（Ｖｔｈ）を有しゲー
ト配線（図示せず）を介して印加されるゲート電圧に応
じてオンオフ動作するチャネルＣｈを備えている。少な
くとも一部の薄膜トランジスタＴＦＴは、チャネルＣｈ
を構成する半導体薄膜４と、絶縁膜３，７を介して半導
体薄膜４の表裏に配された第一ゲート電極（表側ゲート
電極２Ｆ）及び第二ゲート電極（裏側ゲート電極２Ｒ）
とを備えている。図示したＴＦＴはボトムゲート構造で
あるので、半導体薄膜４の下方に配された本来のゲート
電極を表側ゲート電極２Ｆとし、これとは反対に配され
た追加のゲート電極を裏側ゲート電極２Ｒとしている。
表側ゲート電極２Ｆ及び裏側ゲート電極２Ｒは互いに分
離して設けた配線（図示せず）を介して別々に第一ゲー
ト電圧及び第二ゲート電圧を受け入れる。表側ゲート電
極２Ｆは第一ゲート電圧に応じてチャネルＣｈをオンオ
フ制御する一方、裏側ゲート電極２Ｒは第二ゲート電圧
に応じて閾電圧Ｖｔｈを能動的に制御し薄膜トランジス
タＴＦＴのオンオフ動作を適正化する。尚、ＴＦＴを被
覆する絶縁膜７にはコンタクトホールが開口しており、
その上にソース電極５Ｓ及びドレイン電極５Ｄが形成さ
れている。この絶縁膜７の上に前述した裏側ゲート電極
２Ｒも形成されている。係る構成を有するボトムゲート
構造のＴＦＴは平坦化膜９により被覆されており、その
上に画素電極１０が形成されている。又、半導体薄膜４
のソースＳとチャネルＣｈの間及びドレインＤとチャネ
ルＣｈの間にはそれぞれ不純物が低濃度で注入されたＬ
ＤＤ領域が設けられている。本実施形態では、チャネル
Ｃｈを構成する半導体薄膜４の部分は、空乏層の形成に
実効的な影響を与える不純物を含まない多結晶シリコン
からなり、その膜厚が１００ｎｍ以下である。或いは、
チャネルＣｈを構成する半導体薄膜４の部分は、空乏層
の形成に実効的な影響を与える不純物を含む多結晶シリ
コンからなり、その膜厚が空乏層厚の最大値の２倍以下
であってもよい。ここで、具体的な動作としては、裏側
ゲート電極２Ｒは、少なくとも薄膜トランジスタＴＦＴ
のオフ動作時に印加される第二ゲート電圧に応じて閾電
圧Ｖｔｈを能動的に制御し、薄膜トランジスタＴＦＴの
オフ動作時チャネルに流れるリーク電流を第二ゲート電
圧無印加の時に比べ減少化する。更には、裏側ゲート電
極２Ｒは、少なくとも薄膜トランジスタＴＦＴのオン動
作時に印加される第二ゲート電圧に応じて閾電圧Ｖｔｈ
を能動的に制御し、薄膜トランジスタのオン動作時チャ
ネルＣｈに流れる駆動電流を第二ゲート電圧無印加の時
に比べ増大化してもよい。
【００１２】引き続き、図１を参照して本発明に係る薄
膜半導体装置の製造方法の一例を説明する。まず、ガラ
スなどからなる基板１上にスパッタリング法でモリブデ
ン（Ｍｏ）を１００ｎｍの厚みで成膜し、所定の形状に
パタニングして表側ゲート電極２Ｆ及びこれに接続する
ゲート配線（図示せず）を形成する。続いて、プラズマ
ＣＶＤ法で、シリコン酸化膜（ＳｉＯ2 ）を１５０ｎｍ
堆積し、ゲート絶縁膜３とする。更に連続成膜で、非晶
質シリコン（ａ−Ｓｉ）を５０ｎｍの厚みで成膜する。
これを４００℃２時間アニールし、非晶質シリコン中に
含まれた水素を脱離した後、エキシマレーザアニール
（ＥＬＡ）により、非晶質シリコンを多結晶シリコンに
転換する。これにより、多結晶シリコンからなる半導体
薄膜４が形成できる。
膜半導体装置の製造方法の一例を説明する。まず、ガラ
スなどからなる基板１上にスパッタリング法でモリブデ
ン（Ｍｏ）を１００ｎｍの厚みで成膜し、所定の形状に
パタニングして表側ゲート電極２Ｆ及びこれに接続する
ゲート配線（図示せず）を形成する。続いて、プラズマ
ＣＶＤ法で、シリコン酸化膜（ＳｉＯ2 ）を１５０ｎｍ
堆積し、ゲート絶縁膜３とする。更に連続成膜で、非晶
質シリコン（ａ−Ｓｉ）を５０ｎｍの厚みで成膜する。
これを４００℃２時間アニールし、非晶質シリコン中に
含まれた水素を脱離した後、エキシマレーザアニール
（ＥＬＡ）により、非晶質シリコンを多結晶シリコンに
転換する。これにより、多結晶シリコンからなる半導体
薄膜４が形成できる。
【００１３】次に例えば５０ｎｍの厚みでＳｉＯ2 を成
膜し（図示省略）、その上からイオン注入法で半導体薄
膜４中に閾電圧調整用のボロンを導入する。その濃度
は、チャネルＣｈ内の実効的なボロン濃度が例えば５×
１０16／ｃｍ3 程度となる様に制御する。続いて、背面
露光により、表側ゲート電極２Ｆとセルフアライメント
でレジストパタンを形成する。再び、レジストパタンを
マスクとしてイオン注入法で不純物燐を注入し、ＬＤＤ
領域を形成する。そのドーズ量は、例えば１×１０13／
ｃｍ2 である。レジスト除去後、図示するＮチャネル型
薄膜トランジスタＴＦＴの上に、チャネル長方向でゲー
ト端より１μｍ程度はみ出す形で別のレジストパタンを
形成し、又Ｐチャネル型の薄膜トランジスタ（図示せ
ず）は完全に被覆する形でレジストパタンを形成する。
このレジストパタンをマスクとして、イオンドープ法で
不純物燐をドーズ量１×１０15／ｃｍ2導入し、図示の
Ｎチャネル型薄膜トランジスタＴＦＴのソースＳ及びド
レインＤを形成する。この後使用済みとなったレジスト
パタンを除去した後、Ｎチャネル型薄膜トランジスタの
部分を完全に被覆する型で且つＰチャネル型薄膜トラン
ジスタはチャネルＣｈを被覆する型で、別のレジストパ
タンを形成する。これをマスクとしてイオンドープ法で
不純物ボロンを設定ドーズ量８×１０14／ｃｍ2 で導入
し、Ｐチャネル型の薄膜トランジスタＴＦＴを形成す
る。使用済みとなったレジストパタンを除去後、ランプ
アニール法で、半導体薄膜４に注入された不純物の活性
化を行なう。この後、半導体薄膜４を薄膜トランジスタ
ＴＦＴの素子領域の形状に合せて島状に分離する。
膜し（図示省略）、その上からイオン注入法で半導体薄
膜４中に閾電圧調整用のボロンを導入する。その濃度
は、チャネルＣｈ内の実効的なボロン濃度が例えば５×
１０16／ｃｍ3 程度となる様に制御する。続いて、背面
露光により、表側ゲート電極２Ｆとセルフアライメント
でレジストパタンを形成する。再び、レジストパタンを
マスクとしてイオン注入法で不純物燐を注入し、ＬＤＤ
領域を形成する。そのドーズ量は、例えば１×１０13／
ｃｍ2 である。レジスト除去後、図示するＮチャネル型
薄膜トランジスタＴＦＴの上に、チャネル長方向でゲー
ト端より１μｍ程度はみ出す形で別のレジストパタンを
形成し、又Ｐチャネル型の薄膜トランジスタ（図示せ
ず）は完全に被覆する形でレジストパタンを形成する。
このレジストパタンをマスクとして、イオンドープ法で
不純物燐をドーズ量１×１０15／ｃｍ2導入し、図示の
Ｎチャネル型薄膜トランジスタＴＦＴのソースＳ及びド
レインＤを形成する。この後使用済みとなったレジスト
パタンを除去した後、Ｎチャネル型薄膜トランジスタの
部分を完全に被覆する型で且つＰチャネル型薄膜トラン
ジスタはチャネルＣｈを被覆する型で、別のレジストパ
タンを形成する。これをマスクとしてイオンドープ法で
不純物ボロンを設定ドーズ量８×１０14／ｃｍ2 で導入
し、Ｐチャネル型の薄膜トランジスタＴＦＴを形成す
る。使用済みとなったレジストパタンを除去後、ランプ
アニール法で、半導体薄膜４に注入された不純物の活性
化を行なう。この後、半導体薄膜４を薄膜トランジスタ
ＴＦＴの素子領域の形状に合せて島状に分離する。
【００１４】続いて、プラズマＣＶＤ法でＳｉＯ2 を１
５０ｎｍの厚みで堆積し、更にＳｉ 3 Ｎ4 を２００ｎｍ
の厚みで成膜して、層間絶縁膜７とする。この状態で、
４００℃１時間のアニールを行なう。次に、ゲート配線
やソースＳ、ドレインＤに接続するコンタクトホールを
層間絶縁膜７に設け、アルミニウムを４００ｎｍ、チタ
ンを１００ｎｍ連続成膜する。この積層金属膜を所定の
形状にパタニングして信号配線５Ｓ、裏側ゲート電極２
Ｒ、ドレイン電極５Ｄを適宜必要箇所に形成する。この
後、１μｍ程度の厚みでアクリル樹脂などからなる平坦
化膜９を形成する。この後、画素アレイ部にはＩＴＯな
どの透明電極を成膜し、所定の形状にパタニングして画
素電極１０に加工する。この薄膜半導体装置に形成され
た薄膜トランジスタＴＦＴは、チャネルＣｈとなる活性
層の最大空乏層厚みが約１４０ｎｍであり、半導体薄膜
４の膜厚５０ｎｍは、この最大空乏層厚みの２倍以下と
なっている。尚、この薄膜半導体装置をアクティブマト
リクス型表示装置の駆動基板に用いる場合、図示の画素
アレイ部に加え、周辺部（図示せず）にも駆動回路用の
薄膜トランジスタが集積形成されている。この駆動回路
中でＶｔｈに対して制約の厳しい箇所に配されたＮチャ
ネル型の薄膜トランジスタに、本発明の表裏ゲート構造
を適用することが好ましい。この場合、画素アレイ部
（表示部）及び周辺回路部に含まれる全ての薄膜トラン
ジスタは、チャネルを構成する半導体薄膜４の部分が、
空乏層の形成に実効的な影響を与える同一導電型の不純
物を含む様にする。これにより、不純物注入工程が簡略
化できる。或いは、表示部及び周辺回路部に含まれる全
ての薄膜トランジスタは、チャネルＣｈを構成する半導
体薄膜４の部分が、空乏層の形成に実効的な影響を与え
る不純物を含まない様にしてもよい。
５０ｎｍの厚みで堆積し、更にＳｉ 3 Ｎ4 を２００ｎｍ
の厚みで成膜して、層間絶縁膜７とする。この状態で、
４００℃１時間のアニールを行なう。次に、ゲート配線
やソースＳ、ドレインＤに接続するコンタクトホールを
層間絶縁膜７に設け、アルミニウムを４００ｎｍ、チタ
ンを１００ｎｍ連続成膜する。この積層金属膜を所定の
形状にパタニングして信号配線５Ｓ、裏側ゲート電極２
Ｒ、ドレイン電極５Ｄを適宜必要箇所に形成する。この
後、１μｍ程度の厚みでアクリル樹脂などからなる平坦
化膜９を形成する。この後、画素アレイ部にはＩＴＯな
どの透明電極を成膜し、所定の形状にパタニングして画
素電極１０に加工する。この薄膜半導体装置に形成され
た薄膜トランジスタＴＦＴは、チャネルＣｈとなる活性
層の最大空乏層厚みが約１４０ｎｍであり、半導体薄膜
４の膜厚５０ｎｍは、この最大空乏層厚みの２倍以下と
なっている。尚、この薄膜半導体装置をアクティブマト
リクス型表示装置の駆動基板に用いる場合、図示の画素
アレイ部に加え、周辺部（図示せず）にも駆動回路用の
薄膜トランジスタが集積形成されている。この駆動回路
中でＶｔｈに対して制約の厳しい箇所に配されたＮチャ
ネル型の薄膜トランジスタに、本発明の表裏ゲート構造
を適用することが好ましい。この場合、画素アレイ部
（表示部）及び周辺回路部に含まれる全ての薄膜トラン
ジスタは、チャネルを構成する半導体薄膜４の部分が、
空乏層の形成に実効的な影響を与える同一導電型の不純
物を含む様にする。これにより、不純物注入工程が簡略
化できる。或いは、表示部及び周辺回路部に含まれる全
ての薄膜トランジスタは、チャネルＣｈを構成する半導
体薄膜４の部分が、空乏層の形成に実効的な影響を与え
る不純物を含まない様にしてもよい。
【００１５】図２を参照して、本発明の背景並びに基本
原理を説明する。一般に、シリコン中に実効的な不純物
が導入されている場合、即ちフェルミエネルギーが伝導
帯端と価電帯端の中点からずれている場合、電界が印加
されると多数キャリアが払い除けられる。例えば、ボロ
ンが導入されている場合、シリコンに対しゲート絶縁膜
を介して正のゲート電圧を弱く印加すると、シリコン界
面から正の電荷であるホールが払い出され、所謂空乏層
が形成される。更にゲート電圧を大きくすると、電子が
誘起され強反転状態が出現する。強反転状態の出現で空
乏層の厚みは飽和する。この現象は、シリコン層が薄膜
になり、裏面にも絶縁膜を介してゲート電極が存在する
様になると、新しい現象が出現する。本発明は、この現
象を利用したものである。シリコンに不純物（例えばボ
ロン）が導入されている場合、シリコン膜厚が最大空乏
層厚の２倍以下であると、図２の（Ａ）に示す様に表裏
から正電圧を印加した場合、バンドＬＳで示す様に空乏
層同士が干渉する。これにより、シリコン層内のバンド
ＬＳがより変化することになる。尚、バンドＬＴはシリ
コンの膜厚が最大空乏層厚の２倍以上である状態を示し
ている。又、図２の（Ｂ）に示す様に、シリコンの表裏
に正負互いに逆のゲート電圧を印加すると、例えば裏側
に負電圧を印加した場合、バンドＬＳで示す様に、表側
の空乏層が短くなる。尚、図２中で、ＶＧＦは表側のゲ
ート電圧を示し、ＶＧＲは裏側のゲート電圧を示してい
る。図２に示した現象は、不純物が導入されていない場
合にも観察され、この時には特にシリコンの膜厚とは関
係なく起こる。但し、現実的なゲート電圧の大きさで制
御する為には、シリコンの厚みは１００ｎｍ以下が好ま
しい。
原理を説明する。一般に、シリコン中に実効的な不純物
が導入されている場合、即ちフェルミエネルギーが伝導
帯端と価電帯端の中点からずれている場合、電界が印加
されると多数キャリアが払い除けられる。例えば、ボロ
ンが導入されている場合、シリコンに対しゲート絶縁膜
を介して正のゲート電圧を弱く印加すると、シリコン界
面から正の電荷であるホールが払い出され、所謂空乏層
が形成される。更にゲート電圧を大きくすると、電子が
誘起され強反転状態が出現する。強反転状態の出現で空
乏層の厚みは飽和する。この現象は、シリコン層が薄膜
になり、裏面にも絶縁膜を介してゲート電極が存在する
様になると、新しい現象が出現する。本発明は、この現
象を利用したものである。シリコンに不純物（例えばボ
ロン）が導入されている場合、シリコン膜厚が最大空乏
層厚の２倍以下であると、図２の（Ａ）に示す様に表裏
から正電圧を印加した場合、バンドＬＳで示す様に空乏
層同士が干渉する。これにより、シリコン層内のバンド
ＬＳがより変化することになる。尚、バンドＬＴはシリ
コンの膜厚が最大空乏層厚の２倍以上である状態を示し
ている。又、図２の（Ｂ）に示す様に、シリコンの表裏
に正負互いに逆のゲート電圧を印加すると、例えば裏側
に負電圧を印加した場合、バンドＬＳで示す様に、表側
の空乏層が短くなる。尚、図２中で、ＶＧＦは表側のゲ
ート電圧を示し、ＶＧＲは裏側のゲート電圧を示してい
る。図２に示した現象は、不純物が導入されていない場
合にも観察され、この時には特にシリコンの膜厚とは関
係なく起こる。但し、現実的なゲート電圧の大きさで制
御する為には、シリコンの厚みは１００ｎｍ以下が好ま
しい。
【００１６】この様に、表裏から印加されるゲート電圧
ＶＧＦ，ＶＧＲに応じてシリコン中のバンドが大きく変
化する現象を利用して、薄膜トランジスタの閾電圧を能
動的に制御することが可能になる。この点につき、図３
を参照して説明する。図３の（Ｎ）は図１に示した本発
明に係るＮチャネル型薄膜トランジスタの動作特性を示
すグラフである。横軸に表側ゲート電圧ＶＧＦを取り、
縦軸にドレイン電流ＩＤを対数メモリで取ってある。
又、裏側ゲート電極ＶＧＲをパラメータとしてある。図
３の（Ｐ）は、同じく本発明に係るＰチャネル型の薄膜
トランジスタの動作特性を示すグラフである。裏側ゲー
ト電圧ＶＧＲを例えば、−１０Ｖ、−５Ｖ、０Ｖ、＋５
Ｖ、＋１０Ｖと離散的に設定し、表側ゲート電圧ＶＧＦ
を−１０Ｖから＋１０Ｖまで連続的に掃引すると、Ｎ型
薄膜トランジスタ及びＰ型薄膜トランジスタ共に、ドレ
イン電流／ゲート電圧特性が段階的にシフトする。この
現象は、チャネルを構成する半導体薄膜の部分が、空乏
層の形成に実効的な影響を与える不純物を含み且つ、そ
の膜厚が空乏層厚の最大値の２倍以下である時に顕著に
観察される。又、チャネルを構成する半導体薄膜の部分
が、空乏層の形成に実効的な影響を与える不純物を含ま
ない場合、その膜厚が１００ｎｍ以下であるときに顕著
に観察される。即ち、チャネルを構成する半導体薄膜の
部分が比較的薄い場合に、図３に示した現象が現れる。
ＶＧＦ，ＶＧＲに応じてシリコン中のバンドが大きく変
化する現象を利用して、薄膜トランジスタの閾電圧を能
動的に制御することが可能になる。この点につき、図３
を参照して説明する。図３の（Ｎ）は図１に示した本発
明に係るＮチャネル型薄膜トランジスタの動作特性を示
すグラフである。横軸に表側ゲート電圧ＶＧＦを取り、
縦軸にドレイン電流ＩＤを対数メモリで取ってある。
又、裏側ゲート電極ＶＧＲをパラメータとしてある。図
３の（Ｐ）は、同じく本発明に係るＰチャネル型の薄膜
トランジスタの動作特性を示すグラフである。裏側ゲー
ト電圧ＶＧＲを例えば、−１０Ｖ、−５Ｖ、０Ｖ、＋５
Ｖ、＋１０Ｖと離散的に設定し、表側ゲート電圧ＶＧＦ
を−１０Ｖから＋１０Ｖまで連続的に掃引すると、Ｎ型
薄膜トランジスタ及びＰ型薄膜トランジスタ共に、ドレ
イン電流／ゲート電圧特性が段階的にシフトする。この
現象は、チャネルを構成する半導体薄膜の部分が、空乏
層の形成に実効的な影響を与える不純物を含み且つ、そ
の膜厚が空乏層厚の最大値の２倍以下である時に顕著に
観察される。又、チャネルを構成する半導体薄膜の部分
が、空乏層の形成に実効的な影響を与える不純物を含ま
ない場合、その膜厚が１００ｎｍ以下であるときに顕著
に観察される。即ち、チャネルを構成する半導体薄膜の
部分が比較的薄い場合に、図３に示した現象が現れる。
【００１７】これに対し、図４はチャネルを構成する半
導体薄膜の部分の厚みが比較的厚い場合であり、（Ｎ）
はＮチャネル型薄膜トランジスタのドレイン電流／ゲー
ト電圧特性を表わしており、（Ｐ）はＰチャネル型薄膜
トランジスタのドレイン電流／ゲート電圧特性を表わし
ている。この場合、裏側のゲート電圧ＶＧＲを−１０
Ｖ，−５Ｖ，０Ｖ，５Ｖ，１０Ｖと離散的に設定し、表
側のゲート電圧ＶＧＦを−１０Ｖから＋１０Ｖまで連続
的に掃引させても、動作特性カーブが部分的にしか段階
変化しない。Ｎチャネル型薄膜トランジスタでは、ＶＧ
Ｒが負の場合、ほとんどドレイン電流／ゲート電圧特性
に影響を与えていない。Ｐチャネル型薄膜トランジスタ
の場合、裏側ゲート電圧ＶＧＲが正側で、薄膜トランジ
スタのドレイン電流／ゲート電圧特性にほとんど影響を
与えていない。
導体薄膜の部分の厚みが比較的厚い場合であり、（Ｎ）
はＮチャネル型薄膜トランジスタのドレイン電流／ゲー
ト電圧特性を表わしており、（Ｐ）はＰチャネル型薄膜
トランジスタのドレイン電流／ゲート電圧特性を表わし
ている。この場合、裏側のゲート電圧ＶＧＲを−１０
Ｖ，−５Ｖ，０Ｖ，５Ｖ，１０Ｖと離散的に設定し、表
側のゲート電圧ＶＧＦを−１０Ｖから＋１０Ｖまで連続
的に掃引させても、動作特性カーブが部分的にしか段階
変化しない。Ｎチャネル型薄膜トランジスタでは、ＶＧ
Ｒが負の場合、ほとんどドレイン電流／ゲート電圧特性
に影響を与えていない。Ｐチャネル型薄膜トランジスタ
の場合、裏側ゲート電圧ＶＧＲが正側で、薄膜トランジ
スタのドレイン電流／ゲート電圧特性にほとんど影響を
与えていない。
【００１８】図３に示した基本的な性質を利用し、本発
明は能動的に薄膜トランジスタのＶｔｈを制御するもの
である。例えば、回路中のＮ型薄膜トランジスタに対
し、その回路がトランジスタのリーク電流で消費電力が
増大したり誤動作する様な場合、トランジスタオンのタ
イミングでは表側ゲート電圧と同じ電圧を裏側ゲート電
極に通常通り与える一方、トランジスタオフのタイミン
グでは裏側ゲート電極に負の電位を与える。これによ
り、Ｎ型トランジスタのＶｔｈがばらつきの為負側にず
れていたとしても、リーク電流を完全に遮断することが
できる。裏側ゲート電極ＶＧＲが０ＶではＶｔｈが低
く、リークが大きい場合であっても、ＶＧＲ＝−５Ｖと
することで、図３（Ｎ）に示す様に適正なオフ特性にな
ることが分かる。これにより、少なくともトランジスタ
オフ時にＶＧＲ＝−５Ｖを印加することで、Ｖｔｈにば
らつきがあっても良好な動作が確保できる。尚、トラン
ジスタオン時には、裏側ゲート電極に対して表側ゲート
電圧と同じ電位ではなく０Ｖを印加しても特に問題はな
い。
明は能動的に薄膜トランジスタのＶｔｈを制御するもの
である。例えば、回路中のＮ型薄膜トランジスタに対
し、その回路がトランジスタのリーク電流で消費電力が
増大したり誤動作する様な場合、トランジスタオンのタ
イミングでは表側ゲート電圧と同じ電圧を裏側ゲート電
極に通常通り与える一方、トランジスタオフのタイミン
グでは裏側ゲート電極に負の電位を与える。これによ
り、Ｎ型トランジスタのＶｔｈがばらつきの為負側にず
れていたとしても、リーク電流を完全に遮断することが
できる。裏側ゲート電極ＶＧＲが０ＶではＶｔｈが低
く、リークが大きい場合であっても、ＶＧＲ＝−５Ｖと
することで、図３（Ｎ）に示す様に適正なオフ特性にな
ることが分かる。これにより、少なくともトランジスタ
オフ時にＶＧＲ＝−５Ｖを印加することで、Ｖｔｈにば
らつきがあっても良好な動作が確保できる。尚、トラン
ジスタオン時には、裏側ゲート電極に対して表側ゲート
電圧と同じ電位ではなく０Ｖを印加しても特に問題はな
い。
【００１９】又、Ｖｔｈがやや負側にあるＰ型トランジ
スタについては、トランジスタオンの時に表裏共ゲート
電極に負電位を与え、Ｖｔｈをずらして電流を増加させ
る一方、トランジスタオフの時裏側ゲート電極に印加す
る電圧を０Ｖとする使い方も可能である。この様に、表
裏のゲート電極に対して互いに独立にゲート電圧パルス
を印加することで、個々の回路に応じて能動的にＶｔｈ
を制御でき、Ｖｔｈのばらつきに対して有効に回路を安
定動作させることができるとともに、オン電流を単独ゲ
ート電極構造の場合より増すことが可能である。
スタについては、トランジスタオンの時に表裏共ゲート
電極に負電位を与え、Ｖｔｈをずらして電流を増加させ
る一方、トランジスタオフの時裏側ゲート電極に印加す
る電圧を０Ｖとする使い方も可能である。この様に、表
裏のゲート電極に対して互いに独立にゲート電圧パルス
を印加することで、個々の回路に応じて能動的にＶｔｈ
を制御でき、Ｖｔｈのばらつきに対して有効に回路を安
定動作させることができるとともに、オン電流を単独ゲ
ート電極構造の場合より増すことが可能である。
【００２０】図５は、本発明に係る薄膜半導体装置の具
体的な実施例を示す模式的な回路図である。（Ａ）が実
施例を示し、（Ｂ）は対応する従来例を表わしている。
本実施例は、アクティブマトリクス型表示装置の周辺駆
動回路として内蔵されるシフトレジスタを構成するクロ
ック制御型インバータの典型例である。（Ａ）及び
（Ｂ）において、Ｎチャネル型の薄膜トランジスタＮ１
には選択時に＋１０Ｖが入力され、非選択時には０Ｖが
入力される。Ｐチャネル型薄膜トランジスタＰ１には、
Ｎ１と逆相、即ち、選択時に０Ｖ、非選択時には＋１０
Ｖのパルスが入力される。シフトレジスタの前段から転
送された信号は、インバータ接続された一対の薄膜トラ
ンジスタＮ２，Ｐ２の入力端子Ｖｉｎに印加される。
尚、非選択時は該インバータの出力Ｖｏｕｔは不定電位
である。Ｐ１及びＮ１の表側ゲートに印加されるクロッ
ク入力でインバータＮ２，Ｐ２が選択されると、Ｖｉｎ
が＋１０Ｖの時は、Ｎ１及びＮ２により、Ｖｏｕｔは０
Ｖとなる。選択解除によりＶｏｕｔの電位は０Ｖに固定
される。Ｖｉｎが０Ｖの時は、ＶｏｕｔはＰ１，Ｐ２に
より＋１０Ｖに固定する。しかし、トランジスタが高性
能化しＮチャネル型薄膜トランジスタのＶｔｈが低下
し、１Ｖ程度になった場合、多結晶シリコンの特性ばら
つきの為、Ｎチャネル型薄膜トランジスタの閾電圧Ｖｔ
ｈは０Ｖ近くまでばらつくことになる。この場合、Ｖｏ
ｕｔが１０Ｖに固定保持されている時、Ｎ１，Ｎ２の大
きなリーク電流の為に、Ｖｏｕｔの保持電圧が低下し、
次段への信号伝達能力が損なわれ、これが各段毎に累積
することで、シフトレジスタ内の信号転送に誤動作が生
じる。本実施例では、この現象を避ける為、（Ａ）に示
した様に、Ｎチャネル型薄膜トランジスタＮ１に裏面ゲ
ート電極Ｇを設けた。この裏側ゲート電極Ｇには、選択
時に＋１０Ｖ、非選択時に−５Ｖのパルスを入力する。
これにより、シフトレジスタの信号転送は正常に行なわ
れる。
体的な実施例を示す模式的な回路図である。（Ａ）が実
施例を示し、（Ｂ）は対応する従来例を表わしている。
本実施例は、アクティブマトリクス型表示装置の周辺駆
動回路として内蔵されるシフトレジスタを構成するクロ
ック制御型インバータの典型例である。（Ａ）及び
（Ｂ）において、Ｎチャネル型の薄膜トランジスタＮ１
には選択時に＋１０Ｖが入力され、非選択時には０Ｖが
入力される。Ｐチャネル型薄膜トランジスタＰ１には、
Ｎ１と逆相、即ち、選択時に０Ｖ、非選択時には＋１０
Ｖのパルスが入力される。シフトレジスタの前段から転
送された信号は、インバータ接続された一対の薄膜トラ
ンジスタＮ２，Ｐ２の入力端子Ｖｉｎに印加される。
尚、非選択時は該インバータの出力Ｖｏｕｔは不定電位
である。Ｐ１及びＮ１の表側ゲートに印加されるクロッ
ク入力でインバータＮ２，Ｐ２が選択されると、Ｖｉｎ
が＋１０Ｖの時は、Ｎ１及びＮ２により、Ｖｏｕｔは０
Ｖとなる。選択解除によりＶｏｕｔの電位は０Ｖに固定
される。Ｖｉｎが０Ｖの時は、ＶｏｕｔはＰ１，Ｐ２に
より＋１０Ｖに固定する。しかし、トランジスタが高性
能化しＮチャネル型薄膜トランジスタのＶｔｈが低下
し、１Ｖ程度になった場合、多結晶シリコンの特性ばら
つきの為、Ｎチャネル型薄膜トランジスタの閾電圧Ｖｔ
ｈは０Ｖ近くまでばらつくことになる。この場合、Ｖｏ
ｕｔが１０Ｖに固定保持されている時、Ｎ１，Ｎ２の大
きなリーク電流の為に、Ｖｏｕｔの保持電圧が低下し、
次段への信号伝達能力が損なわれ、これが各段毎に累積
することで、シフトレジスタ内の信号転送に誤動作が生
じる。本実施例では、この現象を避ける為、（Ａ）に示
した様に、Ｎチャネル型薄膜トランジスタＮ１に裏面ゲ
ート電極Ｇを設けた。この裏側ゲート電極Ｇには、選択
時に＋１０Ｖ、非選択時に−５Ｖのパルスを入力する。
これにより、シフトレジスタの信号転送は正常に行なわ
れる。
【００２１】図６は、本発明に係る薄膜半導体装置の他
の実施例を示す模式的な回路図である。（Ａ）が実施例
を示し、（Ｂ）は対応する従来例を表わしている。本実
施例も、クロック制御型インバータであるが、Ｎチャネ
ル型薄膜トランジスタのみで回路を構成したものであ
る。具体的な製造方法としては、図１を参照して説明し
た製造工程から、特にＰチャネル型薄膜トランジスタに
関係する工程を除けばよい。図６に示した様に、薄膜ト
ランジスタＮ１のＶｉｎには、前段からの転送信号が入
力される。他方の薄膜トランジスタＮ２には、選択時に
０Ｖで非選択時に１０Ｖのクロックパルスが入力され
る。Ｖｉｎが０Ｖの時は非選択状態でＶｏｕｔは１０Ｖ
である。Ｖｉｎが１０Ｖの時選択状態となり、Ｖｏｕｔ
は０Ｖになる。次段はこれと逆相で動作し、次々に信号
が転送される。しかしながら、Ｎチャネル型薄膜トラン
ジスタの場合、Ｎ１，Ｎ２共表側ゲート電極に０Ｖが印
加された状態の時、Ｖｔｈのばらつきによりリーク電流
が流れる場合がある。Ｎ２のリークは消費電力の増大を
もたらし、Ｎ１のリーク電流は誤動作の原因となる。そ
こで、本実施例では、薄膜トランジスタＮ１，Ｎ２の両
方に裏側ゲート電極Ｇ１，Ｇ２を設け、常時−５Ｖを印
加した。これにより、リークが抑制され、消費電力の増
大化及び誤動作を防止可能である。
の実施例を示す模式的な回路図である。（Ａ）が実施例
を示し、（Ｂ）は対応する従来例を表わしている。本実
施例も、クロック制御型インバータであるが、Ｎチャネ
ル型薄膜トランジスタのみで回路を構成したものであ
る。具体的な製造方法としては、図１を参照して説明し
た製造工程から、特にＰチャネル型薄膜トランジスタに
関係する工程を除けばよい。図６に示した様に、薄膜ト
ランジスタＮ１のＶｉｎには、前段からの転送信号が入
力される。他方の薄膜トランジスタＮ２には、選択時に
０Ｖで非選択時に１０Ｖのクロックパルスが入力され
る。Ｖｉｎが０Ｖの時は非選択状態でＶｏｕｔは１０Ｖ
である。Ｖｉｎが１０Ｖの時選択状態となり、Ｖｏｕｔ
は０Ｖになる。次段はこれと逆相で動作し、次々に信号
が転送される。しかしながら、Ｎチャネル型薄膜トラン
ジスタの場合、Ｎ１，Ｎ２共表側ゲート電極に０Ｖが印
加された状態の時、Ｖｔｈのばらつきによりリーク電流
が流れる場合がある。Ｎ２のリークは消費電力の増大を
もたらし、Ｎ１のリーク電流は誤動作の原因となる。そ
こで、本実施例では、薄膜トランジスタＮ１，Ｎ２の両
方に裏側ゲート電極Ｇ１，Ｇ２を設け、常時−５Ｖを印
加した。これにより、リークが抑制され、消費電力の増
大化及び誤動作を防止可能である。
【００２２】図７は、図６に示したクロック制御型イン
バータの変形例を表わしており、負電源を組み合わせた
ものである。薄膜トランジスタＮ２の裏側ゲート電極Ｇ
２には、表側ゲート電極に印加される電圧よりも５Ｖ低
い電圧パルスを印加する一方、薄膜トランジスタＮ１の
裏側ゲート電極には−５Ｖを常時印加してある。
バータの変形例を表わしており、負電源を組み合わせた
ものである。薄膜トランジスタＮ２の裏側ゲート電極Ｇ
２には、表側ゲート電極に印加される電圧よりも５Ｖ低
い電圧パルスを印加する一方、薄膜トランジスタＮ１の
裏側ゲート電極には−５Ｖを常時印加してある。
【００２３】図８は、本発明に係る薄膜半導体装置の他
の実施形態の一例を示す模式的な部分断面図である。図
１に示した先の実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。図１に示した実
施形態がボトムゲート構造の薄膜トランジスタであるの
に対し、図８に示した実施形態はトップゲート構造の薄
膜トランジスタである。図示する様に、ガラスなどから
なる絶縁基板１の上には裏側ゲート電極２Ｒが形成され
ている。下地の絶縁膜１５を介して裏側ゲート電極２Ｒ
の上には多結晶シリコンからなる半導体薄膜４が形成さ
れている。この半導体薄膜４の上にはゲート絶縁膜３を
介して本来の表側ゲート電極２Ｆが形成されている。こ
の表側ゲート電極２Ｆを被覆する様に層間絶縁膜７が成
膜されており、その上に信号配線５Ｓやドレイン配線５
Ｄがパタニング形成されている。これらの配線５Ｓ，５
Ｄを被覆する様に平坦化膜９が成膜されており、その上
に画素電極１０が形成されている。
の実施形態の一例を示す模式的な部分断面図である。図
１に示した先の実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。図１に示した実
施形態がボトムゲート構造の薄膜トランジスタであるの
に対し、図８に示した実施形態はトップゲート構造の薄
膜トランジスタである。図示する様に、ガラスなどから
なる絶縁基板１の上には裏側ゲート電極２Ｒが形成され
ている。下地の絶縁膜１５を介して裏側ゲート電極２Ｒ
の上には多結晶シリコンからなる半導体薄膜４が形成さ
れている。この半導体薄膜４の上にはゲート絶縁膜３を
介して本来の表側ゲート電極２Ｆが形成されている。こ
の表側ゲート電極２Ｆを被覆する様に層間絶縁膜７が成
膜されており、その上に信号配線５Ｓやドレイン配線５
Ｄがパタニング形成されている。これらの配線５Ｓ，５
Ｄを被覆する様に平坦化膜９が成膜されており、その上
に画素電極１０が形成されている。
【００２４】図９は、本発明に係るアクティブマトリク
ス型の液晶表示装置を示す模式的な斜視図である。この
液晶表示装置は駆動基板１と対向基板２０との間に液晶
１７を保持した構造となっている。駆動基板１には画素
アレイ部と周辺回路部とが集積形成されている。周辺回
路部は垂直走査回路４１と水平走査回路４２とに分かれ
ている。又、駆動基板１の上端側には外部接続用の端子
電極４７も形成されている。各端子電極４７は配線４８
を介して垂直走査回路４１及び水平走査回路４２に接続
している。画素アレイ部には互いに交差するゲート配線
４３と信号配線４４が形成されている。ゲート配線４３
は垂直走査回路４１に接続し、信号配線４４は水平走査
回路４２に接続している。両配線４３，４４の交差部に
は画素電極１０とこれを駆動する薄膜トランジスタＦＴ
Ｆとが形成されている。一方、対向基板２０の内表面に
は図示しないが対向電極が形成されている。本例では、
画素アレイ部に形成された薄膜トランジスタＴＦＴは通
常のシングルゲート型であるのに対し、周辺の垂直走査
回路４１と水平走査回路４２に形成されたシフトレジス
タなどは本発明に従ってデュアルゲート構造の薄膜トラ
ンジスタで組み立てられている。
ス型の液晶表示装置を示す模式的な斜視図である。この
液晶表示装置は駆動基板１と対向基板２０との間に液晶
１７を保持した構造となっている。駆動基板１には画素
アレイ部と周辺回路部とが集積形成されている。周辺回
路部は垂直走査回路４１と水平走査回路４２とに分かれ
ている。又、駆動基板１の上端側には外部接続用の端子
電極４７も形成されている。各端子電極４７は配線４８
を介して垂直走査回路４１及び水平走査回路４２に接続
している。画素アレイ部には互いに交差するゲート配線
４３と信号配線４４が形成されている。ゲート配線４３
は垂直走査回路４１に接続し、信号配線４４は水平走査
回路４２に接続している。両配線４３，４４の交差部に
は画素電極１０とこれを駆動する薄膜トランジスタＦＴ
Ｆとが形成されている。一方、対向基板２０の内表面に
は図示しないが対向電極が形成されている。本例では、
画素アレイ部に形成された薄膜トランジスタＴＦＴは通
常のシングルゲート型であるのに対し、周辺の垂直走査
回路４１と水平走査回路４２に形成されたシフトレジス
タなどは本発明に従ってデュアルゲート構造の薄膜トラ
ンジスタで組み立てられている。
【００２５】図１０は、本発明に係るエレクトロルミネ
ッセンス表示装置の一例を示す模式的な部分断面図であ
り、一画素のみを表わしている。本実施形態は、電気光
学素子として液晶セルに代えて有機エレクトロルミネッ
センス素子ＯＬＥＤを用いている。ＯＬＥＤはＩＴＯな
どの透明導電膜などからなる陽極Ａ、有機層１１０及び
金属の陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、基本的に透明である。陰極Ｋは画素間
で共通接続されており、基本的に光反射性である。係る
構成を有するＯＬＥＤの陽極Ａ／陰極Ｋ間に順方向の電
圧（１０Ｖ程度）を印加すると、電子や正孔などのキャ
リアの注入が起こり、発光が観測される。ＯＬＥＤの動
作は、陽極Ａから注入さた正孔と陰極Ｋから注入された
電子により形成された励起子による発光と考えられる。
ＯＬＥＤは自ら発した光をガラスなどからなる基板１の
表面側から裏面側に出射する。図示の薄膜トランジスタ
は本発明に従って表側のゲート電極２Ｆと裏側のゲート
電極２Ｒを備えたデュアルゲート構造となっている。
ッセンス表示装置の一例を示す模式的な部分断面図であ
り、一画素のみを表わしている。本実施形態は、電気光
学素子として液晶セルに代えて有機エレクトロルミネッ
センス素子ＯＬＥＤを用いている。ＯＬＥＤはＩＴＯな
どの透明導電膜などからなる陽極Ａ、有機層１１０及び
金属の陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、基本的に透明である。陰極Ｋは画素間
で共通接続されており、基本的に光反射性である。係る
構成を有するＯＬＥＤの陽極Ａ／陰極Ｋ間に順方向の電
圧（１０Ｖ程度）を印加すると、電子や正孔などのキャ
リアの注入が起こり、発光が観測される。ＯＬＥＤの動
作は、陽極Ａから注入さた正孔と陰極Ｋから注入された
電子により形成された励起子による発光と考えられる。
ＯＬＥＤは自ら発した光をガラスなどからなる基板１の
表面側から裏面側に出射する。図示の薄膜トランジスタ
は本発明に従って表側のゲート電極２Ｆと裏側のゲート
電極２Ｒを備えたデュアルゲート構造となっている。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの表側電極及び裏側電極は互いに分離
して設けた配線を介して別々にゲート電圧を受け入れ、
表側ゲート電極は対応するゲート電圧に応じてチャネル
をオンオフ制御し、裏側ゲート電極は、対応するゲート
電圧に応じて薄膜トランジスタの閾電圧を能動的に制御
し、薄膜トランジスタのオンオフ動作を適正化する。係
る薄膜トランジスタを回路に用いた場合、特に多結晶シ
リコンを活性層（チャネル）とした際、顕著なＶｔｈば
らつきに対して、能動的にＶｔｈを制御することが可能
となり、消費電力の増大化並びに誤動作などを抑制する
ことができる。これにより、高性能な薄膜トランジスタ
回路アレイを安定に高い歩留りで提供することが可能で
ある。尚、活性層の厚みが大きいとＶｔｈを随意に制御
することが難しい場合がある。活性層に実効的な不純物
を含まない場合はその厚みが１００ｎｍの時、あるいは
実効的な不純物を含んでいる場合最大空乏層厚の２倍以
下の活性層厚みである時に、裏側ゲート電極の電位で完
全に薄膜トランジスタのＶｔｈを制御できる。
薄膜トランジスタの表側電極及び裏側電極は互いに分離
して設けた配線を介して別々にゲート電圧を受け入れ、
表側ゲート電極は対応するゲート電圧に応じてチャネル
をオンオフ制御し、裏側ゲート電極は、対応するゲート
電圧に応じて薄膜トランジスタの閾電圧を能動的に制御
し、薄膜トランジスタのオンオフ動作を適正化する。係
る薄膜トランジスタを回路に用いた場合、特に多結晶シ
リコンを活性層（チャネル）とした際、顕著なＶｔｈば
らつきに対して、能動的にＶｔｈを制御することが可能
となり、消費電力の増大化並びに誤動作などを抑制する
ことができる。これにより、高性能な薄膜トランジスタ
回路アレイを安定に高い歩留りで提供することが可能で
ある。尚、活性層の厚みが大きいとＶｔｈを随意に制御
することが難しい場合がある。活性層に実効的な不純物
を含まない場合はその厚みが１００ｎｍの時、あるいは
実効的な不純物を含んでいる場合最大空乏層厚の２倍以
下の活性層厚みである時に、裏側ゲート電極の電位で完
全に薄膜トランジスタのＶｔｈを制御できる。
【図１】本発明に係る薄膜半導体装置の実施形態を示す
模式的な部分断面図である。
模式的な部分断面図である。
【図２】本発明の動作原理を示す模式図である。
【図３】本発明の動作原理を示すグラフである。
【図４】本発明の動作原理を示すグラフである。
【図５】本発明に係る薄膜半導体装置の実施例を示す回
路図である。
路図である。
【図６】本発明に係る薄膜半導体装置の他の実施例を示
す回路図である。
す回路図である。
【図７】本発明に係る薄膜半導体装置の別の実施例を示
す回路図である。
す回路図である。
【図８】本発明に係る薄膜半導体装置の他の実施形態を
示す模式的な部分断面図である。
示す模式的な部分断面図である。
【図９】本発明に係るアクティブマトリクス型液晶表示
装置の一例を示す斜視図である。
装置の一例を示す斜視図である。
【図１０】本発明に係る有機エレクトロルミネッセンス
表示装置の一例を示す模式的な部分断面図である。
表示装置の一例を示す模式的な部分断面図である。
１・・・基板、２Ｆ・・・表側ゲート電極、２Ｒ・・・
裏側ゲート電極、３・・・ゲート絶縁膜、４・・・半導
体薄膜、７・・・層間絶縁膜、９・・・平坦化膜、１０
・・・画素電極
裏側ゲート電極、３・・・ゲート絶縁膜、４・・・半導
体薄膜、７・・・層間絶縁膜、９・・・平坦化膜、１０
・・・画素電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３６５ Ｇ０２Ｆ 1/136 ５００ 9/35 Ｈ０１Ｌ 29/78 ６１２Ｂ ６２２ Ｆターム(参考） 2H092 GA59 JA25 JA26 JA36 JA46 JB58 KA04 KA07 NA24 NA29 PA06 2H093 NA16 NB04 NC34 ND33 ND37 ND53 5C094 AA22 AA24 AA43 AA44 AA60 BA03 BA27 BA43 CA19 DA09 EA04 EA05 EA07 EB02 HA08 5F110 AA06 AA08 AA09 BB02 DD02 EE03 EE04 EE14 EE30 FF02 FF03 FF09 FF30 GG02 GG13 GG25 GG32 GG45 GG52 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HM15 NN04 NN27 NN72 PP03 PP35 QQ09 QQ12
Claims (38)
- 【請求項１】 基板に集積形成された薄膜トランジスタ
と、各薄膜トランジスタを接続する配線を含み、 各薄膜トランジスタは所定の閾電圧を有し配線を介して
印加されるゲート電圧に応じてオンオフ動作するチャネ
ルを備え、 少なくとも一部の薄膜トランジスタは、該チャネルを構
成する半導体薄膜と、絶縁膜を介して該半導体薄膜の表
裏に配された第一ゲート電極及び第二ゲート電極とを備
えている薄膜半導体装置において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とする薄膜半導体装置。 - 【請求項２】 前記チャネルを構成する半導体薄膜の部
分は、空乏層の形成に実効的な影響を与える不純物を含
まない多結晶シリコンからなり、その膜厚が１００ｎｍ
以下であることを特徴とする請求項１記載の薄膜半導体
装置。 - 【請求項３】 前記チャネルを構成する半導体薄膜の部
分は、空乏層の形成に実効的な影響を与える不純物を含
む多結晶シリコンからなり、その膜厚が空乏層厚の最大
値の２倍以下であることを特徴とする請求項１記載の薄
膜半導体装置。 - 【請求項４】 前記第二ゲート電極は、少なくとも薄膜
トランジスタのオフ動作時に印加される該第二ゲート電
圧に応じて該閾電圧を能動的に制御し、薄膜トランジス
タのオフ動作時チャネルに流れる電流を該第二ゲート電
圧無印加の時に比べ減少化することを特徴とする請求項
１記載の薄膜半導体装置。 - 【請求項５】 前記第二ゲート電極は、少なくとも薄膜
トランジスタのオン動作時に印加される該第二ゲート電
圧に応じて該閾電圧を能動的に制御し、薄膜トランジス
タのオン動作時チャネルに流れる電流を該第二ゲート電
圧無印加の時に比べ増大化することを特徴とする請求項
１記載の薄膜半導体装置。 - 【請求項６】 所定の間隙を介して互いに接合した一対
の基板と、該間隙に保持された液晶とからなり、 一方の基板は、画素電極及びこれを駆動する薄膜トラン
ジスタが集積形成された表示部と、同じく薄膜トランジ
スタが集積形成された周辺の回路部とを備え、他方の基
板は、画素電極に対面する対向電極を備え、 各薄膜トランジスタは所定の閾電圧を有し配線を介して
印加されるゲート電圧に応じてオンオフ動作するチャネ
ルを備え、 少なくとも一部の薄膜トランジスタは、該チャネルを構
成する半導体薄膜と、絶縁膜を介して該半導体薄膜の表
裏に配された第一ゲート電極及び第二ゲート電極とを備
えている液晶表示装置において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とする液晶表示装置。 - 【請求項７】 前記チャネルを構成する半導体薄膜の部
分は、空乏層の形成に実効的な影響を与える不純物を含
まない多結晶シリコンからなり、その膜厚が１００ｎｍ
以下であることを特徴とする請求項６記載の液晶表示装
置。 - 【請求項８】 該表示部および該回路部に含まれる全て
の薄膜トランジスタは、チャネルを構成する半導体薄膜
の部分が、空乏層の形成に実効的な影響を与える不純物
を含まないことを特徴とする請求項７記載の液晶表示装
置。 - 【請求項９】 前記チャネルを構成する半導体薄膜の部
分は、空乏層の形成に実効的な影響を与える不純物を含
む多結晶シリコンからなり、その膜厚が空乏層厚の最大
値の２倍以下であることを特徴とする請求項６記載の液
晶表示装置。 - 【請求項１０】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える同一
伝導型の不純物を含むことを特徴とする請求項９記載の
液晶表示装置。 - 【請求項１１】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオフ動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオフ動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ減少化することを特徴とする請求
項６記載の液晶表示装置。 - 【請求項１２】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオン動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオン動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ増大化することを特徴とする請求
項６記載の液晶表示装置。 - 【請求項１３】 エレクトロルミネッセンス素子及びこ
れを駆動する薄膜トランジスタが集積形成された表示部
と、同じく薄膜トランジスタが集積形成された周辺の回
路部とを一枚の基板上に備え、 各薄膜トランジスタは所定の閾電圧を有し配線を介して
印加されるゲート電圧に応じてオンオフ動作するチャネ
ルを備え、 少なくとも一部の薄膜トランジスタは、該チャネルを構
成する半導体薄膜と、絶縁膜を介して該半導体薄膜の表
裏に配された第一ゲート電極及び第二ゲート電極とを備
えているエレクトロルミネッセンス表示装置において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とするエレクトロルミネッセン
ス表示装置。 - 【請求項１４】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下であることを特徴とする請求項１３記載のエレク
トロルミネッセンス表示装置。 - 【請求項１５】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える不純
物を含まないことを特徴とする請求項１４記載のエレク
トロルミネッセンス表示装置。 - 【請求項１６】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含む多結晶シリコンからなり、その膜厚が空乏層厚の最
大値の２倍以下であることを特徴とする請求項１３記載
のエレクトロルミネッセンス表示装置。 - 【請求項１７】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える同一
伝導型の不純物を含むことを特徴とする請求項１６記載
のエレクトロルミネッセンス表示装置。 - 【請求項１８】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオフ動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオフ動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ減少化することを特徴とする請求
項１３記載のエレクトロルミネッセンス表示装置。 - 【請求項１９】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオン動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオン動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ増大化することを特徴とする請求
項１３記載のエレクトロルミネッセンス表示装置。 - 【請求項２０】 基板に集積形成された薄膜トランジス
タと、各薄膜トランジスタを接続する配線を含み、各薄
膜トランジスタは所定の閾電圧を有し配線を介して印加
されるゲート電圧に応じてオンオフ動作するチャネルを
備え、少なくとも一部の薄膜トランジスタは、該チャネ
ルを構成する半導体薄膜と、絶縁膜を介して該半導体薄
膜の表裏に配された第一ゲート電極及び第二ゲート電極
とを備えている薄膜半導体装置の駆動方法において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とする薄膜半導体装置の駆動方
法。 - 【請求項２１】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下であることを特徴とする請求項２０記載の薄膜半
導体装置の駆動方法。 - 【請求項２２】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含む多結晶シリコンからなり、その膜厚が空乏層厚の最
大値の２倍以下であることを特徴とする請求項２０記載
の薄膜半導体装置の駆動方法。 - 【請求項２３】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオフ動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオフ動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ減少化することを特徴とする請求
項２０記載の薄膜半導体装置の駆動方法。 - 【請求項２４】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオン動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオン動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ増大化することを特徴とする請求
項２０記載の薄膜半導体装置の駆動方法。 - 【請求項２５】 所定の間隙を介して互いに接合した一
対の基板と、該間隙に保持された液晶とからなり、一方
の基板は、画素電極及びこれを駆動する薄膜トランジス
タが集積形成された表示部と、同じく薄膜トランジスタ
が集積形成された周辺の回路部とを備え、他方の基板
は、画素電極に対面する対向電極を備え、各薄膜トラン
ジスタは所定の閾電圧を有し配線を介して印加されるゲ
ート電圧に応じてオンオフ動作するチャネルを備え、少
なくとも一部の薄膜トランジスタは、該チャネルを構成
する半導体薄膜と、絶縁膜を介して該半導体薄膜の表裏
に配された第一ゲート電極及び第二ゲート電極とを備え
ている液晶表示装置の駆動方法において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とする液晶表示装置の駆動方
法。 - 【請求項２６】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下であることを特徴とする請求項２５記載の液晶表
示装置の駆動方法。 - 【請求項２７】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える不純
物を含まないことを特徴とする請求項２６記載の液晶表
示装置の駆動方法。 - 【請求項２８】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含む多結晶シリコンからなり、その膜厚が空乏層厚の最
大値の２倍以下であることを特徴とする請求項２５記載
の液晶表示装置の駆動方法。 - 【請求項２９】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える同一
伝導型の不純物を含むことを特徴とする請求項２８記載
の液晶表示装置の駆動方法。 - 【請求項３０】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオフ動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオフ動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ減少化することを特徴とする請求
項２５記載の液晶表示装置の駆動方法。 - 【請求項３１】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオン動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオン動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ増大化することを特徴とする請求
項２５記載の液晶表示装置の駆動方法。 - 【請求項３２】 エレクトロルミネッセンス素子及びこ
れを駆動する薄膜トランジスタが集積形成された表示部
と、同じく薄膜トランジスタが集積形成された周辺の回
路部とを一枚の基板上に備え、各薄膜トランジスタは所
定の閾電圧を有し配線を介して印加されるゲート電圧に
応じてオンオフ動作するチャネルを備え、少なくとも一
部の薄膜トランジスタは、該チャネルを構成する半導体
薄膜と、絶縁膜を介して該半導体薄膜の表裏に配された
第一ゲート電極及び第二ゲート電極とを備えているエレ
クトロルミネッセンス表示装置の駆動方法において、 前記第一ゲート電極及び前記第二ゲート電極は互いに分
離して設けた配線を介して別々に第一ゲート電圧及び第
二ゲート電圧を受け入れ、 前記第一ゲート電極は、該第一ゲート電圧に応じて該チ
ャネルをオンオフ制御し、 前記第二ゲート電極は、該第二ゲート電圧に応じて該閾
電圧を能動的に制御し薄膜トランジスタのオンオフ動作
を適正化することを特徴とするエレクトロルミネッセン
ス表示装置の駆動方法。 - 【請求項３３】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含まない多結晶シリコンからなり、その膜厚が１００ｎ
ｍ以下であることを特徴とする請求項３２記載のエレク
トロルミネッセンス表示装置の駆動方法。 - 【請求項３４】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える不純
物を含まないことを特徴とする請求項３３記載のエレク
トロルミネッセンス表示装置の駆動方法。 - 【請求項３５】 前記チャネルを構成する半導体薄膜の
部分は、空乏層の形成に実効的な影響を与える不純物を
含む多結晶シリコンからなり、その膜厚が空乏層厚の最
大値の２倍以下であることを特徴とする請求項３２記載
のエレクトロルミネッセンス表示装置の駆動方法。 - 【請求項３６】 該表示部および該回路部に含まれる全
ての薄膜トランジスタは、チャネルを構成する半導体薄
膜の部分が、空乏層の形成に実効的な影響を与える同一
伝導型の不純物を含むことを特徴とする請求項３５記載
のエレクトロルミネッセンス表示装置の駆動方法。 - 【請求項３７】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオフ動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオフ動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ減少化することを特徴とする請求
項３２記載のエレクトロルミネッセンス表示装置の駆動
方法。 - 【請求項３８】 前記第二ゲート電極は、少なくとも薄
膜トランジスタのオン動作時に印加される該第二ゲート
電圧に応じて該閾電圧を能動的に制御し、薄膜トランジ
スタのオン動作時チャネルに流れる電流を該第二ゲート
電圧無印加の時に比べ増大化することを特徴とする請求
項３２記載のエレクトロルミネッセンス表示装置の駆動
方法。
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|---|---|---|---|
| JP2000090282A JP2001284592A (ja) | 2000-03-29 | 2000-03-29 | 薄膜半導体装置及びその駆動方法 |
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| US11/166,867 US20050282317A1 (en) | 2000-03-29 | 2005-06-24 | Thin film semiconductor apparatus and method for driving the same |
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