KR100815064B1 - 박막 반도체 장치 및 그의 구동 방법 - Google Patents

박막 반도체 장치 및 그의 구동 방법 Download PDF

Info

Publication number
KR100815064B1
KR100815064B1 KR1020010015989A KR20010015989A KR100815064B1 KR 100815064 B1 KR100815064 B1 KR 100815064B1 KR 1020010015989 A KR1020010015989 A KR 1020010015989A KR 20010015989 A KR20010015989 A KR 20010015989A KR 100815064 B1 KR100815064 B1 KR 100815064B1
Authority
KR
South Korea
Prior art keywords
thin film
gate electrode
channel
film transistor
gate voltage
Prior art date
Application number
KR1020010015989A
Other languages
English (en)
Other versions
KR20010093719A (ko
Inventor
이케다히로유키
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20010093719A publication Critical patent/KR20010093719A/ko
Application granted granted Critical
Publication of KR100815064B1 publication Critical patent/KR100815064B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

박막 트랜지스터의 임계치 전압을 전기적으로 제어하여, 그의 불균일을 흡수한다.
박막 반도체 장치는 기판에 집적 형성된 박막 트랜지스터 TFT와, 각 TFT를 접속하는 배선을 포함한다. 각 TFT는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널(Ch)을 구성하는 반도체 박막과, 절연막을 통해 반도체 박막의 표리(表裏)에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들인다. 제 1 게이트 전극은 제 1 게이트 전압에 따라서 채널을 온 오프 제어하고, 제 2 게이트 전극은 제 2 게이트 전압에 따라서 임계 전압을 능동적으로 제어하여 TFT의 온 오프 동작을 적정화한다.
반도체 박막, 게이트 전극, 게이트 전압

Description

박막 반도체 장치 및 그의 구동 방법{Thin film semiconductor device and the driving method}
도 1은 본 발명에 따른 박막 반도체 장치의 실시예를 도시하는 모식적인 부분 단면도.
도 2는 본 발명의 동작 원리를 도시하는 모식도.
도 3은 본 발명의 동작 원리를 도시하는 그래프.
도 4는 본 발명의 동작 원리를 도시하는 그래프.
도 5는 본 발명에 따른 박막 반도체 장치의 실시예를 도시하는 회로도.
도 6은 본 발명에 따른 박막 반도체 장치의 다른 실시예를 도시하는 회로도.
도 7은 본 발명에 따른 박막 반도체 장치의 다른 실시예를 도시하는 회로도.
도 8은 본 발명에 따른 박막 반도체 장치의 다른 실시예를 도시하는 모식적인 부분 단면도.
도 9는 본 발명에 따른 액티브 매트릭스형 액정 표시 장치의 일례를 도시하는 사시도.
도 10은 본 발명에 따른 유기 일렉트로루미네선스 표시 장치의 일례를 도시하는 모식적인 부분 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기판
2F : 표면측 전극
2R : 이면측 게이트 전극
3 : 게이트 절연막
4 : 반도체 박막
7 : 층간 절연막
9 : 평탄화막
10 : 화소 전극
발명의 분야
본 발명은, 액정 디스플레이나 유기 일렉트로루미네선스 디스플레이 등의 구동 기판에 사용되는 박막 반도체 장치 및 그 구동 방법에 관한 것이다. 보다 자세하게는, 박막 반도체 장치에 집적 형성되는 박막 트랜지스터의 임계치 전압 제어 기술에 관한 것이다.
관련 기술의 설명
박막 반도체 장치에 집적 형성되는 박막 트랜지스터는, 비정질 실리콘 또는 다결정 실리콘을 활성층에 사용한다. 비정질 실리콘 박막 트랜지스터는, 종래부터 염가의 글래스 기판에 대면적으로 형성하는 프로세스 기술이 확립되어 있다. 다결정 실리콘도, 레이저 어닐 결정화법의 발전 및 비정질 실리콘 박막 트랜지스터로 확립되어 있던 프로세스 기술과의 융합에 의해, 역시 염가의 글래스 기판상에 대면적에 걸쳐 형성 가능하게 되어 있다. 대면적의 박막 반도체 장치는 특히 액티브 매트릭스형의 액정 디스플레이에 응용 가능하다. 다결정 실리콘 박막 트랜지스터를 사용한 경우, 전류 구동 능력의 높이에 의해, 액티브 매트릭스형의 액정 디스플레이에 있어서는, 박막 트랜지스터를 사용하여 화소의 스위칭 소자뿐만 아니라 동일 기판상에 주변의 구동 회로를 일체적으로 형성할 수 있도록 되었다.
그런데, 박막 트랜지스터의 구조에는 크게 2종류가 있다. 하나는, 기판상에서 반도체 박막으로 이루어지는 활성층보다 상부에 게이트 전극이 형성된 탑 게이트 구조이다. 또 하나는, 활성층보다 하부에 게이트 전극이 형성된 보텀 게이트 구조이다. 탑 게이트 구조 및 보텀 게이트 구조의 박막 트랜지스터로 구성되는 회로는, 어느 것이라도, 소스를 기준으로 한 음 게이트 전압으로 전류가 흘러 스위치가 개방한 P형과, 양 게이트 전압으로 스위치가 개방한 N형과의 조합에 의한 상보형, 소위 CMOS 회로가 일반적이다. CMOS 회로는 특히 소비 전력이 적은 점에 특징이 있다. 최근의 액티브 매트릭스형 액정 표시 장치는 화소 전극과 스위칭용의 박막 트랜지스터가 집적 형성된 화소 어레이의 주변에, CMOS 구성의 구동 회로가 내장되어 있다. 외부에 구동용 IC를 실장하지 않아도 되기 때문에, 비정질 실리콘 박막 트랜지스터로 화소 구동용 스위칭 소자를 형성하는 경우보다, 전체의 제조 비용이 염가로 된다고 생각되고 있다. 금후, 다결정 실리콘 박막 트랜지스터를 집적 형성한 박막 반도체 장치는, 다결정 실리콘의 결정성의 향상에 의해, 전류 구동 능력이 증가하여, 보다 낮은 임계 전압(Vth)으로 동작하게 된다.
이러한 상태하에서, 저임계 전압으로 동작하는 다결정 실리콘 박막 트랜지스터를 직접 형성한 박막 반도체 장치를 염가로 공급하기 위해서는, 다음과 같은 과제가 있다. 첫째로, 액정 디스플레이나 유기 일렉트로루미네선스 디스플레이 등 표시 디바이스용으로 사용한 경우, 큰 글래스 기판이 사용된다. 이러한 대형 기판에 게이트 절연막을 형성하는 방법으로서, 일반적으로 플라즈마 CVD 법이 사용된다. 그렇지만, 플라즈마 CVD 법으로 형성된 막 자체, 막 중에 전하나 H기, OH기 등을 포함하기 때문에, 트랜지스터의 특성 레벨로 보면, Vth가 불균일하고, 또한 경시적으로 변동하기 쉽다. 제2로, 레이저 어닐법 등에 의해서 비정질 실리콘으로부터 결정화된 다결정 실리콘은, 레이저광의 조사 조건의 변동 등에 의해 결정성이 불균일하다. 환언하면, 캐리어의 이동도가 변동한다. 이 영향은 크고, 통상 Vth가 1 내지 2V 정도의 범위에서 불균일하다.
이러한 불균일 요인을 내포한 채로, 다결정 실리콘 박막 트랜지스터의 성능이 향상하여, 임계 전압(Vth)이 저하하면, 본래 오프 상태임에도 불구하고, 특성 불균일로 인해 박막 트랜지스터가 온 상태로 되어, 회로의 오동작을 야기하게 되는 것이다. 이의 대책이 종래부터 몇가지가 제안되어 있다. 예를 들면, CMOS 회로를 구성하는 경우, N형과 P형의 활성층에, 각각 다른 전도형의 불순물을 임계 전압조정용으로 투입한다. N형 박막 트랜지스터의 Vth를 양방향으로 이동하고, P형의 박막 트랜지스터의 임계 전압을 음방향으로 이동함으로써 오동작을 방지한다. 예를 들면, N형의 채널에는 붕소를 투입하고, P형의 채널에는 인을 투입한다. 그렇지만, Vth 조정을 위해 불순물 붕소와 인을 나누어 투입하면, 마스크 형성용 포토리소그라피 공정과 불순물 도입 공정이 증가하게 되어, 제조 비용이 높아지게 된다. 또한, 오동작을 방지하기 위해서 굳이 Vth를 크게 함으로써, 전류 구동 능력을 손상하는 다결정 실리콘 박막 트랜지스터의 성능 향상의 메리트가 반감하게 된다. 다른 방법으로서, CMOS화에 의한 공정 증가를 없애어, 비용의 저감화를 구하는 경우에는, N형의 박막 트랜지스터(NMOS) 또는 P형의 박막 트랜지스터(PMOS)만으로 화소 어레이부의 스위칭 소자 및 주변 구동 회로를 구성하는 방법도 있다. PMOS만으로 회로를 구성하는 예는, 예를 들면 특개평9-18011호 공보에 개시되어 있다. 그렇지만, NMOS 또는 PMOS만으로 회로를 구성하면, Vth의 불균일에 의한 오동작 및 저소비 전력의 제어가 보다 엄격하게 된다.
이러한 배경에서, Vth의 불균일에 의한 오동작을 극복하는 기술이 계속해서 요청되고 있다. 이러한 기술의 선두로, 화소 어레이부의 스위칭 소자를 대상으로 하고, 특히 탑 게이트 구조의 박막 트랜지스터의 이면측에 차광막을 설치한 구조가 제안되어 있다. 예를 들면, 특개평5-257164호 공보에는, 활성층의 이면에 차광막을 설치하고, 광 리크 전류(light leakage current)에 의해 스위치가 잘못하여 개방하는 것을 억제하고 있다. 게이트 전극과 반대측에서 활성층의 이면에 배치된 금속제의 차광막에, 전기적인 실드를 겸하여 양의 정전압을 인가하여 놓는 기술도 제안되어 있다. 또한 특개평9-90405호 공보에 있어서, 이면측에 배치된 금속 차광막을 게이트 전극으로서 사용하고, 표면측의 게이트 전극과 동전위를 인가하는 기술도 제안되어 있다. 상기 구조는, 실리콘 웨이퍼를 사용하여 메모리를 작성할 때의 디바이스 구조로서 알려진 듀얼 게이트 구조와 유사하다. 상기 듀얼 게이트 구조는, 활성층의 상하에 절연막을 통해 서로 대향하는 게이트 전극을 형성한 것이다. 상하의 게이트 전극에 대하여 항상 동일 전압을 인가하여 트랜지스터를 온 오프 동작함으로써, 싱글 게이트 구조보다도 높은 구동 전류가 얻어진다. 그렇지만, 이들의 종래 예는 어느 것이나 리크 전류에 의한 오동작을 억제하거나, 혹은 듀얼 게이트 구동을 추가함으로써 온 전류의 증가를 꾀하는 데에 그치고 있다. 이에 반해, 본 발명은, 리크 전류 증가 정도의 특성 변동에 대처하는 것은 아니고, 상술한 다결정 실리콘 박막 트랜지스터 특유의 Vth 불균일, 특히 고성능화한 경우의 Vth 불균일에 대한 엄격한 요구를 만족하기 위해 창안된 것이다.
발명의 요약
상술한 종래의 기술의 과제를 해결하기 위하여 이하의 수단을 강구하였다. 즉, 본 발명에 따른 박막 반도체 장치는, 기판에 집적 형성된 박막 트랜지스터와, 각 박막 트랜지스터를 접속하는 배선을 포함하며, 각 박막 트랜지스터는 소정의 임계 전압을 가지고, 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리(表裏)에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있다. 특징 사항으로서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고, 상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고, 상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화한다. 바람직하게는, 상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가, 100nm 이하이다. 혹은, 상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하이다. 또한, 상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화한다. 또한, 상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 온 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화한다.
또한, 본 발명에 따른 액정 표시 장치는, 소정의 간극을 두고 서로 접합한 한 쌍의 기판과, 상기 간극에 유지된 액정으로 이루어지고, 한쪽의 기판은, 화소 전극 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 구비하며, 다른쪽의 기판은, 화소 전극에 대면하는 대향 전극을 구비하고, 각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하며, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있다. 특징 사항으로서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여, 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고, 상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고, 상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화한다.
또한, 본 발명에 따른 일렉트로루미네선스 표시 장치는, 일렉트로루미네선스소자 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 한 장의 기판상에 구비하고, 각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하며, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있다. 특징 사항으로서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고, 상기 제 1 게이트 전극은 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고, 상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화한다.
본 발명에 의하면, 듀얼 게이트 구조의 박막 트랜지스터에 있어서, 제 1 게이트 전극(표면측 전극) 및 제 2 게이트 전극(이면측 게이트 전극)은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들인다. 제 1 게이트 전극은, 정규의 제 1 게이트 전압에 따라서 채널을 온 오프 제어하는 한편, 제 2 게이트 전극은 정규의 제 1 게이트 전압과는 다른 조정용의 제 2 게이트 전압에 따라서 임계 전압(Vth)을 능동적으로 제어하고, 박막 트랜지스터의 온 오프 동작을 적정화한다. 예를 들면, 제 2 게이트 전극은 오프 동작시에 인가되는 제 2 게이트 전압에 따라서 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시, 채널에 흐르는 리크 전류를 억제한다. 또는, 제 2 게이트 전극은, 박막 트랜지스터의 온 동작시에 인가되는 제 2 게이트 전압에 따라서 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 구동 전류를 증대화한다. 이와 같이, 온 오프 동작에 따라서 임계 전압을 능동적으로 제어하기 위해서는, 채널의 밴드 구조에 대하여 제 1 게이트 전압뿐만 아니라 제 2 게이트 전압이 영향을 줄 필요가 있다. 이 상태를 안정적으로 확보하기 위해서는, 채널 영역을 구성하는 반도체 박막의 부분이 비교적 얇은 막두께를 갖는 것이 바람직하다. 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘을 사용한 경우에는, 그의 막두께가 100nm 이하인 것이 바람직하다. 또는, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘을 채널 영역(활성층)에 사용한 경우는, 다결정 실리콘의 막두께가 공핍층 두께의 최대치의 2배이하인 것이 바람직하다. 이러한 조건을 만족하는 것으로, 제 1 게이트 전압 및 제 2 게이트 전압을 서로 독립적으로 제어하면서, 박막 트랜지스터의 임계 전압(Vth)을 온 오프 동작에 따라서 능동적으로 제어하는 것이 가능하게 된다.
바람직한 실시예의 설명
이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 1은 본 발명에 따른 박막 반도체 장치의 실시예의 일례를 도시하는 모식적인 부분 단면도이다. 도시하는 바와 같이, 본 박막 반도체 장치는, 글래스 등으로 이루어지는 기판(1)에 집적 형성된 박막 트랜지스터 TFT와, 각 박막 트랜지스터를 접속하는 배선을 포함한다. 박막 트랜지스터 TFT는 소정의 임계 전압(Vth)을 가지고 게이트 배선(도시하지 않음)을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널(Ch)을 구비하고 있다. 적어도 일부의 박막 트랜지스터 TFT는, 채널(Ch)을 구성하는 반도체 박막(4)과, 절연막(3, 7)을 통해 반도체 박막(4)의 표리에 배치된 제 1 게이트 전극(표면측 게이트 전극(2F)) 및 제 2 게이트 전극(이면측 게이트 전극(2R))을 구비하고 있다. 도시한 TFT는 보텀 게이트 구조이기 때문에, 반도체 박막(4)의 하방에 배치된 본래의 게이트 전극을 표면측 게이트 전극(2F)으로 하고, 이것과는 반대로 배치된 추가의 게이트 전극을 이면측 게이트 전극(2R)으로 하고 있다. 표면측 게이트 전극(2F) 및 이면측 게이트 전극(2R)은 서로 분리하여 설치한 배선(도시하지 않음)을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들인다. 표면측 게이트 전극(2F)은 제 1 게이트 전압에 따라서 채널(Ch)을 온 오프 제어하는 한편, 이면측 게이트 전극(2R)은 제 2 게이트 전압에 따라서 임계 전압(Vth)을 능동적으로 제어하여 박막 트랜지스터 TFT의 온 오프·동작을 적정화한다. 또한, TFT를 피복하는 절연막(7)에는 컨택트 홀이 개구하고 있고, 그 위에 소스 전극(5S) 및 드레인 전극(5D)이 형성되어 있다. 상기 절연막(7) 상에 상술한 이면측 게이트 전극(2R)도 형성되어 있다. 이러한 구성을 갖는 보텀 게이트 구조의 TFT는 평탄화막(9)에 의해 피복되어 있고, 그 위에 화소 전극(10)이 형성되어 있다. 또한, 반도체 박막(4)의 소스(S)와 채널(Ch) 사이 및 드레인(D)과 채널(Ch) 사이에는 각각 불순물이 저농도로 주입된 LDD 영역이 설치되어 있다. 본 실시예에서는 채널(Ch)을 구성하는 반도체 박막(4)의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하이다. 또는, 채널(Ch)을 구성하는 반도체 박막(4)의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하이어도 된다. 여기서, 구체적인 동작으로서는, 이면측 게이트 전극(2R)은, 적어도 박막 트랜지스터 TFT의 오프 동작시에 인가되는 제 2 게이트 전압에 따라서 임계 전압(Vth)을 능동적으로 제어하고, 박막 트랜지스터 TFT의 오프 동작시 채널에 흐르는 리크 전류를 제 2 게이트 전압 무인가 시에 비해 감소화한다. 또한, 이면측 게이트 전극(2R)은, 적어도 박막 트랜지스터 TFT의 온 동작시에 인가되는 제 2 게이트 전압에 따라서 임계 전압(Vth)을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널(Ch)에 흐르는 구동 전류를 제 2 게이트 전압 무인가 시에 비해 증대화하여도 된다.
계속해서, 도 1을 참조하여 본 발명에 따른 박막 반도체 장치의 제조방법의 일례를 설명한다. 우선, 글래스 등으로 이루어지는 기판(1)상에 스퍼터링법으로 몰리브덴(Mo)을 100nm의 두께로 성막하여, 소정의 형상으로 패터닝하여 표면측 게이트 전극(2F) 및 이것에 접속하는 게이트 배선(도시하지 않음)을 형성한다. 계속해서, 플라즈마 CVD 법으로, 실리콘산화막(SiO2)을 150nm로 퇴적하여, 게이트 절연막(3)으로 한다. 또한 연속 성막으로, 비정질 실리콘(a-Si)을 50nm의 두께로 성막한다. 이것을 400℃에서 2시간 동안 어닐하고, 비정질 실리콘 중에 포함된 수소를 탈리한 후, 엑시머 레이저 어닐(ELA)에 의해, 비정질 실리콘을 다결정 실리콘으로 전환한다. 이로써, 다결정 실리콘으로 이루어지는 반도체 박막(4)을 형성할 수 있다.
다음에 예를 들면 50nm의 두께로 SiO2를 성막하고(도시생략), 그 위로부터 이온 주입법으로 반도체 박막(4) 중에 임계 전압 조정용의 보론을 도입한다. 그 농도는, 채널(Ch) 내의 실효적인 보론 농도가 예를 들면 5x1016/㎤정도가 되도록 제어한다. 계속해서, 배면 노광에 의해, 표면측 게이트 전극(2F)과 셀프 얼라이먼트로 레지스트 패턴을 형성한다. 다시, 레지스트 패턴을 마스크로 하여 이온 주입법으로 불순물 인을 주입하여, LDD 영역을 형성한다. 그 도즈량은, 예를 들면 1× 1013/㎠이다. 레지스트 제거 후, 도시하는 N 채널형 박막 트랜지스터 TFT 상에, 채널 길이 방향에서 게이트 끝으로부터 1μm 정도 밀려 나오는 형으로 별도의 레지스트 패턴을 형성하고, 또한 P 채널형의 박막 트랜지스터(도시하지 않음)는 완전히 피복하는 형으로 레지스트 패턴을 형성한다. 상기 레지스트 패턴을 마스크로 하여, 이온 도프법으로 불순물 인을 도즈량 1×1015/㎠ 도입하여, 도시의 N 채널형 박막 트랜지스터 TFT의 소스(S) 및 드레인(D)을 형성한다. 이 후 사용 완료된 레지스트 패턴을 제거한 후, N 채널형 박막 트랜지스터의 부분을 완전히 피복하는 형이며 동시에 P 채널형 박막 트랜지스터는 채널(Ch)을 피복하는 형으로, 별도의 레지스트 패턴을 형성한다. 이것을 마스크로 하여 이온 도프법으로 불순물 보론을 설정 도즈량 8×1014/㎠로 도입하고, P 채널형의 박막 트랜지스터 TFT를 형성한다. 사용 완료된 레지스트 패턴을 제거 후, 램프 어닐법으로, 반도체 박막(4)에 주입된 불순물의 활성화를 행한다. 이 후, 반도체 박막(4)을 박막 트랜지스터 TFT의 소자 영역의 형상에 맞추어 섬(island)형상으로 분리한다.
계속해서, 플라즈마 CVD 법으로 SiO2를 150nm의 두께로 퇴적하고, 또한 Si3N4를 200nm의 두께로 성막하여, 층간 절연막(7)으로 한다. 이 상태에서, 400℃에서 1시간 동안 어닐을 행한다. 다음에, 게이트 배선이나 소스(S), 드레인(D)에 접속하는 컨택트 홀을 층간 절연막(7)에 설치하고, 알루미늄을 400nm, 티타늄을 100nm 연속 성막한다. 상기 적층 금속막을 소정의 형상으로 패터닝하여 신호 배선(5S), 이면측 게이트 전극(2R), 드레인 전극(5D)을 적절히 필요 개소에 형성한다. 물론, 이면측 게이트 전극(2R)에서 신호 배선(5S) 등과는 완전히 다른 재료로 한 변형도 가능하다. 그 다음에, 1μm 정도의 두께로 아크릴 수지 등으로 이루어지는 평탄화막(9)을 형성한다. 이다음, 화소 어레이부에는 ITO 등의 투명 전극을 성막하여, 소정의 형상으로 패터닝하여 화소 전극(10)에 가공한다. 상기 박막 반도체 장치에 형성된 박막 트랜지스터 TFT는, 채널(Ch)이 되는 활성층의 최대 공핍층 두께가 약 140nm이고, 반도체 박막(4)의 막두께 50nm는, 상기 최대 공핍층 두께의 2배 이하로 되어있다. 한편, 상기 박막 반도체 장치를 액티브 매트릭스형 표시 장치의 구동 기판에 사용하는 경우, 도시의 화소 어레이부에 부가하여, 주변부(도시하지 않음)에도 구동 회로용 박막 트랜지스터가 집적 형성되어 있다. 상기 구동 회로 중에서 Vth 에 대하여 제약이 엄격한 개소에 배치된 N 채널형의 박막 트랜지스터에, 본 발명의 표리 게이트 구조를 적용하는 것이 바람직하다. 이 경우, 화소 어레이부(표시부) 및 주변 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막(4)의 부분이, 공핍층의 형성에 실효적인 영향을 주는 동일 도전형의 불순물을 포함하도록 한다. 이로써, 불순물 주입 공정을 간략화할 수 있다. 또한, 표시부 및 주변 회로부에 포함되는 모든 박막 트랜지스터는, 채널(Ch)을 구성하는 반도체 박막(4)의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않도록 하여도 된다.
도 2를 참조하여, 본 발명의 배경 및 기본 원리를 설명한다. 일반적으로, 실리콘 중에 실효적인 불순물이 도입되어 있는 경우, 즉 페르미 에너지가 전도대단과 가전대의 중점으로부터 어긋나 있는 경우, 전계가 인가되면 다수의 캐리어가 제거된다. 예를 들면, 보론이 도입되어 있는 경우, 실리콘에 대하여 게이트 절연막을 통해 양의 게이트 전압을 약하게 인가하면, 실리콘 계면에서 양의 전하인 홀이 생기고, 소위 공핍층이 형성된다. 또한 게이트 전압을 크게 하면 전자가 유기되어 강반전 상태가 출현한다. 강반전 상태의 출현으로 공핍층의 두께는 포화한다. 상기 현상은, 실리콘층이 박막으로 되고, 이면측에도 절연막을 통해 게이트 전극이 존재하게 되면, 새로운 현상이 출현한다. 본 발명은, 상기 현상을 이용한 것이다. 실리콘에 불순물(예를 들면 보론)이 도입되어 있는 경우, 실리콘막 두께가 최대 공핍층 두께의 2배 이하이면, 도 2의 (A)에 도시하는 바와 같이 표리로부터 양전압을 인가한 경우, 밴드(LS)로 도시하는 바와 같이 공핍층끼리가 간섭한다. 이로써, 실리콘층내의 밴드(LS)가 더욱 변화하게 된다. 또한, 밴드(LT)는 실리콘의 막두께가 최대 공핍층 두께의 2배 이상인 상태를 도시하고 있다. 또한, 도 2의 (B)에 도시하는 바와 같이, 실리콘의 표리에 양음 서로 반대의 게이트 전압을 인가하면, 예를 들면 이면측에 음 전압을 인가한 경우, 밴드(LS)에서 도시하는 바와 같이, 표면측의 공핍층이 짧게 된다. 또한, 도 2 중에서, VGF는 표면측의 게이트 전압을 나타내고, VGR은 이면측의 게이트 전압을 나타내고 있다. 도 2에 도시한 현상은, 불순물이 도입되지 않은 경우에도 관찰되고, 이 때에는 특히 실리콘의 막두께와는 관계없이 일어난다. 단지, 현실적인 게이트 전압의 크기로 제어하기 위해서는, 실리콘의 두께는 100nm 이하가 바람직하다.
이와 같이, 표리로부터 인가되는 게이트 전압(VGF, VGR)에 따라서 실리콘 중의 밴드가 크게 변화하는 현상을 이용하여, 박막 트랜지스터의 임계 전압을 능동적으로 제어하는 것이 가능하게 된다. 이 점에 관하여, 도 3을 참조하여 설명한다. 도 3의 (N)은 도 1에 도시한 본 발명에 따른 N 채널형 박막 트랜지스터의 동작 특성을 도시하는 그래프. 횡축에 표면측 게이트 전압(VGF)을 취하고, 종축에 드레인 전류(ID)를 대수 메모리로 취하고 있다. 또한, 이면측 게이트 전극(VGR)을 파라미 터로 하고 있다. 도 3의 (P)는, 동일하게 본 발명에 따른 P 채널형의 박막 트랜지스터의 동작 특성을 도시하는 그래프. 이면측 게이트 전압(VGR)을 예를 들면, -10V, -5V, 0V, +5V, +10V와 이산적으로 설정하고, 표면측 게이트 전압 (VGF)을 -10V에서 +10V까지 연속적으로 스위핑하면, N형 박막 트랜지스터 및 P형 박막 트랜지스터 모두, 드레인 전류/게이트 전압 특성이 단계적으로 시프트한다. 이 현상은, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하며 또한, 그의 막두께가 공핍층 두께의 최대치의 2배 이하일 때에 현저하게 관찰된다. 또한, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 경우, 그의 막두께가 100nm 이하일 때에 현저하게 관찰된다. 즉, 채널을 구성하는 반도체 박막의 부분이 비교적 얇은 경우에, 도 3에 도시한 현상이 나타난다.
이에 반해, 도 4는 채널을 구성하는 반도체 박막 부분의 두께가 비교적 두꺼운 경우이고, (N)은 N 채널형 박막 트랜지스터의 드레인 전류/게이트 전압 특성을 나타내고 있고, (P)는 P 채널형 박막 트랜지스터의 드레인 전류/게이트 전압 특성을 나타내고 있다. 이 경우, 이면측의 게이트 전압(VGR)을 -10V, -5V, 0V, 5V, 10 V와 이산적으로 설정하고, 표면측의 게이트 전압(VGF)을 -10V에서 +10V까지 연속적으로 스위핑시켜도, 동작 특성 커브가 부분적으로 밖에 단계 변화하지 않는다. N 채널형 박막 트랜지스터에서는, VGR이 음인 경우, 거의 드레인 전류/게이트 전압 특성에 영향을 주지 않는다. P 채널형 박막 트랜지스터의 경우, 이면측 게이트 전압(VGR)이 양측에서, 박막 트랜지스터의 드레인 전류/게이트 전압 특성에 거의 영향을 주지 않는다.
도 3에 도시한 기본적인 성질을 이용하여, 본 발명은 능동적으로 박막 트랜지스터의 Vth를 제어하는 것이다. 예를 들면, 회로 중의 N형 박막 트랜지스터에 대하여, 그 회로가 트랜지스터의 리크 전류로 소비 전력이 증대하거나 오동작하게 되는 경우, 트랜지스터 온의 타이밍에서는 표면측 게이트 전압과 동일 전압을 이면측 게이트 전극에 통상대로 인가하는 한편, 트랜지스터 오프의 타이밍에서는 표면측 게이트 전극에 음의 전위를 인가한다. 이로써, N형 트랜지스터의 Vth가 불균일로 인해 음측으로 어긋나 있었다고 해도, 리크 전류를 완전히 차단할 수 있다. 이면측 게이트 전극(VGR)이 0V에서는 Vth가 낮고, 리크가 큰 경우일지라도, VGR=-5V로 함으로써, 도 3의 (N)에 도시하는 바와 같이 적정한 오프 특성으로 됨을 알 수 있다. 이로써, 적어도 트랜지스터 오프(off)시에 VGR=-5V를 인가함으로써, Vth에 불균일이 있더라도 양호한 동작을 확보할 수 있다. 또한, 트랜지스터 온(on)시에는, 이면측 게이트 전극에 대하여 표면측 게이트 전압과 동일 전위가 아니라 0V를 인가하여도 특별히 문제는 없다.
또한, Vth가 약간 음측에 있는 P형 트랜지스터에 관해서는, 트랜지스터 온
일 때에 표면측 게이트 전극에 음 전위를 인가하고, Vth를 어긋나게 하여 전류를 증가시키는 한편, 트랜지스터 오프시 이면측 게이트 전극에 인가하는 전압을 0V로 하는 사용 방법도 가능하다. 이렇게, 표리의 게이트 전극에 대하여 서로 독립적으로 게이트 전압 펄스를 인가함으로써, 개개의 회로에 따라서 능동적으로 Vth를 제어할 수 있고, Vth의 불균일에 대하여 유효하게 회로를 안정하게 동작시킬 수 있음과 동시에, 온 전류를 단독으로 게이트 전극 구조의 경우보다 증가시키는 것이 가능하다.
도 5는, 본 발명에 따른 박막 반도체 장치의 구체적인 실시예를 도시하는 모식적인 회로도이다. (A)가 실시예를 나타내고, (B)는 대응하는 종래예를 나타내고 있다. 본 실시예는, 액티브 매트릭스형 표시 장치의 주변 구동 회로로서 내장되는 시프트 레지스터를 구성하는 클록 제어형 인버터의 전형예이다. (A) 및 (B)에 있어서, N 채널형의 박막 트랜지스터(N1)에는 선택시에 +10V가 입력되고, 비선택시에는 0V가 입력된다. P 채널형 박막 트랜지스터(P1)에는, N1과 역상, 즉, 선택시에 0V, 비선택시에는 +10V의 펄스가 입력된다. 시프트 레지스터의 전단으로부터 전송된 신호는, 인버터 접속된 한 쌍의 박막 트랜지스터(N2, P2)의 입력 단자(Vin)에 인가된다. 또한, 비선택시는 상기 인버터의 출력(Vout)은 부정전위이다. P1 및 N1의 표면측 게이트에 인가되는 클록 입력으로 인버터(N2, P2)가 선택되면, Vin이 +10V일 때는, N1 및 N2에 의해, Vout는 0V가 된다. 선택 해제에 의해 Vout의 전위는 0V에 고정된다. Vin이 0V일 때는, Vout는 P1, P2에 의해 +10V에 고정한다. 그러나, 트랜지스터가 고성능화하여 N 채널형 박막 트랜지스터의 Vth가 저하하여, 1 V 정도가 된 경우, 다결정 실리콘의 특성 불균일로 인해, N 채널형 박막 트랜지스터의 임계 전압(Vth)은 0V 가까이까지 벗어나게 된다. 이 경우, Vout가 10V에 고정유지되어 있을 때, N1, N2의 큰 리크 전류로 인해, Vout의 유지 전압이 저하하고, 다음단에의 신호 전달 능력이 손상되고, 이것이 각 단마다 누적됨으로써, 시프트 레지스터 내의 신호 전송에 오동작이 생긴다. 본 실시예에서는, 이 현상을 피하기 위해서, (A)에 나타낸 바와 같이, N 채널형 박막 트랜지스터(N1)에 이면 게이트 전극(G)을 설치하였다. 상기 이면측 게이트 전극(G)에는, 선택시에 +10V, 비선택시에 -5V의 펄스를 입력한다. 이로써, 시프트 레지스터의 신호 전송은 정상적으로 행해진다.
도 6은, 본 발명에 따른 박막 반도체 장치의 다른 실시예를 도시하는 모식적인 회로도이다. (A)가 실시예를 나타내고, (B)는 대응하는 종래 예를 나타내고 있다. 본 실시예도, 클록 제어형 인버터이지만, N 채널형 박막 트랜지스터만으로 회로를 구성한 것이다. 구체적인 제조방법으로서는, 도 1을 참조하여 설명한 제조공정으로부터, 특히 P 채널형 박막 트랜지스터에 관계하는 공정을 제외하면 된다. 도 6에 도시한 바와 같이, 박막 트랜지스터(N1)의 Vin에는, 전단으로부터의 전송 신호가 입력된다. 다른쪽의 박막 트랜지스터(N2)에는, 선택시에 0V이고 비선택시에 10 V의 클록 펄스가 입력된다. Vin이 0V일 때는 비선택 상태이고 Vout는 10V이다. Vin이 10V일 때 선택 상태가 되고, Vout는 0V가 된다. 다음단은 이것과 역상으로 동작하고, 잇달아 신호가 전송된다. 그렇지만, N 채널형 박막 트랜지스터인 경우, N1, N2 모두 표면측 게이트 전극에 0V가 인가된 상태일 때, Vth의 불균일에 의해 리크 전류가 흐르는 경우가 있다. N2의 리크는 저소비 전력의 증대를 가져오고, N1의 리크 전류는 오동작의 원인이 된다. 그래서, 본 실시예에서는, 박막 트랜지스터(N1, N2)의 양쪽에 이면측 게이트 전극(G1, G2)을 설치하여, 항시 -5V를 인가하였다. 이로 인해, 리크가 억제되어, 소비 전력의 증대화 및 오동작을 방지 가능하다.
도 7은, 도 6에 도시한 클록 제어형 인버터의 변형예를 나타내고 있고, 음전원을 조합한 것이다. 박막 트랜지스터(N2)의 이면측 게이트 전극(G2)에는, 표면측 게이트 전극에 인가되는 전압보다도 5V 낮은 전압 펄스를 인가하는 한편, 박막 트랜지스터(N1)의 이면측 게이트 전극에는 -5V를 항시 인가하고 있다.
도 8은, 본 발명에 따른 박막 반도체 장치의 다른 실시예의 일례를 도시하는 모식적인 부분 단면도이다. 도 1에 도시한 앞에서의 실시예와 대응하는 부분에는 대응하는 참조 번호를 부가하여 이해를 용이하게 하고 있다. 도 1에 도시한 실시예가 보텀 게이트 구조의 박막 트랜지스터인 데 반해, 도 8에 도시한 실시예는 탑 게이트 구조의 박막 트랜지스터이다. 도시하는 바와 같이, 글래스 등으로 이루어지는 절연 기판(1) 상에는 이면측 게이트 전극(2R)이 형성되어 있다. 하지 절연막(15)을 통해 이면측 게이트 전극(2R)상에는 다결정 실리콘으로 이루어지는 반도체 박막(4)이 형성되어 있다. 상기 반도체 박막(4)상에는 게이트 절연막(3)을 통해 본래의 표면측 게이트 전극(2F)이 형성되어 있다. 상기 표면측 게이트 전극(2F)을 피복하도록 층간 절연막(7)이 성막되어 있고, 그 위에 신호 배선(5S)이나 드레인 배선(5D)이 패터닝 형성되어 있다. 이들 배선(5S, 5D)을 피복하도록 평탄화막(9)이 성막되어 있고, 그 위에 화소 전극(10)이 형성되어 있다.
도 9는, 본 발명에 따른 액티브 매트릭스형의 액정 표시 장치를 도시하는 모식적인 사시도이다. 상기의 액정 표시 장치는 구동 기판(1)과 대향 기판(20)과의 사이에 액정(17)을 유지한 구조로 되어 있다. 구동 기판(1)에는 화소 어레이부와 주변 회로부가 집적 형성되어 있다. 주변 회로부는 수직 주사 회로(41)와 수평 주사회로(42)로 나누어져 있다. 또한, 구동 기판(1)의 상단측에는 외부 접속용 단자 전극(47)도 형성되어 있다. 각 단자 전극(47)은 배선(48)을 거쳐 수직 주사 회로(41) 및 수평 주사 회로(42)에 접속하고 있다. 화소 어레이부에는 서로 교차하는 게이트 배선(43)과 신호 배선(44)이 형성되어 있다. 게이트 배선(43)은 수직 주사 회로(41)에 접속하고, 신호 배선(44)은 수평 주사 회로(42)에 접속하고 있다. 양 배선(43, 44)의 교차부에는 화소 전극(10)과 이것을 구동하는 박막 트랜지스터 TFT가 형성되어 있다. 한편, 대향 기판(20)의 내표면에는 도시하지 않았지만 대향 전극이 형성되어 있다. 본 예에서는, 화소 어레이부에 형성된 박막 트랜지스터 TFT는 통상의 싱글 게이트형인 데 반해, 주변의 수직 주사 회로(41)와 수평 주사 회로(42)에 형성된 시프트 레지스터 등은 본 발명에 따라서 듀얼 게이트 구조의 박막 트랜지스터로 조립되어 있다.
도 10은, 본 발명에 따른 일렉트로루미네선스 표시 장치의 일례를 도시하는 모식적인 부분 단면도이고, 1화소만을 나타내고 있다. 본 실시예는, 전기 광학 소자로서 액정 셀을 대신하여 유기 일렉트로루미네선스소자 OLED를 사용하고 있다. OLED는 ITO 등의 투명 도전막 등으로 이루어지는 양극(A), 유기층(110) 및 금속의 음극(K)을 순차로 포갠 것이다. 양극(A)은 화소마다 분리되어 있고, 기본적으로 투명하다. 음극(K)은 화소간에서 공통 접속되어 있고, 기본적으로 광 반사성이다. 이러한 구성을 갖는 OLED의 양극(A)/음극(K) 사이에 순방향의 전압(10V 정도)을 인가하면, 전자나 정공 등의 캐리어의 주입이 일어나고, 발광이 관측된다. OLED의 동작은, 양극(A)으로부터 주입된 정공과 음극(K)으로부터 주입된 전자에 의해 형성된 여기자에 의한 발광이라고 생각된다. OLED는 스스로 발한 광을 글래스 등으로 이루어지는 기판(1)의 표면측으로부터 이면측으로 출사한다. 도시의 박막 트랜지스터는 본 발명에 따라서 표면측의 게이트 전극(2F)과 이면측의 게이트 전극(2R)을 구비한 듀얼 게이트 구조로 되어 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 박막 트랜지스터의 표면측 및 이면측 전극은 서로 분리하여 설치한 배선을 통해 각각으로 게이트 전압을 받아들이고, 표면측 게이트 전극은 대응하는 게이트 전압에 따라서 채널을 온 오프 제어하고, 이면측 게이트 전극은, 대응하는 게이트 전압에 따라서 박막 트랜지스터의 임계 전압을 능동적으로 제어하여, 박막 트랜지스터의 온 오프 동작을 적정화한다. 이러한 박막 트랜지스터를 회로에 사용한 경우, 특히 다결정 실리콘을 활성층(채널)으로 하였을 때, 현저한 Vth 불균일에 대하여, 능동적으로 Vth를 제어하는 것이 가능하게 되어, 소비 전력의 증대화 및 오동작 등을 억제할 수 있다. 이로써, 고성능의 박막 트랜지스터 회로 어레이를 안정하게 높은 가공의 경우로 제공하는 것이 가능하다. 또한, 활성층의 두께가 크면 Vth를 마음대로 제어하는 것이 곤란한 경우가 있다. 활성층에 실효적인 불순물을 포함하지 않은 경우는 그 두께가 100nm일 때, 또는 실효적인 불순물을 포함하고 있는 경우 최대 공핍층 두께의 2배 이하의 활성층 두께일 때에, 이면측 게이트 전극의 전위로 완전히 박막 트랜지스터의 Vth를 제어할 수 있다.

Claims (38)

  1. 기판에 집적 형성된 박막 트랜지스터와, 각 박막 트랜지스터를 접속하는 배선을 포함하며,
    각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고,
    적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리(表裏)에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 박막 반도체 장치에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 박막 반도체 장치.
  2. 제 1 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 박막 반도체 장치.
  3. 제 1 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하인 것을 특징으로 하는, 박막 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 박막 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 온 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 박막 반도체 장치.
  6. 소정의 간극을 두고 서로 접합한 한 쌍의 기판과, 상기 간극에 유지된 액정으로 이루어지고,
    한쪽의 기판은, 화소 전극 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 구비하고,
    다른쪽의 기판은, 화소 전극에 대면하는 대향 전극을 구비하고,
    각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하며,
    적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 액정 표시 장치에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 액정 표시 장치.
  7. 제 6 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 것을 특징으로 하는, 액정 표시 장치.
  9. 제 6 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하인 것을 특징으로 하는, 액정 표시 장치.
  10. 제 9 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는 채널을 구성하는 반도체 박막의 부분이 공핍층의 형성에 실효적인 영향을 주는 동일 전도형의 불순물을 포함하는 것을 특징으로 하는, 액정 표시 장치.
  11. 제 6 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 액정 표시 장치.
  12. 제 6 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 온 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 액정 표시 장치.
  13. 일렉트로루미네선스 소자 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 한 장의 기판상에 구비하며,
    각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고,
    적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 일렉트로루미네선스 표시 장치에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여, 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  14. 제 13 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  15. 제 14 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  16. 제 13 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층두께의 최대치의 2배 이하인 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  17. 제 16 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 동일 전도형의 불순물을 포함하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  18. 제 13 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  19. 제 13 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 온 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치.
  20. 기판에 집적 형성된 박막 트랜지스터와, 각 박막 트랜지스터를 접속하는 배선을 포함하며, 각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연층을 통해 상기 반도체 박막의 표리측에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 박막 반도체 장치의 구동방법에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 박막 반도체 장치 구동방법.
  21. 제 20 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 박막 반도체 장치 구동방법.
  22. 제 20 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하인 것을 특징으로 하는, 박막 반도체 장치 구동방법.
  23. 제 20 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 박막 반도체 장치 구동방법.
  24. 제 20 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 박막 반도체 장치 구동방법.
  25. 소정 간극을 두고 서로 접합한 한 쌍의 기판과, 상기 간극에 유지된 액정으로 이루어지고, 한쪽의 기판은, 화소 전극 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 구비하며, 다른쪽의 기판은, 화소 전극에 대면하는 대향 전극을 구비하고, 각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 액정 표시 장치의 구동방법에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 액정 표시 장치 구동방법.
  26. 제 25 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 액정 표시 장치 구동방법.
  27. 제 26 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 것을 특징으로 하는, 액정 표시 장치 구동방법.
  28. 제 25 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하인 것을 특징으로 하는, 액정 표시 장치 구동방법.
  29. 제 28 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 동일 전도형의 불순물을 포함하는 것을 특징으로 하는, 액정 표시 장치 구동방법.
  30. 제 25 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 액정 표시 장치 구동방법.
  31. 제 25 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 액정 표시 장치 구동방법.
  32. 일렉트로루미네선스 소자 및 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시부와, 동일하게 박막 트랜지스터가 집적 형성된 주변의 회로부를 한 장의 기판상에 구비하고, 각 박막 트랜지스터는 소정의 임계 전압을 가지고 배선을 통해 인가되는 게이트 전압에 따라서 온 오프 동작하는 채널을 구비하고, 적어도 일부의 박막 트랜지스터는, 상기 채널을 구성하는 반도체 박막과, 절연막을 통해 상기 반도체 박막의 표리에 배치된 제 1 게이트 전극 및 제 2 게이트 전극을 구비하고 있는 일렉트로루미네선스 표시 장치의 구동방법에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 분리하여 설치한 배선을 통해 각각으로 제 1 게이트 전압 및 제 2 게이트 전압을 받아들이고,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 전압에 따라서 상기 채널을 온 오프 제어하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하여 박막 트랜지스터의 온 오프 동작을 적정화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  33. 제 32 항에 있어서,
    상기 채널을 구성하는, 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않은 다결정 실리콘으로 이루어지고, 그의 막두께가 100nm 이하인 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  34. 제 33 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하지 않는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  35. 제 32 항에 있어서,
    상기 채널을 구성하는 반도체 박막의 부분은, 공핍층의 형성에 실효적인 영향을 주는 불순물을 포함하는 다결정 실리콘으로 이루어지고, 그의 막두께가 공핍층 두께의 최대치의 2배 이하인 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  36. 제 35 항에 있어서,
    상기 표시부 및 상기 회로부에 포함되는 모든 박막 트랜지스터는, 채널을 구성하는 반도체 박막의 부분이, 공핍층의 형성에 실효적인 영향을 주는 동일 전도형의 불순물을 포함하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  37. 제 32 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 오프 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 감소화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
  38. 제 32 항에 있어서,
    상기 제 2 게이트 전극은, 적어도 박막 트랜지스터의 오프 동작시에 인가되는 상기 제 2 게이트 전압에 따라서 상기 임계 전압을 능동적으로 제어하고, 박막 트랜지스터의 온 동작시 채널에 흐르는 전류를 상기 제 2 게이트 전압 무인가 시에 비해 증대화하는 것을 특징으로 하는, 일렉트로루미네선스 표시 장치 구동방법.
KR1020010015989A 2000-03-29 2001-03-27 박막 반도체 장치 및 그의 구동 방법 KR100815064B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000090282A JP2001284592A (ja) 2000-03-29 2000-03-29 薄膜半導体装置及びその駆動方法
JP2000-090282 2000-03-29

Publications (2)

Publication Number Publication Date
KR20010093719A KR20010093719A (ko) 2001-10-29
KR100815064B1 true KR100815064B1 (ko) 2008-03-20

Family

ID=18605906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010015989A KR100815064B1 (ko) 2000-03-29 2001-03-27 박막 반도체 장치 및 그의 구동 방법

Country Status (4)

Country Link
US (2) US20010030323A1 (ko)
JP (1) JP2001284592A (ko)
KR (1) KR100815064B1 (ko)
TW (1) TW491983B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180132980A (ko) * 2010-08-27 2018-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치

Families Citing this family (191)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076352A (ja) * 2000-08-31 2002-03-15 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US7569849B2 (en) * 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
EP2180508A3 (en) * 2001-02-16 2012-04-25 Ignis Innovation Inc. Pixel driver circuit for organic light emitting device
US6575013B2 (en) * 2001-02-26 2003-06-10 Lucent Technologies Inc. Electronic odor sensor
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US7211828B2 (en) 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
JP4166455B2 (ja) * 2001-10-01 2008-10-15 株式会社半導体エネルギー研究所 偏光フィルム及び発光装置
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
CN101009322B (zh) * 2001-11-09 2012-06-27 株式会社半导体能源研究所 发光器件
JP4149168B2 (ja) 2001-11-09 2008-09-10 株式会社半導体エネルギー研究所 発光装置
JP2005512297A (ja) * 2001-11-20 2005-04-28 インターナショナル・ビジネス・マシーンズ・コーポレーション アモルファスシリコン・トランジスタを用いたアクティブマトリクス型有機発光ダイオード
JP2003168645A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 半導体薄膜装置、その製造方法及び画像表示装置
GB0210065D0 (en) * 2002-05-02 2002-06-12 Koninkl Philips Electronics Nv Electronic devices comprising bottom gate tft's and their manufacture
KR20030086165A (ko) * 2002-05-03 2003-11-07 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
US7164155B2 (en) * 2002-05-15 2007-01-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR100493381B1 (ko) * 2002-08-16 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시패널
US7710019B2 (en) 2002-12-11 2010-05-04 Samsung Electronics Co., Ltd. Organic light-emitting diode display comprising auxiliary electrodes
CA2419704A1 (en) 2003-02-24 2004-08-24 Ignis Innovation Inc. Method of manufacturing a pixel with organic light-emitting diode
JP2005063548A (ja) * 2003-08-11 2005-03-10 Semiconductor Energy Lab Co Ltd メモリ及びその駆動方法
JP4492066B2 (ja) * 2003-08-27 2010-06-30 セイコーエプソン株式会社 電気光学装置およびそれを用いた電子機器
CA2443206A1 (en) * 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
KR101080356B1 (ko) * 2003-10-13 2011-11-04 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 표시 장치
US7319633B2 (en) * 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20060246637A1 (en) * 2004-04-23 2006-11-02 Sharp Laboratories Of America, Inc. Sidewall gate thin-film transistor
CA2472671A1 (en) 2004-06-29 2005-12-29 Ignis Innovation Inc. Voltage-programming scheme for current-driven amoled displays
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
CA2490858A1 (en) * 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
US20140111567A1 (en) 2005-04-12 2014-04-24 Ignis Innovation Inc. System and method for compensation of non-uniformities in light emitting device displays
US9275579B2 (en) 2004-12-15 2016-03-01 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US10012678B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US9171500B2 (en) 2011-05-20 2015-10-27 Ignis Innovation Inc. System and methods for extraction of parasitic parameters in AMOLED displays
US8576217B2 (en) 2011-05-20 2013-11-05 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
TWI402790B (zh) 2004-12-15 2013-07-21 Ignis Innovation Inc 用以程式化，校準及驅動一發光元件顯示器的方法及系統
US9799246B2 (en) 2011-05-20 2017-10-24 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US10013907B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US9280933B2 (en) 2004-12-15 2016-03-08 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
CA2495726A1 (en) 2005-01-28 2006-07-28 Ignis Innovation Inc. Locally referenced voltage programmed pixel for amoled displays
CA2496642A1 (en) 2005-02-10 2006-08-10 Ignis Innovation Inc. Fast settling time driving method for organic light-emitting diode (oled) displays based on current programming
JP5355080B2 (ja) 2005-06-08 2013-11-27 イグニス・イノベイション・インコーポレーテッド 発光デバイス・ディスプレイを駆動するための方法およびシステム
CA2518276A1 (en) 2005-09-13 2007-03-13 Ignis Innovation Inc. Compensation technique for luminance degradation in electro-luminance devices
KR100643404B1 (ko) * 2005-09-22 2006-11-10 삼성전자주식회사 디스플레이장치 및 그 제조방법
JP2007157986A (ja) * 2005-12-05 2007-06-21 Sharp Corp トランジスタを備えた装置
EP1971975B1 (en) 2006-01-09 2015-10-21 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US9269322B2 (en) 2006-01-09 2016-02-23 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US9489891B2 (en) 2006-01-09 2016-11-08 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
WO2007118332A1 (en) 2006-04-19 2007-10-25 Ignis Innovation Inc. Stable driving scheme for active matrix displays
KR101362955B1 (ko) * 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
CA2556961A1 (en) 2006-08-15 2008-02-15 Ignis Innovation Inc. Oled compensation technique based on oled capacitance
KR100887945B1 (ko) * 2007-05-30 2009-03-12 경희대학교 산학협력단 액정 표시 장치 및 유기 전계 디스플레이 장치 그리고 그제조 방법
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
JP2009175198A (ja) 2008-01-21 2009-08-06 Sony Corp Ｅｌ表示パネル及び電子機器
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
EP2086013B1 (en) * 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
CA2660598A1 (en) 2008-04-18 2009-06-22 Ignis Innovation Inc. System and driving method for light emitting device display
KR101488927B1 (ko) * 2008-07-14 2015-02-09 삼성디스플레이 주식회사 표시기판
CA2637343A1 (en) 2008-07-29 2010-01-29 Ignis Innovation Inc. Improving the display source driver
KR20230106737A (ko) 2008-10-03 2023-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치를 구비한 전자기기
CN101714546B (zh) 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
CN102386236B (zh) 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101785887B1 (ko) 2008-11-21 2017-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
US9370075B2 (en) 2008-12-09 2016-06-14 Ignis Innovation Inc. System and method for fast compensation programming of pixels in a display
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101690216B1 (ko) * 2009-05-01 2016-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
US9384698B2 (en) 2009-11-30 2016-07-05 Ignis Innovation Inc. System and methods for aging compensation in AMOLED displays
US10319307B2 (en) 2009-06-16 2019-06-11 Ignis Innovation Inc. Display system with compensation techniques and/or shared level resources
CA2688870A1 (en) 2009-11-30 2011-05-30 Ignis Innovation Inc. Methode and techniques for improving display uniformity
US9311859B2 (en) 2009-11-30 2016-04-12 Ignis Innovation Inc. Resetting cycle for aging compensation in AMOLED displays
CA2669367A1 (en) 2009-06-16 2010-12-16 Ignis Innovation Inc Compensation technique for color shift in displays
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101291434B1 (ko) 2009-07-31 2013-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
EP2460183A4 (en) 2009-07-31 2015-10-07 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
TWI604594B (zh) * 2009-08-07 2017-11-01 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101745341B1 (ko) 2009-09-04 2017-06-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027702A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
WO2011052368A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
US8283967B2 (en) 2009-11-12 2012-10-09 Ignis Innovation Inc. Stable current source for system integration to display substrate
US10867536B2 (en) 2013-04-22 2020-12-15 Ignis Innovation Inc. Inspection system for OLED display panels
US10996258B2 (en) 2009-11-30 2021-05-04 Ignis Innovation Inc. Defect detection and correction of pixel circuits for AMOLED displays
US8803417B2 (en) 2009-12-01 2014-08-12 Ignis Innovation Inc. High resolution pixel architecture
KR101660912B1 (ko) * 2009-12-04 2016-09-28 엘지디스플레이 주식회사 박막 트랜지스터 액정표시장치 및 그 제조방법
CA2687631A1 (en) 2009-12-06 2011-06-06 Ignis Innovation Inc Low power driving scheme for display applications
FR2953994B1 (fr) * 2009-12-15 2012-06-08 Commissariat Energie Atomique Source de photons resultants d'une recombinaison d'excitons localises
KR101117729B1 (ko) * 2009-12-17 2012-03-07 삼성모바일디스플레이주식회사 화소 회로, 및 유기전계발광 표시장치 및 이의 휘도 제어 방법
JP5743407B2 (ja) 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
CA2692097A1 (en) 2010-02-04 2011-08-04 Ignis Innovation Inc. Extracting correlation curves for light emitting device
US20140313111A1 (en) 2010-02-04 2014-10-23 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US10163401B2 (en) 2010-02-04 2018-12-25 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US10089921B2 (en) 2010-02-04 2018-10-02 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US9881532B2 (en) 2010-02-04 2018-01-30 Ignis Innovation Inc. System and method for extracting correlation curves for an organic light emitting device
US10176736B2 (en) 2010-02-04 2019-01-08 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
KR20190038687A (ko) 2010-02-05 2019-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
CA2696778A1 (en) 2010-03-17 2011-09-17 Ignis Innovation Inc. Lifetime, uniformity, parameter extraction methods
KR101465192B1 (ko) 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101856722B1 (ko) * 2010-09-22 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
US8907991B2 (en) 2010-12-02 2014-12-09 Ignis Innovation Inc. System and methods for thermal compensation in AMOLED displays
US9886899B2 (en) 2011-05-17 2018-02-06 Ignis Innovation Inc. Pixel Circuits for AMOLED displays
WO2012156942A1 (en) 2011-05-17 2012-11-22 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
US9606607B2 (en) 2011-05-17 2017-03-28 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
US9351368B2 (en) 2013-03-08 2016-05-24 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US20140368491A1 (en) 2013-03-08 2014-12-18 Ignis Innovation Inc. Pixel circuits for amoled displays
US9530349B2 (en) 2011-05-20 2016-12-27 Ignis Innovations Inc. Charged-based compensation and parameter extraction in AMOLED displays
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US9466240B2 (en) 2011-05-26 2016-10-11 Ignis Innovation Inc. Adaptive feedback system for compensating for aging pixel areas with enhanced estimation speed
WO2012164475A2 (en) 2011-05-27 2012-12-06 Ignis Innovation Inc. Systems and methods for aging compensation in amoled displays
EP3404646B1 (en) 2011-05-28 2019-12-25 Ignis Innovation Inc. Method for fast compensation programming of pixels in a display
US8901579B2 (en) 2011-08-03 2014-12-02 Ignis Innovation Inc. Organic light emitting diode and method of manufacturing
US9070775B2 (en) 2011-08-03 2015-06-30 Ignis Innovations Inc. Thin film transistor
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
US9385169B2 (en) 2011-11-29 2016-07-05 Ignis Innovation Inc. Multi-functional active matrix organic light-emitting diode display
US9324268B2 (en) 2013-03-15 2016-04-26 Ignis Innovation Inc. Amoled displays with multiple readout circuits
US10089924B2 (en) 2011-11-29 2018-10-02 Ignis Innovation Inc. Structural and low-frequency non-uniformity compensation
US8937632B2 (en) 2012-02-03 2015-01-20 Ignis Innovation Inc. Driving system for active-matrix displays
US9747834B2 (en) 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
US8922544B2 (en) 2012-05-23 2014-12-30 Ignis Innovation Inc. Display systems with compensation for line propagation delay
US20140062849A1 (en) * 2012-09-05 2014-03-06 Tagnetics, Inc. Cmos-compatible display system and method
KR102022051B1 (ko) * 2012-11-14 2019-09-18 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 유기발광 화소
TWI538220B (zh) * 2012-11-21 2016-06-11 元太科技工業股份有限公司 薄膜電晶體與其製造方法
CN102956649A (zh) 2012-11-26 2013-03-06 京东方科技集团股份有限公司 阵列基板、阵列基板制作方法及显示装置
US9786223B2 (en) 2012-12-11 2017-10-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9336717B2 (en) 2012-12-11 2016-05-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9830857B2 (en) 2013-01-14 2017-11-28 Ignis Innovation Inc. Cleaning common unwanted signals from pixel measurements in emissive displays
WO2014108879A1 (en) 2013-01-14 2014-07-17 Ignis Innovation Inc. Driving scheme for emissive displays providing compensation for driving transistor variations
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
CA2894717A1 (en) 2015-06-19 2016-12-19 Ignis Innovation Inc. Optoelectronic device characterization in array with shared sense line
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
EP2779147B1 (en) 2013-03-14 2016-03-02 Ignis Innovation Inc. Re-interpolation with edge detection for extracting an aging pattern for AMOLED displays
US9952698B2 (en) 2013-03-15 2018-04-24 Ignis Innovation Inc. Dynamic adjustment of touch resolutions on an AMOLED display
JP2014182333A (ja) * 2013-03-21 2014-09-29 Pixtronix Inc 表示装置
CN103311312A (zh) * 2013-06-07 2013-09-18 京东方科技集团股份有限公司 薄膜场效应晶体管及其驱动方法、阵列基板、显示装置
WO2014200190A1 (ko) * 2013-06-11 2014-12-18 경희대학교 산학협력단 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법
DE112014003719T5 (de) 2013-08-12 2016-05-19 Ignis Innovation Inc. Kompensationsgenauigkeit
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
US9741282B2 (en) 2013-12-06 2017-08-22 Ignis Innovation Inc. OLED display system and method
US9761170B2 (en) 2013-12-06 2017-09-12 Ignis Innovation Inc. Correction for localized phenomena in an image array
US9502653B2 (en) 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
KR102091485B1 (ko) * 2013-12-30 2020-03-20 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그의 구동 방법
KR102132181B1 (ko) * 2013-12-31 2020-07-10 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 제조 방법
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
US10997901B2 (en) 2014-02-28 2021-05-04 Ignis Innovation Inc. Display system
KR102319478B1 (ko) * 2014-03-18 2021-10-29 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US10176752B2 (en) 2014-03-24 2019-01-08 Ignis Innovation Inc. Integrated gate driver
DE102015206281A1 (de) 2014-04-08 2015-10-08 Ignis Innovation Inc. Anzeigesystem mit gemeinsam genutzten Niveauressourcen für tragbare Vorrichtungen
CA2872563A1 (en) 2014-11-28 2016-05-28 Ignis Innovation Inc. High pixel density array architecture
KR102276118B1 (ko) * 2014-11-28 2021-07-13 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
CA2873476A1 (en) 2014-12-08 2016-06-08 Ignis Innovation Inc. Smart-pixel display architecture
CA2879462A1 (en) 2015-01-23 2016-07-23 Ignis Innovation Inc. Compensation for color variation in emissive devices
CA2886862A1 (en) 2015-04-01 2016-10-01 Ignis Innovation Inc. Adjusting display brightness for avoiding overheating and/or accelerated aging
CA2889870A1 (en) 2015-05-04 2016-11-04 Ignis Innovation Inc. Optical feedback system
CA2892714A1 (en) 2015-05-27 2016-11-27 Ignis Innovation Inc Memory bandwidth reduction in compensation system
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2900170A1 (en) 2015-08-07 2017-02-07 Gholamreza Chaji Calibration of pixel based on improved reference values
CA2908285A1 (en) 2015-10-14 2017-04-14 Ignis Innovation Inc. Driver with multiple color pixel structure
CA2909813A1 (en) 2015-10-26 2017-04-26 Ignis Innovation Inc High ppi pattern orientation
TWI560508B (en) * 2015-11-11 2016-12-01 Au Optronics Corp Thin film transistor and operating method thereof
CN105390510B (zh) * 2015-12-14 2018-06-01 武汉华星光电技术有限公司 低温多晶硅tft基板及其制作方法
KR102465381B1 (ko) * 2015-12-14 2022-11-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102435791B1 (ko) * 2015-12-29 2022-08-23 엘지디스플레이 주식회사 유기발광다이오드표시장치
JP2017167432A (ja) * 2016-03-17 2017-09-21 株式会社ジャパンディスプレイ 表示装置
US10242617B2 (en) 2016-06-03 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and driving method
DE102017222059A1 (de) 2016-12-06 2018-06-07 Ignis Innovation Inc. Pixelschaltungen zur Minderung von Hysterese
KR102603300B1 (ko) * 2016-12-30 2023-11-15 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치
CN106920804B (zh) * 2017-04-28 2020-03-24 厦门天马微电子有限公司 一种阵列基板、其驱动方法、显示面板及显示装置
US10714018B2 (en) 2017-05-17 2020-07-14 Ignis Innovation Inc. System and method for loading image correction data for displays
JP6536634B2 (ja) * 2017-07-28 2019-07-03 セイコーエプソン株式会社 電気光学装置および電子機器
US11025899B2 (en) 2017-08-11 2021-06-01 Ignis Innovation Inc. Optical correction systems and methods for correcting non-uniformity of emissive display devices
US10971078B2 (en) 2018-02-12 2021-04-06 Ignis Innovation Inc. Pixel measurement through data line
CN108538921B (zh) * 2018-04-25 2021-04-13 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板
CN112956030A (zh) * 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
CN109616494A (zh) * 2018-11-12 2019-04-12 惠科股份有限公司 一种阵列基板、阵列基板的制作方法和显示面板
KR102548131B1 (ko) * 2018-12-18 2023-06-27 엘지디스플레이 주식회사 박막 트랜지스터 및 디스플레이 패널

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06265940A (ja) * 1992-09-25 1994-09-22 Sony Corp 液晶表示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3377853B2 (ja) * 1994-03-23 2003-02-17 ティーディーケイ株式会社 薄膜トランジスタの作製方法
JP3286152B2 (ja) * 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
JP4332925B2 (ja) * 1999-02-25 2009-09-16 ソニー株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06265940A (ja) * 1992-09-25 1994-09-22 Sony Corp 液晶表示装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180132980A (ko) * 2010-08-27 2018-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
KR101928897B1 (ko) * 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
KR101979758B1 (ko) 2010-08-27 2019-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US10297322B2 (en) 2010-08-27 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Memory device with a driving circuit comprising transistors each having two gate electrodes and an oxide semiconductor layer
KR20200057805A (ko) * 2010-08-27 2020-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
KR102334169B1 (ko) * 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
JP2022088460A (ja) * 2010-08-27 2022-06-14 株式会社半導体エネルギー研究所 半導体装置
JP7370406B2 (ja) 2010-08-27 2023-10-27 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US20010030323A1 (en) 2001-10-18
KR20010093719A (ko) 2001-10-29
TW491983B (en) 2002-06-21
JP2001284592A (ja) 2001-10-12
US20050282317A1 (en) 2005-12-22

Similar Documents

Publication Publication Date Title
KR100815064B1 (ko) 박막 반도체 장치 및 그의 구동 방법
KR100743103B1 (ko) 일렉트로 루미네센스 패널
KR100637822B1 (ko) 전자 발광 표시 장치
US8530897B2 (en) Display device including an inverter circuit having a microcrystalline layer
US6628363B1 (en) Thin film transistor having a covered channel and display unit using the same
US20100176394A1 (en) Thin film transistor and flat panel display device having the same
KR20070095620A (ko) 표시 장치 및 그 제조 방법
KR20010104294A (ko) 발광장치 및 전기 기구
CN109817645B (zh) 阵列基板及其制作方法、显示面板、电子设备
JP2006269808A (ja) 半導体装置および画像表示装置
US7262433B2 (en) Semiconductor device
KR100458710B1 (ko) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
KR100458714B1 (ko) Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법
US20080191214A1 (en) Thin Film Transistor Substrate, Liquid Crystal Display Device Provided With Such Thin Film Transistor Substrate and Method for Manufacturing Thin Film Transistor Substrate
JP6678830B1 (ja) 薄膜トランジスタ基板、その製造方法及びそれを備えた液晶表示装置
JP2000172199A (ja) エレクトロルミネッセンス表示装置
WO2010050160A1 (ja) 半導体装置及びその製造方法
JP2006330719A (ja) 有機発光ディスプレイ及びその製造方法
KR100473237B1 (ko) 박막트랜지스터와 그 제조방법 및 그것을 사용한액정표시장치
US20240194126A1 (en) Display apparatus including light emitting device and pixel driving circuit
KR101127824B1 (ko) 액정표시장치용 트랜지스터 및 이의 제조방법
US20220302313A1 (en) Thin-film transistor substrate
US20240178209A1 (en) Display Device Including Oxide Semiconductor
CN116525623A (zh) 阵列基板及其制备方法、显示面板和显示装置
JP2005070629A (ja) 電気光学装置およびそれを用いた電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee