JP2005512297A - アモルファスシリコン・トランジスタを用いたアクティブマトリクス型有機発光ダイオード - Google Patents
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Abstract
【解決手段】 本発明は、(a)アモルファスシリコン電界効果トランジスタ(1000)(1050)(1200)(1250)であって、ゲート電極とドレイン電極を有し、これを介して有機発光ダイオードに電流を供給する、アモルファスシリコン電界効果トランジスタと、(b)ゲート電極とドレイン電極との間のバイアスを制御して約1V未満の閾値電圧シフトを維持するためのコントローラと、を具備する。有機発光ダイオードは、アクティブマトリクスの構成要素であることが好ましい。
Description
transistor)のためのバイアス条件および幾何学的構造に関する。更に具体的には、本発明は、有機発光ダイオード(OLED:organic light emitting diode)に直接電流を供給している画素内のアモルファスシリコンFET構造、および、経時的な閾値電圧の不安定性を低減させると共にデバイスの性能を劣化させずに必要な電流およびグレースケールを提供するFETのバイアス条件を対象とする。結果として得られるFETデバイスおよびバイアス条件は、マトリクスアドレス型有機発光ダイオード(OLED)に特に有用である。
発明者らによって、飽和状態で駆動されるa−Si TFTは常に、線形領域(通常0.1ないし1.0Vの小さいVd)で駆動される場合よりも、所与のVgに対する閾値シフトが小さいことが、実験的に明らかとなった。これは、一般的に当てはまることがわかっており、複合SiOx/SiNxゲート絶縁膜(GI:gate insulator)を用いるデバイスと同様、多くの単一のPECVDゲート絶縁物材料の組み合わせにおいて検証されている。チャネルの電流は通常Vd=Vgで1オーダー大きいという事実にもかかわらず、あらゆるSiNxゲート絶縁膜は通常、線形領域において発生するものの半分のシフトを飽和状態で生じる。実際、Vdを0からVgに増大させ、さらにもっと増大させるにつれて、所与のデバイスについて閾値安定性が連続的に改善することが速やかに確認された。この傾向を、AMLEDからのサーペンタイン(serpentine)駆動TFTについて、図5および6に示す。対数−対数プロットは、Vdの増大については傾きに大きな変化はないが、一定の前因子(prefactor)は明らかに減少し、その最終的な結果は、特定のΔVTを与えるために必要なストレス時間の1オーダーまでの差であることを示す。
ΔVT=|V0|{1−exp(−t/τ)b} (1)
である限り、ストレス実験の間、条件Vd<<Vg(例えばVs=0、Vd=0.1V、Vg>5)は満足され、ゲート絶縁膜を貫通する電界は、ソースからドレインまで実質的に均一であり、式1は直接適用可能である。しかしながら、Vdが増大するにつれて、チャネルに沿った電圧降下、V(y)、ドレインV(y)=VdからソースV(y)=Vsまでの電圧降下を考慮しなければならず、式1の一定の前因子を関数[Vg−VT0−V(y)],0と置換することによって、これをモデルに組み入れる。計算は、3つの部分で行われる。第1に、ソースからドレインまでの初期電位分布は、式2に与えられた標準長チャネル近似によって、Id@t=0を含む初期条件を用いて計算する。V(y)について多項式形態を想定すると役立ち、所望の精度が達成されるまで、自己矛盾のない繰り返しによって続行する。
dV(y)/dy=Id/[WμCi(Vg−VT−V(y))] (2)
図8に、開始D/Sチャネル電位を用いて計算した位置依存の「駆動力(driving force)」電位群を与える。シミュレーションの第2の部分では、開始前因子プロファイルを式(1)に供給し、対数タイムステップ間隔を用いてIdの数値計算を開始する。各シフト再計算の後、チャネルに沿ったいずれかの点で前因子が変化し、式2の数値統合によってVdについての値が生じ、これはIdを比例して小さくすることによってその一定値まで縮小しなければならない。このシミュレーションから得られるものは、Id減衰曲線である。これらの例を図9に示す。シミュレーションの最後の部分では、シミュレーションした曲線と、一定のゲート電界(すなわちVd<<Vgについてのオリジナルモデル)でのId減衰曲線を比較することによって、有効閾値シフトΔVTを計算する。これが必要である理由は、ソースからドレインまでのチャネル長の各要素は低減していく量だけシフトし、最初の電位降下に似たデバイス間の閾値シフトプロファイルが残されるからである。このため、電流に基づいて「統合した」シフトを計算しなければならない。有効閾値シフトの例は、Vdの関数として、図10に示す。
a−Si実現可能性の問題の中心には、基本的な課題、すなわち、我々の制御のもとにあるパラメータの全て、すなわちPECVD材料特性、最大バイアス値、デューティサイクルおよび補償を含みうる駆動方式を用いて、許容可能な安定性のウインドウを確立することがある。「標準的な」TFT SiNxゲート絶縁膜特性について、約10Vを越えるゲート電圧は、許容不可能な大きいシフトを生じることがすみやかに確認された。例えば、図9および10のTFTのVg=15V、Vd=11.5Vのシミュレーションでは、ON電流はわずか27時間後にその開始値の80%に、440時間の予測時間で50%に減少することが示される。この理由のため、我々は、ON電流がOLEDを明るく駆動するために十二分に適切であった低ゲートバイアス領域に集中して取り組み始めた。表Iは、様々な異なるGIレシピ、GI厚み、バイアス電圧およびデューティサイクルについてTFTデータに対する指数法則(power law)適合性に基づいて、推定室温寿命(今までのところ、飽和駆動電流がその初期値の半分に達する時間で規定した)を示す。予測寿命は、単純な指数法則適合である、すなわちそれらは対数−対数プロット上で線形であるという意味で、控えめにしてあることを注記しておく。我々は、理論から、境界条件には、ΔVTがVgの約10%を超えて大きくなると、対数−対数曲線が著しく下方向に曲がり始める必要があるということがわかっている(および、高温実験からも検証している)。換言すると、我々は、時間と共に減少することが知られている早期のシフト率に基づいて半減期(half-life)を外挿する。このように、我々は、予測時間を、それらの特定の条件についての上限として考えることができる。
Claims (9)
- 有機発光ダイオードに電流を供給するための回路であって、
ゲート電極およびドレイン電極を有するアモルファスシリコン電界効果トランジスタであって、これを介して前記有機発光ダイオードに前記電流を供給する、アモルファスシリコン電界効果トランジスタと、
前記ゲート電極と前記ドレイン電極との間のバイアスを制御して約1V未満の閾値電圧の経時シフトを維持するためのコントローラと、
を具備する、回路。 - 前記有機発光ダイオードはアクティブマトリクスの構成要素である、請求項1による回路。
- 前記バイアスは、前記ゲート電極と前記ドレイン電極との間に印加される電圧の範囲、および前記ゲート電極と前記ドレイン電極との間に印加される電圧の持続時間から成るグループから選ばれる条件である、請求項1による回路。
- 前記ゲート電極と前記ドレイン電極との間に印加される前記電圧の範囲は約3Vから20Vの間の範囲である、請求項3の回路。
- 前記ゲート電極と前記ドレイン電極との間に電圧を印加するための前記持続時間の範囲はフレーム時間の約1%から99.9%の間である、請求項3の回路。
- 前記電流は約10nAから10μAの範囲である、請求項1の回路。
- 前記電界効果トランジスタは薄膜トランジスタである、請求項1の回路。
- 前記電界効果トランジスタは、
基板と、
前記基板の表面上に堆積された前記ゲート電極と、
前記ゲート電極上に堆積された第1のアモルファスSiOx層と、
前記第1のアモルファスSiOx層の少なくとも一部の上に堆積された第2のアモルファスSiOxまたはSiNx層と、
前記第2のアモルファスSiOxまたはSiNx層上に堆積された第1のアモルファスシリコン層と、
前記第1のアモルファスシリコン層の少なくとも一部の上に堆積された第3のアモルファスSiNx層と、
前記第3のアモルファスSiNx層の第1および第2の側部上に堆積された第2のアモルファスシリコン層と、
前記第2のアモルファスシリコン層の前記第1または第2の側部のいずれかの上に堆積された前記ドレイン電極と、
前記ドレイン電極が堆積されている前記側部以外の前記第2のアモルファスシリコン層の前記側部上に堆積されたソース電極と、
を具備する、請求項1による回路。 - 電界効果トランジスタであって、
基板と、
前記基板の表面上に堆積されたゲート電極と、
前記ゲート電極上に堆積された第1のアモルファスSiOx層と、
前記第1のアモルファスSiOx層の少なくとも一部の上に堆積された第2のアモルファスSiOxまたはSiNx層と、
前記第2のアモルファスSiOxまたはSiNx層上に堆積された第1のアモルファスシリコン層と、
前記第1のアモルファスシリコン層の少なくとも一部の上に堆積された第3のアモルファスSiNx層と、
前記第3のアモルファスSiNx層の第1および第2の側部上に堆積された第2のアモルファスシリコン層と、
前記第2のアモルファスシリコン層の前記第1または第2の側部のいずれかの上に堆積されたドレイン電極と、
前記ドレイン電極が堆積されている前記側部以外の前記第2のアモルファスシリコン層の前記側部上に堆積されたソース電極と、
を具備する、回路。
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