KR20040063111A - 비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 - Google Patents
비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 Download PDFInfo
- Publication number
- KR20040063111A KR20040063111A KR10-2004-7001572A KR20047001572A KR20040063111A KR 20040063111 A KR20040063111 A KR 20040063111A KR 20047001572 A KR20047001572 A KR 20047001572A KR 20040063111 A KR20040063111 A KR 20040063111A
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous
- deposited
- amorphous silicon
- gate electrode
- siox
- Prior art date
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 50
- 229920001621 AMOLED Polymers 0.000 title description 19
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 229910004205 SiNX Inorganic materials 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 26
- 239000012212 insulator Substances 0.000 description 15
- 238000013461 design Methods 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 230000006872 improvement Effects 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 229910004304 SiNy Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 108010014172 Factor V Proteins 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B33/00—Electroluminescent light sources
- H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
유기 발광 다이오드에 전류를 제공하기 위한 회로에 있어서, 상기 회로는 상기 유기 발광 다이오드에 제공되는 전류가 통하는 게이트 전극과 드레인 전극을 갖는 비정질 실리콘 전계 효과 트랜지스터(amorphous silicon field effect transister)(1000)(1050)(1200)(1250)와, 약 1V보다 적은 임계 전압이동을 유지하기 위해 게이트 전극과 드레인 전극 사이의 바이어스를 조절하기 위한 컨트롤러를 포함한다. 유기 발광 다이오드는 능동 매트릭스내의 바람직한 구성요소이다.
Description
상반되는 여러가지 가설에도 불구하고, 비정질 실리콘(a-Si) 기술은 능동 매트릭스 유기 발광 다이오드(active matrix organic light-emitting diode : AMOLED) 디스플레이의 픽셀 전류 구동 제한 조건을 충족시키기(meet)에 보다 더 적합하다는 것이 최초로 구축되어 있다. 이 산업 분야에서 익히 알려져 있는 AMLCD a-Si백플레인에 거의 독점적으로 기반을 둔 널리 알려진 지식은, 전류 구동 요건이 a-Si 박막 트랜지스터(TFT)를 이용하여 충족될 수 있다하더라도, OLED 엘리먼트에서 전류 구동의 임의의 손실이 밝기(luminance)의 손실을 직접적으로 야기하므로 이러한 디바이스의 공지된 임계 불안정이 전압-프로그램형 능동 매트릭스 설계에 그들의 이용을 배제하는 반면, AMLCD에서는, TFT전류의 손실이 최종 전압에서의 변화보다 픽셀 캐패시턴스 충전 시간(㎲정도)에서의 증가를 일으키므로, 밝기 수준(level)은 AMLCD에 대해 10V 만큼 큰 전압 이동에 대해 변화되지 않고 유지될 수 있다는 것을 제안한다.
그러나, AMOLED디스플레이에서 전압 범위와 전류 구동 TFT의 구동 영역(drive regime)이 상당히 다르고, 실제로는 반드시 달라야만 한다는 것이 주목되어야한다. 전형적인 하나의 TFT AMLCD 픽셀 회로 설계를 도시하는 도 1a와 두개의 TFT AMLCD 픽셀을 도시하는 도 1b를 참조한다. 도 1a에서 픽셀LC 캐패시턴스(pixel LC capacitance : CLC)와 저장 캐패시턴스(storage capacitance : Cs)의 병렬 조합의 충전하는 스위치로만 작용하는(serve) TFT를 고려한다. 이 스위치는 100/#R의 충격 계수(duty cycle)를 갖는데, 여기서 #R은 디스플레이내의 열(row)의 전체 개수인데, 전형적으로 VGA 내지 SXGA의 픽셀 함량(pixel content)를 갖는 최근 가장 일반적으로 이용할 수 있는 설계에 대해 640에서부터 1200까지의 범위를 갖는다. 60Hz 재생률(refresh rate)에서, 이는 26에서부터 14㎲까지 변동하는 스위칭 시간(switching time)에 대응한다. 2V에서부터 12V까지 변동하는(교대(alternating) 프레임에서는 거의 7V의 공통 전압에 대해 +5V 내지 -5V로 변동함) 적절한 데이터 전압 Vd를 기록하기 위해, 스위칭 TFT의 게이트 전압 Vg는 전형적으로 대략 -5V의 OFF레벨에서부터 거의 +25V의 ON레벨까지 얻어진다. 이 시나리오에서, 스위칭 TFT는 픽셀이 충전할 때 Vg - Vth ＞ Vd를 갖는 선형 영역에서 항상 동작하며, Vd가 상수인 동안 스위칭 게이터 펄스가 온 또는 오프 변환될 때만 간략하게 포화(saturation) 상태가 되며, 여기서 Vth는 TFT 임계전압이다.
AMOLED 디스플레이에서, 밝기 수준은 LC셀에 인가된 최종 전압 함수가 아니라 오히려 구동 TFT에 의해 공급된 전류 수준 함수이다(도 1b 참조). 스위치 TFT는 AMLCD단위 셀에서의 단일 TFT와 같은 동일한 방법으로 동작한다. 그러나, 데이터 전압은 전류 구동 트랜지스터의 게이트에 첨부된 저장 캐패시터상에 기록되며, 그것은 상업적으로 유용한 AMOLED 디스플레이에 대한 긴 작동 주기(즉, 프레임 시간의 유용한 분수)를 통해 안정화를 유지해야만하는 이 전류 구동 TFT의 임계 안정성이다.
본 기술분야에서는 항상 비정질 실리콘 TFT가 OLEDs를 구동하기 위해 매트리스 지정형 픽셀로의 통합을 위해 필요한 성능을 갖지 않는다는 것(9월 25일-28일 플로리다 팜 비치, J.Kanicli 등에 의해, SID 20번째 IDRC pp354-358)과 현재가지의 모든 시제품과 제품들은 폴리-실리콘 TFT기술을 이용함으로써 이를 요점을 반영한다는 것이 항상 믿어져 왔다.
본 발명은 임계 이동에 대항하기 위해 이하에 구체적으로 설계된(tailored) 새로운 구동 설계를 개발함으로써, AMOLED에 대한 실용적 a-Si기술의 이용을 이용한다. 본 발명에 의해 제공되는 것과 같은, AMOLED 제한 조건에 대처하기 위해 비정질 실리콘 TFT을 제공하는 것은, 더 비싼 폴리-SI TFT기술에 비교된 덜 비싼 비정질 실리콘(a-Si) TFT 기술은 실질적으로 더 작은 제조 단가를 제공할 수 잇다.
또한 본 발명은 추가의 이점들을 명백하게 후술할 것이다.
본 발명은 2001년 11월 20일자로 출원된 미국 각 출원번호 제60/331,918호에 대한 우선익을 주장한다.
본 발명은 일반적으로 비정질 실리콘 전계 효과 트랜지스터(FETs)에 대한 바이어스 조건 및 기하학적 구조물(geometrical structure)에 관한 것이다. 보다 구체적으로, 본 발명은 유기 발광 다이오드(organic light-emitting diode)에 전류를 직접 제공하는 픽셀내의 비정질 실리콘 FET구조물과 시간에 따른 불안정한 임계 전압(threshold voltage)을 감소시키고 필요한 전류 및 그레이 스케일(gray scale)을 전달하기 위해 디바이스의 성능을 떨어뜨리지 않는 상기 FET의 바이어스 조건을 나타낸다. 결과적인 FET디바이스와 바이어스 조건은 매트릭스 지정형 유기 발광 다이오드(matrix addressed organic light-emitting diode)에서 특히 유용하다.
도 1a은 종래의 하나의 박막 트랜지스터(thin film transistor:TFT)능동 매트릭스 액정(active matrix liquid crystal: AMLCD) 픽셀을 도시한다.
도 1b는 종래의 두개의 박막트랜지스터 능동 매트릭스 유기 발광 다이오드 (active matrix organic light-emitting diode :AMOLED) 픽셀을 도시한다.
도 2a는 0초부터 40,000초까지의 응력 시간(stress time) 함수로서 게이트 바이어스대 드레인 전류와, 선형 영역에서 구동된 50/7과 동일한 W/L을 갖는 TFT에 대한 시간대 응력 전류(stress current)를 나타내는 그래프이다(Vg = 25V, Vd = 1V, Vs = 0V).
도 2b는 포화 영역(saturation area)에서 구동된 50/7과 동일한 W/L을 갖는 TFT에 대한 바이어스대 드레인 전류와 시간대 응력 전류를 나타내는 그래프이다(Vg = Vd = 10V).
도 3a 및 3b는 각각 반로그(semilog) 도표 및 로그-로그 도표 둘다에 대해 고정된 Vg = 15V 및 Vs = 0V에 대해 TFT 안정성을 도시하는 Vd의 함수로써 응력 시간대 임계이동을 도시하는 그래프이다.
도 4는 TFT드레인 전류에 대한 게이트 바이어스대 임계 전압 및 고정된 Vd = 10V(100% 듀티)에 대해 대응하는 임계 이동을 도시하는 그래프이다.
도 5는 다양한 Vd바이어스에 대한 TFT채널 위치대 사전팩터를 구동하는 게이트를 도시하는 그래프이고, 여기서 채널 위치 0% 내지 100%는 각각 소스대 채널 컨택트 및 드레인대 채널 컨택트에 대응한다.
도 6a는 단일층 PECVD SiNx게이트 절연막에 대해 Vg= 10V의 바이어스 조건과 두개의 드레인 전압(Vd = 1V, Vd = 10V)에 대한 응력 시간대 TFT임계 전압 이동을 도시하는 그래프이다.
도 6b는 SiOx/SiNy 게이트 절연막의 이중층에 대해 Vg = 10V의 바이어스 조건 과, 두개의 드레인 전압(Vd = 1V, Vd = 10V)에 대한 응력 시간 대한 TFT항복 전압 이동을 도시하는 그래프이다.
도 7은 게이트 드라이브 사전팩터 감소 이익은 고온에서도 TFT 포화영역에 존재한다는 것을 도시하며 75℃에서 가속된 바이어스 온도 응력을 나타내는 그래프이다.
도 8은 다양한 바이어스 조건에서 35℃에서의 AC/DC 결과를 나타내는 그래프이다. 히트 싱크 및 강화된 공기 이동과 같은 열균일성 및 제거 관리가 이용된다고 가정하므로, 실제 패널 동작(미드그레이(midgray)에서의 평균)동안 온도가 일정하게 10℃상승한다는 것이 아마도 상한 제한으로 고려되어야만 할 것이다. SiOx/SiNy 게이트 절연체 TFT에서의 데이터는 음의 게이트 바이어스 보상(negativegate bias compensation)이 이 디바이스들을 더 안정하게 강화할 것이라는 나타낸다.
도 9는 SiOx에 상대적인 SiNx의 전계의 감소, a-Si로부터 SiNx로의 전자 주입, 및 SiOx를 통과하는 양전하를 도시하는 화합물 SiOx/SiNx 게이트 절연막의 밴드 다이어그램이다.
도 10a 및 10b는 a-Si TFT에 인접한 게이트 인터페이스 막이 (a)CVD SiOx(10a) 또는 (b)CVD SiNy(10b)중 하나하는 것을 제외하고 동일하게 처리된 막들의 측단면도의 쌍이다.
(비정질-Si TFT 채널에 인접한 게이트 인터페이스(<500A)는 (10A)CVD SiOx(위) 또는 (10B)(CVD SiNy(아래) 중 하나라는 것을 예측하는 동일 처리된 막을 갖는 TFT의 측단면도)
도 11a 내지 도 11d는 응력 시간의 함수(왼쪽)로써의 전류에서 소스대 드레인의 정규화된 의존 시간, 도 10a - 10b의 TFT측단면도 각각 대응하는 CVD SiOx(도 11a- 11b) 또는 CVD SiNy(도 11c-11d)중 어느 하나의 a-Si TFT 채널에 인전합 게이트 절연 인터페이스를 포함하는 측단면도를 갖는 두개의 TFT에 대한 응력 시간대 TFT항복 전압 이동(오른쪽)을 나타내는 그래프이다.
도 12a는 Mo게이트 전극에 인접한 게이트 인터페이스 막이 고온, 고압 CVD SiOx라는 것을 제외하고 동일하게 처리된 막들을 갖는 TFT의 측단면도이다.
도 12b는 Mo게이트 전극에 인접한 게이트 인터페이스 막이 저온, 저압 CVD SiO라는 것을 제외하고 동일하게 처리된 막들을 갖는 TFT의 측단면도이다.
(Mo게이트 전극에 인접한 게이트 인터페이스(500A)낙이 고온/고압 CVD SiOx(위,A) 또는 저온, 저압(CVD SiOx(아래,B) 중 하나라는 것을 예측하는 동일 처리된 막을 갖는 TFT의 측단면도)
도 13은 도 12b의 TFT측단면도에 대응하며, 응력 시간 함수로써 전류에서 소스대 드레인의 정규화된 의존 시간을 도시하는 그래프이다(예를 들면, Mo게이트 전극에 인접한 저온, 저압 SiOx층)
도 14는 도 12a의 TFT측단면도에 대응하며, 응력 시간의 함수로써 전류에서 소스대 드레인의 정규화된 의존 시간을 도시하는 그래프이다(예를 들면, Mo게이트 전극에 근접한 고온, 고압 SiOx층)
도 15a는 Mo게이트 전극에 가까운 도 12b(즉, 저온, 저압)의 TFT측단면도에 대한 응력시간대 전체 항복 전압 이동(다이아몬드)(인터페이스(사각)에서의 트래핑(trapping) 및 벌크 절연 전하 트래핑(원)으로 이루어짐)을 도시하는 그래프이다.
도 15b는 Mo게이트 전극에 가까운 도 12a(고온, 고압 SiOx층)의 TFT측단면에 대한 응력시간대 전체 항복 전압 이동(다이아몬드)(인터페이스(사각) 및 벌크 절연 전하 트래핑(원)으로 이루어짐)을 도시하는 그래프이다.
본 발명은 유기 발광 다이오드(organic light-emitting diode)에 전류를 직접 제공하는 픽셀내의 비정질 실리콘 FET구조물과 시간에 따른 불안정한 임계 전압(threshold voltage)을 감소시키고 필요한 전류 및 그레이 스케일(gray scale)을 전달하기 위해 디바이스의 성능을 떨어뜨리지 않는 상기 FET의 바이어스 조건을 나타낸다. FET디바이스와 바이어스 조건으로 생기는 결과는 매트릭스 지정형 유기 발광 다이오드(matrix addressed organic light-emitting diode)에서 특히 유용하다.
본 발명은 유기 발광 다이오드에 전류를 제공하기 위한 회로에 관한 것으로, 상기 회로는 (a)전류가 유기 발광 다이오드에 제공되는 동안 게이트 전극 및 드레인 전극을 갖는 비정질 실리콘 아말포스 실리콘 전계 효과 트랜지스터(amorphous silicon field effect transistor)와, (b)대략 1V보다 적은 시간을 통해 임계 전압 이동을 유지하기 위해 게이트 전극과 드레인 전극사이의 바이어스를 조절하기 위한 컨트롤러를 포함한다. 유기발광 다이오드는 능동 매트릭스내의 바람직한 구성요소이다.
바이어스는 게이트 전극과 드레인 전극 사이에 인가된 전압 범위 및 게이트 전극과 드레인 전극 사이에서 인가된 전압의 지속시간(duration)로 이루어진 그룹으로부터 선택된 조건이다. 드레인 전극과 게이트 전극 사이에서 인가된 전압차(voltage difference)의 범위는 대략 -Vth 내지 20V사이의 범위이다. 게이트 전극과 드레인 전극 사이의 전압을 인가하기 위한 지속시간 범위는 프레임시간의 대략 1% 내지 99.9%사이이다.
평균 밝기(brightness)(약 50 내지 500Cd/m2의 범위)의 평균 분해능 AMOLED 디스플레이(즉, 약 75 내지 150 인치당 픽셀(pixel-per-inch:ppi))의 경우에, 전류는 대략 10㎁에서부터 10㎂까지 범위가 바람직하다. 전류는 OLED의 픽셀 충진 팩터(pixel fill factor)에 역비례하며, 밝기 충격 계수(즉, 온시간에서 프레임 시간까지의 OLED조도의 비율)에 역비례하며, 픽셀 영역에 비례하고, 유기 막 효과(organic film efficiency)에 역 비례하고, 픽셀 밝기에 비례한다.
일반적으로 전계효과 트랜지스터는 박막 트랜지스터이다. 전계효과 트랜지스터는 기판과, 상기 기판에 표면에 증착된 게이트 전극과, 상기 게이트 전극위에 증착된 제1 비정질 SiOx층과, 상기 제1 비정질 SiOx층의 적어도 일영역에 증착된 제2 비정질 SiOx층 또는 SiNx층과, 상기 제1 비정질 실리콘 층의 적어도 일부분에 증착된 제3 비정질 SiNx층과, 상기 제 3 비정질 SiNx층의 제1 및 제2 측 부분상에 증착된 제2 비정질 실리콘 층과, 상기 제2 비정질 실리콘 층의 제1 또는 제2 측부분중 하나에 증착된 상기 드레인 전극, 및 상기 드레인 전극이 증착된 위에 상기부분과 다른 상기 제2 비정질 실리콘층의 일측부분에 증착된 상기 소스전극을 포함하며, 상기 드레인 전극 및 상기 소스 전극은 동일한 시간에 증착되며 동일한 포토리소그래피 단계에 의해 정의될 수 있다.
본 발명의 다른 그리고 또 다른 목적, 이점 및 특징은 첨부된 도면과 관련한 이하 설명을 통해 이해될 수 있으며, 동일한 부분은 동일한 참조번호가 주어진다.
도입부로, 이하에서 도 2a 및 도 2b를 고려한다. 둘다 기하학적으로 동일하고, 동일한 기판으로부터 이웃하는 TFT에 대한 임계이동 및 구동 전류 결과를 도시하지만, 두개는 동작 모드가 상당히 다르다. 도 2a는 Vg = +25V, Vd = +1V(소스는 접지됨)를 갖는 동작의 선형영역에서 제1 TFT를 도시한다. 도 2b는 Vg = Vd = +10V를 갖는 포화영역(saturation regime)에서 이웃하는 TFT를 도시한다. 도 2a의 TFT에 대해 대략 1.40㎂에서 시작하고 도 2b의 TFT에 대해 대략 1.55㎂에서 시작하는 이 전압들은 아주 유사한 드라이브 전류를 산출한다. 이 조건들은 명목상 동일한 디바이스에서 극적으로 상이한 임계 안정성을 야기하는 것이 명백하며, 즉, 실온에서 40,000초의 연속 응력(DC)후에 제1 TFT의 임계 이동(△VT)은 대략 4.0V인 반면에 제2 TFT의 항복전압 이동은 대략 0.25V정도이다. 안정성이 주요 관심인 경우에 주어진 전류를 구동하기 위해 더 확실하게 적절한 전압 범위가 있다는 것이 분명하다.
임계 불안정성이 SiNx게이트 절연체로의 반송파(cattoer)의 주입과 a-Si/SiNx 인터페이스에서의 약한 결합의 끊어짐 모두를 일으킬 수 있다는 것이 설정되어 있으므로(F.R. Libsch 및 J.Kanicki, Applied Physics Letters, Vol. 62, No.11, pp1286-1288), 어떤 메커니즘이 완전하게 완화될 수 없으므로 a-Si는 전류를 구동하기에 부적절하다는 견해가 있다. 입증된 TFT 전류 밀도가 적합한 OLED 밝기에 필요하기 때문에, a-Si 채널의 근접-인터페이스 영역의 붕괴(degradation)는 단순히 임계 이동 문제를 더 나쁘게 할 수 있는 것으로 추정된다. 후술될 단위 셀 TFTs 및 저장 캐패시터의 정확한 크기 결정(sizing)에 의해, OLED에 대한 전류 밀도 요건은 쉽게 충족될 것이다. 더욱이, 기대했던 것과는 달리, 충분히 양호한 품질의 PECVD의 경우, 포화에서의 TFT구동이 사실상 Vg의 임의의 실험치에 대해 선형 영역에서의 동일한 TFT구동보다 항복 전압이동에 대해 실제적으로 더 안정하다는 것이 도 3에 분명하게 도시한다. 도 3에서 Vg는 15V로 고정되며, 드레인 전압은 1V에서부터 15V까지 증가됨에 따라 안정성이 개선되는 경향이 있다. Vd = 1인 경우, 전류는 0.8㎂인 반면에 Vd = 15인 경우 전류는 8.0㎂라는 것을 알 수 있다. 전류밀도가 10배(10X) 증가함에도 불구하고, 임의의 주어진 시간에 △VT에서 2배이상의 감소를 보인다. 안정성의 2배개선은 도시된 바와 같이 100%에서부터 50%까지의 충격계수(duty cycle) 감소를 일으킨다. 그러므로, TFT 포화영역 바이어싱 및 충격계수는 a-Si AMOLED 설계의 중요한 고려사항이다.
게이트 전극과 드레인 전극 둘다에 인가된 전압의 범위와 지속시간을 동시에 조절함으로써 전류 구동 TFT의 이동이 없거나 거의 없다는 것을 AMOLED의 실제 구동 설계가 보증해야만 하다는 것을 전술한 결과로부터 결론지을 수 있다. 이는 효과적으로 최종결과(net result)가 이동 안정성의 최종적인 보상(net compensation)을 일으키는 게이트 바이어스의 범위 세트, 대응 드레인 바이어스 범위 및 적절한 파형 세트(즉, 각각에 대한 충격계수)을 정의할 것을 요구한다. 바이어스 범위 및 파형의 정확한 세트는 a-Si 및 SiNx 물질 특성에 따를 것이며, 따라서 이는 최적화되어야만 하고 공지된 막 증착조건이어야 한다. 이러한 설계가 가변적이라는 것은 도 4로부터 이해할 수 있다. 10V의 고정형 드레인 바이어스 및 0V에서부터 10V까지의 가변 게이트 바이어스(이 경우 둘다 DC전압)를 갖는 간단한 실험은 포화에서 TFT디퍼(deeper)를 구동함으로써 어떻게 부분적 보상이 간단히 달성될 수 있는지가 증명된다. 대략 50㎁에서부터 1.5㎂(그레이 스케일)이상까지의 유용한 구동전류의세트는 3V에서부터 10V까지의 게이트 바이어스에 대해 존재하며, 대략 4V보다 적은 전압 Vg에 대한 임계이동은 네거티브라는 것을 알 수 있다. 일반적으로, 다양한 픽셀 크기 설계를 고려하기 위해, 영역으로 정규화된 픽셀전류가 더 유용할 것이다. 일반적으로, 유용한 픽셀 전류 밀도는 20㎃/㎤보다 적다. NTSC타입 어플리케이션의 경우, 패널 바이어스 조건을 패널 수명(lifetime)에 걸쳐 미드-그레이(mid-gray)로 평균화할 것을 예상하므로, 타겟 전류 레벨에서 제로 이동하기 위해 신호의 적절한 집합을 선택할 수 있다.
실험 결과
발명자들에 의해 포화에서의 a-Si TFTs 구동은 선형 영역(전형적으로 0.1 내지 1.0V 작은 Vd)에서 구동할 때보다 주어진 Vg에 대해 적은 임계 이동을 나타낸다는 것이 실험적으로 판단되었다. 이는 일반적으로 사실이라는 것이 확인되었으며, 조합물 SiOx/SiNx 게이트 절연체(GI)를 이용하는 디바이스뿐만 아니라 많은 단일 PECVD 게이트 절연체 물질 조합으로 입증된다. 채널에서의 전류는 보통 Vd = Vg의 경우보다 더 큰 크기순이라는 사실에도 불구하고, 일반적으로 모든 SiNx게이트 절연체는 선형 영역에서 일으키는 포화에서 2분의 1의 이동을 나타낸다. 사실상, Vd가 0에서부터 Vg까지, 그리고 한계를 넘어서도 증가됨에 따라, 주어진 디바이스에 대한 임계 안정성의 지속적 개선이 있다는 것이 쉽게 판단된다. AMOLED로부터 꾸불꾸불한 드라이버 TFT(seroentine driver TFT)에 대한 경향이 도 3에 도시된다. 로그-로그 플롯(plot)dms 증가하는 Vd에 대한 기울기에서 급격한 변화는 없지만, 일정한 프리팩터(constant prefactor)에서의 분명한 감소가 있으며, 크기 순서로상승하는 최종결과는 특정 △VT를 제공하기 위해 요구된 응력 시간에 차이가 있다.
이익의 크기는 약간의 연산을 필요로 하지만, 실험적 상태는 전체적으로 기대했었던 것이라는 것을 인식하는데 오래 걸리지는 않는다. 임계 이동 모델은 사전팩터 V0는 게이트 구동으로 가정되는 식 1에 나타난 형태, 또는 응력전의 디바이스의 초기 임계치와 같은 VT0를 갖는 V0~ (Vg -VT0)형태를 취한다.
(1)
조건 Vd≪Vg(예를 들면, Vs = 0, Vd = 0.1V, Vg 〉5)는 응력 실험동안 충족되며, 게이트 절연체를 통한 필드(field)는 본질적으로 소스에서 드레인까지서 균일하고, 식 1이 바로 적용될 수 있다. 그러나, Vd가 증가됨에 따라, 드레인 V(y) = Vd에서부터 소스 V(y) = Vs까지 채널 V(y)를 따라 전압 강하(voltage drop)을 고려해야만 하고, 식 1에서의 일정한 사전팩터를 함수〔Vg - VTO- V(y)〕, 0으로 대체함으로써 모델에 통합한다. 계산은 세부분에서 일어난다. 첫째 소스에서부터 드레인까지의 초기 포텐셜 분포는 식 2에서 주어진 표준 길이의 채널 추정치(standard long channel approximation)에 의하여 Id@t=0을 포함하는 초기 조건을 이용하여 계산된다. V(y)에 대한 다항식(polynomial form)을 가정하는 것이 유용하며 원하는
(2)
의 정확성이 달성될 때까지 시종 일관된 반복인자(self-consistentiteration)에 의해 처리된다. 시작 D/S채널 포텐셜을 이용하여 계산된 위치-의존 "구동력(driving force)" 포텐셜의 집단은 도 5에 주어진다. 시뮬레이션의 두번째 부분에서, 시작하는 프리팩터 프로파일(profile)은 식(1)로 피드백되며, Id의 수치적 계산은 로그적 시간단계 간격을 이용하여 초기화된다. 각각의 이동 재연산 후에, 프리팩터는 채널에 따라 임의의 지점에서 변화하며 식 2의 수치적 적분은 비례적으로 Id를 감소시킴으로써 그 상수값 아래로 조절되어야만하는(scaled down) Vd에 대한 값을 산출한다. 이 시물레이션 결과로 생기는 것은 Id붕괴 곡선(Id decay curve)이다. 이 실시예들은 도 6a에 도시된다. 시뮬레이션의 마지막 부분에서, 효과적인 임계 이동 △VT는 공통 게이트 필드(즉, Vd ≪ Vg에 대한 기본 모델)에서 Id붕괴 곡선을 시뮬레이션된 곡선과 비교함으로써 계산된다. 이는 원래의 포텐셜 강하와 공통점이 있는 디바이스를 통해 임계 이동 프로파일을 남기면서, 소스에서부터 드레인까지의 채널길이의 각각의 엘리먼트는 양을 줄임으로써 이동할 수 있기 때문에 필요하다. 그러므로, 전류에 따라 "통합된" 이동을 계산해야만 한다. Vd의 함수로써 효과적인 임계 이동의 예들은 도 6b에 도시된다.
D/S 포텐셜을 고려하는 변경된 이론을 이용하는 시뮬레이션된 전류 곡선(실선) 및 데이터 전류 곡선(점)은 도 6a 및 도 6b에 도시된다. 도 6a 및 도 6b 각각은 TFT가 선형 영역(1)(예를 들면, Vd = 1인 경우, Vg = 10V)과 포화영역(2)(예를 들면, Vd = Vg = 10V)에서 바이어스되면 생성할 수 있는 효과적인 TFT 임계전압 이동에 대응하는 두개의 다른 바이어스 조건을 도시하며, 응력은 채널에 따라 GI어디나 걸친 균일한 구동 필드이다. 곡선의 두개의 세트들 사이의 차이는 Vd가 Vg에 접근함으로써 달성되는 안정성에서의 상대적인 개선을 나타낸다.
포화에 접근하는 Vd에 대해 시뮬레이션된 효과적인 임계 이동은 도 6b에 도시된다. 붕괴 파라미터 β 및 τ는 도 3에 도시된 Vd = 1 데이터 곡선으로부터 추출된다. 도면들의 대조는 게이트 절연막의 부가적인 영향을 도시한다. 도 6a는 제1 비정질 실리콘층의 증착전에 하나의 비정질 SiNx층으로 구성된 GI막을 갖는 TFT에 대한 시간대 임계전압 결과를 도시한다. 도 6b는 제1 비정질 실리콘 층의 증착전에 제2 비정질 SiNx층에 후속된 게이트 전극에 배치된 제1 비정질 SiOx층으로 이루어진 GI막을 갖는 TFT에 대한 시간대 임계 전압 결과를 도시한다.
이 경우, 채널 필드가 완전하게 드레인 가까이에서 충돌하므로, 일단 포화에 도달되면 이동을 미리 계산할 수 없으며, 이는 Vd가 더 증가됨에 따라 드레인으로부터 핀치-오프 포인트(pinch-off point)가 얼마나 빨리 이동하는지를 계산하기 위해 다른 변경을 요구한다. 그럼에도, 경계조건은 드레인인 가까운 게이트 절연체를 통과하는 필드가 사실상 종래의 핀치-오프 포인트까지 반대로 되어(reverse) 한다는 것을 가리키며, 이는 드레인 가까이에서 a-Si의 붕괴가 더이상 일어나지 않는 한 TFT디퍼를 포화로 구동하는 이점만 있다는 것을 보장한다. 폴리-Si TFT의 드레인에 가까이의 큰 필드가 불안정한 문제를 야기하는 것으로 알려져 있으므로, 이것은 아마도 s-Si는 폴리-Si에 대해 통한 이점을 갖는 영역이라는 것을 나타낸다. 도 3의 데이터에서 처음 나타난, 전술한 도 6a 및 도 6b에서 입증되었던 하나의 최종 관찰되는은 Vd가 증가되지만 전체 곡선은 강하되는, 즉, "효율적인" 프리팩터가낮아짐에 따라 로그-로그 플롯에서의 시간대 효율적인 임계 이동에 대한 기울기가 적절하게 변화하지는 않는다. 전술한 시뮬레이팅된 조건(Vg = 15, VT0=2)의 경우, Vd는 작은 값에서부터 5, 8, 및 11.5V까지 각각 증가됨에 따라, 프리팩터가 자기의 본래값에 대해 80%, 68% 및 54%로 감소된다는 것을 알게된다. 이경향은 Vd = Vg에 대한 임의의 시간에서의 이동이 Vd ≪ Vg일때 그 값의 절반보다도 약간 더 적다는 실험적 관찰을 입증한다.
효율적인 △VT프리팩터의 감소는 고온 BTS를 이용하는 이동을 가속함으로써 TFT의 수명을 통해 정확히 보존한다. 도 7은 75℃에서의 포화에서 구동 TFT의 안정한 효과를 도시한다. Vg = 10V의 고정된 게이트 바이어스에 대해 Vd가 1에서부터 10 내지 15V까지 각각 증가됨에 따라 효율적인 프리 팩터가 어떻게 감소하는지에 주목한다. 모든 다른 이동 모델 파라미터들은 상수로 간주한다. 75℃에서의 가속화된 이동 결과는 도 7에 나타난대로 TFT의 수명을 통해 보존하는 포화드라이브의 이익을 도시한다.
DC 및 AC응력에 따라 예측된(projected) a-Si TFT 수명 : 동작(operatinal) 윈도우를 찾음
a-Si가능성(feasibility)에 대한 질문의 핵심은 기본적인 변화, 예를 들면, 제어하에서의 모든 파라미터 즉, PECVD물질 특성, 최대 바이어스 값, 충격계수 및 보상을 포함할 수 있는 구동 설계를 이용하는 적용가능한 안정성 윈도우를 구축하는데 있다. "표준" TFT SiNx 게이트 절연체 특성의 경우, 약 10V이하의 게이트 전압은 수용할 수 없는 큰 이동을 야기한다는 것이 빨리 판단되었다. 예를 들면, 도 6a 및 도 6b에서 TFT의 Vg = 15V, Vd = 11.5V 시뮬레이션은 단지 27시간후에 그 시작값의 80%까지 그리고 투영된 440시간에서의 50%까지의 ON전류 붕괴를 도시한다. 이러한 이유로, 더 낮은 게이트 바이어스 영역에서의 효과에 집중하기 시작했고, 여기서 ON전류는 OLEDs를 밝게 구동하기에 보다 더 적합하다.
테이블 Ⅰ은, 전력 법칙에 근거한 추정된 실온 수명은 다양한 다른 GI 방법, GI두께, 바이어스 전압 및 충격계수에 대한 TFT데이터에 적합하다는 것을 나타낸다(초기값의 2분의 1의 도달하는 포화 구동전류에 대한 시간에서 순간적인 시간으로 정의됨). 간단한 전력 법칙 접합물(power law fits), 즉, 로그-로그 플롯에서 선형이라는 점에서 투영된 수명시간이 보존적이라는 것에 주목한다. △VT가 대략 Vg의 10%이상 증가할(grow) 때 경계조건은 아래쪽으로 두드러지게 구부러지기 시작하는 로그-로그 곡선을 요구한다는 것을 이론으로부터 알수 있다(고온 실험에 의해 입증됨). 바꾸어 말하면, 시간이 감소하는 것으로 알려진 초기 이동률에 따라 반-수명을 추정한다. 이 방법으로, 그들의 특정 조건에 대한 상한치로써 예측된 시간을 고려할 수 있다.
테이블 Ⅰ
(다양한 TFT와 바이어스 조건에 대해 투영된 전휴 반-수명)
*는 AC 저레벨이 보상(compensation) 연구를 위해 0 대신 -2V에서 설정되었다는 것을 가리킨다.
많은 플레이트상에서 데이터가 수집되지만, 테이블 Ⅰ은 특히 세개에 대한 수집을 도시한다. 플레이트 4306는 "표준" TEL PECVD SiNx를 이용하여 증착된 두꺼운 게이트 절연체를 구비했으며, 플레이트 4492는 H2희석에 이용된 더 얇은 TEL SiNx GI를 구비했으며, 플레이트 4668은 모든 발저스 카이(Balzers Kai) PECVD 물질과 그들 모두 중 가장 얇은 GI SiNx를 구비했다. 시작 ON 전류, Id0은 W/L = 100/7을 갖는 드라이버 TFTs에 대해 특정되고, 동일한 드라이버 TFTs는 40mmAMOLED 디스플레이에 이용된다. 구동 전류 1.0㎂ 각각은 실제 디스프레이에서 대략 9㎃/㎤의 픽셀 전류 밀도에 대응하므로, 시험 조건이 ZRL데이터에 따른 양호한 AMOLED 밝기를 달성하기에 보다 충분하다. 일부 엔트리들은 DC데이터보다 오히려 60㎐/50% 듀티 데이터(duty data)에 대응한다.
그렇지 않았다면 주목되지 않았을, AC 저레벨은 0볼트이다. 상당히 명확한 몇몇 경향들이 있다. 1)AC동작은 동일한 바이어스 조건에 대한 DC 동작보다 더 큰 안정성을 나타내며, 2)더 두꺼운 GI(즉, GI를 통과하는 더 낮은 최대 전기장)는 동일한 바이어스 조건에 대해 더 큰 안정성을 나타내며, 3) 더 낮은 게이트 바이어스(예를 들면, GI를 통과하는 더 낮은 최대 전기장)는 주어진 게이트 절연체 두께에 대해 더 큰 안정성을 나타내며, 4)AC동작부분 동안 제로 전압 바이어스를 대체하는 낮은 음의 게이트 바이어스는 더 낮은 TFT임계 전압 이동을 나타낼 수 있다. 이 모든 결과는 임계 전압 이동 모델내에 포함된 기본적인 추정치와 일치한다. 더욱이, 데이터의 경향은 작동 윈도우를 정의 할 수 있다는 것을 제안하며, 여기서, a-Si TFTs는 요구된 AMOLED 구동 전류를 제공하기에 충분할 것이며, 동일한 시간에 TV어플리케이션에 대한 안정성을 제공하기에 충분할 것이다. 이러한 낙관적인 주장을 하기 위한 많은 이유가 있다. 첫째, 테이블 Ⅰ에서의 데이터는 100%에서부터 50%까지의 충격계수를 감소시킴으로써 찾아진 반-수명 개선이 단순히 선형이 아니라는 것을 도시하며, 데이터는 동일한 바이어스 조건에 대해 거의 3개에서 8개까지의 팩터로부터 수명에서의 증가를 나타낸다. 드라이버 TFT의 적절한 설계에 의해 감소시키기 위해 허용된 밝기는 50%까지만 감소될 것으로 예측되므로,수명 개선에 이점이 있다. 또한 하나는 OLED물질 효율성이 시간에 따라 증가한다는 것과, 충격계수에서의 추가적인 감소는 수명의 다른 초선형(superlinear) 개선으로 귀결된다는 것에 주목할 수 있다. 낙관적인 다른 이유는 텔레비전 어플리케션에 대한 것인데, 전체 디스플레이는 10V의 데이터(드라이버 TFT의 Vg)에 의해 주어진 "전부 온(full on)"상태에서보다 일부 미드그레이 레벨을 평균화해야만 하므로, 대략 1600시간에서부터 2500시간까지의 50%의 충격계수 수명 범위는 가장 나쁜 경우(모든 픽셀 전부 온)로, 일반적인 시나리오는 아니다. 이 관점에서 4000시간에 더 가까운 긴 시간의 일부가 더 합리적이다.
그러나 a-Si기술이 실행가능하다는 것을 예측할 수 있는 강력한 이유가 더 있으며, 이는 입증한 바대로, 응력하에서 모든 게이트 절연체가 동일한 방식으로 동작하지는 않는다는 사실때문인데, 밝혀진 바와 같이, SiOx/SiNx의 화합물 GI스택은 GI스택에 증착된 순 SiNx과 일부 두드러진 차이를 나타낸다. 동일한 선형 및 포화 바이어스 조건하에서도 6a 및 도 6b는 각각 모든 SiNx GI TFT 및 SiOx/SiNx GI TFT를 도시한다. 선형 영역에서(예를 들면, Vd = 1V, Vg = 10V곡선) 두 디바이스들 모두는 공통 제어 메커니즘뿐 아니라 동일한 파라미터를 제안하면서 시간에 따라 거의 동일한 이동을 나타낸다. 그러나, 포화에서(예를 들면, Vg = Vd = 10V곡선) 단지 순SiNx가 증착된 GI스택 디바이스는 변경된 모델에 따르며, SiOx/SiNx GI 디바이스는 어떤 강한 보상 메커니즘을 제안하는 완전하게 다른 동작으로 작동한다는 것을 나타낸다.
도 8에는 다양한 바이어스 조건 하의 35℃에서 SiOx/SiNx GI TFTs에서의AC/DC 결과가 도시된다. 실제 패널 동작(미드그레이에서의 평균)동안 온도의 10℃상승은 아마도 상한값으로 고려될 것이다. SiOx/SiNx GI TFTs에서의 기록 데이터는 음의 게이트 바이어스 보상이 디바이스들에서 안정성을 더 강화할 것 이라는 것을 나타낸다. 약 600시간 걸리는 이 데이터들은 초기에 개략적으로 설명된 일부의 이유들을 상당히 지지한다.
첫째, 충격계수를 반으로 자르면 2개이상의 팩터(본 건에서 3 내지 4개)에 의해 임계 전압을 줄이는 단일층 SiNx 증착형 GI TFTs에서 나타나는 추세와 일치한다. 둘째, 그들이 실온이상의서 대략 10℃에서 취해지며, "전부 온(full on)"동작에 대응하는 절대적으로 높은 바이어스값에서만 AMOLED 디스플레이의 주목할만한 가열 효과를 나타내므로 상한가라는 것을 확신하며, 이러한 크기의 전체 화상에 대한 가열양, 구동을 평균화된 미드그레이를 기대하지는 않는다. 세째. OLED물질과 a-Si TFT 둘다는 양의 온도 계수를 가지며, 실제 디스플레이에서의 밝기에서 사실상 주목할만한 증가가 있을 것이라는 것은 데이터 전압을 제한하기 위해 임의의 자동 밝기 피드백 조절없이 이 양으로 온도를 증가시키기 시작한다. 이는 일반적으로 AMOLED 디스플레이의 최대 밝기 및 수명을 검사하고 구체화할때 고려되어야할 중요한 문제이다. 끝으로, SiOx/SiNx게이트 절연체에서 전하 보상 동작에 대한 풍부한 데이터는 데이터 또는 프로젝션을 넘는 백플레인을 제안한다. 이러한 보상은 도 9에 도시된 밴드 다이어그램을 참조하여 충분히 이해될 것이다.
도 9에 도시된 바와 같이, 조합물 SiOx/SiNx게이트 절연체의 밴드 다이어그램은 SiOx에 관련한 SiNx전기장의 감소, a-Si로부터 SiNx로의 전자 주입, 및 SiOx를 통해 이동하는 양전하를 도시한다. SiOx에 관련한 PECVD SiNx의 고유전상수(대략 7대 대략 4.5)때문에, 다른 게이트 전압은 SiNx보다 SiOx를 통해 강하하므로, GI의 SiNx부분을 통한 전기장은 비교적 줄어든다(SiNx에서의 전자의 구동 주입 및 트래핑을 알고 있음). 이는 그 자체가 분명히 이익이지만, 실제 강한 조합 동작을 도시하는 데이터는 반대 사인(sign) 전하 반송파(때때로 어떤 초기 시간주기통해 음의 임계 전압 이동을 일으킴)의 대처(competing) 메카니즘은 GI의 SiOx측에서 동작해야만한다는 것을 지시한다. 풀-프랭켈(Poolw-Frenkel) 메커니즘을 통해 SiNx를 지나 전자가 호핑(hop)하는 동일한 방식으로 SiOx에서의 트랩 사이트(trap site)를 통해 홀이 호핑(hop)한다는 것을 명시적으로 제안하지는 않았다 하더라도, 도면은 보상이 일어날 수 있다는 것을 나타내는 것으로 해석된다. 제안된 AMOLED 음의 게이트 펄스 보상 드라이브 설계에 가장 잘 구현되어 있으므로(bode), 가능한한 많이 이 상태를 이해하고 이용하는 것이 의무이다.
SiNx층으로의 전자 주입을 제한함으로써 도 9에서 이해될 수 있는 TFT임계 전압 이동을 줄이는데 있어 추가적인 개선점은, 비정질 실리콘 층에 인접한 SiNx층의 영역에서 낮은 인터페이스 및 벌크 상태를 나타내는 양질의 SiNx막이 제공된다는 것이다. 실시한 바와 같이, 비정질 실리콘 TFT 채널에 인접한 게이트 인터페이스 막을 제외하고 동일하게 처리된 막을 갖는 TFT의 측단면도는 질이 낮은 게이트 층 인터페이스막(예를 들면, SVD SiOx)과, 양질의 게이트 층 인터페이스 막(예를 들면, CVD SiNx)을 갖도록 도 10a 및 도 10b에 각각 도시된다.
1000 내지 1050에 각각 대응하는 도 11b 및 도 11d의 일정한 게이트 바이어스 응력시간의 함수로써 게이트 전압특성대 TFT 소스전류를 비교하면, 게이트 전압 특성 이동대 소스 전류에 비례하는 임계 전압 이동은ㅇ 1050에 비해 1000에 대해 대략 세개의 더 큰 팩터이다. 다른 실시예에 따라, 1000 내지 1050에 각각 대응하는 도 11a 및 도 11b의 전류에서의 소스대 드레인의 정규화된 시간 의존성 역시 대략 전류에서의 세개의 더 큰 감소율 팩터를 도시한다.
도 9에서 이해될 수 있는 TFT임계 전압 이동 감소 또는 전류에서의 감소율을 줄이는 또 다른 개선은 SiNx층으로의 전자주입의 임계 전압 이동 효과와 SiOx막으로 홀 주입의 역 공극율 임계 전압 이동 효과와 매치시키는(matching) 것이다. 실시한 바와 같이, 게이트 전극에 인접한 게이트 인터페이스 막을 제외하고 동일하게 처리된 막을 갖는 TFT의 측단면도는 홀 주입을 허용하는 SiOx막(예를 들면, 저온, 전압 CVD SiOx)과, 양호한 홀 차단 SiOx층(예를 들면, 저온, 저압 CVD SiOx)으로 도 12a 및 도 12b에서 각각 도시된다.
1250 내지 1200에 각각 대응하는 도 13 및 도 14의 전류에서 소스대 드레인의 정규화된 시간 의존도를 비교하면, 전류 이동에 비례하는 임계 전압 이동은 1200에 비해 1250의 경우에 더 적은 것이 분명하다. 80℃의 상승된 온도, 25V에서 일정한 게이트 바이어스 응력에 대해 50,000초후의 전류 감소에서의 차이는 대략 1200에 대한 세개이상의 감소 팩터대 1250에 대한 두개의 감소팩터이다.
도 15a는 Mo게이트 전극에 근접한 도 12b의 TFT 측단면도(예를 들면, 저온, 저압 SiOx층)에 대한 응력시간대 인터페이스에서의 전하 트래핑(사각형)과 벌크 절연체 전하 트래핑(원)으로 이루어진 전체 임계 전압 이동(다이아몬드)을 정량화하는 그래프이다.
도 15b는 Mo게이트 전극에 근접한 도 12a의 TFT 측단면도(예를 들면, 고온, 고압 SiOx층)에 대한 응력시간대 인터페이스에서의 전하 트래핑(사각형) 및 벌크 절연체 전하 트래핑(원)으로 이루어진 전체 항복 전압 이동(다이아모드)을 정량화하는 그래프이다.
본 발명에 따른 몇몇 실시예가 도시되어 설명되어 있지만, 당업자들에 분명한 다수의 변경을 할 수 있다는 것이 분명하게 이해된다. 그러므로, 도시 및 설명된 상세한 설명에 제한되지 않으며 첨부된 청구항의 범주 내에 있는 모든 변경 및 수정을 도시할 수 있다.
비정질-Si TFT 채널에 인접한 게이트 인터페이스(<500A)는 (10A)CVD SiOx(위) 또는 (10B)(CVD SiNy(아래) 중 하나라는 것을 예측하는 동일 처리된 막을 갖는 TFT의 측단면도
Claims (9)
- 유기 발광 다이오드에 전류를 제공하기 위한 회로에 있어서,상기 유기 발광 다이오드에 제공되는 상기 전류가 통과하는 게이트 전극과 드레인 전극을 갖는 비정질 실리콘 전계효과 트랜지스터(amorphous silicon field effect transistor), 및대략 1V보다 적은 임계 전압 이동(threshold voltage shift)을 유지하기 위해 상기 게이트 전극과 상기 드레인 전극 사이의 바이어스(bias)를 조절하기 위한 컨트롤러(controller)를 포함하는 회로.
- 제1항에 있어서,상기 유기 발광 다이오드는 능동 매트릭스내의 구성요소인 회로.
- 제1항에 있어서, 상기 바이어스는상기 게이트 전극 및 상기 드레인 전극 사이에 인가된 전압 범위와, 상기 게이트 전극과 상기 드레인 전극 사이에서 인가된 전압 지속시간으로 이루어진 그룹에서 선택된 조건인 회로.
- 제3항에 있어서,상기 게이트 전극과 상기 드레인 전극 사이에 인가된 상기 전압 범위는 대략 3V 내지 20V 사이의 범위인 회로.
- 제3항에 있어서,상기 게이트 전극과 상기 드레인 전극 사이에 전압을 인가하기 위한 상기 지속시간 범위는 상기 프레임시간의 대략 1% 내지 99.9% 사이인 회로.
- 제1항에 있어서,상기 전류는 대략 10㎁에서부터 10㎂까지의 범위인 회로.
- 제1항에 있어서,상기 전계 효과 트랜지스터는 박막 트랜지스터(thin film transistor)인 회로.
- 제1항에 있어서, 상기 전계 효과 트랜지스터는기판과,상기 기판의 표면상에 증착된 상기 게이트 전극과,상기 게이트 전극에 증착된 제1 비정질 SiOx층과,상기 제1 비정질 SiOx층의 적어도 일부분에 증착된 제2 비정질 SiOx 또는 SiNx층과,상기 제2 비정질 SiOx 또는 SiNx층에 증착된 제1 비정질 실리콘 층과,상기 제1 비정질 실리콘 층의 적어도 일부분에 증착된 제3 비정질 SiNx층과,상기 제3 비정질 SiNx층의 제1 및 제2측 부분에 증착된 제2 비정질 실리콘층과,상기 제2 비정질 실리콘층의 상기 제1 또는 제2측 부분중 어느 하나에 증착된 상기 드레인 전극과,상기 드레인 전극이 증착된 상기 측부분을 제외한 다른 상기 제2 비정질 실리콘 층의 상기 측부분상에 증착된 소스 전극을 포함하는 회로.
- 전계 효과 트랜지스터에 있어서,기판과,상기 기판의 표면 위에 증착된 게이트 전극과,상기 게이트 전극위에 증착된 제1 비정질 SiOx층과,상기 제1 비정질 SiOx층의 적어도 일부분위에 증착된 제2 비정질 SiOx 또는 SiNx층과,상기 제2 비정질 SiOx 또는 SiNx층 위에 증착된 제1 비정질 실리콘 층과,상기 제1 비정질 실리콘층의 적어도 일부분 위에 증착된 제3 비정질 SiNx층과,상기 제3 비정질 SiNx층의 제1 및 제2측부분 위에 증착된 제2 비정질 실리콘층과,상기 제2 비정질 실리콘층의 상기 제1 또는 제2 측부분중 하나에 증착된 드레인 전극과,상기 드레인 전극이 증착된 상기 측부분을 제외한 다른 상기 제2 비정질 실리콘 층의 상기 측부분에 증착된 소스 전극을 포함하는 전계효과 트랜지스터.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33191801P | 2001-11-20 | 2001-11-20 | |
| US60/331,918 | 2001-11-20 | ||
| PCT/US2002/037296 WO2003050892A1 (en) | 2001-11-20 | 2002-11-20 | Active matrix organic light-emitting-diodes with amorphous silicon transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040063111A true KR20040063111A (ko) | 2004-07-12 |
| KR100609308B1 KR100609308B1 (ko) | 2006-08-08 |
Family
ID=23295915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047001572A KR100609308B1 (ko) | 2001-11-20 | 2002-11-20 | 비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6872974B2 (ko) |
| JP (1) | JP2005512297A (ko) |
| KR (1) | KR100609308B1 (ko) |
| CN (1) | CN100568570C (ko) |
| AU (1) | AU2002352830A1 (ko) |
| WO (1) | WO2003050892A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7965263B2 (en) | 2006-04-04 | 2011-06-21 | Samsung Electronics Co., Ltd. | Display device and driving method thereof |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933529B2 (en) | 2002-07-11 | 2005-08-23 | Lg. Philips Lcd Co., Ltd. | Active matrix type organic light emitting diode device and thin film transistor thereof |
| TW565944B (en) * | 2002-10-09 | 2003-12-11 | Toppoly Optoelectronics Corp | Method of forming a low temperature polysilicon thin film transistor |
| US6710409B1 (en) * | 2002-10-15 | 2004-03-23 | Matrix Semiconductor, Inc. | Inverted staggered thin film transistor with etch stop layer and method of making same |
| TW588565B (en) * | 2002-10-31 | 2004-05-21 | Au Optronics Corp | Active matrix organic light emitting diode and method of manufacturing the same |
| JP2006509232A (ja) * | 2002-12-04 | 2006-03-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 有機ｌｅｄディスプレイ装置及びそのような装置を駆動するための方法 |
| JP4482287B2 (ja) * | 2003-05-16 | 2010-06-16 | 奇美電子股▲ふん▼有限公司 | アクティブマトリックス型の画像表示装置 |
| US7495272B2 (en) * | 2003-10-06 | 2009-02-24 | Semiconductor Energy Labortaory Co., Ltd. | Semiconductor device having photo sensor element and amplifier circuit |
| JP4573091B2 (ja) * | 2003-10-31 | 2010-11-04 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法、ならびに表示装置およびその製造方法 |
| JP4674287B2 (ja) * | 2003-12-12 | 2011-04-20 | 奇美電子股▲ふん▼有限公司 | 画像表示装置 |
| US7397448B2 (en) * | 2004-07-16 | 2008-07-08 | E.I. Du Pont De Nemours And Company | Circuits including parallel conduction paths and methods of operating an electronic device including parallel conduction paths |
| US7317433B2 (en) * | 2004-07-16 | 2008-01-08 | E.I. Du Pont De Nemours And Company | Circuit for driving an electronic component and method of operating an electronic device having the circuit |
| CN100388342C (zh) * | 2005-06-06 | 2008-05-14 | 友达光电股份有限公司 | 主动式显示器的驱动方法 |
| US20080315942A1 (en) * | 2007-06-20 | 2008-12-25 | Advantech Global, Ltd | Vt Stabilization of TFT's In OLED Backplanes |
| JP5414161B2 (ja) * | 2007-08-10 | 2014-02-12 | キヤノン株式会社 | 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法 |
| US8098536B2 (en) | 2008-01-24 | 2012-01-17 | International Business Machines Corporation | Self-repair integrated circuit and repair method |
| WO2010082479A1 (ja) * | 2009-01-19 | 2010-07-22 | パナソニック株式会社 | 画像表示装置および画像表示方法 |
| KR102026196B1 (ko) * | 2013-06-28 | 2019-11-04 | 엘지디스플레이 주식회사 | 유기전계 발광표시장치 및 이의 구동방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JPH03278466A (ja) * | 1990-03-27 | 1991-12-10 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| US5132745A (en) * | 1990-10-05 | 1992-07-21 | General Electric Company | Thin film transistor having an improved gate structure and gate coverage by the gate dielectric |
| JPH06347753A (ja) * | 1993-04-30 | 1994-12-22 | Prime View Hk Ltd | アモルファス・シリコン薄膜トランジスタ装置の閾値電圧を回復するための方法と装置 |
| US5684555A (en) * | 1994-12-19 | 1997-11-04 | Kabushiki Kaisha Toshiba | Liquid crystal display panel |
| KR100225098B1 (ko) * | 1996-07-02 | 1999-10-15 | 구자홍 | 박막트랜지스터의 제조방법 |
| US5952789A (en) * | 1997-04-14 | 1999-09-14 | Sarnoff Corporation | Active matrix organic light emitting diode (amoled) display pixel structure and data load/illuminate circuit therefor |
| US6229506B1 (en) * | 1997-04-23 | 2001-05-08 | Sarnoff Corporation | Active matrix light emitting diode pixel structure and concomitant method |
| US6023259A (en) * | 1997-07-11 | 2000-02-08 | Fed Corporation | OLED active matrix using a single transistor current mode pixel design |
| US6229508B1 (en) * | 1997-09-29 | 2001-05-08 | Sarnoff Corporation | Active matrix light emitting diode pixel structure and concomitant method |
| JP2001284592A (ja) * | 2000-03-29 | 2001-10-12 | Sony Corp | 薄膜半導体装置及びその駆動方法 |
-
2002
- 2002-11-20 KR KR1020047001572A patent/KR100609308B1/ko not_active IP Right Cessation
- 2002-11-20 AU AU2002352830A patent/AU2002352830A1/en not_active Abandoned
- 2002-11-20 WO PCT/US2002/037296 patent/WO2003050892A1/en active Application Filing
- 2002-11-20 US US10/300,548 patent/US6872974B2/en not_active Expired - Lifetime
- 2002-11-20 CN CNB028230124A patent/CN100568570C/zh not_active Expired - Fee Related
- 2002-11-20 JP JP2003551851A patent/JP2005512297A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7965263B2 (en) | 2006-04-04 | 2011-06-21 | Samsung Electronics Co., Ltd. | Display device and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100609308B1 (ko) | 2006-08-08 |
| CN100568570C (zh) | 2009-12-09 |
| JP2005512297A (ja) | 2005-04-28 |
| AU2002352830A1 (en) | 2003-06-23 |
| WO2003050892A1 (en) | 2003-06-19 |
| US6872974B2 (en) | 2005-03-29 |
| US20030094616A1 (en) | 2003-05-22 |
| CN1589506A (zh) | 2005-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100609308B1 (ko) | 비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 | |
| KR101152575B1 (ko) | 평판 표시 장치의 화소 회로 및 그의 구동 방법 | |
| US9041634B2 (en) | Pixel structure of organic light emitting diode and driving method thereof | |
| US8917224B2 (en) | Pixel unit circuit and OLED display apparatus | |
| US7616178B2 (en) | Driving device and driving method for a light emitting device, and a display panel and display device having the driving device | |
| US8531361B2 (en) | Organic light emitting diode display and method of driving the same | |
| US7091940B2 (en) | Organic light-emitting diode display | |
| TWI395181B (zh) | 薄膜電晶體電路、發光顯示設備及其驅動方法 | |
| KR101458373B1 (ko) | 유기전계 발광 디스플레이 장치 | |
| US7126593B2 (en) | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit | |
| WO2013035394A1 (ja) | アクティブ・マトリクス型表示装置 | |
| US20230112253A1 (en) | Light emitting display device and manufacturing method thereof | |
| US9460653B2 (en) | Flat panel display | |
| JPH0812924B2 (ja) | 非晶質シリコン薄膜電界効果トランジスタ | |
| JP2005031629A (ja) | 表示素子および表示装置 | |
| JPS6273671A (ja) | 非晶質シリコン薄膜電界効果トランジスタ | |
| KR100628918B1 (ko) | 유기발광소자의 구동방법 및 이를 이용한 표시장치 | |
| Lee et al. | New fraction time annealing method for improving organic light emitting diode current stability of hydorgenated amorphous silicon thin-film transistor based active matrix organic light emitting didode backplane | |
| KR100522904B1 (ko) | 능동 매트릭스 ｏｌｅｄ 디스플레이 디바이스에서 균일한영상을 발생시키기 위한 방법 및 장치 | |
| Park et al. | Drain Bias Dependent Threshold Voltage Shift of a-Si: H TFT Due to the Pulsed Stress | |
| Nahm et al. | A High-Voltage Hydrogenated Amorphous Silicon Thin-Film Transistor for Reflective Active-Matrix Cholesteric LCD | |
| KR20050122983A (ko) | 유기 발광 표시장치의 역바이어스 인가 방법 | |
| KR20130112741A (ko) | 능동행렬 디스플레이 패널을 위한 차동화소 | |
| JPS62252170A (ja) | 非晶質シリコン薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130709 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140710 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150708 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160714 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |