KR100609308B1 - 비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 - Google Patents
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Abstract
유기 발광 다이오드에 전류를 제공하기 위한 회로에 있어서, 상기 회로는 상기 유기 발광 다이오드에 제공되는 전류가 통하는 게이트 전극과 드레인 전극을 갖는 비정질 실리콘 전계 효과 트랜지스터(amorphous silicon field effect transister)(1000)(1050)(1200)(1250)와, 약 1V보다 적은 문턱 전압 이동을 유지하기 위해 게이트 전극과 드레인 전극 사이의 바이어스를 조절하기 위한 컨트롤러를 포함한다. 유기 발광 다이오드는 능동 매트릭스내의 바람직한 구성요소이다.
유기 발광 다이오드, 비정질 실리콘 전계 효과 트랜지스터
Description
본 발명은 2001년 11월 20일자로 출원된 미국 각 출원번호 제60/331,918호에 대한 우선이익을 주장한다.
본 발명은 일반적으로 비정질 실리콘 전계 효과 트랜지스터(FETs)에 대한 바이어스 조건 및 기하학적 구조물(geometrical structure)에 관한 것이다. 보다 구체적으로, 본 발명은 유기 발광 다이오드(organic light-emitting diode)에 전류를 직접 제공하는 픽셀내의 비정질 실리콘 FET 구조물과 시간에 따른 문턱 전압(threshold voltage)의 불안정성을 감소시키고 필요한 전류 및 그레이 스케일(gray scale)을 전달하기 위해 디바이스의 성능을 떨어뜨리지 않는 상기 FET의 바이어스 조건에 관한 것이다. 결과적인 FET디바이스와 바이어스 조건은 매트릭스 지정형 유기 발광 다이오드(matrix addressed organic light-emitting diode)에서 특히 유용하다.
상반되는 여러가지 가설에도 불구하고, 비정질 실리콘(a-Si) 기술이 능동 매트릭스 유기 발광 다이오드(active matrix organic light-emitting diode : AMOLED) 디스플레이의 픽셀 전류 구동 제한 조건을 충족시키기(meet)에 보다 더 적합하다는 것이 처음 확립되었다. AMLCD a-Si 백플레인과 친근한 산업분야에서 거의 독점적으로 기반을 둔 널리 알려진 지식은, 전류 구동 요건이 a-Si 박막 트랜지스터(TFT)를 이용하여 충족될 수 있다하더라도, OLED 엘리먼트에서 전류 구동의 임의의 손실이 밝기(luminance)의 손실을 직접적으로 야기하므로 이러한 디바이스의 공지된 문턱 불안정이 전압-프로그램형 능동 매트릭스 설계에 그들의 이용을 배제하는 반면, AMLCD에서는, TFT전류의 손실이 최종 전압에서의 변화보다 픽셀 캐패시턴스 충전 시간(㎲정도)에서의 증가만을 일으키므로, 밝기 수준(level)은 AMLCD에 대해 10V 만큼 큰 전압 이동에 대해서도 변화되지 않고 유지될 수 있다는 것을 제안한다.
그러나, AMOLED 디스플레이에서 전압 범위와 전류 구동 TFT의 구동 영역(drive regime)이 상당히 다르다는 것에 주목한다. 전형적인 하나의 TFT AMLCD 픽셀 회로 설계를 도시하는 도 1a와 두 개의 TFT AMLCD 픽셀을 도시하는 도 1b를 참조한다. 도 1a에서 픽셀 LC 캐패시턴스(pixel LC capacitance : CLC)와 저장 캐패시턴스(storage capacitance : Cs)의 병렬 조합의 충전 스위치로만 작용하는(serve) TFT를 고려한다. 이 스위치는 100/#R의 듀티 사이클(duty cycle)을 갖는데, 여기서 #R은 디스플레이내의 열(row)의 전체 개수이며, VGA 내지 SXGA의 픽셀 함량(pixel content)을 갖는 최근 가장 일반적으로 이용할 수 있는 설계의 경우에 통상적으로 640에서부터 1200까지의 범위를 갖는다. 60Hz 재생률(refresh rate)에서, 이는 26에서부터 14㎲까지 변동하는 스위칭 시간(switching time)에 대응한다. 2V에서부터 12V까지 변동하는(교대(alternating) 프레임에서는 거의 7V의 공통 전압에 대해 +5V 내지 -5V로 변동함) 적절한 데이터 전압 Vd를 기록하기 위해, 스위칭 TFT의 게이트 전압 Vg는 전형적으로 대략 -5V의 OFF 레벨에서부터 거의 +25V의 ON레벨까지 얻어진다. 이 시나리오에서, 스위칭 TFT는 픽셀이 충전할 때 Vg - Vth ＞ Vd를 갖는 선형 영역에서 항상 동작하며, Vd가 상수인 동안 스위칭 게이트 펄스가 온 또는 오프 변환될 때만 간략하게 포화(saturation) 상태가 되며, 여기서 Vth는 TFT 문턱전압이다.
AMOLED 디스플레이에서, 밝기 수준은 LC셀에 인가된 최종 전압 함수가 아니라 오히려 구동 TFT에 의해 공급된 전류 수준 함수이다(도 1b 참조). 스위치 TFT는 AMLCD단위 셀에서의 단일 TFT와 같은 동일한 방법으로 동작한다. 그러나, 데이터 전압은 전류 구동 트랜지스터의 게이트에 부착된 저장 캐패시터 상에 기록되며, AMOLED 디스플레이가 상업적으로 유용하도록 긴 작동 주기(즉, 프레임 시간의 양호한 부분)를 통해 안정하게 유지되어야 하는 것은 전류 구동 TFT의 문턱 안정성이다.
비정질 실리콘 TFT는 OLED를 구동하기 위해 매트리스 지정형 픽셀로의 집적에 필요한 성능을 갖지 않는다는 것이 본 기술분야에서 항상 믿어졌으며,(9월 25일-28일 플로리다 팜 비치, J.Kanicli 등에 의해, SID 20번째 IDRC pp354-358) 현재까지의 모든 견본품들과 제품들은 폴리-실리콘 TFT기술을 이용함으로써 이러한 믿음을 반영하고 있다.
본 발명자들은 문턱 전압 이동에 대항하기 위해 구체적으로 설계된(tailored) 다음의 새로운 구동 설계를 개발해왔고, 따라서 AMOLED을 위해 실용적인 a-Si기술을 이용한다. 본 발명에 의해 제공되는 것과 같이, 상기 AMOLED의 필요 조건을 충족하기 위해 비정질 실리콘 TFT를 제공함으로써, 고가의 폴리-Si TFT기술에 비해 더 저렴한 비정질 실리콘(a-Si) TFT 기술은 실질적으로 더 적은 제조 단가를 제공할 수 있다.
본 발명은 후술할 설명에서 명백하게 될 많은 추가적인 장점들을 또한 제공할 것이다.
본 발명은 유기 발광 다이오드에 전류를 직접 제공하는 픽셀내의 비정질 실리콘 FET구조물과 시간에 따른 문턱 전압의 불안정성을 감소시키고 필요한 전류 및 그레이 스케일을 전달하기 위해 디바이스의 성능을 떨어뜨리지 않는 상기 FET의 바이어스 조건에 관한 것이다. 그 결과적인 FET 디바이스와 바이어스 조건은 매트릭스 지정형 유기 발광 다이오드에서 특히 유용하다.
본 발명은 유기 발광 다이오드에 전류를 제공하기 위한 회로에 관한 것으로, 상기 회로는 (a)유기 발광 다이오드에 제공되는 전류가 통과하는 드레인 전극과 게이트 전극을 구비하는 비정질 실리콘 전계 효과 트랜지스터와, (b)시간에 걸친 대략 1V보다 적은 문턱 전압 이동을 유지하기 위해 게이트 전극과 드레인 전극사이의 바이어스를 조절하기 위한 컨트롤러를 포함한다. 상기 유기 발광 다이오드는 바람직하게는 능동 매트릭스내의 구성요소이다.
바이어스는 게이트 전극과 드레인 전극 사이에 인가된 전압 범위 및 게이트 전극과 드레인 전극 사이에서 인가된 전압의 지속시간(duration of voltage)(듀티 사이클)으로 이루어진 그룹으로부터 선택된 조건이다. 드레인 전극과 게이트 전극 사이에서 인가된 전압차(voltage difference)의 범위는 대략 -Vth 내지 20V사이의 범위이다. 게이트 전극과 드레인 전극 사이의 전압을 인가하기 위한 지속시간 범위는 프레임시간의 대략 1% 내지 99.9%사이이다.
평균 밝기(brightness)(약 50 내지 500Cd/m2의 범위)의 평균 분해능 AMOLED 디스플레이(즉, 약 75 내지 150 인치당 픽셀(pixel-per-inch:ppi))의 경우에, 전류는 바람직하게는 대략 10㎁에서부터 10㎂까지 범위에 있다. 전류는 OLED의 픽셀 충진 팩터(pixel fill factor)에 역비례하며, 밝기 듀티 사이클(즉, 온 시간 대 프레임 시간의 OLED조도의 비율이며, 100퍼센트로 곱해짐)에 역비례하며, 픽셀 영역에 비례하고, 유기 막 효율(organic film efficiency)에 역비례하고, 픽셀 밝기에 비례한다.
일반적으로 전계효과 트랜지스터는 박막 트랜지스터이다. 상기 전계효과 트랜지스터는 기판과, 상기 기판에 표면에 증착된 게이트 전극과, 상기 게이트 전극위에 증착된 제1 비정질 SiOx층과, 상기 제1 비정질 SiOx층의 적어도 일영역에 증착된 제2 비정질 SiOx층 또는 SiNx층과, 상기 제2 비정질 SiOx층 또는 SiNx층 위에 증착된 제1 비정질 실리콘 층과, 상기 제1 비정질 실리콘 층의 적어도 일부분에 증착된 제3 비정질 SiNx층과, 상기 제3 비정질 SiNx층의 제1 및 제2 측 부분상에 증착된 제2 비정질 실리콘 층과, 상기 제2 비정질 실리콘 층의 제1 또는 제2 측부분중 하나에 증착된 상기 드레인 전극, 및 상기 드레인 전극이 증착된 측부분 이외의 상기 제2 비정질 실리콘 층의 측부분에 증착된 상기 소스전극을 포함하는데, 상기 드레인 전극 및 상기 소스 전극은 동일한 시간에 증착되며 동일한 포토리소그래피 단계에 의해 정의될 수 있다.
본 발명의 다른 그리고 또 다른 목적, 이점 및 특징은 첨부된 도면과 관련한 이하 설명을 통해 이해될 수 있으며, 동일한 부분은 동일한 참조번호가 주어진다.
도 1a은 종래의 하나의 박막 트랜지스터(thin film transistor:TFT)능동 매트릭스 액정(active matrix liquid crystal: AMLCD) 픽셀을 도시한다.
도 1b는 종래의 두개의 박막트랜지스터 능동 매트릭스 유기 발광 다이오드 (active matrix organic light-emitting diode :AMOLED) 픽셀을 도시한다.
도 2a는 0초부터 40,000초까지의 응력 시간(stress time) 함수로서 게이트 바이어스 대 드레인 전류와, 선형 영역에서 구동된 50/7과 동일한 W/L을 갖는 TFT에 대한 시간 대 응력 전류(stress current)를 나타내는 그래프이다(Vg = 25V, Vd = 1V, Vs = 0V).
도 2b는 포화 영역(saturation area)에서 구동된 50/7과 동일한 W/L을 갖는 TFT에 대한 바이어스 대 드레인 전류와 시간대 응력 전류를 나타내는 그래프이다(Vg = Vd = 10V).
도 3a 및 3b는 각각 반로그(semilog) 도표 및 로그-로그 도표 둘다에 대해 고정된 Vg = 15V 및 Vs = 0V의 TFT 안정성을 도시하는 Vd의 함수로서 응력 시간대 문턱이동을 도시하는 그래프이다.
도 4는 TFT드레인 전류에 대한 게이트 바이어스 대 문턱 전압 이동 및 고정된 Vd = 10V(100% 듀티)에 대해 대응하는 문턱 전압 이동을 도시하는 그래프이다.
도 5는 상기 게이트 구동 프리팩터 대 상기 다양한 Vd 바이어스들을 위한 상기 TFT 채널 위치를 플로팅(plotting)하는 그래프이고, 여기서 채널 위치 0% 및 100%는 소스 대 채널 컨택트과 드레인 대 채널 컨택트에 각각 대응한다.
도 6a는 단일층 PECVD SiNx게이트 절연막에 대해 Vg= 10V의 바이어스 조건과 두개의 드레인 전압(Vd = 1V, Vd = 10V)에 대한 응력 시간대 TFT 문턱 전압 이동을 도시하는 그래프이다.
도 6b는 SiOx/SiNy 게이트 절연막의 이중층에 대해 Vg = 10V의 바이어스 조건 과, 두개의 드레인 전압(Vd = 1V, Vd = 10V)에 대한 응력 시간 대한 TFT 문턱 전압 이동을 도시하는 그래프이다.
도 7은 더 높은 온도에서도 TFT 포화영역에 게이트 구동 프리팩터 감소의 이익이 존재한다는 것을 나타내는 75℃에서의 가속된 바이어스 온도 응력을 도시하는 그래프이다.
도 8은 다양한 바이어스 조건에서 35℃에서의 AC/DC 결과를 나타내는 그래프이다. 히트 싱크(heat sinks) 및 강제적인 공기 이동(forced air movement)과 같은 열균일성 및 제거 관리가 이용된다고 가정하므로, 실제 패널 동작(미드그레이(midgray)에서의 평균)동안 온도가 일정하게 10℃ 상승한다는 것이 아마도 상한 제한으로 고려되어야만 할 것이다. SiOx/SiNy 게이트 절연체 TFT에서의 데이터는 음의 게이트 바이어스 보상(negative gate bias compensation)이 이러한 디바이스들에서의 안정성을 더 강화할 것이라는것을 나타낸다.
도 9는 SiOx에 상대적인 SiNx의 전계의 감소, a-Si로부터 SiNx로의 전자 주입, 및 SiOx를 통과하는 양전하를 도시하는 화합물 SiOx/SiNx 게이트 절연막의 밴드 다이어그램이다.
도 10a 및 10b는 a-Si TFT에 인접한 게이트 인터페이스 막이 (a)CVD SiOx(10a) 또는 (b)CVD SiNy(10b)중 어느 하나라는 것을 제외하고는 동일하게 처리된 막들을 가진 TFT의 단면도의 쌍이다.
삭제
도 11a 내지 도 11d는, 응력 시간의 함수로서의 소스 대 드레인 온 전류(on current)의 정규화된 시간 의존성(왼쪽)과, 도 10a - 10b의 TFT 측단면도에 각각 대응하는 CVD SiOx(도 11a- 11b) 또는 CVD SiNy(도 11c-11d)중 어느 하나의 a-Si TFT 채널에 인접한 게이트 절연 인터페이스를 포함하는 단면도를 갖는 두 개의 TFT에 대한 응력 시간대 TFT 문턱 전압 이동(오른쪽)을 나타내는 그래프이다.
도 12a는 Mo게이트 전극에 인접한 게이트 인터페이스 막이 고온, 고압 CVD SiOx라는 것을 제외하고 동일하게 처리된 막들을 갖는 TFT의 단면도이다.
도 12b는 Mo게이트 전극에 인접한 게이트 인터페이스 막이 저온, 저압 CVD SiOx 라는 것을 제외하고 동일하게 처리된 막들을 갖는 TFT의 단면도이다.
삭제
도 13은 도 12b의 TFT 단면도에 대응하여(즉, Mo게이트 전극에 근접한 저온, 저압 SiOx층) 응력 시간의 함수로서의 소스 대 드레인 온 전류의 정규화된 시간 의존성을 도시하고 있는 그래프이다.
도 14는 도 12a의 TFT 단면도에 대응하여(즉, Mo게이트 전극에 근접한 고온, 고압 SiOx층), 응력 시간의 함수로서의 소스 대 드레인 온 전류의 정규화된 시간 의존성을 도시하는 그래프이다.
도 15a는 전체 문턱 전압 이동(다이아몬드형) 대 Mo게이트 전극 부근의 도 12b(즉, 저온, 저압)의 TFT 단면에 대한 응력시간을 도시하는 그래프이며, 상기 전체 문턱 전압 이동은 인터페이스에서의 전하 트래핑(사각형) 및 벌크 절연 전하 트래핑(원형)으로 이루어진다.
도 15b는 전체 문턱 전압 이동(다이아몬드형) 대 Mo게이트 전극 부근의 도 12a(즉, 고온, 고압 SiOx 층)의 TFT 단면에 대한 응력시간을 도시하는 그래프이며, 상기 전체 문턱 전압 이동은 인터페이스에서의 전하 트래핑(사각형) 및 벌크 절연 전하 트래핑(원형)으로 이루어진다.
도입부로, 이하에서 도 2a 및 도 2b를 고려한다. 둘다 기하학적으로 동일하고, 동일한 기판으로부터 이웃하지만 동작 모드가 완전히 다른 두개의 TFT에 대한 문턱이동 및 구동 전류 결과를 도시하고 있다. 도 2a는 Vg = +25V, Vd = +1V(소스는 접지됨)를 갖는 동작의 선형영역에서 제1 TFT를 도시한다. 도 2b는 Vg = Vd = +10V를 갖는 포화영역(saturation regime)의 인접 TFT를 도시한다. 상기 전압들은 도 2a의 TFT에 대해 대략 1.40㎂에서 시작하고, 도 2b의 TFT에 대해 대략 1.55㎂에서 시작하여 아주 유사한 구동 전류를 산출한다. 이 조건들은 명목상 동일한 디바이스에서 현저하게 상이한 문턱 안정성을 야기하는 것이 명백한데, 즉, 실온에서 40,000초의 연속 응력(DC)후에 제1 TFT의 문턱 전압 이동(△VT)은 대략 4.0V인 반면에 제2 TFT의 문턱 전압 이동은 대략 0.25V정도이다. 안정성이 주요 관심인 경우에 주어진 전류를 구동하기 위해 더 확실하게 적절한 전압 범위가 있다는 것이 분명하다.
문턱 불안정성은 a-Si/SiNx 인터페이스에서의 약한 결합의 끊어짐 뿐만 아니라 SiNx게이트 절연체로의 캐리어들의 주입으로부터 비롯되었다는 사실이 확인되어 왔으므로(F.R. Libsch 및 J.Kanicki, Applied Physics Letters, Vol. 62, No.11, pp1286-1288), 어떤 메커니즘도 완전하게 완화될 수 없어 a-Si는 전류를 구동하기에 부적절하다는 견해가 있다. 양호한 OLED 밝기를 위해 지속된 TFT 전류 밀도가 필요하기 때문에, a-Si 채널의 근접-인터페이스 영역의 붕괴(degradation)는 단순히 문턱 전압 이동 문제를 더 나쁘게 할 수 있는 것으로 추정된다. 이하에서 보게 되듯이, 단위 셀 TFT들 및 저장 캐패시터의 올바른 크기 조정에 의해, OLED에 대한 상기 전류 밀도 요건은 쉽게 충족될 것이다. 더욱이, 기대했던 것과는 달리, 충분히 양호한 품질의 PECVD의 경우, 포화에서의 TFT구동이 사실상 Vg의 임의의 실험치에 대해 선형 영역에서의 동일한 TFT구동보다 문턱 전압 이동에 대해 실제적으로 더 안정하다는 것을 도 3에 분명하게 도시하고 있다. 도 3에서 Vg는 15V로 고정되며, 드레인 전압이 1V에서부터 15V까지 증가됨에 따라 안정성이 개선되는 분명한 경향이 있다. Vd = 1인 경우, 전류는 0.8㎂인 반면에 Vd = 15인 경우 전류는 8.0㎂이다. 전류밀도가 10배(10X) 증가함에도 불구하고, 임의의 주어진 시간에 △VT에서 2배이상의 감소를 보인다. 안정성에서의 2배개선은 도시된 바와 같이 100%에서부터 50%까지의 듀티 사이클(duty cycle) 감소로부터 비롯된 것이다. 그러므로, TFT 포화영역 바이어싱 및 듀티 사이클은 a-Si AMOLED 설계의 중요한 고려사항이다.
상기 결과는 AMOLED의 실제 구동 설계가, 게이트 전극과 드레인 전극 둘다에 인가된 전압의 범위와 지속시간(듀티 사이클)을 동시에 조절함으로써 전류구동 TFT의 이동이 없거나 거의 없다는 것을 보장해야만 한다는 결론에 이르게 했다. 효과적으로는, 최종결과(net result)가 이동 안정성의 최종적인 보상(net compensation)을 일으키는 게이트 바이어스의 범위 세트, 대응 드레인 바이어스 범위 및 적절한 파형 세트(즉, 각각에 대한 듀티 사이클)을 정의할 것을 요구한다. 바이어스 범위 및 파형의 정확한 세트는 a-Si 및 SiNx 물질 특성에 따를 것이며, 따라서 이는 최적화되어야만 하고 공지된 막 증착조건이어야 한다. 이러한 설계가 동작가능하다는 것은 도 4로부터 이해할 수 있다. 10V의 고정된 드레인 바이어스 및 0V에서부터 10V까지의 가변 게이트 바이어스(이 경우 둘 다 DC전압)를 가지고 행한 간단한 실험에 따르면 단순히 포화시에 TFT 디퍼(deeper)를 구동함으로써 어떻게 부분적 보상이 달성될 수 있는지가 증명된다. 대략 50㎁에서부터 1.5㎂(그레이 스케일)이상까지의 유용한 구동전류의 세트는 3V에서부터 10V까지의 게이트 바이어스에 대해 존재하며, 대략 4V보다 적은 전압 Vg에 대한 문턱이동은 네거티브라는 것을 알 수 있다. 일반적으로, 다양한 픽셀 크기 설계를 고려하기 위해, 영역으로 정규화된 픽셀전류가 더 유용할 것이다. 일반적으로, 유용한 픽셀 전류 밀도는 20㎃/㎤보다 적다. NTSC타입 어플리케이션의 경우, 패널 바이어스 조건을 패널 수명(lifetime)에 걸쳐 미드-그레이(mid-gray)로 평균화할 것을 예상하므로, 타겟 전류 레벨에서 제로 이동(zero shift)을 주는 적절한 신호 집합을 선택할 수 있다.
실험 결과
발명자들에 의해 포화에서의 a-Si TFT 구동은 선형 영역(전형적으로 0.1 내지 1.0V 작은 Vd)에서 구동할 때보다 주어진 Vg에 대해 적은 문턱 전압 이동을 나타낸다는 것이 실험적으로 판단되었다. 이는 일반적으로 사실이라는 것이 확인되었으며, 조합물 SiOx/SiNx 게이트 절연체(GI)를 이용하는 디바이스뿐만 아니라 많은 단일 PECVD 게이트 절연체 물질 조합에서 입증된다. 일반적으로 채널에서의 전류는 Vd = Vg일 때 더 크다는 사실에도 불구하고, 일반적으로 모든 SiNx게이트 절연체는 선형영역에서 일어나는 것에 비해 포화영역에서 2분의 1의 이동을 나타낸다. 사실상, Vd가 0에서부터 Vg까지, 그리고 한계를 넘어서도 증가됨에 따라, 주어진 디바이스에 대한 문턱 안정성의 지속적 개선이 있다는 것이 쉽게 판단된다. AMOLED로부터 꾸불꾸불한 드라이버 TFT(serpentine driver TFT)에 대해 이러한 경향이 도 3에 도시된다. 로그-로그 플롯(plot)은 증가하는 Vd에 대한 기울기에서 급격한 변화는 없지만, 상수 게이트 구동 프리팩터(constant prefactor)에서의 분명한 감소가 있으며, 최종결과는 특정 △VT를 제공하기 위해 요구된 응력 시간에서의 크기 차이 정도까지 이른다.
이득의 크기는 약간의 연산을 필요로 하지만, 실험적 동작이 전적으로 예측됨을 인식하는데 오래 걸리지는 않는다. 문턱 전압 이동 모델은 식 1에 나타난 형태를 취하는데, 상기 게이트 구동 프리팩터 V0는 게이트 구동으로, 또는 응력 전의 디바이스의 초기 문턱치와 같은 VT0를 갖는 V0 ~ (Vg -VT0) 로 가정된다.
Vd≪Vg(예를 들면, Vs = 0, Vd = 0.1V, Vg 〉5)를 만족하는 조건이 응력 실험동안 충족되는한, 게이트 절연체에 걸친 필드(field)는 본질적으로 소스에서 드레인까지 균일하고, 식 1이 바로 적용될 수 있다. 그러나, Vd가 증가됨에 따라, 드레인 전압,V(y) = Vd, 에서부터 소스 전압,V(y) = Vs, 까지 채널에 따른 전압 강하(voltage drop)인 V(y)를 고려해야만 하고, 식 1에서의 상수 게이트 구동 프리팩터를 함수〔Vg - VTO- V(y)〕, 0으로 대체함으로써 모델에 통합한다. 계산은 세 부분에서 일어난다. 첫째 소스에서부터 드레인까지의 초기 포텐셜 분포는 식 2에서 주어진 표준 길이 채널 근사법(standard long channel approximation)에 의하여 Id@t=0을 포함하는 초기 조건을 이용하여 계산된다. V(y)에 대한 다항식(polynomial form)을 가정하는 것이 유용하며 원하는
의 정확성이 달성될 때까지 시종 일관된 반복(self-consistent iteration)에 의해 처리된다. 시작 D/S채널 포텐셜을 이용하여 계산된 위치-의존 "구동력(driving force)" 포텐셜의 집단은 도 5에 주어진다. 시뮬레이션의 두번째 부분에서, 시작하는 게이트 구동 프리팩터 프로파일(profile)은 식(1)로 피드백되며, Id의 수치적 계산은 로그적 시간단계 간격을 이용하여 초기화된다. 각각의 이동 재연산 후에, 게이트 구동 프리팩터는 채널에 따라 임의의 지점에서 변화하며 식 2의 수치적 적분은 비례적으로 Id를 감소시킴으로써 그 상수값 아래로 조절되어야만하는(scaled down) Vd에 대한 값을 산출한다. 이 시물레이션 결과로 생기는 것은 Id붕괴 곡선(Id decay curve)이다. 이 실시예들은 도 6a에 도시된다. 시뮬레이션의 마지막 부분에서, 유효 문턱 전압 이동 △VT는 공통 게이트 필드(즉, Vd ≪ Vg에 대한 기본 모델)에서 Id붕괴 곡선을 시뮬레이션된 곡선과 비교함으로써 계산된다. 이는 원래의 포텐셜 강하와 공통점이 있는 디바이스에 걸쳐 문턱 전압 이동 프로파일을 남기면서, 소스에서부터 드레인까지의 채널길이의 각각의 엘리먼트는 양을 줄임으로써 이동할 수 있기 때문에 필요하다. 그러므로, 전류에 근거한 "통합된(integrated)" 이동을 계산해야만 한다. Vd의 함수로서 유효 문턱 전압 이동의 예들은 도 6b에 도시된다.
D/S 포텐셜을 고려하는 변경된 이론을 이용하는 시뮬레이션된 전류 곡선(실선) 및 데이터 전류 곡선(점)은 도 6a 및 도 6b에 도시된다. 도 6a 및 도 6b 각각은 TFT가 선형 영역(1)(예를 들면, Vd = 1인 경우, Vg = 10V)과 포화영역(2)(예를 들면, Vd = Vg = 10V)에서 바이어스되면 생성할 수 있는 효과적인 TFT 문턱전압 이동에 대응하는 두 개의 다른 바이어스 조건을 도시하며, 상기 응력은 채널에 따라 GI 어디나 걸친 균일한 구동 필드이다. 곡선의 두개의 세트들 사이의 차이는 Vd가 Vg에 접근함으로써 달성되는 안정성에서의 상대적인 개선을 나타낸다.
포화에 접근하는 Vd에 대해 시뮬레이션된 유효 문턱 전압 이동은 도 6b에 도시된다. 붕괴 파라미터 β 및 τ는 도 3에 도시된 Vd = 1 데이터 곡선으로부터 추출된다. 도면들의 대조는 게이트 절연막의 부가적인 영향을 도시한다. 도 6a는 제1 비정질 실리콘층의 증착전에 하나의 비정질 SiNx층으로 구성된 GI막을 갖는 TFT에 대한 시간대 문턱전압 결과를 도시한다. 도 6b는 제1 비정질 실리콘 층의 증착전에 게이트 전극에 배치된 제1 비정질 SiOx층으로 이루어지고 그 후에 제2 비정질 SiNx층이 뒤따르는 GI막을 가지는 TFT에 대한 시간대 문턱 전압 이동 결과를 도시한다.
이 경우, 채널 필드가 완전하게 드레인 가까이에서 충돌하므로, 일단 포화에 도달되면 이동을 미리 계산할 수 없으며, 이는 Vd가 더 증가됨에 따라 드레인으로부터 핀치-오프 포인트(pinch-off point)가 얼마나 빨리 이동하는지를 계산하기 위해 다른 변경을 요구한다. 그럼에도, 경계조건은 드레인에 가까운 게이트 절연체를 통과하는 필드가 사실상 종래의 핀치-오프 포인트까지 반대로 되어야(reverse) 한다는 것을 가리키며, 이는 드레인 가까이에서 a-Si의 붕괴가 더이상 일어나지 않는 한 TFT디퍼를 포화로 구동하는 이점만 있다는 것을 보장한다. 폴리-Si TFT의 드레인 가까이의 큰 필드가 불안정한 문제를 야기하는 것으로 알려져 있으므로, 이것은 아마도 a-Si는 폴리-Si에 대해 이점을 갖는 영역이라는 것을 나타낸다. 도 3의 데이터에서 처음 나타난, 전술한 도 6a 및 도 6b에서 입증되었던 하나의 최종 관찰은 Vd가 증가함에 따라 로그-로그 플롯에서의 시간 대 유효 문턱 전압 이동에 대한 기울기가 적절하게 변화하지는 않지만, 전체 곡선은 강하되는, 즉, "유효" 게이트 구동 프리팩터가 낮아진다는 것이다. 전술한 시뮬레이팅된 조건(Vg = 15, VT0 =2)의 경우, Vd는 작은 값에서부터 5, 8, 및 11.5V까지 각각 증가됨에 따라, 게이트 구동 프리팩터가 자기의 본래값에 대해 80%, 68% 및 54%로 감소된다는 것을 알게된다. 이경향은 Vd = Vg에 대한 임의의 시간에서의 이동이 Vd ≪ Vg일때 그 값의 절반보다도 약간 더 적다는 실험적 관찰(Vg=15 인 경우)을 입증한다.
유효 △VT 게이트 구동 프리팩터의 감소는 고온 BTS를 이용하는 이동을 가속함으로써 TFT의 수명을 통해 정확히 보존한다. 도 7은 75℃에서의 포화에서 구동 TFT의 안정한 효과를 도시한다. Vg = 10V의 고정된 게이트 바이어스에 대해 Vd가 1에서부터 10 내지 15V까지 각각 증가됨에 따라 효율적인 프리 팩터가 어떻게 감소하는지에 주목한다. 모든 다른 이동 모델 파라미터들은 상수로 간주한다. 75℃에서의 가속화된 이동 결과는 도 7에 나타난대로 TFT의 수명시간 동안 유지되는 포화드라이브의 이익을 도시한다.
DC 및 AC응력에 따라 예측된(projected) a-Si TFT 수명 : 동작(operatinal) 윈도우를 찾음
a-Si가능성(feasibility)에 대한 질문의 핵심은 기본적인 변화, 예를 들면, 제어하에서의 모든 파라미터 즉, PECVD물질 특성, 최대 바이어스 값, 듀티 사이클 및 보상을 포함할 수 있는 구동 설계를 이용하는 적용가능한 안정성 윈도우를 구축하는데 있다. "표준" TFT SiNx 게이트 절연체 특성의 경우, 약 10V이하의 게이트 전압은 수용할 수 없는 큰 이동을 야기한다는 것이 빨리 판단되었다. 예를 들면, 도 6a 및 도 6b에서 TFT의 Vg = 15V, Vd = 11.5V 시뮬레이션은 단지 27시간후에 그 시작값의 80%까지 그리고 투영된 440시간에서의 50%까지의 ON전류 붕괴를 도시한다. 이러한 이유로, 우리는 ON전류가 OLED들을 밝게 구동하기에 보다 더 적합했었던 더 낮은 게이트 바이어스 영역에 우리의 노력을 집중하기 시작했다.
테이블 Ⅰ은, 전력 법칙에 근거한 추정된 실온 수명은, 다양한 다른 GI 방법, GI두께, 바이어스 전압 및 듀티 사이클에 대하여 TFT데이터에 적합하다는 것을 나타낸다(초기값의 2분의 1의 도달하는 포화 구동전류에 대한 시간에서 순간적인 시간으로 정의됨). 투영된 수명 시간(projected lifetime)은 단순한 전력 법칙 적합물(power law fits), 즉, 로그-로그 플롯에서 선형이라는 점에서, 보존적이라는 것에 유의하라. △VT가 대략 Vg의 10%이상 증가할(grow) 때 경계조건은 아래쪽으로 두드러지게 구부러지기 시작하는 로그-로그 곡선을 요구한다는 것을 이론으로부터 알수 있다(고온 실험에 의해 입증됨). 바꾸어 말하면, 시간에 따라 감소하는 것으로 알려진 초기 이동률에 근거하여 반-수명을 추정한다. 이 방법으로, 그들의 특정 조건에 대한 상한치로써 예측된 시간을 고려할 수 있다.
테이블 Ⅰ
(다양한 TFT와 바이어스 조건에 대해 투영된 전류 반-수명)
*는 AC 저레벨이 보상(compensation) 연구를 위해 0 대신 -2V에서 설정되었다는 것을 가리킨다.
많은 플레이트상에서 데이터가 수집되지만, 테이블 Ⅰ은 특히 세 개에 대한 수집을 도시한다. 플레이트 4306는 "표준" TEL PECVD SiNx를 이용하여 증착된 두꺼운 게이트 절연체를 구비했으며, 플레이트 4492는 H2희석을 이용한 더 얇은 TEL SiNx GI를 구비했으며, 플레이트 4668은 모든 발저스 카이(Balzers Kai) PECVD 물질과 그들 모두 중 가장 얇은 GI SiNx를 구비했다. 시작 ON 전류, Id0은 W/L = 100/7을 갖는 드라이버 TFTs에 대해 특정되고, 동일한 드라이버 TFTs는 40mm AMOLED 디스플레이에 이용된다. 구동 전류 1.0㎂ 각각은 실제 디스플레이에서 대략 9㎃/㎤의 픽셀 전류 밀도에 대응하므로, 상기 시험 조건은 ZRL(IBM Zurich Research laboratory) 데이터에 따라 양호한 AMOLED 밝기를 달성하기에 충분하다. 일부 엔트리들은 DC 데이터보다 오히려 60㎐/50% 듀티 데이터(duty data)에 대응한다.
다르게 표시되지 않는다면, AC 저레벨은 0볼트이다. 상당히 명확한 몇몇 경향들이 존재한다. 1)AC동작은 동일한 바이어스 조건에 대한 DC 동작보다 더 큰 안정성을 나타내며, 2)더 두꺼운 GI(즉, GI를 통과하는 더 낮은 최대 전기장)는 동일한 바이어스 조건에 대해 더 큰 안정성을 나타내며, 3) 더 낮은 게이트 바이어스(예를 들면, GI를 통과하는 더 낮은 최대 전기장)는 주어진 게이트 절연체 두께에 대해 더 큰 안정성을 나타내며, 4)AC동작부분 동안 제로 전압 바이어스를 대체하는 낮은 음의 게이트 바이어스는 더 낮은 TFT 문턱 전압 이동을 나타낼 수 있다. 이 모든 결과는 문턱 전압 이동 모델내에 포함된 기본적인 추정치와 일치한다. 더욱이, 데이터의 경향은 작동 윈도우를 정의할 수 있다는 것을 제안하며, 여기서, a-Si TFTs는 요구된 AMOLED 구동 전류를 제공하기에 충분할 것이며, 동일한 시간에 TV어플리케이션에 대한 안정성을 제공하기에 충분할 것이다. 이러한 낙관적인 주장을 하기 위한 많은 이유가 있다. 첫째, 테이블 Ⅰ에서의 데이터는 100%에서부터 50%까지의 듀티 사이클을 감소시킴으로써 찾아진 반-수명 개선이 단순히 선형이 아니라는 것을 도시하며, 데이터는 동일한 바이어스 조건에 대해 거의 3에서 8까지의 팩터로부터 수명에서의 증가를 나타낸다. 드라이버 TFT의 적절한 설계에 의해 감소시키기 위해 허용된 밝기는 50%까지만 감소될 것으로 예측되므로, 수명 개선에 이점이 있다. 또한 하나는 OLED물질 효율성이 시간에 따라 증가한다는 것과, 듀티 사이클에서의 추가적인 감소는 수명의 다른 초선형(superlinear) 개선으로 귀결된다는 것에 주목할 수 있다. 낙관적인 다른 이유는, 텔레비전 어플리케이션에 있어서, 전체 디스플레이는 10V의 데이터(드라이버 TFT의 Vg)에 의해 주어진 "전부 온(full on)"상태로 평균화하되기 보다 오히려 몇몇의 미드그레이 레벨로 평균화되어야 하므로, 대략 1600시간 내지 2500시간 범위의 50%의 듀티 사이클 수명 범위는 가장 나쁜 경우(모든 픽셀 전부 온)이며, 일반적인 시나리오는 아니다. 이러한 관점에서 4000시간에 더 가까운 몇몇의 긴 시간이 더 합리적이다.
그러나 a-Si기술이 실행가능하다는 것을 예측할 수 있는 강력한 이유가 더 있으며, 이는 입증한 바대로, 응력하에서 모든 게이트 절연체가 동일한 방식으로 동작하지는 않는다는 사실때문인데, 밝혀진 바와 같이, SiOx/SiNx의 화합물 GI스택은 GI스택에 증착된 순 SiNx과 일부 두드러진 차이를 나타낸다. 동일한 선형 및 포화 바이어스 조건하에서도 6a 및 도 6b는 각각 모든 SiNx GI TFT 및 SiOx/SiNx GI TFT를 도시한다. 선형 영역에서(예를 들면, Vd = 1V, Vg = 10V곡선) 두 디바이스들 모두는 공통 제어 메커니즘뿐 아니라 동일한 파라미터를 제안하면서 시간에 따라 거의 동일한 이동을 나타낸다. 그러나, 포화에서(예를 들면, Vg = Vd = 10V곡선) 단지 순SiNx가 증착된 GI스택 디바이스는 변경된 모델에 따르며, SiOx/SiNx GI 디바이스는 어떤 강한 보상 메커니즘을 제안하는 완전하게 다른 동작으로 작동한다는 것을 나타낸다.
도 8에는 다양한 바이어스 조건 하의 35℃에서 SiOx/SiNx GI TFTs에서의 AC/DC 결과가 도시된다. 실제 패널 동작(미드그레이에서의 평균)동안 온도의 10℃상승은 아마도 상한값으로 고려될 것이다. SiOx/SiNx GI TFTs에서의 기록 데이터는 음의 게이트 바이어스 보상이 디바이스들에서 안정성을 더 강화할 것 이라는 것을 나타낸다. 약 600시간 걸리는 이 데이터들은 초기에 개략적으로 설명된 일부의 이유들을 상당히 지지한다.
첫째, 상기 데이터들은 듀티 사이클을 반으로 줄이는 것이 문턱치 이동을 2 팩터 이상(이 경우 3 내지 4)만큼 감소시키는 단일층 SiNx 증착형 GI TFT에서 나타나는 경향과 일치한다. 둘째, 그들은 실온보다 대략 10℃ 이상에서 취해지며, "전부 온(full on)"동작에 대응하는 절대적인 최대 바이어스 값들에서만 AMOLED 디스플레이의 주목할만한 가열 효과를 나타내므로 우리 생각에 상기 온도는 상한이다, - 우리는 전체 화상(full video), 미드그레이(midgray)로 평균화된 구동에 대해 이 정도 크기의 가열량을 기대하지는 않는다. 셋째. OLED물질과 a-Si TFT 둘 다는 양의 온도 계수를 가진다 - 데이터 전압을 제한하기 위해 일정한 자동 밝기 피드백 제어를 하지 않고 온도를 이러한 양만큼 증가시키기 시작하면 실제 표시시의 밝기에 있어서 현저하게 증가된다. 이는 일반적으로 AMOLED 디스플레이의 최대 밝기 및 수명을 검사하고 구체화할때 고려되어야할 중요한 문제이다. 끝으로, SiOx/SiNx게이트 절연체에서 전하 보상 거동에 대한 풍부한 데이터는 그에 따라 데이터 또는 예측들을 넘는 백플레인이 보여진다는 것을 나타낸다. 이러한 보상은 도 9에 도시된 밴드 다이어그램을 참조하여 충분히 이해될 것이다.
도 9에 도시된 바와 같이, 조합물 SiOx/SiNx게이트 절연체의 밴드 다이어그램은 SiOx에 관련한 SiNx전기장의 감소, a-Si로부터 SiNx로의 전자 주입, 및 SiOx를 통해 이동하는 양전하를 도시한다. SiOx에 비하여 높은 유전상수를 갖는 PECVD SiNx(대략 7 대 대략 4.5)때문에, 게이트 전압은 SiNx보다 SiOx를 통해 더 많이 강하하고, 따라서 GI의 SiNx부분을 통한 전기장은 비례적으로 줄어든다(우리가 알고 있는 바와 같이 상기 전기장은 SiNx에서의 전자의 주입 및 트래핑을 구동함). 이는 그 자체로 분명히 이익이지만, 상기 데이터가 강한 합성 거동(composition behavior)(종종 이것은 임의의 초기 시간 주기동안 때때로 음의 문턱치 이동을 일으킴)을 나타낸다는 사실은 반대 부호의 전하 캐리어의 경쟁(competing) 메카니즘이 GI의 SiOx측에서 작용한다는 것을 나타낸다. 비록 풀-프랭켈(Poolw-Frenkel) 메커니즘을 통해 SiNx를 지나 전자가 호핑(hop)하는 동일한 방식으로 SiOx에서의 트랩 사이트(trap site)를 통해 홀이 호핑(hop)한다는 것을 명시적으로 제안하지는 않았다 하더라도, 상기 도면은 보상이 일어날 수 있다는 것을 나타내는 것으로 해석된다. 이러한 거동은 제안된 AMOLED 음의 게이트 펄스 보상 드라이브 체계에 있어서 특히 잘 나타나는 것으로 예측되므로, 우리가 가능한 한 이 거동을 이해하고 개발하는 것은 당연하다.
SiNx층으로의 전자 주입을 제한함으로써 도 9에서 이해될 수 있는 TFT 문턱 전압 이동을 줄이는데 있어 추가적인 개선점은, 비정질 실리콘 층에 인접한 SiNx층의 영역에서 낮은 인터페이스 및 벌크 상태를 나타내는 양질의 SiNx막이 제공된다는 것이다. 실시한 바와 같이, 비정질 실리콘 TFT 채널에 인접한 게이트 인터페이스 막을 제외하고 동일하게 처리된 막을 갖는 TFT의 측단면도는 질이 낮은 게이트 층 인터페이스막(예를 들면, CVD SiOx)과, 양질의 게이트 층 인터페이스 막(예를 들면, CVD SiNx)을 갖도록 도 10a 및 도 10b에 각각 도시된다.
1000 및 1050에 각각 대응하는, 도 11b 및 도 11d의 일정한 게이트 바이어스 응력 시간의 함수로서의 TFT 소스 전류 대 게이트 전압 특성들을 비교하면, 소스 전류 대 게이트 전압 특성의 이동에 비례하는 문턱 전압 이동은 1050에 비해 1000에 대해 3 팩터만큼 더 크다. 다른 실시예에 따라, 1000 및 1050에 각각 대응하는 도 11a 및 도 11b의 소스 대 드레인 온 전류의 정규화된 시간 의존성 역시 온 전류에서 3 팩터만큼 더 큰 비율을 나타낸다.
도 9에서 이해될 수 있는 TFT 문턱 전압 이동 감소 또는 전류에서의 감소율을 줄이는 또 다른 개선은 SiNx층으로의 전자주입의 문턱 전압 이동 효과와 SiOx막으로 홀 주입의 반대 극성 문턱 전압 이동 효과와 매치시키는(matching) 것이다. 실시한 바와 같이, 게이트 전극에 인접한 게이트 인터페이스 막을 제외하고 동일하게 처리된 막을 갖는 TFT의 측단면도는 홀 주입을 허용하는 SiOx막(예를 들면, 고온, 고압 CVD SiOx)과, 양호한 홀 차단 SiOx층(예를 들면, 저온, 저압 CVD SiOx)으로 도 12a 및 도 12b에서 각각 도시된다.
1250 및 1200에 각각 대응하는 도 13 및 도 14의 전류에서 소스 대 드레인의 정규화된 시간 의존도를 비교하면, 전류 이동에 비례하는 문턱 전압 이동은 1200에 비해 1250의 경우에 더 적은 것이 분명하다. 80℃의 상승된 온도, 25V에서 일정한 게이트 바이어스 응력에 대해 50,000초 후 온 전류 감소에서의 차이는 대략적으로 1250에 대한 2 팩터 만큼의 감소 대 1200에 대한 3 팩터 이상의 감소이다.
도 15a는 인터페이스에서의 전하 트래핑(사각형)과 벌크 절연체 전하 트래핑(원형)으로 이루어진 전체 문턱 전압 이동(다이아몬드형) 대 Mo게이트 전극에 근접한 도 12b의 TFT 측단면(예를 들면, 저온, 저압 SiOx층)에 대한 응력시간을 정량화하는 그래프이다.
도 15b는 인터페이스에서의 전하 트래핑(사각형) 및 벌크 절연체 전하 트래핑(원형)으로 이루어진 전체 문턱 전압 이동(다이아몬드형) 대 Mo게이트 전극에 근접한 도 12a의 TFT 측단면(예를 들면, 고온, 고압 SiOx층)에 대한 응력시간을 정량화하는 그래프이다.
본 발명에 따른 몇몇 실시예가 도시되어 설명되어 있지만, 당업자들에 분명한 다수의 변경을 할 수 있다는 것이 분명하게 이해된다. 그러므로, 도시 및 설명된 상세한 설명에 제한되지 않으며 첨부된 청구항의 범주 내에 있는 모든 변경 및 수정을 도시할 수 있다.
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Claims (9)
- 유기 발광 다이오드에 전류를 제공하기 위한 회로에 있어서,상기 유기 발광 다이오드에 제공되는 상기 전류가 통과하는 게이트 전극과 드레인 전극을 갖는 비정질 실리콘 전계효과 트랜지스터(amorphous silicon field effect transistor), 및1V보다 적은 문턱 전압 이동(threshold voltage shift)을 유지하기 위해 상기 게이트 전극과 상기 드레인 전극 사이의 바이어스(bias)를 제어하는 컨트롤러(controller)를 포함하는 회로.
- 제1항에 있어서,상기 유기 발광 다이오드는 능동 매트릭스 내의 구성요소인 회로.
- 제1항에 있어서, 상기 바이어스는상기 게이트 전극 및 상기 드레인 전극 사이에 인가된 전압 범위와, 상기 게이트 전극과 상기 드레인 전극 사이에서 인가된 전압의 지속시간(듀티 사이클)으로 이루어진 그룹에서 선택된 조건인 회로.
- 제3항에 있어서,상기 게이트 전극과 상기 드레인 전극 사이에 인가된 상기 전압 범위는 3V 내지 20V 사이의 범위인 회로.
- 제3항에 있어서,상기 게이트 전극과 상기 드레인 전극 사이에 전압을 인가하기 위한 상기 지속시간(듀티 사이클) 범위는 상기 프레임시간의 1% 내지 99.9% 사이인 회로.
- 제1항에 있어서,상기 전류는 10㎁에서 10㎂까지의 범위인 회로.
- 제1항에 있어서,상기 전계 효과 트랜지스터는 박막 트랜지스터(thin film transistor)인 회로.
- 제1항에 있어서, 상기 전계 효과 트랜지스터는기판과,상기 기판의 표면상에 증착된 상기 게이트 전극과,상기 게이트 전극 상에 증착된 제1 비정질 SiOx층과,상기 제1 비정질 SiOx층의 적어도 일부분에 증착된 제2 비정질 SiOx 또는 SiNx층과,상기 제2 비정질 SiOx 또는 SiNx층에 증착된 제1 비정질 실리콘 층과,상기 제1 비정질 실리콘 층의 적어도 일부분에 증착된 제3 비정질 SiNx층과,상기 제3 비정질 SiNx층의 제1 및 제2측 부분에 증착된 제2 비정질 실리콘층과,상기 제2 비정질 실리콘층의 상기 제1 또는 제2측 부분중 어느 하나에 증착된 상기 드레인 전극과,상기 드레인 전극이 증착된 상기 측부분을 제외한 다른 상기 제2 비정질 실리콘 층의 상기 측부분상에 증착된 소스 전극을 포함하는 회로.
- 전계 효과 트랜지스터에 있어서,기판과,상기 기판의 표면 위에 증착된 게이트 전극과,상기 게이트 전극위에 증착된 제1 비정질 SiOx층과,상기 제1 비정질 SiOx층의 적어도 일부분위에 증착된 제2 비정질 SiOx 또는 SiNx층과,상기 제2 비정질 SiOx 또는 SiNx층 위에 증착된 제1 비정질 실리콘 층과,상기 제1 비정질 실리콘층의 적어도 일부분 위에 증착된 제3 비정질 SiNx층과,상기 제3 비정질 SiNx층의 제1 및 제2측부분 위에 증착된 제2 비정질 실리콘 층과,상기 제2 비정질 실리콘층의 상기 제1 또는 제2 측부분중 하나에 증착된 드레인 전극과,상기 드레인 전극이 증착된 상기 측부분을 제외한 다른 상기 제2 비정질 실리콘 층의 상기 측부분에 증착된 소스 전극을 포함하는 전계효과 트랜지스터.
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