JP2003168645A - 半導体薄膜装置、その製造方法及び画像表示装置 - Google Patents

半導体薄膜装置、その製造方法及び画像表示装置

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JP2003168645A JP2001368078A JP2001368078A JP2003168645A JP 2003168645 A JP2003168645 A JP 2003168645A JP 2001368078 A JP2001368078 A JP 2001368078A JP 2001368078 A JP2001368078 A JP 2001368078A JP 2003168645 A JP2003168645 A JP 2003168645A
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睦子 波多野
Shinya Yamaguchi
伸也 山口
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健夫 芝
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Abstract

(57)【要約】 【課題】絶縁体基板上で、粒界、粒径、結晶方位を制御
する。 【解決手段】歪点が600度以下で絶縁性かつ透明の基板
上に形成された膜厚200 nm以下の半導体薄膜において、
欠陥密度が1×１０１7ｃｍ−３より小さい第1の半導体
薄膜領域と欠陥密度が1×１０１7ｃｍ−３以上の第２の
半導体薄膜領域が交互にストライプ状に配置された領域
を有し、前記第１の半導体薄膜領域の幅が前記第２の半
導体薄膜領域の幅よりも大きい半導体薄膜装置を用い
る。 【効果】高品質の半導体薄膜を有する半導体薄膜装置が
得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体薄膜を有す
る半導体薄膜装置の製法に係り、特に、画像表示などに
用いて有用な半導体薄膜装置、その製造方法及び画像表
示装置に関する。
【０００２】
【従来の技術】従来のパルスレーザの走査によるアモル
ファスシリコン薄膜の結晶化方法を、図１０を用いて説
明する。図１０は、従来最も一般的なエキシマパルスレ
ーザによる結晶化方法を示す図である。基板１００上に
下地膜１０１を介して堆積した非結晶シリコン膜１０２
に、この基板上における幅Ｌが数ｍｍ程度の線状のエキ
シマレーザからなるレーザビーム１０５を照射して、１
及至数パルス毎にレーザ照射位置を移動して、基板全体
を結晶化する。この従来方法では、レーザ照射時の結晶
核は、ランダムに発生する。しかも、この結晶核の、核
発生の平均距離は通常のレーザアニール条件では、０.
５ミクロンあるいはそれ以下である。従って、得られる
多結晶シリコン膜１０３の粒径は０.５ミクロン以下
で、かつ大きさは揃っていない。
【０００３】国際特許公表、ＷＯ９７４５８２７には次
のような方法が示されている。即ち、図１０に示したレ
ーザビーム１０５の幅Ｌを、０.５ミクロン以下に成形
し、この形状のレーザビーム１０５の位置を０.５ミク
ロン以下毎に移動しながらパルスを照射していくと、最
初にできた結晶粒を種に一方向に結晶成長する。前記一
方向とは、横方向、即ち、成長膜厚に対して垂直方向の
ことである。特開２０００−６８５２０において、次の
ような方法が示されている。すなわちアモルファスシリ
コン薄膜の下地膜として、熱伝導率の異なる下層膜をス
トライプ状に配置することにより、エキシマレーザを照
射して溶融結晶化するときに結晶核の生成位置を制御す
る方法である。熱伝導率の低い下層膜と接して温度が高
い領域は、シリコン領域の欠陥が少なく、熱伝導率の高
い下層膜と接して温度が低い領域は、シリコン領域の欠
陥が多い。
【０００４】
【発明が解決しようとする課題】上記従来方法におい
て、結晶成長に要する時間は、１００ナノ秒以下である
ため得られる結晶粒径は１ミクロン以下であり、粒径の
バラツキが大きかった。また、粒の配向が無秩序であ
り、欠陥密度が大きく、膜表面のラフネスも大きかっ
た。従って大粒径の多結晶シリコンを成長させる、ある
いは粒径や粒界の位置を正確に制御する事は不可能であ
った。このため、チャネル内に粒界がランダムに含まれ
るようになる。従って、ＴＦＴのデバイス特性、信頼
性、デバイス間の均一性を向上させることは困難であっ
た。
【０００５】上記国際特許公表、ＷＯ９７４５８２７に
て開示の技術は、ビームを数ミクロン以下に収束しなけ
ればならないので、レーザのエネルギを損失する上、照
射レーザの光学系が複雑となる。またレーザパルス間の
移動距離が数ミクロン以下であるので、基板全体を結晶
化するのに長時間を要し、高スループット化、低コスト
化が困難であった。特に、この方法は、大面積基板には
適応不可能である。さらに、微小距離の移動は、振動の
影響を受けやすく、歩留まりにも課題があった。得られ
た半導体薄膜は、基板走査方向に対応した方向に結晶欠
陥が誘起されるが、その粒界の方向性の制御性に欠け、
ＴＦＴのデバイス特性、均一性を向上させることは困難
であった。さらに、チャネル内を無粒界にすることはで
きなかった。
【０００６】一方、特開２０００−６８５２０にて開示
の技術は、部分的に結晶核の位置が制御できるものの、
半導体薄膜装置を配置するに充分な面積を確保するのが
困難であり、デバイス性能を向上させることができなか
った。
【０００７】本願発明の第１の目的は、ガラスなどの絶
縁体基板上に、粒界、粒径、結晶方位を制御でき、結晶
化の仮定で生じる膜のラフネスと結晶欠陥を低減した高
品質の半導体薄膜を適応した半導体薄膜装置と画像表示
装置を提供することにある。
【０００８】本発明の第２の目的は、ガラスなどの絶縁
体基板上に、製造工程数の低減、大面積基板に適用容
易、高いスループット、低価格で高品質の半導体薄膜を
形成した半導体薄膜装置と画像表示装置の製造方法を提
供することにある。
【０００９】本発明の第３の目的は、ガラスなどの安価
な絶縁基板上に高性能、高信頼で動作し、デバイス間の
均一性が優れた、高特性の半導体薄膜装置を適応した画
像表示装置を提供することにある。
【００１０】
【課題を解決するための手段】上記本発明の目的を達す
るために、本発明は以下に示す手段を施した。
【００１１】歪点が600度以下で絶縁性かつ透明の基板
上に形成された膜厚200 nm以下の半導体薄膜において、
欠陥密度が1×１０１7ｃｍ−３より小さい第1の半導体
薄膜領域と欠陥密度が1×１０１7ｃｍ−３以上の第２の
半導体薄膜領域が交互に、少なくとも１周期ストライプ
状に配置され、第１の半導体薄膜領域の幅が第２の半導
体薄膜領域の幅よりも大きいことにより、目的の半導体
薄膜装置を提供することが可能となる。具体的には、第
１の半導体薄膜領域にゲート絶縁膜を介して形成された
ゲート電極と、前記半導体薄膜領域に所定間隔で設けら
れたソース、ドレインと、前記ソースとドレインの間に
形成されるチャネル領域からなる薄膜トランジスタ、も
しくは少なくともチャネル領域を配置し、上記第２の半
導体領域に電源線、グランド線、配線などの薄膜トラン
ジスタのチャネル以外を配置する。製造方法の発明は、
半導体薄膜上にレーザビームに対して反射防止膜となる
膜厚を有する帯状の絶縁膜を一定の間隔をおいて複数本
配置し、前記絶縁膜で覆われている領域のレーザビーム
反射率R２と覆われていない領域の反射率R１がR２＜R１
となるように設定し、かつ前記絶縁膜で覆われている領
域の幅が覆われていない領域の幅より小さくなるように
設定し、前記帯状の絶縁膜の長手方向と平行に前記基板
をレーザビームに対して相対的に移動させながら前記レ
ーザビームを照射する工程を有することにより達成され
る。または、基板上に幅がW１で熱伝導率がK1の帯状の
絶縁膜１と、幅がW２で熱伝導率がK２の帯状の絶縁膜２
を一定の間隔で交互に複数本配置し、さらに熱伝導率の
大小がK2＜K１かつW2＜W１となるように設定し、半導体
薄膜を積層し、前記帯状の絶縁膜の長手方向と平行に前
記基板をレーザビームに対して相対的に移動させながら
前記レーザビームを照射する工程を有することにより達
成される。さらに自己整合プロセスで作製されたボトム
ゲート型、またはデュアルゲート型構造の半導体薄膜装
置は、上記目的を達成する有効な手段である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体薄膜、半導体薄膜装置、製造方法について、図
面を参照しながら説明する。図１は、半導体薄膜装置を
説明するための図である。 図１(a)は、半導体薄膜の
平面図である。歪点が600度以下で絶縁性かつ透明の基
板１００上に形成された膜厚200 nm以下の半導体薄膜に
おいて、欠陥密度が1×１０１7ｃｍ−３より小さい第1
の半導体薄膜領域１１と欠陥密度が1×１０１7ｃｍ−３
以上の第２の半導体薄膜領域１０が交互に、少なくとも
１周期以上、ストライプ状に配置され、第１の半導体薄
膜領域１１の幅が第２の半導体薄膜領域１０の幅よりも
大きい。このような半導体薄膜は、図１(b)に示す原理
により得られる。半導体薄膜１０２にレーザビーム１０
５を照射して溶融結晶化を行う場合、レーザビーム１０
５に対して基板１００を相対的に走査させながら照射す
るが、走査方向と垂直方向に、半導体薄膜１０２に温度
分布を形成する。図において、高温領域１２と低温領域
１３が温度分布に相当する。これにより低温領域１３の
凝固時間が高温領域１２のそれよりも短くなるので、低
温領域１３から結晶化がはじまり、矢印の方向に成長す
る。その際結晶粒界は遅れて結晶化がはじまる高温領域
１２に掃き出される。従って、低温領域には欠陥密度が
1×１０１7ｃｍ−３より小さい第1の半導体薄膜領域１
１が、高温領域には欠陥密度が1×１０１7ｃｍ−３以上
の第２の半導体薄膜領域１０が形成され、交互にストラ
イプ上に配置することができる。第１の半導体領域の幅
はゲート幅より大きいことが望ましく、５μｍ以上であ
る。一方第２の半導体領域の幅は狭いほどよい。このよ
うに低密度欠陥含有領域と高密度欠陥含有領域が半導体
薄膜の平面内で位置制御して形成できる場合、図１
（ｃ）に示すように、薄膜トランジスタ４００のレイア
ウトに制限が生じる。すなわち、高密度欠陥領域にはト
ランジスタのチャネルを配置しないようにすると、高性
能の薄膜半導体装置が得られる。４０１はチャネル配置
禁止領域であり、この領域に、トランジスタ間の配線、
電源線、グランド線が配置される。低密度欠陥領域であ
る第１の半導体領域には、薄膜トランジスタのチャネル
が配置される。半導体薄膜内の温度分布は、レーザビー
ムの強度分布を形成することにより得られる。さらに、
以下実施例１から４に示す構造と方法によって実現する
ことができる。
【００１３】＜実施の形態１＞図２は、本発明の実施の
形態１における半導体薄膜装置を説明するための図であ
る。図２(a)(b)は、本願発明の第１の実施例による半導
体薄膜の製造方法を説明する為の工程を示した断面図で
ある。 (c)は、半導体薄膜の平面図である。(d)は、本
願発明の製造に用いた装置の概念図である。
【００１４】図２（a）に示すように、絶縁性基板１０
０に下層膜１０１を介して形成された非晶質あるいは多
結晶からなる半導体薄膜上に、レーザビームに対して反
射防止膜となる膜厚を有する帯状の絶縁膜１３０を一定
の間隔をおいて複数本配置し、前記絶縁膜で覆われてい
る領域のレーザビーム反射率R２と覆われていない領域
の反射率R１がR２＜R１となるように設定する。絶縁膜
で覆われている領域の幅が覆われていない領域の幅より
小さくなるように設定するのがのぞましい。前記帯状の
反射防止膜の長手方向と平行に前記基板をレーザビーム
１０５に対して相対的に移動させながら前記レーザビー
ムを照射する。レーザのパルス幅は１μｓ以上であるこ
とが望ましい。反射防止膜１３０で覆われている半導体
領域の覆われていない領域より温度が高くなり、結晶成
長が誘起される。図２（ｂ）に示すように高密度欠陥領
域１０７と低密度欠陥領域１０６を形成することができ
る。
【００１５】図２（ｃ）に示すように、反射防止膜１３
０が配置された半導体領域は、高密度欠陥含となり、反
射率が大きい領域は低密度欠陥含有半導体領域となる。
このように、レーザビームに対する反射率の異なる膜を
ストライプ状にパターニングすることにより、結晶性が
高い領域と低い領域を位置制御して配置することができ
る。
【００１６】図２(ｄ)は、図２に示したような絶縁性基
板１００上に形成された非晶質あるいは多結晶の半導体
薄膜にレーザビームを照射して半導体薄膜を溶融再結晶
化して 半導体薄膜装置を形成するための製造装置であ
る。EO変調器２０１、偏光板２０２、ドライバ２０３か
ら構成されるレーザビームのパルス幅と時間依存の形状
と間隔を変調する手段と、発振源から射出されたレーザ
ビームのプロファイルを複数のレンズからなる光学系、
あるいは回折光学素子により適切な形状に整形するビー
ム整形ユニット２０４、走査機能のついたミラー２０
８、レーザビームを結像させる結像レンズ系２０７、レ
ーザビームの照射と同期して絶縁性基板２０５を所定の
ピッチで移動する手段とを有することを具備する。レー
ザビームのパルス幅、時間依存形状、パルス間隔は外部
から制御できる。レーザビームの照射と同期して、絶縁
性基板２０６あるいはミラー２０８を所定の速度と間隔
で移動することにより、所望の領域を結晶化させること
ができる。レーザのパルス幅は１μｓ以上であることが
望ましい。
【００１７】本実施例により、ガラスなどの絶縁体基板
上に、粒界、粒径、結晶方位を制御でき、結晶化の仮定
で生じる膜のラフネスと結晶欠陥を低減した高品質の半
導体薄膜を形成することができた。また、本実施例で
は、製造工程数が低減され、大面積基板に適用が容易で
あり、高いスループット、低価格で高品質の半導体薄膜
を形成することができた。さらに、本実施の形態で示し
た半導体薄膜をMIS型電界効果トランジスタに適応する
と、電界効果移動度が約300cm2／V・ｓ以上、しきい電
圧のバラツキを±0.2 V以下に抑制することができ、高
性能、高信頼で動作し、デバイス間の均一性が優れた半
導体薄膜装置が得られる。 ＜実施の形態２＞図３は、本発明の実施の形態１におけ
る薄膜半導体装置を説明するための図である。図３(a)
(b)は、本願発明の第１の実施例による半導体薄膜の製
造方法を説明する為の断面図である。 (c)は、半導体薄
膜の平面図である。
【００１８】図３（a）に示すように、基板１００上に
幅がW１で熱伝導率がK1の帯状の薄膜１３２と、幅がW２
で熱伝導率がK２の帯状の薄膜１３１が一定の間隔で交
互に複数本配置する。さらに熱伝導率の大小がK2＜K１
かつW2＜W１となるように設定する。半導体薄膜１０２
を形成した後、前記帯状の下層薄膜の長手方向と平行に
前記基板１００をレーザビーム１０５に対して相対的に
移動させながらレーザビーム１０５を照射する。レーザ
のパルス幅は１μｓ以上であることが望ましい。熱伝導
率が高い下層膜１３２と接した半導体領域の覆われてい
ない領域より温度が低くなり、そこから結晶が成長して
熱伝導率が低い下層膜１３１と接して温度が高い半導体
領域に結晶欠陥を掃き出す。図３（ｂ）に示すように高
密度欠陥領域１０７と低密度欠陥領域１０６を形成する
ことができる。
【００１９】図３（ｃ）に示すように、熱伝導率が低い
下層膜１３１と接した半導体領域は、高密度欠陥含とな
り、熱伝導率が大きい下層膜１３２と接した半導体領域
は低密度欠陥含有半導体領域となる。このように、熱伝
導率の異なる膜をストライプ状にパターニングすること
により、結晶性のよい領域と悪い領域を位置制御して配
置することができる。
【００２０】本実施により、ガラスなどの絶縁体基板上
に、粒界、粒径、結晶方位を制御でき、結晶化の仮定で
生じる膜のラフネスと結晶欠陥を低減した高品質の半導
体薄膜を形成することができた。また、本実施例では、
製造工程数が低減され、大面積基板に適用が容易であ
り、高いスループット、低価格で高品質の半導体薄膜を
形成することができた。さらに、本実施の形態で示した
半導体薄膜をMIS型電界効果トランジスタに適応する
と、電界効果移動度が約300cm2／V・ｓ以上、しきい電
圧のバラツキを±0.2 V以下に抑制することができ、高
性能、高信頼で動作し、デバイス間の均一性が優れた半
導体薄膜装置が得られる。
【００２１】＜実施の形態３＞図４，５は、本発明の実
施の形態３における薄膜半導体装置を説明するための図
である。図４は、第３の実施例による半導体薄膜装置の
断面図であり、図５は本願発明に係わる半導体薄膜装置
の製造方法を説明する為の断面図である。該半導体装置
の構造は、ゲートがチャネルに対して基板側に形成され
ている逆スタガ構造である。半導体装置は、透明で無ア
ニールのガラスなどの非結晶質基板１００に、SiN/SiO2
２層からなる下地層１０１を介してボトムゲート電極１
１０が設けられ、さらにSiO2からなるゲート絶縁膜１１
１を介して、チャネル１０８、ドレイン１５１、ソース
領域１５２からなるSi半導体薄膜から構成される。ボト
ムゲート電極１１０の材料としては、その熱伝導率が下
地層１０１と基板１００の熱伝導率よりも高いもの、具
体的には熱伝導率が1 W/msよりも大きな材料から選択さ
れる。Al,Cr,Tn,Ti,W,Moなどの金属やその合金、あるい
は導電性の高いポリシリコンが望ましい。半導体薄膜の
下部にこのような材料のボトムゲート電極１１０を配置
することにより、レーザ結晶化において、温度分布を形
成する。すなわちボトムゲート電極１１０上の半導体領
域の温度はそれ以外の半導体領域よりも低温となるた
め、低欠陥密度の結晶領域が自己整合的に形成される。
従って、結晶化時にソース１５２、ドレイン１５１領域
に結晶欠陥が掃き出され、チャネル領域１０８には低欠
陥で高品質のSi薄膜が形成される。
【００２２】製造方法を図５に従い説明する。図５(a)
に示すように、非結晶質基板１００に、PECVDにより成
膜されたSiN/SiO2２層からなる下地層１０１を介してAl
合金をスパッタ法で形成し、ボトムゲート電極１１０を
作製する。次にPECVDにより膜厚50 nmでSiO2からなるゲ
ート絶縁膜１１１を形成した後(図５(b))、膜厚100nmの
非晶質Si薄膜１０２をPECVD法により成膜する(図５
(c))。この状態を準備した基体に、前述したレーザ光１
０５を照射する(図５(d))。図２（ｄ）に示した装置を
用いて結晶化を行った。基板１１０の走査方向は紙面奥
行き方向に対応する。レーザのパルス幅は１μｓ以上で
あることが望ましい。ボトムゲート電極１１１の熱伝導
率が高いため、その上にある半導体層の温度は他の領域
よりも低く、ここから結晶化がはじまり、結晶欠陥は高
温領域に掃き出される。これにより図５(e)に示すよう
に、高密度欠陥含有半導体領域１０７と、低密度欠陥含
有半導体領域１０６が形成される。次に図５(f)に示す
ように、ポジ型レジストを半導体薄膜表面に塗布した
後、基板裏側からホトリソグラフィの光を照射すること
により（図中矢印）、ボトムゲート１１０をマスクとし
た形状が転写されてレジスト１５０が形成される。この
レジスト１５０をマスクとし、不純物のイオン打ち込み
を行うと、ソース１５２、ドレイン１５１領域がボトム
ゲート電極１１０に対して自己整合で形成されることに
なる(図５(g))。以上の工程により、図５(h)に示す逆ス
タガ構造の半導体薄膜装置を作製することができた。図
４における半導体薄膜装置のチャネル領域１０８半導体
薄膜は、基板１００表面に対して主配向が｛１１０｝で
あり、かつ上記ソース領域１５２とドレイン領域１５１
を結ぶ方向にほぼ垂直な面の主配向が｛１００｝であ
る。また、チャネル領域１０８を構成する複数の結晶粒
と結晶粒の間は、回転角が７５度以下の小傾角粒界から
なる。さらに、チャネル領域１２の表面凹凸は２０ｎｍ
より小さく、その内部引っ張り応力は１０９ｄｙｎ／ｃ
ｍ２以上、含まれる結晶欠陥密度は１０１７ｃｍ−３よ
り小さい。又、チャネル領域１２を含む当該半導体層全
体に含まれる金属元素は１０１９ｃｍ−３以下である。
【００２３】本実施例により、ガラスなどの絶縁体基板
上に、チャネル領域に低密度欠陥の半導体薄膜をゲート
に対して自己整合的に形成することができた。また、本
実施例では、製造工程数が低減され、大面積基板に適用
が容易であり、高いスループット、低価格で高品質の半
導体薄膜を形成することができた。さらに、本実施の形
態で示したＭＩＳ型電界効果トランジスタは、電界効果
移動度が約３００ｃｍ ２／Ｖ・ｓ以上、しきい電圧のバ
ラツキを±０.２Ｖ以下に抑制することができた。すな
わち本実施例によれば、高性能、高信頼で動作し、デバ
イス間の均一性が優れた半導体薄膜装置が得られる。
【００２４】＜実施の形態４＞図６，７は、本発明の実
施の形態４における半導体薄膜装置を説明するための図
である。図６は、第４の実施例による半導体薄膜装置の
断面図であり、図７は本願発明に係わる半導体薄膜装置
の製造方法を説明する為の断面図である。該半導体薄膜
装置の構造は、チャネルに対して基板側に形成されてい
るボトムゲート電極１１０とチャネル上に形成されたト
ップゲート電極１０９からなるデュアルゲート型構造の
半導体薄膜装置である。本半導体薄膜装置は、透明で無
アニールのガラスなどの非結晶質基板１００に、SiN/Si
O2２層からなる下地層１０１を介してボトムゲート電極
１１０が設けられ、さらにSiO2からなる第１のゲート絶
縁膜１１１を介して、チャネル１０８、ドレイン１５
１、ソース領域１５２から構成されるSi半導体薄膜が設
けられ、さらにその上に第２のゲート絶縁膜１１５を介
してチャネル領域１０８上にトップゲート電極１０９が
接続されている。ボトムゲート電極１１０の材料として
は、その熱伝導率が下地層１０１と基板１００の熱伝導
率よりも高いもの、具体的には熱伝導率が1 W/msよりも
大きな材料から選択される。Al,Cr,Tn,Ti,W,Moなどの金
属やその合金、あるいは導電性の高いポリシリコンが望
ましい。半導体薄膜の下部にこのような材料のボトムゲ
ート電極１１０を配置することにより、レーザ結晶化に
おいて、温度分布を形成する。すなわちボトムゲート電
極１１０上の半導体領域の温度はそれ以外の半導体領域
よりも低温となるため、低欠陥密度の結晶領域を自己整
合的に形成される。従って、結晶化時にソース１５２、
ドレイン１５１領域に結晶欠陥が掃き出され、チャネル
領域１０８には低欠陥で高品質のSi薄膜が形成される。
デュアルゲート型構造は、トランジスタ特性の性能と信
頼性を向上するために有効である。特に、一方のゲート
によりしきい電圧を制御することができる。
【００２５】製造方法を図７に従い説明する。第３の実
施例において図５を用いて説明した同様の工程で図７
(a)から(e)のステップで、ボトムゲート電極１１０に対
して自己整合で形成された、高密度欠陥含有半導体領域
１０７と低密度欠陥含有半導体領域１０６を構成する。
次に図７(f)(h)に示すように、第２のゲート絶縁膜１１
５を成膜した後、ネガ型レジストを塗布した後、基板裏
側からホトリソグラフィの光を照射することにより（図
中矢印）、ボトムゲート１１０をマスクとした形状が転
写されてレジスト１４０が形成される。次に図７(i)に
示すように、レジスト上にトップゲート電極１０９材料
を成膜し、リフトオフプロセスにより、レジスト上の膜
を除去する。これにより、ボトムケ゛ート１１０に対して自
己整合でトップゲート電極１０９が形成される構造が実
現できる。さらにトップゲート電極１０９をマスクとし
て不純物のイオン打ち込みを行うと、ソース１５２、ド
レイン１５１領域がトップゲート電極１１０に対して自
己整合で形成されることになる(図７(i))。以上の工程
により、トップとボトムゲートの両方を備えた、デュア
ルゲート型構造の半導体薄膜装置を作製することができ
た。図６における半導体薄膜装置のチャネル領域１０８
半導体薄膜は、基板１００表面に対して主配向が｛１１
０｝であり、かつ上記ソース領域１５２とドレイン領域
１５１を結ぶ方向にほぼ垂直な面の主配向が｛１００｝
であるから。また、チャネル領域１０８を構成する複数
の結晶粒と結晶粒の間は、回転角が７５度以下の小傾角
粒界からなる。さらに、チャネル領域１２の表面凹凸は
２０ｎｍより小さく、その内部引っ張り応力は１０９ｄ
ｙｎ／ｃｍ２以上、含まれる結晶欠陥密度は１０１７ｃ
ｍ−３より小さい。又、チャネル領域１２を含む当該半
導体層全体に含まれる金属元素は１０１９ｃｍ−３以下
である。
【００２６】本実施例により、ガラスなどの絶縁体基板
上に、チャネル領域に低密度欠陥の半導体薄膜をゲート
に対して自己整合的に形成することができた。また、本
実施例では、製造工程数が低減され、大面積基板に適用
が容易であり、高いスループット、低価格で高品質の半
導体薄膜を形成することができた。さらに、本実施の形
態で示したＭＩＳ型電界効果トランジスタは、電界効果
移動度が約３００ｃｍ ２／Ｖ・ｓ以上、しきい電圧のバ
ラツキを±０.２Ｖ以下に抑制することができた。すな
わち本実施例によれば、高性能、高信頼で動作し、デバ
イス間の均一性が優れた半導体薄膜装置が得られる。図
８は、本願発明に係わる画像表示装置の構成図である。
装置はガラス上に設けられ、表示画素領域３００、その
周辺に配置された、デコーダ回路３０１、マイクロプロ
セッサユニット３０７、メモリユニット３０８、通信ユ
ニット３０６、信号線のドライバである信号電極線シフ
トレジスタ回路３０２、信号電極線バッファ回路３０
３、走査側のドライバである走査電極線シフトレジスタ
回路３０４、走査電極線バッファ回路３０５から構成さ
れる。それぞれは実施例１から４に示した薄膜トランジ
スタからなる。実施例１から４に示した半導体領域は、
低密度欠陥の半導体領域と高密度欠陥の半導体領域に配
置される。したがって回路を構成する場合、半導体薄膜
装置のチャネル領域は低密度欠陥領域に、配線などは高
密度欠陥領域に配置される。チャネルは、高密度欠陥領
域であるチャネル配置禁止領域４０１以外の領域に配置
する。したがって、図８に示したそれぞれの回路のレイ
アウトは、方向、配列のし方に特徴を有する。例えば信
号電極線バッファ回路３０３は大電流を必要とするた
め、ゲート幅の大きなトランジスタで構成しなければな
らない。それゆえ、トランジスタのレイアウトは図９
(b)に示すように、チャネル配置禁止領域４０１を回避
するために、チャネル幅を複数に分割する。これによ
り、チャネルは高品質のSi薄膜のみで構成され、高性能
で高信頼の回路を構成することができる。信号線のドラ
イバを構成する信号電極線シフトレジスタ回路３０２と
信号電極線バッファ回路３０３は、図９(a)に示すよう
に、チャネル配置禁止領域４０１の間に薄膜トランジス
タ４００が配置され、ソースとドレインを結ぶ方向はチ
ャネル配置禁止領域４０１と平行となる。一方、走査側
のドライバである走査電極線シフトレジスタ回路３０
４、走査電極線バッファ回路３０５は、チャネル配置禁
止領域４０１の間に薄膜トランジスタ４００が配置され
るが、ソースとドレインを結ぶ方向はチャネル配置禁止
領域４０１と垂直となる。
【００２７】
【発明の効果】本発明によれば、ガラスなどの絶縁体基
板上に、粒界、粒径、結晶方位を制御でき、結晶化の過
程で生じる膜のラフネスと結晶欠陥を低減した高品質の
半導体薄膜を有する半導体薄膜装置及び画像表示装置が
得られる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体薄膜装置の概念図である。
【図２】第１の実施例による半導体薄膜装置を製造する
ための概念図である。
【図３】第２の実施例による半導体薄膜装置を製造する
ための概念図である。
【図４】第３の実施例による半導体薄膜装置の断面図。
【図５】本発明に係わる半導体薄膜装置の製造方法を説
明する為の断面図である。
【図６】第４の実施例による半導体薄膜装置の断面図。
【図７】本発明に係わる半導体薄膜装置の製造方法を説
明する為の断面図である。
【図８】本発明に係わる画像表示装置の構成図である。
【図９】本発明に係わる半導体薄膜装置のレイアウト図
である。
【図１０】従来のレーザビームの照射の例を示す斜視図
である。
【符号の説明】
１００…絶縁性基板、１０１…下層膜、１０２…非晶質
シリコン膜、１０３…多結晶シリコン膜、１０５…レー
ザビーム、１０、１０７…高密度欠陥含有半導体領域、
１１、１０６…低密度欠陥含有半導体領域、１３０…反
射防止膜、１３１…低熱伝導率膜、１３２…高熱伝導率
膜、１０８…チャネル領域、１１１、１１５…ゲート絶
縁膜、１０９…トップゲート電極、１１０…ボトムゲー
ト電極、１５１…ドレイン領域、１５２…ソース領域、
１５０…ポジ型レジスト、１４０…ネガ型レジスト、２
００…ＣＷレーザ、２０１…ＥＯ変調器、２０２…偏光
子、２０４…ビーム整形ユニット、２０５…基板走査ユ
ニット、２０６…絶縁性基板、２０７…結像レンズ、２
０９…ミラー、２０７…結像レンズ、３００…表示画素
領域、３０１…デコーダ回路、３０７…マイクロプロセ
ッサユニット、３０８…メモリユニット、３０６…通信
ユニット、３０２…信号電極線シフトレジスタ回路、３
０３…信号電極線バッファ回路、３０４…走査電極線シ
フトレジスタ回路、３０５…走査電極線バッファ回路、
４００…薄膜トランジスタ、４０１…チャネル配置禁止
領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝 健夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F052 AA02 BA18 BB07 DA01 DB03 EA01 EA02 EA06 EA07 EA11 EA12 EA13 FA02 FA26 FA27 JA01 JA02 5F110 AA16 AA30 BB02 CC08 DD02 DD11 DD13 DD14 DD17 EE03 EE04 EE06 EE09 EE30 EE44 FF02 FF30 GG02 GG06 GG13 GG17 GG45 HJ13 PP03 PP05 PP11 PP24 PP36 PP40 QQ11 QQ12

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】歪点が600度以下で絶縁性かつ透明の基板
    上に形成された膜厚200 nm以下の半導体薄膜において、
    欠陥密度が1×１０１7ｃｍ−３より小さい第1の半導体
    薄膜領域と欠陥密度が1×１０１7ｃｍ−３以上の第２の
    半導体薄膜領域が交互にストライプ状に配置された領域
    を有し、前記第１の半導体薄膜領域の幅が前記第２の半
    導体薄膜領域の幅よりも大きいことを特徴とする半導体
    薄膜装置。
  2. 【請求項２】前記第１の半導体薄膜領域は、前記基板表
    面に対し｛１１０｝の配向を有し、前記基板と前記スト
    ライプ状領域に対する略垂直な面に対し｛１００｝の配
    向を有することを特徴とする請求項１記載の半導体薄膜
    装置。
  3. 【請求項３】前記第１の半導体薄膜領域の膜厚は、前記
    第２の半導体薄膜領域の膜厚よりも薄いことを特徴とす
    る請求項１記載の半導体薄膜装置。
  4. 【請求項４】前記第１の半導体薄膜領域にゲート絶縁膜
    を介して形成されたゲート電極と、前記第１の半導体薄
    膜領域に所定間隔で設けられたソース、ドレインと、該
    ソースとドレインの間に形成されるチャネル領域とから
    なる薄膜トランジスタを配置し、前記第２の半導体薄膜
    領域に前記チャネル以外の電源線、グランド線その他の
    配線を配置したことを特徴とする請求項１記載の半導体
    薄膜装置。
  5. 【請求項５】歪点が600度以下で絶縁性かつ透明の基板
    上にレーザアニールにより半導体薄膜を結晶化させて半
    導体薄膜装置を製造する方法において、前記基板上に半
    導体薄膜を形成し、該半導体薄膜上にレーザビームに対
    して反射防止膜となる膜厚を有する帯状の絶縁膜を略一
    定の間隔をおいて複数本配置し、前記絶縁膜で覆われて
    いる領域のレーザビーム反射率R２と覆われていない領
    域の反射率R１がR２＜R１となるように設定し、かつ前
    記絶縁膜で覆われている領域の幅が覆われていない領域
    の幅より小さくなるように、前記帯状の絶縁膜の長手方
    向と略平行に前記基板をレーザビームに対して相対的に
    移動させながら前記レーザビームを照射する工程を有す
    ることを特徴とする半導体薄膜装置の製造方法。
  6. 【請求項６】前記レーザアニールのレーザのパルス幅は
    1μs以上であることを特徴とする請求項５記載の半導体
    薄膜装置の製造方法。
  7. 【請求項７】前記反射率R１の領域は、欠陥密度が1×１
    ０１7ｃｍ−３より小さい第１の半導体薄膜領域に対応
    し、前記反射率R２の領域は欠陥密度が1×１０１7ｃｍ
    −３以上の第２の半導体領域に対応し、前記反射率R1の
    領域に薄膜トランジスタが配置され、前記反射率R2の領
    域に薄膜トランジスタのチャネル以外の、電源配線、グ
    ランド線その他の配線を配置したことを特徴とする請求
    項５記載の半導体薄膜装置の製造方法。
  8. 【請求項８】前記基板上に幅がW１で熱伝導率がK1の帯
    状の下層膜１と、幅がW２で熱伝導率がK２の帯状の下層
    膜２を一定の間隔で交互に複数本配置し、さらに熱伝導
    率の大小がK2＜K１かつW2＜W１となるように設定し、半
    導体薄膜を積層し、前記熱伝導率が異なる帯状の下層膜
    の長手方向と平行に前記基板をレーザビームに対して相
    対的に移動させながら前記レーザビームを照射する工程
    を有することを特徴とする請求項５記載の半導体薄膜装
    置の製造方法。
  9. 【請求項９】前記熱伝導率K1の領域は、欠陥密度が1×
    １０１7ｃｍ−３より小さい第１の半導体薄膜領域に対
    応し、前記熱伝導率K２の領域は欠陥密度が1×１０１7
    ｃｍ−３以上の第２の半導体薄膜領域に対応し、前記熱
    伝導率K1の領域に薄膜トランジスタが配置され、前記熱
    伝導率K２の領域に薄膜トランジスタのチャネル以外
    の、電源配線、グランド線その他の配線を配置したこと
    を特徴とする請求項８記載の半導体薄膜装置の製造方
    法。
  10. 【請求項１０】歪点が600度以下で絶縁性かつ透明の基
    板上にレーザアニールにより半導体薄膜を形成する方法
    において、前記レーザビームの長手方向のエネルギ強度
    の分布パターンは、相対的に光強度の強い部分と弱い部
    分とが平面的に交互に配置され、前記レーザビームの長
    手方向と垂直に前記基板をレーザビームに対して相対的
    に移動させながら前記レーザビームを照射する工程を備
    え、前記レーザビームのエネルギ強度の分布は、結晶成
    長方向に対して垂直方向に配置されることを特徴とする
    半導体薄膜装置の製造方法。
  11. 【請求項１１】前記レーザアニールのレーザのパルス幅
    は1μs以上であることを特徴とする請求項１０記載の半
    導体薄膜装置の製造方法。
  12. 【請求項１２】前記レーザビームのエネルギ強度の弱い
    領域は欠陥密度が1×１０１7ｃｍ−３より小さい第１の
    半導体薄膜領域に対応し、上記レーザビームのエネルギ
    強度の強い領域は欠陥密度が1×１０１7ｃｍ−３以上の
    第２の半導体薄膜領域に対応し、前記レーザビームのエ
    ネルギ強度の弱い領域には薄膜トランジスタが配置さ
    れ、前記レーザビームのエネルギ強度の強い領域に薄膜
    トランジスタのチャネル以外の、電源配線、グランド線
    その他の配線を配置したことを特徴とする請求項１０記
    載の半導体薄膜装置の製造方法。
  13. 【請求項１３】透明で絶縁性の基板上にボトムゲートが
    設置され、該ボトムゲート上に欠陥密度が1×１０１7ｃ
    ｍ−３より小さい第１の半導体薄膜領域が配置され、該
    ボトムゲートに対して自己整合的にソース、ドレイン領
    域が配置された半導体薄膜装置の製法であり、ボトムゲ
    ート、ゲート絶縁膜、半導体薄膜を形成した後、前記半
    導体薄膜をレーザアニールにより結晶化する工程、ボト
    ムゲートをマスクとして基板裏面から露光してレジスト
    をパターニングする工程、上記レジストをマスクとして
    イオン注入する工程とを有することを特徴とする半導体
    薄膜装置の製造方法。
  14. 【請求項１４】前記レーザアニールのレーザのパルス幅
    は1μs以上であることを特徴とする請求項１３記載の半
    導体薄膜装置の製造方法。
  15. 【請求項１５】透明で絶縁性の基板上に第１のゲートと
    なるボトムゲートが設置され、該ボトムゲート上に欠陥
    密度が1×１０１7ｃｍ−３より小さい第１の半導体薄膜
    領域が配置され、該ボトムゲートに対して自己整合的に
    ソースドレイン領域が配置され、さらに該第１の半導体
    薄膜領域を介してボトムゲート直上に自己整合的に第２
    のゲートであるトップゲートが形成されたデュアルゲー
    ト型半導体薄膜装置の製法であり、ボトムゲート、第１
    のゲート絶縁膜、半導体薄膜を形成した後、該半導体薄
    膜をレーザアニールにより結晶化する工程、前記ボトム
    ゲートをマスクとして基板裏面から露光してレジストを
    パターニングする工程、該レジストをマスクとしてイオ
    ン注入する工程、さらに第２のゲート絶縁膜を形成した
    後、前記ボトムゲートをマスクとして基板裏面から露光
    してレジストをパターニングする工程の後、トップゲー
    トを形成する工程を有することを特徴とする半導体薄膜
    装置の製造方法。
  16. 【請求項１６】前記レーザアニールのレーザのパルス幅
    は1μs以上であることを特徴とする請求項１５記載の半
    導体薄膜装置の製造方法。
  17. 【請求項１７】歪点が600度以下で絶縁性かつ透明の基
    板上に形成された膜厚200 nm以下の半導体薄膜におい
    て、欠陥密度が1×１０１7ｃｍ−３より小さい第1の半
    導体薄膜領域と欠陥密度が1×１０１7ｃｍ−３以上の第
    ２の半導体薄膜領域が交互にストライプ状に配置された
    領域を有し、前記第１の半導体薄膜領域の幅が前記第２
    の半導体薄膜領域の幅よりも大きい半導体薄膜装置を有
    することを特徴とする画像表示装置。
  18. 【請求項１８】前記第１の半導体薄膜領域は、前記基板
    表面に対し｛１１０｝の配向を有し、前記基板と前記ス
    トライプ状領域に対する略垂直な面に対し｛１００｝の
    配向を有することを特徴とする請求項１７記載の画像表
    示装置。
  19. 【請求項１９】前記第１の半導体薄膜領域の膜厚は、前
    記第２の半導体薄膜領域の膜厚よりも薄いことを特徴と
    する請求項１７記載の画像表示装置。
  20. 【請求項２０】前記第１の半導体薄膜領域にゲート絶縁
    膜を介して形成されたゲート電極と、前記第１の半導体
    薄膜領域に所定間隔で設けられたソース、ドレインと、
    該ソースとドレインの間に形成されるチャネル領域とか
    らなる薄膜トランジスタを配置し、前記第２の半導体薄
    膜領域に前記チャネル以外の電源線、グランド線その他
    の配線を配置したことを特徴とする請求項１７記載の画
    像表示装置。
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