KR20030047678A - 반도체 박막 장치, 그 제조 방법 및 화상 표시 장치 - Google Patents

반도체 박막 장치, 그 제조 방법 및 화상 표시 장치 Download PDF

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Abstract

절연체 기판 상에서, 입계, 입경, 결정 방위를 제어한다. 왜곡점이 600도 이하로 절연성이고 투명한 기판 상에 형성된 막 두께 200㎚ 이하인 반도체 박막에 있어서, 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역과 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역이 교대로 스트라이프 형상으로 배치된 영역을 구비하고, 상기 제1 반도체 박막 영역의 폭이 상기 제2 반도체 박막 영역의 폭보다도 넓은 반도체 박막 장치를 이용한다. 고품질의 반도체 박막을 갖는 반도체 박막 장치가 얻어진다.

Description

반도체 박막 장치, 그 제조 방법 및 화상 표시 장치{THIN FILM SEMICONDUCTOR DEVICE, PRODUCTION PROCESS AND INFORMATION DISPLAY}
본 발명은, 반도체 박막을 갖는 반도체 박막 장치의 제조 방법에 관한 것으로, 특히 화상 표시 등에 이용하기에 유용한 반도체 박막 장치, 그 제조 방법 및 화상 표시 장치에 관한 것이다.
종래의 펄스 레이저의 주사에 의한 비정질 실리콘 박막의 결정화 방법을, 도 10을 이용하여 설명한다. 도 10은 종래 가장 일반적인 엑시머 펄스 레이저에 의한 결정화 방법을 나타내는 도면이다. 기판(100) 상에 기초막(101)을 사이에 두고 피착된 비결정 실리콘막(102)에, 이 기판 상에서의 폭 L이 수㎜ 정도의 선 형상의 엑시머 레이저로 이루어지는 레이저 빔(105)을 조사하고, 1 내지 수 펄스마다 레이저 조사 위치를 이동하여 기판 전체를 결정화한다. 이 종래 방법에서는, 레이저 조사 시의 결정핵은 랜덤하게 발생한다. 더구나, 이 결정핵의 핵 발생의 평균 거리는 통상의 레이저 어닐링 조건에서는, 0.5마이크론 혹은 그 이하이다. 따라서, 얻어지는 다결정 실리콘막(103)의 입경은 0.5마이크론 이하이고, 또한 크기는 균일하지는 않다.
국제 특허 공보, WO9745827에는 다음과 같은 방법이 나타나고 있다. 즉, 도 10에 도시한 레이저 빔(105)의 폭 L을, 0.5마이크론 이하로 형성하고, 이 형상의 레이저 빔(105)의 위치를 0.5마이크론 이하마다 이동하면서 펄스를 조사해 가면, 처음에 생긴 결정 입자를 시드로 해서 한 방향으로 결정 성장한다. 상기 한 방향이란, 가로방향, 즉 성장 막 두께에 대하여 수직 방향이다.
특개 2000-68520에 있어서, 다음과 같은 방법을 나타내고 있다. 즉 비정질 실리콘 박막의 기초막으로서, 열전도율이 각기 다른 하층막을 스트라이프 형상으로 배치함으로써, 엑시머 레이저를 조사하여 용융 결정화할 때에 결정핵의 생성 위치를 제어하는 방법이다. 열전도율이 낮은 하층막과 접하여 온도가 높은 영역은 실리콘 영역의 결함이 적고, 열전도율이 높은 하층막과 접하여 온도가 낮은 영역은 실리콘 영역의 결함이 많다.
상기 종래 방법에 있어서, 결정 성장에 요하는 시간은 100나노초 이하이기 때문에 얻어지는 결정 입경은 1마이크론 이하이고 입경의 변동이 컸다. 또한, 입자의 배향이 무질서하고, 결함 밀도가 크며 막 표면의 거칠기도 컸다. 따라서 대입경의 다결정 실리콘을 성장시키거나, 혹은 입경이나 입계의 위치를 정확하게 제어하는 것은 불가능하였다. 이 때문에, 채널 내에 입계가 랜덤하게 포함되게 된다. 따라서, TFT의 디바이스 특성, 신뢰성, 디바이스 간의 균일성을 향상시키는 것은 곤란하였다.
상기 국제 특허 공보, WO9745827에 개시된 기술은 빔을 수 마이크론 이하로 수속해야만 하기 때문에, 레이저의 에너지가 손실되는 데다가, 조사 레이저의 광학계가 복잡해진다. 또한 레이저 펄스 사이의 이동 거리가 수 마이크론 이하이기 때문에, 기판 전체를 결정화하는데 장시간을 요하여, 고처리량화, 저비용화가 곤란하였다. 특히, 이 방법은 대면적 기판에는 적용 불가능하다. 또한, 미소 거리의 이동은 진동의 영향을 받기 쉽고, 수율에도 문제가 있었다. 얻어진 반도체 박막은 기판 주사 방향에 대응한 방향으로 결정 결함이 야기되는데, 그 입계의 방향성의 제어성이 부족하여, TFT의 디바이스 특성, 균일성을 향상시키는 것은 곤란하였다. 또한, 채널 내를 무입계로 하는 것은 할 수 없었다.
한편, 특개 2000-68520에서 개시된 기술은, 부분적으로 결정핵의 위치를 제어할 수 있지만, 반도체 박막 장치를 배치하는 데 있어서 충분한 면적을 확보하는 것이 곤란하여, 디바이스 성능을 향상시킬 수 없었다.
본원 발명의 제1 목적은, 유리 등의 절연체 기판 상에, 입계, 입경, 결정 방위를 제어할 수 있어, 결정화의 과정에서 생기는 막의 거칠기와 결정 결함을 저감한 고품질의 반도체 박막을 갖는 반도체 박막 장치와 화상 표시 장치를 제공하는 것에 있다.
본 발명의 제2 목적은 유리 등의 절연체 기판 상에 제조 공정수의 저감, 대면적 기판에 적용이 용이하며, 높은 처리량, 저가격으로 고품질의 반도체 박막을 형성한 반도체 박막 장치와 화상 표시 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제3 목적은, 유리 등의 염가인 절연 기판 상에 고성능, 고신뢰로 동작하며, 디바이스 간의 균일성이 우수한 고특성의 반도체 박막 장치를 갖는 화상 표시 장치를 제공하는 것에 있다.
도 1은 본 발명의 반도체 박막 장치의 개념도.
도 2는 제1 실시예에 의한 반도체 박막 장치를 제조하기 위한 개념도.
도 3은 제2 실시예에 의한 반도체 박막 장치를 제조하기 위한 개념도.
도 4는 제3 실시예에 의한 반도체 박막 장치의 단면도.
도 5는 본 발명에 따른 반도체 박막 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 제4 실시예에 의한 반도체 박막 장치의 단면도.
도 7은 본 발명에 따른 반도체 박막 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명에 따른 화상 표시 장치의 구성도.
도 9는 본 발명에 따른 반도체 박막 장치의 레이아웃도.
도 10은 종래의 레이저 빔의 조사의 예를 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 절연성 기판
101 : 하층막
102 : 비정질 실리콘막
103 : 다결정 실리콘막
105 : 레이저 빔
10, 107 : 고밀도 결함 반도체 영역
11, 106 : 저밀도 결함 반도체 영역
130 : 반사 방지막
131 : 저열전도율막
132 : 고열전도율막
108 : 채널 영역
111, 115 : 게이트 절연막
109 : 상부 게이트 전극
110 : 하부 게이트 전극
151 : 드레인 영역
152 : 소스 영역
150 : 포지티브형 레지스트
140 : 네가티브형 레지스트
200 : CW 레이저
201 : EO 변조기
202 : 편광자
204 : 빔 정형 유닛
205 : 기판 주사 유닛
206 : 절연성 기판
207 : 결상 렌즈
209 : 미러
207 : 결상 렌즈
300 : 표시 화소 영역
301 : 디코더 회로
307 : 마이크로 프로세서 유닛
308 : 메모리 유닛
306 : 통신 유닛
302 : 신호 전극선 시프트 레지스터 회로
303 : 신호 전극선 버퍼 회로
304 : 주사 전극선 시프트 레지스터 회로
305 : 주사 전극선 버퍼 회로
400 : 박막 트랜지스터
401 : 채널 배치 금지 영역
상기 본 발명의 목적을 달성하기 위해서, 본 발명은 이하에 기술하는 수단을 실시하였다.
왜곡점이 600도 이하로 절연성이고 투명한 기판 상에 형성된 막 두께 200㎚ 이하의 반도체 박막 장치에 있어서, 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역과 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역이 교대로, 적어도 1 주기 스트라이프 형상으로 배치되고, 제1 반도체 박막 영역의 폭이 제2 반도체 박막 영역의 폭보다도 넓은 것에 의해, 목적의 반도체 박막 장치를 제공하는 것이 가능해진다. 구체적으로는, 제1 반도체 박막 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 반도체 박막 영역에 소정 간격으로 형성된 소스, 드레인과, 상기 소스와 드레인의 사이에 형성되는 채널 영역으로 이루어지는 박막 트랜지스터, 혹은 적어도 채널 영역을 배치하고, 상기 제2 반도체 영역에 전원선, 접지선, 배선 등의 박막 트랜지스터의 채널 이외의 것을 배치한다.
제조 방법의 발명은 반도체 박막 상에 레이저 빔에 대하여 반사 방지막이 되는 막 두께를 갖는 띠상의 절연막을 일정한 간격을 두고 복수개 배치하고, 상기 절연막으로 덮여져 있는 영역의 레이저 빔 반사율 R2로 덮여져 있지 않은 영역의 반사율 R1이 R2<R1이 되도록 설정하고, 또한 상기 절연막으로 덮여져 있는 영역의 폭이 덮여져 있지 않은 영역의 폭보다 좁아지도록 설정하고, 상기 띠상의 절연막의 길이 방향과 평행하게 상기 기판을 레이저 빔에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사하는 공정을 포함함으로써 달성된다. 또는, 기판 상에 폭이 W1이고 열전도율이 K1인 띠상의 절연막(1)과, 폭이 W2이고 열전도율이 K2인 띠상의 절연막(2)을 일정한 간격으로 교대로 복수개 배치하고, 또한 열전도율의 대소가 K2<K1 또한 W2<W1이 되도록 설정하고, 반도체 박막을 적층하고, 상기 띠상의 절연막의 길이 방향과 평행하게 상기 기판을 레이저 빔에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사하는 공정을 포함함으로써 달성된다.
또한 자기 정합 프로세스로 제작된 하부 게이트형(bottom-gate type), 또는이중 게이트형 구조의 반도체 박막 장치는 상기 목적을 달성하는 유효한 수단이다.
<발명의 실시예>
이하, 본 발명의 실시예에서의 반도체 박막, 반도체 박막 장치, 제조 방법에 대하여, 도면을 참조하면서 설명한다.
도 1은 반도체 박막 장치를 설명하기 위한 도면이다. 도 1의 (a)는 반도체 박막의 평면도이다. 왜곡점이 600도 이하인 절연성 기판(100) 상에 형성된 막 두께 200㎚ 이하의 반도체 박막에 있어서, 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역(11)과 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역(10)이 교대로, 적어도 1 주기 이상, 스트라이프 형상으로 배치되고, 제1 반도체 박막 영역(11)의 폭이 제2 반도체 박막 영역(10)의 폭보다도 넓다. 이러한 반도체 박막은 도 1의 (b)에 도시하는 원리에 의해 얻어진다. 반도체 박막(102)에 레이저 빔(105)을 조사하여 용융 결정화를 행하는 경우, 레이저 빔(105)에 대하여 기판(100)을 상대적으로 주사시키면서 조사하는데, 주사 방향과 수직 방향으로 반도체 박막(102)에 온도 분포를 형성한다. 도 1에 있어서, 고온 영역(12)과 저온 영역(13)이 온도 분포에 상당한다. 이에 따라 저온 영역(13)의 응고 시간이 고온 영역(12)의 그것보다도 짧아지기 때문에, 저온 영역(13)으로부터 결정화가 시작되어 화살표 방향으로 성장한다. 그 때 결정 입계는 늦게 결정화가 시작되는 고온 영역(12)으로 밀려나간다. 따라서, 저온 영역에는 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역(11)이 고온 영역에는 결함 밀도가 1×1017㎝-3이상의 제2 반도체 박막 영역(10)이 형성되고, 교대로 스트라이프 상으로 배치할 수 있다. 스트라이프의 길이는 레이저의 펄스 폭과 기판 주사 속도에 의해 제어할 수 있다. 즉, 1회의 주사로 1㎛ 이상, 1m 이하의 길이의 저결함 고품질 반도체 영역을 형성할 수 있다. 제1 반도체 영역의 폭은 게이트 폭보다 넓은 것이 바람직하고, 5㎛ 이상이다. 한쪽 제2 반도체 영역의 폭은 좁을수록 좋다. 이와 같이 저밀도 결함 영역과 고밀도 결함 영역이 반도체 박막의 평면 내에서 위치 제어하여 형성할 수 있는 경우, 도 1의 (c)에 도시한 바와 같이, 박막 트랜지스터(400)의 레이아웃에 제한이 생긴다. 즉, 고밀도 결함 영역에는 트랜지스터의 채널을 배치하지 않도록 하면, 고성능의 박막 반도체 장치가 얻어진다. 참조 부호 401은 채널 배치 금지 영역이고, 이 영역에 트랜지스터 사이의 배선, 전원선, 접지선이 배치된다. 저밀도 결함 영역인 제1 반도체 영역에는 박막 트랜지스터의 채널이 배치된다. 반도체 박막 내의 온도 분포는 레이저 빔의 강도 분포를 형성함으로써 얻어진다. 또한, 이하 제1 실시예 내지 제4 실시예에 나타내는 구조와 방법에 의해 실현할 수 있다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에서의 반도체 박막 장치를 설명하기 위한 도면이다. 도 2의 (a), 도 2의 (b)는 본원 발명의 제1 실시예에 의한 반도체 박막의 제조 방법을 설명하기 위한 공정을 나타낸 단면도이다. 도 2의 (c)는 반도체 박막의 평면도이다. 도 2의 (d)는 본원 발명의 제조에 이용한 장치의 개념도이다.
도 2의 (a)에 도시한 바와 같이, 절연성 기판(100)에 하층막(101)을 사이에 두고 형성된 비정질 혹은 다결정으로 이루어지는 반도체 박막 상에 레이저 빔에 대하여 반사 방지막이 되는 막 두께를 갖는 띠상의 절연막(130)을 일정한 간격을 두고 복수개 배치하고, 상기 절연막으로 덮여져 있는 영역의 레이저 빔 반사율 R2와 덮여져 있지 않은 영역의 반사율 R1이 R2<R1이 되도록 설정한다. 절연막으로 덮여져 있는 영역의 폭이 덮여져 있지 않은 영역의 폭보다 좁아지도록 설정하는 것이 바람직하다. 상기 띠상의 반사 방지막의 길이 방향과 평행하게 상기 기판을 레이저 빔(105)에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사한다. 레이저의 펄스 폭은 1㎲ 이상인 것이 바람직하다. 기판 주사 중, 레이저 펄스폭을 임의로 변경할 수 있다. 반사 방지막(130)으로 덮여져 있는 반도체 영역이 덮여져 있지 않은 영역보다 온도가 높아져서, 결정 성장이 유도된다. 도 2의 (b)에 도시한 바와 같이 고밀도 결함 영역(107)과 저밀도 결함 영역(106)을 형성할 수 있다.
도 2의 (c)에 도시한 바와 같이, 반사 방지막(130)이 배치된 반도체 영역은 고밀도 결함이 포함되고, 반사율이 큰 영역은 저밀도 결함 반도체 영역이 된다. 이와 같이, 레이저 빔에 대한 반사율이 각기 다른 막을 스트라이프 형상으로 패터닝함으로써, 결정성이 높은 영역과 낮은 영역을 위치 제어하여 배치할 수 있다.
도 2의 (d)는 도 2에 도시한 바와 같은 절연성 기판(100) 상에 형성된 비정질 혹은 다결정의 반도체 박막에 레이저 빔을 조사하여 반도체 박막을 용융 재결정화하여 반도체 박막 장치를 형성하기 위한 제조 장치이다. EO 변조기(201), 편광판(202), 드라이버(203)로 구성되는 레이저 빔의 펄스 폭과 시간 의존의 형상과 간격을 변조하는 수단과, 발진원으로부터 사출된 레이저 빔의 프로파일을 복수의 렌즈로 이루어지는 광학계, 혹은 회절 광학 소자에 의해 적절한 형상으로 정형하는 빔 정형 유닛(204), 주사 기능이 부여된 미러(208), 레이저 빔을 결상시키는 결상 렌즈계(207), 레이저 빔의 조사와 동기하여 절연성 기판(205)을 소정의 피치로 이동시키는 수단을 포함하는 것을 구비한다. 레이저 빔의 펄스폭, 시간 의존 형상, 펄스 간격은 외부로부터 제어할 수 있다. 이 제어는 기판 주사 중에도 가능하다. 레이저 빔의 조사와 동기하여, 절연성 기판(206) 혹은 미러(208)를 소정의 속도와 간격으로 이동시킴으로써, 소망의 영역을 결정화시킬 수 있다. 레이저 펄스폭은 1㎲ 이상인 것이 바람직하다. 임의의 위치, 간격으로, 임의의 크기의 결정 영역을 형성할 수 있다.
본 실시예에 의해, 유리 등의 절연체 기판 상에, 입계, 입경, 결정 방위를 제어할 수 있어, 결정화의 과정에서 생기는 막의 거칠기와 결정 결함을 저감한 고품질의 반도체 박막을 형성할 수 있다. 저밀도 결함 영역(106)은, 기판(100) 표면에 대하여 주 배향이 {110}이며, 또한 상기 소스 영역(152)와 드레인 영역(151)을 연결하는 방향에 거의 수직인 면의 주 배향이 {100}이다. 또한, 채널 영역(108)을 구성하는 복수의 결정 입자와 결정 입자 사이에는 회전각이 75도 이하인 소경각 입계로 이루어진다. 또한, 채널 영역(12)의 표면 요철은 20㎚보다 작고, 그 내부 인장 응력은 109dyn/㎠ 이상이고, 포함되는 결정 결함 밀도는 1017㎝-3보다 낮다. 또한, 채널 영역(12)을 포함하는 상기 반도체층 전체에 포함되는 금속 원소는 1019㎝-3이하이다. 또한, 본 실시예에서는, 제조 공정수가 저감되어, 대면적 기판에 적용이 용이하고, 높은 처리량, 저가격으로 고품질의 반도체 박막을 형성할 수 있었다. 또한, 본 실시예에서 보여진 반도체 박막을 MIS형 전계 효과 트랜지스터에 적용하면, 전계 효과 이동도가 약 300㎠/Vs 이상, 임계 전압의 변동을 ±0.2V 이하로 억제할 수 있어, 고성능, 고신뢰로 동작하며, 디바이스 간의 균일성이 우수한 반도체 박막 장치가 얻어진다.
<제2 실시예>
도 3은 본 발명의 제1 실시예에서의 박막 반도체 장치를 설명하기 위한 도면이다. 도 3의 (a), 도 3의 (b)는 본원 발명의 제1 실시예에 의한 반도체 박막의 제조 방법을 설명하기 위한 단면도이다. 도 3의 (c)는 반도체 박막의 평면도이다.
도 3의 (a)에 도시한 바와 같이, 기판(100) 상에 폭이 W1이고 열전도율이 K1인 띠상의 박막(132)과, 폭이 W2이고 열전도율이 K2인 띠상의 박막(131)이 일정한 간격으로 교대로 복수개 배치된다. 또한 열전도율의 대소가 K2<K1 또한 W2<W1이 되도록 설정한다. 반도체 박막(102)을 형성한 후, 상기 띠상의 하층 박막의 길이 방향과 평행하게 상기 기판(100)을 레이저 빔(105)에 대하여 상대적으로 이동시키면서 레이저 빔(105)을 조사한다. 레이저의 펄스폭은 1㎲ 이상인 것이 바람직하다. 열전도율이 높은 하층막(132)과 접한 반도체 영역이 덮여져 있지 않은 영역보다 온도가 낮아지고, 거기서부터 결정이 성장하여 열전도율이 낮은 하층막(131)과 접하여 온도가 높은 반도체 영역으로 결정 결함을 밀어낸다. 도 3의 (b)에 도시한 바와 같이 고밀도 결함 영역(107)과 저밀도 결함 영역(106)을 형성할 수 있다.
도 3의 (c)에 도시한 바와 같이, 열전도율이 낮은 하층막(131)과 접한 반도체 영역은 고밀도 결함 반도체 영역이 되고, 열전도율이 큰 하층막(132)과 접한 반도체 영역은 저밀도 결함 반도체 영역이 된다. 이와 같이, 열전도율이 각기 다른 막을 스트라이프 형상으로 패터닝함으로써, 결정성이 좋은 영역과 나쁜 영역을 위치 제어하여 배치할 수 있다.
본 실시에 의해, 유리 등의 절연체 기판 상에, 입계, 입경, 결정 방위를 제어할 수 있어, 결정화의 과정에서 생기는 막의 거칠기와 결정 결함을 저감한 고품질의 반도체 박막을 형성할 수 있었다. 저밀도 결함 영역(106)은, 기판(100) 표면에 대하여 주 배향이 {110}이며, 또한 상기 소스 영역(152)와 드레인 영역(151)을 연결하는 방향에 거의 수직인 면의 주 배향이 {100}이다. 또한, 채널 영역(108)을 구성하는 복수의 결정 입자와 결정 입자 사이에는 회전각이 75도 이하인 소경각 입계로 이루어진다. 또한, 채널 영역(12)의 표면 요철은 20㎚보다 작고, 그 내부 인장 응력은 109dyn/㎠ 이상이고, 포함되는 결정 결함 밀도는 1017㎝-3보다 낮다. 또한, 채널 영역(12)을 포함하는 해당 반도체층 전체에 포함되는 금속 원소는 1019㎝-3이하이다. 또한, 본 실시예에서는 제조 공정수가 저감되며, 대면적 기판에 적용이 용이하며, 높은 처리량, 저가격으로 고품질의 반도체 박막을 형성할 수 있었다. 또한, 본 실시예에서 보여진 반도체 박막을 MIS형 전계 효과 트랜지스터에 적용하면, 전계 효과 이동도를 약 300㎠/Vs 이상, 임계 전압의 변동을 ±0.2V 이하로 억제할 수 있어, 고성능, 고신뢰로 동작하고, 디바이스 간의 균일성이 우수한 반도체박막 장치가 얻어진다.
<제3 실시예>
도 4, 도 5는 본 발명의 제3 실시예에서의 박막 반도체 장치를 설명하기 위한 도면이다. 도 4는 제3 실시예에 의한 반도체 박막 장치의 단면도이고, 도 5는 본원 발명에 따른 반도체 박막 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 장치의 구조는 게이트가 채널에 대하여 기판측에 형성되어 있는 역스태거 구조이다. 반도체 장치는, 투명하고 무어닐링의 유리 등의 비결정질 기판(100)에, SiN/SiO22층으로 이루어지는 기초층(101)을 사이에 두고 하부 게이트 전극(110)이 형성되고, 또한 SiO2로 이루어지는 게이트 절연막(111)을 사이에 두고, 채널(108), 드레인(151), 소스 영역(152)으로 이루어지는 Si 반도체 박막으로 구성된다. 하부 게이트 전극(110)의 재료로서는, 그 열전도율이 기초층(101)과 기판(100)의 열전도율보다도 높은 것, 구체적으로는 열전도율이 1W/ms보다도 큰 재료로부터 선택된다. Al, Cr, Tn, Ti, W, Mo 등의 금속이나 그 합금, 혹은 도전성이 높은 폴리실리콘이 바람직하다. 반도체 박막의 하부에 이러한 재료의 하부 게이트 전극(110)을 배치함으로써, 레이저 결정화에 있어서, 온도 분포를 형성한다. 즉 하부 게이트 전극(110) 상의 반도체 영역의 온도는 그 이외의 반도체 영역보다도 저온이 되기 때문에, 저결함 밀도의 결정 영역이 자기 정합적으로 형성된다. 따라서, 결정화 시에 소스(152), 드레인(151) 영역으로 결정 결함이 밀려나가서, 채널 영역(108)에는 저결함이고 고품질의 Si 박막이 형성된다.
제조 방법을 도 5에 따라 설명한다. 도 5의 (a)에 도시한 바와 같이, 비결정질 기판(100)에, PECVD에 의해 성막된 SiN/SiO22층으로 이루어지는 기초층(101)을 사이에 두고 Al 합금을 스퍼터법으로 형성하여, 하부 게이트 전극(110)을 제작한다. 다음에 PECVD에 의해 막 두께 50㎚로 SiO2로 이루어지는 게이트 절연막(111)을 형성한 후(도 5의 (b)), 막 두께 100㎚의 비정질 Si 박막(102)을 PECVD법에 의해 성막한다(도 5의 (c)). 이 상태를 준비한 기체에, 상술한 레이저광(105)을 조사한다(도 5의 (d)). 도 2의 (d)에 도시한 장치를 이용하여 결정화를 행하였다. 기판(110)의 주사 방향은 지면 깊이 방향에 대응한다. 레이저의 펄스 폭은 1㎲ 이상인 것이 바람직하다. 하부 게이트 전극(111)의 열전도율이 높기 때문에, 그 위에 있는 반도체층의 온도는 다른 영역보다도 낮아, 여기서부터 결정화가 시작되고 결정 결함은 고온 영역으로 밀려나간다. 이에 따라 도 5의 (e)에 도시한 바와 같이, 고밀도 결함 반도체 영역(107)과, 저밀도 결함 반도체 영역(106)이 형성된다. 다음에 도 5의 (f)에 도시한 바와 같이, 포지티브형 레지스트를 반도체 박막 표면에 도포한 후, 기판 이면으로부터 포토리소그래피의 광을 조사함으로써(도 5 중 화살표), 하부 게이트(110)를 마스크로 한 형상이 전사되어 레지스트(150)가 형성된다. 이 레지스트(150)를 마스크로 하여, 불순물의 이온 주입을 행하면, 소스(152), 드레인(151) 영역이 하부 게이트 전극(110)에 대하여 자기 정합으로 형성되게 된다(도 5의 (g)). 이상의 공정에 의해, 도 5의 (h)에 도시하는 역스태거 구조의 반도체 박막 장치를 제작할 수 있었다.
도 4에서의 반도체 박막 장치의 채널 영역(108)의 반도체 박막은 기판(100) 표면에 대하여 주 배향이 {110}이고, 또한 상기 소스 영역(152)과 드레인 영역(151)을 연결하는 방향에 거의 수직인 면의 주 배향이 {100}이다. 또한, 채널 영역(108)을 구성하는 복수의 결정 입자와 결정 입자의 사이는 회전각이 75도 이하의 소경각 입계로 이루어진다. 또한, 채널 영역(12)의 표면 요철은 20㎚보다 작고, 그 내부 인장 응력은 109dyn/㎠ 이상, 포함되는 결정 결함 밀도는 1017㎝-3보다 낮다. 또한, 채널 영역(12)을 포함하는 해당 반도체층 전체에 포함되는 금속 원소는 1019㎝-3이하이다.
본 실시예에 의해, 유리 등의 절연체 기판 상에 채널 영역에 저밀도 결함의 반도체 박막을 게이트에 대하여 자기 정합적으로 형성할 수 있었다. 또한, 본 실시예에서는, 제조 공정수가 저감되고, 대면적 기판에 적용이 용이하고, 높은 처리량, 저가격으로 고품질의 반도체 박막을 형성할 수 있었다. 또한, 본 실시예에서 보여진 MIS형 전계 효과 트랜지스터는, 전계 효과 이동도가 약 300㎠/Vs 이상, 임계 전압의 변동을 ±0.2V 이하로 억제할 수 있었다. 즉 본 실시예에 따르면, 고성능, 고신뢰로 동작하여, 디바이스 간의 균일성이 우수한 반도체 박막 장치가 얻어진다.
<제4 실시예>
도 6, 도 7은 본 발명의 제4 실시예에 있어서의 반도체 박막 장치를 설명하기 위한 도면이다. 도 6은 제4 실시예에 의한 반도체 박막 장치의 단면도이고, 도7은 본원 발명에 따른 반도체 박막 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 박막 장치의 구조는, 채널에 대하여 기판측에 형성되어 있는 하부 게이트 전극(110)과 채널 상에 형성된 상부 게이트 전극(109)으로 이루어지는 이중 게이트형 구조의 반도체 박막 장치이다. 본 반도체 박막 장치는 투명하고 무어닐링의 유리 등의 비결정질 기판(100)에, SiN/SiO22층으로 이루어지는 기초층(101)을 사이에 두고 하부 게이트 전극(110)이 형성되고, 또한 SiO2로 이루어지는 제1 게이트 절연막(111)을 사이에 두고, 채널(108), 드레인(151), 소스 영역(152)로 구성되는 Si 반도체 박막이 형성되고, 또한 그 위에 제2 게이트 절연막(115)을 사이에 두고 채널 영역(108) 상에 상부 게이트 전극(109)이 접속되어 있다. 하부 게이트 전극(110)의 재료로서는, 그 열전도율이 기초층(101)과 기판(100)의 열전도율보다도 높은 것, 구체적으로는 열전도율이 1W/ms보다도 큰 재료로부터 선택된다. Al, Cr, Tn, Ti, W, Mo 등의 금속이나 그 합금, 혹은 도전성이 높은 폴리실리콘이 바람직하다. 반도체 박막의 하부에 이러한 재료의 하부 게이트 전극(110)을 배치함으로써, 레이저 결정화에 있어, 온도 분포를 형성한다. 즉 하부 게이트 전극(110) 상의 반도체 영역의 온도는 그 이외의 반도체 영역보다도 저온이 되기 때문에, 저결함 밀도의 결정 영역이 자기 정합적으로 형성된다. 따라서, 결정화 시에 소스(152), 드레인(151) 영역으로 결정 결함이 밀려나가고, 채널 영역(108)에는 저결함이고 고품질의 Si 박막이 형성된다. 이중 게이트형 구조는, 트랜지스터 특성의 성능과 신뢰성을 향상하기 위해서 유효하다. 특히, 한쪽의 게이트에 의해 임계 전압을 제어할수 있다.
제조 방법을 도 7에 따라 설명한다. 제3 실시예에 있어서 도 5를 이용하여 설명한 마찬가지의 공정에서 도 7의 (a) 내지 도 7의 (e)의 단계에서, 하부 게이트 전극(110)에 대하여 자기 정합으로 형성된, 고밀도 결함 반도체 영역(107)과 저밀도 결함 반도체 영역(106)을 구성한다. 다음에 도 7의 (f)는 도 7의 (h)에 도시한 바와 같이, 제2 게이트 절연막(115)를 성막한 후, 네가티브형 레지스트를 도포한 후, 기판 이면으로부터 포토리소그래피의 광을 조사함으로써(도 7 중 화살표), 하부 게이트 전극(110)을 마스크로 한 형상이 전사되어 레지스트(140)가 형성된다. 다음에 도 7의 (i)에 도시한 바와 같이, 레지스트 상에 상부 게이트 전극(109) 재료를 성막하고, 리프트-오프 프로세스에 의해, 레지스트 상의 막을 제거한다. 이에 따라, 하부 게이트 전극(110)에 대하여 자기 정합으로 상부 게이트 전극(109)이 형성되는 구조를 실현할 수 있다. 또한 상부 게이트 전극(109)을 마스크로 하여 불순물의 이온 주입을 행하면, 소스(152), 드레인(151) 영역이 상부 게이트 전극(109)에 대하여 자기 정합으로 형성되게 된다(도 7의 (i)). 이상의 공정에 의해, 상부와 하부 게이트의 양쪽을 구비한 이중 게이트형 구조의 반도체 박막 장치를 제작할 수 있었다.
도 6에서의 반도체 박막 장치의 채널 영역(108)의 반도체 박막은, 기판(100) 표면에 대하여 주 배향이 {110}이며, 또한 상기 소스 영역(152)와 드레인 영역(151)을 연결하는 방향에 거의 수직인 면의 주 배향이 {100}이다. 또한, 채널 영역(108)을 구성하는 복수의 결정 입자와 결정 입자 사이에는 회전각이 75도 이하인 소경각 입계로 이루어진다. 또한, 채널 영역(12)의 표면 요철은 20㎚보다 작고, 그 내부 인장 응력은 109dyn/㎠ 이상, 포함되는 결정 결함 밀도는 1017㎝-3보다 낮다. 또한, 채널 영역(12)을 포함하는 해당 반도체층 전체에 포함되는 금속 원소는 1019㎝-3이하이다.
본 실시예에 의해, 유리 등의 절연체 기판 상에, 채널 영역에 저밀도 결함의 반도체 박막을 게이트에 대하여 자기 정합적으로 형성할 수 있었다. 또한, 본 실시예에서는 제조 공정수가 저감되어, 대면적 기판에 적용이 용이하며, 높은 처리량, 저가격으로 고품질의 반도체 박막을 형성할 수 있었다. 또한, 본 실시예에서 나타낸 MIS형 전계 효과 트랜지스터는 전계 효과 이동도가 약 300㎠/Vs 이상, 임계 전압의 변동을 ±0.2V 이하로 억제할 수 있었다. 즉 본 실시예에 따르면, 고성능, 고신뢰로 동작하며, 디바이스 간의 균일성이 우수한 반도체 박막 장치가 얻어진다.
도 8은 본원 발명에 따른 화상 표시 장치의 구성도이다. 장치는 유리 상에 형성되고, 표시 화소 영역(300), 그 주변에 배치된 디코더 회로(301), 마이크로 프로세서 유닛(307), 메모리 유닛(308), 통신 유닛(306), 신호선의 드라이버인 신호 전극선 시프트 레지스터 회로(302), 신호 전극선 버퍼 회로(303), 주사측의 드라이버인 주사 전극선 시프트 레지스터 회로(304), 주사 전극선 버퍼 회로(305)로 구성된다. 각각은 제1 실시예 내지 제4 실시예에 나타낸 박막 트랜지스터로 이루어진다. 제1 실시예 내지 제4 실시예에 나타낸 반도체 영역은 저밀도 결함의 반도체 영역과 고밀도 결함의 반도체 영역에 배치된다. 따라서 회로를 구성하는 경우, 반도체 박막 장치의 채널 영역은 저밀도 결함 영역에, 배선 등은 고밀도 결함 영역에 배치된다. 채널은 고밀도 결함 영역인 채널 배치 금지 영역(401) 이외의 영역에 배치한다. 따라서, 도 8에 도시한 각각의 회로의 레이아웃은, 방향, 배열의 방법에 특징을 갖는다. 예를 들면, 신호 전극선 버퍼 회로(303)는 대전류를 필요로 하기 때문에, 게이트 폭이 넓은 트랜지스터로 구성해야 한다. 그렇기 때문에, 트랜지스터의 레이아웃은 도 9의 (b)에 도시한 바와 같이, 채널 배치 금지 영역(401)을 회피하기 위해서, 채널 폭을 복수로 분할한다. 이에 따라, 채널은 고품질의 Si 박막만으로 구성되어, 고성능이고 고신뢰성의 회로를 구성할 수 있다. 신호선의 드라이버를 구성하는 신호 전극선 시프트 레지스터 회로(302)와 신호 전극선 버퍼 회로(303)는, 도 9의 (a)에 도시한 바와 같이, 채널 배치 금지 영역(401)의 사이에 박막 트랜지스터(400)가 배치되며, 소스와 드레인을 연결하는 방향은 채널 배치 금지 영역(401)과 평행하게 된다. 한편, 주사측의 드라이버인 주사 전극선 시프트 레지스터 회로(304), 주사 전극선 버퍼 회로(305)는, 채널 배치 금지 영역(401)의 사이에 박막 트랜지스터(400)가 배치되는데, 소스와 드레인을 연결하는 방향은 채널 배치 금지 영역(401)과 수직이 된다.
또, 상기에 기재된 반도체 박막 중의 결정 결함수는 전기적 특성, 혹은 전자 스핀 공명(ESR)에 의한 홑전자(unpaired electron)의 정량적 평가로부터 정의되는 값이다.
이상의 4개의 실시예에 나타낸 저밀도 결함 반도체 영역(106, 10), 및 반도체 박막 장치의 채널 영역을 구성하는 반도체 박막은, 하기의 조건을 충족시키고있는 영역으로서 정의된다.
·반도체 단막의 홀 이동도가 50㎠/Vs 이상, 700㎠/Vs 이하이다.
·반도체 단막의 열전도율은 온도 의존성이 있고, 어떤 온도에서 최대치를 나타낸다. 열전도율은 온도가 상승하면 일단 상승하고, 최대치 50W/mK 이상, 100W/mK 이하의 값을 나타낸다. 고온 영역에서는, 열전도율은 온도 상승에 따라 저하한다. 열전도율은, 3 오메가 방법 등으로부터 평가, 정의되는 값이다.
·반도체 박막의 라만 산란 분광으로부터 평가, 정의되는 라만 시프트는, 512㎝-1이상, 518㎝-1이하이다.
·반도체막의 Al의 원자를 1×1015이상, 5×1018㎝-2의 농도로 포함한다. 또, 원소의 농도는 SIMS(2차 이온 분석 방법)에 의해 계측된 값이다.
·반도체막의 결정입계의 Σ치의 분포는 Σ11에 최대치를 갖고, 가우스형으로 분포한다. 또, Σ치는 전자선 회절법 혹은 EBSP(Electron Backscatter Diffraction Pattern)법으로부터 계측되는 값이다.
·반도체막의 광학 상수는, 하기의 조건을 충족시키는 영역인 것을 특징으로 한다. 파장 500㎚에서의 굴절율 n은 2.0 이상 4.0 이하이고, 또한 감쇠 계수 k는 0.3 이상 1 이하인 것. 또한, 파장 300㎚에서의 굴절율 n은 3.0 이상 4.0 이하이고, 또한 감쇠 계수 k는 3.5 이상 4 이하인 것. 또, 광학 상수는, 분광 엘립소메터에 의해서 계측된 값이다.
본 발명에 따르면, 유리 등의 절연체 기판 상에, 입계, 입경, 결정 방위를 제어할 수 있어, 결정화의 과정에서 생기는 막의 거칠기와 결정 결함을 저감한 고품질의 반도체 박막을 갖는 반도체 박막 장치 및 화상 표시 장치를 얻는 효과가 있다.

Claims (20)

  1. 왜곡점이 600도 이하인 절연성 기판 상에 형성된 막 두께 200㎚ 이하의 반도체 박막 장치에 있어서,
    결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역과 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역이 교대로 스트라이프 형상으로 배치된 영역을 갖고, 상기 제1 반도체 박막 영역의 폭이 상기 제2 반도체 박막 영역의 폭보다도 넓은 것을 특징으로 하는 반도체 박막 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 박막 영역은, 상기 기판 표면에 대하여 {110}의 주 배향을 갖고, 상기 기판과 상기 스트라이프 형상 영역에 대한 대략 수직인 면에 대하여 {100}의 주 배향을 갖는 것을 특징으로 하는 반도체 박막 장치.
  3. 제1항에 있어서,
    상기 제1 반도체 박막 영역의 막 두께는, 상기 제2 반도체 박막 영역의 막 두께보다도 얇은 것을 특징으로 하는 반도체 박막 장치.
  4. 제1항에 있어서,
    상기 제1 반도체 박막 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 제1 반도체 박막 영역에 소정 간격으로 형성된 소스, 드레인과, 상기 소스와 드레인의 사이에 형성되는 채널 영역을 포함하는 박막 트랜지스터를 배치하고, 상기 제2 반도체 박막 영역에 상기 채널 이외의 전원선, 접지선 그 밖의 배선을 배치한 것을 특징으로 하는 반도체 박막 장치.
  5. 왜곡점이 600도 이하인 절연성 기판 상에 레이저 어닐링에 의해 반도체 박막을 결정화시켜 반도체 박막 장치를 제조하는 방법에 있어서,
    상기 기판 상에 반도체 박막을 형성하고, 상기 반도체 박막 상에 레이저 빔에 대하여 반사 방지막이 되는 막 두께를 갖는 띠상의 절연막을 대략 일정한 간격을 두고 복수개 배치하고, 상기 절연막으로 덮여져 있는 영역의 레이저 빔 반사율 R2와 덮여져 있지 않은 영역의 반사율 R1이 R2<R1이 되도록 설정하고, 또한 상기 절연막으로 덮여져 있는 영역의 폭이 덮여져 있지 않은 영역의 폭보다 좁고, 상기 띠상의 절연막의 길이 방향과 대략 평행하게 상기 기판을 레이저 빔에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 레이저 어닐링의 레이저의 펄스 폭은 1㎲ 이상인 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 반사율 R1의 영역은, 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역에 대응하고, 상기 반사율 R2의 영역은 결함 밀도가 1×1017㎝-3이상인 제2 반도체 영역에 대응하고, 상기 반사율 R1의 영역에 박막 트랜지스터가 배치되고, 상기 반사율 R2의 영역에 박막 트랜지스터의 채널 이외의, 전원 배선, 접지선 그 밖의 배선을 배치한 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 기판 상에 폭이 W1이고 열전도율이 K1인 띠상의 하층막(1)과, 폭이 W2이고 열전도율이 K2인 띠상의 하층막(2)을 일정한 간격으로 교대로 복수개 배치하고, 또한 열전도율의 대소가 K2<K1 또한 W2<W1이 되도록 설정하고, 반도체 박막을 적층하여, 상기 열전도율이 각기 다른 띠상의 하층막의 길이 방향과 평행하게 상기 기판을 레이저 빔에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 열전도율 K1의 영역은 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역에 대응하고, 상기 열전도율 K2의 영역은 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역에 대응하고, 상기 열전도율 K1의 영역에 박막 트랜지스터가 배치되고, 상기 열전도율 K2의 영역에 박막 트랜지스터의 채널 이외의 전원 배선, 접지선 그 밖의 배선을 배치한 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  10. 왜곡점이 600도 이하인 절연성 기판 상에 레이저 어닐링에 의해 반도체 박막 장치를 형성하는 방법에 있어서,
    상기 레이저 빔의 길이 방향의 에너지 강도의 분포 패턴은 상대적으로 광 강도가 강한 부분과 약한 부분이 평면적으로 교대로 배치되고, 상기 레이저 빔의 길이 방향과 수직으로 상기 기판을 레이저 빔에 대하여 상대적으로 이동시키면서 상기 레이저 빔을 조사하는 공정을 포함하고, 상기 레이저 빔의 에너지 강도의 분포는 결정 성장 방향에 대하여 수직 방향으로 배치되는 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 레이저 어닐링의 레이저의 펄스 폭은 1㎲ 이상인 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 레이저 빔의 에너지 강도가 약한 영역은 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역에 대응하고, 상기 레이저 빔의 에너지 강도가 강한 영역은 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역에 대응하고, 상기 레이저 빔의 에너지 강도가 약한 영역에는 박막 트랜지스터가 배치되고, 상기 레이저 빔의 에너지 강도가 강한 영역에 박막 트랜지스터의 채널 이외의, 전원 배선, 접지선 그 밖의 배선을 배치한 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  13. 절연성의 기판 상에 하부 게이트가 형성되고, 상기 하부 게이트 상에 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역이 배치되고, 상기 하부 게이트에 대하여 자기 정합적으로 소스, 드레인 영역이 배치된 반도체 박막 장치의 제조 방법에 있어서,
    하부 게이트, 게이트 절연막, 반도체 박막을 형성한 후, 상기 반도체 박막을 레이저 어닐링에 의해 결정화하는 공정, 하부 게이트를 마스크로 하여 기판 이면으로부터 노광하여 레지스트를 패터닝하는 공정, 상기 레지스트를 마스크로 하여 이온 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 레이저 어닐링의 레이저의 펄스 폭은 1㎲ 이상인 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  15. 이중 게이트형 반도체 박막 장치의 제조 방법에 있어서,
    절연성의 기판 상에 제1 게이트가 되는 하부 게이트가 형성되고, 상기 하부 게이트 상에 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역이 배치되고, 상기 하부 게이트에 대하여 자기 정합적으로 소스 드레인 영역이 배치되고, 또한 상기 제1 반도체 박막 영역을 사이에 두고 상기 하부 게이트 바로 윗쪽에 자기 정합적으로 제2 게이트인 상부 게이트가 형성되며,
    하부 게이트, 제1 게이트 절연막, 반도체 박막을 형성한 후, 상기 반도체 박막을 레이저 어닐링에 의해 결정화하는 공정, 상기 하부 게이트를 마스크로 하여 기판 이면으로부터 노광하는 레지스트를 패터닝하는 공정, 상기 레지스트를 마스크로 하여 이온 주입하는 공정, 또한 제2 게이트 절연막을 형성한 후, 상기 하부 게이트를 마스크로 하여 기판 이면으로부터 노광하여 레지스트를 패터닝하는 공정 후, 상부 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 레이저 어닐링의 레이저의 펄스폭은 1㎲ 이상인 것을 특징으로 하는 반도체 박막 장치의 제조 방법.
  17. 왜곡점이 600도 이하인 절연성 기판 상에 형성된 막 두께 200㎚ 이하의 반도체 박막에서, 결함 밀도가 1×1017㎝-3보다 낮은 제1 반도체 박막 영역과 결함 밀도가 1×1017㎝-3이상인 제2 반도체 박막 영역이 교대로 스트라이프 형상으로 배치된 영역을 갖고, 상기 제1 반도체 박막 영역의 폭이 상기 제2 반도체 박막 영역의 폭보다도 넓은 반도체 박막 장치를 갖는 것을 특징으로 하는 화상 표시 장치.
  18. 제17항에 있어서,
    상기 제1 반도체 박막 영역은, 상기 기판 표면에 대하여 {110}의 주 배향을 갖고, 상기 기판과 상기 스트라이프 형상 영역에 대한 대략 수직인 면에 대하여 {100}의 주 배향을 갖는 것을 특징으로 하는 화상 표시 장치.
  19. 제17항에 있어서,
    상기 제1 반도체 박막 영역의 막 두께는, 상기 제2 반도체 박막 영역의 막 두께보다도 얇은 것을 특징으로 하는 화상 표시 장치.
  20. 제17항에 있어서,
    상기 제1 반도체 박막 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 제1 반도체 박막 영역에 소정 간격으로 형성된 소스, 드레인과, 상기 소스와 드레인의 사이에 형성되는 채널 영역을 포함하는 박막 트랜지스터를 배치하고, 상기 제2 반도체 박막 영역에 상기 채널 이외의 전원선, 접지선 그 밖의 배선을 배치한 것을 특징으로 하는 화상 표시 장치.
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