KR100333275B1 - 액정표시장치의 ｔｆｔ 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적은 TFT제작과정에서 소스와 드레인영역에 대한 도핑공정이후 재결정화시에 소스와 드레인영역의 그레인 크기를 수㎛ 이상으로 또는 단결정 수준으로 성장시켜 TFT의 전기적 특성을 향상시키는데 있다.
또한, 재결정화과정에서 게이트전극의 손상이 일어나지 않도록 하면서 게이트전극의 그레인수준을 수㎛ 이상으로 또는 단결정수준으로 성장시켜 TFT의 전기적특성을 향상시키는데 있다.
상기 목적달성을 위한 본 발명의 TFT 제조방법은 비정질 반도체층 230b를 결정화하는 공정, 상기 결정화된 반도체층의 중앙부에 게이트절연막 240과 a-Si로 된 게이트전극 250을 적층하여 형성하는 공정, 상기 게이트전극을 마스크로하여 n+이온 또는 p+이온을 도핑하는 공정, 활성화를 하면서 동시에 그레인 수준을 수㎛ 이상으로 또는 단결정수준으로 성장시키기위하여 레이져빔 폭을 수㎛에서 수십㎛로 하여, 도핑된 영역과 게이트전극층이 하부까지 완전히 녹아 재결정화되는 에너지로 레이져빔을 조사하는 공정, 상기 활성화된 반도체층과 게이트전극을 덮도록 보호막 260을 형성하고, 상기 도핑된 반도체층의 표면 일부가 노출되도록 콘택홀을 형성하는 공정, 상기 보호막 260 위에 상기 콘택홀을 통하여 상기 도핑된 반도체층의 표면과 접촉되는 소스전극 270 및 드레인전극 280을 형성하는 공정으로 이루어진다.
Description
본 발명은 액정표시장치의 TFT(Thin Film Transistor) 및 그 제조방법에 관련된 것이다.
낮은 가격으로 액정표시장치의 대형화 및 고해상도 등을 실현하기 위하여 다양한 연구 등이 실시되고 있고, 상기 연구 중의 하나가 액정표시장치의 스위칭소자로 기능하는 TFT를 저렴한 비용으로 고품질을 갖도록 구성하는 것이다.
상기 TFT제조방법의 공지 기술의 한 예로써, 도 1a∼도 1d의 제조공정 등이 알려져 있다.
상기 공지 기술의 한 예를 구체적으로 설명한다.
먼저, 도 1a에서와 같이 투명기판 10 위에 SiNx,SiOx 등의 무기절연막으로 된 버퍼층 20을 형성하고, 상기 버퍼층 20 위에 비정질 반도체층 즉, 하나의 예로 비정질 a-Si층을 1500Å정도의 두께로 증착한다. 상기 비정질a-Si층을 결정화하는 결정화 공정으로 다결정 Poly-Si막(이하 p-Si막이라 한다) 30을 형성한다.
이어서, 도 1b와 같이 결정화된 p-Si막 30을 패턴 형성하고, 그 패턴이 형성된 p-Si막의 중앙부분에 SiNx,SiOx의 무기절연막이나 BCB(benzocyclobutene) 등의 유기절연막으로 이루어진 게이트절연막 40과, Mo,Cr,Al,Ti 등의 금속막으로 이루어진 게이트전극 50을 적층하여 형성한다. 상기와 같이 반도체층 위에 금속막으로 된 게이트전극 50이 형성된 기판에 하나의 예로 n+이온 또는 p+이온을 도핑한다. 상기 게이트전극으로 차폐되지 않고 노출되는 양쪽의 반도체층 30b는 n+이온 또는 p+이온의 도핑에 의하여 다시 비정질 상태로 변화한다. 물론 게이트전극 50에 의하여 차폐되는 반도체층 30a의 영역은 결정화 상태를 그대로 유지한다.
이어서, 도 1c와 같이 상기 비정질 상태의 반도체층 30b를 다시 재결정화하기 위하여 활성화 공정으로 반도체층 30b를 활성화 시킨다.
이어서, 도 1d와 같이 게이트전극과 반도체층을 덮는 SiNx,SiOx의 무기절연막이나 BCB막 등으로 이루어진 보호막 60을 형성하고, 상기 반도체층 30b의 일부 영역이 노출되는 콘택홀을 형성한 후, Mo,Cr 등의 금속막으로 이루어진 소스전극 70 및 드레인전극 80을 형성한다.
상기와 같은 제조과정을 거침으로써 반도체층 30, 게이트전극 50, 소스전극 70, 드레인전극 80을 포함하는 TFT 구조가 완성된다.
그런데, 상기와 같은 구조로 구성되는 TFT의 구조에서는 종래의 활성화 공정에서 TFT의 품질을 떨어뜨리는 여러 가지 문제점이 발생한다.
첫째, 종래의 레이져 기술로는 비정질 상태의 반도체층 30b를 활성화하면서 동시에 충분히 재결정화하여 그레인(Grain)의크기를 조밀 균일하면서 크게하는데 한계가 있다. 종래의 레이져 기술에서는 0.1mm에서 수mm 정도의 비교적 넓은 폭의 레이져빔을 사용하면서 그 에너지의 크기는 반도체층의 하부까지 전체가 완전히 녹기 직전인 즉, 하부에 고상의 상태가 일부남아 있는 크기로 녹여 결정화 및 활성화를 하게 된다. 이때 그레인의 크기는 수천Å에서 1㎛이고, 그레인과 그레인사이의 경계면에 의해서 TFT의 전기적 특성이 저하될 수 있는 단점이 있다.
상세히 설명하면, 전술한 레이저빔이 가지는 에너지 상태를 일반적으로 near complete melting'영역대의 에너지 상태라 하며, 이러한 상태의 에너지 빔은 앞서도 설명한 바와 같이 비정질 실리콘이 녹은 하부에 고상상태가 남아 있기 때문에 상기 고상상태의 비정질 실리콘은 다수의 씨드(seed)로 작용하게 된다. 상기 씨드는 비정질 실리콘이 결정질 실리콘으로 결정화되기 위해 필요하며 상기 씨드들 중심으로 그레인이 성장하게 된다.따라서, 결정질 실리콘의 그레인(grain)은 각 씨드마다 경쟁적으로 성장하고, 각 씨드를 중심으로 성장한 그레인의 각 그레인 바운더리(grain boundary)가 만나게 되면 성장이 멈추게 된다.이때, 씨드의 개수가 많다면 그레인의 크기는 작을 것이고, 그레인과 그레인의 경계는 다수의 결함으로 작용할 것이다.이와 같은 경우는 박막트랜지스터의 동작특성을 저하하는 원인이 된다.
둘째, 종래에는 게이트전극이 금속막으로 형성되어 있기 때문에 반도체층의 재결정화 시에 가해지는 고온에 의하여 게이트전극의 금속막이 쉽게 녹아내려 게이트전극이 손상될 가능성이 많다. 상기 게이트 금속막의 손상이 염려되어 빔의 온도를 낮게할 경우에는 반도체층 30b의 저부까지 완전히 녹지 않으므로 반도체층의 재결정화가 양호하게 이루어지지 않고, 그 반도체층 30b의 저부는 비정질 상태가 혼재하게 된다.
따라서, 상기와 같은 방법으로 TFT를 구성할 경우에 TFT의 채널 특성이 나빠져 TFT의 품질이 떨어지는 단점이 있다.
상기와 같은 문제점을 개선하기 위한 것으로써 게이트전극을 p-Si으로 구성한 TFT구조가 일본 특허공개공보 평3-161977등에 제안 되어 있다.상기 게이트 전극을 금속이 아닌 폴리실리콘으로 사용하여도 무방한 이유는, 상기 폴리실리콘의 저항이 금속의 저항값과 거의 유사하기 때문에 이를 전극으로 사용하여도 박막트랜지스터의 특성에 그다지 나뿐 영향을 미치지 않기 때문이다.이하, 게이트전극을 폴리실리콘으로 형성한 상기 일본 특허 공개공보의 발명에 대한 제조공정을 개략적으로 설명한다.
상기 일본 특허공개공보 평3-161977은 도 2와 같이 투명기판 110위에 비정질 또는 다결정 실리콘으로 이루어진 반도체층 130의 패턴을 형성하고, 이어서 상기 반도체층의 패턴을 덮는 게이트절연막 140을 형성한다. 상기 게이트절연막 위에 a-Si막으로 이루어진 비정질 게이트전극 150을 형성한다. 상기 상태에서 비정질 상태의 게이트전극 150을 어닐링하여 다결정화하고, 반도체층 130b에 이온을 도핑하고 다시 어닐링하여 반도체층 130b를 900℃이상의 온도로 활성화 시킨다. 상기와 같이 반도체층 130b를 활성화 시킨 후, 게이트절연막 140과 게이트전극 150을 덮는 보호막 160을 형성하고, 반도체층 130b의 일부가 노출되도록 구성된 콘택홀을 이용하여 소스전극 170과 드레인전극 180을 형성한다.
상기와 같은 제조방법에 의하여 구성되는 TFT는 금속막보다 녹는점이 높은 p-Si으로 게이트전극이 구성되므로 반도체층 130b를 재활성화 온도를 높게하여 그레인의 크기를 균일하게 할 수 있는 장점이 있다. 그러나, 상기와 같은 장점에도 불구하고 재래적인 Thermal(써멀) 활성화 공정이나, 종래의 레이져 활성화 공정을 이용할 경우에는 이미 설명한 바와 같이 반도체층의 그레인의 크기를 조밀 균일하게 하면서 크게하여 반도체층의 채널 특성을 향상시키는데는 한계가 있다.
본 발명의 제1목적은 TFT의 반도체층의 재결정화시에 그레인의 크기를 1㎛ 이상으로 또는 단결정수준으로 크고 균일조밀하게 형성하고, 그 반도체층의 재결정화 과정에서 게이트전극의 손상이 일어나지 않도록하는데 있다.
본 발명의 제2목적은 게이트전극의 그레인크기를 1㎛ 이상 또는 단결정수준으로 결정화하여 구성하므로써 게이트전극의 저항을 낮게하는데 있다.
상기 목적 달성을 위하여 본 발명에서는 특히, 게이트전극을 a-Si층으로 구성하고, 반도체층의 그레인 크기를 1㎛ 이상 또는 단결정수준으로 크게하면서 조밀 균일하게 형성하기 위하여 반도체층의 재결정화 공정에서 SLS 레이져를 이용한다.
상기 SLS 레이저는 그 에너지 크기가 반도체층의 하부까지 완전히 녹이면서, 그레인의 측면성장을 유도할 수 있기 때문에 비교적 크기가 큰 그레인을 가지는 다결정 또는 단결정의 결정질 실리콘을 형성할 수 있는 장점이 있다.
도 1a∼도 1d는 종래 액정표시장치의 TFT제조 과정을 설명하기 위한 단면도이고,
도 2는 종래 액정표시장치의 TFT 구조의 다른 예를 나타내는 단면도이고,
도 3a∼도 3d는 본 발명의 액정표시장치의 TFT제조 과정을 설명하기 위한 단면도이고,도 4a~도 4c는 SLS레이저 결정화 공정을 순서대로 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 110, 210 투명기판 20, 120 버퍼층
30,130,230 반도체층 40,140,240 게이트절연막
50,150,250 게이트전극 60,160,260 보호막
70,170,270 소스전극 80,180,280 드레인전극
본 발명의 액정표시장치의 TFT제조방법은 기판 위에 형성된 비정질 반도체층을 결정화하는 공정,
상기 결정화된 반도체층의 중앙부에 게이트절연막과 비금속으로 된 게이트전극을 적층하여 형성하는 공정,
상기 게이트전극을 마스크로하여 상기 게이트전극과 상기 반도체층에 이온을 도핑하는 공정,
반도체층의 하부까지 완전히 녹여줄수 있는 크기의 레이져 에너지를 사용하고, 빔 폭이 100㎛ 이하인 SLS 레이져를 이용하여 상기 이온이 도핑된 게이트전극과 상기 반도체층을 활성화 시키는 공정,
상기 활성화된 반도체층과 게이트전극을 덮도록 보호막을 형성하고, 상기 이온이 도핑된 반도체층의 표면 일부가 노출되도록 콘택홀을 형성하는 공정,
상기 보호막 위에 상기 콘택홀을 통하여 상기 도핑된 반도체층의 표면과 접촉되는 소스전극 및 드레인전극을 형성하는 공정을 포함한다.
즉, 기판 위에 반도체층이 구비되고, 상기 반도체층의 중앙부에 적어도 게이트절연막 및 비금속의 게이트전극이 적층되어 구비되고, 상기 게이트전극과 상기 반도체층의 양 단부에 이온 도핑층을 구비하고, 상기 반도체층의 양 단부의 이온도핑층에 각각 접촉되도록 구비되는 소스전극 및 드레인전극을 포함하는 액정표시장치의 TFT에 있어서,
상기 이온이 도핑된 반도체층 및 게이트전극은 반도체층의 하부까지 완전히녹여줄수 있는 크기의 레이져 에너지를 사용하고, 빔 폭이 100㎛ 이하인 SLS 레이져로 활성화하여 구성되는 것을 특징으로한다.
이하, 도 3a∼도 3d를 참고하여 본 발명의 TFT제조방법을 설명한다.
먼저, 도 3a와 같이 투명기판 210 위에 SiNx,SiOx 등의 무기절연막으로 된 버퍼층 120을 형성하고, 상기 버퍼층 120 위에 비정질 반도체층 즉, 하나의 예로 비정질 a-Si층을 소정의 두께로 증착한다. 상기 비정질 반도체층은 1차SLS 레이져 공정(결정화 공정)에 의하여 다결정 반도체막 또는 단결정 반도체막 230으로 형성된다.
이하, 상기 SLS 레이저공정을 도 4a 내지 도 4c를 참조하여 개략적으로 설명한다.먼저, 폴리실리콘을 형성하기 위해서는 기판(210) 상에 비정질 실리콘을 증착한 후, 탈 수소화 과정을 거치게 된다.상기 탈 수소화 과정을 거친 비정질 실리콘의 표면에 레이저빔을 조사하게 되는데, 도시한 바와 같이 SLS 레이저빔의 빔폭(A)은 대략 수 ㎛의 크기를 가지며, 이는 종래의 일반적인 레이저 빔폭에 비해 미소하나 반면 레이저빔의 에너지 밀도가 높다(즉, 완전 멜팅영역대의 에너지상태).먼저, 도 4a에 도시한 바와 같이, 비정질 실리콘층(230)이 증착된 기판(210)에 1차 레이저빔을 조사하게 되면 도시한 바와 같이 레이저빔 폭에 대응하는 너비를 가지는 결정화가 진행된다.상세히 설명하면, 상기 레이저 빔의 에너지 상태가 완전멜팅(complete melting)영역대 이기 때문에 상기 레이저 빔이 조사된 영역의 비정질 실리콘은 완전멜팅된다.연속하여, 상기 완전멜팅된 영역과 비정질 실리콘의 양측경계(302,304)에서 각각 결정질 실리콘이 자라게 되며 어느 정도 자라면 양측 경계(302,304)에서 측면으로 자란 각 실리콘 결정이 멜팅영역의 중앙(306)에서 서로 부딪혀 성장을 멈추게 된다.결과적으로, 상기 1 차 레이저 빔 조사로 결정화 된 영역은 제 1 결정영역(B)과 제 2 결정영역(C)으로 정의된다.다음으로, 도 4b에 도시한 바와 같이 레이저 빔을 수 ㎛이동하여 기판 상에 2차 조사를 실시한다.이때, 상기 레이저빔은 1차 조사시에 결정화된 영역 중 A영역 또는 B영역에 겹쳐 조사한다.(도면은 C영역과 겹쳐 조사된 결과를 도시하고 있음.)이와 같이 하면, 상기 C영역의 일부 폴리실리콘과 새로운 비정질 실리콘 영역이 완전멜팅됨과 동시에 결정화가 진행된다.상기 C영역에서는 기존의 폴리실리콘 결정이 연속하여 자라게 되고, 레이저빔이 조사되지 않은 비정질 실리콘층과 멜팅된 부분의 경계에서는 새로운 결정이 자라게 되어 완전멜팅영역의 중앙(308)에서 서로 부딪히면서 성장을 멈추게 된다.따라서, 기존의 제 1 결정영역(C)과, 기존의 C영역의 결정립이 성장하여 새롭게 정의된 제 2 결정영역(D)과 새로운 제 3 결정영역(E)이 발생하게 된다.전술한 바와 같은 결정화 공정은 결정질 실리콘이 측면성장 하며, 이러한 결정화 기구는 결정립이 큰 다결정 실리콘이나 단결정 실리콘을 얻는 것이 가능하다.전술한 바와 같은 결정화 공정을 반복하게 되면 도 4c에 도시한 바와 같이 결정질의 크기가 크고 비교적 일정하게 성장한 다결정 실리콘이나 단결정 실리콘을 얻을 수 있다전술한 바와 같은 방법으로 반도체층(230)을 결정화하기 위한 1차 SLS 레이저공정을 진행한다.
이어서, 도 3b와 같이 결정화된 반도체막 230을 패턴 형성하고, 그 패턴이 형성된 반도체막의 중앙부분에 SiNx,SiOx의 무기절연막이나 BCB등의 유기절연막으로 이루어진 게이트절연막 240과, a-Si층으로 이루어진 이루어진 게이트전극 250을 적층하여 소정의 두께로 형성한다. 상기 a-Si층으로 이루어진 게이트전극 250을 마스크로하여 노출된 반도체층 230에 하나의 예로 n+이온 또는 p+이온을 도핑한다. 상기 게이트전극으로 차폐되지 않고 노출되는 양쪽의 반도체층 230b는 n+이온 또는 p+이온의 도핑에 의하여 다시 비정질 상태로 변화한다. 물론 게이트전극 250에 의하여 차폐되는 반도체층 230a의 영역은 결정화 상태를 그대로 유지한다.
이어서, 도 3c와 같이 상기 비정질 상태의 반도체층 230b를 다시 재결정화하기 위하여 2차SLS 레이져 공정(활성화 공정) 실시한다.
상기 제2차 SLS 레이저 공정은 1차 SLS 레이저 공정과 같은 조건으로 실시하여도 되지만, 채널영역이 포함된 소스와 드레인영역의 반도체층 두께와 게이트전극을 형성하는 반도체층의 두께가 서로 다른 경우에는 두께가 두꺼운 반도체층에 맞추어 레이저빔의 에너지 밀도를 높여 조사한다.종래의 일반적인 레이저빔은 레이저빔의 에너지밀도를 near complete melting영역대 이상으로 높이는 것이 가능하지 않지만, SLS 레이저 공정은 레이저빔의 에너지 밀도를 완전멜팅영역대(complete melting) 이상으로 높이는 것이 가능하다.
(이때, 상기 레이저 빔의 에너지 영역을 complete melting 영역 또는 near complete melting영역등으로 묘사한 것은 상기 레이저 에너지 크기의 영역이 실제 비정질 반도체의 두께, 주변환경, 비정질 반도체 막질의 특성에 의해서 상대적으로 변할 수 있는 것이기 때문에 전술한 바와 같이, 완전 멜팅영역 즉, 반도체층을 완전히 용융시키는 영역과 같이 결과적으로 표현할 수 밖에 없다. )상기 2차 SLS 레이저공정으로, 상기 소스영역과 드레인영역이 결정질 실리콘으로 활성화됨과 동시에, 상기 게이트전극은 비정질 실리콘에서 결정질 실리콘으로 결정화된다.앞서 설명한 바와 같이, 상기 SLS 레이저 공정으로 활성화되고 결정화된 소스영역 및 드레인영역과 게이트 전극은 종래와는 달리 실리콘 결정립의 크기가 크고 그레인의 구성상태가 조밀하기 때문에 전기적 특성이 개선되는 결과를 얻을 수 있다.
또, 상기 제2차SLS 레이져 공정에서 이온이 도핑된 a-Si의 게이트전극은 높은 레이져 에너지에서 결정화가 이루어지므로 오히려 게이트전극의 내부의 결함을 완전히 제거할 수 있고, 저항율을 크게 낮아지게 할 수 있다.
이어서, 도 3d와 같이 게이트전극과 반도체층을 덮는 SiNx,SiOx의 무기절연막이나 BCB막 등으로 이루어진 보호막 260을 형성하고, 상기 반도체층 230b의 일부 영역이 노출되는 콘택홀을 형성한 후, Mo,Cr 등의 금속막으로 이루어진 소스전극 270 및 드레인전극 280을 형성한다.
본 발명은 게이트전극을 a-Si층으로 구성하고, 반도층에 이온을 도핑할 때 상기 게이트전극에도 이온이 도핑되도록 한 후, 반도체층 230b의 재활성화 및 게이트전극의 결정화를 두 반도체층이 하부까지 완전히 녹는 레이져 에너지와 수㎛의빔폭을 갖는 SLS 레이져를 이용하여 실시하므로써, 도핑된 반도체층의 그레인을 1㎛ 이상 또는 단결정수준으로 성장시키면서 조밀 균일하게 형성할 수 있다.
또, 이온이 도핑된 a-Si의 게이트전극을 높은 레이져 에너지로 결정화하여 게이트전극의 저면부까지 균일하게 결정화할 수 있으므로 게이트전극의 저항을 줄일 수 있다.
따라서, 본 발명은 종래의 TFT구조에 비하여 전기적특성이 향상되고, 저저항을 갖는 게이트전극을 구성할 수 있으므로, 고화질의 대면적이면서 구동회로가 내장되는 액정표시장치를 구성하는데 효율적으로 이용할 수 있다.
Claims (7)
- 기판 위에 소스영역과 드레인영역과 액티브 영역으로 정의된 제 1 결정질 반도체층이 구비되고, 상기 반도체층의 중앙부인 액티브영역의 상부에 적어도 게이트절연막 및 제 2 결정질 반도체층인 게이트전극이 적층되어 구비되고, 상기 게이트전극의 양측으로 노출된 소스영역과 드레인영역에 각각 이온 도핑층을 구비하고, 상기 이온도핑층에 각각 접촉된 소스전극 및 드레인전극을 포함하는 액정표시장치의 TFT에 있어서,상기 제 1 결정질 반도체층 및 상기 제 2 결정질 반도체층인 게이트전극의 그레인의 크기는 1㎛이상이거나, 상기 게이트전극인 제 2 결정질 반도체층은 단결정으로 이루어진 것을 특징으로하는 액정표시장치의 TFT.
- 제1항에 있어서,상기 제 1 결정질 반도체층 및 제 2 결정질 반도체층인 게이트전극은 상기 반도체층의 바닥까지 완전히 녹일 수 있는 에너지의 크기를 갖고 빔 폭이 100㎛ 이하인 레이저로 활성화하여 형성되는 것을 특징으로하는 액정표시장치의 TFT.
- 제1항에 있어서,상기 기판과 상기 제 1 결정질 반도체층 사이에 버퍼층이 추가되는 것을 특징으로하는 액정표시장치의 TFT.
- 기판 위에 형성된 비정질 반도체층을 결정화하는 공정,상기 결정화된 반도체층의 중앙부에 게이트절연막과 비금속으로 된 게이트전극을 적층하여 형성하는 공정,상기 게이트전극을 마스크로하여 상기 게이트전극과 상기 반도체층에 이온을 도핑하는 공정,조사되는 에너지의 크기가 반도체층이 완전히 녹는 에너지의 크기이고, 빔 폭이 100㎛ 이하인 레이져를 이용하여 상기 이온이 도핑된 게이트전극과 상기 반도체층을 활성화시키는 공정을 포함하는 액정표시장치의 TFT제조방법.
- 제4항에 있어서,상기 활성화된 반도체층과 게이트전극을 덮도록 보호막을 형성하고, 상기 이온이 도핑된 반도체층의 표면 일부가 노출되도록 콘택홀을 형성하는 공정,상기 보호막 위에 상기 콘택홀을 통하여 상기 도핑된 반도체층의 표면과 접촉되는 소스전극 및 드레인전극을 형성하는 공정을 추가하여 포함하는 것을 특징으로하는 액정표시장치의 TFT제조방법.
- 제4항 또는 제5항에 있어서,상기 게이트전극은 a-Si층을 결정화 하여 이루어지는 것을 특징으로하는 액정표시장치의 TFT제조방법.
- 제4항 또는 제5항에 있어서,상기 기판과 상기 비정질 반도체층 사이에 버퍼층이 추가로 형성되는 것을 특징으로하는 액정표시장치의 TFT제조방법.
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