KR100682893B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 및 그 제조 방법이 개시되어 있다. 개시된 본 발명의 박막 트랜지스터는 투명 기판, 상기 투명 기판의 소정 영역을 덮는 절연막, 상기 절연막 상에 형성되어 있고, 소오스, 드레인 및 채널영역으로 구분된 단결정 실리콘층 및 상기 단결정 실리콘층의 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극을 포함하고, 상기 투명 기판은 상부면이 단결정 실리콘의 성장이 우수한 R면(1102)인 사파이어 기판인 것을 특징으로 한다. 이러한 본 발명을 이용하면, 박막 트랜지스터의 고속 동작을 구현하면서 신속한 열 방출을 통해 동작을 보다 안정되게 할 수 있으며, 충분한 스케일 다운을 이룰 수 있다.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and method of manufacturing the same}
도 1 및 도 2는 각각 본 발명의 제1 및 제2 실시예에 의한 박막 트랜지스터를 나타낸 단면도이다.
도 3 내지 도 12는 도 1에 도시한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 13 내지 도 20은 도 2에 도시한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10:사파이어 기판 12:절연막
14, 30, 34, 36:단결정 실리콘층 13, 22:단차
15, 32:비정질 실리콘층 20a, 36a: 단결정 실리콘 아일랜드
20a1, 36a1:제1 영역(소오스) 20a2, 36a2:제2 영역(채널)
20a3, 36a3:제3 영역(드레인) 26:게이트 절연막
28:게이트 전극 EL:엑시머 레이저
I2:실리콘 이온 도핑 M, M1:마스크
S1:SOI 기판
1. 발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 자세하게는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
현재, 평판 디스플레이, 예컨대 LCD, OLED 등에 스위칭 소자로 사용되는 박막 트랜지스터의 채널은 비정질 실리콘이나 폴리 실리콘으로 구성되고 있다.
박막 트랜지스터의 채널 영역을 비정질 실리콘으로 구성하는 경우, 균일도는 높일 수 있으나, 캐리어의 이동도(mobility)가 낮아서 고속 동작이 어렵다. 그리고 박막 트랜지스터의 채널영역을 폴리 실리콘으로 구성하는 경우, 캐리어의 이동도는 채널영역을 비정질 실리콘으로 구성하는 경우에 비해 다소 증가시킬 수 있으나, 그레인 사이즈의 한계로 인해서 전체 사이즈를 줄이기 어렵다.
이러한 박막 트랜지스터는 유리기판 혹은 사파이어 기판에 형성될 수 있는데, 전자의 경우는 실리콘 LSI에서 처럼 균일한 특성을 구현하기 어렵다. 그리고 후자의 경우는 박막 트랜지스터의 채널영역이 압축 스트레스(compressive stress)를 받기 때문에, 압축 스트레스가 없거나 텐사일 스트레스(tensile stress)를 받는 시스템의 캐리어 이동도와 같은 이동도를 얻기 어렵다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 고속 동작이 가능하고, 충분한 스케일 다운(scale down)을 이룰 수 있는 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제를 상기 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 투명 기판, 상기 투명 기판의 소정 영역을 덮는 절연막, 상기 절연막 상에 형성되어 있고, 소오스, 드레인 및 채널영역으로 구분된 단결정 실리콘층 및 상기 단결정 실리콘층의 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명의 실시예에 의하면, 상기 투명기판의 상기 소정 영역은 주어진 두께만큼 제거되어 있고, 상기 제거된 부분에 상기 절연막이 채워져 있을 수 있다.
본 발명의 다른 실시예에 의하면, 상기 절연막은 상기 투명기판의 상기 소정 영역 상에 형성된 것일 수 있다.
상기 투명 기판은 상부면이 단결정 실리콘의 성장이 우수한 (1102)면인 사파이어 기판일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 투명 기판에 상기 투명 기판의 소정 영역을 덮는 절연막을 형성하는 제1 단계, 상기 절연막 상에 단결정 실리콘층을 형성하는 제2 단계, 상기 단결정 실리콘층의 소정 영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 제3 단계 및 상기 게이트 전극 둘레의 상기 단결정 실리콘층에 도펀트를 주입하는 제4 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.
본 발명의 실시예에 의하면, 상기 제1 단계는 상기 투명 기판의 상기 소정 영역에 홈을 형성하는 단계 및 상기 홈에 상기 절연막을 채우는 단계를 더 포함할 수 있다.
이때, 상기 제2 단계는 상기 절연막 둘레의 상기 투명 기판 상에 단결정 실리콘층을 형성하는 제2a 단계, 상기 절연막 및 상기 단결정 실리콘층 상에 비정질 실리콘층을 형성하는 제2b 단계, 상기 절연막 상에 형성된 상기 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c 단계 및 상기 절연막 둘레의 상기 단결정 실리콘층을 제거하는 제2d 단계를 더 포함할 수 있다.
또한, 상기 제2c 단계는 상기 제2a 단계에서 형성된 상기 단결정 실리콘층 상에 형성된 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c1 단계 및 상기 제2c1 단계에서 형성된 단결정 실리콘층과 상기 절연막 상에 형성된 상기 비정질 실리콘층에 레이저를 조사하는 제2c2 단계를 더 포함할 수 있다.
상기 제2c1 단계에서 상기 단결정 실리콘층 상에 형성된 상기 비정질 실리콘층은 수직 고상 에피텍시(vertical solid phase epitaxy)법을 이용하여 단결정 실리콘층으로 변화시킬 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 단계에서 상기 절연막은 상기 투명기판의 상기 소정 영역 상에 형성할 수 있다.
이때, 상기 제2 단계는 상기 절연막 둘레의 상기 투명 기판 상에 상기 절연막과 동일한 높이로 단결정 실리콘층을 형성하는 제2a 단계, 상기 절연막 및 상기 단결정 실리콘층 상에 비정질 실리콘층을 형성하는 제2b 단계, 상기 절연막 상에 형성된 상기 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c 단계 및 상기 절연막 둘레의 상기 단결정 실리콘층을 제거하는 제2d 단계를 포함할 수 있다.
또한, 상기 제2c 단계는 상기 제2a 단계에서 형성된 상기 단결정 실리콘층 상에 형성된 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c1 단계 및 상기 제2c1 단계에서 형성된 단결정 실리콘층과 상기 절연막 상에 형성된 상기 비정질 실리콘층에 레이저를 조사하는 제2c2 단계를 더 포함할 수 있다.
또한, 상기 제2c1 단계에서 상기 단결정 실리콘층 상에 형성된 상기 비정질 실리콘층은 수직 고상 에피텍시법을 이용하여 단결정 실리콘층으로 변화시킬 수 있다. 이때, 온도는 600℃∼900℃로 유지할 수 있다.
상기 절연막은 실리콘 산화막 및 질화막 중 어느 하나로 형성할 수 있다.
상기 비정질 실리콘층은 상기 제2c 단계에서 형성되는 상기 단결정 실리콘층의 두께가 100nm이하가 되는 두께로 형성할 수 있다.
상기 투명 기판은 단결정 실리콘 성장에 적합한 R면(1102)을 상부면으로 하는 사파이어 기판일 수 있다.
상기 비정질 실리콘층은 500℃∼750℃, 바람직하게는 550℃에서 형성할 수 있다.
이러한 본 발명을 이용하면, 채널영역에서 캐리어의 이동도가 높아지기 때문에, 장치의 고속 동작이 가능해진다. 또한, 박막 트랜지스터를 균일하게 형성할 수 있기 때문에, 충분한 스케일 다운을 이룰 수 있고, 그 결과 반도체 집적회로에서와 같은 고 집적을 이룰 수 있다. 또한, 본 발명의 박막 트랜지스터는 투명한 기판 상에 형성되므로, 상기 투명한 기판 상에 로직회로나 메모리 소자는 물론 평판 패널 디스플레이(FPD)를 함께 장착할 수 있다. 또한, 상기 투명한 기판은 실리콘 기판에 비해 열전도성이 우수하기 때문에, 박막 트랜지스터로부터 발생되는 열을 신속히 박막 트랜지스터 외부로 방출할 수 있고, 그 결과 박막 트랜지스터는 보다 빠르고 안정되게 동작될 수 있다.
이하, 본 발명의 실시예에 의한 박막 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 박막 트랜지스터에 대해 설명한다.
도 1을 참조하면, 본 발명의 실시예에 의한 박막 트랜지스터는 사파이어 기판(10)과 실리콘 산화막(12)을 포함하는 에스.오.아이(SOI) 기판(S1)(이하, SOI기판이라 함) 상에 형성되어 있다. 사파이어 기판(10)은 동등한 역할을 할 수 있는 다른 투명 기판으로 대체될 수 있고, 실리콘 산화막(12)도 다른 절연막, 예를 들면 질화막(SiN)으로 대체될 수 있다. 실리콘 산화막(12)은 도 1에 도시한 바와 같이 사파이어 기판(10)의 일부 두께가 제거된 곳에 구비되어 있으나, 도 2에 도시한 바와 같이, 사파이어 기판(10)의 소정 영역 상에 구비될 수도 있다. SOI기판(S1) 상에 단결정 실리콘층(20a)이 존재한다. 단결정 실리콘층(20a)은 제1 내지 제3 영역(20a1, 20a2, 20a3)을 포함한다. 제1 영역(20a1)은, 예컨대 n형 또는 p형 도펀트가 주입된 소오스 영역일 수 있고, 제3 영역(20a3)은, 예컨대 n형 또는 p형 도펀트가 주입된 드레인 영역일 수 있으며, 제1 및 제3 영역(20a1, 20a3)사이에 존재하는 제2 영역(20a2)은 채널영역일 수 있다. 제2 영역(20a2) 상에 게이트 절연막(26) 및 게이트 전극(28)이 순차적으로 적층되어 있다.
도 2는 실리콘 산화막(12)이 사파이어 기판(10)의 소정 영역 상에 구비된 경우로써, 나머지 구성은 도 1에 도시한 것과 동일하다.
다음에는 도 3 내지 도 12를 참조하여 상술한 본 발명의 실시예에 의한 박막 트랜지스터 제조 방법을 설명한다.
도 3을 참조하면, 사파이어 기판(10)의 소정 영역 상에 마스크(M)를 형성하여 단결정 실리콘층이 성장될 영역을 한정한다. 사파이어 기판(10) 대신에 동등한 역할을 할 수 있는 다른 투명한 기판이 사용될 수 있다. 마스크(M)는, 예를 들면 감광막 패턴일 수 있다. 다음, 마스크(M)가 형성된 사파이어 기판(10)의 상부면을 식각한다. 상기 식각에 의해 사파이어 기판(10)이 주어진 두께만큼 제거되나, 마스크(M)로 덮인 사파이어 기판(10)의 소정 부분은 상기 식각에 의해 영향을 받지 않는다. 따라서 상기 식각 후, 사파이어 기판(10)의 마스크(M)로 덮인 부분과 그렇지 않은 부분 사이에 사파이어 기판(10)의 제거된 두께에 해당하는 단차(13)가 형성된다.
다음, 사파이어 기판(10)으로부터 마스크(M)를 제거하고, 도 4에 도시한 바 와 같이, 사파이어 기판(10)의 전면에 실리콘 산화막(SiO2)(12)을 형성한다. 이어서, 실리콘 산화막(12) 전면을 연마한다. 상기 연마는, 예를 들면 화학적 기계적 폴리싱(Chemical Mechanical Polishing) 장비를 이용하여 실시할 수 있다. 상기 연마는 사파이어 기판(10)이 노출될 때까지 실시하는 것이 바람직하다. 실리콘 산화막(12) 대신에 동등한 역할을 할 수 있는 다른 절연막, 예를 들면 질화막(SiN)이 사용될 수 있다. 상기 연마에 의해 사파이어 기판(10)의 표면의 높이가 낮은 부분은 실리콘 산화막(12)으로 채워져서, 상기 연마후의 결과물의 표면은 도 3에 도시한 바와 같이 평탄하게 된다.
다음, 도 5에 도시한 결과물을 대상으로 하여 에피텍시(selective epitaxy) 공정을 실시한다. 상기 에피텍시 공정은 초고진공 화학기상증착(Ultra High Vacuum CVD) 장비를 이용하여 실시할 수 있다. 실리콘 산화막(SiO2)(12)에는 산소와 반응할 여분의 실리콘(Si)이 존재하지 않기 때문에, 상기 에피텍시 공정에서 실리콘 산화막(12) 상에는 단결정 실리콘층이 형성되지 않는다. 따라서 상기 에피텍시 공정에서 단결정 실리콘층(14)은 도 6에 도시한 바와 같이 마스크(M)가 형성되었던 사파이어 기판(10)의 소정 영역 상에만 선택적으로 형성된다.
다음, 도 7에 도시한 바와 같이, 도 6의 결과물 상에 에피텍시법으로 성장된 단결정 실리콘층(14)과 실리콘 산화막(12)을 덮는 비정질 실리콘층(15)을 형성한다. 비정질 실리콘층(15)은 소정의 두께, 예를 들면 50nm 이상으로 형성할 수 있다. 편의 상, 비정질 실리콘층(15)은 단결정 실리콘층(14)을 덮는 제1 부분(15a)과 실리콘 산화막(12)을 덮는 제2 부분(15b)으로 구분한다. 제1 및 제2 부분(15a, 15b)사이에 단결정 실리콘층(14)의 두께에 기인한 단차가 형성된다. 비정질 실리콘층(15)은 500ㅀC~750ㅀC, 바람직하게는 550ㅀC에서 저압 화학 기상 증착(Low Pressure CVD)법으로 형성하는 것이 바람직하다. 그러나 비정질 실리콘층(15)은 다른 화학 기상 증착법 또는 화학 기상 증착법과 다른 증착법으로 형성할 수도 있다.
한편, 이와 같이 형성된 비정질 실리콘층(15)에 국소적으로 폴리 실리콘이 존재할 수 있다. 비정질 실리콘층(15)에 존재하는 폴리 실리콘은 비정질 실리콘층(15)을 단결정화하는 과정을 방해할 수 있다. 그러므로 비정질 실리콘층(15)에 존재하는 폴리 실리콘은 제거하는 것이 바람직하다. 이를 위해서 비정질 실리콘층(15)의 전면에 실리콘을 이온 도핑(I2)한다. 이와 같은 이온 도핑(I2)에 의해 국소적으로 존재하는 폴리 실리콘이 와해되어 비정질 실리콘층(15) 전체는 균일한 비정질 상태를 유지할 수 있다.
다음, 도 7에 도시한 결과물에 대해 수직의 고상 에피텍시(vertical solid phase epitaxy) 공정을 실시한다. 상기 고상 에피텍시 공정은 600ㅀC~900ㅀC에서 실시할 수 있다. 상기 고상 에피텍시 공정에 의해서 단결정 실리콘층(14) 상에 형성된 비정질 실리콘층(15)의 제1 부분(15a)은 단결정화된다. 이 결과, 도 8에 도시한 바와 같이, 사파이어 기판(10)의 실리콘 산화막(12)이 형성되지 않은 영역 상에 도 7의 단결정 실리콘층(14)보다 두꺼운 단결정 실리콘층(18)이 형성된다.
계속해서, 도 8을 참조하면, 단결정 실리콘층(18) 및 비정질 실리콘층(15)의 제2 부분(15b)의 전면에 XeCl 혹은 KrF 소오스로부터 방출된 엑시머 레이저(EL)를 조사한다.
엑시머 레이저(EL) 조사 동안에 비정질 실리콘층(15)의 제2 부분(15b)에 대한 측 방향 결정화가 진행된다. 제2 부분(15b)의 단결정화는 단결정실리콘층(18)의 경계에서 우측으로 진행된다. 이렇게 해서, 도 7에 도시한 바와 같이, 실리콘 산화막(12)의 상부면 전체는 단결정 실리콘층(20)으로 덮이게 된다. 단결정 실리콘층(20) 중에서 사파이어 기판(10) 상에 형성된 부분과 실리콘 산화막(12)의 상부면 전체를 덮는 부분사이에 단차(22)가 존재한다. 이 단차(22)는 도 6의 단결정 실리콘층(14)의 두께에 기인한다. 후속 박막 트랜지스터 형성 과정에서 단결정 실리콘층(20) 중 사파이어 기판(10) 상에 형성된 부분은 제거되므로, 단차(22)의 존재는 고려할 필요가 없다.
구체적으로, 사진 및 식각 공정을 통해서 도 9의 단결정 실리콘층(20) 중에서 실리콘 산화막(12)의 소정 영역 상에 형성된 부분을 제외한 나머지를 모두 제거한다. 이 결과, 도 10에 도시한 바와 같이 실리콘 산화막(12)의 소정 영역 상에 단결정 실리콘 아일랜드(20a)가 형성된다.
다음, 도 11에 도시한 바와 같이, 단결정 실리콘 아일랜드(20a)를 제1 내지 제3 영역(20a1, 20a2, 20a3)으로 구분한다. 이때, 제2 영역(20a2)은 제1 및 제3 영역(20a1, 20a3)사이에 위치되는 것이 바람직하다. 제1 및 제3 영역(20a1, 20a3) 중 어느 한 영역은 소오스 영역이고, 나머지 영역은 드레인 영역이다. 편의 상, 제1 영역(20a1)을 소오스 영역, 제3 영역(20a3)을 드레인 영역이라 한다. 제2 영역(20a2)은 채널 영역이다. 형성하고자 하는 박막 트랜지스터가 p형일 때, 후속 공정에서 제1 및 제3 영역(20a1, 20a3)에 p형 도펀트(p-type dopant)를 주입하고, n형 일 때는 n형 도펀트를 주입한다.
이와 같이 단결정 실리콘 아일랜드(20a)를 제1 내지 제3 영역(20a1, 20a2, 20a3)으로 구분한 다음, 도 12에 도시한 바와 같이, 제2 영역(20a2) 상에 게이트 절연막(26) 및 게이트 전극(28)을 순차적으로 형성한다. 이어서 제1 및 제3 영역(20a1, 20a3)에 상기한 도펀트를 주입한다. 이렇게 해서 실리콘 산화막(12)과 사파이어 기판(10)으로 이루어지는 SOI 기판(S1) 상에 단결정 실리콘을 채널로 사용하는 박막 트랜지스터(T1)가 형성된다. 박막 트랜지스터(T1)는 단결정 실리콘층을 채널로 사용하기 때문에, 종래와 달리 텐사일 스트레스(tensile stress)를 받는다. 그러므로, 박막 트랜지스터(T1)의 경우, 종래의 SOS 디바이스에 비해 캐리어, 예컨대 박막 트랜지스터(T1)가 N형인 경우, 전자의 이동도가 훨씬 커져서 디바이스의 고속 동작이 가능하다.
계속해서, 본 발명의 제2 실시예에 의한 박막 트랜지스터의 제조 방법을 설명한다.
도 13을 참조하면, 사파이어 기판(10)의 상부면에 실리콘 산화막(12)을 형성한다. 실리콘 산화막(12)의 소정 영역 상에 마스크(M1)를 형성한다. 마스크(M1)는 사파이어 기판(10)의 상부면 중에서 단결정 실리콘층이 형성될 영역을 한정한다. 마스크(M1)는 감광막 패턴일 수 있다. 이와 같이 마스크(M1)를 형성한 다음, 실리콘 산화막(12)의 전면을 식각한다. 상기 식각은 사파이어 기판(10)의 상부면이 노출될 때까지 실시한다. 상기 식각에 의해, 사파이어 기판(10) 상에 형성된 실리콘 산화막(12) 중에서 마스크(M1)로 덮인 부분을 제외한 나머지 부분은 제거된다. 따 라서 사파이어 기판(10)의 상부면 중 마스크(M1) 아래에 놓이지 않은 영역은 상기 식각에 의해 노출된다. 도 14는 상기 식각 후, 마스크(M1)를 제거한 결과물을 보여준다. 도 14를 참조하면, 사파이어 기판(10)의 일부는 실리콘 산화막(12)으로 덮여있고, 나머지 영역은 노출된 것을 볼 수 있다.
다음, 14에 도시한 바와 같인 결과물을 대상으로 하여 선택적 에피텍시 공정을 실시한다. 상기 선택적 에피텍시 공정은 도 12에 도시한 박막 트랜지스터를 얻는 과정에서 실시한 선택적 에피텍시 공정과 동일하게 실시할 수 있다. 상기 에피텍시 공정은 도 15에 도시한 바와 같이, 사파이어 기판(10)의 상부면 중 노출된 영역 상에 실리콘 산화막(12)의 두께와 동일한 두께의 단결정실리콘층(30)이 성장될 때까지 실시하는 것이 바람직하다.
다음, 도 16에 도시한 바와 같이, 단결정 실리콘층(30)과 실리콘 산화막(12) 상에 비정질 실리콘층(32)을 형성한다. 비정질 실리콘층(32)은 제1 실시예와 동일한 조건에서 형성할 수 있다. 제1 실시예와 같은 이유로 비정질 실리콘층(32)에 실리콘을 이온 도핑(I2)한다. 이후, 이온 도핑(I2)된 결과물에 대해 고상 에피텍시 공정을 실시한다. 상기 고상 에피텍시 공정에 의해 단결정 실리콘층(30)은 수직으로 성장되고, 이 결과 비정질 실리콘층(32) 중에서 단결정 실리콘층(30) 상에 형성된 부분은 단결정화 되어 단결정 실리콘층(30)은 도 17에 도시한 바와 같이 실리콘 산화막(12) 상에 형성된 비정질 실리콘층(32)과 같은 높이를 갖는 단결정 실리콘층(34)으로 된다.
계속해서, 도 17을 참조하면, 단결정 실리콘층(34)과 비정질 실리콘층(32)의 전면에 엑시머 레이저(EL)를 조사한다. 엑시머 레이저(EL)의 조사 목적은 제1 실시예와 동일하다. 엑시머 레이저(EL) 조사에 의해, 단결정 실리콘층(34)의 측 방향 성장이 이루어지는데, 이 성장은 실리콘 산화막(12) 상에 형성된 비정질 실리콘층(32)이 모두 단결정화 될 때까지 실시하는 것이 바람직하다. 상기 측 방향 성장이 완료되면, 도 18에 도시한 바와 같이, 사파이어 기판(10) 상에는 실리콘 산화막(12)의 상부면 전체를 덮는 단결정 실리콘층(36)이 형성된다.
다음, 단결정 실리콘층(36)을 패터닝하여 도 19에 도시한 바와 같이 실리콘 산화막(12) 상에 단결정 실리콘 패턴(36a)(이하, 단결정 실리콘 아일랜드(36a)라 함)을 형성한다. 단결정 실리콘 아일랜드(36a)는 일반적인 사진 및 식각 공정을 이용하여 형성할 수 있다.
다음, 도 20에 도시한 바와 같이, 단결정 실리콘 아일랜드(36a)를 제1 내지 제3 영역(36a1, 36a2, 36a3)으로 구획한다. 제1 내지 제3 영역(36a1, 36a2, 36a3)은 각각 제1 실시예의 제1 내지 제3 영역(20a1, 20a2, 20a3)에 대응될 수 있고, 따라서 제1 내지 제3 영역(36a1, 36a2, 36a3)에 대한 설명은 생략한다.
계속해서, 제2 영역(36a2) 상에 게이트 절연막(38)과 게이트 전극(40)을 순차적으로 형성한다. 그리고 제1 및 제3 영역(36a1, 36a3)에 도전성 불순물, 예컨대 n형 또는 p형 불순물을 주입한다. 이렇게 해서, 사파이어 기판(10)의 소정 영역 상에 형성된 실리콘 산화막(12) 상에 단결정 실리콘층으로 된 소오스, 드레인 및 채널영역을 갖는 박막 트랜지스터가 형성된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 사파이어 기판(10)의 실리콘 산화막(12) 상에 채널영역은 단결정 실리콘층이면서 구성이 도 1 및 도 2에 도시한 박막 트랜지스터와 다른 박막 트랜지스터를 형성할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 투명한 사파이어 기판의 소정 영역 상에 형성된 실리콘 산화막 상에, 투명한 SOI 기판 상에 구비되어 있다. 따라서 본 발명의 박막 트랜지스터와 함께 로직 디바이스와 메모리 소자는 물론 이고, 투명 기판이 요구되는 평판 패널 디스플레이(FPD) 등을 모두 동일 기판에 형성할 수 있다. 이것은 SOG(System On Glass)와 동등하게 FPD를 포함하는 시스템을 사파이어 기판을 포함하는 SOI기판 상에도 구성할 수 있음을 의미한다. 또한, 본 발명의 박막 트랜지스터의 채널은 단결정 실리콘층으로 되어 있어, 텐사일 스트레스를 받는다. 그러므로 종래에 비해 캐리어의 이동도를 높일 수 있어 고속 동작이 가능하다. 또한, 본 발명의 박막 트랜지스터가 형성된 사파이어 기판(10)은 실리콘 벌크(Si bulk) 기판보다 열 전도성이 훨씬 높다. 그러므로 본 발명의 박막 트랜지스터는 보다 안정되게 동작될 수 있다. 또한, 본 발명의 박막 트랜지스터는 균일한 두께로 성장된 단결정 실리콘층에 형성되므로, 기판 상에 박막 트랜지스터를 균일하게 형성할 수 있다. 이에 따라 박막 트랜지스터의 집적도를 종래보다 훨씬 높일 수 있다.

Claims (17)

  1. 투명 기판;
    상기 투명 기판의 소정 영역을 덮는 절연막;
    상기 절연막 상에 형성되어 있고, 소오스, 드레인 및 채널영역으로 구분된 단결정 실리콘층; 및
    상기 단결정 실리콘층의 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극을 포함하고,
    상기 투명 기판은 상부면이 단결정 실리콘의 성장이 우수한 R면(1102)인 사파이어 기판인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 투명기판의 상기 소정 영역은 주어진 두께만큼 제거되어 있고, 상기 제거된 부분에 상기 절연막이 채워진 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 절연막은 상기 투명기판의 상기 소정 영역 상에 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 절연막은 실리콘 산화막(SiO2) 및 질화막(SiN) 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
  5. 삭제
  6. 투명 기판에 상기 투명 기판의 소정 영역을 덮는 절연막을 형성하는 제1 단계;
    상기 절연막 상에 단결정 실리콘층을 형성하는 제2 단계;
    상기 단결정 실리콘층의 소정 영역 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 제3 단계; 및
    상기 게이트 전극 둘레의 상기 단결정 실리콘층에 도펀트를 주입하는 제4 단계를 포함하되,
    상기 투명 기판은 단결정 실리콘 성장에 적합한 R면(1102)을 상부면으로 하는 사파이어 기판인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  7. 제 6 항에 있어서, 상기 제1 단계는 상기 투명 기판의 상기 소정 영역에 홈을 형성하는 단계; 및
    상기 홈에 상기 절연막을 채우는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  8. 제 6 항에 있어서, 상기 제1 단계에서 상기 절연막은 상기 투명기판의 상기 소정 영역 상에 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  9. 제 7 항에 있어서, 상기 제2 단계는 상기 절연막 둘레의 상기 투명 기판 상에 단결정 실리콘층을 형성하는 제2a 단계;
    상기 절연막 및 상기 단결정 실리콘층 상에 비정질 실리콘층을 형성하는 제2b 단계;
    상기 절연막 상에 형성된 상기 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c 단계; 및
    상기 절연막 둘레의 상기 단결정 실리콘층을 제거하는 제2d 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  10. 제 9 항에 있어서, 상기 제2c 단계는,
    상기 제2a 단계에서 형성된 상기 단결정 실리콘층 상에 형성된 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c1 단계; 및
    상기 제2c1 단계에서 형성된 단결정 실리콘층과 상기 절연막 상에 형성된 상기 비정질 실리콘층에 레이저를 조사하는 제2c2 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 제 10 항에 있어서, 상기 제2c1 단계에서 상기 단결정 실리콘층 상에 형성된 상기 비정질 실리콘층은 수직 고상 에피텍시(vertical solid phase epitaxy)법을 이용하여 단결정 실리콘층으로 변화시키는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  12. 제 6 항에 있어서, 상기 절연막은 실리콘 산화막 및 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  13. 제 9 항에 있어서, 상기 비정질 실리콘층은 상기 제2c 단계에서 형성되는 상기 단결정 실리콘층의 두께가 100nm이하가 되는 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  14. 삭제
  15. 제 8 항에 있어서, 상기 제2 단계는 상기 절연막 둘레의 상기 투명 기판 상에 상기 절연막과 동일한 높이로 단결정 실리콘층을 형성하는 제2a 단계;
    상기 절연막 및 상기 단결정 실리콘층 상에 비정질 실리콘층을 형성하는 제2b 단계;
    상기 절연막 상에 형성된 상기 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c 단계; 및
    상기 절연막 둘레의 상기 단결정 실리콘층을 제거하는 제2d 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  16. 제 15 항에 있어서, 상기 제2c 단계는,
    상기 제2a 단계에서 형성된 상기 단결정 실리콘층 상에 형성된 비정질 실리콘층을 단결정 실리콘층으로 변화시키는 제2c1 단계; 및
    상기 제2c1 단계에서 형성된 단결정 실리콘층과 상기 절연막 상에 형성된 상기 비정질 실리콘층에 레이저를 조사하는 제2c2 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  17. 제 16 항에 있어서, 상기 제2c1 단계에서 상기 단결정 실리콘층 상에 형성된 상기 비정질 실리콘층은 수직 고상 에피텍시(vertical solid phase epitaxy)법을 이용하여 단결정 실리콘층으로 변화시키는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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