KR101488927B1 - 표시기판 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 70
- 239000010408 film Substances 0.000 claims abstract description 96
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 239000010409 thin film Substances 0.000 claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 abstract description 4
- 239000004020 conductor Substances 0.000 description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 3
- 229910005265 GaInZnO Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- Physics & Mathematics (AREA)
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- Nonlinear Science (AREA)
- Optics & Photonics (AREA)
- Mathematical Physics (AREA)
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- Liquid Crystal (AREA)
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Abstract
박막트랜지스터를 갖는 표시기판에 있어서, 박막트랜지스터는 게이트전극, 소오스전극, 드레인 전극, 반도체 패턴, 및 반도체 패턴과 중첩하는 도전막 패턴을 포함한다. 따라서, 박막트랜지스터는 게이트전극 및 도전막패턴을 두 개의 게이트전극들로 갖는 듀얼 게이트형 박막트랜지스터의 구조를 갖는다. 한편, 도전막 패턴 측으로 제공되는 공통전압의 크기를 조절하여 박막트랜지스터의 문턱전압을 조절할 수 있고, 그 결과 반도체 패턴이 갖는 물질에 따라 변경될 수 있는 박막트랜지스터의 문턱전압을 용이하게 조절할 수 있다.
Description
본 발명은 박막트랜지스터를 갖는 표시기판에 관한 것이다.
표시기판은 표시장치용 어레이기판으로, 일반적으로 표시기판은 기판, 상기 기판 위에 구비되는 다수의 박막트랜지스터들, 및 상기 박막트랜지스터들과 일대일 대응하여 상기 박막트랜지스터들과 전기적으로 연결되는 화소전극들을 포함한다.
박막트랜지스터는 화소전극 측으로 제공되는 데이터 신호를 스위칭하기 위해서 특정 조건하에서 도체가 되는 반도체 물질을 포함한다. 상기 반도체 물질로는 실리콘이 광범위하게 사용되고 있고, 상기 반도체 물질로, 실리콘 외에, 유기물 반도체 및 산화물 반도체가 사용되고 있다.
산화물 반도체는 전기이동도가 우수하여 박막트랜지스터의 스위칭 특성을 향상시킬 수 있으나, 산화물 반도체를 구성하는 원소들간의 조성에 따라 박막트랜지스터의 스위칭 특성이 변경된다.
본 발명의 목적은 문턱전압을 용이하게 변경할 수 있는 박막트랜지스터를 갖 는 표시기판을 제공하는 데 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 표시기판은 기판, 상기 기판 위에 구비되는 게이트 전극, 상기 게이트 전극의 상부에 구비되는 반도체 패턴, 상기 반도체 패턴 위에 구비되는 소오스 전극, 상기 소오스 전극과 이격되어 상기 반도체 패턴 위에 구비되는 드레인 전극, 상기 소오스 전극 및 상기 드레인 전극 위에 구비되는 절연막, 및 상기 절연막 위에 구비되어 상기 반도체 패턴과 중첩하는 도전막 패턴을 포함한다. 또한, 상기 표시기판은 상기 드레인 전극과 전기적으로 연결되는 화소 전극 및 상기 도전막 패턴과 전기적으로 연결되는 스토리지 전극을 포함한다.
상기 게이트 전극, 상기 소오스 전극, 상기 드레인 전극, 및 상기 반도체 패턴으로 정의되는 박막트랜지스터에 있어서, 상기 도전막 패턴은 상기 절연막을 사이에 두고 상기 반도체 패턴과 중첩되므로 상기 도전막 패턴은 상기 박막트랜지스터의 탑게이트 전극으로 작용할 수 있다. 그 결과, 상기 박막트랜지스터의 문턱전압은 상기 도전막 패턴 측으로 제공되는 공통전압의 크기에 따라 조절될 수 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 다른 표시기판은 기판, 상기 기판 위에 구비되어 제 1 공통 전압을 제공받는 도전막 패턴, 상기 도전막 패턴 위에 구비되어 상기 도전막 패턴을 커버하는 제 1 절연막, 상기 제 1 절연막 위에 구비되어 상기 도전막 패턴과 중첩하는 소오스 전극, 상기 소오스 전극과 이격되는 드레인 전극, 상기 소오스 전극 및 상기 드레인 전극 위에 구비되는 반도체 패턴, 상기 반도체 패턴 위에 구비되는 제 2 절연막, 및 상기 제 2 절연막 위에 구비되어 상기 반도체 패턴과 중첩하는 게이트 전극을 포함한다.
상기 게이트 전극, 상기 소오스 전극, 상기 드레인 전극, 및 상기 반도체 패턴으로 정의되는 박막트랜지스터에 있어서, 상기 도전막 패턴은 상기 제 1 절연막을 사이에 두고 상기 반도체 패턴과 중첩되므로 상기 도전막 패턴은 상기 박막트랜지스터의 바텀 게이트 전극으로 작용할 수 있다. 그 결과, 상기 박막트랜지스터의 문턱전압은 상기 도전막 패턴 측으로 제공되는 제 1 공통전압의 크기에 따라 조절될 수 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 또 다른 표시기판은 기판, 상기 기판 위에 구비되는 게이트 전극, 상기 게이트 전극의 상부에 구비되는 반도체 패턴, 상기 반도체 패턴 위에 구비되는 소오스 전극, 상기 소오스 전극과 이격되어 상기 반도체 패턴 위에 구비되는 드레인 전극, 상기 소오스 전극 및 상기 드레인 전극 위에 구비되는 절연막, 및 상기 절연막 위에 구비되어 상기 반도체 패턴과 중첩하며 상기 게이트 전극과 전기적으로 연결되는 도전막 패턴을 포함한다.
박막트랜지스터를 갖는 표시기판에 있어서, 박막트랜지스터의 문턱전압이 반도체 물질에 따라 변화되더라도, 도전막 패턴 측으로 제공되는 공통전압의 크기를 조절하여 박막트랜지스터의 문턱전압을 용이하게 조절할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한 다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 표시기판의 평면도이고, 도 2는 도 1의 I-I'을 따라 절취한 부분을 나타낸 단면도이고, 도 3은 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 1 내지 도 3들을 참조하면, 상기 표시기판(200)은, 액정표시장치와 같은, 표시장치에 사용되는 어레이 기판이다. 상기 표시 기판(200)은 기판(100), 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(SL), 스토리지 전극(ST), 및 화소(PXL)를 포함한다. 또한, 상기 화소(PXL)는 박막 트랜지스터(TR) 및 상기 박막 트랜지스터(TR)와 전기적으로 연결되는 화소 전극(PE)을 포함한다. 한편, 상기 표시기판(200) 위에는 다수의 화소들이 구비되나, 화소들 각각은 동일한 구조를 가지므로 도 1에서는 하나의 화소(PXL)가 도시되고, 나머지 화소들에 대한 설명은 생략된다.
상기 게이트 라인(GL)은 제 1 방향(D1)으로 연장되어 상기 기판(100) 위에 구비되고, 상기 박막 트랜지스터(TR)를 턴-온 시키는 게이트 신호를 전송한다. 상기 데이터 라인(DL)은, 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)과 같은, 절연물을 포함하는 제 1 절연막(110)을 사이에 두고 상기 게이트 라인(GL) 위에 구비되고, 상기 화소 전극(PE) 측으로 제공되는 데이터 신호를 전송한다. 또한, 상기 데이터 라인(DL)은 상기 제 1 방향(D1)과 직교하는 제 2 방향(D2)으로 연장되어 상기 게이트 라인(GL)과 교차한다.
상기 스토리지 라인(SL)은 상기 제 1 방향(D1)으로 연장되어 공통 전압을 전송하고, 상기 게이트 라인(GL)과 이격되어 구비된다. 상기 스토리지 라인(SL) 및 상기 게이트 라인(GL)은 동일한 물질을 포함할 수 있다. 상기 스토리지 라인(SL) 및 상기 게이트 라인(GL)이 동일한 물질을 포함하는 경우에는, 상기 스토리지 라인(SL)은 하나의 포토리소그래피 공정을 이용하여 상기 게이트 라인(GL)과 함께 형성될 수 있다.
상기 스토리지 전극(ST)은 상기 제 2 방향(D2)으로 연장되고, 상기 스토리지 전극(ST)은 도전막 패턴(151)에 의해 상기 스토리지 라인(SL)과 전기적으로 연결된다. 상기 스토리지 전극(ST)은 상기 데이터라인(DL), 상기 화소전극(PE), 및 상기 데이터라인(DL)을 사이에 두고 상기 화소전극(PE)과 인접한 다른 화소전극과 평면상에서 중첩되어 스토리지 커패시터를 형성한다. 상기 표시기판(200)이 액정표시장치용 어레이 기판으로 사용되는 경우에, 상기 스토리지 커패시터는 상기 화소 전극(PE) 측으로 제공되는 데이터 신호를 일정시간 유지시키는데 사용된다.
상기 도전막 패턴(151)은 제 1 콘택홀(CH1)에서 상기 스토리지 전극(ST)과 전기적으로 연결되고, 상기 도전막 패턴(151)은 제 2 콘택홀(CH2)에서 상기 스토리지 라인(SL)과 전기적으로 연결된다. 따라서, 상기 스토리지 라인(SL)을 통해 전송되는 상기 공통 전압은 상기 스토리지 전극(ST) 측으로 제공되어 상기 스토리지 커패시터를 형성하는 데 사용될 수 있다.
상기 박막 트랜지스터(TR)는 게이트 전극(GE), 드레인 전극(DE), 소오스 전극(SE), 반도체 패턴(AP), 및 도전막 패턴(151)을 포함한다. 상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)으로부터 게이트 신호를 제공받아 턴-온 되어 상기 데이터 라인(DL)으로부터 상기 화소 전극(PE) 측으로 전송되는 데이터 신호를 스위칭한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분기되어 상기 기판(100) 위에 구비된다. 상기 반도체 패턴(AP)은 상기 제 1 절연막(110) 위에 구비되어 상기 게이트 전극(GE)과 중첩된다. 상기 반도체 패턴(AP)은, GIZO(GaInZnO), MgAlOx, MgZnOx, 및 ZnO와 같은, 산화물 반도체를 포함한다.
상기 드레인 전극(DE)은 상기 데이터 라인(DL)으로부터 분기되고, 상기 반도체 패턴(AP) 위에 구비된다. 또한, 상기 소오스 전극(SE)은 상기 드레인 전극(DE)과 이격되어 상기 반도체 패턴(AP) 위에 구비된다. 또한, 상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 위에는, 실리콘 산화물과 같은, 절연물을 포함하는 제 2 절연막(120)이 구비된다.
앞서 상술한 바와 같이, 상기 도전막 패턴(151)은 상기 스토리지 라인(SL)과 상기 스토리지 전극(ST)을 전기적으로 연결함과 동시에, 상기 제 2 절연막(120) 위 에 상기 반도체 패턴(AP)과 중첩되도록 구비되어 상기 박막트랜지스터(TR)의 탑 게이트 전극의 역할을 할 수 있다. 따라서, 상기 박막트랜지스터(TR)는 상기 게이트 전극(GE)을 바텀 게이트 전극으로 갖고, 상기 도전막 패턴(150)을 탑 게이트 전극으로 갖는 듀얼 게이트형 박막트랜지스터 구조를 가질 수 있다.
상기 도전막 패턴(151)은 상기 스토리지 라인(SL)과 전기적으로 연결되므로 상기 스토리지 라인(SL)에 의해 전송되는 상기 공통 전압을 제공받을 수 있다. 그 결과 상기 공통 전압의 크기에 따라 상기 박막트랜지스터(TR)의 문턱전압이 변경된다.
| 공통 전압(V) | 문턱전압(V) |
| -10V | 23V |
| -5V | 14V |
| 0V | 4.8V |
| 5V | -4V |
| 10V | -12V |
| 15V | -18V |
| 20V | -21V |
상기 표 1을 참조하면, 상기 게이트 전극(GE) 측으로 제공되는 전압이 일정할 때, 상기 공통전압의 크기가 변경되면, 상기 박막트랜지스터(TR)의 문턱전압이 변경된다. 보다 상세하게는, 상기 도전막 패턴(151)에 인가되는 공통 전압이 -10V 내지 20V 범위 내에서 증가할 때, 상기 박막트랜지스터(TR)의 문턱전압은 23V 내지 -21V 범위 내에서 감소한다.
일반적으로, 박막트랜지스터가 산화물 반도체로 이루어지는 액티브 패턴 및 하나의 게이트 전극을 가질 때, 상기 박막트랜지스터의 문턱전압은 상기 산화물 반도체의 물질에 따라 변경될 수 있다. 하지만, 본 발명의 제 1 실시예에서와 같이, 상기 도전막 패턴(151)의 공통 전압의 크기를 조절하여 박막트랜지스터의 문턱전압이 조절되므로 산화물 반도체 물질에 따라 변경될 수 있는 문턱전압을 용이하게 조절할 수 있다.
| 구동시간 (초) |
문턱전압의 변화량 (공통전압 5V) |
문턱전압의 변화량 (공통전압 -5V) |
문턱전압의 변화량 (공통전압 -10V) |
| 0 | 0V | 0V | 0 |
| 100 | -1.1V | -0.6V | 0.02V |
| 300 | -2V | -0.8V | 0.09V |
| 1000 | -6.8V | -1.7V | -0.26V |
| 3600 | -16V | -4.4V | -0.26V |
상기 표 2는 상기 게이트 전극(GE) 측으로 제공되는 전압이 -20V로 일정하고, 상기 도전막 패턴(151)에 인가되는 공통 전압이 각각 5V, -5V, 및 -10V일 때, 측정시간에 따른 박막트랜지스터의 문턱전압의 변화량을 나타낸다.
표 2를 참조하면, 상기 도전막 패턴(151)에 인가되는 공통 전압이 5V일 때, 구동시간이 증가함에 따라 문턱전압은 0V 내지 -16V 범위 내에서 변화된다. 또한, 상기 도전막 패턴(151)에 인가되는 공통 전압이 -5V일 때, 구동시간이 증가함에 따라 문턱전압은 0V 내지 -4.4V 범위 내에서 변화된다. 또한, 상기 도전막 패턴(151)에 인가되는 공통 전압이 -10V일 때, 구동시간이 증가함에 따라 문턱전압은 0V 내지 -0.26V 범위 내에서 변화되어 공통 전압이 -10V일 때의 문턱전압의 변화량은 공통 전압이 -5V 및 5V 일 때 공통 전압의 변화량보다 작다.
일반적으로, 박막트랜지스터가 산화물 반도체로 이루어지는 액티브 패턴 및 하나의 게이트 전극을 갖고, 상기 게이트 전극 측에 음의 게이트 전압을 제공할 때, 구동시간이 증가함에 따라 상기 박막트랜지스터의 문턱전압이 지속적으로 낮아지는 문제점이 발생될 수 있다. 하지만, 본 발명의 제 1 실시예에서와 같이, 상기 도전막 패턴(151) 측으로 제공되는 공통전압의 크기를 조절하여, 구동시간이 증가함에 따라 상기 박막트랜지스터(TR)의 문턱전압이 변화되는 정도를 조절할 수 있다.
한편, 상기 화소 전극(PE)은 제 3 콘택홀(CH3)에서 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 도전막 패턴(151)과 동일한 물질을 포함할 수 있다. 상기 화소 전극(PE) 및 상기 도전막 패턴(151)이 동일한 물질을 포함하는 경우에는, 상기 화소 전극(PE) 및 상기 도전막 패턴(151)은, 인듐틴옥사이드 또는 인듐징크옥사이드와 같은, 투명한 도전물질로 하나의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 표시기판의 평면도이고, 도 5는 도 4의 I-I'을 따라 절취한 부분을 나타낸 단면도이고, 도 6은 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다. 도 4 내지 도 6을 설명함에 있어서, 앞선 본 발명의 제 1 실시예에서 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 4 내지 도 6들을 참조하면, 표시기판(201)은 기판(100), 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(SL), 스토리지 전극(ST), 공통전압 라인(CL), 도전막 패턴(152), 연결전극(BE), 및 화소(PXL)를 포함하고, 상기 화소(PXL)는 박막 트랜지스터(TR) 및 상기 박막 트랜지스터(TR)와 전기적으로 연결되는 화소 전극(PE)을 포함한다.
상기 공통전압 라인(CL)은 제 2 방향(D2)으로 연장된다. 또한, 상기 공통전압 라인(CL)은 제 1 공통전압을 전송한다. 상기 스토리지 라인(SL)은 상기 제 2 방향(D2)과 수직인 제 1 방향(D1)으로 연장되어 상기 제 1 공통전압과 별도로 제어되는 제 2 공통전압을 전송하고, 상기 게이트 라인(GL)과 이격되어 구비된다. 또한, 상기 스토리지 전극(ST)은 상기 제 2 방향(D2)으로 연장되어 상기 연결전극(BE)에 의해 상기 스토리지 라인(SL)과 전기적으로 연결된다. 그 결과, 상기 스토리지 전극(ST)은 상기 스토리지 라인(SL)으로부터 상기 제 2 공통전압을 제공받아 상기 화소 전극(PE)과 함께 스토리지 커패시터를 형성한다.
상기 연결전극(BE)은 제 2 콘택홀(CH2)에서 상기 스토리지 전극(ST)과 전기적으로 연결되고, 제 3 콘택홀(CH3)에서 상기 스토리지 전극(SL)과 전기적으로 연결된다. 상기 연결전극(BE)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다. 상기 연결전극(BE) 및 상기 화소 전극(PE)이 동일한 물질을 포함하는 경우에는, 상기 연결전극(BE) 및 상기 화소전극(PE)은, 인듐틴옥사이드 또는 인듐징크옥사이드와 같은, 투명한 도전물질로 하나의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
상기 박막트랜지스터(TR)는 도전막 패턴(152), 소오스 전극(SE), 드레인 전극(DE), 반도체 패턴(AP), 및 게이트 전극(GE)을 포함한다. 상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)으로부터 게이트 신호를 제공받아 턴-온 되어 상기 데이터 라인(DL)으로부터 상기 화소 전극(PE) 측으로 전송되는 데이터 신호를 스위칭한다.
상기 도전막 패턴(152)은 상기 공통전압 라인(CL)으로부터 분기되어 상기 기판(100) 위에 구비된다. 상기 도전막 패턴(152) 위에는 제 1 절연막(110)이 구비된다. 소오스 전극(SE)은 상기 도전막 패턴(152)과 중첩되도록 상기 제 1 절연막(110) 위에 구비되고, 드레인 전극(DE)은 상기 소오스 전극(SE)과 이격되어 상기 도전막 패턴(152)과 중첩되도록 상기 제 1 절연막(110) 위에 구비된다.
상기 반도체 패턴(AP)은 상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 위에 구비되고, 상기 반도체 패턴(AP) 위에는 제 2 절연막(120)이 구비된다. 또한, 상기 게이트 전극(GE)은 상기 제 2 절연막(120) 위에 상기 반도체 패턴(AP)과 중첩되도록 구비되고, 상기 게이트 전극(GE) 위에는 상기 박막트랜지스터(TR)를 커버하는 제 3 절연막(130)이 구비된다.
한편, 상기 도전막 패턴(152)은 상기 반도체 패턴(AP)과 중첩되도록 상기 기판(100) 위에 구비되어 상기 박막트랜지스터(TR)의 바텀 게이트 전극의 역할을 할 수 있다. 따라서, 상기 박막트랜지스터(TR)는 상기 게이트 전극(GE)을 탑게이트 전극으로 갖고, 상기 도전막 패턴(152)을 바텀 게이트 전극으로 갖는 듀얼 게이트형 박막트랜지스터 구조를 가질 수 있다.
상기 도전막 패턴(152)은 상기 공통전압 라인(CL)으로부터 분기되므로 상기 공통전압 라인(CL)에 의해 전송되는 상기 제 1 공통전압을 제공받을 수 있다. 따라서, 앞서 설명된 본 발명의 제 1 실시예에서와 같이, 상기 제 1 공통 전압의 크기를 조절하여 상기 박막트랜지스터(TR)의 문턱전압을 조절할 수 있을 뿐만 아니라, 구동시간이 증가함에 따라 상기 박막트랜지스터(TR)의 문턱전압이 변화되는 정도를 최소화시킬 수도 있다.
도 1을 다시 참조하면, 본 발명의 제 1 실시예에서는 박막트랜지스터(TR)의 탑게이트 전극으로 작용하는 도전막 패턴(151)은 공통 전압을 전송하는 스토리지 라인(SL)과 전기적으로 연결된다. 상기 공통 전압은 상기 박막트랜지스터(TR)의 문턱전압을 변경시키는데 사용될 뿐만 아니라, 스토리지 커패시터를 형성하는데 사용된다. 따라서, 상기 공통 전압의 크기를 조절할 때, 상기 공통전압의 크기는 상기 스토리지 커패시터를 형성하는 데 용이한 범위 내에서 선택되는 것이 바람직하다.
하지만, 본 발명의 제 2 실시예에서는, 도전막 패턴(152)은 제 2 공통전압을 전송하는 스토리지 라인(SL)과 전기적으로 연결되지 않고, 상기 제 2 공통전압과 상이한 제 1 공통전압을 전송하는 공통전압 라인(CL)으로부터 분기된다. 따라서, 상기 제 1 공통전압은 상기 박막트랜지스터(TR)의 문턱전압 만을 변경시키는데 사용될 수 있다. 즉, 상기 제 1 공통전압의 크기를 조절할 때, 상기 제 1 공통전압의 크기는 스토리지 커패시터를 형성하는 것과 상관없이 조절될 수 있다. 또한, 상기 제 1 공통전압의 크기는 상기 박막트랜지스터(TR) 측으로 제공되는 게이트 오프전압과 동일할 수 있다. 상기 제 1 공통전압의 크기가 상기 게이트 오프 전압과 동일한 경우에, 외부로부터 상기 게이트 오프 전압을 제공받는 라인은 상기 제 1 공통전압을 전송하는 상기 공통전압라인과 전기적으로 연결될 수 있다.
상기 화소 전극(PE)은 제 1 콘택홀(CH1)에서 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 연결 전극(BE)과 동일한 물질을 포함할 수 있다. 상기 화소 전극(PE) 및 상기 연결 전극(BE)이 동일한 물질을 포함하는 경우에는, 상기 화소전극(PE) 및 상기 연결전극(BE)은, 인듐틴옥사이드 또는 인듐징크옥사이드와 같은 투명한 도전물질로 하나의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
도 7은 본 발명의 제 3 실시예에 따른 표시기판의 평면도이고, 도 8은 도 7의 I-I'을 따라 절취한 부분을 나타낸 단면도이고, 도 9는 도 7의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다. 도 7 내지 도 9를 설명함에 있어서, 앞선 본 발명의 제 1 실시예에서 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 7 내지 도 9들을 참조하면, 상기 표시기판(202)은 기판(100), 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(SL), 스토리지 전극(ST), 연결전극(BE), 및 화소(PXL)를 포함한다. 또한, 상기 화소(PXL)는 박막 트랜지스터(TR) 및 상기 박막 트랜지스터(TR)와 제 2 콘택홀(CH2)에서 전기적으로 연결되는 화소 전극(PE)을 포함한다.
상기 연결전극(BE)은 상기 스토리지 라인(SL) 및 상기 스토리지 전극(ST)을 전기적으로 연결한다. 상기 연결전극(BE)은 제 3 콘택홀(CH3)에서 상기 스토리지 전극(ST)과 전기적으로 연결되고, 제 4 콘택홀(CH4)에서 상기 스토리지 라인(SL)과 전기적으로 연결된다. 상기 연결전극(BE)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다. 상기 연결전극(BE) 및 상기 화소 전극(PE)이 동일한 물질을 포함하는 경우에는, 상기 연결전극(BE) 및 상기 화소전극(PE)은, 인듐틴옥사이드 또는 인듐징크옥사이드와 같은 투명한 도전물질로 하나의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
상기 박막 트랜지스터(TR)는 게이트 전극(GE), 드레인 전극(DE), 소오스 전극(SE), 반도체 패턴(AP), 및 도전막 패턴(150)을 포함한다. 상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)으로부터 게이트 신호를 제공받아 턴-온 되어 상기 데이터 라인(DL)으로부터 상기 화소 전극(PE) 측으로 전송되는 데이터 신호를 스위칭한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분기되어 상기 기판(100) 위에 구비된다. 상기 반도체 패턴(AP)은 상기 제 1 절연막(110) 위에 구비되어 상기 게이트 전극(GE)과 중첩된다. 상기 드레인 전극(DE)은 상기 데이터 라인(DL)으로부터 분기되고, 상기 반도체 패턴(AP) 위에 구비된다. 또한, 상기 소오스 전극(SE)은 상기 드레인 전극(DE)과 이격되어 상기 반도체 패턴(AP) 위에 구비된다. 또한, 상기 소오스 전극(SE) 및 상기 드레인 전극(DE) 위에는, 실리콘 산화물과 같은, 절연물을 포함하는 제 2 절연막(120)이 구비된다.
상기 도전막 패턴(150)은 상기 반도체 패턴(AP)과 중첩되어 상기 제 2 절연막(120) 위에 구비되고, 제 1 콘택홀(CH1)에서 게이트 라인(GL)과 전기적으로 연결되어 상기 박막트랜지스터(TR)의 탑 게이트 전극의 역할을 할 수 있다. 따라서, 상기 박막트랜지스터(TR)는 상기 게이트 전극(GE)을 바텀 게이트 전극으로 갖고, 상기 도전막 패턴(150)을 탑 게이트 전극으로 갖는 듀얼 게이트형 박막트랜지스터 구조를 가질 수 있다.
앞서 상술한 바와 같이, 상기 도전막 패턴(150) 및 상기 게이트 전극(GE)은 서로 전기적으로 연결되므로 상기 도전막 패턴(150) 및 상기 게이트 전극(GE) 측으로 동일한 극성의 전압이 제공된다. 상기 박막트랜지스터(TR)의 탑게이트 전극으로 작용하는 상기 도전막 패턴(150)과 바텀 게이트 전극으로 작용하는 상기 게이트 전극(GE) 측으로 동일한 극성의 전압이 인가되는 경우, 상기 박막트랜지스터(TR)가 세츄레이션되는 시점에서 온전류의 전류량을 증가시킬 수 있고, 상기 박막트랜지스터(TR)가 오프되는 시점에서 오프전류의 전류량을 감소시킬 수 있다.
상기 도전막 패턴(150)은 상기 화소전극(PE) 및 상기 연결전극(BE)과 동일한 물질을 포함할 수 있다. 상기 도전막 패턴(150), 화소 전극(PE), 및 상기 연결 전극(BE)이 동일한 물질을 포함하는 경우에는, 상기 화소 전극(PE), 상기 연결전극(BE), 및 상기 도전막 패턴(150)은, 인듐틴옥사이드 및 인듐징크옥사이드와 같은, 투명한 도전물질로 하나의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 표시기판의 평면도이다.
도 2는 도 1의 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 3은 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 표시기판의 평면도이다.
도 5는 도 4의 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 6은 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 표시기판의 평면도이다.
도 8은 도 7의 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 9는 도 7의 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100 -- 기판 151 -- 도전막 패턴
200 -- 표시기판 PE -- 화소 전극
CL -- 공통전압 라인 GL -- 게이트 라인
DL -- 데이터 라인 TR -- 박막트랜지스터
BE -- 연결전극 SL -- 스토리지 라인
ST -- 스토리지 전극 PXL -- 화소
Claims (23)
- 기판;상기 기판 위에 구비되는 게이트 전극;상기 게이트 전극의 상부에 구비되는 반도체 패턴;상기 반도체 패턴 위에 구비되는 소오스 전극;상기 소오스 전극과 이격되어 상기 반도체 패턴 위에 구비되는 드레인 전극;상기 소오스 전극 및 상기 드레인 전극 위에 구비되어 상기 소오스 전극 및 상기 드레인 전극을 커버하는 절연막;상기 절연막 위에 구비되어 상기 반도체 패턴과 중첩하는 도전막 패턴;상기 드레인 전극과 전기적으로 연결되는 화소 전극;상기 기판 위에 구비되어 상기 화소 전극과 중첩되고, 상기 도전막 패턴과 전기적으로 연결되는 스토리지 전극; 및상기 스토리지 전극 및 상기 도전막 패턴과 전기적으로 연결되어 상기 스토리지 전극 및 상기 도전막 패턴 측으로 공통 전압을 제공하는 스토리지 라인을 포함하는 것을 특징으로 하는 표시기판.
- 제 1 항에 있어서, 상기 반도체 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 표시기판.
- 제 2 항에 있어서, 상기 절연막은 실리콘산화막 및 실리콘질화막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시기판.
- 제 1 항에 있어서,상기 기판 위에 구비되고, 상기 게이트 전극과 전기적으로 연결되는 게이트 라인; 및상기 게이트 라인과 절연되어 상기 기판의 상부에 구비되는 데이터 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
- 제 4 항에 있어서, 상기 도전막 패턴 및 상기 화소 전극은 서로 동일한 물질을 포함하는 것을 특징으로 하는 표시기판.
- 제 5 항에 있어서, 상기 도전막 패턴은 서로 이격된 상기 스토리지 전극 및 상기 스토리지 라인을 전기적으로 연결하는 것을 특징으로 하는 표시기판.
- 제 4 항에 있어서, 상기 게이트 전극, 상기 반도체 패턴, 상기 소오스 전극, 및 상기 드레인 전극으로 정의되는 박막 트랜지스터의 문턱전압은 상기 공통 전압의 크기에 따라 조절되는 것을 특징으로 하는 표시 기판.
- 제 7 항에 있어서, 상기 공통 전압의 크기가 증가할수록 상기 문턱전압의 크기가 감소하고, 상기 공통 전압의 크기가 감소할수록 상기 문턱전압의 크기가 증가 하는 것을 특징으로 하는 표시 기판.
- 제 4 항에 있어서, 평면상에서 상기 스토리지 전극은 상기 데이터 라인 및 상기 데이터 라인을 사이에 두고 이웃하는 화소전극들과 중첩되는 것을 특징으로 하는 표시기판.
- 기판;상기 기판 위에 구비되어 제 1 공통 전압을 제공받는 도전막 패턴;상기 도전막 패턴 위에 구비되어 상기 도전막 패턴을 커버하는 제 1 절연막;상기 제 1 절연막 위에 구비되어 상기 도전막 패턴과 중첩하는 소오스 전극;상기 제 1 절연막 위에 구비되어 상기 도전막 패턴과 중첩하고, 상기 소오스 전극과 이격되는 드레인 전극;상기 소오스 전극 및 상기 드레인 전극 위에 구비되는 반도체 패턴;상기 반도체 패턴 위에 구비되는 제 2 절연막;상기 제 2 절연막 위에 구비되어 상기 반도체 패턴과 중첩하는 게이트 전극;상기 드레인 전극과 전기적으로 연결되는 화소 전극;상기 도전막 패턴과 전기적으로 연결되어 상기 도전막 패턴 측으로 상기 제1 공통 전압을 제공하는 공통전압 라인;상기 화소 전극과 중첩되어 스토리지 커패시터를 형성하는 스토리지 전극; 및상기 스토리지 전극과 전기적으로 연결되어 제2 공통 전압을 상기 스토리지 전극 측으로 제공하는 스토리지 라인을 포함하는 것을 특징으로 하는 표시기판.
- 제 10 항에 있어서, 상기 반도체 패턴은 산화물 반도체를 포함하는 것을 특 징으로 하는 표시기판.
- 제 11 항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막은 실리콘산화막 및 실리콘질화막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시기판.
- 제 10 항에 있어서,상기 기판의 상부에 구비되어 게이트 전극과 전기적으로 연결되는 게이트 라인; 및상기 게이트 라인과 절연되어 상기 기판의 상부에 구비되는 데이터 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
- 제 13 항에 있어서, 상기 제 1 공통전압은 상기 게이트전극의 게이트 오프전압과 동일한 것을 특징으로 하는 표시 기판.
- 제 13 항에 있어서,상기 화소 전극과 동일한 물질을 포함하고, 서로 이격되는 상기 스토리지 전극 및 상기 스토리지 라인을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시기판.
- 제 10 항에 있어서, 상기 게이트 전극, 상기 소오스 전극, 상기 드레인 전극, 및 상기 반도체 패턴으로 정의되는 박막트랜지스터의 문턱전압은 상기 제 1 공통 전압의 크기에 따라 조절되는 것을 특징으로 하는 표시기판.
- 제 16 항에 있어서, 상기 제 1 공통 전압의 크기가 증가할수록 상기 문턱전압의 크기가 감소하고, 상기 공통 전압의 크기가 감소할수록 상기 문턱전압의 크기가 증가하는 것을 특징으로 하는 표시기판.
- 기판;상기 기판 위에 구비되는 게이트 전극;상기 게이트 전극의 상부에 구비되는 반도체 패턴;상기 반도체 패턴 위에 구비되는 소오스 전극;상기 소오스 전극과 이격되어 상기 반도체 패턴 위에 구비되는 드레인 전극;상기 소오스 전극 및 상기 드레인 전극 위에 구비되어 상기 소오스 전극 및 상기 드레인 전극을 커버하는 절연막;상기 절연막 위에 구비되어 상기 반도체 패턴과 중첩하고, 상기 게이트 전극과 전기적으로 연결되는 도전막 패턴;상기 기판 위에 구비되고, 상기 게이트 전극 및 상기 도전막 패턴과 전기적으로 연결되는 게이트 라인;상기 드레인 전극과 전기적으로 연결되는 화소 전극;상기 화소 전극과 중첩되어 스토리지 커패시터를 형성하는 스토리지 전극; 및상기 게이트 라인과 이격되어 상기 기판의 상부에 구비되고, 상기 스토리지 전극과 전기적으로 연결되는 스토리지 라인을 포함하는 것을 특징으로 하는 표시기판.
- 제 18 항에 있어서, 상기 반도체 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 표시기판.
- 제 19 항에 있어서, 상기 절연막은 실리콘산화막 및 실리콘질화막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시기판.
- 제 18 항에 있어서,상기 게이트 라인과 절연되어 상기 기판의 상부에 구비되고, 상기 소오스 전극과 전기적으로 연결되는 데이터 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
- 제 21 항에 있어서, 상기 도전막 패턴 및 상기 화소 전극은 서로 동일한 물질을 포함하는 것을 특징으로 하는 표시기판.
- 제 22 항에 있어서,상기 도전막 패턴 및 상기 화소 전극과 동일한 물질을 포함하고, 서로 이격되는 상기 스토리지 전극 및 상기 스토리지 라인을 전기적으로 연결하는 연결전극을 더 포함하는 것을 특징으로 하는 표시 기판.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080068242A KR101488927B1 (ko) | 2008-07-14 | 2008-07-14 | 표시기판 |
| US12/486,328 US7847291B2 (en) | 2008-07-14 | 2009-06-17 | Display substrate |
| JP2009165334A JP5657218B2 (ja) | 2008-07-14 | 2009-07-14 | 表示基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080068242A KR101488927B1 (ko) | 2008-07-14 | 2008-07-14 | 표시기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100007566A KR20100007566A (ko) | 2010-01-22 |
| KR101488927B1 true KR101488927B1 (ko) | 2015-02-09 |
Family
ID=41504321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20080068242A KR101488927B1 (ko) | 2008-07-14 | 2008-07-14 | 표시기판 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7847291B2 (ko) |
| JP (1) | JP5657218B2 (ko) |
| KR (1) | KR101488927B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748892B2 (en) * | 2009-10-09 | 2014-06-10 | Lg Display Co., Ltd. | Thin film transistor and method for fabricating the same |
| KR101272892B1 (ko) * | 2009-11-11 | 2013-06-11 | 엘지디스플레이 주식회사 | 어레이 기판 |
| KR102581069B1 (ko) | 2010-02-05 | 2023-09-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제조 방법 |
| CN105336744B (zh) | 2010-02-12 | 2018-12-21 | 株式会社半导体能源研究所 | 半导体装置及其驱动方法 |
| KR20180122756A (ko) * | 2010-04-02 | 2018-11-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011155295A1 (en) * | 2010-06-10 | 2011-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Dc/dc converter, power supply circuit, and semiconductor device |
| US9190524B2 (en) | 2010-09-09 | 2015-11-17 | Sharp Kabushiki Kaisha | Thin film transistor substrate, method for producing the same, and display device |
| KR20120091638A (ko) * | 2011-02-09 | 2012-08-20 | 삼성전자주식회사 | 표시 장치 및 그 제조 방법 |
| TWI671911B (zh) * | 2011-05-05 | 2019-09-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| KR101619158B1 (ko) * | 2013-04-30 | 2016-05-10 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그를 이용한 유기 발광장치 |
| JP6400336B2 (ja) * | 2013-06-05 | 2018-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2010020322A (ja) | 2010-01-28 |
| JP5657218B2 (ja) | 2015-01-21 |
| US20100006835A1 (en) | 2010-01-14 |
| US7847291B2 (en) | 2010-12-07 |
| KR20100007566A (ko) | 2010-01-22 |
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Legal Events
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
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|
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|
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