JP2024071349A - 表示パネル及び表示装置 - Google Patents

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Abstract

【課題】高い信頼性と高い電流量特性を同時に有する薄膜トランジスタを含む表示パネル及び表示装置を提供する。【解決手段】本開示の実施形態は、表示パネル及び表示装置に関し、第１のチャネル領域を含む第１のアクティブ層と、第１のアクティブ層の一部に重なり、第２のチャネル領域を含み、第１のアクティブ層の第１のチャネル領域に重ならない第２のアクティブ層と、第１のアクティブ層及び第２のアクティブ層のそれぞれの一部上に配置され、互いに離隔された第１の電極及び第２の電極と、第１のアクティブ層及び第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３の電極とを含む。【選択図】図６

Description

本開示の実施形態は、表示パネル及び表示装置に関する。
薄膜トランジスタは、電子機器分野でスイッチング素子や駆動素子として広く使用されている。
特に、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、ガラス基板やプラスチック基板上に製造することができるため、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）又は有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）などの表示装置における駆動素子又はスイッチング素子として広く利用されている。このような薄膜トランジスタは、信頼性が低下したり、電流量が低いため、表示装置の電気的特性も低下することがある。
従来、表示装置では、アクティブ層の特性により、信頼性が低いか、電流量が低く、表示装置の電気的特性が低下するという問題があったが、本実施形態により、前記問題を解決することができる表示パネル及び表示装置を発明した。
本開示の実施形態は、電荷移動度が高いと同時に、信頼性が向上した薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
本開示の実施形態は、高電流特性を実現することにより、非表示領域に配置される高電流、高信頼性の薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
本開示の実施形態は、基板上に配置され、第１のチャネル領域を含む第１のアクティブ層と、第１のアクティブ層の一部に重なり、第２のチャネル領域を含み、第１のアクティブ層の第１のチャネル領域に重ならない第２のアクティブ層と、第１のアクティブ層及び第２のアクティブ層のそれぞれの一部の上に配置され、互いに離隔された第１の電極及び第２の電極と、第１のアクティブ層及び第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３の電極とを含み、第１のアクティブ層の第１のチャネル領域と、第２のアクティブ層の第２のチャネル領域とは、並列に接続されている、表示パネルを提供することができる。
本開示の実施形態は、基板上に配置され、第１のチャネル領域を含む第１のアクティブ層と、第１のアクティブ層の一部に重なり、第２のチャネル領域を含み、第１のアクティブ層の第１のチャネル領域に重ならない第２のアクティブ層と、第１のアクティブ層及び第２のアクティブ層のそれぞれの一部の上に配置され、互いに離隔された第１の電極及び第２の電極と、第１のアクティブ層及び第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３の電極とを含む表示装置を提供することができる。
本開示の実施形態によれば、１つの薄膜トランジスタが、異なる材料を含むアクティブ層を含み、各アクティブ層のチャネル領域が並列に接続された構造を有することにより、高い信頼性と高い電流量特性を同時に有する薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
本開示の実施形態によれば、１つのトランジスタが、複数の第１のチャネル領域と複数の第２のチャネル領域とが交互に配置される構造を有することにより、高電流及び高信頼性特性が要求される非表示領域の薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
本開示の実施形態による表示装置のシステムの構成図である。 本開示の実施形態による表示装置のサブピクセルの等価回路である。 本開示の実施形態による表示装置のサブピクセルの別の等価回路である。 本開示の実施形態による表示装置のサブピクセル内のライトシールド（ＬＳ：Ｌｉｇｈｔ Ｓｈｉｅｌｄ）を示す図である。 本開示の実施形態による薄膜トランジスタが示された平面図である。 図５のＡ－Ｂに沿って切断した断面図である。 図５のＣ－Ｄに沿って切断した断面図である。 図５のＣ－Ｄに沿って切断した断面図である。 図５のＥ－Ｆに沿って切断した断面図である。 図５のＥ－Ｆに沿って切断した断面図である。 図５のＧ－Ｈに沿って切断した断面図である。 図５のＩ－Ｊに沿って切断した断面図である。 図５及び図６に示された薄膜トランジスタの製造工程を示す図である。 図５及び図６に示された薄膜トランジスタの製造工程を示す図である。 図５及び図６に示された薄膜トランジスタの製造工程を示す図である。 図５及び図６に示された薄膜トランジスタの製造工程を示す図である。 図５及び図６に示された薄膜トランジスタの製造工程を示す図である。 比較例１、比較例２及び実施例１による薄膜トランジスタの電気的特性を示す図である。 比較例１、比較例２及び実施例１による薄膜トランジスタの電気的特性を示す図である。 第１のアクティブ層の第１のチャネル領域の面積と、第２のアクティブ層の第２のチャネル領域の面積に応じた薄膜トランジスタのゲート電圧－ドレイン電流のグラフ（ｐｏｓｉｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ１１時間の条件）を示す図である。 第１のアクティブ層の第１のチャネル領域の面積と、第２のアクティブ層の第２のチャネル領域の面積に応じた薄膜トランジスタの電流量を示すグラフである。 本開示の実施形態による薄膜トランジスタが、有機発光素子（ＯＬＥＤ）と電気的に接続された構造を示す断面図である。 １つの薄膜トランジスタが、複数の第１のチャネル領域及び複数の第２のチャネル領域を含む構造を示す図である。 第２のアクティブ層の第２のチャネル領域を除いた第２のアクティブ層全体と、第１のアクティブ層とが重なる構造を有する本開示の実施形態による薄膜トランジスタの構造を示す図である。 図２４の薄膜トランジスタを形成する工程を概略的に示す図である。 図２４の薄膜トランジスタを形成する工程を概略的に示す図である。 図２４の薄膜トランジスタを形成する工程を概略的に示す図である。 図２４の薄膜トランジスタを形成する工程を概略的に示す図である。
以下、本開示の一部の実施形態を、例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付け加えるにおいて、同一の構成要素については、たとえ他の図面上に表示されていても、可能な限り同一の符号を付することがある。なお、本開示を説明するに当たって、関連する公知の構成又は機能の具体的な説明が、本開示の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及した「含む」、「有する」、「からなる」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数として表現した場合に、特に明示的な記載事項のない限り、複数を含む場合を含むことができる。
また、本開示の構成要素を説明するにあたって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。これらの用語は、その構成要素を、他の構成要素と区別するためのものであるだけで、その用語によって当該構成要素の本質、順番、順序又は数などが限定されない。
構成要素の位置関係についての説明において、２つ以上の構成要素が、「連結」、「結合」又は「接続」されると記載されている場合、２つ以上の構成要素が、直接「連結」、「結合」又は「接続」され得るが、２つ以上の構成要素と他の構成要素とが、さらに「介在」され、「連結」、「結合」又は「接続」されることも可能であることを理解されたい。ここで、他の構成要素は、互いに「連結」、「結合」又は「接続」される２つ以上の構成要素のうち１つ以上に含まれてもよい。
構成要素や、動作方法や作製方法などに関する時間的流れの関係の説明において、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで、時間的先後関係又は流れ的前後関係が説明される場合、「直ちに」又は「直接」が使用されていない限り、連続的でない場合も含み得る。
一方、構成要素に関する数値又はその対応情報（例えば、レベルなど）が言及されている場合、別途の明示的な記載がなくても、数値又はその対応情報は、各種要因（例えば、工程上の要因、内部又は外部の衝撃、ノイズなど）によって発生できる誤差の範囲を含むと解釈され得る。
以下、添付の図面を参照して、本開示の様々な実施形態を詳細に説明する。
図１は、本開示の実施形態による表示装置１００のシステムの構成図である。
図１を参照すると、本開示の実施形態による表示装置１００は、表示パネル１１０と、表示パネル１１０を駆動するための駆動回路とを含むことができる。
駆動回路は、データ駆動回路１２０及びゲート駆動回路１３０などを含むことができ、データ駆動回路１２０及びゲート駆動回路１３０を制御するコントローラ１４０をさらに含むことができる。
表示パネル１１０は、基板ＳＵＢと、基板ＳＵＢ上に配置された複数のデータラインＤＬ及び複数のゲートラインＧＬ等の信号配線とを含むことができる。表示パネル１１０は、複数のデータラインＤＬ及び複数のゲートラインＧＬに接続された複数のサブピクセルＳＰを含むことができる。
表示パネル１１０は、映像が表示される表示領域ＤＡと、映像が表示されず、表示領域ＤＡの外郭に位置する非表示領域ＮＤＡとを含むことができる。表示パネル１１０において、表示領域ＤＡには、イメージを表示するための複数のサブピクセルＳＰが配置され、非表示領域ＮＤＡには、駆動回路１２０、１３０、１４０が電気的に接続されるか、駆動回路１２０、１３０、１４０が実装されてもよく、集積回路又は印刷回路などが接続されるパッド部が配置されてもよい。
データ駆動回路１２０は、複数のデータラインＤＬを駆動するための回路であり、複数のデータラインＤＬに、データ信号を供給することができる。ゲート駆動回路１３０は、複数のゲートラインＧＬを駆動するための回路であり、複数のゲートラインＧＬに、ゲート信号を供給することができる。コントローラ１４０は、データ駆動回路１２０の動作タイミングを制御するために、データ制御信号ＤＣＳをデータ駆動回路１２０に供給することができる。コントローラ１４０は、ゲート駆動回路１３０の動作タイミングを制御するためのゲート制御信号ＧＣＳを、ゲート駆動回路１３０に供給することができる。
コントローラ１４０は、各フレームで実現するタイミングに応じて、スキャン動作が開始されるように制御し、外部から入力される入力映像データを、データ駆動回路１２０で使用するデータ信号の形式に合わせて切り替え、切り替えられた映像データＤａｔａを、データ駆動回路１２０に供給し、スキャンタイミングに合わせて適切な時間に、データ駆動が進行されるように制御することができる。
コントローラ１４０は、ゲート駆動回路１３０を制御するために、ゲートスタートパルス（ＧＳＰ：Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ゲートシフトクロック（ＧＳＣ：Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）、ゲート出力イネーブル信号（ＧＯＥ：Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などを含む各種ゲート制御信号（ＧＣＳ：Ｇａｔｅ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）を出力することができる。
コントローラ１４０は、データ駆動回路１２０を制御するために、ソーススタートパルス（ＳＳＰ：Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ソースサンプリングクロック（ＳＳＣ：Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ）、ソース出力イネーブル信号（ＳＯＥ：Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などを含む各種データ制御信号（ＤＣＳ：Ｄａｔａ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）を出力することができる。
コントローラ１４０は、データ駆動回路１２０とは別個の部品として実現されてもよく、データ駆動回路１２０と共に統合して、集積回路として実現されてもよい。
データ駆動回路１２０は、コントローラ１４０から映像データＤａｔａの入力を受け、複数のデータラインＤＬに、データ電圧を供給することにより、複数のデータラインＤＬを駆動する。ここで、データ駆動回路１２０は、ソース駆動回路ともいう。
このようなデータ駆動回路１２０は、１つ以上のソースドライバ集積回路（ＳＤＩＣ：Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含むことができる。
例えば、各ソースドライバ集積回路ＳＤＩＣは、テープオートメイテッドボンディング（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で表示パネル１１０と接続されるか、チップオンガラス（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、又は、チップオンパネル（ＣＯＰ：Ｃｈｉｐ Ｏｎ Ｐａｎｅｌ）方式で表示パネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に接続されるか、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で実現することで、表示パネル１１０と接続され得る。
ゲート駆動回路１３０は、コントローラ１４０の制御に応じて、ターンオンレベル電圧のゲート信号を出力するか、ターンオフレベル電圧のゲート信号を出力することができる。ゲート駆動回路１３０は、複数のゲートラインＧＬにターンオンレベル電圧のゲート信号を順次供給することにより、複数のゲートラインＧＬを順次駆動することができる。
ゲート駆動回路１３０は、テープオートメイテッドボンディング（ＴＡＢ）方式で、表示パネル１１０と接続されるか、チップオンガラス（ＣＯＧ）又はチップオンパネル（ＣＯＰ）方式で、表示パネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に接続されるか、チップ オンフィルム（ＣＯＦ）方式に応じて、表示パネル１１０に接続され得る。又は、ゲート駆動回路１３０は、ゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで表示パネル１１０の非表示領域ＮＤＡに形成されてもよい。ゲート駆動回路１３０は、基板ＳＵＢ上に配置されてもよく、基板ＳＵＢに接続されてもよい。すなわち、ゲート駆動回路１３０は、ＧＩＰタイプの場合、基板ＳＵＢの非表示領域ＮＤＡに配置することができる。ゲート駆動回路１３０は、チップオンガラス（ＣＯＧ）タイプ、チップオンフィルム（ＣＯＦ）タイプなどであれば、基板ＳＵＢに接続され得る。
一方、データ駆動回路１２０及びゲート駆動回路１３０のうち少なくとも１つの駆動回路は、表示領域ＤＡに配置されてもよい。例えば、データ駆動回路１２０及びゲート駆動回路１３０のうち少なくとも１つの駆動回路は、サブピクセルＳＰと重ならないように配置されてもよく、サブピクセルＳＰと一部又は全部が、重なるように配置されてもよい。
データ駆動回路１２０は、ゲート駆動回路１３０によって、特定のゲートラインＧＬが開いたら、コントローラ１４０から受信した映像データＤａｔａを、アナログ形式のデータ電圧に変換して、複数のデータラインＤＬに供給することができる。
データ駆動回路１２０は、表示パネル１１０の一側（例えば、上側又は下側）に接続されてもよい。駆動方式、パネル設計方式等に応じて、データ駆動回路１２０は、表示パネル１１０の両側（例えば、上側と下側）に全て接続されるか、表示パネル１１０の４側面のうち２以上の側面に接続されてもよい。
ゲート駆動回路１３０は、表示パネル１１０の一側（例えば、左側又は右側）に接続されてもよい。駆動方式、パネル設計方式等に応じて、ゲート駆動回路１３０は、表示パネル１１０の両側（例えば、左側及び右側）に全て接続されるか、表示パネル１１０の４側面のうち２つ以上の側面に接続されてもよい。
コントローラ１４０は、通常の表示技術で利用されるタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であってもよく、タイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）を含めて、他の制御機能もさらに実行できる制御装置であってもよく、タイミングコントローラとは異なる制御装置であってもよく、制御装置内の回路であってもよい。コントローラ１４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、又はプロセッサ（Ｐｒｏｃｅｓｓｏｒ）などの様々な回路や電子部品として実現することができる。
コントローラ１４０は、プリント回路基板、フレキシブルプリント回路などに実装され、プリント回路基板、フレキシブルプリント回路などを介して、データ駆動回路１２０及びゲート駆動回路１３０と電気的に接続することができる。
本開示の実施形態による表示装置１００は、液晶表示装置などのバックライトユニットを含むディスプレイであってもよく、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイ、量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）ディスプレイ、マイクロＬＥＤ（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイなどの自発光ディスプレイであってもよい。
本開示の実施形態による表示装置１００が、ＯＬＥＤディスプレイの場合、各サブピクセルＳＰは、自ら光を出す有機発光ダイオード（ＯＬＥＤ）を発光素子として含むことができる。本開示の実施形態による表示装置１００が、量子ドットディスプレイである場合、各サブピクセルＳＰは、自ら光を出す半導体結晶である量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）で作られた発光素子を含むことができる。本開示の実施形態による表示装置１００が、マイクロＬＥＤディスプレイである場合、各サブピクセルＳＰは、自ら光を出し、無機物ベースで作られたマイクロＬＥＤ（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を発光素子として含むことができる。
図２は、本開示の実施形態による表示装置１００のサブピクセルＳＰの等価回路であり、図３は、本開示の実施形態による表示装置１００のサブピクセルＳＰの別の等価回路である。
図２を参照すると、本開示の実施形態による表示装置１００の表示パネル１１０に配置された複数のサブピクセルＳＰのそれぞれは、発光素子ＥＤ、駆動薄膜トランジスタＤＲＴ、スキャン薄膜トランジスタＳＣＴ、及びストレージキャパシタＣｓｔを含むことができる。
図２を参照すると、発光素子ＥＤは、ピクセル電極ＰＥと共通電極ＣＥとを含み、ピクセル電極ＰＥと共通電極ＣＥとの間に位置する発光層ＥＬを含むことができる。
発光素子ＥＤのピクセル電極ＰＥは、各サブピクセルＳＰごとに配置される電極であり、共通電極ＣＥは、全てのサブピクセルＳＰに共通に配置される電極であり得る。ここで、ピクセル電極ＰＥは、アノード電極であり、共通電極ＣＥは、カソード電極であり得る。逆に、ピクセル電極ＰＥは、カソード電極であり、共通電極ＣＥは、アノード電極であり得る。
例えば、発光素子ＥＤは、有機発光ダイオード（ＯＬＥＤ）、発光ダイオード（ＬＥＤ）、又は量子ドット発光素子などであってもよい。
駆動薄膜トランジスタＤＲＴは、発光素子ＥＤを駆動するための薄膜トランジスタであり、第１のノードＮ１、第２のノードＮ２、第３のノードＮ３などを含むことができる。
駆動薄膜トランジスタＤＲＴの第１のノードＮ１は、駆動薄膜トランジスタＤＲＴのソースノード（ソース電極）又はドレインノード（ドレイン電極）であり、発光素子ＥＤのピクセル電極ＰＥとも電気的に接続され得る。駆動薄膜トランジスタＤＲＴの第２のノードＮ２は、駆動薄膜トランジスタＤＲＴのドレインノード（ドレイン電極）又はソースノード（ソース電極）であり、駆動電圧ＥＶＤＤを供給する駆動電圧ラインＤＶＬと電気的に接続され得る。駆動薄膜トランジスタＤＲＴの第３のノードＮ３は、駆動薄膜トランジスタＤＲＴのゲートノード（ゲート電極）であり、スキャン薄膜トランジスタＳＣＴのソースノード又はドレインノードと電気的に接続され得る。
スキャン薄膜トランジスタＳＣＴは、ゲート信号の一種であるスキャンゲート信号ＳＣＡＮによって制御され、駆動薄膜トランジスタＤＲＴの第３のノードＮ３とデータラインＤＬとの間に接続され得る。言い換えれば、スキャン薄膜トランジスタＳＣＴは、ゲートラインＧＬの一種であるスキャンゲートラインＳＣＬから供給されるスキャンゲート信号ＳＣＡＮに応じて、ターンオン又はターンオフされ、データラインＤＬと駆動薄膜トランジスタＤＲＴの第３のノードＮ３との間の接続を制御することができる。
スキャン薄膜トランジスタＳＣＴは、ターンオンレベル電圧を有するスキャンゲート信号ＳＣＡＮによってターンオンされ、データラインＤＬから供給されたデータ電圧Ｖｄａｔａを、駆動薄膜トランジスタＤＲＴの第３のノードＮ３に伝達することができる。
ここで、スキャン薄膜トランジスタＳＣＴが、ｎ型薄膜トランジスタの場合、スキャンゲート信号ＳＣＡＮのターンオンレベル電圧は、ハイレベル電圧であり得る。スキャン薄膜トランジスタＳＣＴが、ｐ型薄膜トランジスタの場合、スキャンゲート信号ＳＣＡＮのターンオンレベル電圧は、ローレベル電圧であり得る。
ストレージキャパシタＣｓｔは、駆動薄膜トランジスタＤＲＴの第３のノードＮ３と、第１のノードＮ１との間に接続され得る。ストレージキャパシタＣｓｔは、両段の電圧差に対応する電荷量が充電され、所定のフレーム時間の間、両段の電圧差を維持する役割を果たす。したがって、所定のフレーム時間の間、当該サブピクセルＳＰは、発光することができる。
図３を参照すると、本開示の実施形態による表示装置１００の表示パネル１１０に配置された複数のサブピクセルＳＰのそれぞれは、センシング薄膜トランジスタＳＥＮＴをさらに含むことができる。
センシング薄膜トランジスタＳＥＮＴは、ゲート信号の一種であるセンシングゲート信号ＳＥＮＳＥによって制御され、駆動薄膜トランジスタＤＲＴの第１のノードＮ１と基準電圧ラインＲＶＬとの間に接続され得る。すなわち、センシング薄膜トランジスタＳＥＮＴは、ゲートラインＧＬの他の一種であるセンシングゲートラインＳＥＮＬから供給されたセンシングゲート信号ＳＥＮＳＥに応じて、ターンオン又はターンオフされ、基準電圧ラインＲＶＬと、駆動薄膜トランジスタＤＲＴの第１のノードＮ１との間の接続を制御することができる。
センシング薄膜トランジスタＳＥＮＴは、ターンオンレベル電圧を有するセンシングゲート信号ＳＥＮＳＥによってターンオンされ、基準電圧ラインＲＶＬから供給された基準電圧Ｖｒｅｆを、駆動薄膜トランジスタＤＲＴの第１のノードＮ１に伝達することができる。
また、センシング薄膜トランジスタＳＥＮＴは、ターンオンレベル電圧を有するセンシングゲート信号ＳＥＮＳＥによってターンオンされ、駆動薄膜トランジスタＤＲＴの第１のノードＮ１の電圧を、基準電圧ラインＲＶＬに伝達することができる。
ここで、センシング薄膜トランジスタＳＥＮＴが、ｎ型薄膜トランジスタの場合、センシングゲート信号ＳＥＮＳＥのターンオンレベル電圧は、ハイレベル電圧であり得る。センシング薄膜トランジスタＳＥＮＴが、ｐ型薄膜トランジスタの場合、センシングゲート信号ＳＥＮＳＥのターンオンレベル電圧は、ローレベル電圧であり得る。
センシング薄膜トランジスタＳＥＮＴが、駆動薄膜トランジスタＤＲＴの第１のノードＮ１の電圧を、基準電圧ラインＲＶＬに伝達する機能は、サブピクセルＳＰの特性値をセンシングするための駆動に利用することができる。この場合、基準電圧ラインＲＶＬに伝達される電圧は、サブピクセルＳＰの特性値を算出するための電圧であってもよく、サブピクセルＳＰの特性値が反映された電圧であってもよい。
駆動薄膜トランジスタＤＲＴ、スキャン薄膜トランジスタＳＣＴ、及びセンシング薄膜トランジスタＳＥＮＴのそれぞれは、ｎ型薄膜トランジスタでもｐ型薄膜トランジスタでもよい。本開示では、説明の便宜のために、駆動薄膜トランジスタＤＲＴ、スキャン薄膜トランジスタＳＣＴ及びセンシング薄膜トランジスタＳＥＮＴのそれぞれは、ｎ型であることを例に挙げる。
ストレージキャパシタＣｓｔは、駆動薄膜トランジスタＤＲＴのゲートノードと、ソースノード（又はドレインノード）との間に存在する内部キャパシタ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生キャパシタ（例えば、Ｃｇｓ、Ｃｇｄ）ではなく、駆動薄膜トランジスタＤＲＴの外部に、意図的に設計した外部キャパシタ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）であり得る。
スキャンゲートラインＳＣＬと、センシングゲートラインＳＥＮＬとは、互いに異なるゲートラインＧＬであってもよい。この場合、スキャンゲート信号ＳＣＡＮと、センシングゲート信号ＳＥＮＳＥとは、互いに別個のゲート信号であってもよく、１つのサブピクセルＳＰ内のスキャン薄膜トランジスタＳＣＴのオンオフタイミングと、センシング薄膜トランジスタＳＥＮＴのオンオフタイミングとは、独立的であり得る。すなわち、１つのサブピクセルＳＰ内のスキャン薄膜トランジスタＳＣＴのオンオフタイミングと、センシング薄膜トランジスタＳＥＮＴのオンオフタイミングとは、同じでも異なっていてもよい。
これとは異なり、スキャンゲートラインＳＣＬと、センシングゲートラインＳＥＮＬとは、同じゲートラインＧＬであり得る。すなわち、１つのサブピクセルＳＰ内のスキャン薄膜トランジスタＳＣＴのゲートノードと、センシング薄膜トランジスタＳＥＮＴのゲートノードとは、１つのゲートラインＧＬに接続することができる。この場合、スキャンゲート信号ＳＣＡＮと、センシングゲート信号ＳＥＮＳＥとは、同じゲート信号であってもよく、１つのサブピクセルＳＰ内のスキャン薄膜トランジスタＳＣＴのオンオフタイミングと、センシング薄膜トランジスタＳＥＮＴのオンオフタイミングとは、同じであってもよい。
図２及び図３に示されたサブピクセルＳＰの構造は一例であるだけで、１つ以上の薄膜トランジスタをさらに含むか、又は１つ以上のキャパシタをさらに含むことで、様々に変形することができる。
また、図２及び図３では、表示装置１００が自発光表示装置である場合を想定して、サブピクセル構造を説明したが、表示装置１００が液晶表示装置の場合、各サブピクセルＳＰは、薄膜トランジスタ及びピクセル電極などを含むことができる。
図４は、本開示の実施形態による表示装置１００のサブピクセルＳＰ内のライトシールド（ＬＳ：Ｌｉｇｈｔ Ｓｈｉｅｌｄ）を示す図である。
図４を参照すると、本開示の実施形態による表示装置１００のサブピクセルＳＰにおいて、駆動薄膜トランジスタＤＲＴは、しきい値電圧、移動度などの固有特性値を有することができる。駆動薄膜トランジスタＤＲＴの固有特性値が変化すると、駆動薄膜トランジスタＤＲＴの電流駆動の能力（電流供給の性能）が変化し、当該サブピクセルＳＰの発光特性も変化することがある。
駆動薄膜トランジスタＤＲＴの駆動時間の経過に応じて、駆動薄膜トランジスタＤＲＴの素子特性（例えば、しきい値電圧、移動度など）が変わり得る。また、駆動薄膜トランジスタＤＲＴに光が照射される場合、特に、駆動薄膜トランジスタＤＲＴのチャネル領域に光が照射される場合、駆動薄膜トランジスタＤＲＴの素子特性（例えば、しきい値電圧、移動度など）が変わることもある。
従って、図４に示すように、駆動薄膜トランジスタＤＲＴの素子特性の変化（例えば、しきい値電圧の変化、移動度の変化など）を低減するために、駆動薄膜トランジスタＤＲＴの近傍に、ライトシールドＬＳが形成されている可能性がある。例えば、ライトシールドＬＳは、駆動薄膜トランジスタＤＲＴのチャネル領域の下に形成され得る。
一方、ライトシールドＬＳは、光遮断の役割に加えて、駆動薄膜トランジスタＤＲＴのチャネル領域の下部に形成され、駆動薄膜トランジスタＤＲＴのボディ（Ｂｏｄｙ）の役割を果たすことができる。
駆動薄膜トランジスタＤＲＴにおいて、ボディ効果（Ｂｏｄｙ ｅｆｆｅｃｔ）が発生する可能性があり、このようなボディ効果の影響を低減するために、駆動薄膜トランジスタＤＲＴのボディとして機能するライトシールドＬＳは、駆動薄膜トランジスタＤＲＴの第１のノードＮ１と電気的に接続することができる。ここで、駆動薄膜トランジスタＤＲＴの第１のノードＮ１は、駆動薄膜トランジスタＤＲＴのソースノードであってもよい。
一方、ライトシールドＬＳは、駆動薄膜トランジスタＤＲＴのチャネル領域の下部だけでなく、他の薄膜トランジスタ（例えば、ＳＣＴ、ＳＥＮＴ）のチャネル領域の下部にも配置され得る。
本開示の実施形態による表示パネル１１０の表示領域ＤＡには、サブピクセルＳＰごとに薄膜トランジスタＤＲＴ、ＳＣＴ、ＳＥＮＴが配置され得る。本開示の実施形態による表示パネル１１０の非表示領域ＮＤＡに、ゲート駆動回路１３０がＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで形成される場合、ＧＩＰタイプのゲート駆動回路１３０に含まれる複数の薄膜トランジスタを、表示パネル１１０の非表示領域ＮＤＡに配置することができる。
図５は、本開示の実施形態による薄膜トランジスタを示す平面図であり、図６は、図５のＡ－Ｂに沿って切断した断面図であり、図７及び図８は、図５のＣ－Ｄに沿って切断した断面図であり、図９及び図１０は、図５のＥ－Ｆに沿って切断した断面図である。図１１は、図５のＧ－Ｈに沿って切断した断面図であり、図１２は、図５のＩ－Ｊに沿って切断した断面図である。
本開示の実施形態による表示パネル１１０は、画像が表示される表示領域ＤＡと、表示領域ＤＡとは異なる非表示領域ＮＤＡとを含むことができる。表示領域ＤＡ及び／又は非表示領域ＮＤＡには、複数の薄膜トランジスタを配置することができる。
本開示の実施形態による表示パネル１１０に配置される薄膜トランジスタは、表示領域ＤＡ内の各サブピクセルＳＰ毎に配置される薄膜トランジスタＤＲＴ、ＳＣＴ、ＳＥＮＴであってもよい。
また、本開示の実施形態による表示パネル１１０に配置される薄膜トランジスタは、非表示領域ＮＤＡに形成されたＧＩＰタイプのゲート駆動回路１３０に含まれる薄膜トランジスタであってもよい。
以下では、本開示の実施形態による薄膜トランジスタの構造を説明するための薄膜トランジスタとして、表示領域ＤＡ内の各サブピクセルＳＰにおける駆動薄膜トランジスタＤＲＴを例に挙げる。
図５及び図６を参照すると、本開示の実施形態による表示装置１００の表示パネル１１０は、基板６００、基板６００上のバッファ層６０１、バッファ層６０１上の第１のアクティブ層５１０、第１のアクティブ層５１０上に配置された第１の電極５３０、第２の電極５４０、及び第３の電極５５０を含むことができる。
本開示の実施形態による表示パネル１１０は、少なくとも１つの薄膜トランジスタＴｒを含み、薄膜トランジスタＴｒは、第１のアクティブ層５１０、第２のアクティブ層５２０、第１の電極５３０、第２の電極５４０及び第３の電極５５０を含むことができる。
ここで、第１の電極５３０は、薄膜トランジスタＴｒのソース電極であり、第２の電極５４０は、薄膜トランジスタＴｒのドレイン電極であってもよい。あるいは、第１の電極５３０は、薄膜トランジスタＴｒのドレイン電極であり、第２の電極５４０が薄膜トランジスタＴｒのソース電極であってもよい。第３の電極５５０は、薄膜トランジスタＴｒのゲート電極であってもよい。
図６を参照すると、第１のアクティブ層５１０の下部には、第２のアクティブ層５２０が配置されてもよく、例えば、第２のアクティブ層５２０は、バッファ層６０１と第２のアクティブ層５２０との間に配置されてもよい。
第１のアクティブ層５１０は、第１のチャネル領域ＣＨ１を含み、第２のアクティブ層５２０は、第２のチャネル領域ＣＨ２を含むことができる。
第１のチャネル領域ＣＨ１及び第２のチャネル領域ＣＨ２のそれぞれは、第３の電極５５０に重なるように配置され得る。第１のチャネル領域ＣＨ１と第２のチャネル領域ＣＨ２とは、重ならなくてもよい。
第１のアクティブ層５１０と、第２のアクティブ層５２０とは、酸化物半導体材料を含むことができる。第１のアクティブ層５１０と、第２のアクティブ層５２０とは、互いに異なる酸化物半導体材料を含むことができる。酸化物半導体材料は、酸化物材料にドーピングを介して、導電性を制御し、バンドギャップを調整した半導体材料であり、一般に広いバンドギャップを有する透明半導体材料であり得る。
例えば、第１のアクティブ層５１０及び第２のアクティブ層５２０のそれぞれは、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＷＩＺＯ（Ｔｈｉｎ Ｔｒａｎｓｐａｒｅｎｔ Ｗ－Ｄｏｐｅｄ Ｉｎｄｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＴＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）のうち少なくともいずれかを含むことができるが、本開示の実施形態は、これに限定されない。第１のアクティブ層５１０及び第２のアクティブ層５２０のそれぞれが、高移動度の特性を有する酸化物半導体材料を含む構成であれば、十分であり、ここで、第１のアクティブ層５１０及び第２のアクティブ層５２０の移動度は、互いに異なってもよい。
第１のアクティブ層５１０は、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）からなり、第２のアクティブ層５２０は、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）からなることができるが、これは一例であるだけで、本開示の実施形態は、これに限定されない。
例えば、第１のアクティブ層５１０と第２のアクティブ層５２０とが、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）とＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含む場合、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）は、インジウム（Ｉｎｄｉｕｍ）の割合が５０％～７０％であり得、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）は、インジウム（Ｉｎｄｉｕｍ）の割合が７５％以上１００％未満であり得る。このように、インジウム（Ｉｎｄｉｕｍ）の成分比の調整を通じて、高移動度を有する酸化物半導体材料を具現することができる。
このように、アクティブ層が、酸化物半導体材料からなる場合、このアクティブ層を含む薄膜トランジスタは、酸化物薄膜トランジスタ（Ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。
図６を参照すると、第１及び第２のアクティブ層５１０、５２０上には、ゲート絶縁膜６０２が配置され得る。即ち、ゲート絶縁膜６０２は、第１及び第２のアクティブ層５１０、５２０上にそれぞれ配置することができる。
ゲート絶縁膜６０２は、第１のアクティブ層５１０と、第２のアクティブ層５２０とが重なった領域の一部、第２のアクティブ層５２０上に、第１のアクティブ層５１０が未配置されている領域の全体及び第１のアクティブ層５１０の下部に、第１のアクティブ層５１０が未配置されている領域の一部上に配置されてもよい。
ゲート絶縁膜６０２は、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１及び第２のアクティブ層５２０の第２のチャネル領域ＣＨ２と重なることができる。
第１及び第２のアクティブ層５１０、５２０上には、第１の電極５３０、第２の電極５４０、及び第３の電極５５０が配置され得る。
第１のアクティブ層５１０の第１のチャネル領域ＣＨ１と、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２とは、ゲート電極と重なることができる。第２のアクティブ層５２０における第２のチャネル領域ＣＨ２の周囲に配置され、第３の電極５５０と重なる第１のアクティブ層５１０の領域は、第１のチャネル領域ＣＨ１を除いた第１のアクティブ層５１０の残りの領域の少なくとも一部であってもよい。
図５及び図６では、ゲート電極として機能する第３の電極５５０が、第１及び第２のアクティブ層５１０、５２０上に配置される構造を示しているが、本開示の実施形態は、これに限定されず、第３の電極５５０は、第１及び第２のアクティブ層５１０、５２０の下部に配置されてもよい。
また、図５及び図６では、ゲート絶縁膜６０２が、第３の電極５５０の下部にのみ配置される構造を示しているが、本開示の実施形態は、これに限定されない。例えば、ゲート絶縁膜６０２は、第１及び第２の電極５３０、５４０が、第１のアクティブ層５１０と接触する領域を除いた残りの領域にも配置されてもよい。
図５及び図６を参照すると、第１の電極５３０、第２の電極５４０、及び第３の電極５５０は、互いに離隔して配置され得る。
また、図６を参照すると、第１の電極５３０及び第２の電極５４０は、第１のアクティブ層５１０の上面の一部と接触するように配置することができる。
第３の電極５５０は、ゲート絶縁膜６０２上に配置することができる。
第１の電極５３０、第２の電極５４０、及び第３の電極５５０はそれぞれ、単層（ｓｉｎｇｌｅ ｌａｙｅｒ）又は多層（ｍｕｌｔｉｌａｙｅｒ）であり得る。例えば、第１の電極５３０、第２の電極５４０、及び第３の電極５５０のそれぞれが単層である場合、銅、アルミニウム、モリブデン（Ｍｏ）、チタン（Ｔｉ）、又はモリブデン・チタン（ＭｏＴｉ）などを含むことができる。
第１の電極５３０、第２の電極５４０及び第３の電極５５０のうち少なくとも１つが、多層である場合、第１の電極５３０、第２の電極５４０及び第３の電極５５０のうち少なくとも１つは、電気的に互いに接続される下部電極と、上部電極とを含むことができる。
下部電極は、第１の金属を含み、上部電極は、第１の金属とは異なる第２の金属を含むことができる。例えば、第１の金属は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、又はモリブデン・チタン（ＭｏＴｉ）などを含むことができ、第２の金属は、銅（Ｃｕ）又はアルミニウム（Ａｌ）などを含むことができるが、本開示の実施形態は、これに限定されない。
図５及び図６に示すように、第１の電極５３０及び第２の電極５４０のそれぞれは、第１のアクティブ層５１０の上面に配置され、第１のアクティブ層５１０と電気的に接続され得る。
［１０２］第１及び第２の電極５３０、５４０のそれぞれは、一部の領域で第１及び第２のアクティブ層５１０、５２０と重なり、残りの他の一部の領域では、第１のアクティブ層５１０のみが重なり得る。
例えば、図５に示すように、第１のアクティブ層５１０の下に配置された第２のアクティブ層５２０は、第２のチャネル領域ＣＨ２を除いた残りの領域で第１のアクティブ層５１０と重なることができる。
本開示の実施形態による表示装置は、第１のアクティブ層５１０、第２のアクティブ層５２０、第１の電極５３０、１つの第２の電極５４０、及び１つの第３の電極５５０を含む少なくとも１つの薄膜トランジスタを含むことができる。
このような薄膜トランジスタは、異なる領域において、チャネル領域を有する第１のアクティブ層５１０と、第２のアクティブ層５２０とが、１つの第１の電極５３０、１つの第２の電極５４０及び１つの第３の電極５５０を共有する構造を有することができる。
第１のアクティブ層５１０が、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）からなる場合、第１のアクティブ層５１０とＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）とが、電気的に接続されることにより、薄膜トランジスタの電荷移動度が高くなり得る。これにより、表示装置の消費電力を下げることができる効果がある。
また、第２のアクティブ層５２０は、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）からなる場合、薄膜トランジスタのｏｎ－ｃｕｒｒｅｎｔが上向され、信頼性を向上させることができる。
すなわち、本開示の実施形態による薄膜トランジスタは、電荷移動度が高いと同時に、信頼性が向上する特性を有することができる。
図７及び図８を参照すると、第２のアクティブ層５２０は、第１のアクティブ層５１０に重ならない領域で第２のチャネル領域ＣＨ２を備えることができる。
図７及び図８を参照すると、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２と、第１のアクティブ層５１０の一部上には、ゲート絶縁膜６０２が配置され得る。ゲート絶縁膜６０２と重なる第１のアクティブ層５１０は、第２のチャネル領域ＣＨ２を囲むように配置され得る。
第２のチャネル領域ＣＨ２の第１の幅Ｗ１は、ゲート絶縁膜６０２の第２の幅Ｗ２と異なってもよい。
例えば、図７及び図８に示すように、第１の幅Ｗ１は、第２の幅Ｗ２より小さくても同じでもよい。
第２のアクティブ層５２０の第２のチャネル領域ＣＨ２に対する第１の幅Ｗ１は、第１のアクティブ層５１０の位置に応じて決定することができる。
具体的には、第２のアクティブ層５２０上に配置された第１のアクティブ層５１０がゲート絶縁膜６０２と重なる領域が大きくなるほど、第２のチャネル領域ＣＨ２の第１の幅Ｗ１は、減少することがある。逆に、第２のアクティブ層５２０上に配置された第１のアクティブ層５１０がゲート絶縁膜６０２と重なる領域が小さくなるほど、第２のチャネル領域ＣＨ２の第１の幅Ｗ１は、大きくなることがある。
言い換えれば、第１のアクティブ層５１０とゲート絶縁膜６０２とが重なる領域を調整することにより、第２のアクティブ層５２０のチャネル領域ＣＨ２の第１の幅Ｗ１を調整することで、別途の工程なしに、容易に第２のアクティブ層５２０が短いチャネル領域を有するようにすることができる。
図９及び図１０を参照すると、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１上には、ゲート絶縁膜６０２を配置することができる。
第１のチャネル領域ＣＨ１の第３の幅Ｗ３は、ゲート絶縁膜６０２の第２の幅Ｗ２と同じであってもよい。図９及び図１０では、第２の幅Ｗ２と第３の幅Ｗ３とが同じ構造を示しているが、本開示の実施形態は、これに限定されず、第２の幅Ｗ２は、第３の幅Ｗ３より短くてもよい。
第１のアクティブ層５１０上に配置されるゲート絶縁膜６０２を形成するためのゲート絶縁膜６０２材料のドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程で、第１のアクティブ層５１０を部分的に導体化することができ、ゲート絶縁膜６０２が最終的に配置された領域と対応する領域の第１のアクティブ層５１０には、プラズマの影響が及ばないため、導体化できないことがある。
ただし、ドライエッチング工程の条件によって、第１のアクティブ層５１０が導体化される領域の面積が変わり得る。
先に説明した第１の幅Ｗ１、第２の幅Ｗ２及び第３の幅Ｗ３は、第１のアクティブ層５１０上にゲート絶縁膜６０２が積層される方向と垂直な方向を基準とした最小長を意味する。
一方、図７及び図９では、第１のアクティブ層５１０又は第２のアクティブ層５２０の下部に、バッファ層６０１及び基板６００が配置される構造を示しているが、本開示の実施形態による構造は、これに限定されない。
例えば、図８及び図１０に示すように、第１及び第２のチャネル領域ＣＨ１、ＣＨ２が配置された領域と対応するように、ライトシールド（ＬＳ：Ｌｉｇｈｔ Ｓｈｉｅｌｄ）８６０をさらに配置することができる。
第１及び第２のチャネル領域ＣＨ１、ＣＨ２全体は、ライトシールド８６０と重なり得る。これにより、第１及び第２のチャネル領域ＣＨ１、ＣＨ２に光が照射され、薄膜トランジスタの特性が低下することを防止することができる。
図１１を参照すると、第１の電極５３０の下部には、第１のアクティブ層５１０が配置され得る。
第１のアクティブ層５１０の下部には、第２のアクティブ層５２０が配置されてもよい。第２のアクティブ層５２０の一部は、第１のアクティブ層５１０の一部と重なってもよい。
第１のアクティブ層５１０の下部には、バッファ層６０１と基板６００とを配置することができる。
図５及び図１１を参照すると、第１の電極５３０は、第１のアクティブ層５１０と、第２のアクティブ層５２０とが重なる領域の一部に配置されながら、第１のアクティブ層５１０が第２のアクティブ層５２０に重ならない領域の一部に配置されてもよい。
図１１では、第１の電極５３０の下部に配置された第１のアクティブ層５１０及び第２のアクティブ層５２０の構造を示しているが、第２の電極５４０下部にも、第１の電極５３０と同じ構成が、同じ構造で配置され得る。
図１２を参照すると、第３の電極５５０の下部には、ゲート絶縁膜６０２が配置され得る。ゲート絶縁膜６０２の下部には、第１のアクティブ層５１０と第２のアクティブ層５２０とが、互いに離隔して配置されてもよい。
図１２に示された第１のアクティブ層５１０は、第１のアクティブ層５１０の中でも、第１のチャネル領域ＣＨ１に該当する領域であり、第２のアクティブ層５２０は、第２のアクティブ層５２０の中でも、第２のチャネル領域ＣＨ２に該当する領域であり得る。
図１２を参照すると、第１のアクティブ層５１０及び第２のアクティブ層５２０の下部には、バッファ層６０１及び基板６００が配置され得る。
続いて、図５及び図６に示す薄膜トランジスタの製造工程を検討すると、次の通りである。
図１３～図１７は、図５及び図６に示された薄膜トランジスタの製造工程を示す図である。
図１３を参照すると、基板６００上にバッファ層６０１を配置することができる。
図１４を参照すると、バッファ層６０１の上面の一部には、第２のアクティブ層５２０が配置されてもよい。
バッファ層６０１上には、第２のアクティブ層の材料を形成することができ、マスクを用いたパターニング工程を通じて、バッファ層６０１の上面の一部を露出するように配置された第２のアクティブ層５２０を形成することができる。
図１５を参照すると、第２のアクティブ層５２０が形成されたバッファ層６０１上には、第１のアクティブ層パターン１５１０が配置され得る。
第１のアクティブ層パターン１５１０は、第２のアクティブ層５２０の上面の一部を露出するように配置することができる。
すなわち、図１５に示すように、第１のアクティブ層パターン１５１０の一部は、第２のアクティブ層５２０の一部上に配置される構造を有することができる。
例えば、図１５に示すように、第１のアクティブ層パターン１５１０は、「コ」字状に形成することができ、第１のアクティブ層パターン１５１０は、第２のアクティブ層５２０と離隔された部分が存在することができる。
一方、図１５において、第２のアクティブ層５２０が、第１のアクティブ層パターン１５１０に重ならない領域は、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２となる部分であってもよい。
また、図１５を参照すると、第１のアクティブ層パターン１５１０は、第１の方向に延び、一部が、第２のアクティブ層５２０と重なる第１の部分１５１１、第１の方向に延び、一部が、第２のアクティブ層５２０と重なるものの、第１の部分１５１１と離隔された第２の部分１５１２及び第１の方向と交差する第２の方向に延び、第１の部分１５１１と第２の部分１５１２との間に配置され、第２のアクティブ層５２０に重ならない第３の部分１５１３を含むことができる。或いは、第３の部分１５１３は、第２のアクティブ層５２０と重なってもよい。
ここで、第３の部分１５１３は、後に形成される第１のアクティブ層の第１のチャネル領域を含む部分であり得る。
図１５を参照すると、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２となる部分と、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１となる部分である第３の部分１５１３とは、互いに離隔しているが、場合によっては、各側面が互いに接するように配置することができる。
例えば、第３の部分１５１３が、第２の方向に長くなり、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２となる部分と接することができ、このように、薄膜トランジスタＴＲに要求される特性に応じて、第３の部分１５１３のサイズを変更することができる。
又は、第２のアクティブ層５２０が、第２方向に長くなり、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１となる部分と接することができる。
図１６を参照すると、第２のアクティブ層５２０と、第１のアクティブ層パターン１５１０とが配置された基板６００上に、ゲート絶縁膜材料１６０２を配置することができる。
その後、ゲート絶縁膜材料１６０２上には、電極材料を配置することができる。
図１７に示すように、電極材料を、マスク工程を通じてパターニングして、第１の電極５３０、第２の電極５４０、及び第３の電極５５０を形成することができる。
その後、図１７に示すように、第１～第３の電極５３０、５４０、５５０をマスクとして、ドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程を通じて、ゲート絶縁膜６０２材料をパターニングすることにより、第１のアクティブ層パターンの上面の一部を露出するゲート絶縁膜６０２を形成することができる。
ドライエッチング工程において、第１～第３の電極５３０、５４０、５５０及びゲート絶縁膜６０２が未配置される領域に位置する第１のアクティブ層パターンは、プラズマによって導体化されることにより、第１のアクティブ層５１０が形成され得る。即ち、第１の電極５３０、第２の電極５４０、及び第３の電極５５０と重なる領域を除いた第１のアクティブ層５１０の領域は、導電性活性化領域であってもよい。第１の電極５３０は、第１の部分１５１１の一部上に配置することができる。第２の電極５４０は、第２の部分１５１２の一部上に配置することができる。第１の電極５３０及び第２の電極５４０はそれぞれ、第２のアクティブ層５２０上に配置される第１のアクティブ層５１０の領域、及び、第２のアクティブ層５２０と重ならない第１のアクティブ層５１０の一部の領域と重なってもよい。第３の電極５５０は、第１のアクティブ層５１０の第３の部分１５１３と重なってもよい。第１のアクティブ層５１０の第１のチャネル領域ＣＨ１は、第２のアクティブ層５２０と重なってもよく、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２は、第１のアクティブ層５１０と重ならなくてもよい。あるいは、第１の電極５３０及び第２の電極５４０のそれぞれの全体が、第１のアクティブ層５１０及び第２のアクティブ層５２０と重なっていてもよい。
そして、第１～第３の電極５３０、５４０、５５０とゲート絶縁膜６０２が残っている領域に配置された第１のアクティブ層５１０は、導体化されなくてもよい。言い換えれば、第１のアクティブ層５１０の領域のうち、第１～第３の電極５３０、５４０、５５０及びゲート絶縁膜６０２の下部に配置された領域は、導体化されなくてもよい。
第２のアクティブ層５２０上には、ゲート絶縁膜６０２又は第１のアクティブ層５１０が配置されるので、第２のアクティブ層５２０は、ゲート絶縁膜６０２を形成する工程で導体化されなくてもよい。
ゲート絶縁膜６０２に重なる第１のアクティブ層５１０の領域は、第１のチャネル領域ＣＨ１を含み、ゲート絶縁膜６０２に重なる第２のアクティブ層５２０の領域は、第２のチャネル領域ＣＨ２を含むことができる。
このような製造工程によって形成された薄膜トランジスタは、薄膜トランジスタ１個当たりの２つのチャネル領域を含み、２つのチャネル領域は、並列に接続され得る。また、各チャネル領域（第１及び第２のチャネル領域）は、互いに異なる材料からなってもよい。
このような構造を通じて、本開示の実施形態による薄膜トランジスタは、電荷の移動度が高い特性を有すると同時に、信頼性が向上できる特性を有することができる。
図１８及び図１９は、比較例１、比較例２及び実施例１による薄膜トランジスタの電気的特性を示す図である。
図１８及び図１９の比較例１の薄膜トランジスタは、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）からなる１つのアクティブ層と、アクティブ層上に配置された第１～第３の電極とを含む一般的な薄膜トランジスタであり、比較例２の薄膜トランジスタは、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）からなる１つのアクティブ層と、アクティブ層上に配置された第１～第３の電極とを含む一般的な薄膜トランジスタであり、実施例１の薄膜トランジスタは、本開示の図５に示す薄膜トランジスタである。
図１８は、比較例１、比較例２及び実施例１による薄膜トランジスタのゲート電圧（ｇａｔｅ ｖｏｌｔａｇｅ）－ドレイン電流（ｄｒａｉｎ ｃｕｒｒｅｎｔ）のグラフ（ｐｏｓｉｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ １１時間の条件）を示す図であり、図１９は、第１のアクティブ層の第１のチャネル領域の面積と、第２のアクティブ層の第２のチャネル領域の面積に応じた薄膜トランジスタの電流量としきい値電圧Ｖｔｈ変化量（ｐｏｓｉｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ １１時間の条件）を示すグラフである。
比較例１による薄膜トランジスタは、図１８及び図１９に示すように、高信頼特性を有するが、オンカレント（ｏｎ－ｃｕｒｒｅｎｔ）特性が低く、電流量が低いため、低消費電力の表示装置には使用しにくい。
比較例２による薄膜トランジスタは、図１８及び図１９に示すように、電流量は高いが、信頼性が低いため、表示装置に適用することは困難である。
その反面、実施例１による薄膜トランジスタは、高いオンカレント（ｏｎ－ｃｕｒｒｅｎｔ）特性、高い信頼性及び高い電流量特性を有するため、表示装置に容易に適用することができ、特に、高い信頼性及び高移動度特性（高い電流量）が必要な低消費電力パネルにも適用できる。
一方、図１５では、第１のアクティブ層５１０又は第２のアクティブ層５２０のサイズを変更することができることを説明し、後述する図２０及び図２１では、第１のアクティブ層５１０及び第２のアクティブ層５２０の各チャネル領域の面積に応じた薄膜トランジスタの特性を検討する。
図２０は、第１のアクティブ層の第１のチャネル領域の面積と、第２のアクティブ層の第２のチャネル領域の面積に応じた薄膜トランジスタのゲート電圧（ｇａｔｅ ｖｏｌｔａｇｅ）－ドレイン電流（ｄｒａｉｎ ｃｕｒｒｅｎｔ）のグラフ（ｐｏｓｉｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｓｔｒｅｓｓ １１時間の条件）を示す図であり、図２１は、第１のアクティブ層の第１のチャネル領域の面積と、第２のアクティブ層の第２のチャネル領域の面積に応じた薄膜トランジスタの電流量を示すグラフである。
図２０及び図２１において、実施例２による薄膜トランジスタは、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１の面積が、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２の面積の１／３（すなわち、第１のチャネル領域の面積：第２のチャネル領域の面積＝１：３）である実施例である。実施例３による薄膜トランジスタは、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１の面積と、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２の面積とが、同じ（すなわち、第１のチャネル領域の面積：第２のチャネル領域の面積＝１：１）である実施例である。実施例４による薄膜トランジスタは、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１の面積が、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２の面積の３倍（すなわち、第１のチャネル領域の面積：第２のチャネル領域の面積＝３：１）である実施例である。
図２１を参照すると、第１のチャネル領域ＣＨ１の面積が増加するほど、電流量は増加するが、図２０に示すように、バイアスストレス（ｂｉａｓ ｓｔｒｅｓｓ）による劣化が発生する可能性が大きくなることがわかる。
例えば、ゲート電圧（ｇａｔｅ ｖｏｌｔａｇｅ）－ドレイン電流（ｄｒａｉｎ ｃｕｒｒｅｎｔ）のグラフでは、１つのトランジスタが、２つのしきい値電圧を有するように見えるハンプ（ｈｕｍｐ）現象が発生すると、薄膜トランジスタの安定性が低下する可能性がある。
図２０及び図２１に示す実施例３の薄膜トランジスタの構造は、図１８及び図１９に示す実施例１の薄膜トランジスタの構造と同じであってもよい。
図２０に示す実施例２～実施例４による薄膜トランジスタのゲート電圧（ｇａｔｅ ｖｏｌｔａｇｅ）－ドレイン電流（ｄｒａｉｎ ｃｕｒｒｅｎｔ）のグラフと、図１８に示す比較例２のゲート電圧（ｇａｔｅ ｖｏｌｔａｇｅ）－ドレイン電流（ｄｒａｉｎ ｃｕｒｒｅｎｔ）のグラフとを比較すると、本願発明の実施例２～実施例４の薄膜トランジスタは、ハンプ現象が発生しないが、比較例２の薄膜トランジスタは、ハンプ現象が発生して、薄膜トランジスタの信頼性が低下することがわかる。
また、図２１に示す実施例２～実施例４による薄膜トランジスタの電流量と、図１９に示す実施例１による薄膜トランジスタの電流量とを比較すると、実施例２～実施例４による薄膜トランジスタの電流量が、図１９に示す実施例１による薄膜トランジスタの電流量よりも高いことがわかる。
このように、１種類の酸化物半導体材料からなる１つのアクティブ層を含む薄膜トランジスタの場合（例えば、比較例１及び比較例２の薄膜トランジスタ）、薄膜トランジスタの信頼性が高いものの、電流量が低いか、又は信頼性が低いものの、電流量が高い特性を有する。
すなわち、比較例１及び比較例２のような一般的な薄膜トランジスタは、高い信頼性及び高い電流量特性を有することが困難である。
その反面、本開示の実施形態による薄膜トランジスタは、異なる酸化物半導体材料を含む第１のアクティブ層５１０と、第２のアクティブ層５２０とを含むことにより、高い信頼性特性と高い電流量特性を同時に有することができる。
特に、図２０及び図２１を参照すると、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２の面積に対する第１のアクティブ層５１０の第１のチャネル領域ＣＨ１の面積の比は、１：３～３：１であり得る。
ここで、第２のチャネル領域ＣＨ２の面積が、第１のチャネル領域ＣＨ１の面積より３倍を超えるように大きくなると、薄膜トランジスタの電流量特性が低下し、これにより、当該薄膜トランジスタを表示装置に適用する場合、消費電力が大きくなる可能性がある。
また、第２のチャネル領域ＣＨ２の面積が、第１のチャネル領域ＣＨ１の１／３より小さくなる場合、ハンプ現象が発生して、薄膜トランジスタの信頼性が低下することがある。
本開示の実施形態による薄膜トランジスタは、表示装置に適用される様々な薄膜トランジスタとして利用することができる。
一例として、実施形態による薄膜トランジスタは、駆動薄膜トランジスタとして用いることができ、これを図２２を参照して検討すると、以下の通りである。
図２２は、本開示の実施形態による薄膜トランジスタが有機発光素子（ＯＬＥＤ）と電気的に接続された構造を示す断面図である。
後述する説明では、先に説明した実施形態と重複する内容（構成、効果など）は、省略することができる。なお、後述する説明において、前述した実施形態と重複する構成の図面番号は、同一の図面番号を使用することができる。
図２１を参照すると、基板６００上には、薄膜トランジスタＴＲ、ストレージキャパシタＣｓｔ及び有機発光素子ＯＬＥＤを配置することができる。
具体的には、基板６００上にライトシールド８６０を配置することができる。
ライトシールド８６０上には、バッファ層６０１を配置することができる。
バッファ層６０１上には、第１のアクティブ層５１０、第２のアクティブ層５２０、及び第１のストレージキャパシタ電極２２１０が配置され得る。第１のストレージキャパシタ電極２２１０は、第１のアクティブ層５１０と同じ層に配置することができる。
図２１を参照すると、第１のアクティブ層５１０の一部は、バッファ層６０１の上面の一部に配置され、第１のアクティブ層５１０の他の一部は、第２のアクティブ層５２０上に配置され得る。
図２１を参照すると、第１のストレージキャパシタ電極２２１０は、バッファ層６０１の上面の一部に配置され、第１のアクティブ層５１０の材料と同じ材料からなってもよい。
第１のアクティブ層５１０の上面の一部、第２のアクティブ層５２０の上面の一部、及び第１のストレージキャパシタ電極２２１０上には、ゲート絶縁膜６０２を配置することができる。
ゲート絶縁膜６０２が配置された基板６００上には、第１の電極５３０、第２の電極５４０、第３の電極５５０、及び第２のストレージキャパシタ電極２１５０が配置され得る。第２のストレージキャパシタ電極２１５０は、第１～第３の電極５３０、５４０、５５０と同じ層に配置することができる。
図２１を参照すると、第１の電極５３０は、第２のアクティブ層５２０上に配置された第１のアクティブ層５１０の上面の一部と接するように配置することができる。また、第１の電極５３０は、バッファ層６０１に形成されたコンタクトホールを介して、ライトシールド８６０と電気的に接続され得る。
図２１を参照すると、第１のストレージキャパシタ電極２２１０と、第２のストレージキャパシタ電極２１５０だけでなく、ライトシールド８６０も、ストレージキャパシタ電極として機能することにより、二重ストレージキャパシタＣｓｔを形成することができる。
第１の電極５３０、第２の電極５４０、第３の電極５５０及び第２のストレージキャパシタ電極２１５０が配置された基板６００上には、パッシベーション層２２０３が配置され得る。
パッシベーション層２２０３上には、オーバーコート層２２０４を配置することができる。
図２１に示すように、オーバーコート層２２０４は、非発光領域ＮＥＡの一部に配置され、発光領域ＥＡには未配置されてもよいが、本開示の実施形態は、これに限定されない。例えば、オーバーコート層２２０４は、発光領域ＥＡにも配置することができる。
オーバーコート層２２０４及びパッシベーション層２２０３上には、有機発光素子ＯＬＥＤのアノード電極２２６０が配置され得る。
アノード電極２２６０の上面の一部及びオーバーコート層２２０４上には、発光領域ＥＡと非発光領域ＮＥＡを定義するバンク２２０５を配置することができる。バンク２２０５が配置された領域は、非発光領域ＮＥＡであり、バンク２２０５が配置されていない領域は、発光領域ＥＡであり得る。
図２２に示すように、アノード電極２２６０は、オーバーコート層２２０４及びパッシベーション層２２０３に設けられたコンタクトホールを介して、非発光領域ＮＥＡに配置された薄膜トランジスタの第２の電極５４０と電気的に接続することができる。
バンク２２０５とアノード電極２２６０上には、有機発光素子ＯＬＥＤの発光層２２７０が配置され、発光層２２７０上には、有機発光素子ＯＬＥＤのカソード電極２２８０が配置され得る。
ここで、アノード電極２２６０及びカソード電極２２８０のうち１つは、反射電極を含むことができるが、本開示の実施形態は、これに限定されず、両方の電極は、反射電極を含まなくてもよい。
また、アノード電極２２６０及びカソード電極２２８０のうち少なくとも１つは、多層で構成されてもよいが、これに限定されない。
本開示の実施形態による薄膜トランジスタは、第１のアクティブ層５１０の複数の第１のチャネル領域ＣＨ１と、第２のアクティブ層５２０の複数の第２のチャネル領域ＣＨ２とが、互いに交互に配置される構造を有することができる。
これを図２３を参照して検討すると、次の通りである。
図２３は、１つの薄膜トランジスタが、複数の第１のチャネル領域と、複数の第２のチャネル領域とを含む構造を示す図である。
後述する説明では、先に説明した実施形態と重複する内容（構成、効果等）は、省略することができる。なお、後述する説明において、前述した実施形態と重複する構成の図面番号は、同一の図面番号を使用することができる。
図２３を参照すると、本開示の実施形態による薄膜トランジスタＴＲは、１つの第１のアクティブ層５１０、複数の第２のアクティブ層５２０、１つの第１の電極５３０、１つの第２の電極５４０及び１つの第３の電極５５０を含むことができる。１つの第１のアクティブ層５１０は、複数の第２のアクティブ層５２０と重なってもよい。
具体的には、図２３を参照すると、複数の第２のアクティブ層５２０は、１つの第１のアクティブ層５１０の下部に、互いに離隔して配置することができる。
１つの薄膜トランジスタＴＲに含まれる１つの第１のアクティブ層５１０と、複数の第２のアクティブ層５２０とは、１つの第１の電極５３０、１つの第２の電極５４０及び１つの第３の電極５５０を共有することができる。
図２３を参照すると、複数の第２のアクティブ層５２０のそれぞれは、第２のチャネル領域ＣＨ２を含むことができる。複数の第２のチャネル領域ＣＨ２間には、第１のアクティブ層５１０の第１のチャネル領域ＣＨ１が配置され得る。
言い換えれば、複数の第１のチャネル領域ＣＨ１と、複数の第２のチャネル領域ＣＨ２とは、互いに交互に配置されてもよい。
複数の第１のチャネル領域ＣＨ１と、複数の第２のチャネル領域ＣＨ２とは、並列に接続された構造であり得、これにより、幅の広いチャネル領域を有する薄膜トランジスタＴＲを実現することで、電流量を大きくすることができる。
また、前述のように、１つの薄膜トランジスタＴＲが、第１及び第２のアクティブ層５１０、５２０を備えることにより、薄膜トランジスタの信頼性も確保することができる（図２０及び図２１を参照）。
したがって、図２３に示す薄膜トランジスタＴＲは、高電流及び高信頼性特性が要求される大型トランジスタに適用することができる。そのようなトランジスタは、ゲート駆動回路に適用することができる。
また、本開示の実施形態による薄膜トランジスタは、第２のアクティブ層５２０の第２のチャネル領域ＣＨ２を除いた第２のアクティブ層５２０全体と、第１のアクティブ層５１０が重なる構造を有することもできる。
これを図２４～図２８を参照して検討すると、次の通りである。
図２４は、第２のアクティブ層の第２のチャネル領域を除いた第２のアクティブ層全体と、第１のアクティブ層が重なる構造を有する本開示の実施形態による薄膜トランジスタの構造を示す図である。図２５～図２８は、図２４の薄膜トランジスタを形成する工程を概略的に示す図である。
後述する説明では、先に説明した実施形態と重複する内容（構成、効果等）は、省略することができる。なお、後述する説明において、前述した実施形態と重複する構成の図面番号は、同一の図面番号を使用することができる。
図２４及び図２５を参照すると、基板６００上に配置されたバッファ層６０１を配置することができる。バッファ層６０１上には、第２のアクティブ層５２０を配置することができる。
図２４及び図２６を参照すると、第２のアクティブ層５２０が配置された基板６００上に、第１のアクティブ層パターン２６１０を配置することができる。図２６を参照すると、第１のアクティブ層パターン２６１０は、第２のアクティブ層５２０の上面の一部を露出するように配置することができる。
その後、図２７を参照すると、第１のアクティブ層パターン２６１０が配置された基板６００上には、ゲート絶縁膜材料２６２０を配置することができる。
ゲート絶縁膜材料２６２０上には、電極材料を配置することができる。
電極材料は、マスク工程を通して、パターニングすることができ、それによって、互いに離隔された第１～第３の電極５３０、５４０、５５０を形成することができる。
図２８を参照すると、ドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程を通じて、ゲート絶縁膜６０２材料をパターニングして、第１のアクティブ層５１０の上面の一部を露出するゲート絶縁膜６０２を形成することができる。
ドライエッチング工程において、第１～第３の電極５３０、５４０、５５０及びゲート絶縁膜６０２が未配置される領域に位置する第１のアクティブ層パターンは、プラズマによって導体化されることにより、第１のアクティブ層５１０を形成することができる。
ゲート絶縁膜６０２と重なる第１及び第２のアクティブ層５１０、５２０は、導体化されていない領域であってもよい。
このような第１のアクティブ層５１０は、第１のチャネル領域ＣＨ１を備え、第２のアクティブ層５２０は、第２のチャネル領域ＣＨ２を備えることができる。
第１のアクティブ層５１０の第１のチャネル領域ＣＨ１は、ゲート絶縁膜６０２及び第３の電極５５０と重なるものの、第２のアクティブ層５２０と重ならない領域であってもよい。
第２のアクティブ層５２０の第２のチャネル領域ＣＨ２は、ゲート絶縁膜６０２及び第３の電極５５０と重なる領域であってもよい。
以上で説明した本開示の実施形態を簡単に説明すると、以下の通りである。
本開示の実施形態による表示パネルは、基板；基板上に配置され、第１のチャネル領域を含む第１のアクティブ層と、第１のアクティブ層の一部と重なり、第１のアクティブ層の第１のチャネル領域に重なる第２のチャネル領域を含む第２のアクティブ層と、第１のアクティブ層及び第２のアクティブ層のそれぞれの一部上に配置され、互いに離隔された第１の電極及び第２の電極と、第１のアクティブ層及び第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３の電極とを含み、第１のアクティブ層の第１のチャネル領域と、第２のアクティブ層の第２のチャネル領域とは、並列に接続されてもよい。
第１のアクティブ層の材料と第２のアクティブ層の材料とは、互いに異なり、第１のアクティブ層の移動度と第２のアクティブ層の移動度とは、互いに異なっていてもよい。
第１のアクティブ層及び第２のアクティブ層のそれぞれは、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＷＩＺＯ（Ｔｈｉｎ Ｔｒａｎｓｐａｒｅｎｔ Ｗ－Ｄｏｐｅｄ Ｉｎｄｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＴＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）のうち少なくとも１つを含むことができる。
第２のアクティブ層は、第１のアクティブ層の下部に配置することができる。
第２のアクティブ層は、第２のチャネル領域を除いた残りの領域において第１のアクティブ層と重なってもよい。
第１のチャネル領域の幅は、ゲート絶縁膜の幅より小さく、第２のチャネル領域の幅は、ゲート絶縁膜の幅と同じでも小さくてもよい。
第１のアクティブ層は、第１の電極、第２の電極、及びゲート電極と重なる領域を除いた残りの領域が導体化された領域であってもよい。
基板上には、互いに離隔された第１の電極、ゲート電極及び第２の電極を配置することができる。第１の電極の下部には、第１のアクティブ層と、第１のアクティブ層の下部に配置された第２のアクティブ層とが配置されてもよい。第１の電極とゲート電極との間の領域の一部には、第１のアクティブ層と、第１のアクティブ層の下部に配置された第２のアクティブ層とが配置されてもよい。ゲート電極と第２の電極との間の領域の一部には、第１のアクティブ層と、第１のアクティブ層の下部に配置された第２のアクティブ層とが配置されてもよい。第２の電極の下部には、第１のアクティブ層と、第１のアクティブ層の下部に配置された第２のアクティブ層とが配置されてもよい。第２のアクティブ層の第２のチャネル領域全体は、ゲート電極の一部と重なることができる。第２のアクティブ層上における第２のチャネル領域の周囲に配置され、ゲート電極と重なる第１のアクティブ層の領域は、第１のチャネル領域を除いた残りの領域であり得る。
第１のアクティブ層は、第１の方向に延び、一部が、第２のアクティブ層と重なる第１の部分、第１の部分と離隔され、第１の方向に延び、一部が、第２のアクティブ層と重なる第２の部分、及び第１の部分と第２の部分との間に配置され、第２のアクティブ層に重ならず、第１のチャネル領域を含む第３の部分を含むことができる。
第１の電極は、第１の部分の一部上に配置され、第２の電極は、第２の部分の一部上に配置されてもよい。
第１の電極及び第２の電極の各々は、第２のアクティブ層上に配置された第１のアクティブ層の領域、及び、第２のアクティブ層に重ならない第１のアクティブ層の領域の一部と重なることができる。ゲート電極は、第１のアクティブ層の第３の部分と重なってもよい。
第１のアクティブ層は、第１の方向に延び、第２のアクティブ層と重なる第１の部分、第１の部分と離隔され、第１の方向に延び、第２のアクティブ層と重なる第２の部分、及び第１の部分と第２の部分との間に配置され、第２のアクティブ層と重なり、第１のチャネル領域を含む第３の部分を含むことができる。
第１の電極は、第１の部分の一部上に配置され、第２の電極は、第２の部分の一部上に配置され、第１の電極及び第２の電極の各々の全体は、第１のアクティブ層及び第２のアクティブ層と重なってもよい。
第１のアクティブ層の第１のチャネル領域は、第２のアクティブ層に重なり、第２のアクティブ層の第２のチャネル領域は、第１のアクティブ層に重ならない。
第１のチャネル領域と第２のチャネル領域とは、互いに離隔されてもよい。
第１のチャネル領域の面積は、第２のチャネル領域の面積の１／３倍～３倍であってもよい。
１つの第１のアクティブ層は、複数の第２のアクティブ層と重なってもよい。
複数の第２のアクティブ層は、１つの第１のアクティブ層の下部に互いに離隔して配置され、複数の第２のアクティブ層のそれぞれは、第２のチャネル領域を含むことができる。
複数の第２のチャネル領域間には、第１のアクティブ層の第１のチャネル領域を配置することができる。
１つの第１のアクティブ層と、複数の第２のアクティブ層とは、ゲート駆動回路に配置することができる。
本開示の実施形態による表示パネルは、第１の電極、第２の電極及び第３の電極上に配置された少なくとも１つの層が、絶縁膜と、絶縁膜上に配置されたアノード電極とをさらに含むことができる。
アノード電極は、絶縁膜に設けられたコンタクトホールを介して、第１の電極又は第２の電極と電気的に接続することができる。
アノード電極は、発光領域まで延びることができる。
本開示の実施形態による表示パネルは、発光領域において、ピクセル電極上に、発光層と、発光層上に配置されたカソード電極とをさらに含むことができる。
本開示の実施形態による表示パネルは、第２のアクティブ層の下部に配置されたライトシールドをさらに含むことができる。
ライトシールドは、第１のアクティブ層と同じ層に配置された第１のストレージキャパシタ電極、及び、第１～第３の電極と同じ層に配置された第２のストレージキャパシタ電極に重なり、ストレージキャパシタを構成することができる。
第１及び第２のチャネル領域の全領域は、ライトシールドと重なることができる。
第１のアクティブ層は、インジウム亜鉛酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含み、第１のアクティブ層のインジウム含有量（ｉｎｄｉｕｍ ｃｏｎｔｅｎｔ）は、５０％～７０％であり得る。
第２のアクティブ層は、インジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含み、第２のアクティブ層のインジウム含有量（ｉｎｄｉｕｍ ｃｏｎｔｅｎｔ）は、７５％以上１００％未満であり得る。
ゲート絶縁層は、第２のアクティブ層と重なる第１のアクティブ層の部分上に配置され、第１のアクティブ層と重ならない第２のアクティブ層の部分上に配置され、第１のアクティブ層の下に位置する領域のうち、第１のアクティブ層と重ならない領域の一部上に配置することができる。
異なる領域に位置する各チャネル領域を有する第１のアクティブ層と第２のアクティブ層とは、１つの第１の電極、１つの第２の電極、及び１つの第３の電極を共有することができる。
第１及び第２のチャネル領域は、異なる酸化物半導体材料を含むことができる。
本開示の実施形態による表示装置は、基板；基板上に配置され第１のチャネル領域を含む第１のアクティブ層と、第１のアクティブ層の一部に重なり、第２のチャネル領域とを含み、第１のアクティブ層の第１のチャネル領域に重ならない第２のアクティブ層と、第１のアクティブ層及び第２のアクティブ層のそれぞれの一部上に配置され、互いに離隔された第１の電極及び第２の電極と、第１のアクティブ層及び第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３の電極とを含むことができる。
第１のアクティブ層の第１のチャネル領域と、第２のアクティブ層の第２のチャネル領域とは、平行に接続されてもよい。
第１のチャネル領域と第２のチャネル領域とは、異なる酸化物半導体材料を含むことができる。
第１のチャネル領域の面積と、第２のチャネル領域の面積との比率は、１：３～３：１であり得る。
本開示の実施形態によれば、１つの薄膜トランジスタが、異なる材料を含むアクティブ層を含み、各アクティブ層のチャネル領域が並列に接続される構造を有することにより、高い信頼性及び高い電流量特性を同時に有する薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
本開示の実施形態によれば、１つのトランジスタが、複数の第１のチャネル領域と、複数の第２のチャネル領域とが交互に配置される構造を有することにより、高電流及び高信頼性特性が要求される非表示領域の薄膜トランジスタを含む表示パネル及び表示装置を提供することができる。
以上の説明は、本開示の技術思想を例示的に説明したものに過ぎず、本開示が属する技術分野における通常の知識を有する者であれば、本開示の本質的な特性から逸脱しない範囲で様々な修正及び変形が可能であろう。また、本開示に開示された実施形態は、本開示の技術思想を限定するものではなく、説明するためのものであり、そのような実施形態によって本開示の技術思想の範囲が限定されるものではない。本開示の保護範囲は、以下の特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にあるすべての技術思想は、本開示の権利範囲に含まれるものと解釈されるべきである。
１００ 表示装置
１１０ 表示パネル
１２０ データ駆動回路
１３０ ゲート駆動回路

Claims (30)

  1. 基板と、
    前記基板上に配置され、第１のチャネル領域を含む第１のアクティブ層と、
    前記第１のアクティブ層の一部と重なり、前記第１のアクティブ層の前記第１のチャネル領域に重ならない第２のチャネル領域を含む第２のアクティブ層と、
    前記第１のアクティブ層及び前記第２のアクティブ層のそれぞれの一部上に配置され、互いに離隔された第１の電極及び第２の電極と、
    前記第１のアクティブ層及び前記第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された第３の電極とを含み、
    前記第１のアクティブ層の前記第１のチャネル領域と、前記第２のアクティブ層の前記第２のチャネル領域とは、並列に接続されている表示パネル。
  2. 前記第１のアクティブ層の材料と、前記第２のアクティブ層の材料とは、互いに異なり、
    前記第１のアクティブ層の移動度と、前記第２のアクティブ層の移動度とは、互いに異なっている、請求項１に記載の表示パネル。
  3. 前記第１のアクティブ層及び前記第２のアクティブ層はそれぞれ、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＷＩＺＯ（Ｔｈｉｎ Ｔｒａｎｓｐａｒｅｎｔ Ｗ－Ｄｏｐｅｄ Ｉｎｄｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＴＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）のうち少なくとも１つを含む、請求項２に記載の表示パネル。
  4. 前記第２のアクティブ層は、前記第１のアクティブ層の下部に配置され、
    前記第２のアクティブ層は、前記第２のチャネル領域を除いた残りの領域において前記第１のアクティブ層に重なる、請求項１に記載の表示パネル。
  5. 前記第１のチャネル領域の幅は、前記ゲート絶縁膜の幅より小さく、
    前記第２のチャネル領域の幅は、前記ゲート絶縁膜の幅と同じであるか、又は小さい、請求項１に記載の表示パネル。
  6. 前記第１のアクティブ層は、前記第１の電極、前記第２の電極、及び前記第３の電極と重なる領域を除いた残りの領域が導体化された領域である、請求項１に記載の表示パネル。
  7. 前記基板上には、互いに離隔された前記第１の電極、前記第２の電極及び前記第３の電極が配置され、
    前記第２のアクティブ層は、前記第１の電極の下部に配置された前記第１のアクティブ層の下部に配置され、
    前記第１のアクティブ層、および前記第１のアクティブ層の下部に配置された前記第２のアクティブ層は、前記第１の電極および前記第３の電極の間の領域の一部に配置され、
    前記第１のアクティブ層、および前記第１のアクティブ層の下部に配置された前記第２のアクティブ層は、前記第３の電極および前記第２の電極の間の領域の一部に配置され、
    前記第１のアクティブ層、および前記第１のアクティブ層の下部に配置された前記第２のアクティブ層は、前記第２の電極の下部に配置され、
    前記第２のアクティブ層の前記第２のチャネル領域全体は、前記第３の電極の一部と重なり、
    前記第２のアクティブ層上の前記第２のチャネル領域の周囲に配置され、前記第３の電極に重なる前記第１のアクティブ層の領域は、前記第１のチャネル領域を除いた前記第１のアクティブ層の残りの領域である、請求項１に記載の表示パネル。
  8. 前記第１のアクティブ層は、
    第１の方向に延び、一部が前記第２のアクティブ層に重なる第１の部分と、
    前記第１の部分から離隔され、前記第１の方向に延び、一部が前記第２のアクティブ層に重なる第２の部分と、
    前記第１の部分および前記第２の部分の間に配置され、前記第２のアクティブ層に重ならず、前記第１のチャネル領域を含む第３の部分とを含む、請求項１に記載の表示パネル。
  9. 前記第１の電極は、前記第１の部分の一部上に配置され、
    前記第２の電極は、前記第２の部分の一部上に配置され、
    前記第１の電極及び前記第２の電極のそれぞれは、
    前記第２のアクティブ層上に配置された前記第１のアクティブ層の領域、及び、前記第２のアクティブ層に重ならない前記第１のアクティブ層の領域の一部と重なり、
    前記第３の電極は、前記第１のアクティブ層の前記第３の部分に重なる、請求項８に記載の表示パネル。
  10. 前記第１のアクティブ層は、
    第１の方向に延び、前記第２のアクティブ層に重なる第１の部分と、
    前記第１の部分から離隔され、前記第１の方向に延び、前記第２のアクティブ層に重なる第２の部分と、
    前記第１の部分および前記第２の部分の間に配置され、前記第２のアクティブ層に重なり、前記第１のチャネル領域を含む第３の部分とを含む、請求項１に記載の表示パネル。
  11. 前記第１の電極は、前記第１の部分の一部上に配置され、
    前記第２の電極は、前記第２の部分の一部上に配置され、
    前記第１の電極及び前記第２の電極の各々の全体は、前記第１のアクティブ層及び前記第２のアクティブ層に重なる、請求項１０に記載の表示パネル。
  12. 前記第１のアクティブ層の前記第１のチャネル領域は、前記第２のアクティブ層に重なり、前記第２のアクティブ層の前記第２のチャネル領域は、前記第１のアクティブ層に重ならない、請求項１０に記載の表示パネル。
  13. 前記第１のチャネル領域と前記第２のチャネル領域とは、互いに離隔されている、請求項１に記載の表示パネル。
  14. 前記第１のチャネル領域の面積は、前記第２のチャネル領域の面積の１／３倍～３倍である、請求項１に記載の表示パネル。
  15. １つの前記第１のアクティブ層は、複数の前記第２のアクティブ層に重なる、請求項１に記載の表示パネル。
  16. 複数の前記第２のアクティブ層は、１つの前記第１のアクティブ層の下部から互いに離隔して配置され、
    複数の前記第２のアクティブ層のそれぞれは、前記第２のチャネル領域を含む、請求項１５に記載の表示パネル。
  17. 複数の前記第２のチャネル領域間には、前記第１のアクティブ層の前記第１のチャネル領域が配置されている、請求項１６に記載の表示パネル。
  18. １つの前記第１のアクティブ層と、複数の前記第２のアクティブ層とは、ゲート駆動回路に配置されている、請求項１６に記載の表示パネル。
  19. 前記第１の電極、前記第２の電極及び前記第３の電極上に配置された少なくとも１層が、
    絶縁膜と、
    前記絶縁膜上に配置されたアノード電極とをさらに含み、
    前記アノード電極は、前記絶縁膜に設けられたコンタクトホールを介して、前記第１の電極又は前記第２の電極と電気的に接続されている、請求項１に記載の表示パネル。
  20. 前記アノード電極は、発光領域まで延び、
    前記発光領域において、前記アノード電極上には、発光層と、前記発光層上に配置されたカソード電極とをさらに含む、請求項１９に記載の表示パネル。
  21. 前記第２のアクティブ層の下部に配置されたライトシールドをさらに含み
    前記ライトシールドは、前記第１のアクティブ層と同じ層に配置された第１のストレージキャパシタ電極と、前記第１の電極、前記第２の電極および前記第３の電極と同じ層に配置された第２のストレージキャパシタ電極に重畳なり、ストレージキャパシタを構成する、請求項１に記載の表示パネル。
  22. 前記第１及び第２のチャネル領域の全領域は、前記ライトシールドに重なる、請求項２１に記載の表示パネル。
  23. 前記第１のアクティブ層は、インジウム亜鉛酸化物（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含み、インジウム含有量（ｉｎｄｉｕｍ ｃｏｎｔｅｎｔ）が５０％～７０％であり、
    前記第２のアクティブ層は、インジウムガリウム亜鉛酸化物（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含み、インジウム含有量（ｉｎｄｉｕｍ ｃｏｎｔｅｎｔ）が７５％以上１００％未満である、請求項３に記載の表示パネル。
  24. 前記ゲート絶縁膜は、
    前記第２のアクティブ層に重なる前記第１のアクティブ層の部分上に配置され、
    前記第１のアクティブ層に重ならない前記第２のアクティブ層の部分上に配置され、
    前記第１のアクティブ層の下に位置する領域のうち、前記第１のアクティブ層に重ならない領域の一部上に配置される、請求項１に記載の表示パネル。
  25. 異なる領域に位置する各チャネル領域を有する前記第１のアクティブ層と、前記第２のアクティブ層とは、１つの前記第１の電極、１つの前記第２の電極、及び１つの前記第３の電極を共有する、請求項１に記載の表示パネル。
  26. 前記第１のチャネル領域及び前記第２のチャネル領域は、異なる酸化物半導体材料を含む、請求項１に記載の表示パネル。
  27. 基板と
    前記基板上に配置され、第１のチャネル領域を含む第１のアクティブ層と、
    前記第１のアクティブ層の一部に重なり、第２のチャネル領域を含み、前記第１のアクティブ層の前記第１のチャネル領域に重ならない第２のアクティブ層と、
    前記第１のアクティブ層及び前記第２のアクティブ層のそれぞれの一部の上に配置され、互いに離隔された第１の電極及び第２の電極と、
    前記第１のアクティブ層及び前記第２のアクティブ層の上面の一部に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された第３の電極とを含む、表示装置。
  28. 前記第１のアクティブ層の前記第１のチャネル領域と、前記第２のアクティブ層の前記第２のチャネル領域とは、平行に接続されている、請求項２７に記載の表示装置。
  29. 前記第１のチャネル領域と、前記第２のチャネル領域とは、異なる酸化物半導体材料を含む、請求項２７に記載の表示装置。
  30. 前記第１のチャネル領域の面積と、前記第２のチャネル領域の面積との比は、１：３～３：１である、請求項２７に記載の表示装置。
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