TW202316678A - 顯示裝置 - Google Patents

顯示裝置 Download PDF

Info

Publication number
TW202316678A
TW202316678A TW111135138A TW111135138A TW202316678A TW 202316678 A TW202316678 A TW 202316678A TW 111135138 A TW111135138 A TW 111135138A TW 111135138 A TW111135138 A TW 111135138A TW 202316678 A TW202316678 A TW 202316678A
Authority
TW
Taiwan
Prior art keywords
electrode
conductorized
sub
display device
main
Prior art date
Application number
TW111135138A
Other languages
English (en)
Other versions
TWI836608B (zh
Inventor
丁燦墉
玉敬喆
盧智龍
Original Assignee
南韓商樂金顯示科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210131187A external-priority patent/KR102828905B1/ko
Application filed by 南韓商樂金顯示科技股份有限公司 filed Critical 南韓商樂金顯示科技股份有限公司
Publication of TW202316678A publication Critical patent/TW202316678A/zh
Application granted granted Critical
Publication of TWI836608B publication Critical patent/TWI836608B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

揭露了薄膜電晶體陣列基板及顯示裝置。半導體層包括通道部分、位於通道部分的第一側上的第一導體化部分以及位於通道部分的第二側上的第二導體化部分。第一導體化部分包括第一主導體化部分及第一子導體化部分，第二導體化部分包括第二主導體化部分及第二子導體化部分。閘極絕緣膜位於通道部分上。第一輔助電極位於第一主導體化部分上。第一電極位於第一輔助電極上。第二輔助電極位於第二主導體化部分上。第二電極位於第二輔助電極上。第三電極位於閘極絕緣膜上且重疊通道部分。第一輔助電極及第二輔助電極的每一者含有導電氧化物。

Description

顯示裝置
實施例係關於薄膜電晶體（TFT）陣列基板及顯示裝置。
電晶體在電子裝置的領域中被廣泛地作為切換裝置或驅動裝置。尤其，可被製造於玻璃基板或塑膠基板上的薄膜電晶體被廣泛地作為顯示裝置中的切換裝置，其中顯示裝置例如為液晶顯示（LCD）裝置或有機發光顯示裝置。
在其半導體層的材料的基礎上，薄膜電晶體可被分類為非晶矽（a-Si）薄膜電晶體、多晶矽（poly-Si）薄膜電晶體或氧化物薄膜電晶體，其中非晶矽係用於半導體層，多晶矽係用於半導體層，氧化物係用於半導體層。
由於非晶矽可在短時間內被沉積為形成主動層。非晶矽（a-Si）薄膜電晶體具有短的製造流程時間及低製造成本的優勢。相反的，由於非晶矽（a-Si）薄膜電晶體因低移動率具有閾值電壓的變化及低電流驅動能，對於有機發光顯示裝置的非晶矽（a-Si）薄膜電晶體的使用被不利地限制。
多晶矽（poly-Si）薄膜電晶體係透過沉積非晶矽再結晶化經沉積的非晶矽而形成。由於多晶矽（poly-Si）薄膜電晶體的製造流程需要非晶矽（a-Si）結晶化流程，執行的步驟數量增加，進而增加製造成本。此外，由於結晶化流程係在高溫執行，故難以在大面積裝置中使用多晶矽（poly-Si）薄膜電晶體。並且，由於多晶矽（poly-Si）特性，故難以在多晶矽（poly-Si）薄膜電晶體中取得均勻性（uniformity）。
在氧化物半導體薄膜電晶體的狀況中，主動層的氧化物膜可在相對低溫形成。此外，氧化物半導體薄膜電晶體具有高移動率及取決於其氧含量在電阻中具有顯著的改變。將氧化物半導體薄膜電晶體製造為具有所需的物理特性是很容易的。此外，由於氧化物特性，將透明氧化物電晶體用於實現透明顯示器是很有優勢的。然而，為了在薄膜電晶體中使用氧化物半導體層，可能需要在源極與汲極電極之間形成連接的各別的導體化程序。
在相關技藝的薄膜電晶體中，當閘極絕緣膜被置於半導體層上極閘極電極被置於閘極絕緣膜上時，源極電極及半導體層的導體化部分可透過閘極絕緣膜的接觸孔而連接，及汲極電極與半導體層的導體化部分可連接。於此，在為了形成閘極絕緣膜的接觸孔的蝕刻程序中，半導體層的導體化部分可能被損壞，而這會是個問題。在本文的實施例中，薄膜電晶體陣列基板及顯示裝置具有薄膜電晶體結構，能夠避免或至少降低半導體層的導體化部分的損壞。
實施例可提供薄膜電晶體陣列基板及具有能夠避免或至少降低半導體層的導體化部分的損壞以及避免或至少降低產生不必要的寄生電容的薄膜電晶體結構的顯示裝置。
實施例可提供薄膜電晶體陣列基板及具有薄膜電晶體結構的顯示裝置，其中所述薄膜電晶體結構能夠避免或至少降低半導體層的導體化部分被損害及避免或至少降低半導體層的通道部分與閘極電極之間的錯位（misalignment）結構。
實施例可提供薄膜電晶體陣列基板及具有能夠在處理期間降低半導體層的通道部分的表面被污染或損害的機率的顯示裝置。
實施例可提供薄膜電晶體陣列基板及包括薄膜電晶體的顯示裝置，其中所述薄膜電晶體可達成高興能、高穩定度及高可靠度。
在一個實施例中，顯示裝置包含：基板；半導體層，包含通道部分、第一導體化部分置於通道部分的第一側上以及第二導體化部分置於通道部分的與第一側相對的第二側上、包括第一主導體化部分及第一子導體化部分的第一導體化部分以及包括第二主導體化部分及第二子導體化部分的第二導體化部分；閘極絕緣膜位於通道部分上；第一輔助電極置於位於第一主導體化部分上；第一電極位於第一輔助電極上；第二輔助電極置於第二主導體化部分上；第二電極位於第二輔助電極上；以及第三電極置於閘極絕緣膜上，第三電極重疊通道部分，其中第一輔助電極及第二輔助電極各包含導電氧化物。
在一個實施例中，顯示裝置包含：基板；半導體層位於基板上，半導體層包括通道部分、第一導體化部分置於通道部分的第一側上及第二導體化部分置於通道部分的與第一側相對的第二側上，第一導體化部分包括第一主導體化部分及具有不同於第一主導體化部分的電特性的第一子導體化部分，及第二導體化部分包括第二主導體化部分及具有不同於第二主導體化部分的電特性的第二子導體化部分；第一輔助電極位於第一主導體化部分上而不位於第一子導體化部分上；第一電極位於第一輔助電極上，第一電極重疊第一主導體化部分而不重疊第一子導體化部分；第二輔助電極置於第二主導體化部分上而不置於第二子導體化部分上；第二電極位於第二輔助電極上，第二電極重疊第二主導體化部分而不重疊第二子導體化部分；以及第三電極重疊通道部分。
在本發明的示例或實施例的以下描述中，將參考附圖，其中透過圖解的方式示出了可以實施的具體示例或實施例，並且其中相同的附圖標記及符號可用於表示相同或相似的組件，即使它們在不同的附圖中示出。此外，在本發明的示例或實施例的以下描述中，當判斷描述可能使本發明的一些實施例中的標的不太清楚時，將省略對包含在本文中的已知的功能及組件的詳細描述。本文中使用的「包括」、「具有」、「含有」、「構成」、「組成」及「由…形成」等術語，一般旨在允許加入其他組件，除非使用術語「僅」這個詞。如本文所用，單數形式旨在包括複數形式，除非上下文另有明確指示。
本文可以使用例如「第一」、「第二」、「A」、「B」、「（A）」或「（B）」的術語來描述本發明的元件。這些術語中的每一個均不用於定義要素（essence）、順序、排序或數量等，而僅用於將對應元件與其他元件區分開來。
當提到第一元件「連接或耦合」、「接觸或重疊」等第二元件時，應理解為，不僅第一元件可以「直接連接或耦合」或「直接接觸或重疊」第二元件，但第三元件也可以「插入」在第一元件與第二元件之間，或者第一元件及第二元件可以透過第四元件彼此「連接或耦合到」、「接觸或重疊」等。於此，第二元件可以被包括在彼此「連接或耦合」、「接觸或重疊」等的兩個或更多個元件中的至少一個中。
當使用例如「之後」、「接續」、「下一個」、「之前」等時間相關術語來描述元件或配置的過程或操作，或操作、加工、製造方法中的流程或步驟時，這些術語可用於描述非連續或非依序的過程或操作，除非術語「直接」或「立即」被一起使用。
此外，當提及任何維度、相對尺寸等時，應考慮到元件或特徵的數值或對應資訊（例如，等級、範圍等）包括公差或誤差範圍，即使沒有指明相關描述，也可能由各種因素（例如，流程因素、內部或外部影響、雜訊等）引起。此外，術語「可（may）」完全包含術語「可以（can）」的所有含義。
在下文中，將參考附圖詳細描述本公開的各種實施例。
圖1為繪示根據實施例的顯示裝置100的配置的圖。
參考圖1，根據實施例的顯示裝置100可包括顯示面板110及用於驅動顯示面板110的驅動器電路。
驅動器電路可包括資料驅動器電路120、閘極驅動器電路130及相似物。驅動器電路可更包括控制資料驅動器電路120的控制器140以及閘極驅動器電路130。
顯示面板110可包括基板SUB及設置於基板SUB上的訊號線，例如多條資料線DL及多條閘極線GL。顯示面板110可包括多個子像素SP連接於該些資料線DL及該些閘極線GL。
顯示面板110可包括其上顯示影像的顯示區域DA以及其上不顯示影像的非顯示區域NDA。在顯示面板110中，用於顯示影像的該些子像素SP係設置於顯示區域DA中。在非顯示區域NDA中，可設置與驅動器電路120、130及140電性連接、驅動器電路120、130及140安裝於其上或積體電路或印刷電路連接於其的墊部。
資料驅動器電路120為驅動該些資料線DL的電路，及可提供資料訊號至該些資料線DL。控制器140可提供資料控制訊號DCS至資料驅動器電路120以控制資料驅動器電路120的運作時序。控制器140可提供閘極控制訊號GCS至閘極驅動器電路130以控制閘極驅動器電路130的運作時序。
控制器140可在為各個幀定義的時間點開始掃描、將自外部來源輸入的影像資料傳換成具有可被資料驅動器電路120讀取的資料訊號格式的影像資料Data、提供影像資料Data予資料驅動器電路120，及響應於掃描在適當的時間點控制資料驅動。
控制器140可輸出各種閘極控制訊號GCS，包括閘極起始脈衝（GSP）訊號、閘極移位時脈（GSC）訊號、閘極輸出致能（GOE）訊號及相似物以控制閘極驅動器電路130。
控制器140可輸出各種資料控制訊號DCS，包括源極起始脈衝（SSP）訊號、源極採樣時脈（SSC）、源極輸出致能（SOE）訊號及相似物以控制資料驅動器電路120。
控制器140可被提供為與資料驅動器電路120分開或可與資料驅動器電路120結合以形成積體電路（IC）的組件。
資料驅動器電路120透過從控制器140接收影像資料Data及供應資料電壓至該些資料線DL而驅動該些資料線DL。於此，資料驅動器電路120亦被稱為源極驅動器電路。
資料驅動器電路120可包括一或多個源極驅動器積體電路（SDIC）。
舉例而言，各源極驅動器積體電路（SDIC）可透過捲帶式自動接合（tape-automated bonding，TAB）方法連接於顯示面板110，透過玻璃上晶片（chip-on-glass，COG）方法或面板上晶片（chip on panel，COP）方法連接於顯示面板110的接合墊，或使用連接於顯示面板110的膜上晶片（chip-on-film，COF）結構實現。
在控制器140的控制下，閘極驅動器電路130可輸出具有導通位準或關斷位準的閘極訊號。閘極驅動器電路130可透過依序地提供具有導通位準或關斷位準的閘極訊號至該些閘極線GL而依序地驅動該些閘極線GL。
閘極驅動器電路130可透過TAB方法連接於顯示面板110，透過COG方法或COP方法連接於顯示面板110的接合墊，或透過COF方法連接於顯示面板110。可替代地，閘極驅動器電路130可透過面板內閘極（gate-in-panel，GIP）方法形成在顯示面板110的非顯示區域NDA中。閘極驅動器電路130可設置於基板SUB上或連接於基板SUB。亦即，當閘極驅動器電路130為GIP類型時，閘極驅動器電路130可設置於基板SUB的非顯示區域NDA中。當閘極驅動器電路130為COG類型、COF類型或相似物時，閘極驅動器電路130可連接於基板SUB。
此外，資料驅動器電路120及閘極驅動器電路130的至少一驅動器電路可設置於顯示區域DA中。舉例而言，資料驅動器電路120及閘極驅動器電路130的至少一驅動器電路可設置為不重疊子像素SP或為重疊子像素SP的整體或一部分。
當該些閘極線GL中的特定閘極線GL被閘極驅動器電路130開啟時，資料驅動器電路120可將接收自控制器140的影像資料Data轉換成類比電壓及提供類比電壓至該些資料線DL。
資料驅動器電路120可連接於顯示面板110的一個側邊（例如，頂側或底側）。取決於驅動方法、顯示面板的設計或類似因素，資料驅動器電路120可連接於顯示面板110的兩個側邊（例如，頂側及底側），或連接於顯示面板110的多個側邊（例如，四側）中的兩側或更多側。
閘極驅動器電路130可連接於顯示面板110的一個側邊（例如，右側或左側）。取決於驅動方法、顯示面板的設計或類似因素，閘極驅動器電路130可連接於顯示面板110的兩個側邊（例如，右側及左側），或連接於顯示面板110的該些側邊中的兩側或更多側。
控制器140可為典型顯示器領域中使用的時序控制器，可為包括時序控制器且能夠執行其他功能的控制裝置，及可為不同於時序控制器的控制裝置，或可為控制裝置中的電路。控制器140可實現為各種電路或電子組件，例如積體電路（IC）、現場可程式化邏輯閘陣列（FPGA）、特殊應用積體電路（ASIC）、處理器或相似物。
控制器140可安裝於印刷電路板、撓性印刷電路（FPC）或相似物上，及透過PCB、FPC或相似物電性連接於資料驅動器電路120及閘極驅動器電路130。
根據本實施例的顯示裝置100可為顯示器，例如包括背光單元或可為自發光顯示器的液晶顯示裝置，例如有機發光二極體（OLED）顯示器、量子點顯示器或微型發光二極體（LED）顯示器。
當根據本實施例的顯示裝置100為OLED顯示器時，各子像素SP可包括自發光OLED作為發光裝置。當顯示裝置100為量子點顯示器時，各子像素SP可包括實現為量子點的發光裝置，其中量子點為自發光半導體晶體。當根據本實施例的顯示裝置100為微型LED顯示器時，各子像素SP可包括基於無機材料形成的作為發光裝置的自發光微型LED。
圖2繪示根據一實施例的顯示裝置100的子像素SP的等效電路，及圖3繪示根據一實施例的顯示裝置100的子像素SP的另一等效電路。
參考圖2，設置在根據實施例的顯示裝置100的顯示面板110中的該些子像素SP的每一者可包括發光裝置ED、驅動電晶體DRT、掃描電晶體SCT及儲存電容器Cst。
參考圖2，發光裝置ED可包括像素電極PE、共同電極CE及置於像素電極PE與共同電極CE之間的發光層EL。
發光裝置ED的像素電極PE可為設置於各子像素SP上的電極，及共同電極CE可為共同地設置於所有子像素SP上的電極。於此，像素電極PE可為陽極，及共同電極CE可為陰極。可替代地，像素電極PE可為陰極，及共同電極CE可為陽極。
舉例而言，發光裝置ED可為有機發光二極體（OLED）、發光二極體（LED）或量子點發光裝置。
驅動電晶體DRT為用於驅動發光裝置ED的電晶體，且可包括第一節點N1、第二節點N2、第三節點N3及相似物。
驅動電晶體DRT的第一節點N1可為驅動電晶體DRT的閘極節點及電性連接於掃描電晶體SCT的源極節點或汲極節點。驅動電晶體DRT的第二節點N2可為驅動電晶體DRT的源極節點或汲極節點，電性連接於感測電晶體SENT的源極節點或汲極節點及電性連接於發光裝置ED的像素電極PE。驅動電晶體DRT的第三節點N3可電性連接於提供驅動電壓EVDD的驅動電壓線DVL。
掃描電晶體SCT可被為閘極訊號類型的掃描訊號SCAN控制及連接於驅動電晶體DRT的第一節點N1以及資料線DL。亦即，掃描電晶體SCT可被為閘極線GL類型的掃描訊號線SCL供應的掃描訊號SCAN導通或關斷，及可控制資料線DL與驅動電晶體DRT的第一節點N1之間的連接。
掃描電晶體SCT可被具有導通位準電壓的掃描訊號SCAN導通以傳輸透過資料線DL供應的資料電壓Vdata至驅動電晶體DRT的第一節點N1。
於此，當掃描電晶體SCT為N型電晶體時，掃描訊號SCAN的位準電壓可為高位準電壓。當掃描電晶體SCT為P型電晶體時，掃描訊號SCAN的位準電壓可為低位準電壓。
儲存電容器Cst可連接於驅動電晶體DRT的第一節點N1及第二節點N2。儲存電容器Cst被充予對應於儲存電容器Cst的兩端之間的電壓差的電力的量，用於在預定幀時間保持該二端之間的電壓差。因此，對於預定幀時間，對應的子像素SP可發光。
參考圖3，設置在根據本實施例的顯示裝置100的顯示面板110中的該些子像素SP的每一者可更包括感測電晶體SENT。
感測電晶體SENT可被為閘極訊號的類型的感測訊號SENSE控制，及連接於驅動電晶體DRT的第二節點N2及參考電壓線RVL。換言之，感測電晶體SENT可被透過為一種閘極線GL的感測訊號線SENL供應的感測訊號SENSE導通或關斷，以控制參考電壓線RVL與驅動電晶體DRT的第二節點N2之間的連接。
感測電晶體SENT可被具有導通位準電壓感的測訊號SENSE導通，以傳輸透過參考電壓線RVL供應的參考電壓Vref至驅動電晶體DRT的第二節點N2。
此外，感測電晶體SENT可被具有導通位準電壓感的測訊號SENSE導通，以傳輸驅動電晶體DRT的第二節點N2的電壓至參考電壓線RVL。
於此，當感測電晶體SENT為N型電晶體時，感測訊號SENSE的導通位準電壓可為高位準電壓。當感測電晶體SENT為P型電晶體時，感測訊號SENSE的導通位準電壓可為低位準電壓。
感測電晶體SENT傳輸驅動電晶體DRT的第二節點N2的電壓至參考電壓線RVL的功能可被用於驅動感測子像素SP的特性。在這個情況下，傳輸至參考電壓線RVL的電壓可為用於計算子像素SP的特性的電壓或為反應子像素SP的特性的電壓。
驅動電晶體DRT、掃描電晶體SCT及感測電晶體SENT的每一者可為N型電晶體或P型電晶體。在本公開中，為了簡潔起見，驅動電晶體DRT、掃描電晶體SCT及感測電晶體SENT的每一者將以N型電晶體示出。
儲存電容器Cst可為刻意被設計為由驅動電晶體DRT的外部提供的外部電容器，而非寄生電容器（例如，Cgs或Cgd），例如存在驅動電晶體DRT的閘極節點與源極節點（或汲極節點）之間的內部電容器。
掃描訊號線SCL及感測訊號線SENL可為不同的閘極線GL。在這個情況下，掃描訊號SCAN及感測訊號SENSE可為不同的閘極訊號，在單一子像素SP中的掃描電晶體SCT的導通關斷時序可獨立於在相同子像素SP中的感測電晶體SENT的導通關斷時序。亦即，在單一子像素SP中的掃描電晶體SCT的導通關斷時序及感測電晶體SENT的導通關斷時序可彼此相同或相異。
可替代地，掃描訊號線SCL及感測訊號線SENL可為相同的閘極線GL。在單一子像素SP中的掃描電晶體SCT的閘極節點及感測電晶體SENT的閘極節點可連接於單一閘極線GL。在這個情況下，掃描訊號SCAN及感測訊號SENSE可為相同的閘極訊號，及在單一子像素SP中的掃描電晶體SCT的導通關斷時序及感測電晶體SENT的導通關斷時序可彼此相同。
圖2及3中所示的子像素SP的結構僅是用於描述的目的，且可透過更包括一或多個電晶體或一或多個電容器而被修改為各種形式。
此外，在圖2及3中，已透過假設顯示裝置100為自發光顯示裝置描述子像素結構。可替代地，當顯示裝置100為液晶顯示器（LCD）時，各子像素SP可包括電晶體、像素電極及相似物。
圖4為繪示根據一實施例的顯示裝置100的子像SP素中的光罩LS的圖。
參考圖4，在根據實施例的顯示裝置100中，驅動電晶體DRT可具有獨特的特性，例如閾值電壓及移動率。當驅動電晶體DRT的獨特的特性改變時，驅動電晶體DRT的電流驅動表現（例如，電流供應表現）亦可改變，進而改變對應子像素SP的發光特性。
驅動電晶體DRT的裝置特性（例如，閾值電壓及移動率）可隨驅動電晶體DRT的驅動時間改變。此外，當驅動電晶體DRT發光時，由其是當驅動電晶體DRT的通道區域發光時，驅動電晶體DRT的裝置特性（例如，閾值電壓及移動率）改變。
因此，如圖4中所示，為了降低驅動電晶體DRT的裝置特性（例如，閾值電壓或移動率的改變）的改變，光罩LS可被提供為相鄰於驅動電晶體DRT。舉例而言，光罩LS可被提供在驅動電晶體DRT的通道區域的底下。
光罩LS可被提供在驅動電晶體DRT的通道區域的底下以作為驅動電晶體DRT的本體。
本體效應（body effect）可發生在驅動電晶體DRT中。為了降低本體效應的影響，作為驅動電晶體DRT的本體的光罩LS可電性連接於驅動電晶體DRT的第二節點N2。於此，驅動電晶體DRT的第二節點N2可為驅動電晶體DRT的源極節點。
同時，光罩LS不僅可設置在驅動電晶體DRT的通道區域的底下，亦可設置在另一電晶體（例如，掃描電晶體SCT或感測電晶體SENT）的通道區域的底下。
在下文中，將描述允許設置在顯示面板110中的薄膜電晶體具有高性能、高穩定性及高可靠性的薄膜電晶體結構。
舉例而言，在形成薄膜電晶體的流程中，當在相鄰於半導體層的通道區域的位置中形成在半導體層上的閘極絕緣膜或另一電極被蝕刻時，半導體層可能在蝕刻過程中被損失、損壞或被切割。因此，本文的實施例可提供用於減少在過程中的上述風險的薄膜電晶體結構。
於此，具有根據實施例的薄膜電晶體結構的薄膜電晶體可為所有或一些的設置在顯示面板110中的薄膜電晶體。在一例子中，具有根據實施例的薄膜電晶體結構的薄膜電晶體可包括各子像素SP中的所有或一些電晶體。在另一例子中，具有根據實施例的薄膜電晶體結構的薄膜電晶體可包括GIP型式閘極驅動器電路130中的整體的或一些電晶體。
圖5為繪示根據一個實施例的顯示裝置100中的薄膜電晶體TFT的垂直結構的截面圖。
參考圖5，根據實施例的顯示裝置100的顯示面板110可包括基板SUB以及在基板SUB上的薄膜電晶體TFT。
基板SUB可為玻璃基板、塑膠基板或相似物。基板SUB亦可為撓性基板、可彎曲基板、可拉伸基板或相似物。
參考圖5，薄膜電晶體TFT可包括第一電極510、第二電極520、第三電極530、半導體層540及相似物。
參考圖5，半導體層540可包括通道部分543、置於通道部分543的一個側邊（例如，第一側）上的第一導體化部分541以及置於通道部分543的另一個側邊（例如，第二側）上的第二導體化部分542。舉例而言，半導體層540可為氧化物半導體層，及在一些情況中，為多晶矽半導體層、非晶矽半導體層或相似物。
第一導體化部分541可包括第一主導體化部分541M及第一子導體化部分541S。第二導體化部分542可包括第二主導體化部分542M及第二子導體化部分542S。
參考圖5，薄膜電晶體TFT可更包括在通道部分543上的閘極絕緣膜GI。
參考圖5，薄膜電晶體TFT可更包括第一輔助電極551及第二輔助電極552。
第一輔助電極551可被置於第一導體化部分541的第一主導體化部分541M及第一子導體化部分541S中的第一主導體化部分541M上。如圖5中所示，在一個實施例中，第一輔助電極551不位於第一子導體化部分541S上。
第一電極510可被置於第一輔助電極551上。
第二輔助電極552可被置於第二導體化部分542的第二主導體化部分542M及第二子導體化部分542S中的第二主導體化部分542M上。如圖5中所示，在一個實施例中，第二輔助電極552不位於第二子導體化部分542S上。
第二電極520可被置於第二輔助電極552上。
第三電極530可被置於閘極絕緣膜GI上且可重疊通道部分543。
參考圖5，第一輔助電極551及第二輔助電極552的每一者可含有導電氧化物。於此，導電氧化物可為含氧的導電材料。
舉例而言，導電材料可包括透明導電氧化物（TCO）、氮氧化物、有機物質及相似物中的至少一者。
舉例而言，TCO可包括氧化銦鋅（IZO）、氧化銦錫（ITO）、銦鎵鋅氧化物（IGZO）、氧化鋅（ZnO）、摻鋁氧化鋅（aluminum-doped zinc oxide，AZO）、摻鎵氧化鋅（gallium-doped zinc oxide，GZO）、氧化銻錫（antimony tin oxide，ATO）、摻氟透明氧化物（flourine-doped transparent oxide，FTO）及相似物中的至少一者。
舉例而言，第一輔助電極551及第二輔助電極552的每一者可為單一輔助電極層或多個輔助電極層。當第一輔助電極551及第二輔助電極552的每一者為多個輔助電極層時，導電氧化物可包括TCO、氮氧化物、有機物質及相似物中的至少兩者。導電氧化物的TCO、氮氧化物、有機物質及相似物中的至少兩者物可被含在該些輔助電極層的每一者中。
參考圖5，第一輔助電極551係置於半導體層540的第一主導體化部分541M上，及第二輔助電極552係置於半導體層540的第二主導體化部分542M上。由於這個配置，在閘極絕緣膜GI的蝕刻期間，半導體層540的第一主導體化部分541M及第二主導體化部分542M的損壞可被避免或至少降低。
參考圖5，第一輔助電極551可更被設置於第一導體化部分541與第一電極510之間，使第一導體化部分541及第一電極510透過第一輔助電極551電性連接。因此，可以透過可靠的方式建立及維持第一導體化部分541與第一電極510之間的電性連接。
相似地，第二輔助電極552可更被設置於第二導體化部分542與第二電極520之間，使第二導體化部分542及第二電極520透過第二輔助電極552電性連接。因此，可以透過可靠的方式建立及維持第二導體化部分542與第二電極520之間的電性連接。
此外，由於置於第一導體化部分541與第一電極510之間的第一輔助電極551含有導電氧化物，半導體層540的頂表面上可能發生瑕疵的機率可以被顯著地降低。
當第一輔助電極551是由金屬（例如，銅）而非導電氧化物形成時，該金屬的一部分可維持在半導體層540的頂表面上或半導體層540的頂表面可能退化，進而改變半導體層540的通道特性或退化半導體層540的通道特性。所以，裝置特性及薄膜電晶體TFT的可靠度可能會退化到一定程度。然而，當第一輔助電極551是由導電氧化物形成時，可避免或至少減少半導體層540的頂表面上的瑕疵，進而改善裝置特性及薄膜電晶體TFT的可靠度。
此外，由於第二輔助電極552置於第二導體化部分542與第二電極520之間含有導電氧化物，在薄膜電晶體的製造期間半導體層540的頂表面上可能發生瑕疵的機率可以被顯著地降低。
當第二輔助電極552是由金屬（例如，銅）而非導電氧化物形成時，該金屬的一部分可維持在半導體層540的頂表面上或半導體層540的頂表面可能退化，進而改變半導體層540的通道特性或退化半導體層540的通道特性。所以，裝置特性及薄膜電晶體TFT的可靠度可能會退化到一定程度。然而，當第二輔助電極552是由導電氧化物形成時，可避免或至少減少半導體層540的頂表面上的瑕疵，進而改善裝置特性及薄膜電晶體TFT的可靠度。
參考圖5，第一子導體化部分541S可被置於第一主導體化部分541M與通道部分543之間。舉例而言，第一子導體化部分541S可為氫導體化部分。
第一主導體化部分541M的電阻可小於第一子導體化部分541S的電阻。第一子導體化部分541S的電阻可小於通道部分543的電阻。
參考圖5，第二子導體化部分542S可被置於第二主導體化部分542M與通道部分543之間。舉例而言，第二子導體化部分542S可為氫導體化部分。
第二主導體化部分542M的電阻可小於第二子導體化部分542S的電阻。第二子導體化部分542S的電阻可小於通道部分543的電阻。
參考圖5，第一子導體化部分541S可不重疊於第一電極510及第三電極530。亦即，在一個實施例中，第一子導體化部分541S不重疊於第一電極510及第三電極530。
第一子導體化部分541S的導電率可不同於第一主導體化部分541M的導電率。
舉例而言，第一子導體化部分541S的導電率可小於第一主導體化部分541M的導電率。第一子導體化部分541S的導電率可大於通道部分543的導電率。
參考圖5，第二子導體化部分542S可不重疊於第二電極520及第三電極530。亦即，在一個實施例中，第二子導體化部分542S不重疊於第二電極520及第三電極530。
舉例而言，第二子導體化部分542S及第二主導體化部分542M可具有不同的導電率。第二子導體化部分542S的導電率可小於第二主導體化部分542M的導電率。第二子導體化部分542S的導電率可大於通道部分543的導電率。
具有圖5中所示的薄膜電晶體結構的薄膜電晶體TFT可具有閘極絕緣膜（GI）蝕刻結構，其中第一子導體化部分541S及第二子導體化部分542S上的閘極絕緣膜GI的部分被蝕刻或第一子導體化部分541S及第二子導體化部分542S上的閘極絕緣膜GI的閘極絕緣膜（GI）無蝕刻結構完全未被蝕刻。
在下文中，將參考圖6及7描述具有GI蝕刻結構的薄膜電晶體TFT，及將參考圖8到10描述具有GI無蝕刻結構的薄膜電晶體TFT。
圖6為繪示根據一個實施例的顯示裝置100中具有GI蝕刻結構的薄膜電晶體TFT的截面圖，及圖7為繪示根據一個實施例的驅動電晶體DRT的截面圖，其中使用了圖6中所示的薄膜電晶體TFT。
參考圖6，在根據實施例的顯示裝置100中，具有GI蝕刻結構的薄膜電晶體TFT可具有與圖5中所示的薄膜電晶體相同的結構。
在根據實施例的顯示裝置100中具有GI蝕刻結構的薄膜電晶體TFT中，第一電極510、第二電極520及第三電極530的每一者可為單一電極層，或第一電極510、第二電極520及第三電極530中的至少一者可為多電極層。
當第一電極510、第二電極520及第三電極530中的至少一者為多電極層時，第一電極510、第二電極520及第三電極530中的至少一者可包括含有第一材料的第一材料層及含有第二材料且不同於第一材料層的第二材料層。
於此，第一材料層及第二材料層的每一者可為不同於導電氧化物的材料且不含氧。舉例而言，第一材料層可包括金屬，例如銅（Cu），而第二材料層可包括鉬（Mo）、鈦（Ti）、鉬鈦（MoTi）或相似物。
舉例而言，第一電極510可包括第一材料層的第（1-1）電極層611及第二材料層的第（1-2）電極層612。第二電極520可包括第一材料層的第（2-1）電極層621及第二材料層的第（2-2）電極層622。第三電極530可包括第一材料層的第（3-1）電極層631及第二材料層的第（3-2）電極層632。
參考圖6，根據實施例的顯示面板110可包括鈍化層PAS，設置於第一電極510、第二電極520、第三電極530上。
參考圖6，閘極絕緣膜GI可包括第一開放區域OA1及第二開放區域OA2。在一個實施例中，第一開放區域OA1及第二開放區域OA2為缺乏閘極絕緣膜GI的區域。
參考圖6，第一電極510及第一輔助電極551可在第一開放區域OA1中電性連接。第二電極520及第二輔助電極552可在第二開放區域OA2中電性連接。
圖6中所示的薄膜電晶體TFT可具有GI蝕刻結構，其中第一子導體化部分541S及第二子導體化部分542S上的閘極絕緣膜GI的部分被蝕刻，以移除第一開放區域OA1及第二開放區域OA2中的閘極絕緣膜GI的部分。
因此，鈍化層PAS的第一部分可接觸第一開放區域OA1中的第一子導體化部分541S。鈍化層PAS的第二部分可接觸第二開放區域OA2中的第二子導體化部分542S。
在圖6及7中，鈍化層PAS可為單層或可包括多層膜，其中所述多層膜包含具有不同氫含量的多個層。鈍化層PAS的該些層中的至少一者的氫含量可大於第一子導體化部分541S及第二子導體化部分542S的每一者的氫含量。
參考圖6，就處理順序而言，在第一輔助電極551及第二輔助電極552形成後，閘極絕緣膜GI可被形成。在閘極絕緣膜GI形成後，第一電極510、第二電極520及第三電極530可被形成。
參考圖6，閘極絕緣膜GI可被置於第一輔助電極551的一部分的頂表面及側表面上。閘極絕緣膜GI可被置於第二輔助電極552的一部分的頂表面及側表面上。
參考圖6，根據實施例的顯示面板110可更包括置於半導體層540底下的緩衝層BUF及置於緩衝層BUF底下的光罩LS。
圖2及3中所示具有圖6中所示的薄膜電晶體結構的驅動電晶體DRT被配置為如圖7所示。
參考圖7，第一電極510可對應於驅動電晶體DRT的第二節點N2，第二電極520可對應於驅動電晶體DRT的第三節點N3，及第三電極530可對應於驅動電晶體DRT的第一節點N1。
參考圖7，第一電極510可透過接觸孔CNT電性連接於光罩LS，其中接觸孔CNT延伸通過閘極絕緣膜GI及緩衝層BUF。於此，第一電極510可對應於驅動電晶體DRT的第二節點N2。驅動電晶體DRT的第二節點N2可為源極節點或汲極節點。
光罩LS可為單層或多層。當光罩LS包含多個層時，光罩LS可包括第一光罩LS1及第二光罩LS2。第二光罩LS2可被置於基板SUB上，而第一光罩LS1可被置於第二光罩LS2上。緩衝層BUF可被置於第一光罩LS1上。
圖8為繪示根據一個實施例的顯示裝置100中具有GI無蝕刻結構的薄膜電晶體TFT的截面圖，及圖9為繪示根據一個實施例的驅動電晶體DRT的截面圖，其中使用了圖8中所示的薄膜電晶體TFT。
參考圖8，在根據實施例的顯示裝置100中，具有GI無蝕刻結構的薄膜電晶體TFT可具有與圖5中所示的薄膜電晶體相同的結構。
在根據實施例的顯示裝置100中，具有GI無蝕刻結構的薄膜電晶體TFT中的第一電極510、第二電極520及第三電極530的每一者可為單一電極層。第一電極510、第二電極520及第三電極530中的至少一者可包含多個電極層。
當第一電極510、第二電極520及第三電極530中的至少一者包含多個電極層時，第一電極510、第二電極520及第三電極530中的至少一者可包括含有第一材料的第一材料層及含有第二材料的不同於第一材料層的第二材料層。
於此，第一材料層及第二材料層的每一者可為不同於導電氧化物的材料且不含氧。舉例而言，第一材料層可包括金屬，例如銅（Cu），而第二材料層可包括鉬（Mo）、鈦（Ti）、鉬鈦（MoTi）或相似物。
舉例而言，第一電極510可包括第一材料層的第一電極層611及第二材料層的第一電極層612。第二電極520可包括第一材料層的第二電極層621及第二材料層的第二電極層622。第三電極530可包括第一材料層的第三電極層631及第二材料層的第三電極層632。
參考圖8，顯示面板110可更包括鈍化層PAS設置於第一電極510、第二電極520及第三電極530上。
參考圖8，閘極絕緣膜GI可具有第一開放區域OA1及第二開放區域OA2。在一個實施例中，第一開放區域OA1及第二開放區域OA2為缺少閘極絕緣膜GI的區域。
參考圖8，第一電極510及第一輔助電極551可在第一開放區域OA1中電性連接。第二電極520及第二輔助電極552可在第二開放區域OA2中電性連接。
圖8中所示的薄膜電晶體TFT可具有GI無蝕刻結構，其中第一子導體化部分541S及第二子導體化部分542S上的閘極絕緣膜GI的部分未被蝕刻。
因此，閘極絕緣膜GI可被置於第一子導體化部分541S上，及閘極絕緣膜GI可被置於第二子導體化部分542S上，使閘極絕緣膜GI接觸第一子導體化部分541S及第二子導體化部分542S。
據此，第一子導體化部分541S可透過閘極絕緣膜GI被從鈍化層PAS間隔開，而第二子導體化部分542S可透過閘極絕緣膜GI被從鈍化層PAS間隔開。亦即，閘極絕緣膜GI的第一部分係在第一子導體化部分541S與鈍化層PAS的第一部分之間，及閘極絕緣膜GI的第二部分係在第二子導體化部分542S與鈍化層PAS的第二部分之間。
參考圖8，根據實施例的顯示面板110可更包括置於半導體層540底下的緩衝層BUF及置於緩衝層BUF底下的光罩LS。
參考圖8，就處理順序而言，在第一輔助電極551及第二輔助電極552形成後，閘極絕緣膜GI可被形成。在閘極絕緣膜GI形成後，第一電極510、第二電極520及第三電極530可被形成。
參考圖8，閘極絕緣膜GI可被置於第一輔助電極551的一部分的頂表面及側表面上。閘極絕緣膜GI可被置於第二輔助電極552的一部分的頂表面及側表面上。
圖2及3中所示具有圖8中所示的薄膜電晶體結構的驅動電晶體DRT係繪示於圖9中。
參考圖9，第一電極510可對應於驅動電晶體DRT的第二節點N2，第二電極520可對應於驅動電晶體DRT的第三節點N3，及第三電極530可對應於驅動電晶體DRT的第一節點N1。
參考圖9，第一電極510可透過接觸孔CNT電性連接於光罩LS，其中接觸孔CNT延伸通過閘極絕緣膜GI及緩衝層BUF。於此，第一電極510可對應於驅動電晶體DRT的第二節點N2。驅動電晶體DRT的第二節點N2可為源極節點或汲極節點。
光罩LS可為單層或多層。當光罩LS包含多層時，光罩LS可包括第一光罩LS1及第二光罩LS2。第二光罩LS2可被置於基板SUB上，而第一光罩LS1可被置於第二光罩LS2上。緩衝層BUF可被置於第一光罩LS1上。
參考圖8及9，在其中薄膜電晶體TFT具有GI無蝕刻結構的顯示面板110中，鈍化層PAS的至少一部分可含有氫。因此，鈍化層PAS的至少一部分可將氫擴散進第一子導體化部分541S及第二子導體化部分542S。
參考圖8及9，在其中薄膜電晶體TFT具有GI無蝕刻結構的顯示面板110中，鈍化層PAS的至少一部分的氫含量可大於第一子導體化部分541S及第二子導體化部分542S的每一者的氫含量。
圖10為繪示根據實施例的顯示裝置100中具有GI無蝕刻結構及氫供應結構的薄膜電晶體TFT的截面圖。
參考圖10，其中具有GI無蝕刻結構的薄膜電晶體TFT的顯示面板110可更包括含有氫的功能性絕緣膜1000。功能性絕緣膜1000係置於鈍化層PAS與第一電極510到第三電極530之間。因此，功能性絕緣膜1000將第一電極510到第三電極530從鈍化層PAS絕緣。
在一個實施例中，功能性絕緣膜1000含有氫，及可將氫擴散進第一子導體化部分541S及第二子導體化部分542S。
功能性絕緣膜1000的氫含量可大於第一子導體化部分541S及第二子導體化部分542S的每一者的氫含量。
舉例而言，功能性絕緣膜1000可含有氮化矽（SiNx）、氮氧化矽（SiON）及氧化矽（SiOx）中的至少一者。
圖11為繪示根據一個實施例的顯示裝置100的電容器結構的截面圖。
參考圖11，各子像素SP可包括驅動電晶體DRT及儲存電容器Cst。
驅動電晶體DRT可為圖5到10的任一者所示的包括第一電極510、第二電極520、第三電極530及半導體層540的薄膜電晶體TFT。
參考圖11，儲存電容器Cst可具有對應於圖5到10的任一者所示的薄膜電晶體TFT的垂直結構的垂直結構。
參考圖11，在一個實施例中，儲存電容器Cst可包括第一板1110、第二板1120及第三板1130。
參考圖11，緩衝層BUF可被置於第一板1110與第二板1120之間。閘極絕緣膜GI可被置於第二板1120與第三板1130之間。
參考圖2及3以及圖11，儲存電容器Cst的第一板1110可電性連接於驅動電晶體DRT的第一電極510或與驅動電晶體DRT的第一電極510整合。
於此，驅動電晶體DRT的第一電極510可對應於驅動電晶體DRT的第二節點N2。
參考圖2及3以及圖11，儲存電容器Cst的第三板1130可電性連接於驅動電晶體DRT的第三電極530或與驅動電晶體DRT的第三電極530整合。
於此，驅動電晶體DRT的第三電極530可對應於驅動電晶體DRT的第一節點N1（例如，閘極節點）。
作為另一例子，儲存電容器Cst的第三板1130可電性連接於驅動電晶體DRT的第一電極510。於此，驅動電晶體DRT的第一電極510可對應於驅動電晶體DRT的第二節點N2（例如，源極節點）。
參考圖11，第一板1110可為電性連接於驅動電晶體DRT的第一電極510的光罩LS或包括含在光罩LS中的金屬。
參考圖11，第三板1130可為第三電極530或第一電極510，電性連接於第三電極530或第一電極510，或包括與第三電極530或第一電極510置於同一層上的金屬。
參考圖11，第二板1120可包括導電半導體板1121及導電氧化物板1122。
導電半導體板1121可包括與包括在半導體層540中的半導體材料相同的半導體材料。包括在導電半導體板1121中的半導體材料可處於導電狀態或處於非導電狀態。
導電氧化物板112可為含有導電氧化物的板。
儲存電容器Cst的第二板1120可電性連接於驅動電晶體DRT的第三電極530。
第一板1110可電性連接於像素電極PE。
上述根據實施例的薄膜電晶體結構可具有其中第一輔助電極551係置於半導體層540的第一主導體化部分541M上及第二輔助電極552係置於半導體層540的第二主導體化部分542M上的結構。因此，在閘極絕緣膜GI的蝕刻中，可以避免半導體層540的第一導體化部分541及第二導體化部分542受損。
根據實施例的薄膜電晶體結構可具有其中第一輔助電極551及第二輔助電極552的每一者在水平方向上係與閘極電極530間隔開的結構，使即使在製程的過程中發生錯誤，第一輔助電極551及第二輔助電極552也不會重疊閘極電極530。因此，可避免或至少減少第一輔助電極551或第二輔助電極552與閘極電極530形成寄生電容。也可避免或至少減少半導體層540的通道部分543與閘極電極530之間的錯位。
根據實施例的薄膜電晶體結構具有其中第一輔助電極551及第二輔助電極552的每一者含有導電氧化物的結構。因此，可顯著地降低在形成薄膜電晶體的過程中半導體層540的通道部分543的表面被金屬汙染或損壞的機率。
如上所述，具有根據實施例的薄膜電晶體結構的薄膜電晶體TFT可以有可靠的裝置特性及高裝置性能。
圖12為繪示根據實施例的顯示裝置100的薄膜電晶體TFT的電特性的圖表，其中汲極電流隨著閘極電壓中的改變而改變。
參考圖12，繪示了根據實施例的根據薄膜電晶體結構的根據閘極電壓中的改變的汲極電流。
參考圖12，當用於量測根據閘極電壓中的改變具有期望的位準的參考汲極電流的測試執行於其中設有根據實施例的薄膜電晶體結構的情況時，對兩個案例（例如，案例1及案例2）重複進行了測試。案例1是指其中薄膜電晶體TFT的汲極-源極電壓Vds為高電壓（例如，10V）的情況，而案例2是指其中薄膜電晶體TFT的汲極-源極電壓Vds為低電壓（例如，0.1V）的情況。
上述具有根據實施例的薄膜電晶體結構的薄膜電晶體TFT可具有可靠的裝置特性及高裝置性能。
參考圖12，在根據實施例的薄膜電晶體結構中，不論是案例1或案例2，圖表的斜率可在其中汲極電流Ids響應於閘極電壓Vgs中的改變而顯著地改變的區域中增加。
亦即，在根據實施例的薄膜電晶體結構中，指示斜率的倒數的S因素（S factor）可減少。因此，薄膜電晶體TFT的根據閘極電壓的切換特性（例如，導通關斷特性）可被改善。
在根據實施例的薄膜電晶體結構中，薄膜電晶體TFT的閾值電壓可以在正常範圍內被降低，進而改善裝置性能。
在根據實施例的薄膜電晶體結構中，薄膜電晶體TFT的移動率可被改善，進而改善薄膜電晶體TFT的電流驅動表現。
本發明的上述實施例將簡單描述如下：
實施例可提供顯示裝置包括：基板；半導體層包括通道部分、置於通道部分的一側上的第一導體化部分及置於通道部分的另一側上的第二導體化部分，第一導體化部分包括第一主導體化部分以及第一子導體化部分，第二導體化部分包括第二主導體化部分及第二子導體化部分；位於通道部分上的閘極絕緣膜；置於第一主導體化部分上的第一輔助電極；位於第一輔助電極上的第一電極；置於第二主導體化部分上的第二輔助電極；位於第二輔助電極上的第二電極；以及置於閘極絕緣膜上且重疊通道部分的第三電極。
在根據實施例的顯示裝置中，第一輔助電極及第二輔助電極的每一者可包括導電氧化物。舉例而言，導電氧化物可包括透明導電氧化物（TCO）、氮氧化物及有機物質中的至少一者。
第一子導體化部分可被置於第一主導體化部分與通道部分之間。第二子導體化部分可被置於第二主導體化部分與通道部分之間。
第一主導體化部分的電阻可小於第一子導體化部分的電阻。第一子導體化部分的電阻可小於通道部分的電阻。
第二主導體化部分的電阻可小於第二子導體化部分的電阻。第二子導體化部分的電阻可小於通道部分的電阻。
第一子導體化部分可不重疊於第一電極或第三電極。第一子導體化部分的導電率可不同於第一主導體化部分的導電率。
第二子導體化部分可不重疊於第二電極或第三電極。第二子導體化部分的導電率可不同於第二主導體化部分的導電率。
第一電極、第二電極及第三電極中的至少一者可包括含有第一材料的第一材料層及含有第二材料且不同於第一材料層的第二材料層。
第一材料層及第二材料層的每一者可不同於導電氧化物且可不含氧。
顯示裝置可更包括設置於第一電極、第二電極及第三電極上的鈍化層。
閘極絕緣膜可包括第一開放區域及第二開放區域。
第一電極及第一輔助電極可在第一開放區域中電性連接。第二電極及第二輔助電極可在第二開放區域中電性連接。
根據實施例，顯示面板可具有GI蝕刻結構。
在此情況下，鈍化層的第一部分可在第一開放區域中接觸第一子導體化部分，及鈍化層的第二部分可在第二開放區域中接觸第二子導體化部分。
根據實施例，顯示面板可具有GI無蝕刻結構。
當根據本公開實施例的顯示面板具有GI無蝕刻結構時，第一子導體化部分可透過閘極絕緣膜與鈍化層間隔開。第二子導體化部分可透過閘極絕緣膜與鈍化層間隔開。
當根據本公開實施例的顯示面板具有GI無蝕刻結構時，鈍化層的至少一部分可含有氫，及可將氫擴散進第一子導體化部分及第二子導體化部分。
鈍化層的至少一部分的氫含量可高於第一子導體化部分及第二子導體化部分的每一者的氫含量。
當根據本公開實施例的顯示面板具有GI無蝕刻結構時，鈍化層可包括具有不同氫含量的多個層。
鈍化層的該些層中的至少一者的氫含量可高於第一子導體化部分及第二子導體化部分的每一者的氫含量。
當根據本公開實施例的顯示面板具有GI無蝕刻結構時，顯示裝置可更包括功能性絕緣膜，置於第一電極到第三電極與含有氫的鈍化層之間。
功能性絕緣膜的氫含量可高於第一子導體化部分及第二子導體化部分的每一者的氫含量。
根據實施例的顯示面板可更包括：置於半導體層底下的緩衝層；以及置於緩衝層底下的光罩。
第一電極可透過接觸孔電性連接於光罩，其中接觸孔延伸通過閘極絕緣膜及緩衝層。
根據實施例的顯示裝置可更包括子像素，各子像素包括驅動電晶體及電容器。
驅動電晶體可為薄膜電晶體，包括第一電極、第二電極、第三電極及半導體層。
電容器可包括第一板、第二板及第三板。緩衝層可被置於第一板與第二板之間，及閘極絕緣膜係置於第二板與第三板之間。
第一板可電性連接於第一電極或光罩，可為電性連接於第一電極的光罩，或可含有含在光罩中的金屬。
第三板可為第三電極，可電性連接於第三電極，或可含有置於與第三電極同一層上的金屬。
第二板可包括導電半導體板及導電氧化物板。
導電半導體板可為其中與含在半導體層中的半導體材料相同的半導體材料被導體化的板。
導電氧化物板可含有導電氧化物。
第一板可電性連接於像素電極。
實施例可提供薄膜電晶體陣列基板包括：基板；半導體層包括通道部分、置於通道部分的一側上的第一導體化部分以及置於通道部分的另一側上的第二導體化部分，其中第一導體化部分包括第一主導體化部分及第一子導體化部分，第二導體化部分包括第二主導體化部分及第二子導體化部分；位於通道部分上的閘極絕緣膜；置於第一主導體化部分上的第一輔助電極；位於第一輔助電極上的第一電極；置於第二主導體化部分上的第二輔助電極；位於第二輔助電極上的第二電極；以及置於閘極絕緣膜上且重疊通道部分的第三電極。
在根據實施例的薄膜電晶體陣列基板中，第一輔助電極及第二輔助電極的每一者可含有導電氧化物。舉例而言，導電氧化物可含有透明導電氧化物、氮氧化物及有機物質中的至少一者。
根據實施例的薄膜電晶體陣列基板可更包括設置於第一電極、第二電極及第三電極上的鈍化層。
閘極絕緣膜可包括第一開放區域及第二開放區域。
第一電極及第一輔助電極可在第一開放區域中電性連接，及第二電極及第二輔助電極可在第二開放區域中電性連接。
鈍化層的第一部分可在第一開放區域中接觸第一子導體化部分。鈍化層的第二部分可在第二開放區域中接觸第二子導體化部分。
在GI無蝕刻結構的情況中，第一子導體化部分可透過閘極絕緣膜與鈍化層間隔開。第二子導體化部分可透過閘極絕緣膜與鈍化層間隔開。
具有GI無蝕刻結構的薄膜電晶體陣列基板可更包括功能性絕緣膜，置於第一電極到第三電極與含有氫的鈍化層之間。
根據如上所述的多個實施例，可提供薄膜電晶體陣列基板及具有能夠避免半導體層受損的薄膜電晶體結構的顯示裝置。
根據本公開的多個實施例，薄膜電晶體陣列基板及具有能夠避免半導體層的導體化部分受損及避免不必要的寄生電容產生的顯示裝置。
根據本公開的多個實施例，薄膜電晶體陣列基板及顯示裝置具有能夠避免半導體層的導體化部分受損及避免半導體層的通道部分與閘極電極之間的錯位結構的薄膜電晶體結構。
根據本公開的多個實施例，薄膜電晶體陣列基板及顯示裝置具有能夠在製程期間降低半導體層的通道部分的表面受到汙染或受損的機率的薄膜電晶體結構。
根據本公開的多個實施例，薄膜電晶體陣列基板及顯示裝置具有可以達成高性能、高穩定性及高可靠性的薄膜電晶體結構。
已經呈現以上描述以使本領域的具有通常知識者能夠製造及使用本發明的技術思想，並且已經在特定應用及其要求的上下文中提供。對所描述的實施例的各種修改、添加及替換對於本領域具有通常知識者而言將是顯而易見的，並且本文定義的一般原理可以用於其他實施例及應用而不背離本發明的精神及範圍。上述描述及附圖提供了本發明的技術思想的示例，僅用於說明目的。亦即，所公開的實施例旨在說明本發明的技術思想的範圍。因此，本發明的範圍不限於所示的實施例，而是應符合與專利範圍一致的最寬廣範圍。本發明的保護範圍應以所附專利範圍為準，凡在其等同範圍內的技術思想均應解釋為包含在本發明的範圍之內。
100:顯示裝置 110:顯示面板 120:資料驅動器電路 130:閘極驅動器電路 140:控制器 510:第一電極 520:第二電極 530:第三電極 540:半導體層 541:第一導體化部分 541M:第一主導體化部分 541S:第一子導體化部分 542:第二導體化部分 542M:第二主導體化部分 542S:第二子導體化部分 543:通道部分 551:第一輔助電極 552:第二輔助電極 611,612:第一電極層 621,622:第二電極層 631,632:第三電極層 1000:功能性絕緣膜 1110:第一板 1120:第二板 1121:導電半導體板 1122:導電氧化物板 1130:第三板 SUB:基板 DL:資料線 GL:閘極線 SP:子像素 DA:顯示區域 NDA:非顯示區域 DCS:資料控制訊號 GCS:閘極控制訊號 Data:影像資料 ED:發光裝置 DRT:驅動電晶體 SCT:掃描電晶體 SENT:感測電晶體 Cst:儲存電容器 PE:像素電極 CE:共同電極 EL:發光層 N1:第一節點 N2:第二節點 N3:第三節點 EVDD:驅動電壓 DVL:驅動電壓線 SCL:掃描訊號線 RVL:參考電壓線 SENL:感測訊號線 SCAN:掃描訊號 SENSE:感測訊號 Vdata:資料電壓 Vref:參考電壓 LS:光罩 LS1:第一光罩 LS2:第二光罩 TFT:薄膜電晶體 GI:閘極絕緣膜 PAS:鈍化層 OA1:第一開放區域 OA2:第二開放區域 BUF:緩衝層 CNT:接觸孔
本公開的上述及其他目的、特徵及優點將從以下結合附圖的詳細描述中得到更清楚的理解，其中： 圖1為根據一個實施例所繪示的顯示裝置的配置的圖； 圖2繪示根據一個實施例的顯示裝置的子像素的等效電路； 圖3繪示根據一個實施例的顯示裝置的子像素的另一等效電路； 圖4為繪示根據一個實施例的顯示裝置的子像素中的光罩的圖； 圖5為繪示根據一個實施例的顯示裝置中的薄膜電晶體的垂直結構的截面圖； 圖6為繪示根據一個實施例的顯示裝置中具有閘極絕緣膜蝕刻（etch）結構的薄膜電晶體的截面圖； 圖7為繪示根據一個實施例的驅動電晶體的截面圖，其中使用了圖6中所示的薄膜電晶體； 圖8為繪示根據一個實施例的顯示裝置中具有閘極絕緣膜無蝕刻（etchless）結構的薄膜電晶體的截面圖； 圖9為繪示根據一個實施例的驅動電晶體的截面圖，其中使用了圖8中所示的薄膜電晶體； 圖10為繪示根據一個實施例的顯示裝置中具有閘極絕緣膜無蝕刻結構及氫供應結構的薄膜電晶體的截面圖； 圖11為繪示根據一個實施例的顯示裝置的電容器結構的截面圖；以及 圖12為繪示根據一個實施例的顯示裝置的薄膜電晶體的電特性的圖表，其中汲極電流隨著閘極電壓中的改變而改變。
TFT:薄膜電晶體
GI:閘極絕緣膜
SUB:基板
510:第一電極
520:第二電極
530:第三電極
540:半導體層
541:第一導體化部分
541M:第一主導體化部分
541S:第一子導體化部分
542:第二導體化部分
542M:第二主導體化部分
542S:第二子導體化部分
543:通道部分
551:第一輔助電極
552:第二輔助電極

Claims (20)

  1. 一種顯示裝置，包含：一基板；一半導體層，包含一通道部分、置於該通道部分的一第一側上的一第一導體化部分以及置於該通道部分的一第二側上的一第二導體化部分，其中該第二側相對於該第一側，該第一導體化部分包括一第一主導體化部分及一第一子導體化部分，及該第二導體化部分包括一第二主導體化部分及一第二子導體化部分；一閘極絕緣膜，位於該通道部分上；一第一輔助電極，置於該第一主導體化部分上；一第一電極，位於該第一輔助電極上；一第二輔助電極，置於該第二主導體化部分上；一第二電極，位於該第二輔助電極上；以及一第三電極，置於該閘極絕緣膜上，該第三電極重疊該通道部分，其中該第一輔助電極及該第二輔助電極各包含一導電氧化物。
  2. 如請求項1所述的顯示裝置，其中該導電氧化物包含一透明導電氧化物、一氮氧化物或一有機物質的至少一者。
  3. 如請求項1所述的顯示裝置，其中該第一子導體化部分係置於該第一主導體化部分與該通道部分之間，及該第二子導體化部分係置於該第二主導體化部分與該通道部分之間，該第一主導體化部分的一電阻小於該第一子導體化部分的一電阻，及該第一子導體化部分的該電阻小於該通道部分的一電阻，及該第二主導體化部分的一電阻小於該第二子導體化部分的一電阻，及該二子導體化部分的該電阻小於該通道部分的該電阻。
  4. 如請求項1所述的顯示裝置，其中該第一子導體化部分為非重疊於該第一電極或該第三電極的至少一者，及該第一子導體化部分的一導電率異於該第一主導體化部分的一導電率，及該第二子導體化部分為非重疊於該第二電極或該第三電極的至少一者，該第二子導體化部分的一導電率異於該第二主導體化部分的一導電率。
  5. 如請求項1所述的顯示裝置，其中該第一電極、該第二電極或該第三電極中的至少一者包含一第一材料層及一第二材料層，該第一材料層包括一第一材料，及該第二材料層包括異於該第一材料的一第二材料，及該第一材料及該第二材料各不同於該導電氧化物且缺乏氧。
  6. 如請求項1所述的顯示裝置，更包含：一鈍化層，設置於該第一電極、該第二電極及該第三電極上，其中該閘極絕緣膜包含一第一開放區域及一第二開放區域，該第一開放區域暴露在該第一開放區域中的該第一子導體化部分，該第二開放區域暴露在該第二開放區域中的該第二子導體化部分，使該鈍化層的一第一部分接觸該第一開放區域中的該第一子導體化部分，及該鈍化層的一第二部分接觸該第二開放區域中的該第二子導體化部分，其中該第一電極及該第一輔助電極在該第一開放區域中電性連接，及該第二電極及該第二輔助電極在該第二開放區域中電性連接。
  7. 如請求項1所述的顯示裝置，更包含：一鈍化層，設置於該第一電極、該第二電極及該第三電極上，其中該閘極絕緣膜包含一第一開放區域及一第二開放區域，使該第一電極及該第一輔助電極在該第一開放區域中電性連接，及該第二電極及該第二輔助電極在該第二開放區域中電性連接，及其中該閘極絕緣膜位於該第一子導體化部分與該鈍化層之間，及該閘極絕緣膜位於該第二子導體化部分與該鈍化層之間。
  8. 如請求項7所述的顯示裝置，其中該鈍化層包含多個層，該些層的每一者具有與該些層中的其他層不同的一氫含量。
  9. 如請求項8所述的顯示裝置，其中該鈍化層的該些層的至少一者的該氫含量大於該第一子導體化部分的一氫含量及該第二子導體化部分的一氫含量。
  10. 如請求項7所述的顯示裝置，更包含：一功能絕緣膜，置於該鈍化層與該第一電極、該第二電極及該第三電極之間，該功能絕緣膜包含氫。
  11. 如請求項10所述的顯示裝置，其中功能絕緣膜的一氫含量大於該第一子導體化部分的一氫含量及該第二子導體化部分的一氫含量。
  12. 如請求項1所述的顯示裝置，更包含：一緩衝層，較該半導體層更靠近該基板；以及一光罩，較該基板更靠近該緩衝層；其中該第一電極透過一接觸孔電性連接於該光罩，其中該接觸孔延伸通過該閘極絕緣膜及該緩衝層。
  13. 如請求項12所述的顯示裝置，更包含：多個子像素，該些子像素的每一者包含一驅動電晶體及一電容器，其中該驅動電晶體為一薄膜電晶體，該薄膜電晶體包含該第一電極、該第二電極、該第三電極及該半導體層，其中該電容器包含一第一板、一第二板及一第三板，及該緩衝層置於該第一板與該第二板之間，及該閘極絕緣膜置於該第二板與該第三板之間。
  14. 如請求項13所述的顯示裝置，其中該第一板電性連接於該第一電極或該光罩，該第一板包含電性連接於該第一電極的該光罩，或該第一板包含亦在該光罩中的一金屬，該第三板為該第三電極或該第一電極，該第三板電性連接於該第三電極或該第一電極，或該第三板包含與該第三電極或該第一電極同一層上的一金屬，該第二板包含一導電半導體板及一導電氧化物板，該導電半導體板包括與包括在該半導體層中的一半導體材料相同的一半導體材料，及該導電氧化物板包含該導電氧化物。
  15. 一種顯示裝置，包含：一基板；一半導體層位於該基板上，該半導體層包括一通道部分、置於該通道部分的一第一側上的一第一導體化部分以及置於該通道部分的一第二側上的一第二導體化部分，其中該第二側相對於該第一側，該第一導體化部分包括一第一主導體化部分及一第一子導體化部分，以及該第二導體化部分包括一第二主導體化部分及一第二子導體化部分，其中該第一子導體化部分的一第一電特性與該第一主導體化部分的一第二電特性不同，該第二子導體化部分的一第三電特性與該第二主導體化部分的一第四電特性不同；一第一輔助電極，置於該第一主導體化部分上而不置於該第一子導體化部分上；一第一電極，位於該第一輔助電極上，該第一電極重疊該第一主導體化部分而不重疊該第一子導體化部分；一第二輔助電極，置於該第二主導體化部分上而不置於該第二子導體化部分上；一第二電極，位於該第二輔助電極上，該第二電極重疊該第二主導體化部分而不重疊該第二子導體化部分；以及一第三電極，重疊該通道部分。
  16. 如請求項15所述的顯示裝置，其中該第一輔助電極及該第二輔助電極各包含一導電氧化物。
  17. 如請求項15所述的顯示裝置，更包含：一閘極絕緣膜，位於該第一電極與該通道部分之間，該閘極絕緣膜不重疊該第一子導體化部分及該第二子導體化部分；以及一鈍化層，位於該第一電極、該第二電極及該第三電極上，該鈍化層接觸該第一子導體化部分及該第二子導體化部分。
  18. 如請求項15所述的顯示裝置，更包含：一閘極絕緣膜，位於該第三電極與該通道部分之間，該閘極絕緣膜重疊該第一子導體化部分及該第二子導體化部分；以及一鈍化層，位於該第一電極、該第二電極及該第三電極上，使該閘極絕緣膜的一第一部分位於該鈍化層的一第一部分與該第一子導體化部分之間，及該閘極絕緣膜的一第二部分位於該鈍化層的一第二部分與該第二子導體化部分之間。
  19. 如請求項15所述的顯示裝置，其中該第一電特性、該第二電特性、該第三電特性及該第四電特性各包括一電阻及一導電率，其中該第一主導體化部分的一電阻小於該第一子導體化部分的一電阻，及該第一子導體化部分的該電阻小於該通道部分的一電阻，及該第二主導體化部分的一電阻小於該第二子導體化部分的一電阻，及該二子導體化部分的該電阻小於該通道部分的該電阻，其中該第一子導體化部分的一導電率異於該第一主導體化部分的一導電率，及該第二子導體化部分的一導電率異於該第二主導體化部分的一導電率。
  20. 如請求項15所述的顯示裝置，更包含：一發光元件，用於發光，其中該半導體層、該第一輔助電極、該第一電極、該第二輔助電極、該第二電極及該第三電極包括在一電晶體中，該電晶體電性連接於該發光元件。
TW111135138A 2021-10-01 2022-09-16 顯示裝置 TWI836608B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210131187A KR102828905B1 (ko) 2021-10-01 박막 트랜지스터 어레이 기판 및 표시 장치
KR10-2021-0131187 2021-10-01

Publications (2)

Publication Number Publication Date
TW202316678A true TW202316678A (zh) 2023-04-16
TWI836608B TWI836608B (zh) 2024-03-21

Family

ID=83005953

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111135138A TWI836608B (zh) 2021-10-01 2022-09-16 顯示裝置

Country Status (4)

Country Link
US (1) US20230104382A1 (zh)
EP (1) EP4160683A3 (zh)
CN (1) CN115939145A (zh)
TW (1) TWI836608B (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712295B1 (ko) * 2005-06-22 2007-04-27 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
KR101393637B1 (ko) * 2006-11-23 2014-05-12 삼성디스플레이 주식회사 표시판
JP5404963B2 (ja) * 2011-03-01 2014-02-05 シャープ株式会社 薄膜トランジスタおよび表示装置
KR20120140474A (ko) * 2011-06-21 2012-12-31 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
KR102206412B1 (ko) * 2012-12-27 2021-01-22 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US9054061B1 (en) * 2013-11-26 2015-06-09 Lg Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
KR102458907B1 (ko) * 2015-12-29 2022-10-25 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2017162852A (ja) * 2016-03-07 2017-09-14 株式会社ジャパンディスプレイ 半導体装置および表示装置
KR102493128B1 (ko) * 2016-04-12 2023-01-31 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법
WO2018016456A1 (en) * 2016-07-20 2018-01-25 Ricoh Company, Ltd. Field-effect transistor, method for producing the same, display element, image display device, and system
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
TWI713003B (zh) * 2016-09-20 2020-12-11 日商半導體能源研究所股份有限公司 顯示裝置及電子機器
KR102805156B1 (ko) * 2019-06-19 2025-05-09 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
CN115939145A (zh) 2023-04-07
EP4160683A2 (en) 2023-04-05
EP4160683A3 (en) 2023-05-10
US20230104382A1 (en) 2023-04-06
KR20230047845A (ko) 2023-04-10
TW202425368A (zh) 2024-06-16
TWI836608B (zh) 2024-03-21

Similar Documents

Publication Publication Date Title
EP3806082B1 (en) Display panel and display device
US11380257B2 (en) Display panel and display device
US11302760B2 (en) Array substrate and fabrication method thereof, and display device
US10446636B2 (en) Organic light emitting diode display device and method for manufacturing the same
KR102736890B1 (ko) 박막 트랜지스터 어레이 기판 및 표시장치
US11515425B2 (en) Thin film transistor array substrate and electronic device including the same
KR20170078075A (ko) 유기 발광 다이오드 표시 장치
TWI836608B (zh) 顯示裝置
KR102828905B1 (ko) 박막 트랜지스터 어레이 기판 및 표시 장치
US11587917B2 (en) Backlight module, display panel and electronic device
KR20250100595A (ko) 박막 트랜지스터 어레이 기판 및 표시 장치
JP7654045B2 (ja) 表示パネル及び表示装置
US20240222512A1 (en) Thin Film Transistor and Display Device
US20230145843A1 (en) Display device
US20240090276A1 (en) Display panel and display device
US20240006423A1 (en) Transistor and Display Device
US20230413616A1 (en) Display device and manufacturing method thereof
US20240099063A1 (en) Display panel and display device
KR20230174567A (ko) 트랜지스터 및 표시 장치