KR20230047845A - 박막 트랜지스터 어레이 기판 및 표시 장치 - Google Patents

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KR20230047845A
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thin film
auxiliary electrode
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정찬용
옥경철
노지용
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들은 박막 트랜지스터 어레이 기판 및 표시 장치에 관한 것으로서, 기판, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층, 채널부 상의 게이트 절연막, 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 제1 메인 도체화부 상에 위치하는 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 제2 메인 도체화부 상에 위치하는 제2 보조 전극, 제2 보조 전극 상의 제2 전극, 및 게이트 절연막 상에 위치하고 채널부와 중첩되는 제3 전극을 포함하고, 제1 보조 전극 및 제2 보조 전극 각각은 전도성 산화물을 포함한다.

Description

박막 트랜지스터 어레이 기판 및 표시 장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 개시의 실시예들은 박막 트랜지스터 어레이 기판 및 표시 장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 반도체층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 반도체층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 반도체층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 반도체층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 유기발광표시장치 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브 층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체층을 박막 트랜지스터에 적용하기 위해, 소스 전극 및 드레인 전극과의 연결부 형성을 위한 별도의 도체화 공정이 필요할 수 있다.
종래의 박막 트랜지스터의 경우, 반도체층 상에 게이트 절연막이 위치하고, 게이트 절연막 상에 게이트 전극이 위치할 때, 게이트 절연막의 컨택홀을 통해, 소스 전극과 반도체층의 도체화 부분이 연결되고 드레인 전극과 반도체층의 도체화 부분이 연결될 수 있다. 이때, 게이트 절연막의 컨택홀을 형성하기 위한 에칭 과정에서, 반도체층의 도체화 부분이 손상되는 문제점이 있었다. 이에, 본 명세서의 발명자들은 반도체층의 도체화부가 손상되는 것을 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 발명하였다.
본 개시의 실시 예들은, 반도체층이 손상되는 것을 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들은, 반도체층이 손상되는 것을 방지해주면서도, 불필요한 기생 캐패시턴스의 형성이 방지될 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들은, 반도체층이 손상되는 것을 방지해주면서도, 반도체층의 채널부와 게이트 전극 간의 미스-얼라이먼트(Mis-allignment)를 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 반도체층의 채널부 표면이 공정 중 오염되거나 손상될 가능성이 줄여줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 기판, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층, 채널부 상의 게이트 절연막, 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 제1 메인 도체화부 상에 위치하는 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 제2 메인 도체화부 상에 위치하는 제2 보조 전극, 제2 보조 전극 상의 제2 전극, 및 게이트 절연막 상에 위치하고 채널부와 중첩되는 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 보조 전극 및 제2 보조 전극 각각은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 중 적어도 하나를 포함할 수 있다.
본 개시의 실시 예들은 기판, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층, 채널부 상의 게이트 절연막, 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 제1 메인 도체화부 상에 위치하는 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 제2 메인 도체화부 상에 위치하는 제2 보조 전극, 제2 보조 전극 상의 제2 전극, 및 게이트 절연막 상에 위치하고 채널부와 중첩되는 제3 전극을 포함하는 박막 트랜지스터 어레이 기판을 제공할 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 보조 전극 및 제2 보조 전극 각각은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물, 질산화물, 및 유기물 중 적어도 하나를 포함할 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 어레이 기판은 제1 전극, 제2 전극 및 제3 전극 상에 배치된 패시베이션층을 더 포함할 수 있다.
게이트 절연막은 제1 개구부 및 제2 개구부를 가질 수 있다.
제1 전극과 제1 보조 전극은 제1 개구부에서 전기적으로 연결되고, 제2 전극과 제2 보조 전극은 제2 개구부에서 전기적으로 연결될 수 있다.
게이트 절연막 에치 구조의 경우, 패시베이션층의 제1 부분은 제1 개구부에서 제1 서브 도체화부와 접촉할 수 있다. 패시베이션층의 제2 부분은 제2 개구부에서 제2 서브 도체화부와 접촉할 수 있다.
게이트 절연막 에치리스 구조의 경우, 제1 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다. 제2 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다.
게이트 절연막 에치리스 구조를 갖는 박막 트랜지스터 어레이 기판은 제1 내지 제3 전극과 패시베이션층 사이에 위치하며 수소를 함유하는 기능성 절연층을 더 포함할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해주면서도, 불필요한 기생 캐패시턴스의 형성이 방지될 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해주면서도, 반도체층의 채널부와 게이트 전극 간의 미스-얼라이먼트(Mis-allignment)를 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층의 채널부 표면이 공정 중 오염되거나 손상될 가능성이 줄여줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 표시 장치에서, 박막 트랜지스터의 수직 구조를 나타낸다.
도 6은 본 개시의 실시 예들에 따른 표시 장치에서, 게이트 절연막 에치 구조를 갖는 박막 트랜지스터를 나타낸다.
도 7은 도 6의 박막 트랜지스터를 적용한 구동 트랜지스터를 나타낸다.
도 8은 본 개시의 실시 예들에 따른 표시 장치에서, 게이트 절연막 에치리스 구조를 갖는 박막 트랜지스터를 나타낸다.
도 9은 도 8의 박막 트랜지스터를 적용한 구동 트랜지스터를 나타낸다.
도 10은 본 개시의 실시 예들에 따른 표시 장치에서, 게이트 절연막 에치리스 구조 및 수소 공급 구조를 갖는 박막 트랜지스터를 나타낸다.
도 11은 본 개시의 실시 예들에 따른 표시 장치의 캐패시터 구조를 나타낸다.
도 12는 본 개시의 실시 예들에 따른 표시 장치의 박막 트랜지스터에 대한 전기적인 특성을 나타내는 그래프로서, 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 실시예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 실시예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 게이트 신호의 일종인 스캔 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센스 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센스 신호 라인(SENL)에서 공급된 센스 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
아래에서는, 표시 패널(110)에 배치된 박막 트랜지스터들이 높은 성능, 높은 안정성, 및 높은 신뢰성을 가질 수 있게 해주는 박막 트랜지스터 구조에 대하여 설명한다.
예를 들어, 박막 트랜지스터를 형성하는 공정 시, 반도체층의 채널 영역과 가까운 위치에서 반도체층 상에 형성된 게이트 절연막 또는 다른 전극을 에칭하는 경우, 에칭 과정에서 반도체층이 유실되거나 손상되거나 끊어질 위험성이 있다. 이에, 본 개시의 실시 예들은 공정 상의 상기 위험성을 줄여주기 위한 박막 트랜지스터 구조를 제공할 수 있다.
여기서, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 박막 트랜지스터는, 표시 패널(110)에 배치된 박막 트랜지스터들의 전체 또는 일부일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 박막 트랜지스터들은 각 서브 픽셀(SP) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 박막 트랜지스터들은 GIP 타입의 게이트 구동 회로(130) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다.
도 5는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 박막 트랜지스터(TFT)의 수직 구조를 나타낸다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)은, 기판(SUB) 및 기판(SUB) 상의 박막 트랜지스터(TFT: Thin Film Transistor)를 포함할 수 있다.
기판(SUB)은 유리 기판 또는 플라스틱 기판 등일 수 있다. 기판(110)은 플렉서블 기판, 벤더블 기판, 또는 스트레처블 기판 등일 수 있다.
도 5를 참조하면, 박막 트랜지스터(TFT)는 제1 전극(510), 제2 전극(520), 제3 전극(530) 및 반도체층(540) 등을 포함할 수 있다.
도 5를 참조하면, 반도체층(540)은 채널부(543), 채널부(543)의 일 측에 위치하는 제1 도체화부(541) 및 채널부(543)의 타 측에 위치하는 제2 도체화부(542)를 포함할 수 있다. 예를 들어, 반도체층(540)은 산화물 반도체층일 수 있으며, 경우에 따라서는, 다결정 실리콘(Polycrystalline Silicon) 반도체층 또는 비정질 실리콘(Amorphous Silicon) 반도체층 등일 수도 있다.
제1 도체화부(541)는 제1 메인 도체화부(541M) 및 제1 서브 도체화부(541S)를 포함할 수 있다. 제2 도체화부(542)는 제2 메인 도체화부(542M) 및 제2 서브 도체화부(542S)를 포함할 수 있다.
도 5를 참조하면, 표시 패널(110)은, 박막 트랜지스터(TFT)는 채널부(543) 상의 게이트 절연막(GI)를 더 포함할 수 있다.
도 5를 참조하면, 박막 트랜지스터(TFT)는 제1 보조 전극(551) 및 제2 보조 전극(552)를 더 포함할 수 있다.
제1 보조 전극(551)은 제1 도체화부(541)에 포함된 제1 메인 도체화부(541M) 및 제1 서브 도체화부(541S) 중 제1 메인 도체화부(541M) 상에 위치할 수 있다.
제1 전극(510)은 제1 보조 전극(551) 상에 위치할 수 있다.
제2 보조 전극(552)은 제2 도체화부(542)에 포함된 제2 메인 도체화부(542M) 및 제2 서브 도체화부(542S) 중 제2 메인 도체화부(542M) 상에 위치할 수 있다.
제2 전극(520)은 제2 보조 전극(552) 상에 위치할 수 있다.
제3 전극(530)은 게이트 절연막(GI) 상에 위치하고 채널부(543)와 중첩될 수 있다.
도 5를 참조하면, 제1 보조 전극(551) 및 제2 보조 전극(552) 각각은 전도성 산화물을 포함할 수 있다. 여기서, 전도성 산화물은 산소를 포함하는 전도성 물질일 수 있다.
예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 등 중 적어도 하나를 포함할 수 있다.
예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다. 질산화물은 ZnON (Zinc Oxynitride) 등을 포함할 수 있다.
예를 들어, 제1 보조 전극(551) 및 제2 보조 전극(552) 각각은 하나의 보조 전극층으로 구성될 수도 있고, 복수의 보조 전극층으로 구성될 수도 있다. 제 1 보조 전극(551) 및 제2 보조 전극(552) 각각이 복수의 보조 전극층으로 구성되는 경우, 전도성 산화물은 투명 전도성 산화물(TCO), 질산화물, 및 유기물 등 중 둘 이상을 포함할 수 있다. 투명 전도성 산화물(TCO), 질산화물, 및 유기물 등 중 둘 이상은 복수의 보조 전극층에 각각 포함될 수 있다.
도 5를 참조하면, 제1 보조 전극(551)이 반도체층(540)의 제1 메인 도체화부(541M) 상에 위치하고, 제2 보조 전극(552)이 반도체층(540)의 제2 메인 도체화부(542M) 상에 위치함으로써, 게이트 절연막(GI)의 에칭 시, 반도체층(540)의 제1 메인 도체화부(541M) 및 제2 메인 도체화부(542M)이 손상되는 것을 방지해줄 수 있다.
도 5를 참조하면, 제1 도체화부(541)와 제1 전극(510) 사이에 제1 보조 전극(551)이 추가로 배치되어, 제1 보조 전극(551)을 통해 제1 도체화부(541)와 제1 전극(510)이 전기적으로 연결됨으로써, 제1 도체화부(541)와 제1 전극(510) 간의 안정적인 전기적 연결이 가능할 수 있다.
이와 마찬가지로, 제2 도체화부(542)와 제2 전극(520) 사이에 제2 보조 전극(552)이 추가로 배치되어, 제2 보조 전극(552)을 통해 제2 도체화부(542)와 제2 전극(520)이 전기적으로 연결됨으로써, 제2 도체화부(542)와 제2 전극(520) 간의 안정적인 전기적 연결이 가능할 수 있다.
또한, 제1 도체화부(541)와 제1 전극(510) 사이에 위치하는 제1 보조 전극(551)이 전도성 산화물을 포함하여 형성됨으로써, 박막 트랜지스터 형성 공정 중, 반도체층(540)의 상부 표면에 결함이 발생할 가능성을 상당히 줄여줄 수 있다.
제1 보조 전극(551)을 전도성 산화물이 아닌 금속(예: 구리(Cu) 등)으로 형성하는 경우, 반도체층(540)의 상부 표면에 금속이 일부 남아 있거나 반도체층(540)의 상부 표면의 열화로 인하여, 반도체층(540)의 채널 특성이 변화하거나 채널 성능이 약화될 수 있고, 이로 인해, 박막 트랜지스터(TFT)의 소자 특성 및 소자 신뢰성이 다소 떨어질 수 있다. 하지만, 제1 보조 전극(551)을 전도성 산화물로 형성하는 경우, 반도체층(540)의 상부 표면의 결함이 방지되어, 박막 트랜지스터(TFT)의 소자 특성 및 소자 신뢰성이 개선될 수 있다.
또한, 제2 도체화부(542)와 제2 전극(520) 사이에 위치하는 제2 보조 전극(552)이 전도성 산화물을 포함하여 형성됨으로써, 박막 트랜지스터 형성 공정 중, 반도체층(540)의 상부 표면에 결함이 발생할 가능성을 상당히 줄여줄 수 있다.
제2 보조 전극(552)을 전도성 산화물이 아닌 금속(예: 구리(Cu) 등)으로 형성하는 경우, 반도체층(540)의 상부 표면에 금속이 일부 남아 있거나 반도체층(540)의 상부 표면의 열화로 인하여, 반도체층(540)의 채널 특성이 변화하거나 채널 성능이 약화될 수 있고, 이로 인해, 박막 트랜지스터(TFT)의 소자 특성 및 소자 신뢰성이 다소 떨어질 수 있다. 하지만, 제2 보조 전극(552)을 전도성 산화물로 형성하는 경우, 반도체층(540)의 상부 표면의 결함이 방지되어, 박막 트랜지스터(TFT)의 소자 특성 및 소자 신뢰성이 개선될 수 있다.
도 5를 참조하면, 제1 서브 도체화부(541S)는 제1 메인 도체화부(541M)와 채널부(543) 사이에 위치할 수 있다. 예를 들어, 제1 서브 도체화부(541S)는 수소 도체화부일 수 있다.
제1 메인 도체화부(541M)의 저항은 제1 서브 도체화부(541S)의 저항보다 작을 수 있다. 제1 서브 도체화부(541S)의 저항의 저항은 채널부(543)의 저항보다 작을 수 있다.
도 5를 참조하면, 제2 서브 도체화부(542S)는 제2 메인 도체화부(542M)와 채널부(543) 사이에 위치할 수 있다. 예를 들어, 제2 서브 도체화부(542S)는 수소 도체화부일 수 있다.
제2 메인 도체화부(542M)의 저항은 제2 서브 도체화부(542S)의 저항보다 작을 수 있다. 제2 서브 도체화부(542S)의 저항의 저항은 채널부(543)의 저항보다 작을 수 있다.
도 5를 참조하면, 제1 서브 도체화부(541S)는 제1 전극(510) 및 제3 전극(530)과 중첩되지 않을 수 있다.
제1 서브 도체화부(541S)는 제1 메인 도체화부(541M)와 서로 다른 전기 전도도를 가질 수 있다.
예를 들어, 제1 서브 도체화부(541S)의 전기 전도도는 제1 메인 도체화부(541M)의 전기 전도도보다 작을 수 있다. 제1 서브 도체화부(541S)의 전기 전도도는 채널부(543)의 전기 전도도보다 클 수 있다.
도 5를 참조하면, 제2 서브 도체화부(542S)는 제2 전극(520) 및 제3 전극(530)과 중첩되지 않을 수 있다.
예를 들어, 제2 서브 도체화부(542S)는 제2 메인 도체화부(542M)와 서로 다른 전기 전도도를 가질 수 있다. 제2 서브 도체화부(542S)의 전기 전도도는 제2 메인 도체화부(542M)의 전기 전도도보다 작을 수 있다. 제2 서브 도체화부(542S)의 전기 전도도는 채널부(543)의 전기 전도도보다 클 수 있다.
도 5에 도시된 박막 트랜지스터 구조를 박막 트랜지스터(TFT)는, 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S) 상에서 게이트 절연막(GI)이 에칭된 GI 에치(etch) 구조를 갖거나, 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S) 상에서 게이트 절연막(GI)이 에칭되지 않는 GI 에치리스(etchless) 구조를 가질 수 있다.
아래에서는, 도 6 및 도 7을 참조하여, GI 에치 구조를 갖는 박막 트랜지스터(TFT)에 대하여 설명하고, 도 8 내지 도 10을 참조하여, GI 에치리스 구조를 갖는 박막 트랜지스터(TFT)에 대하여 설명한다.
도 6은 본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치 구조를 갖는 박막 트랜지스터(TFT)를 나타내고, 도 7은 도 6의 박막 트랜지스터(TFT)를 적용한 구동 트랜지스터(DRT)를 나타낸다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치 구조를 갖는 박막 트랜지스터(TFT)는, 도 5의 박막 트랜지스터 구조를 동일하게 가질 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치 구조를 갖는 박막 트랜지스터(TFT)에서, 제1 전극(510), 제2 전극(520) 및 제3 전극(530)는 단일 전극 층으로 구성될 수도 있고, 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나는 멀티 전극 층으로 구성될 수 있다.
제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나가 멀티 전극 층으로 구성되는 경우, 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나는 제1 물질을 포함하는 제1 물질층과 제1 물질과 다른 제2 물질을 포함하는 제2 물질층을 포함할 수 있다.
여기서, 제1 물질 및 제2 물질은 전도성 산화물과 다른 물질이고, 산소를 포함하지 않는 물질일 수 있다. 예를 들어, 제1 물질은 구리 등의 금속을 포함할 수 있고, 제2 물질은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제1 전극(510)은 제1 물질층의 제1-1 전극층(611) 및 제2 물질층의 제1-2 전극층(612)을 포함할 수 있다. 제2 전극(520)은 제1 물질층의 제2-1 전극층(621) 및 제2 물질층의 제2-2 전극층(622)을 포함할 수 있다. 제3 전극(530)은 제1 물질층의 제3-1 전극층(631) 및 제2 물질층의 제3-2 전극층(632)을 포함할 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 상에 배치된 패시베이션층(PAS)을 더 포함할 수 있다.
도 6을 참조하면, 게이트 절연막(GI)은 제1 개구부(OA1) 및 제2 개구부(OA2)를 가질 수 있다.
도 6을 참조하면, 제1 전극(510)과 제1 보조 전극(551)은 제1 개구부(OA1)에서 전기적으로 연결될 수 있다. 제2 전극(520)과 제2 보조 전극(552)은 제2 개구부(OA2)에서 전기적으로 연결될 수 있다.
도 6에 도시된 박막 트랜지스터(TFT)는, 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S) 상에서 게이트 절연막(GI)이 에칭된 GI 에치 구조를 가질 수 있다.
이에 따라, 패시베이션층(PAS)의 제1 부분은 제1 개구부(OA1)에서 제1 서브 도체화부(541S)와 접촉할 수 있다. 패시베이션층(PAS)의 제2 부분은 제2 개구부(OA2)에서 제2 서브 도체화부(542S)와 접촉할 수 있다.
도 6 및 도 7에서, 패시베이션층(PAS)은 단일 층일 수도 있지만, 수소 함량이 다른 다층막을 포함할 수 있다. 패시베이션층(PAS)의 다층막 중 적어도 하나의 수소 농도는 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S)의 수소 농도보다 높을 수 있다.
도 6을 참조하면, 공정 순서 관점에서, 제1 보조 전극(551) 및 제2 보조 전극(552)이 형성된 이후, 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)이 형성된 이후, 제1 전극(510), 제2 전극(520) 및 제3 전극(530)이 형성될 수 있다.
도 6을 참조하면, 게이트 절연막(GI)은 제1 보조 전극(551)의 일 부분의 상면과 측면에 위치할 수 있다. 게이트 절연막(GI)은 제2 보조 전극(552)의 일 부분의 상면과 측면에 위치할 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 반도체층(540)의 아래에 위치하는 버퍼층(BUF) 및 버퍼층(BUF)의 아래에 위치하는 라이트 쉴드(LS)를 더 포함할 수 있다.
도 6의 박막 트랜지스터 구조를 갖는 도 2 또는 도 3의 구동 트랜지스터(DRT)는 도 7과 같다.
도 7을 참조하면, 제1 전극(510)이 구동 트랜지스터(DRT)의 제2 노드(N2)에 해당하고, 제2 전극(520)이 구동 트랜지스터(DRT)의 제3 노드(N3)에 해당하고, 제3 전극(530)이 구동 트랜지스터(DRT)의 제1 노드(N1)에 해당할 수 있다.
도 7을 참조하면, 제1 전극(510)은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 컨택홀(CNT)을 통해 라이트 쉴드(LS)와 전기적으로 연결될 수 있다. 여기서, 제1 전극(510)은 구동 트랜지스터(DRT)의 제2 노드(N2)에 해당할 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있다.
라이트 쉴드(LS)는 단일 층 또는 다중 층으로 구성될 수 있다. 라이트 쉴드(LS)가 다중 층으로 구성된 경우, 라이트 쉴드(LS)는 제1 라이트 쉴드(LS1) 및 제2 라이트 쉴드(LS2)를 포함할 수 있다. 제2 라이트 쉴드(LS2)는 기판(SUB) 상에 위치하고, 제1 라이트 쉴드(LS1)는 제2 라이트 쉴드(LS2) 상에 위치할 수 있다. 제1 라이트 쉴드(LS1) 상에 버퍼층(BUF)이 위치할 수 있다.
도 8은 본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치리스(etch-less) 구조를 갖는 박막 트랜지스터(TFT)를 나타내고, 도 9은 도 8의 박막 트랜지스터(TFT)를 적용한 구동 트랜지스터(DRT)를 나타낸다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치 구조를 갖는 박막 트랜지스터(TFT)는, 도 5의 박막 트랜지스터 구조를 동일하게 가질 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치리스 구조를 갖는 박막 트랜지스터(TFT)에서, 제1 전극(510), 제2 전극(520) 및 제3 전극(530)는 단일 전극 층으로 구성될 수도 있고, 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나는 멀티 전극 층으로 구성될 수 있다.
제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나가 멀티 전극 층으로 구성되는 경우, 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 중 적어도 하나는 제1 물질을 포함하는 제1 물질층과 제1 물질과 다른 제2 물질을 포함하는 제2 물질층을 포함할 수 있다.
여기서, 제1 물질 및 제2 물질은 전도성 산화물과 다른 물질이고, 산소를 포함하지 않는 물질일 수 있다. 예를 들어, 제1 물질은 구리 등의 금속을 포함할 수 있고, 제2 물질은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴ㅇ티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제1 전극(510)은 제1 물질층의 제1 전극층(611) 및 제2 물질층의 제1 전극층(612)을 포함할 수 있다. 제2 전극(520)은 제1 물질층의 제2 전극층(621) 및 제2 물질층의 제2 전극층(622)을 포함할 수 있다. 제3 전극(530)은 제1 물질층의 제3 전극층(631) 및 제2 물질층의 제3 전극층(632)을 포함할 수 있다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 전극(510), 제2 전극(520) 및 제3 전극(530) 상에 배치된 패시베이션층(PAS)을 더 포함할 수 있다.
도 8을 참조하면, 게이트 절연막(GI)은 제1 개구부(OA1) 및 제2 개구부(OA2)를 가질 수 있다.
도 8을 참조하면, 제1 전극(510)과 제1 보조 전극(551)은 제1 개구부(OA1)에서 전기적으로 연결될 수 있다. 제2 전극(520)과 제2 보조 전극(552)은 제2 개구부(OA2)에서 전기적으로 연결될 수 있다.
도 8에 도시된 박막 트랜지스터(TFT)는, 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S) 상에서 게이트 절연막(GI)이 에칭 되지 않은 GI 에치리스 구조를 가질 수 있다.
이에 따라, 제1 서브 도체화부(541S) 상에 게이트 절연막(GI)이 위치할 수 있고, 제2 서브 도체화부(542S) 상에 게이트 절연막(GI)이 위치할 수 있다.
따라서, 제1 서브 도체화부(541S)는 게이트 절연막(GI)에 의해 패시베이션층(PAS)과 이격될 수 있고, 제2 서브 도체화부(542S)는 게이트 절연막(GI)에 의해 패시베이션층(PAS)과 이격될 수 있다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 반도체층(540)의 아래에 위치하는 버퍼층(BUF) 및 버퍼층(BUF)의 아래에 위치하는 라이트 쉴드(LS)를 더 포함할 수 있다.
도 8을 참조하면, 공정 순서 관점에서, 제1 보조 전극(551) 및 제2 보조 전극(552)이 형성된 이후, 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)이 형성된 이후, 제1 전극(510), 제2 전극(520) 및 제3 전극(530)이 형성될 수 있다.
도 8을 참조하면, 게이트 절연막(GI)은 제1 보조 전극(551)의 일 부분의 상면과 측면에 위치할 수 있다. 게이트 절연막(GI)은 제2 보조 전극(552)의 일 부분의 상면과 측면에 위치할 수 있다.
도 8의 박막 트랜지스터 구조를 갖는 도 2 또는 도 3의 구동 트랜지스터(DRT)는 도 9과 같다.
도 9를 참조하면, 제1 전극(510)이 구동 트랜지스터(DRT)의 제2 노드(N2)에 해당하고, 제2 전극(520)이 구동 트랜지스터(DRT)의 제3 노드(N3)에 해당하고, 제3 전극(530)이 구동 트랜지스터(DRT)의 제1 노드(N1)에 해당할 수 있다.
도 9를 참조하면, 제1 전극(510)은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 컨택홀(CNT)을 통해 라이트 쉴드(LS)와 전기적으로 연결될 수 있다. 여기서, 제1 전극(510)은 구동 트랜지스터(DRT)의 제2 노드(N2)에 해당할 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있다.
라이트 쉴드(LS)는 단일 층 또는 다중 층으로 구성될 수 있다. 라이트 쉴드(LS)가 다중 층으로 구성된 경우, 라이트 쉴드(LS)는 제1 라이트 쉴드(LS1) 및 제2 라이트 쉴드(LS2)를 포함할 수 있다. 제2 라이트 쉴드(LS2)는 기판(SUB) 상에 위치하고, 제1 라이트 쉴드(LS1)는 제2 라이트 쉴드(LS2) 상에 위치할 수 있다. 제1 라이트 쉴드(LS1) 상에 버퍼층(BUF)이 위치할 수 있다.
도 8 및 도 9를 참조하면, GI 에치리스 구조를 갖는 박막 트랜지스터(TFT)가 형성된 표시 패널(110)에서, 패시베이션층(PAS)의 적어도 일부는 수소를 함유할 수 있다. 따라서, 패시베이션층(PAS)의 적어도 일부는 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S)로 수소를 확산시킬 수 있다.
도 8 및 도 9를 참조하면, GI 에치리스 구조를 갖는 박막 트랜지스터(TFT)가 형성된 표시 패널(110)에서, 패시베이션층(PAS)의 적어도 일부의 수소 농도는 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S)의 수소 농도보다 높을 수 있다.
도 10은 본 개시의 실시 예들에 따른 표시 장치(100)에서, GI 에치리스 구조 및 수소 공급 구조를 갖는 박막 트랜지스터(TFT)를 나타낸다.
도 10을 참조하면, GI 에치리스 구조를 갖는 박막 트랜지스터(TFT)가 형성된 표시 패널(110)은, 제1 내지 제3 전극(530)과 패시베이션층(PAS) 사이에 위치하며 수소를 함유하는 기능성 절연층(1000)을 더 포함할 수 있다.
이에 따라, 기능성 절연층(1000)은, 수소를 함유하고, 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S)로 수소를 확산시킬 수 있다.
기능성 절연층(1000)의 수소 농도는 제1 서브 도체화부(541S) 및 제2 서브 도체화부(542S)의 수소 농도보다 높을 수 있다.
예를 들어, 기능성 절연층(1000)은 실리콘 나이트라이드(SiNx), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥사이드(SiOx) 등 중 하나 이상을 포함할 수 있다.
도 11은 본 개시의 실시 예들에 따른 표시 장치(100)의 캐패시터 구조를 나타낸다.
도 11을 참조하면, 서브 픽셀(SP)은 구동 트랜지스터(DRT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(DRT)는 제1 전극(510), 제2 전극(520), 제3 전극(530) 및 반도체층(540)을 포함하는 도 5 내지 도 10의 박막 트랜지스터(TFT)일 수 있다.
도 11을 참조하면, 스토리지 캐패시터(Cst)는 도 5 내지 도 10의 박막 트랜지스터(TFT)의 수직 구조와 대응되는 수직 구조를 가질 수 있다.
도 11을 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(1110), 제2 플레이트(1120) 및 제3 플레이트(1130)를 포함할 수 있다.
도 11을 참조하면, 제1 플레이트(1110)와 제2 플레이트(1120) 사이에 버퍼층(BUF)이 위치할 수 있다. 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 게이트 절연막(GI)이 위치할 수 있다.
도 2 또는 도 3을 도 11과 함께 참조하면, 스토리지 캐패시터(Cst)의 제1 플레이트(1110)는 구동 트랜지스터(DRT)의 제1 전극(510)와 전기적으로 연결되거나 구동 트랜지스터(DRT)의 제1 전극(510)와 일체일 수 있다.
여기서, 구동 트랜지스터(DRT)의 제1 전극(510)은 구동 트랜지스터(DRT)의 제2 노드(N2)에 해당할 수 있다.
도 2 또는 도 3을 도 11과 함께 참조하면, 스토리지 캐패시터(Cst)의 제3 플레이트(1130)는 구동 트랜지스터(DRT)의 제3 전극(530)와 전기적으로 연결되거나 구동 트랜지스터(DRT)의 제3 전극(530)와 일체일 수 있다.
여기서, 구동 트랜지스터(DRT)의 제3 전극(530)은 구동 트랜지스터(DRT)의 제1 노드(N1)에 해당할 수 있다.
도 11을 참조하면, 제1 플레이트(1110)는, 제1 전극(510)과 전기적으로 연결된 라이트 쉴드(LS)이거나, 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다.
도 11을 참조하면, 제3 플레이트(1130)는 제3 전극(530)이거나, 제3 전극(530)과 전기적으로 연결되거나, 제3 전극(530)과 동일한 층에 위치하는 금속을 포함할 수 있다.
도 11을 참조하면, 제2 플레이트(1120)는 전도성 반도체 플레이트(1121) 및 전도성 산화물 플레이트(1122)를 포함할 수 있다.
전도성 반도체 플레이트(1121)는 반도체층(540)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트일 수 있다.
전도성 산화물 플레이트(1122)는 전도성 산화물을 포함하는 플레이트일 수 있다.
제1 플레이트(1110)는, 픽셀 전극(PE)과 전기적으로 연결될 수 있다.
이상에 전술한 본 개시의 실시 예들에 따른 박막 트랜지스터 구조는 제1 보조 전극(551)이 반도체층(540)의 제1 메인 도체화부(541M) 상에 위치하고, 제2 보조 전극(552)이 반도체층(540)의 제2 메인 도체화부(542M) 상에 위치하는 구조를 포함할 수 있다. 이에 따라, 게이트 절연막(GI)의 에칭 시, 반도체층(540)의 제1 및 제2 도체화부(541, 542)이 손상되는 것을 방지해줄 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 구조는 공정 상의 오차가 발생하더라도 제1 보조 전극(551) 및 제2 보조 전극(552)이 게이트 전극(530)과 중첩되되지 않도록, 제1 보조 전극(551) 및 제2 보조 전극(552) 각각이 게이트 전극(530)과 수평 방향으로 이격 되어 배치되는 구조를 포함할 수 있다. 이에 따라, 제1 보조 전극(551) 또는 제2 보조 전극(552)이 게이트 전극(530)과 기생 캐패시턴스를 형성하는 것을 방지해줄 수 있다. 또한, 반도체층(540)의 채널부(543)와 게이트 전극(530) 간의 미스-얼라이먼트(Mis-allignment)를 방지해줄 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 구조는 제1 보조 전극(551) 및 제2 보조 전극(552)이 전도성 산화물을 포함하는 구조를 포함할 수 있다. 이에 따라, 박막 트랜지스터 형성 과정에서, 반도체층(540)의 채널부(543)의 표면이 금속에 의해 오염되거나 손상되는 가능성을 크게 줄여줄 수 있다.
전술한 바에 따라, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 박막 트랜지스터(TFT)는 안정적인 소자 특성 및 높은 소자 성능을 가질 수 있다.
도 12는 본 개시의 실시 예들에 따른 표시 장치(100)의 박막 트랜지스터(TFT)에 대한 전기적인 특성을 나타내는 그래프로서, 게이트 전압 변화에 따른 드레인 전류를 나타낸 그래프이다.
도 12를 참조하면, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 경우, 게이트 전압 변화에 따른 드레인 전류를 나타낸 것이다.
도 12를 참조하면, 본 개시의 실시예들에 따른 박막 트랜지스터 구조를 갖는 경우에 대하여, 게이트 전압 변화에 따른 원하는 수준의 기준 드레인 전류를 측정하는 실험을 수행할 때, 2가지 케이스(Case 1, Case 2)에 대하여 반복 실험을 하였다. 제1 케이스(Case 1)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 고전압(예: 10V)인 케이스이고, 제2 케이스(Case 2)는 박막 트랜지스터(TFT)의 드레인-소스 전압(Vds)이 저전압(예: 0.1V)인 케이스이다.
전술한 본 개시의 실시 예들에 따른 박막 트랜지스터 구조를 갖는 박막 트랜지스터(TFT)는 안정적인 소자 특성 및 높은 소자 성능을 가질 수 있다.
도 12를 참조하면, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조에 따르면, Case 1, 2에 관계 없이, 게이트 전압(Vgs)의 변화에 따라 드레인 전류(Ids)가 크게 변하는 영역에서 그래프의 기울기가 커질 수 있다.
즉, 본 개시의 실시 예들에 따른 박막 트랜지스터 구조에 따르면, 기울기의 역수를 의미하는 S-팩터(S-Factor)가 작아질 수 있다. 이에 따라, 게이트 전압에 따른 박막 트랜지스터(TFT)의 스위칭 특성(온-오프 특성)이 향상될 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 구조에 따르면, 박막 트랜지스터(TFT)의 문턱 전압이 정상적인 범위 내에서 작아져서 소자 성능이 개선될 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 구조에 따르면, 박막 트랜지스터(TFT)의 이동도가 향상되어, 박막 트랜지스터(TFT)의 전류 구동 성능이 향상될 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들은 기판, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층, 채널부 상의 게이트 절연막, 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 제1 메인 도체화부 상에 위치하는 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 제2 메인 도체화부 상에 위치하는 제2 보조 전극, 제2 보조 전극 상의 제2 전극, 및 게이트 절연막 상에 위치하고 채널부와 중첩되는 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 보조 전극 및 제2 보조 전극 각각은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 중 적어도 하나를 포함할 수 있다.
제1 서브 도체화부는 제1 메인 도체화부와 채널부 사이에 위치할 수 있다. 제2 서브 도체화부는 제2 메인 도체화부와 채널부 사이에 위치할 수 있다.
제1 메인 도체화부의 저항은 제1 서브 도체화부의 저항보다 작을 수 있다. 제1 서브 도체화부의 저항의 저항은 채널부의 저항보다 작을 수 있다.
제2 메인 도체화부의 저항은 제2 서브 도체화부의 저항보다 작을 수 있다. 제2 서브 도체화부의 저항의 저항은 채널부의 저항보다 작을 수 있다.
제1 서브 도체화부는 제1 전극 및 제3 전극과 중첩되지 않을 수 있다. 제1 서브 도체화부는 제1 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
제2 서브 도체화부는 제2 전극 및 제3 전극과 중첩되지 않을 수 있다. 제2 서브 도체화부는 제2 메인 도체화부와 서로 다른 전기 전도도를 가질 수 있다.
제1 전극, 제2 전극 및 제3 전극 중 적어도 하나는 제1 물질을 포함하는 제1 물질층과 제1 물질과 다른 제2 물질을 포함하는 제2 물질층을 포함할 수 있다.
제1 물질 및 제2 물질은 전도성 산화물과 다른 물질이고, 산소를 포함하지 않는 물질일 수 있다.
제1 전극, 제2 전극 및 제3 전극 상에 배치된 패시베이션층을 더 포함할 수 있다.
게이트 절연막은 제1 개구부 및 제2 개구부를 가질 수 있다.
제1 전극과 제1 보조 전극은 제1 개구부에서 전기적으로 연결될 수 있다. 제2 전극과 제2 보조 전극은 제2 개구부에서 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 GI 에치 구조를 가질 수 있다.
이 경우, 패시베이션층의 제1 부분은 제1 개구부에서 제1 서브 도체화부와 접촉할 수 있다. 패시베이션층의 제2 부분은 제2 개구부에서 제2 서브 도체화부와 접촉할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은 GI 에치리스 구조를 가질 수 있다.
본 개시의 실시 예들에 따른 표시 패널이 GI 에치리스 구조를 갖는 경우, 제1 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다. 제2 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다.
본 개시의 실시 예들에 따른 표시 패널이 GI 에치리스 구조를 갖는 경우, 패시베이션층의 적어도 일부는, 수소를 함유하고, 제1 서브 도체화부 및 제2 서브 도체화부로 수소를 확산시킬 수 있다.
패시베이션층의 적어도 일부의 수소 농도는 제1 서브 도체화부 및 제2 서브 도체화부의 수소 농도보다 높을 수 있다.
본 개시의 실시 예들에 따른 표시 패널이 GI 에치리스 구조를 갖는 경우, 패시베이션층은 수소 함량이 다른 다층막을 포함할 수 있다.
패시베이션층의 다층막 중 적어도 하나의 수소 농도는 제1 서브 도체화부 및 제2 서브 도체화부의 수소 농도보다 높을 수 있다.
본 개시의 실시 예들에 따른 표시 패널이 GI 에치리스 구조를 갖는 경우, 표시 패널은 제1 내지 제3 전극과 패시베이션층 사이에 위치하며 수소를 함유하는 기능성 절연층을 더 포함할 수 있다.
기능성 절연층의 수소 농도는 제1 서브 도체화부 및 제2 서브 도체화부의 수소 농도보다 높을 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 반도체층 아래에 위치하는 버퍼층, 및 버퍼층 아래에 위치하는 라이트 쉴드를 더 포함할 수 있다.
제1 전극은 게이트 절연막과 버퍼층을 관통하는 컨택홀을 통해 라이트 쉴드와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 구동 트랜지스터 및 캐패시터를 포함하는 서브 픽셀을 더 포함할 수 있다.
구동 트랜지스터는 제1 전극, 제2 전극, 제3 전극 및 반도체층을 포함하는 박막 트랜지스터일 수 있다.
캐패시터는 제1 플레이트, 제2 플레이트 및 제3 플레이트를 포함할 수 있다. 제1 플레이트와 제2 플레이트 사이에 버퍼층이 위치할 수 있다. 제2 플레이트와 제3 플레이트 사이에 게이트 절연막이 위치할 수 있다.
제1 플레이트는, 제1 전극과 전기적으로 연결되거나, 제1 전극과 전기적으로 연결된 라이트 쉴드이거나, 라이트 쉴드에 포함된 금속을 포함할 수 있다.
제3 플레이트는 제3 전극이거나, 제3 전극과 전기적으로 연결되거나, 제3 전극과 동일한 층에 위치하는 금속을 포함할 수 있다.
제2 플레이트는 전도성 반도체 플레이트 및 전도성 산화물 플레이트를 포함할 수 있다.
전도성 반도체 플레이트는 반도체층에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트일 수 있다.
전도성 산화물 플레이트는 전도성 산화물을 포함하는 플레이트일 수 있다.
제1 플레이트는, 픽셀 전극과 전기적으로 연결될 수 있다.
본 개시의 실시 예들은 기판, 채널부, 채널부의 일 측에 위치하는 제1 도체화부 및 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층, 채널부 상의 게이트 절연막, 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 제1 메인 도체화부 상에 위치하는 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 제2 메인 도체화부 상에 위치하는 제2 보조 전극, 제2 보조 전극 상의 제2 전극, 및 게이트 절연막 상에 위치하고 채널부와 중첩되는 제3 전극을 포함하는 박막 트랜지스터 어레이 기판을 제공할 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 어레이 기판에서, 제1 보조 전극 및 제2 보조 전극 각각은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 중 적어도 하나를 포함할 수 있다.
본 개시의 실시 예들에 따른 박막 트랜지스터 어레이 기판은 제1 전극, 제2 전극 및 제3 전극 상에 배치된 패시베이션층을 더 포함할 수 있다.
게이트 절연막은 제1 개구부 및 제2 개구부를 가질 수 있다.
제1 전극과 제1 보조 전극은 제1 개구부에서 전기적으로 연결되고, 제2 전극과 제2 보조 전극은 제2 개구부에서 전기적으로 연결될 수 있다.
GI 에치 구조의 경우, 패시베이션층의 제1 부분은 제1 개구부에서 제1 서브 도체화부와 접촉할 수 있다. 패시베이션층의 제2 부분은 제2 개구부에서 제2 서브 도체화부와 접촉할 수 있다.
GI 에치리스 구조의 경우, 제1 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다. 제2 서브 도체화부는 게이트 절연막에 의해 패시베이션층과 이격될 수 있다.
GI 에치리스 구조를 갖는 박막 트랜지스터 어레이 기판은 제1 내지 제3 전극과 패시베이션층 사이에 위치하며 수소를 함유하는 기능성 절연층을 더 포함할 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해주면서도, 불필요한 기생 캐패시턴스의 형성이 방지될 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층이 손상되는 것을 방지해주면서도, 반도체층의 채널부와 게이트 전극 간의 미스-얼라이먼트(Mis-allignment)를 방지해줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 반도체층의 채널부 표면이 공정 중 오염되거나 손상될 가능성이 줄여줄 수 있는 박막 트랜지스터 구조를 갖는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
510: 제1 전극 520: 제2 전극
530: 제3 전극 540: 반도체층
541: 제1 도체화부 542: 재2 도체화부
543: 채널부 551: 제1 보조 전극
553: 제2 보조 전극 1000: 기능성 절연층

Claims (20)

  1. 기판;
    채널부, 상기 채널부의 일 측에 위치하는 제1 도체화부 및 상기 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층;
    상기 채널부 상의 게이트 절연막;
    상기 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 상기 제1 메인 도체화부 상에 위치하는 제1 보조 전극;
    상기 제1 보조 전극 상의 제1 전극;
    상기 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 상기 제2 메인 도체화부 상에 위치하는 제2 보조 전극;
    상기 제2 보조 전극 상의 제2 전극; 및
    상기 게이트 절연막 상에 위치하고 상기 채널부와 중첩되는 제3 전극을 포함하고, 상기 제1 보조 전극 및 상기 제2 보조 전극 각각은 전도성 산화물을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 중 적어도 하나를 포함하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 상기 채널부 사이에 위치하고, 상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 상기 채널부 사이에 위치하고,
    상기 제1 메인 도체화부의 저항은 상기 제1 서브 도체화부의 저항보다 작고, 상기 제1 서브 도체화부의 저항의 저항은 상기 채널부의 저항보다 작고,
    상기 제2 메인 도체화부의 저항은 상기 제2 서브 도체화부의 저항보다 작고, 상기 제2 서브 도체화부의 저항의 저항은 상기 채널부의 저항보다 작은 표시 장치.
  4. 제1항에 있어서,
    상기 제1 서브 도체화부는 상기 제1 전극 및 상기 제3 전극과 중첩되지 않고, 상기 제1 서브 도체화부는 상기 제1 메인 도체화부와 서로 다른 전기 전도도를 갖고,
    상기 제2 서브 도체화부는 상기 제2 전극 및 상기 제3 전극과 중첩되지 않고, 상기 제2 서브 도체화부는 상기 제2 메인 도체화부와 서로 다른 전기 전도도를 갖는 표시 장치.
  5. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는 제1 물질을 포함하는 제1 물질층과 상기 제1 물질과 다른 제2 물질을 포함하는 제2 물질층을 포함하고,
    상기 제1 물질 및 상기 제2 물질은 상기 전도성 산화물과 다른 물질이고, 산소를 포함하지 않는 물질인 표시 장치.
  6. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 상에 배치된 패시베이션층을 더 포함하고,
    상기 게이트 절연막은 제1 개구부 및 제2 개구부를 갖고,
    상기 제1 전극과 상기 제1 보조 전극은 상기 제1 개구부에서 전기적으로 연결되고, 상기 제2 전극과 상기 제2 보조 전극은 상기 제2 개구부에서 전기적으로 연결되고,
    상기 패시베이션층의 제1 부분은 상기 제1 개구부에서 상기 제1 서브 도체화부와 접촉하고, 상기 패시베이션층의 제2 부분은 상기 제2 개구부에서 상기 제2 서브 도체화부와 접촉하는 표시 장치.
  7. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 상에 배치된 패시베이션층을 더 포함하고,
    상기 게이트 절연막은 제1 개구부 및 제2 개구부를 갖고,
    상기 제1 전극과 상기 제1 보조 전극은 상기 제1 개구부에서 전기적으로 연결되고, 상기 제2 전극과 상기 제2 보조 전극은 상기 제2 개구부에서 전기적으로 연결되고,
    상기 제1 서브 도체화부는 상기 게이트 절연막에 의해 상기 패시베이션층과 이격되고, 상기 제2 서브 도체화부는 상기 게이트 절연막에 의해 상기 패시베이션층과 이격되는 표시 장치.
  8. 제7항에 있어서,
    상기 패시베이션층은 수소 함량이 다른 다층막을 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 패시베이션층의 상기 다층막 중 적어도 하나의 수소 농도는 상기 제1 서브 도체화부 및 상기 제2 서브 도체화부의 수소 농도보다 높은 표시 장치.
  10. 제7항에 있어서,
    상기 제1 내지 제3 전극과 상기 패시베이션층 사이에 위치하며 수소를 함유하는 기능성 절연층을 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 기능성 절연층의 수소 농도는 상기 제1 서브 도체화부 및 상기 제2 서브 도체화부의 수소 농도보다 높은 표시 장치.
  12. 제1항에 있어서,
    상기 반도체층 아래에 위치하는 버퍼층; 및
    상기 버퍼층 아래에 위치하는 라이트 쉴드를 더 포함하고,
    상기 제1 전극은 상기 게이트 절연막과 상기 버퍼층을 관통하는 컨택홀을 통해 상기 라이트 쉴드와 전기적으로 연결되는 표시 장치.
  13. 제12항에 있어서,
    구동 트랜지스터 및 캐패시터를 포함하는 서브 픽셀을 더 포함하고,
    상기 구동 트랜지스터는 상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 반도체층을 포함하는 박막 트랜지스터이고,
    상기 캐패시터는 제1 플레이트, 제2 플레이트 및 제3 플레이트를 포함하고,
    상기 제1 플레이트와 상기 제2 플레이트 사이에 상기 버퍼층이 위치하고, 상기 제2 플레이트와 상기 제3 플레이트 사이에 상기 게이트 절연막이 위치하는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 플레이트는, 상기 제1 전극과 전기적으로 연결되거나, 상기 제1 전극과 전기적으로 연결된 상기 라이트 쉴드이거나, 상기 라이트 쉴드에 포함된 금속을 포함하고,
    상기 제3 플레이트는 상기 제3 전극이거나, 상기 제3 전극과 전기적으로 연결되거나, 상기 제3 전극과 동일한 층에 위치하는 금속을 포함하고,
    상기 제2 플레이트는 전도성 반도체 플레이트 및 전도성 산화물 플레이트를 포함하고, 상기 전도성 반도체 플레이트는 상기 반도체층에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트이고, 상기 전도성 산화물 플레이트는 상기 전도성 산화물을 포함하는 플레이트인 표시 장치.
  15. 기판;
    채널부, 상기 채널부의 일 측에 위치하는 제1 도체화부 및 상기 채널부의 타 측에 위치하는 제2 도체화부를 포함하는 반도체층;
    상기 채널부 상의 게이트 절연막;
    상기 제1 도체화부에 포함된 제1 메인 도체화부 및 제1 서브 도체화부 중 상기 제1 메인 도체화부 상에 위치하는 제1 보조 전극;
    상기 제1 보조 전극 상의 제1 전극;
    상기 제2 도체화부에 포함된 제2 메인 도체화부 및 제2 서브 도체화부 중 상기 제2 메인 도체화부 상에 위치하는 제2 보조 전극;
    상기 제2 보조 전극 상의 제2 전극; 및
    상기 게이트 절연막 상에 위치하고 상기 채널부와 중첩되는 제3 전극을 포함하고, 상기 제1 보조 전극 및 상기 제2 보조 전극 각각은 전도성 산화물을 포함하는 박막 트랜지스터 어레이 기판.
  16. 제15항에 있어서,
    상기 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 중 적어도 하나를 포함하는 박막 트랜지스터 어레이 기판.
  17. 제15항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 상에 배치된 패시베이션층을 더 포함하고,
    상기 게이트 절연막은 제1 개구부 및 제2 개구부를 갖고,
    상기 제1 전극과 상기 제1 보조 전극은 상기 제1 개구부에서 전기적으로 연결되고, 상기 제2 전극과 상기 제2 보조 전극은 상기 제2 개구부에서 전기적으로 연결되고,
    상기 패시베이션층의 제1 부분은 상기 제1 개구부에서 상기 제1 서브 도체화부와 접촉하고, 상기 패시베이션층의 제2 부분은 상기 제2 개구부에서 상기 제2 서브 도체화부와 접촉하는 박막 트랜지스터 어레이 기판.
  18. 제15항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 상에 배치된 패시베이션층을 더 포함하고,
    상기 게이트 절연막은 제1 개구부 및 제2 개구부를 갖고,
    상기 제1 전극과 상기 제1 보조 전극은 상기 제1 개구부에서 전기적으로 연결되고, 상기 제2 전극과 상기 제2 보조 전극은 상기 제2 개구부에서 전기적으로 연결되고,
    상기 제1 서브 도체화부는 상기 게이트 절연막에 의해 상기 패시베이션층과 이격되고, 상기 제2 서브 도체화부는 상기 게이트 절연막에 의해 상기 패시베이션층과 이격되는 박막 트랜지스터 어레이 기판.
  19. 제18항에 있어서,
    상기 패시베이션층은 수소 함량이 다른 다층막을 포함하는 박막 트랜지스터 어레이 기판.
  20. 제18항에 있어서,
    상기 제1 내지 제3 전극과 상기 패시베이션층 사이에 위치하며 수소를 함유하는 기능성 절연층을 더 포함하는 박막 트랜지스터 어레이 기판.
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