KR102206412B1 - 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 - Google Patents

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Abstract

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치가 제공된다. 박막 트랜지스터는 산화물 반도체층의 제1 면이 게이트 전극과 대향하도록 산화물 반도체층 상에 형성된 게이트 전극을 포함한다. 소스 전극 및 드레인 전극 각각은 산화물 반도체층에 전기적으로 연결된다. 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 코플래너(coplanar) 트랜지스터 구조로 배열된다. 또한, 차광 엘리먼트는 외부 광으로부터 산화물 반도체층의 제2 면을 보호하도록 배열된다.

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 향상된 소자 특성 및 광신뢰성을 갖는 코플래너(coplanar) 구조의 박막 트랜지스터, 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관심이 고조되고, 휴대가 가능한 전자 장치에 대한 요구가 높아지면서 경량 박막형 평판 표시 장치에 대한 연구 및 상업화가 널리 이루어지고 있다. 이러한 평판 표시 장치 중 특히, 액정 표시 장치(Liquid Crystal Display; LCD)와 유기 발광 표시 장치(Organic Light Emitting Display; OLED)에 대한 연구가 널리 이루어지고 있으며, 액정 표시 장치와 유기 발광 표시 장치에서는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)가 사용되고 있다.
[관련기술문헌]
1. 박막 트랜지스터 어레이 기판 및 이의 제조 방법 (특허출원번호 제 10- 2010-0137071호)
2. 유기전계발광표시장치 및 그 제조방법 (특허출원번호 제 10-2007-0085939호)
산화물 반도체를 사용하는 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극의 위치에 따라 코플래너 구조의 박막 트랜지스터와 인버티드 스태거드(inverted-staggered) 구조의 박막 트랜지스터로 나뉜다. 인버티드 스태거드 구조의 박막 트랜지스터에서는 게이트 전극과 액티브층 사이의 기생 커패시턴스가 매우 크다. 이러한 기생 커패시턴스 때문에, 인버티드 스태거드 구조의 박막 트랜지스터를 대형 디스플레이에 적용하기 어렵다는 문제가 있다. 따라서, 코플래너 구조의 박막 트랜지스터가 대형 디스플레이에 사용된다.
박막 트랜지스터의 액티브층은 비정질 실리콘(amorphous-silicon), 다결정 실리콘(poly-silicon) 또는 산화물 반도체로 형성될 수 있다. 다결정 실리콘을 사용하는 박막 트랜지스터를 제조하는 경우, 액티브층의 저항을 조절하기 위해 이온을 주입하는 공정이 추가적으로 진행되는데, 이온 주입 영역을 정의하기 위한 추가적인 마스크를 사용하는 이온 주입 공정이 추가되어, 공정상 불리함이 있다.
반면에, 산화물 반도체를 사용하는 박막 트랜지스터의 경우 비정질 실리콘을 사용하는 박막 트랜지스터 대비 이동도가 높고, 비정질 실리콘 또는 다결정 실리콘을 사용하는 박막 트랜지스터 대비 누설 전류(leakage current)가 현저히 낮으며, 높은 신뢰성 테스트 조건을 만족한다. 또한, 산화물 반도체를 사용하는 박막 트랜지스터는 다결정 실리콘을 사용하는 박막 트랜지스터 대비 문턱 전압의 산포가 균일하다.
상술한 우수한 전기적 특성 및 광학 특성에도 불구하고, 산화물 반도체 기반 박막 트랜지스터는 몇 가지 단점이 있다. 예를 들어, 산화물 반도체 기반 박막 트랜지스터, 특히, 인버티드 스태거드 구조의 박막 트랜지스터는 게이트 전극과 액티브층 사이의 큰 기생 커패시턴스 때문에, 대형 디스플레이에 적용하기 어렵다. 또한, 산화물 반도체 기반 박막 트랜지스터는 산화물 반도체에 바이어스가 가해진 상황에서 산화물 반도체에 광이 가해지는 경우 산화물 반도체 기반 박막 트랜지스터의 특성에서의 히스테리시스(hysteresis) (예를 들어, 문턱 전압 시프트)를 보일 수 있다.
따라서, 소스 전극 및 드레인 전극 사이의 저항을 최소화할 수 있고, 박막 트랜지스의 안정성 및 신뢰성을 향상시킬 수 있도록 히스테리시스를 최소화할 수 있는 산화물 반도체 기술이 필요하다.
이에, 본 발명의 발명자들은 상술한 문제들을 해결하기 위해 개선된 코플래너 구조를 갖는 박막 트랜지스터를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 산화물 반도체를 액티브층으로 이용하는 코플래너 구조의 박막 트랜지스터에서 복수의 채널 영역을 형성함에 의해 액티브층과 소스 전극 및 드레인 전극 사이의 저항을 최소화할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 산화물 반도체를 액티브층으로 이용하는 코플래너 구조의 박막 트랜지스터에서 산화물 반도체에 입사하는 광을 최소화하여, 신뢰성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 산화물 반도체를 액티브층으로 이용하는 코플래너 구조의 박막 트랜지스터 제조 공정을 단순화할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 형성된 산화물 반도체층을 포함한다. 게이트 전극은 산화물 반도체층 상에 형성되고, 산화물 반도체층의 제1 면은 게이트 전극과 대향한다. 소스 전극과 드레인 전극 각각은 산화물 반도체층에 전기적으로 연결되고, 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 코플래너 트랜지스터 구조로 배열된다. 소스 전극 및 드레인 전극 중 적어도 하나의 부분은 산화물 반도체층의 측면인 산화물 반도체층의 제2 면을 커버한다. 복수의 버퍼층이 제1 면의 반대면인 산화물 반도체층의 제3 면과 기판 사이에 배치된다. 복수의 버퍼층은 제1 버퍼층 및 제1 버퍼층에 인접한 제2 버퍼층을 포함하고, 제1 버퍼층과 제2 버퍼층은 광 굴절에 대한 임계각을 정의하는 상이한 굴절률을 갖는다. 차광층은 복수의 버퍼층 내에 배치되고, 차광층은 산화물 반도체층의 채널 영역에 완전히 중첩한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터는 산화물 반도체층의 제1 면이 게이트 전극과 대향하도록 산화물 반도체층 상에 형성된 게이트 전극을 포함한다. 소스 전극 및 드레인 전극 각각은 산화물 반도체층에 전기적으로 연결된다. 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 코플래너 트랜지스터 구조로 배열된다. 또한, 차광 엘리먼트는 외부 광으로부터 산화물 반도체층의 제2 면(예를 들어, 하면 또는 측면)을 보호하도록 배열된다.
차광 엘리먼트는, 예를 들어, 플렉서블 기판과 산화물 반도체층의 제2 면 사이에 배치된 복수의 버퍼층일 수 있다. 복수의 버퍼층이 임계각을 초과하는 입사각을 갖는 광을 차단하도록, 복수의 버퍼층은 광 굴절에 대한 임계각을 정의하는 상이한 굴절률을 갖는다. 차광 엘리먼트는 버퍼층 내에 배치된 차광층(예를 들어, 금속)일 수 있다. 또한, 차광층은 산화물 반도체층의 측면에 접하는 소스 전극 또는 드레인 전극의 부분일 수 있고, 외부 광으로부터 산화물 반도체층의 측면을 보호한다.
본 발명의 다른 실시예에 따른 표시 장치는 기판, 코플래너 구조의 박막 트랜지스터, 및 코플래너 구조의 박막 트랜지스에 동작적으로(operative) 연결된 표시 소자를 포함한다. 코플래너 구조의 박막 트랜지스터는 기판 상에 형성된 산화물 반도체층, 산화물 반도체층 상에 형성된 게이트 전극, 산화물 반도체층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극, 및 외부 광으로부터 산화물 반도체층의 제2 면을 보호하도록 배열된 차광 엘리먼트를 포함한다. 산화물 반도체층의 제1 면은 게이트 전극과 대향하고, 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 코플래너 트랜지스터 구조로 배열된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2c는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 3a 내지 도 3b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 5는 본 발명의 다른 특징이 결합된 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터에서의 광 신뢰성을 설명하기 위한 그래프이다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 장치를 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1a를 참조하면, 박막 트랜지스터(100A)는 플렉서블 기판(110), 버퍼층(120), 액티브층(130), 게이트 절연막(160), 게이트 전극(140), 층간 절연막(170), 소스 전극(151) 및 드레인 전극(152)을 포함한다.
플렉서블 기판(110)은 플렉서블 기판(110) 상에 형성될 수 있는 다양한 엘리먼트들을 지지 및 보호하기 위한 기판이다. 플렉서블 기판(110)은 박막 트랜지스터(100A)의 하부에 위치하는 지지판이다. 플렉서블 기판(110)은 박막 트랜지스터(100A)가 사용되는 다양한 어플리케이션에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 박막 트랜지스터(100A)가 플렉서블 표시 장치와 같이 플렉서블 어플리케이션에 사용되는 경우, 플렉서블 기판(110)은 연성의 절연 물질로 형성될 수 있다. 연성의 절연 물질의 예시는 폴리이미드(PI)를 비롯하여 폴리에테르 이미드(PEI), 폴리에틸렌 테레프탈레이드(PET), 폴리카보네이트(PC), 폴리스타이렌(PS), 스타이렌아크릴나이트릴코폴리머, 실리콘-아크릴 수지이다. 또한, 박막 트랜지스터(100A)가 투명 표시 장치와 같이 높은 투과율을 갖는 어플리케이션에 사용되는 경우, 플렉서블 기판(110)은 연성의 투명성을 갖는 절연 물질로 형성될 수 있다.
플렉서블 기판(110) 상에는 산화물 반도체로 형성된 액티브층(130A)이 형성된다. 액티브층(130A)은 플렉서블 기판(110) 상에 산화물 반도체 물질을 증착한 후, 액티브층(130A)을 형성하고자 하는 크기의 산화물 반도체만을 남기는 방식으로 산화물 반도체 물질을 패터닝하여 형성할 수 있다.
액티브층(130A)의 산화물 반도체로는 다양한 금속 산화물이 사용될 수 있다. 예를 들어, 산화물 반도체의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 산화물 반도체를 형성하는데 사용되는 각각의 재료에 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
박막 트랜지스터(100A)는 액티브층(130A)의 적어도 일부가 중첩하도록 형성된 게이트 전극(140)을 포함한다. 게이트 전극(140)은 도전 물질로 형성된다. 몇몇 실시예에서, 게이트 전극(140)은 금속으로 이루어질 수 있으며, 광을 반사시킬 수 있다. 게이트 전극(140)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 게이트 전극(140)은 다양한 물질로 형성될 수 있다. 또한, 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
박막 트랜지스터(100A)는 소스 전극(151) 및 드레인 전극(152)을 더 포함한다. 소스 전극(151) 및 드레인 전극(152) 각각은 도전 물질로 형성된다. 몇몇 실시예에서, 소스 전극(151) 및 드레인 전극(152)은 금속으로 이루어질 수 있으며, 광을 반사시킬 수 있다. 소스 전극(151) 및 드레인 전극(152) 각각은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 소스 전극(151) 및 드레인 전극(152) 각각은 다양한 물질로 형성될 수 있다. 또한, 소스 전극(151) 및 드레인 전극(152) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
소스 전극(151) 및 드레인 전극(152) 각각은 층간 절연막(170) 및/또는 게이트 절연막(160)에 형성된 컨택홀을 통해 액티브층(130A)의 소스 영역 및 드레인 영역 각각과 전기적으로 연결된다. 상부 채널 영역은 액티브층(130A)의 소스 영역과 드레인 영역 사이에 형성된다. 상부 채널 영역은 게이트 전극(140)과 인접한 액티브층(130A)의 상부에 형성된다.
소스 전극(151), 드레인 전극(152) 및 게이트 전극(140)은 산화물 반도체를 포함하는 액티브층(130A)의 상면을 커버한다. 소스 전극(151), 드레인 전극(152) 및 게이트 전극(140) 각각은 상술한 바와 같이 금속으로 이루어질 수 있으며 광을 반사시킬 수 있으므로, 소스 전극(151), 드레인 전극(152) 및 게이트 전극(140)은 액티브층(130A)으로 입사하는 외부 광으로부터 액티브층(130A)을 보호한다. 특히, 박막 트랜지스터(100A)를 지지하는 기판인 플렉서블 기판(110)으로 사용되는 물질은 일반적으로 투명성을 갖는 물질이므로, 외부 광은 액티브층(130A)의 하부로부터 입사될 수 있다. 또한, 박막 트랜지스터(100A)가 바텀 에미션(bottom emission) 방식의 유기 발광 표시 장치에 적용되는 경우, 유기 발광층으로부터 발광된 광이 박막 트랜지스터(100A)에 도달하기 쉬우므로, 박막 트랜지스터(100A)의 신뢰성이 저하될 수 있다. 또한, 박막 트랜지스터(100A)가 별도의 백라이트 유닛을 사용하는 액정 표시 장치에 적용되는 경우, 백라이트로부터 액티브층(130A)에 입사하는 외부 광에 의해 박막 트랜지스터(100A)의 신뢰성이 저하될 수 있다. 본 명세서에서는 설명의 편의를 위해, 용어 “외부 광”이 광원 또는 광원으로부터의 광의 방향과 무관하게, 액티브층(130A)에 입사하는 임의의 광을 지칭하는데 사용된다.
다양한 절연 물질 및/또는 층이 박막 트랜지스터(100A)의 엘리먼트들을 전기적으로 절연시키는데 사용된다. 액티브층(130A) 상에는 게이트 절연막(160)이 형성되고, 게이트 절연막(160)은 액티브층(130A)과 게이트 전극(140)을 절연시킨다. 게이트 절연막(160)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 게이트 절연막(160)은 다양한 물질로 형성될 수 있다. 게이트 절연막(160)은 액티브층(130A)과 게이트 전극(140)을 절연시키기만 하면 된다. 따라서, 도 1a에 도시된 바와 같이, 게이트 절연막(160)은 액티브층(130A) 상에만 형성된다. 다른 실시예에서, 게이트 절연막(160)은 액티브층(130A)을 포함하는 플렉서블 기판(110) 전면에 걸쳐 형성될 수 있다. 게이트 절연막(160)이 플렉서블 기판(110) 전면에 걸쳐 형성되는 경우, 게이트 절연막(160)은 액티브층(130A)의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있고, 컨택홀은 액티브층(130A)의 소스 영역 및 드레인 영역의 일부 영역을 개구시킬 수 있다.
도 1a에 도시된 바와 같이, 게이트 전극(140)은 게이트 절연막(160)과 실질적으로 동일 넓이로 형성된다. 즉, 서로 접하는 게이트 전극(140)의 면의 넓이와 게이트 절연막(160)의 면의 넓이가 실질적으로 동일하다. 본 명세서에서 2개의 엘리먼트가 “실질적으로 동일한 크기”를 갖는다는 것은, 2개의 엘리먼트의 크기가 완전히 동일한 경우뿐만 아니라, 2개의 엘리먼트가 제조 공정(즉, 제조 공정에 기인한 편차)에 의해 정확하게 동일한 크기를 갖지 않는 것을 의미한다. 예를 들어, 게이트 전극(140) 또는 게이트 절연막(160) 중 하나는 제조 공정 동안의 오버 에칭(over-etching)에 의해 다른 하나보다 조금 클 수 있다. 상술한 경우, 서로 접하는 게이트 전극(140)의 면과 게이트 절연막(160)의 면이 조금 상이한 크기를 갖도록, 게이트 전극(140) 및 게이트 절연막(160)이 테이퍼(taper) 형상을 갖도록 형성될 수 있다.
게이트 전극(140) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 게이트 절연막(160)과 동일한 물질로 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 층간 절연막(170)은 다양한 물질로 형성될 수 있다. 층간 절연막(170)은 플렉서블 기판(110) 전면에 걸쳐 형성되고, 액티브층(130A)의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있으며, 컨택홀은 액티브층(130A)의 소스 영역 및 드레인 영역의 일부 영역을 개구시킬 수 있다.
플렉서블 기판(110) 상에는 버퍼층(120)이 형성된다. 버퍼층(120)은 플렉서블 기판(110)과 액티브층(130A) 사이에 형성된다. 버퍼층(120A)은 플렉서블 기판(110)을 통한 수분 또는 다른 불순물의 침투를 감소시키며, 플렉서블 기판(110) 상부를 평탄화한다. 버퍼층(120A)은 반사 금속층(121) 및 절연층(122)을 포함한다. 절연층(122)을 구성하는 물질은 플렉서블 기판(110)의 종류나 박막 트랜지스터(100A)의 종류에 따라 선택될 수 있다. 예를 들어, 절연층(122)은 박막 트랜지스터(100A)의 구조에 따른 절연층(122)과 액티브층(130A) 사이의 계면 특성에 따라 선택될 수 있다. 도 1a에 도시된 바와 같은 코플래너 구조의 박막 트랜지스터(100A)의 경우, 절연층(122)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 등으로 형성될 수 있다.
버퍼층(120)은 액티브층(130A)을 구성하는 산화물 반도체로 입사하는 외부 광의 진행을 방해하여 산화물 반도체를 보호한다. 반사 금속층(121)은 버퍼층(120)에 배치되고, 절연층(122)에 의해 둘러싸인다. 반사 금속층(121)은 외부 광을 차단하므로, 반사 금속층(121)은 보호층 또는 차광층으로도 지칭될 수 있다. 산화물 반도체에 수직하게 입사하는 외부 광이 반사 금속층(121)에 의해 반사될 수 있는 반면, 일부 다른 각도로 입사하는 광은 산화물 반도체에 도달할 수도 있다. 액티브층(130A)으로 입사하는 외부 광의 차단을 최적화하기 위해, 액티브층(130A)과 반사 금속층(121) 사이의 거리는 약 3㎛ 이하일 수 있다.
박막 트랜지스터(100A)에 바이어스 전압이 인가된 상태에서 액티브층(130A)에 광이 입사되는 경우, 액티브층(130A)에서 전자와 정공의 결합이 끊어지게 되어 채널 영역에 전자가 발생되고, 이에 의해, 산화물 반도체의 동작 특성이 변화된다. 예를 들어, 전자가 채널 영역에 발생하게 되고, 채널 영역에 형성된 전자에 의해 박막 트랜지스터(100A)의 문턱 전압(Vth)이 변동되어 박막 트랜지스터(100A)의 신뢰성에 영향을 주게 된다.
도 1a를 참조하면, 박막 트랜지스터(100A)에서 반사 금속층(121)은 액티브층(130A)과 중첩하도록 배치되고, 반사 금속층(121)이 액티브층(130A)에 완전히 중첩하도록 반사 금속층(121)의 크기는 액티브층(130A)의 크기 이상일 수 있다. 보다 상세하게는, 반사 금속층(121)의 크기는 게이트 전극(140)에 의해 정의되는 채널 영역과 같거나 채널 영역보다 클 수 있다. 따라서, 반사 금속층(121)은 게이트 전극(140), 소스 전극(151) 및 드레인 전극(152)과 함께 외부 광으로부터 액티브층(130A)을 보호할 수 있다. 특히, 반사 금속층(121)은 액티브층(130A)의 하부로부터 입사하는 외부 광을 차단하는 기능을 하여, 액티브층(130A)의 하면을 보호한다.
도 1b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 1a 및 1b에 도시된 엘리먼트들은, 해당 도면 부호에서 영문 알파벳을 제외한 숫자 부분이 동일한 경우 실질적으로 동일하므로 중복 설명을 생략한다.
액티브층(130B)이 버퍼층(120) 전면에 걸쳐 형성되도록, 액티브층(130B)이 버퍼층(120) 상에 형성된다. 액티브층은 버퍼층 상에 산화물 반도체 물질을 증착한 후, 액티브층의 크기에 대응하는 산화물 반도체만을 남기는 방식으로 산화물 반도체 물질을 패터닝하여 형성될 수 있다. 그러나, 산화물 반도체 물질을 패터닝하기 위해서는 추가적인 마스크 공정이 요구되므로, 제조 공정이 복잡해지고 생산 비용이 상승하게 된다. 이에, 본 발명의 다른 실시예에 따른 박막 트랜지스터(100B)에서는 액티브층(130B)이 버퍼층(120)의 전면에 걸쳐 형성되어, 박막 트랜지스터(100B) 제조 시 생산 비용을 저감함과 동시에, 마스크 공정 감소에 따른 공정 단순화, 공정 수율 향상 및 택트 타임(tact time) 개선을 도모할 수 있다.
버퍼층(120)의 반사 금속층(121)은 적어도 게이트 전극(140)의 적어도 일부와 완전히 중첩할 수 있다. 도 1b에 도시된 바와 같이, 반사 금속층(121)은 게이트 전극(140)보다 크도록 형성되고, 게이트 전극(140)에 의해 정의되는 채널 영역과 중첩한다. 그러나, 액티브층(130B)의 채널 영역이 외부 광으로부터 보호되는 한 박막 트랜지스터(100B)의 신뢰성은 유지될 수 있다. 따라서, 반사 금속층(121)의 크기는 채널 영역의 크기뿐만 아니라 반사 금속층(121)과 액티브층(130B) 사이의 수직 거리에 기초하여 정의될 수 있다.
도 2a 내지 도 2c는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
몇몇 실시예에서, 박막 트랜지스터는 외부 광으로부터 산화물 반도체를 보호하기 위해 상이한 굴절률을 갖는 복수의 절연층을 포함한다. 도 2a에 도시된 바와 같이, 버퍼층(220A)은 플렉서블 기판(210)과 액티브층(230) 사이에 순차적으로 배치된 제1 절연층(222A), 반사 금속층(221A), 및 제2 절연층(223A)을 포함한다. 제1 절연층(222A)과 제2 절연층(223A)의 굴절률 차이는 플렉서블 기판(210)의 하부로부터 입사하는 외부 광의 침투를 감소시킴과 함께, 플렉서블 기판(210)의 하부로부터 입사하는 광이 제1 절연층(222A)과 제2 절연층(223A)의 계면에서 반사되게 한다.
도 2a에 도시된 박막 트랜지스터(200A)에서, 반사 금속층(221A)은 반사 금속층(221A)과 액티브층(230)이 중첩하는 영역에서 플렉서블 기판(210)의 하부로부터 입사하는 외부 광으로부터 액티브층(230)을 보호하도록 구성된다. 반사 금속층(221A)과 액티브층(230)이 중첩하지 않는 영역에서, 제1 절연층(222A) 및 제2 절연층(223A)을 포함하는 복수의 버퍼층(220A)은 액티브층(230)을 향하는 각도로 입사되는 외부 광으로부터 액티브층(230)을 보호한다.
굴절률이 높은 매질에서 굴절률이 낮은 매질로 빛이 진행하는 경우, 매질 사이의 경계면에서 임계각보다 큰 입사각으로 입사된 빛은 매질 사이의 경계면을 통과하지 못하고, 전반사가 일어나게 된다. 예를 들어, 제1 절연층(222A)이 굴절률이 1.8인 실리콘 질화막일 수 있고, 제2 절연층(223A)이 굴절률이 1.45인 실리콘 산화막일 수 있다. 따라서, 임계각보다 큰 입사각으로 제1 절연층(222A) 및 제2 절연층(223A)을 통해 진행하는 광은 제1 절연층(222A)과 제2 절연층(223A) 사이의 계면에서의 전반사에 기인하여 버퍼층(220A)을 통과할 수 없다.
상이한 굴절률을 갖는 절연층을 추가하여 버퍼층 내에서의 전반사가 증가될 수 있다.. 절연층의 총 개수 및 절연층의 굴절률 간의 차이에 따라, 박막 트랜지스터의 안정성은 반사 금속층없이도 유지될 수 있다. 도 2b에 도시된 바와 같이, 버퍼층(220B)은 4개의 절연층들의 스택(stack)으로 형성된다. 제1 절연층(222B)과 제3 절연층(224B)은 동일한 굴절률을 갖도록 형성되고, 제2 절연층(223B)과 제4 절연층(225B)은 동일한 굴절률을 갖도록 형성된다. 예를 들어, 제1 절연층(222B)과 제3 절연층(224B)은 굴절률이 1.8인 실리콘 질화막일 수 있고, 제2 절연층(223B)과 제4 절연층(225B)은 굴절률이 1.45인 실리콘 산화막일 수 있다. 절연층을 형성하기 위한 물질 및 절연층의 적층 순서는 상술한 내용에 제한되지 않는다. 즉, 각각의 절연층을 형성하기 위한 물질은 다양한 물질로부터 선택될 수 있고, 외부 광의 전반사가 2개의 인접하는 절연층 사이의 계면에서 보다 많이 발생하도록 절연층이 배열될 수 있다. 예를 들어, 높은 굴절률을 갖는 절연층이 외부 광원에 근접하게 형성되고, 낮은 굴절률을 갖는 절연층이 액티브층(230)에 근접하게 형성되도록, 버퍼층(230)의 절연층은 굴절률의 순서로 플렉서블 기판(210) 상에 배치될 수 있다.
본 발명의 일 실시예에서, 상술한 반사 금속층은 절연층의 스택과 결합되어 사용되어, 버퍼층에 의한 보호를 보다 향상시킬 수 있다. 도 2c를 참조하면, 반사 금속층(221C)은 플렉서블 기판(210) 상에 또는 제1 절연층(222C) 내에 형성되는 것으로 도시되고, 추가 절연층(예를 들어, 제2 절연층(223C), 제3 절연층(224C) 및 제4 절연층(225C)이 반사 금속층(221C) 및 제1 절연층(222C) 상에 배치된다. 상술한 바와 같이, 액티브층(230)에 도달하는 광의 양은 반사 금속층(221C)과 액티브층(230) 사이의 거리에 기초하여 변할 수 있다. 유사하게, 액티브층(230)의 채널 영역의 크기, 광원으로부터 입사되는 입사각 및/또는 절연층들 사이의 굴절률 차이를 포함하는 다양한 요인들을 고려하여, 반사 금속층(221C)은 다른 절연층 상에 또는 다른 절연층 내에 배치될 수 있고, 액티브층(230)에 더 근접하게 또는 더 멀리 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 3a의 플렉서블 기판(310), 액티브층(330), 게이트 절연막(360), 및 게이트 전극(340)은 도 1a의 플렉서블 기판(110), 액티브층(130A), 게이트 절연막(160), 및 게이트 전극(140)과 실질적으로 동일하다.
층간 절연막(370)은 게이트 전극(340) 상에는 층간 절연막(370)이 형성된다. 층간 절연막(370)은 게이트 절연막(360)과 동일한 물질로 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 층간 절연막(370)은 플렉서블 기판(310) 전면에 걸쳐 형성될 수 있고, 액티브층(330)의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있다. 도 3a를 참조하면, 컨택홀은 액티브층(330)의 측면의 적어도 일부 영역을 개구시키도록 형성될 수 있다. 추가적으로, 컨택홀은 액티브층(330)의 상면의 적어도 일부 영역을 개구시킬 수 있다. 층간 절연막(370)의 컨택홀이 액티브층(330)의 측면의 적어도 일부 영역 및 액티브층(330)의 상면의 적어도 일부 영역을 개구시킨다는 것을 제외하면, 층간 절연막(370)은 도 1a의 층간 절연막(170)과 실질적으로 동일하다.
층간 절연막(370) 상에는 소스 전극(351) 및 드레인 전극(352)이 형성된다. 소스 전극(351) 및 드레인 전극(352) 각각은 층간 절연막(370) 및/또는 게이트 절연막(360)에 형성된 컨택홀을 통해 액티브층(330)의 소스 영역 및 드레인 영역 각각과 전기적으로 연결될 수 있다. 따라서, 소스 전극(351) 및 드레인 전극(352)은 컨택홀을 통해 액티브층(330)의 측면의 적어도 일부 영역에 접하고, 추가적으로 액티브층(330)의 상면의 적어도 일부 영역에 접한다. 상술한 설정에서, 액티브층(330)과 소스 전극(351) 사이의 접촉 면적 및 액티브층(330)과 드레인 전극(352) 사이의 접촉 면적이 증가하여, 액티브층(330)과 소스 전극(351) 사이의 저항 및 액티브층(330)과 드레인 전극(352) 사이의 저항을 낮출 수 있다. 추가적으로, 상술한 구성에 따라, 소스 전극(351) 및 드레인 전극(352)은 액티브층(330)의 측면 및 상면으로 입사하는 외부 광으로부터 액티브층(330)을 보호하는데 이용될 수 있다. 소스 전극(351) 및 드레인 전극(352)이 액티브층(330)의 측면에 더 접한다는 것을 제외하면, 소스 전극(351) 및 드레인 전극(352)은 도 1a의 소스 전극(131) 및 드레인 전극(132)과 실질적으로 동일하므로 중복 설명을 생략한다.
도 3b는 도 3a의 박막 트랜지스터(300A)가 변형된 박막 트랜지스티(300B)의 단면도이다. 즉, 반사 금속층(321) 및 절연층(322)을 포함하는 버퍼층(320)이 플렉서블 기판(310)과 액티브층(330) 사이에 배치된다. 따라서, 상술한 구성에 따라, 반사 금속층(321)은 액티브층(330)의 하면으로 입사하는 외부 광으로부터 액티브층(330)을 추가적으로 보호하는데 이용될 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 4는 도 3a의 박막 트랜지스터(300A)가 변형된 박막 트랜지스터(400A)를 도시한다. 즉, 층간 절연막(470) 및/또는 게이트 절연막(460)에 형성된 컨택홀은 도 3a의 컨택홀과 상이한 구성을 갖는다. 액티브층(430)의 측면만이 개구되도록, 컨택홀은 액티브층(430)을 향해 경사진다(즉, 플렉서블 기판(410)을 향해 경사지고, 플렉서블 기판(410)에 수직하지 않는다). 상술한 경사진 컨택홀을 사용하여, 액티브층(430), 게이트 절연막(460) 및 게이트 전극(440)의 제조 공정이 단순화될 수 있다. 예를 들어, 도 3a의 박막 트랜지스터(300A)의 제조 시 사용되는 마스크의 개수와 비교하여, 박막 트랜지스터(400A) 제조 시 사용되는 마스크의 개수를 감소시킬 수 있다.
따라서, 상술한 구성에 따라, 경사진 컨택홀에 형성된 소스 전극(451) 및 드레인 전극(452)은 액티브층(430)의 측면으로 입사하는 외부 광으로부터 액티브층(430)을 보호하는데 이용될 수 있다. 따라서, 컨택홀의 형상에 따라, 게이트 전극(440)은 액티브층(430)과 실질적으로 동일한 크기이다.
도 4b는 도 4a의 박막 트랜지스터(400A)가 변형된 박막 트랜지스터(400B)의 단면도이다. 즉, 반사 금속층(421) 및 절연층(422)을 포함하는 버퍼층(420)이 플렉서블 기판(410)과 액티브층(430) 사이에 배치된다. 따라서, 상술한 구성에 따라, 반사 금속층(421)은 액티브층(430)의 하면으로 입사하는 외부 광으로부터 액티브층(430)을 추가적으로 보호하기 위해 이용될 수 있다.
도 5는 본 발명의 다른 특징이 결합된 박막 트랜지스터의 단면도이다. 박막 트랜지스터(500)는 광으로부터 액티브층(530)의 하면 및 측면을 보호하기 위한 다양한 차광 엘리먼트(예를 들어, 버퍼층(520), 반사 금속층(521), 소스 전극(551), 드레인 전극(552))를 포함한다. 즉, 박막 트랜지스터(500)는 반사 금속층(521)을 포함하는 버퍼층(520)을 포함하고, 박막 트랜지스터(500)의 안정성을 유지하기 위해 액티브층(530)의 측면을 커버하는 소스 전극(551) 및 드레인 전극(552)도 포함한다. 반사 금속층(521)은 외부 광으로부터 액티브층(531)의 하면을 보호한다. 절연층(522, 533, 524, 525)의 스택은 서로 상이한 굴절률을 가지므로, 임계각보다 큰 입사각으로 액티브층(530)에 입사하는 광을 반사한다. 소스 전극(551) 및 드레인 전극(552)은 측면으로 입사하는 외부 광으로부터 액티브층(530)을 보호한다. 상술한 바와 같은 다양한 차광 엘리먼트들의 사용은 외부 광에 대한 보호를 강화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터에서의 광 신뢰성을 설명하기 위한 그래프이다. 특히, 도 6의 그래프는 박막 트랜지스터의 광 노출 시간과 문턱 전압의 변화량 사이의 관계를 나타낸다. 점선은 본 명세서에 설명된 버퍼층을 사용하지 않는 경우의 박막 트랜지스터의 문턱 전압의 변화량을 나타낸다. 실선은 상이한 굴절률을 갖는 복수의 절연층을 포함하는 버퍼층을 사용하는 경우의 박막 트랜지스터의 문턱 전압의 변화량을 나타낸다. 그래프에 표시된 바와 같이, 소정의 시간 동안의 박막 트랜지스터의 문턱 전압의 감소는 절연층을 갖지 않는 박막 트랜지스터에 비해 복수의 절연층을 이용하는 박막 트랜지스터에서 상당히 낮다. 도 6을 참조하면, 복수의 절연층이 사용된 경우 6시간의 광 노출 시간에서 문턱 전압의 변화는 -6.00V이다. 반면에, 복수의 절연층이 사용되지 않은 경우, 시간의 광 노출 시간에서 문턱 전압의 변화는 -8.00V이다. 따라서, 상술한 문턱 전압의 변화의 차이로부터, 버퍼층이 복수의 절연층으로 형성되지 않는 경우에 비해, 버퍼층이 복수의 절연층으로 형성된 경우 NBITS(negative bias illumination thermal stress)가 약 25% 정도 향상된다. 반사 금속층이 추가적으로 사용되는 경우, NBITS가 보다 향상될 수 있다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다. 도 7a 및 도 7b의 플렉서블 기판(710), 버퍼층(720), 액티브층(730), 게이트 절연막(760), 게이트 전극(740), 층간 절연막(770), 소스 전극(751) 및 드레인 전극(752)은 도 1a의 플렉서블 기판(110), 버퍼층(120), 액티브층(130A), 게이트 절연막(160), 게이트 전극(140), 층간 절연막(170), 소스 전극(151) 및 드레인 전극(152)과 실질적으로 동일하다.
반사 금속층(721)은 액티브층(730)의 하부에 추가적인 채널 영역을 제공한다. 추가적인 채널 영역을 제공하기 위해, 버퍼층(720)에 포함된 반사 금속층(721)이 게이트 전극(740)에 전기적으로 연결된다. 상술한 구조는 듀얼 게이트 구조로 지칭될 수 있다.
따라서, 게이트 전극(740) 및 반사 금속층(721)이 공동으로 구동 가능한 경우, 게이트 전극(740) 및 반사 금속층(721)에 동일한 전압이 인가될 수 있다. 보다 상세하게는, 게이트 전극(740) 및 반사 금속층(721)에 전압이 인가되면, 액티브층(730)과 게이트 절연막(760)과의 계면 부근에 전하가 축적되어 상부 채널 영역(731)이 형성되고, 액티브층(730)과 버퍼층(720)의 절연층(722)과의 계면 부근에 전하가 축적되어 하부 채널 영역(732)이 형성된다. 하부 채널 영역(732)를 형성하기 위해 반사 금속층(721)을 형성하는 경우, 반사 금속층(721)과 액티브층(730)은 하부 채널 영역(732)이 형성될 수 있을 정도의 거리만큼 이격되어 형성될 수 있다. 예를 들어, 반사 금속층(721)과 액티브층(730) 사이의 거리는 500Å 내지 2000Å 일 수 있다. 반사 금속층(721)이 듀얼 게이트 구조에서의 하부 채널 영역(732)을 제공하지 않고, 오직 차광의 목적으로만 사용되는 경우, 반사 금속층(721)과 액티브층(730) 사이의 거리는 상술한 거리보다 클 수도 있다(예를 들어, 3㎛).
듀얼 게이트 구조를 가지는 박막 트랜지스터(700A)에서 전하가 이동할 수 있는 영역은 단일 게이트 구조를 가지는 박막 트랜지스터에서 전하가 이동할 수 있는 영역에 비해 크므로, 박막 트랜지스터(700A)의 채널 저항, 즉, 액티브층(730)과 소스 전극(751) 및 드레인 전극(752) 사이의 저항이 감소될 수 있다. 또한, 액티브층(730)의 양면에 상부 채널 영역(731) 및 하부 채널 영역(732)이 각각 형성되기 때문에, 박막 트랜지스터(200)의 이동도, 오프-전류(Ioff) 특성 및 온-전류(Ion) 특성이 향상된다. 또한, 반사 금속층(721)이 게이트 전극(740)과 독립적으로 구동 가능하도록 구성된 경우(즉, 게이트 전극(740)과 별개로 구성된 경우), 바이어스 전압의 크기를 조절하여 박막 트랜지스터(700A)의 문턱 전압이 원하는 레벨로 용이하게 조절될 수 있다.
도 7b를 참조하면, 게이트 전극(740)은 박막 트랜지스터(700B)를 제어하기 위한 다양한 신호를 수신하기 위한 패드부에 전기적으로 연결된 게이트 배선(741)으로부터 분지된다. 반사 금속층(721)은 버퍼층(720) 및/또는 층간 절연막(770)에 형성된 컨택홀을 통해 게이트 배선(741)의 적어도 일부 영역에 전기적으로 연결된다.
본 발명의 다양한 실시예에 따른 박막 트랜지스터는 다양한 어플리케이션에서 사용될 수 있다. 예를 들어, 박막 트랜지스터는 박막 트랜지스터에 동작적으로 연결되고 박막 트랜지스터에 의해 제어되는 상이한 종류의 표시 소자를 갖는 다양한 표시 장치에서 사용될 수 있다. 표시 장치의 예로서, 유기 발광 표시 장치, 액정 표시 장치 및 전기 영동 표시 장치(EPD)가 사용될 수 있다. 유기 발광 표시 장치에서, 각각의 서브 화소는 통상적으로 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다. 스위칭 트랜지스터는 화소 영역 또는 서브 화소 영역에 형성된 유기 발광층을 제어하는 구동 트랜지스터로 데이터 신호를 전달한다. 유기 발광 표시 장치는 유기 발광 표시 장치의 비정상적인 구동을 방지하는 보상 회로용 박막 트랜지스터를 더 포함할 수 있다.
유기 발광 표시 장치의 박막 트랜지스터들은 본 명세서에서 설명된 예시적인 박막 트랜지스터들 중 임의의 하나일 수 있다. 또한, 액정 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립적으로 구동하는 복수의 박막 트랜지스터를 포함하며, 액정 표시 장치에서 사용되는 복수의 박막 트랜지스터 또한 본 명세서에서 설명된 예시적인 박막 트랜지스터들 중 임의의 하나일 수 있다. 전기 영동 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극 및 광학 매체층을 포함한다. 광학 매체층은 상부 기판과 하부 기판 사이에 배치되고, 유체 및 유체에 분산된 유색 대전 입자를 포함한다. 전기 영동 표시 장치는 복수의 화소 영역을 독립적으로 구동하는 복수의 박막 트랜지스터를 포함한다. 본 명세서 설명된 박막 트랜지스터를 사용하는 경우, 유기 발광 표시 장치, 액정 표시 장치 또는 전기 영동 표시 장치의 동작 안정성 및 성능이 향상될 수 있다.
상술한 표시 장치들은 투명 표시 장치로 구현될 수 있다. 표시 장치 뒤의 물체가 시인 가능하기 위해, 외부 광은 표시 장치를 통해 어느 정도는 시인될 수 있어야 하므로, 외부 광은 산화물 반도체를 사용하는 박막 트랜지스터의 안정성을 저하시킬 수 있다. 본 명세서에서 설명된 박막 트랜지스터는 표시 장치의 동작 안정성을 유지하기 위해 투명 표시 장치에 적용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 장치를 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 플렉서블 기판(810)에 형성되고 도 1a의 박막 트랜지스터(100A)와 실질적으로 동일한 박막 트랜지스터(800)가, 제조 공정 동안 플렉서블 기판(810)의 지지 및 보호를 위한 임시 기판인 지지 기판(815)에 의해 지지될 수 있다. 지지 기판(815)은 최종적으로 제거 또는 릴리즈(release)될 필요가 있다. 제거 또는 릴리즈 공정 동안, 액티브층(830)에는 외부 광이 조사될 수 있다. 그러나, 반사 금속층(821) 및/또는 상술한 본 발명의 다양한 실시예들에 따른 하나 이상의 절연층 때문에, 액티브층(830)은 제거 또는 릴리즈 공정 동안 외부 광으로부터 보호된다.
이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 다양한 특징들에 대해 설명한다.
본 발명의 다른 특징에 따르면, 산화물 반도체층의 제2 면은 산화물 반도체층의 제1 면의 반대편이고, 차광 엘리먼트는 산화물 반도체층의 제2 면을 외부 광으로부터 보호하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 플렉서블 기판과 산화물 반도체층의 제2 면 사이에 배치된 적어도 하나의 버퍼층을 더 포함하고, 차광 엘리먼트는 적어도 하나의 버퍼층 내에 배치된 차광층인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광층은 산화물 반도체층과 완전히 중첩하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광층은 산화물 반도체층의 채널 영역과 완전히 중첩하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광층과 산화물 반도체층의 제2 면 사이의 거리는 3㎛ 이하인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광층은 다른 게이트 전극으로 구성된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광층과 산화물 반도체층의 제2 면 사이의 거리는 500Å 내지 2000Å인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 전극 및 다른 게이트 전극으로 구성된 차광층은 공동으로 구동 가능한 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 게이트 전극은 다른 게이트 전극으로 구성된 차광층과 별개로 구동 가능한 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광 엘리먼트는 제1 층 및 제1 층에 인접한 제2 층을 포함하는 복수의 층을 포함하고, 제1 층 및 제2 층은 광 굴절에 대한 임계각을 정의하는 상이한 굴절률을 갖고, 제1 층 및 제2 층은 임계각보다 큰 입사각을 갖는 외부 광의 부분으로부터 산화물 반도체층의 제2 면을 보호하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 제1 층은 제1 굴절률을 갖고, 제2 층은 제1 굴절률보다 작은 제2 굴절률을 갖고, 제2 층은 제1 층보다 산화물 반도체층에 근접하게 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 복수의 층은 제2 굴절률보다 작은 제3 굴절률을 갖는 제3 층을 포함하고, 제3 층은 제2 층에 인접하고, 제2 층보다 산화물 반도체층에 근접하게 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 복수의 층은 제1 굴절률과 실질적으로 동일한 제3 굴절률을 갖는 제3 층을 포함하고, 제3 층은 제2 층에 인접하고, 제2 층보다 산화물 반도체층에 근접하게 배치된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체층의 제2 면은 산화물 반도체층의 측면이고, 차광 엘리먼트는 외부 광으로부터 산화물 반도체층의 측면을 보호하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 차광 엘리먼트는 산화물 반도체층의 측면을 커버하는 드레인 전극 및 소스 전극 중 적어도 하나의 부분을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 드레인 전극 및 소스 전극 중 적어도 하나는 산화물 반도체층의 제1 면과 접하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 드레인 전극 및 소스 전극 중 적어도 하나는 산화물 반도체층을 향해 경사진 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 드레인 전극 및 소스 전극 중 적어도 하나는 산화물 반도체층의 제1 면과 접하지 않는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 산화물 반도체층의 크기는 게이트 전극의 크기와 실질적으로 동일한 것을 특징으로 한다.
이하에서는 본 발명의 다른 실시예에 따른 표시 장치의 다양한 특징들에 대해 설명한다.
본 발명의 다른 특징에 따르면, 표시 소자는 애노드, 캐소드 및 애노드와 캐소드 사이에 개재된 유기 발광층을 포함하고, 애노드는 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 소자는 화소 전극, 공통 전극 및 액정층을 포함하고, 화소 전극은 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 표시 소자는 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 개재된 광학 매체층을 포함하고, 광학 매체층은 유체 및 유체에 분산된 유색 대전 입자를 포함하고, 제1 전극 및 제2 전극 중 적어도 하나는 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110, 210, 310, 410, 510, 710, 810: 플렉서블 기판
815: 지지 기판
120, 220A, 220B, 220C, 320, 420, 520, 720, 820: 버퍼층
121, 221A, 321, 421, 721, 821: 반사 금속층
122, 322, 722, 822: 절연층
222A, 222B, 222C, 522: 제1 절연층
223A, 223B, 223C, 523: 제2 절연층
224B, 224C, 524: 제3 절연층
225B, 225C, 525: 제4 절연층
130A, 130B, 230, 330, 430, 530, 730, 830: 액티브층
731: 상부 채널 영역
732: 하부 채널 영역
140, 240, 340, 440, 540, 740, 840: 게이트 전극
741: 게이트 배선
151, 251, 351, 451, 551, 751, 851: 소스 전극
152, 252, 352, 452, 552, 752, 852: 드레인 전극
160, 260, 360, 460, 560, 760, 860: 게이트 절연막
170, 270, 370, 470, 570, 770, 870: 층간 절연막
100A, 100B, 200A, 200B, 200C, 300A, 300B, 400A, 400B, 500, 600A, 600B: 박막 트랜지스터

Claims (25)

  1. 삭제
  2. 플렉서블 기판 상에 형성된 산화물 반도체층;
    상기 산화물 반도체층 상에 형성된 게이트 전극으로서, 상기 산화물 반도체층의 제1 면은 상기 게이트 전극과 대향하는, 상기 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 산화물 반도체층의 제1 측면을 노출시키는 제1 컨택홀 및 상기 산화물 반도체층의 제2 측면을 노출시키는 제2 컨택홀을 포함하는 층간 절연막;
    상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 산화물 반도체층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극으로서, 상기 산화물 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 코플래너(coplanar) 트랜지스터 구조로 배열된, 상기 소스 전극 및 상기 드레인 전극; 및
    외부 광으로부터 상기 산화물 반도체층을 보호하도록 배열된 차광 엘리먼트를 포함하고,
    상기 제1 컨택홀은 상기 층간 절연막의 상면으로부터 상기 산화물 반도체층의 상기 제1 측면을 향하여 경사진 홀이고, 상기 제2 컨택홀은 상기 층간 절연막의 상면으로부터 상기 산화물 반도체층의 상기 제2 측면을 향하여 경사진 홀이며,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체층의 상기 제1 측면 및 상기 제2 측면만을 접촉하도록 배치되는 것을 특징으로 하는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 산화물 반도체층은 상기 제1 면의 반대편의 제3 면을 포함하고,
    상기 차광 엘리먼트는 상기 산화물 반도체층의 상기 제3 면을 외부 광으로부터 보호하는 것을 특징으로 하는, 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 플렉서블 기판과 상기 산화물 반도체층의 상기 제3 면 사이에 배치된 적어도 하나의 버퍼층을 더 포함하고,
    상기 차광 엘리먼트는 상기 적어도 하나의 버퍼층 내에 배치된 차광층인 것을 특징으로 하는, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 차광층은 상기 산화물 반도체층과 완전히 중첩하거나 상기 산화물 반도체층의 채널 영역과 완전히 중첩하는 것을 특징으로 하는, 박막 트랜지스터.
  6. 삭제
  7. 삭제
  8. 제4항에 있어서,
    상기 차광층은 다른 게이트 전극으로 구성된 것을 특징으로 하는, 박막 트랜지스터.
  9. 삭제
  10. 제8항에 있어서,
    상기 게이트 전극 및 상기 다른 게이트 전극으로 구성된 상기 차광층은 공동으로 구동 가능한 것을 특징으로 하는, 박막 트랜지스터.
  11. 제8항에 있어서,
    상기 게이트 전극은 상기 다른 게이트 전극으로 구성된 상기 차광층과 별개로 구동 가능한 것을 특징으로 하는, 박막 트랜지스터.
  12. 제3항에 있어서,
    상기 차광 엘리먼트는 제1 층 및 상기 제1 층에 인접한 제2 층을 포함하는 복수의 층을 포함하고,
    상기 제1 층 및 상기 제2 층은 광 굴절에 대한 임계각을 정의하는 상이한 굴절률을 갖고,
    상기 제1 층 및 상기 제2 층은 상기 임계각보다 큰 입사각을 갖는 상기 외부 광의 부분으로부터 상기 산화물 반도체층의 상기 제3 면을 보호하는 것을 특징으로 하는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 제1 층은 제1 굴절률을 갖고,
    상기 제2 층은 상기 제1 굴절률보다 작은 제2 굴절률을 갖고,
    상기 제2 층은 상기 제1 층보다 상기 산화물 반도체층에 근접하게 배치된 것을 특징으로 하는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 복수의 층은 상기 제2 굴절률보다 작은 제3 굴절률을 갖는 제3 층을 포함하고,
    상기 제3 층은 상기 제2 층에 인접하고, 상기 제2 층보다 상기 산화물 반도체층에 근접하게 배치된 것을 특징으로 하는, 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 복수의 층은 상기 제1 굴절률과 동일한 제3 굴절률을 갖는 제3 층을 포함하고,
    상기 제3 층은 상기 제2 층에 인접하고, 상기 제2 층보다 상기 산화물 반도체층에 근접하게 배치된 것을 특징으로 하는, 박막 트랜지스터.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제2항에 있어서,
    상기 드레인 전극 및 상기 소스 전극 중 적어도 하나는 상기 산화물 반도체층을 향해 경사진 것을 특징으로 하는, 박막 트랜지스터.
  20. 삭제
  21. 제2항에 있어서,
    상기 산화물 반도체층의 크기는 상기 게이트 전극의 크기와 동일한 것을 특징으로 하는, 박막 트랜지스터.
  22. 플렉서블 기판;
    코플래너(coplanar) 구조의 박막 트랜지스터; 및
    상기 코플래너 구조의 박막 트랜지스터와 동작적으로(operatively) 연결된 표시 소자를 포함하고,
    상기 코플래너 구조의 박막 트랜지스터는,
    상기 플렉서블 기판 상에 형성된 산화물 반도체층;
    상기 산화물 반도체층 상에 형성된 게이트 전극으로서, 상기 산화물 반도체층의 제1 면은 상기 게이트 전극과 대향하는, 상기 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 산화물 반도체층의 제1 측면을 노출시키는 제1 컨택홀 및 상기 산화물 반도체층의 제2 측면을 노출시키는 제2 컨택홀을 포함하는 층간 절연막;
    상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 산화물 반도체층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극으로서, 상기 산화물 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 코플래너 트랜지스터 구조로 배열된, 상기 소스 전극 및 상기 드레인 전극; 및
    외부 광으로부터 상기 산화물 반도체층을 보호하도록 배열된 차광 엘리먼트를 포함하고,
    상기 제1 컨택홀은 상기 층간 절연막의 상면으로부터 상기 산화물 반도체층의 상기 제1 측면을 향하여 경사진 홀이고, 상기 제2 컨택홀은 상기 층간 절연막의 상면으로부터 상기 산화물 반도체층의 상기 제2 측면을 향하여 경사진 홀이며,
    상기 소스 전극 및 상기 드레인 전극 각각은 상기 산화물 반도체층의 상기 제1 측면 및 상기 제2 측면만을 접촉하도록 배치되는 것을 특징으로 하는, 표시 장치.
  23. 제22항에 있어서,
    상기 표시 소자는 애노드, 캐소드 및 상기 애노드와 상기 캐소드 사이에 개재된 유기 발광층을 포함하고,
    상기 애노드는 상기 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 하는, 표시 장치.
  24. 제22항에 있어서,
    상기 표시 소자는 화소 전극, 공통 전극 및 액정층을 포함하고,
    상기 화소 전극은 상기 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 하는, 표시 장치.
  25. 제22항에 있어서,
    상기 표시 소자는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 개재된 광학 매체층을 포함하고,
    상기 광학 매체층은 유체 및 상기 유체에 분산된 유색 대전 입자를 포함하고,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 코플래너 구조의 박막 트랜지스터에 전기적으로 연결된 것을 특징으로 하는, 표시 장치.
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