KR101949225B1 - 박막 트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

박막 트랜지스터는 베이스 기판 상에 제공된 게이트 전극, 상기 게이트 전극 상에 제공된 제1 절연막, 상기 제1 절연막 상에 제공되며, 상기 베이스 기판의 상면과 평행한 상면부와, 상기 상면부에 연결된 측면부를 갖는 반도체층, 상기 반도체층 상에 제공되는 소스 전극, 및 상기 소스 전극으로부터 이격되며 상기 측면부에만 접촉하는 드레인 전극을 포함한다. 표시 장치는 표시 소자와, 상기 표시 소자를 구동하는 박막 트랜지스터를 포함한다.

Description

박막 트랜지스터 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 표시 장치에 관한 것으로, 상세하게는 보텀 게이트형 박막 트랜지스터와 이를 포함하는 표시 장치에 관한 것이다.
박막 트랜지스터는 액정 표시 장치 또는 유기 발광 표시 장치 등과 같은 평판 표시 장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 이동도(mobility) 또는 누설전류 등은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 재질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 표시장치의 경우, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘층이다. 비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다.
삭제
본 발명은 외부광의 존재 하에서도 안정적으로 구동되는 박막 트랜지스터를 제공하기 위한 것이다.
본 발명은 또한 안정적으로 구동되는 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 베이스 기판 상에 제공된 게이트 전극, 상기 게이트 전극 상에 제공된 제1 절연막, 상기 제1 절연막 상에 제공되며, 상기 베이스 기판의 상면과 평행한 제1 상면부와, 상기 제1 상면부에 연결된 제1 측면부를 갖는 반도체층, 상기 반도체층 상에 제공되는 소스 전극, 및 상기 제1 절연막 상에 제공되며, 상기 베이스 기판의 상면과 평행한 제2 상면부와, 상기 제2 상면부에 연결된 제2 측면부를 갖는 드레인 전극을 포함한다. 상기 제1 측면부와 상기 제2 측면부는 서로 접촉한다.
상기 소스 전극과 상기 제1 절연막 사이에는 상기 반도체층이 개재되고, 상기 드레인 전극은 상기 제1 절연막의 상면에 직접 접촉한다. 평면상에서 볼 때, 상기 게이트 전극과 상기 소스 전극이 중첩하는 면적은 상기 게이트 전극과 상기 드레인 전극이 중첩하는 면적보다 크다.
상기 소스 전극과 상기 드레인 전극 사이에는 상기 반도체층의 상면을 커버하는 식각 방지층이 더 제공될 수 있다.
상기 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 소자, 및 상기 표시 소자에 구동 신호를 제공하는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함한다.
상기 표시 소자는 상기 박막 트랜지스터에 연결된 제1 전극, 상기 제1 전극과 함께 전계를 형성하는 제2 전극, 및 상기 전계에 의해 구동되는 액정층을 포함한다.
상기 표시 장치는 상기 액정층을 사이에 두고 상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함할 수 있다. 상기 제1 전극은 상기 제1 베이스 기판 상에 제공되고, 상기 제2 전극은 상기 제2 베이스 기판 상에 제공될 수 있으며, 또는 상기 제1 전극 및 상기 제2 전극은 서로 절연되어 상기 제1 베이스 기판 상에 제공될 수 있다.
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본 발명의 일 실시예들에 따른 박막 트랜지스터에서는 문턱 전압의 네거티브 쉬프트 현상이 감소된다.
본 발명의 일 실시예에 따른 표시 장치는 본 발명의 일 실시예에 따른 박막 트랜지스터를 채용함으로써 안정적인 구동이 가능하다. 또한, 본 발명의 일 실시예에 따른 표시 장치에서는 휘도 및 선명도가 증가한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 4는 기존의 박막 트랜지스터 및 본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 게이트 전압(Vgs)에 따른 드레인 전극과 소스 전극 사이의 전류(Ids)를 도시한 그래프이다.
도 5는 기존의 박막 트랜지스터와 본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 채널부의 깊이에 따른 에너지 레벨을 도시한 그래프이다.
도 6는 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 회로도이다.
도 7a는 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 평면도이다.
도 7b는 도 7a의 I-I'선에 따른 단면도이다.
도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다.
도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a의 I-I'선에 따른 단면도를 각각 나타낸 것이다.
도 13a는 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 13b는 도 13a의 II-II'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극이 채널부 하부에 형성되는 보텀 게이트 구조 박막 트랜지스터이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 베이스 기판(BS) 상에 제공된다. 상기 베이스 기판(BS)은 실리콘 기판, 유리 기판, 플라스틱 기판 등으로 이루어질 수 있다. 상기 베이스 기판(BS)은 투명 또는 불투명할 수 있다.
상기 게이트 전극(GE)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 게이트 전극(GE)은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 상기 게이트 전극(GE)은 단일층 또는 다중층으로 형성될 수 있다.
상기 베이스 기판(BS) 상에는 상기 게이트 전극(GE)을 커버하는 절연막(INS)이 제공된다. 상기 절연막(INS)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 예컨대, 실리콘 산화물이나 실리콘 질화물로 이루어질 수 있다.
상기 반도체층(SM)은 상기 절연막(INS) 상에 박막의 형태로 제공된다. 상기 반도체층(SM)은 상기 게이트 전극(GE)의 상부에 제공될 수 있으며, 평면상에서 볼 때 상기 게이트 전극(GE)의 적어도 일부와 중첩하여 형성된다. 상기 반도체층(SM)은 상기 절연막(INS)의 상면과 평행한 제1 상면부(SMU)와 상기 제1 상면부(SMU)와 상기 절연막(INS)을 잇는 제1 측면부(SMS)를 포함한다. 상기 제1 상면부(SMU)는 상기 베이스 기판(BS)의 상면과도 평행하며, 상기 제1 측면부(SMS)는 상기 절연막(INS)의 상면에 대해 수직하게 제공되거나, 또는 경사지게 제공된다.
상기 반도체층(SM)은 산화물 반도체로 이루어진다. 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 상기 반도체층(SM)은 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SM)의 상기 제1 상면부(SMU)의 적어도 일부를 커버하도록 상기 제1 상면부(SMU) 상에 직접 제공된다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되도록 상기 절연막(INS) 상에 제공된다. 상기 드레인 전극(DE)은 상기 절연막(INS)의 상면과 평행한 제2 상면부(DEU)와 상기 제2 상면부(DEU)와 상기 절연막(INS)을 잇는 제2 측면부(DES)를 포함한다. 상기 제2 상면부(DEU)는 상기 베이스 기판(BS)의 상면과도 평행하며, 상기 제2 측면부(DES)는 상기 절연막(INS)의 상면에 대해 수직하게 제공되거나, 또는 경사지게 제공된다.
상기 반도체층(SM)의 상기 제1 측면부(SMS)와 상기 드레인 전극(DE)의 상기 제2 측면부(DES)는 서로 접촉한다. 상기 드레인 전극(DE)은 상기 반도체층(SM)의 제1 상면부(SMU)에는 제공되지 않는다. 즉, 평면 상에서 볼 때, 상기 소스 전극(SE)은 상기 반도체층(SM)의 일부와 중첩하나, 상기 드레인 전극(DE)은 상기 반도체층(SM)의 일부와 중첩하지 않거나 매우 좁은 영역에서 중첩한다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 상기 반도체층(SM)은 상기 게이트 전극(GE)에 게이트 온 신호가 인가될 때 전도 채널이 형성되는 채널부에 해당된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 단일층 또는 다중층으로 형성될 수 있다.
상기 소스 전극(SE)의 적어도 일부는 상기 반도체층(SM) 상에 형성되나, 상기 드레인 전극(DE)은 상기 절연막(INS) 상에 형성되기 때문에, 상기 베이스 기판(BS)의 상면으로부터의 상기 소스 전극(SE)의 상면까지의 거리는 상기 베이스 기판(BS)의 상면으로부터 상기 드레인 전극(DE)의 상면까지의 거리보다 크다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다. 도 2a 내지 2c를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
도 2a를 참조하면, 베이스 기판(BS) 상에 게이트 전극(GE)이 형성된다.
상기 게이트 전극(GE)은 상기 베이스 기판(BS) 상에 도전성 물질을 증착하는 등의 방법으로 도전층을 형성하고, 상기 도전성 물질층을 포토리소그래피 등의 공정으로 패터닝하여 형성될 수 있다. 상기 도전성 물질은, 예컨대, 단일 종 또는 여러 종 이상의 금속, 또는 이들의 합금일 수 있다. 또한, 상기 게이트 전극(GE)은 상기 도전성 물질을 이용하여 단일층 또는 다중층으로 형성될 수 있다.
도 2b를 참조하면, 상기 베이스 기판(BS) 상에 상기 게이트 전극(GE)을 커버하는 제1 절연막(INS1)과 반도체층(SM)이 형성된다.
상기 절연막(INS)은 상기 베이스 기판(BS)의 전면에 절연 물질을 증착하여 형성할 수 있다.
상기 반도체층(SM)은 산화물 반도체로 이루어진다. 상기 산화물 반도체층(SM)은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중에서 적어도 한 종의 원소를 포함하는 산화물일 수 있다. 상기 반도체층(SM)은 상기 산화물층을 상기 절연막(INS) 상에 증착 등의 방식으로 전면적으로 형성한 다음, 포토리소그래피 공정으로 상기 산화물층을 패터닝함으로써 형성할 수 있다.
도 2c를 참조하면, 상기 반도체층(SM)이 형성된 상기 베이스 기판(BS) 상에 소스 전극(SE)과 드레인 전극(DE)이 형성된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)은 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 베이스 기판(BS)의 전면에 금속층을 형성하고 하나의 마스크를 이용한 포토리소그래피 공정으로 상기 금속층을 패터닝함으로써 형성될 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다. 여기서, 상기 드레인 전극(DE)의 가장자리 중 상기 소스 전극(SE)과 마주보는 가장자리는 상기 반도체층(SM)의 상면부(SMU)에는 접촉하지 않도록 측부에만 접촉하도록 패터닝된다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다. 본 발명의 다른 실시예에 따른 박막 트랜지스터에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예에 따른 박막 트랜지스터와 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따른 박막 트랜지스터에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
본 발명의 다른 실시예에 따른 박막 트랜지스터에 있어서, 소스 전극(SE)과 드레인 전극(DE) 사이에 반도체층(SM)의 상면을 커버하는 식각 방지층(ES)이 제공된다. 상기 식각 방지층(ES)은 상기 반도체층(SM)을 식각되지 않도록 보호하기 위한 것이다. 상기 식각 방지층(ES)은 상기 소스 전극(SE)과 상기 드레인 전극(DE)을 형성하기 이전에 상기 반도체층(SM) 상에 절연 물질로 절연층을 형성한 다음 상기 절연층을 포토리소그래피 공정으로 패터닝하여 형성될 수 있다. 상기 식각 방지층(ES)은 상기 소스 전극(SE)이 형성될 영역과 상기 드레인 전극(DE)이 형성될 영역의 사이 영역을 커버하도록 형성된다. 이후, 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성되며, 상기 식각 방지층(ES)은 상기 소스 전극(SE)과 상기 드레인 전극(DE)을 포토리소그래피 공정으로 형성할 때, 상기 반도체층(SM)의 상기 상면이 식각되지 않도록 보호함으로써 상기 채널부의 결함을 방지한다.
상기한 구조를 갖는 본 발명의 일 실시예들에 따른 박막 트랜지스터에 따르면 문턱 전압의 네거티브 쉬프트 현상이 감소된다.
상기 문턱 전압의 네거티브 쉬프트 현상은 LNBTS(light negative bias thermal stress)에 의한 것으로서, 주로 산화물 반도체의 결함 상태(defect states)에 따라 광 에너지에 의해 형성된 전자들이 게이트 전극과 드레인 전극이 중첩되는 영역의 채널부에 모이는 현상에 기인한다. 산화물 반도체는 비정질로 형성되며 주로 물리적 기상 증착법, 예를 들어, 스퍼터링으로 형성된다. 상기 비정질 산화물 반도체는 산소 공동(oxygen vacancy)를 가지는 바, 상기 산소 공동의 존재 정도에 따라 반도체 밴드 갭의 금지 대역에 DOS(density of States)가 형성됨으로써, 상기 금지 대역에서도 캐리어들을 수용할 수 있는 상태가 된다. 이에 따라, 상기 채널부와 상기 제1 절연막의 계면 사이에 외부광이 전달되면, 상기 금지 대역에 위치한 DOS로부터 전자들이 전도 밴드(conduction band) 근처의 억셉터-유사-상태(acceptor-like states)에 포획(trapping)되거나, 상기 전도 밴드 상으로 뛰게(hopping)되어, 결과적으로 문턱 전압의 네거티브 쉬프트를 발생시킨다. 즉, 외부광이 존재하는 경우, 상기 외부광으로부터 광 에너지를 흡수하여 생성된 전자들이 상기 게이트 전극과 드레인 전극이 중첩되는 영역의 채널부에 축적(pile up)된다. 이때, 소스 전극으로부터 드레인 전극 방향으로 형성된 평행한 전계에 의해 상기 전자들이 드레인 전극 쪽에 주로 축적되며, 상기 전자들이 축적된 영역은 상기 전자들의 축적 정도에 따라 상기 드레인 전극으로부터 상기 소스 전극 방향으로 확장된다. 그 결과 상기 축적된 전자들에 의해 상기 박막 트랜지스터의 문턱 전압이 네거티브 쉬프트 되는 현상을 일으킨다.
그러나, 본 발명의 실시예들에 따르면, 상기 채널부에 있어서 상기 게이트 전극과 상기 드레인 전극의 중첩 영역에 존재하는 부분이 없거나, 중첩되더라도 그 영역이 매우 좁다. 이에 따라, 외부광에 의해 DOS가 형성되더라도 상기 중첩 영역에서의 전자들의 축적을 감소시키거나 방지하며, 이에 따라 상기 LNBTS 또한 감소되거나 방지되어 문턱 전압의 네거티브 쉬프트 현상이 감소된다. 또한, 상기 게이트 전극에 전압이 인가되면 상기 반도체층의 하부, 즉, 상기 절연막과 상기 반도체층의 계면을 따라 전자의 흐름이 형성되는 바, 상기 드레인 전극이 상기 반도체층의 하부와 직접적으로 접촉함으로써 전자들의 스윕(sweep)이 용이하다.
도 4는 기존의 박막 트랜지스터 및 본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 게이트 전압(Vgs)에 따른 드레인 전극과 소스 전극 사이의 전류(Ids)를 도시한 그래프이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터와 기존의 박막 트랜지스터의 그래프가 실질적으로 일치하며, 이에 따라 본 발명의 일 실시예에 따른 박막 트랜지스터의 전압-전류 특성은 기존의 박막 트랜지스터와 동등한 수준임을 알 수 있다.
도 5는 기존의 박막 트랜지스터와 본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 채널부의 깊이에 따른 에너지 레벨을 도시한 그래프이다. 도 5에 있어서, 비교예로 표시된 부분은 기존의 박막 트랜지스터에 대한 측정값, 실시예로 표시된 부분은 본 발명의 일 실시예에 대한 측정값이며, Vgs와 Vds는 모두 10V였다. 제1 지점 내지 제3 지점은 채널부의 위치를 나타낸 것으로, 제1 지점은 소스 전극과 게이트 전극이 중첩한 영역 중 한 지점, 제3 지점은 드레인 전극과 게이트 전극이 중첩한 영역 중 한 지점, 제2 지점은 제1 지점과 제2 지점 사이에 해당하는 지점으로서, 게이트 전극이 소스 전극 및 드레인 전극과 중첩하지 않은 지점이다. 도 5에 있어서 깊이는 상기 반도체층의 표면으로부터의 깊이를 의미한다.
도 5를 참조하면, 제1 지점과 제2 지점에서는 기존의 박막 트랜지스터 및 본 발명의 일 실시예에 따른 박막 트랜지스터 모두 실질적인 에너지 레벨의 차이는 없다. 그런데, 기존의 박막 트랜지스터의 경우, 제3 지점에서 깊이가 깊어짐에 따라 에너지 레벨이 낮아지는 현상이 관찰되며, 이는 상기 제3 지점에 전자들이 축적되기 때문이다. 이에 비해, 본 발명의 일 실시예에 따른 박막 트랜지스터의 경우, 제3 지점에서도 에너지 레벨이 낮아지는 현상이 나타나지 않는다. 그 결과 본 발명의 일 실시예에 따른 박막 트랜지스터에서는 제1 지점, 제2 지점, 및 제3 지점에서 에너지 레벨이 실질적으로 동일하며, 문턱 전압의 네거티브 쉬프트 현상이 나타나지 않는다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 다양한 전자 소자에 채용될 수 있는 바, 예를 들어, 표시 장치에 채용될 수 있다. 본 발명의 일 실시예에 따르면, 표시 장치는 표시 소자와, 상기 표시 소자에 구동 신호를 제공하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터로 본 발명의 일 실시예에 따른 박막 트랜지스터를 채용할 수 있다.
상기 표시 소자는 상기 박막 트랜지스터에 의해 구동되어 영상을 표시하는 영상층을 포함할 수 있다. 상기 영상층은 액정층, 전기 영동층, 전기 습윤층 등일 수 있다.
도 6는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 일 예로서 액정 표시 장치액정 표시 장치를 나타낸 회로도이다. 도 7a는 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 평면도이며, 도 7b는 도 7a의 I-I'선에 따른 단면도이다. 본 발명의 일 실시예에 따른 액정 표시 장치는 복수의 신호 라인과 상기 신호 라인들에 대응하여 연결되며 매트릭스 형태로 배열된 복수의 화소를 포함한다. 도 6, 도 7 및 도 7b에서는 상기 화소들 중 하나의 화소에 대응하는 회로도만 나타내었다.
도 6을 참조하면, 상기 신호 라인들은 게이트 신호를 전달하는 복수의 게이트 라인(GL), 데이터 신호를 전달하는 복수의 데이터 라인(DL)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(예를 들어, 행 방향)으로, 상기 데이터 라인(DL)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, 열 방향)으로 연장된다.
상기 화소는 상기 게이트 라인들(GL) 중 대응하는 게이트 라인(GL)과, 상기 데이터 라인들(DL) 중 대응하는 데이터 라인(DL)에 연결된다. 상기 화소는 박막 트랜지스터와, 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 상기 박막 트랜지스터의 게이트 전극(GE)은 상기 게이트 라인(GL)에 연결되며, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 연결되며, 상기 드레인 전극(DE)은 액정 커패시터(Clc)와, 및 공통 전압 라인(CVL)에 연결된 스토리지 커패시터(Cst)에 연결된다.
상기 박막 트랜지스터의 게이트 전극(GE)에 턴 온(turn on) 전압이 인가되면, 박막 트랜지스터가 턴온 되고, 데이터 전압이 상기 박막 트랜지스터의 드레인 전극(DE)과 연결된 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 충전된다. 상기 스토리지 커패시터(Cst)는 상기 데이터 신호를 충전하고 상기 박막 트랜지스터가 턴 오프 된 뒤에도 이를 유지한다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판(SUB1)과 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2) 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 형성된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 베이스 기판(BS1)을 포함한다. 상기 제1 베이스 기판(BS1)은 대략 사각 형상을 가지며 투명 절연 물질로 이루어진다.
상기 제1 베이스 기판(BS1) 상에는 게이트 라인들(GL)과, 데이터 라인들(DL), 및 공통 전압 라인들(CVL)이 제공된다.
상기 게이트 라인들(GL)은 상기 제1 베이스 기판(BS1) 상에 제1 방향(D1)으로 연장되어 형성된다.
각 공통 전압 라인(CVL)은 상기 제1 베이스 기판(BS1) 상에 상기 제1 방향(D1)으로 연장되도록 제공된다. 상기 각 공통 전압 라인(CVL)은 상기 게이트 라인들(GL)과 이격되어 제공된다. 상기 각 공통 전압 라인(CVL)은 상기 공통 전압 라인(CVL)으로부터 분기된 스토리지 전극(STE)을 포함한다. 상기 스토리지 전극(STE)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
상기 게이트 라인들(GL)과 상기 공통 전압 라인(CVL)이 형성된 상기 제1 베이스 기판(BS1) 상에는 제1 절연막(INS1)이 제공된다. 상기 제1 절연막(INS1)은 절연 물질로 이루어질 수 있는 바, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 데이터 라인들(DL)은 상기 게이트 라인들(GL) 및 상기 공통 전압 라인(CVL)과 상기 제1 절연막(INS1)을 사이에 두고 상기 제2 방향(D2)으로 연장되어 제공된다.
상기 제1 베이스 기판(BS1) 상에는 복수의 박막 트랜지스터가 제공되며 각 박막 트랜지스터는 상기 게이트 라인들(GL) 중 대응하는 게이트 라인(GL)과, 상기 데이터 라인들(DL) 중 대응하는 데이터 라인(DL)에 연결된다. 상기 박막 트랜지스터는 게이트 전극(GE), 제1 절연막(INS1), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출되거나 상기 게이트 라인(GL)의 일부 영역 상에 제공된다. 상기 게이트 라인(GL)과 상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 상기 게이트 전극(GE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 상기 게이트 전극(GE)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(GE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막이거나, 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 된 단일막일 수 있다.
상기 제1 절연막(INS1)은 상기 제1 베이스 기판(BS1)의 전면에 제공되어, 상기 게이트 전극(GE)을 커버한다.
상기 반도체층(SM)은 상기 제1 절연막(INS1) 상에 박막의 형태로 제공된다. 상기 반도체층(SM)은 상기 게이트 전극(GE)의 상부에 제공될 수 있으며, 평면상에서 볼 때 상기 게이트 전극(GE)의 적어도 일부와 중첩하여 형성된다. 상기 반도체층(SM)은 상기 제1 절연막(INS1)의 상면과 평행한 상면부(SMU)와 상기 상면부(SMU)와 상기 제1 절연막(INS1)을 잇는 측면부(SMS)를 포함한다. 상기 상면부(SMU)는 상기 베이스 기판(BS)의 상면과도 평행하며, 상기 측면부(SMS)는 상기 제1 절연막(INS1)의 상면에 대해 수직하게 제공되거나, 또는 경사지게 제공된다.
상기 반도체층(SM)은 산화물 반도체로 이루어진다. 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 상기 산화물 반도체는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SM)의 상기 상면부(SMU)의 일부를 커버하도록 상기 상면부(SMU) 상에 직접 제공된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되도록 상기 제1 절연막(INS1) 상에 제공된다. 상기 드레인 전극(DE)은 상기 반도체층(SM)의 측면부(SMS)에 직접 접촉하며, 상기 반도체층(SM)의 상면부(SMU)에는 제공되지 않는다. 즉, 평면 상에서 볼 때, 상기 소스 전극(SE)은 상기 반도체층(SM)의 일부와 중첩하나, 상기 드레인 전극(DE)은 상기 반도체층(SM)의 일부와 중첩하지 않거나 매우 좁은 영역에서 중첩한다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 상기 반도체층(SM)은 상기 게이트 전극(GE)에 게이트 온 신호가 인가될 때 전도 채널이 형성되는 채널부에 해당된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 예를 들어, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 또한 상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 상기 상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 티타늄과 구리로 이루어진 이중막으로 이루어질 수 있다.
상기 소스 전극(SE)의 적어도 일부는 상기 반도체층(SM) 상에 형성되나, 상기 드레인 전극(DE)은 상기 절연막(INS) 상에 형성되기 때문에, 상기 베이스 기판(BS)의 상면으로부터의 상기 소스 전극(SE)의 상면까지의 거리는 상기 베이스 기판(BS)의 상면으로부터 상기 드레인 전극(DE)의 상면까지의 거리보다 크다.
상기 박막 트랜지스터 상에는 상기 박막 트랜지스터를 커버하는 제2 절연막(INS2)이 제공된다.
상기 제2 절연막(INS2) 상에는 제1 전극(EL1)이 제공된다. 상기 제1 전극(EL1)은 통판으로 제공될 수 있다. 상기 제2 절연막(INS2)은 상기 드레인 전극(DE)의 일부를 노출하는 제1 콘택홀(CH1)을 가지며, 상기 제1 전극(EL1)은 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(DE)에 연결된다. 상기 제1 전극(EL1)은 투명한 도전성 물질로 형성될 수 있다. 특히, 상기 제1 전극(EL1)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성될 수 있다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등이 있다.
상기 제1 전극(EL1)은 상기 스토리지 전극(STE)의 일부와 중첩한다. 상기 제1 전극(EL1)은 상기 제1 절연막(INS1)과 상기 제2 절연막(INS2)을 사이에 두고 상기 스토리지 전극(STE)과 스토리지 커패시터를 이룬다.
상기 제1 전극(EL1) 상에는 제3 절연막(INS3)이 제공된다. 상기 제3 절연막(INS3)은 상기 채널부와 상기 제1 전극(EL1)을 커버한다. 상기 제3 절연막(INS3)은, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 제3 절연막(INS3) 상에는 제2 전극(EL2)이 제공된다. 상기 제2 전극(EL2)은 투명한 도전성 물질로 형성될 수 있다. 특히, 상기 제2 전극(EL2)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성될 수 있다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등이 있다.
상기 제2 전극(EL2)은 상기 제1 전극(EL1)의 일부와 중첩된다. 상기 제2 전극(EL2)은 그 일부가 제거되어 형성된 복수의 슬릿들(SLT)을 가진다. 상기 슬릿들(SLT)은 상기 제1 방향(D1)이나 상기 제2 방향(D2)에 경사진 방향을 갖도록 제공될 수 있다. 또한, 상기 제2 전극(EL2)은 서로 다른 경사진 방향을 갖는 슬릿들(SLT)로 이루어진 복수의 영역을 가질 수 있으며, 이때, 상기 영역들은 상기 화소를 가로지르는 가상의 선에 대해 실질적으로 선대칭되거나, 상기 화소 내의 어느 한 지점에 대해 실질적으로 점대칭될 수 있다. 도 1에서는 일 예로서, 상기 슬릿들(SLT)가 상기 화소를 제1 방향(D1)으로 가로지르는 가상의 선에 대해 대체적으로 선대칭으로 형성된 것을 도시하였다.
다시 말해, 상기 제2 전극(EL2)은 각 화소 마다 형성된 줄기부(EL2a)와, 상기 슬릿들(SLT)에 의해 나누어지며 상기 줄기부(EL2a)로부터 돌출되어 연장된 복수의 가지부들(EL2b)를 가진다. 상기 가지부들(EL2b)은 서로 일정 간격 이격된다. 상기 제2 전극(EL2)의 상기 가지부들(EL2b)은 상기 제1 전극(EL1)과 함께 프린지 전계를 형성한다. 상기 가지부들(EL2b)은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 상기 줄기부(EL2a)와 가지부들(EL2b)은 다양한 형상으로 제공될 수 있다. 예를 들어, 상기 가지부들(EL2b)은 상기 줄기부(EL2a)의 연장 방향과 수직한 방향 모두에 경사지도록 돌출되어 연장될 수도 있다. 또는 상기 줄기부(EL2a)가 복수 회 절곡된 형태로 형성될 수도 있다.
상기 제2 전극(EL2)은 투명 도전성 물질로 형성될 수 있다. 상기 제2 전극(EL2)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 도전성 금속 산화물로 형성될 수 있다.
한편, 상기 제1 절연막(INS1), 상기 제2 절연막(INS2), 및 상기 제3 절연막(INS3)에는 상기 공통 전압 라인(CVL)의 상면의 일부를 노출하는 제2 콘택홀(CH2)이 제공된다. 상기 제2 전극(EL2)은 상기 제2 콘택홀(CH2)을 통해 상기 공통 전압 라인(CVL)에 연결된다. 상기 제2 전극(EL2)에는 상기 공통 전압 라인(CVL)을 통해 공통 전압이 인가된다.
상기 제2 기판(SUB2)은 제2 베이스 기판(BS2)을 포함하며, 도시하지는 않았으나 컬러 필터들를 더 포함할 수 있다. 상기 컬러 필터들은 상기 액정층(LC)을 통과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터들은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함한다. 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 또는 상기 청색 컬러 필터는 상기 각 화소에 일대일로 대응하여 배치될 수 있다.
상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에는 액정 분자들을 포함하는 상기 액정층(LC)이 제공된다.
도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다. 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a의 I-I'선에 따른 단면도를 각각 나타낸 것이다.
이하, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a와, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b를 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하면 다음과 같다.
도 8a 및 도 8b를 참조하면, 제1 베이스 기판(BS1) 상에 게이트 배선부가 형성된다. 상기 게이트 배선부는 게이트 라인(GL), 게이트 전극(GE), 및 공통 전압 라인(CVL)을 포함한다.
상기 게이트 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 게이트 배선부는 상기 제1 베이스 기판(BS1)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 게이트 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트 배선부 상에 제1 절연막(INS1)이 형성되고, 상기 제1 절연막(INS1) 상에 반도체층(SM)이 형성된다. 상기 반도체층(SM)은 상기 게이트 전극(GE)의 상부에 제공되며, 평면상에서 볼 때 상기 게이트 전극(GE)의 적어도 일부와 중첩하여 형성된다.
상기 반도체층(SM)은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 상기 반도체층(SM)은 상기 산화물을 이용하여 제1 절연막(INS1) 상에 산화물층을 형성한 다음, 포토리소그래피 공정으로 상기 산화물층을 패터닝하여 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 반도체층(SM) 상에 데이터 배선부가 형성된다. 상기 데이터 배선부는 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 데이터 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 데이터 배선부는 상기 제1 베이스 기판(BS1)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 데이터 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
여기서, 상기 소스 전극(SE)은 상기 반도체층(SM)의 상기 상면부(SMU)의 일부를 커버하도록 상기 상면부(SMU) 상에 형성된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되도록 상기 제1 절연막(INS1) 상에 제공된다. 상기 드레인 전극(DE)은 상기 반도체층(SM)의 측면부(SMS)에는 직접 접촉하나 상기 반도체층(SM)의 상면부(SMU)에는 제공되지 않도록 패터닝된다. 즉, 평면 상에서 볼 때, 상기 소스 전극(SE)은 상기 반도체층(SM)의 일부와 중첩하도록 패터닝되나, 상기 드레인 전극(DE)은 상기 반도체층(SM)의 일부와 중첩하지 않거나 매우 좁은 영역에서 중첩하도록 패터닝된다.
도 11a 및 도 11b를 참조하면, 상기 데이터 배선부 상에 제2 절연막(INS2)이 형성되고 상기 제2 절연막(INS2) 상에 제1 전극(EL1)이 형성된다.
상기 제2 절연막(INS2)은 절연 물질을 이용하여 증착하는 방식으로 형성될 수 있다. 상기 제2 절연막(INS2)은 상기 드레인 전극(DE)의 일부를 노출하는 제1 콘택홀(CH1)을 가지며, 상기 제1 콘택홀(CH1)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
상기 제1 전극(EL1)은 상기 제2 절연막(INS2) 상에 도전 물질로 도전층을 형성한 다음 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝함으로써 형성될 수 있다. 상기 제1 전극(EL1)은 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(DE)에 연결된다.
도 12a 및 도 12b를 참조하면, 상기 제1 전극(EL1) 상에 제3 절연막(INS3)이 형성되고, 상기 제3 절연막(INS3) 상에 제2 전극(EL2)이 형성된다.
상기 제3 절연막(INS3)은 절연 물질을 이용하여 증착하는 방식으로 형성될 수 있다. 상기 제3 절연막(INS3)은 상기 공통 전압 라인(CVL)의 일부를 노출하는 제2 콘택홀(CH2)을 가지며, 상기 제2 콘택홀(CH2)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
상기 제2 전극(EL2)은 상기 제3 절연막(INS3)상에 도전 물질로 도전층을 형성한 다음 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝함으로써 형성될 수 있다. 상기 제2 전극(EL2)은 상기 제2 콘택홀(CH2)을 통해 상기 공통 전압 라인(CVL)에 연결된다.
도시하지는 않았으나, 상기 제1 기판(SUB1)은 상기 제2 기판(SUB2)과 대향하도록 배치되며 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 액정층(LC)이 형성된다.
도 13a는 본 발명의 다른 실시예에 따른 액정 표시 장치를 나타낸 평면도이다. 도 13b는 도 13a의 II-II'선에 따른 단면도이다. 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예에 따른 액정 표시 장치와 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따른 액정 표시 장치에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 13a 및 도 13b를 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 기판(SUB1)과, 제2 기판(SUB2), 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 베이스 기판(BS1)과, 상기 제1 베이스 기판(BS1) 상에 제공된 제1 전극(EL1)을 포함하며, 상기 제2 기판(SUB2)은 제2 베이스 기판(BS2)과, 상기 제2 베이스 기판(BS2) 상에 제공된 제2 전극(EL2)을 포함한다.
상기 제1 베이스 기판(BS1) 상에는 게이트 라인들(GL), 데이터 라인들(DL), 스토리지 라인들(STL)이 제공된다. 상기 게이트 라인들(GL)과 상기 스토리지 라인들(STL)은 제1 방향(D1)으로 연장되어 제공되며, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 제공된다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL) 및 상기 스토리지 라인들(STL)과 상기 제1 절연막(INS1)을 사이에 두고 절연된다.
상기 제1 베이스 기판(BS1) 상에는 복수의 박막 트랜지스터가 제공되며, 각 박막 트랜지스터는 상기 게이트 라인들(GL) 중 대응하는 게이트 라인(GL)과, 상기 데이터 라인들(DL) 중 대응하는 데이터 라인(DL)에 연결된다. 상기 박막 트랜지스터는 게이트 전극(GE), 제1 절연막(INS1), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 박막 트랜지스터 상에는 상기 박막 트랜지스터를 커버하는 제2 절연막(INS2)이 제공된다.
상기 제2 절연막(INS2) 상에는 제1 전극(EL1)이 제공된다. 상기 제2 절연막(INS2)은 상기 드레인 전극(DE)의 일부를 노출하는 제1 콘택홀(CH1)을 가지며, 상기 제1 전극(EL1)은 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(DE)에 연결된다.
상기 제1 전극(EL1)은 상기 스토리지 라인(STL)의 일부와 중첩한다. 상기 제1 전극(EL1)은 상기 제1 절연막(INS1)과 상기 제2 절연막(INS2)을 사이에 두고 상기 스토리지 라인(STL)과 스토리지 커패시터를 이룬다.
상기 제2 베이스 기판(BS2)은 상기 제1 베이스 기판(BS1)에 대향하여 제공된다.
상기 제2 베이스 기판(BS2) 상에는 상기 제1 전극(EL1)과 함께 전계를 형성하는 제2 전극(EL2)이 제공된다.
상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에는 액정층(LC)이 제공된다.
상기한 구조를 갖는 본 발명의 일 실시예에 따른 액정 표시 장치는 본 발명의 일 실시예에 따른 박막 트랜지스터를 채용함으로써 안정적인 구동이 가능하다. 또한, 본 발명의 일 실시예에 따른 표시 장치에서는 휘도 및 선명도가 향상되는 바, 그 이유는 다음과 같다. 액정 표시 장치는 수광형 소자이기 때문에, 태양과 같은 외부광을 사용하거나, 백라이트 유닛과 같은 별도의 광원이 필요하다. 기존의 액정 표시 장치에 따르면, 상기 광원으로부터의 광, 특히 백라이트 유닛으로부터의 광이 기존의 박막 트랜지스터 채널부에 직접적인 영향을 줄 수 있기 때문에, 상기 박막 트랜지스터 채널부를 덮는 차광부가 필요하다. 상기 차광부를 형성함으로써 상기 박막 트랜지스터에 미치는 광의 영향을 감소시킬 수는 있으나, 상기 차광부의 형성에 따른 광의 투과도가 감소한다. 또는 상기 차광부 역할을 하는 다른 박막을 증착하거나 그에 준하는 구성 요소를 형성함으로써 액정 표시 장치에 있어서의 휘도 및 선명도가 감소된다. 그러나, 본 발명의 실시예들에 따른 액정 표시 장치에서는 외부광에 의한 영향이 작은 박막 트랜지스터가 채용됨으로써 차광부가 적게 형성되거나, 형성되지 않을 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 액정 표시 장치에서는 기존 발명에 비해 휘도 및 선명도가 증가한다.
이상 예시적인 관점에서 몇 가지 실시예를 살펴보았지만, 해당 기술 분야의 통상의 지식을 갖는 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예를 들어, 본 발명의 실시예들에서는 표시 장치의 실시예들로서 액정 표시 장치를 설명하였으나 이에 한정되는 것은 아니다. 본 발명의 일 실시예들에 따른 표시 장치는 본 발명의 실시예들에 박막 트랜지스터를 채용한 것으로서 다른 표시 장치, 예컨대, 전기습윤표시장치, 전기영동 표시장치 등을 포함한다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CVL : 공통 전압 라인
DE : 드레인 전극
DL : 데이터 라인
EL1 : 제1 전극
EL2 : 제2 전극
GE : 게이트 전극
GL : 게이트 라인
SE : 소스 전극
SM : 반도체층
STL : 스토리지 라인

Claims (20)

  1. 베이스 기판 상에 제공된 게이트 전극;
    상기 게이트 전극 상에 제공된 제1 절연막;
    상기 제1 절연막 상에 제공되며, 상기 베이스 기판의 상면과 평행한 제1 상면부와, 상기 제1 상면부에 연결된 제1 측면부를 갖는 반도체층;
    상기 반도체층 상에 제공되는 소스 전극; 및
    상기 제1 절연막 상에 제공되며, 상기 베이스 기판의 상면과 평행한 제2 상면부와, 상기 제2 상면부에 연결된 제2 측면부를 갖는 드레인 전극을 포함하며,
    상기 제1 측면부와 상기 제2 측면부는 서로 접촉하고,
    상기 제1 상면부의 일부는 상기 소스 전극에 의해 커버되고, 상기 제1 상면부는 평면상에서 볼 때 상기 드레인 전극과 중첩하지 않는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 전극과 상기 제1 절연막 사이에는 상기 반도체층이 개재되고, 상기 드레인 전극은 상기 제1 절연막의 상면에 직접 접촉하는 박막 트랜지스터.
  3. 제1항에 있어서,
    평면상에서 볼 때, 상기 게이트 전극과 상기 소스 전극이 중첩하는 면적은 상기 게이트 전극과 상기 드레인 전극이 중첩하는 면적보다 큰 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 배치되어, 상기 반도체층의 상기 제1 상면부를 커버하는 식각 방지층이 더 포함된 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함하는 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 산화물 반도체는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 및 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 중 적어도 하나를 포함하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 드레인 전극은 평면상에서 볼 때 상기 반도체층과 중첩하지 않는 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 베이스 기판으로부터 상기 소스 전극의 상면까지의 거리는 상기 베이스 기판으로부터 상기 제2 상면부까지의 거리보다 큰 박막 트랜지스터.
  9. 표시 소자; 및
    상기 표시 소자에 구동 신호를 제공하는 박막 트랜지스터;를 포함하고,
    상기 박막 트랜지스터는
    제1 베이스 기판 상에 제공된 게이트 전극;
    상기 게이트 전극 상에 제공된 제1 절연막;
    상기 제1 절연막 상에 제공되며, 상기 제1 베이스 기판의 상면과 평행한 상면부와, 상기 상면부에 연결된 측면부를 갖는 반도체층;
    상기 반도체층 상에 제공되어 상기 상면부에 접촉하는 소스 전극; 및
    상기 소스 전극으로부터 이격되며 상기 측면부에만 접촉하는 드레인 전극을 포함하고,
    상기 상면부의 일부는 상기 소스 전극에 의해 커버되고, 상기 상면부는 평면상에서 볼 때 상기 드레인 전극과 중첩하지 않는 표시 장치.
  10. 제9항에 있어서,
    상기 소스 전극과 상기 제1 절연막 사이에는 상기 반도체층이 개재되고, 상기 드레인 전극은 상기 제1 절연막의 상면에 직접 접촉하는 표시 장치.
  11. 제9항에 있어서,
    평면상에서 볼 때, 상기 게이트 전극과 상기 소스 전극이 중첩하는 면적은 상기 게이트 전극과 상기 드레인 전극이 중첩하는 면적보다 큰 표시 장치.
  12. 제9항에 있어서,
    상기 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중 적어도 하나의 원소를 포함하는 산화물 반도체를 포함하는 표시 장치.
  13. 제9항에 있어서,
    상기 드레인 전극은 평면상에서 볼 때 상기 반도체층과 중첩하지 않는 표시 장치.
  14. 제9항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 상기 반도체층의 상면을 커버하는 식각 방지층이 더 포함된 표시 장치.
  15. 제9항에 있어서,
    상기 표시 소자는
    상기 박막 트랜지스터에 연결된 제1 전극;
    상기 제1 전극과 함께 전계를 형성하는 제2 전극; 및
    상기 전계에 의해 구동되는 액정층을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 액정층을 사이에 두고 상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함하며,
    상기 제1 전극은 상기 제1 베이스 기판 상에 제공되고, 상기 제2 전극은 상기 제2 베이스 기판 상에 제공되는 표시 장치.
  17. 제15항에 있어서,
    상기 액정층을 사이에 두고 상기 제1 베이스 기판에 대향하는 제2 베이스 기판을 더 포함하며,
    상기 제1 전극 및 상기 제2 전극은 서로 절연되어 상기 제1 베이스 기판 상에 제공되는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 전극은 통판으로 형성되며, 상기 제2 전극은 복수의 가지부를 가지고, 상기 제1 전극과 상기 가지부들은 평면상에서 중첩하는 표시 장치.
  19. 제18항에 있어서,
    제1 방향으로 연장되며 상기 게이트 전극에 게이트 신호를 제공하는 게이트 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 소스 전극에 데이터 신호를 제공하는 데이터 라인; 및
    상기 게이트 라인에 이격되어 상기 제1 방향으로 연장되며 상기 제2 전극에 공통 전압을 인가하는 공통 전압 라인을 더 포함하는 표시 장치.
  20. 제18항에 있어서,
    상기 박막 트랜지스터 상에 제공된 제2 절연막과, 상기 제2 절연막 상에 제공된 제3 절연막을 더 포함하며, 상기 제1 전극은 상기 제2 절연막 상에 제공되며, 상기 제2 전극은 상기 제3 절연막 상에 제공되는 표시 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI661553B (zh) * 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
KR101719686B1 (ko) 2013-09-30 2017-03-24 주식회사 엘지화학 광반응성 공중합체 및 이를 포함하는 배향막
EP2911204A1 (en) * 2014-02-19 2015-08-26 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Bottom gate thin film transistor device and circuit
KR102480458B1 (ko) * 2017-06-05 2022-12-22 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060061702A1 (en) 2004-09-22 2006-03-23 Lg. Philips Lcd Co., Ltd. Liquid crystal display device using small molecule organic semiconductor material and method of fabricating the same

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01219824A (ja) * 1988-02-29 1989-09-01 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタアレイ基板
US5057885A (en) * 1989-07-28 1991-10-15 Casio Computer Co., Ltd. Memory cell system with first and second gates
US5396885A (en) * 1992-07-31 1995-03-14 Nelson; Joseph M. Mobile air supply cart having dual tanks and connections allowing simultaneous filling of tank and delivery of air to a user
JP3524029B2 (ja) 2000-01-04 2004-04-26 インターナショナル・ビジネス・マシーンズ・コーポレーション トップゲート型ｔｆｔ構造を形成する方法
JP2001308333A (ja) 2000-04-21 2001-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
TW575775B (en) * 2001-01-29 2004-02-11 Hitachi Ltd Liquid crystal display device
JP2003029339A (ja) * 2001-07-13 2003-01-29 Minolta Co Ltd リアプロジェクション光学系
KR100464208B1 (ko) * 2001-12-20 2005-01-03 엘지.필립스 엘시디 주식회사 액정 표시장치 및 그 구동방법
KR100516508B1 (ko) * 2002-05-06 2005-09-22 진 장 박막트랜지스터 표시판 및 그 제조방법
TW554538B (en) 2002-05-29 2003-09-21 Toppoly Optoelectronics Corp TFT planar display panel structure and process for producing same
US6933529B2 (en) * 2002-07-11 2005-08-23 Lg. Philips Lcd Co., Ltd. Active matrix type organic light emitting diode device and thin film transistor thereof
TW595005B (en) 2003-08-04 2004-06-21 Au Optronics Corp Thin film transistor and pixel structure with the same
KR100675632B1 (ko) * 2003-09-08 2007-02-01 엘지.필립스 엘시디 주식회사 패턴형성방법 및 이를 이용한 액정표시장치의 제조방법
KR20050046164A (ko) 2003-11-13 2005-05-18 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
JP4622532B2 (ja) 2005-01-18 2011-02-02 三菱電機株式会社 表示装置および表示装置の欠陥修復方法
CN100565310C (zh) 2005-02-02 2009-12-02 可隆株式会社 制备显示器用阵列板的方法
US8204204B2 (en) * 2005-06-21 2012-06-19 At&T Intellectual Property I, L.P. Method and apparatus for proper routing of customers
JP2007035964A (ja) 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
CN100587571C (zh) 2006-09-22 2010-02-03 北京京东方光电科技有限公司 一种薄膜晶体管在彩膜之上的液晶显示器件及其制造方法
TWI322508B (en) 2006-12-12 2010-03-21 Au Optronics Corp Thin film transistor structure
KR20080054629A (ko) 2006-12-13 2008-06-18 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20080054783A (ko) 2006-12-13 2008-06-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP2009027452A (ja) * 2007-07-19 2009-02-05 Nec Corp 移動端末メールシステム、移動端末メール制御方法、および移動端末メール制御プログラム
US7897971B2 (en) 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2009059735A (ja) 2007-08-29 2009-03-19 Elpida Memory Inc 半導体記憶装置
JP5480480B2 (ja) 2007-09-03 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5498711B2 (ja) 2008-03-01 2014-05-21 株式会社半導体エネルギー研究所 薄膜トランジスタ
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI655780B (zh) 2008-11-07 2019-04-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP4752927B2 (ja) 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101658533B1 (ko) 2009-11-25 2016-09-22 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101648702B1 (ko) * 2009-12-11 2016-08-18 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법
KR101675115B1 (ko) 2010-01-12 2016-11-22 삼성전자주식회사 산화물 박막 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060061702A1 (en) 2004-09-22 2006-03-23 Lg. Philips Lcd Co., Ltd. Liquid crystal display device using small molecule organic semiconductor material and method of fabricating the same

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