KR101648702B1 - 박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법 - Google Patents

박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법 Download PDF

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Abstract

본 발명은, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층의 일 측면에 형성된 제1 오믹콘택층 및 상기 액티브층의 타 측면에 형성된 제2 오믹콘택층; 및 상기 제1 오믹콘택층과 접하는 소스 전극 및 상기 제2 오믹콘택층과 접하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판과 그 제조방법, 및 그를 이용한 액정표시장치 및 그 제조방법에 관한 것으로서,
본 발명은 상기 액티브층과 상기 소스/드레인 전극이 종래와 같이 수직으로 배치되지 않고 수평으로 배치되어 있기 때문에, 전류 패스가 단축되고, 채널의 저항이 줄어들어 전자 이동도가 증가되게 된다. 결국, 온전류(on current)가 향상되는 등 소자 특성이 향상되게 된다.
액티브층, 오믹콘택층

Description

박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법{Thin film transistor substrate and Liquid Crystal Display Device and method of manufacturing the sames}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 백 채널 에치(Back Channel Etched: BCE)형 역 스태거드(Invert-Staggered) 구조의 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 소위칭 소자로서 널리 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 및 소스/드레인 전극을 포함하여 이루어지는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.
상기 스태거드 구조는 반도체층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 상기 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다. 상기 스태거드 구조는 다시 게이트 전 극이 아래에 배치되고 소스/드레인 전극이 위에 배치된 역 스태거드 구조(Invert-staggered)와 게이트 전극이 위에 배치되고 소스/드레인 전극이 아래에 배치된 정상 스태거드(normal staggered) 구조로 나눌 수 있다. 일반적으로, 스태거드 구조, 특히 역 스태거드 구조가 공정수가 감소 되고 계면 특성 등이 우수하여 대량생산에 주로 사용되고 있다.
상기 역 스태거드 구조의 박막 트랜지스터는 다시 채널 형성 방법에 따라 백 채널 에치(Back Channel Etched: BCE)형과 에치 스톱퍼(Etch stopper: ES)형으로 나눌 수 있다. 상기 에치 스톱퍼형은 반도체층 위에 에치 스톱퍼를 형성함으로써 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역이 에칭되는 것이 방지되는 장점이 있다. 반면에, 상기 백 채널 에치형은 에치 스톱퍼를 형성하지 않기 때문에 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역이 에칭되는 단점이 있다. 그러나, 상기 백 채널 에치형은 구조가 간단하고 제조 공정시 마스크 공정 회수를 줄일 수 있어 생산성 면에서 상대적으로 유리한 장점이 있고, 그에 따라 대량생산시에는 백 채널 에치형이 주로 이용되고 있다.
이하에서는 도면을 참조로 종래 백 채널 에치(Back Channel Etched: BCE)형 역 스태거드(Invert-Staggered) 구조의 박막 트랜지스터(이하, '박막 트랜지스터'로 약칭함) 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 기판(10), 게이트 전극(20), 게이트 절연막(25), 반도체층(30), 소스 전극(40a) 및 드레인 전극(40b) 을 포함하여 이루어진다.
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴형성되어 있고, 상기 게이트 절연막(25)은 상기 게이트 전극(20)을 포함한 기판(10) 전면에 형성되어 있다.
상기 반도체층(30)은 상기 게이트 절연막(25) 상에 패턴형성되어 있다. 상기 반도체층(30)은 불순물이 도핑되지 않은 액티브층(32)과 불순물이 도핑된 오믹콘택층(34)을 포함하여 이루어진다. 상기 오믹콘택층(34)은 상기 소스 전극(40a) 및 드레인 전극(40b)과 접촉하는 영역에 형성되어 전하의 이동 장벽을 낮추는 기능을 한다.
상기 소스 전극(40a)과 드레인 전극(40a)은 상기 반도체층(30) 상에서 소정 간격으로 서로 이격 형성되어 있다.
도 2는 종래의 박막 트랜지스터 기판의 제조공정을 도시한 개략적인 공정 단면도이다.
우선, 도 2a에서 알 수 있듯이, 기판(10) 상에 게이트 전극(20)을 패턴 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 게이트 전극(20)을 포함한 기판(10) 전면에 게이트 절연막(25)을 형성한다.
다음, 도 2c에서 알 수 있듯이, 상기 게이트 절연막(25) 상에 반도체층(30)을 형성한다. 상기 반도체층(30)은 상기 게이트 절연막(25) 상에 액티브층(32)을 형성하고 상기 액티브층(32)의 상면에 불순물을 도핑하여 오믹콘택층(34)을 형성한 후 패터닝하는 공정을 통해 형성한다.
다음, 도 2d에서 알 수 있듯이, 상기 오믹 콘택층(34) 상에 소정 간격으로 이격되는 상기 소스 전극(40a) 및 드레인 전극(40b)을 형성한다.
다음, 도 2e에서 알 수 있듯이, 상기 소스 전극(40a) 및 드레인 전극(40b) 사이의 오믹콘택층(34)을 제거하여 박막 트랜지스터를 완성한다.
그러나, 이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 문제점이 있다.
종래에는 상기 액티브층(32)과 상기 소스/드레인 전극(40a, 40b)이 수직으로 배치되어 있는 구조인데, 이로 인해서 채널의 저항이 증가 되어 전자 이동도가 저하되는 문제점이 있다. 즉, 도 1을 참조하면, 일반적으로 전자가 이동하는 채널은 상기 액티브층(32)의 하부영역에 해당하므로, 상기 액티브층(32)과 상기 소스/드레인 전극(40a, 40b) 사이에서 전자의 이동은 화살표로 표시된 바와 같다. 이때, 상기 액티브층(32)과 상기 소스/드레인 전극(40a, 40b)이 수직으로 배치되어 있기 때문에 전류 패스가 길어지게 되고 특히 A영역에서 저항(이를 시리즈(series)저항이라 칭함)이 증가 되어 전자 이동도가 저하되는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 전류 패스를 단축시켜 채널의 저항을 줄이고 그에 따라 전자 이동도를 향상시킴으로써 결국 소자 특성이 개선되는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 또한 상기와 같은 박막 트랜지스터 기판을 적용한 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층의 일 측면에 형성된 제1 오믹콘택층 및 상기 액티브층의 타 측면에 형성된 제2 오믹콘택층; 및 상기 제1 오믹콘택층과 접하는 소스 전극 및 상기 제2 오믹콘택층과 접하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 액티브층을 형성하는 공정; 상기 액티브층의 일 측면과 접하는 소스 전극을 형성함과 더불어 상기 액티브층의 타 측면과 접하는 드레인 전극을 형성하는 공정; 및 상기 소스 전극과 접하는 상기 액티브층의 일 측면에 제1 오믹콘택층을 형성함 과 더불어 상기 드레인 전극과 접하는 상기 액티브층의 타 측면에 제2 오믹콘택층을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 액티브층을 형성하는 공정; 상기 액티브층을 포함한 상기 게이트 절연막 상에 오믹콘택층을 형성하는 공정; 상기 오믹콘택층 상에 소스 전극 및 드레인 전극용 금속층을 형성하는 공정; 및 상기 액티브층 상면에 형성된 소정 영역의 오믹콘택층 및 금속층을 제거하여, 상기 액티브층의 일 측면에 제1 오믹 콘택층 및 소스 전극을 형성하고 상기 액티브층의 타 측면에 제2 오믹콘택층 및 드레인 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명은 또한, 제1 기판 및 제2 기판; 및 상기 제1 기판 및 제2 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 제1 기판은 전술한 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치를 제공한다.
본 발명은 또한, 제1 기판 및 제2 기판을 준비하는 공정; 및 상기 제1 기판 및 제2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지고, 상기 제1 기판을 준비하는 공정은 전술한 박막 트랜지스터 기판의 제조방법으로 이루어진 것을 특징으로 하는 액정표시장치의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 상기 액티브층과 상기 소스/드레인 전극이 종래와 같이 수직으로 배치되지 않고 수평으로 배치되어 있기 때문에, 전류 패스가 단축되고, 채널의 저항이 줄어들어 전자 이동도가 증가되게 된다. 결국, 온전류(on current)가 향상되는 등 소자 특성이 향상되게 된다.
또한, 본 발명의 일 실시예에 따르면, 상기 액티브층과 상기 소스/드레인 전극이 수평으로 배치되어 있기 때문에, 종래와 같이 상기 액티브층 위의 오믹콘택층을 제거하는 공정이 요하지 않는다. 따라서, 액티브층이 과식각되는 문제가 발생하지 않아 액티브층을 두껍게 형성할 필요가 없어 액티브층의 증착 공정시간이 단축되는 장점이 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다.
박막 트랜지스터 기판
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(350a, 350b), 소스 전극(400a) 및 드레인 전극(400b)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명 재료로 이루어질 수 있다.
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있다. 상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니 켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(250)은 상기 게이트 전극(200)을 포함한 기판(100) 전면에 형성되어 있다. 상기 게이트 절연막(250)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 액티브층(300)은 상기 게이트 절연막(250) 상에 패턴 형성되어 있으며, 특히, 상기 게이트 전극(200) 상부에 대응하는 영역에 형성되어 있다. 상기 액티브층(300)은 비정질 실리콘물질과 같은 반도체물질로 이루어질 수 있다.
상기 오믹콘택층(350a, 350b)은 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)을 포함하여 이루어진다.
상기 제1 오믹콘택층(350a)은 상기 액티브층(300)의 일 측면에 형성되어 있고, 상기 제2 오믹콘택층(350b)은 상기 액티브층(300)의 타 측면에 형성되어 있다. 이와 같이, 상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 상기 액티브층(300)의 측면에 각각 형성되지만, 상기 게이트 절연막(250)을 따라 연장되도록 형성되지는 않는다.
상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 상기 액티브층(300)을 구성하는 반도체물질과 상기 소스 전극(400a) 및 드레인 전극(400b)을 구성하는 금속물질과의 반응에 의해 생성된 물질로 이루어질 수 있으며, 예를 들어 비정질 실리콘물질과 금속물질을 함유하는 실리사이드층으로 이루어질 수 있다.
상기 소스 전극(400a)은 상기 제1 오믹콘택층(350a)과 접하고 있고, 상기 드레인 전극(400b)은 상기 제2 오믹콘택층(350b)과 접하고 있다. 구체적으로, 상기 소스 전극(400a)은 상기 제1 오믹콘택층(350a)의 일 측면에 형성되어 있고, 상기 드레인 전극(400b)은 상기 제2 오믹콘택층(350b)의 일 측면에 형성되어 있다.
전술한 바와 같이, 상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)이 상기 게이트 절연막(250)을 따라 연장되도록 형성되지 않는 대신에, 상기 소스 전극(400a) 및 드레인 전극(400b)이 상기 게이트 절연막(250)을 따라 연장되도록 형성되어 있다. 즉, 상기 소스 전극(400a)과 상기 드레인 전극(400b)은 상기 게이트 절연막(250)과 접하도록 형성되어 있다.
상기 소스 전극(400a) 및 드레인 전극(400b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
이와 같이 본 발명의 일 실시예에 따르면, 상기 액티브층(300)과 상기 소스/드레인 전극(400a, 400b)이 종래와 같이 수직으로 배치되지 않고 수평으로 배치되어 있다. 따라서, 전류 패스가 단축되고, 채널의 저항이 줄어들어 전자 이동도가 증가되게 된다. 결국, 온전류(on current)가 향상되는 등 소자 특성이 향상되게 된다.
또한, 종래의 경우에는, 전술한 도 2e 공정에서 상기 소스 전극(40a) 및 드레인 전극(40b) 사이의 오믹콘택층(34)을 제거하는 공정 시에 상기 오믹콘택층(34) 과 더불어 그 아래의 액티브층(32)의 일부도 함께 제거해야 하는데, 그 이유는, 오믹콘택층(34) 형성을 위해 불순물을 도핑하게 되면 도핑한 불순물이 확산되어 상기 액티브층(32)의 상부에 분술물이 잔존할 수 있고, 그 경우 누설전류가 증가되기 때문이다. 그러나, 이와 같이 상기 소스 전극(40a) 및 드레인 전극(40b) 사이의 오믹콘택층(34)을 제거하는 공정 시에 그 아래의 액티브층(32)의 일부도 함께 제거할 경우, 상기 액티브층(32)이 과식각되는 문제가 발생할 수 있다. 따라서, 액티브층(32)이 과식각되는 점을 고려하여 상기 액티브층(32)을 전체적으로 두껍게 형성해야 하는데 그 경우 증착 공정시간이 증가되고 또한 전류 패스(path)가 길어져 소자 특성이 저하되는 문제점이 있었다.
그에 반하여, 본 발명의 일 실시예에 따르면, 상기 액티브층(300)과 상기 소스/드레인 전극(400a, 400b)이 수평으로 배치되어 있기 때문에, 상기 액티브층(300) 위의 오믹콘택층을 제거하는 공정이 요하지 않는다. 따라서, 액티브층(300)이 과식각되는 문제가 발생하지 않아 액티브층(300)을 두껍게 형성할 필요가 없어 액티브층(300)의 증착 공정시간이 단축되는 장점이 있다. 이와 같은 장점에 대해서는 후수하는 도 5a 내지 도 5h에 따른 제조공정을 참조하면 보다 용이하게 이해할 수 있을 것이다.
한편, 도시하지는 않았지만, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 기판(100) 전면에는 보호막이 추가로 형성되고, 상기 보호막 상에는 화소전극이 추가로 형성될 수 있다. 이때, 상기 보호막에는 콘택홀이 형성되어 있고, 상기 화소전극은 상기 콘택홀을 통해 상기 드레인 전극(400b)과 연결된다. 이에 대해 서는 후술하는 액정표시장치에 대한 설명을 참조하면 용이하게 이해할 수 있을 것이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 전술한 실시예와 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
도 4에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(350a, 350b), 소스 전극(400a) 및 드레인 전극(400b)을 포함하여 이루어진다.
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있고, 상기 게이트 절연막(250)은 상기 게이트 전극(200)을 포함한 기판(100) 전면에 형성되어 있고, 상기 액티브층(300)은 상기 게이트 절연막(250) 상에 패턴 형성되어 있다.
상기 오믹콘택층(350a, 350b)은 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)을 포함하여 이루어지는데, 상기 제1 오믹콘택층(350a)은 상기 액티브층(300)의 일 측면에 형성되어 있고, 상기 제2 오믹콘택층(350b)은 상기 액티브층(300)의 타 측면에 형성되어 있다.
상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 상기 액티브층(300)의 측면에 각각 형성됨과 더불어 상기 게이트 절연막(250)을 따라 연장되도록 형성되어 있다. 이와 같은 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 상기 액티브층(300)을 구성하는 반도체물질에 불순물이 도핑되어 형성될 수 있다. 예를 들어 상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 비정질 실리콘물질에 인(P)과 같은 5족 원소가 도핑되어 형성될 수 있다.
상기 소스 전극(400a)은 상기 제1 오믹콘택층(350a)과 접하고 있고, 상기 드레인 전극(400b)은 상기 제2 오믹콘택층(350b)과 접하고 있다. 구체적으로, 상기 소스 전극(400a)은 상기 제1 오믹콘택층(350a) 위에 형성되어 있고, 상기 드레인 전극(400b)은 상기 제2 오믹콘택층(350b) 위에 형성되어 있다.
전술한 바와 같이, 상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)이 상기 게이트 절연막(250)을 따라 연장되도록 형성되어 있고, 상기 소스 전극(400a) 및 드레인 전극(400b)이 각각 상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b) 위에 형성되어 있기 때문에, 상기 소스 전극(400a)과 상기 드레인 전극(400b)은 상기 게이트 절연막(250)과 접하지 않도록 형성되어 있다.
이와 같이 본 발명의 다른 실시예에서도, 상기 액티브층(300)과 상기 소스/드레인 전극(400a, 400b)이 수평으로 배치되어 있다. 따라서, 전류 패스가 단축되고, 채널의 저항이 줄어들어 전자 이동도가 증가되게 된다.
전술한 실시예와 마찬가지로, 도시하지는 않았지만, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 기판(100) 전면에는 콘택홀을 구비한 보호막이 추가로 형성되고, 상기 콘택홀을 통해 상기 드레인 전극(400b)과 연결되는 화소전극이 추가로 형성될 수 있다.
박막 트랜지스터 기판의 제조방법
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판을 제조방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도 면부호를 부여하였고, 각각의 구성의 재료 등에 대한 반복적인 설명은 생략하기로 한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 형성한다.
상기 게이트 전극(200)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 기판(100) 상에 적층하고, 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각을 하는 소위 포토리소그라피(Photolithography) 공정을 통해 패턴 형성할 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing, 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정으로 상기 게이트 전극(200)을 직접 패턴 형성할 수도 있다.
이하에서 설명하는 각각의 구성에 대한 패턴 형성 공정도 구성 재료에 따라 포토리소그라피 공정을 이용하거나 또는 인쇄 공정을 이용하여 수행할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다.
다음, 도 5b에서 알 수 있듯이, 상기 게이트 전극(200)을 포함한 기판(100) 전면에 게이트 절연막(250)을 형성한다.
상기 게이트 절연막(250)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 5c에서 알 수 있듯이, 상기 게이트 절연막(250)의 전면에 액티브층(300a)을 적층한다.
상기 액티브층(300a)은 비정질 실리콘물질과 같은 반도체물질을 PECVD법을 이용하여 적층할 수 있다.
다음, 도 5d에서 알 수 있듯이, 상기 액티브층(300a) 상에 포토레지스트 패턴(310)을 형성한다.
상기 포토레지스트 패턴(310)은 상기 액티브층(300a)의 전면에 포토레지스트층을 적층하고 노광 및 현상공정을 통해 패턴 형성할 수 있다. 상기 포토레지스트 패턴(310)은 상기 게이트 전극(200) 위에 형성한다.
다음, 도 5e에서 알 수 있듯이, 상기 포토레지스트 패턴(310)을 마스크로 하여 상기 액티브층(300a)의 소정영역을 식각하여 소정 패턴의 액티브층(300)을 형성한다. 상기 식각공정은 건식 식각공정을 이용할 수 있다.
다음, 도 5f에서 알 수 있듯이, 상기 포토레지스트 패턴(310)을 포함한 상기 게이트 절연막(250) 상에 소스 전극 및 드레인 전극용 금속층(400)을 형성한다.
상기 소스 전극 및 드레인 전극용 금속층은 스퍼터링(Sputtering)과 같은 방법으로 증착하여 형성할 수 있으며, 경우에 따라서, 최종적으로 얻어지는 소스 전극 및 드레인 전극의 형상을 고려하여 상기 소스 전극 및 드레인 전극용 금속층(400)은 소정의 형상으로 패턴 형성할 수 있다.
다음, 도 5g에서 알 수 있듯이, 상기 포토레지스트 패턴(310) 및 그 위에 형 성된 상기 금속층(400)을 제거한다. 그리하면, 상기 액티브층(300)의 상면은 노출되고, 상기 액티브층(300)의 일 측면에는 소스 전극(400a)이 형성되고, 상기 액티브층(300)의 타 측면에는 드레인 전극(400b)이 형성된다.
다음, 도 5h에서 알 수 있듯이, 열처리를 수행하여 상기 액티브층(300)을 구성하는 반도체 물질과 상기 소스 전극(400a) 및 드레인 전극(400b)을 구성하는 금속물질을 반응시킨다. 그리하면, 상기 소스 전극(400a)과 접하는 상기 액티브층(300)의 일 측면에 제1 오믹콘택층(350a)이 형성됨과 더불어 상기 드레인 전극(400b)과 접하는 상기 액티브층(300)의 타 측면에 제2 오믹콘택층(350b)이 형성되어, 도 3과 같은 박막 트랜지스터 기판이 완성된다.
상기 제1 오믹콘택층(350a) 및 제2 오믹콘택층(350b)은 비정질 실리콘물질과 금속물질을 함유하는 실리사이드층으로 형성될 수 있다.
한편, 도시하지는 않았지만, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 기판(100) 전면에 보호막을 형성하고, 상기 보호막에 콘택홀을 형성하여 상기 드레인 전극(400b)을 노출시키고, 상기 콘택홀을 통해 상기 드레인 전극(400b)과 연결되는 화소전극을 상기 보호막 상에 형성하는 공정을 추가로 수행할 수 있다.
도 6a 내지 도 6j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 4에 따른 박막 트랜지스터 기판을 제조방법에 관한 것이다. 이하, 전술한 실시예와 반복적인 부분에 대한 설명은 생략하기로 한다.
우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 형성한다.
다음, 도 6b에서 알 수 있듯이, 상기 게이트 전극(200)을 포함한 기판(100) 전면에 게이트 절연막(250)을 형성한다.
다음, 도 6c에서 알 수 있듯이, 상기 게이트 절연막(250)의 전면에 액티브층(300a)을 적층한다.
다음, 도 6d에서 알 수 있듯이, 상기 액티브층(300a) 상에 포토레지스트 패턴(310)을 형성한다.
다음, 도 6e에서 알 수 있듯이, 상기 포토레지스트 패턴(310)을 마스크로 하여 상기 액티브층(300a)의 소정영역을 식각하여 소정 패턴의 액티브층(300)을 형성한다.
다음, 도 6f에서 알 수 있듯이, 상기 포토레지스트 패턴(310)을 제거한 후 상기 액트브층(300)을 포함한 상기 게이트 절연막(250) 상에 오믹콘택층(350)을 형성한다.
상기 오믹콘택층(350)은 불순물이 도핑된 반도체 물질, 예를 들어 인(P)과 같은 5족 원소가 도핑된 비정질 실리콘물질을 PECVD법으로 적층하여 형성할 수 있다.
다음, 도 6g에서 알 수 있듯이, 상기 오믹콘택층(350) 상에 소스 전극 및 드레인 전극용 금속층(400)을 형성한다.
다음, 도 6h에서 알 수 있듯이, 상기 소스 전극 및 드레인 전극용 금속 층(400) 상에 포토레지스트 패턴(410)을 형성한다.
상기 포토레지스트 패턴(410)은 상기 게이트 전극(200) 상부 영역에 노출부(415)를 갖도록 패턴 형성한다. 또한, 최종적으로 얻어지는 소스 전극 및 드레인 전극의 형상을 고려하여 상기 포토레지스트 패턴(410)은 적절히 형성할 수 있다.
다음, 도 6i에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 마스크로 하여 상기 액티브층(300) 상면에 형성된 소정 영역의 오믹콘택층(350) 및 금속층(400)을 제거한다.
그리하면, 상기 액티브층(300)의 일 측면에 제1 오믹 콘택층(350a) 및 소스 전극(400a)이 차례로 형성되고, 상기 액티브층(300)의 타 측면에 제2 오믹콘택층(350b) 및 드레인 전극(400b)이 차례로 형성된다.
다음, 도 6j에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 제거하여 전술한 도 4에 따른 박막 트랜지스터 기판의 제조를 완성한다.
액정표시장치 및 그 제조방법
도 7은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판을 적용한 액정표시장치에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면 부호를 부여하였고, 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(ST), 컬러 필터 기판(SC), 및 상기 양 기판 사이에 형성된 액정 층(LC)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판(ST)은 제1 기판(100) 상에 형성된 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(350a, 350b), 소스 전극(400a) 및 드레인 전극(400b)을 포함하여 이루어지고, 이와 같은 각각의 구성은 전술한 도 3과 동일하다. 한편, 도시하지는 않았지만, 전술한 도 3에 따른 박막 트랜지스터 기판 대신에 도 4에 따른 박막 트랜지스터 기판이 적용될 수도 있다.
또한, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 상기 제1 기판(100)의 전면에는 보호막(450)이 형성되어 있고, 상기 보호막(450)에는 콘택홀(455)이 형성되어 있어, 상기 콘택홀(455)을 통해 상기 드레인 전극(400b)이 노출되게 된다. 상기 보호막(450)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 물질로 이루어질 수도 있고, 아크릴과 같은 유기계 물질로 이루어질 수도 있다.
또한, 상기 보호막(450) 상에는 화소전극(500)이 형성되어 있는데, 상기 화소전극(500)은 상기 콘택홀(455)을 통해 상기 드레인 전극(400b)과 연결되어 있다. 상기 화소전극(500)은 ITO와 같은 투명한 도전물질로 이루어질 수 있다.
상기 컬러 필터 기판(SC)은 제2 기판(600) 상에 형성된 차광층(610), 상기 차광층(610) 상에 형성된 컬러필터층(630), 및 상기 컬러필터층(630) 상에 형성된 공통전극(650)을 포함하여 이루어진다.
상기 차광층(610)은 화소영역 이외의 영역으로 광이 누설되는 것을 차단하기 위한 것으로서 매트릭스(matrix)구조로 패턴형성되어 있고, 상기 컬러필터층(630) 은 상기 차광층(610) 사이의 영역에 각각 형성된 적색(R), 녹색(G), 및 청색(B)의 컬리펄터를 포함하여 형성되어 있고, 상기 공통전극(650)은 상기 제2 기판(600)의 전면에 형성되어 있다.
이와 같은 도 7에 도시한 액정표시장치는 상기 박막 트랜지스터 기판(ST)에 형성된 화소전극(500)과 상기 컬러 필터 기판(SC)에 형성된 공통전극(650) 사이에 발생하는 수직전계에 의해서 상기 액정층(LC)의 배열상태가 변경되고, 그에 따라 광투과도가 조절되어 화상이 디스플레이 되게 된다. 이와 같이 수직전계 방식의 예로는 TN(Twisted Nematic)모드 및 VA(Vertical Alignment) 모드 등을 들 수 있다.
도 7에 도시한 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(ST)과 컬러 필터 기판(SC)을 준비한 후, 상기 양 기판 사이에 액정층(LC)을 형성하는 공정을 통해 제조할 수 있다.
상기 박막 트랜지스터 기판(ST)은 우선, 전술한 도 5a 내지 도 5h에 따른 방법으로 제1 기판(100) 상에 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(350a, 350b), 소스 전극(400a) 및 드레인 전극(400b)을 형성하고, 다음, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 상기 제1 기판(100) 상에 콘택홀(455)을 구비한 보호막(450)을 형성하고, 다음, 상기 콘택홀(455)을 통해 상기 드레인 전극(400b)과 연결되는 화소전극(500)을 형성하는 공정을 통해 준비할 수 있다.
상기 컬러 필터 기판(SC)은 제2 기판(600) 상에 차광층(610)을 형성하고, 상기 차광층(610) 상에 컬러필터층(630)을 형성하고, 그리고 상기 컬러필터층(630) 상에 공통전극(650)을 형성하는 공정을 통해 준비할 수 있다.
상기 액정층(LC)을 형성하는 공정은, 씰런트(sealant)를 이용하여 상기 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST)를 합착한 후 상기 씰런트에 구비된 주입홀을 통해 액정을 주입하는 공정으로 이루어질 수도 있고, 상기 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST) 중 어느 하나의 기판 상에 액정을 적하한 후 씰런트를 이용하여 상기 양 기판을 합착하는 공정으로 이루어질 수도 있다.
도 8은 전술한 도 3에 따른 박막 트랜지스터 기판을 적용한 본 발명의 다른 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 8에 따른 액정표시장치는 소위 IPS(In-Plane Switching)모드에 관한 것으로서, 화소 전극(500) 및 공통 전극(650)의 구성을 제외하고는 전술한 도 7에 따른 액정표시장치와 동일하며, 따라서, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 8에 따르면, 박막 트랜지스터 기판(ST)에 화소 전극(500)과 공통 전극(650)이 함께 형성되고, 특히, 상기 화소 전극(500)과 공통 전극(650)은 위에서 볼때 서로 평행하게 배열되어 있다. 따라서, 상기 화소 전극(500)과 공통 전극(650) 사이에서 발생하는 횡전계에 의해 액정이 구동하게 되며, 이와 같은 IPS 모드는 일반적인 TN(Twisted Nematic)모드에 비하여 시야각 특성이 우수한 장점이 있다.
상기 공통 전극(650)은 도시된 바와 같이 게이트 전극(200)과 동일한 층에 형성될 수 있다. 즉, 상기 공통 전극(650)은 상기 게이트 전극(200) 형성 공정시 동시에 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 공통 전극(650)의 형성 위치는 다양하게 변경될 수 있으며, 예로서 상기 공통 전극(650)은 상기 화소 전극(500)과 동일한 층에 형성될 수 있다.
한편, 상기 공통 전극(650)이 박막 트랜지스터 기판(ST)에 형성됨에 따라 컬러 필터 기판(SC) 상에는 기판 평탄화를 위한 오버 코트층(670)이 추가될 수 있다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 종래의 박막 트랜지스터 기판의 제조공정을 도시한 개략적인 공정 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 6a 내지 도 6j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 7은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 액정표시장치의 개략적인 단면도이다.
<도면의 주요부 구성에 대한 부호의 설명>
100: 기판, 제1 기판 200: 게이트 전극
250: 게이트 절연막 300: 액티브층
350a, 350b: 제1, 제2 오믹콘택층 400a, 400b: 소스, 드레인 전극
450: 보호막 500: 화소 전극

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 액티브층을 적층하는 공정;
    상기 액티브층 상에 포토레지스트 패턴을 형성하는 공정;
    상기 포토레지스트 패턴을 마스크로 하여 상기 액티브층의 소정영역을 식각하여 소정 패턴의 액티브층을 형성하는 공정;
    상기 포토레지스트 패턴을 포함한 상기 게이트 절연막 상에 소스 전극 및 드레인 전극용 금속층을 형성하는 공정;
    상기 포토레지스트 패턴 및 그 위에 형성된 상기 금속층을 제거함으로써, 상기 액티브층의 상면은 노출시키고 상기 액티브층의 일 측면 및 타 측면과 각각 접하는 소스 전극 및 드레인 전극을 형성하는 공정; 및
    상기 소스 전극과 접하는 상기 액티브층의 일 측면에 제1 오믹콘택층을 형성함과 더불어 상기 드레인 전극과 접하는 상기 액티브층의 타 측면에 제2 오믹콘택층을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 제1 오믹콘택층 및 제2 오믹콘택층을 형성하는 공정은,
    열처리를 수행하여 상기 액티브층을 구성하는 실리콘 물질과 상기 소스 및 드레인 전극을 구성하는 금속물질을 함유하는 실리사이드층을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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