KR20150084254A - 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 기판의 제조 방법은 절연 기판 상에 산화물 반도체층을 형성한다. 이후, 상기 산화물 반도체층의 열처리 공정을 수행한다. 상기 열처리 공정을 수행한 후, 얼라인 마크, 소스 전극, 드레인 전극, 및 산화물 반도체 패턴을 형성한다. 상기 열처리 공정을 수행한 후, 게이트 전극을 형성한다. 이후, 상기 드레인 전극과 연결된 화소 전극을 형성한다.

Description

박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE, DISPLAY APPARATUS INCLUDING THE SAME, AND MANUFACTURING METHOD OF THE THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 산화물 반도체를 이용한 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
일반적으로 표시 장치는 한 쌍의 전기장 생성 전극과 그 사이에 배치된 전기광학(electro-optical) 활성층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 스위칭 소자에 연결되어 전기 신호를 인가 받는다.
표시 장치에서 박막 트랜지스터가 스위칭 소자로 사용된다. 현재 박막 트랜지스터의 활성층으로 아몰퍼스 실리콘이 가장 널리 사용되고 있지만, 최근 표시 장치의 대형화 및 고정세화 추세에 따라 박막 트랜지스터 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 a-Si 박막 트랜지스터 기술은 한계에 다다를 것으로 판단된다.
이에 여러 가지 차세대 소자에 대한 연구가 활발히 진행 중인데, 그 중에서 산화물 반도체는 수십에서 수백의 이동도를 가지며, 대면적에 유리하고 원가를 낮출 수 있으며, 저온공정이 가능하고 광 감도가 낮은 특성(Photo insensitiveness)으로 인하여 크게 주목 받고 있다.
일반적으로 산화물 반도체를 활성층으로 사용 할 시에는 후속 공정에서 고온 열처리가 불가피하다. 이때 기판의 수축이 발생 하여 상하판 미스얼라인으로 인하여 빛샘이 발생 하거나 이후 공정 자체의 진행이 불가능 할 수 있다.
본 발명의 목적은 열처리 공정을 수행하더라도 얼라인 마크가 수축되지 않아 이후 공정들을 수행할 때 미스얼라인이 발생하는 문제를 해결할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 미스얼라인을 방지할 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층의 열처리 공정을 수행하는 단계; 상기 열처리 공정을 수행하는 단계 이후에 얼라인 마크, 소스 전극, 드레인 전극, 및 산화물 반도체 패턴을 형성하는 단계; 상기 열처리 공정을 수행하는 단계 이후에 게이트 전극을 형성하는 단계; 및 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함한다.
상기 얼라인 마크, 상기 소스 전극, 상기 드레인 전극, 및 상기 산화물 반도체 패턴을 형성하는 단계는, 상기 산화물 반도체층 상에 적어도 2층 이상의 증착막들을 형성하는 단계; 및 하프톤 마스크를 사용하여 상기 증착막들을 패터닝하는 단계를 포함한다.
상기 증착막들을 패터닝하는 단계는, 상기 증착막들 상에 감광막을 형성하는 단계; 상기 하프톤 마스크를 사용하여 상기 감광막을 노광 및 현상하여 제1 감광막 및 제2 감광막을 형성하는 단계; 상기 제1 감광막 및 상기 제2 감광막을 마스크로하여 상기 증착막들을 식각하여 얼라인 마크 및 데이터 패턴을 형성하는 단계; 상기 제1 감광막의 일부 및 상기 제2 감광막을 제거하여 제3 감광막을 형성하는 단계; 및 상기 제3 감광막을 마스크로 하여 상기 데이터 패턴의 일부를 제거하는 단계를 포함한다.
상기 증착막들을 형성하는 단계는, 상기 산화물 반도체층 상에 제1 물질층을 형성하는 단계; 상기 제1 물질층 상에 제2 물질층을 형성하는 단계; 및 상기 제2 물질층 상에 제3 물질층을 형성하는 단계를 포함한다.
상기 산화물 반도체층은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 포함할 수 있다.
상기 제1 물질층 및 상기 제3 물질층은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나와 구리의 합금 또는 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 하나의 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 절연 기판, 산화물 반도체 패턴, 얼라인 마크, 소스 전극, 드레인 전극, 게이트 전극, 및 화소 전극을 포함할 수 있다.
상기 절연 기판은 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함할 수 있다. 상기 산화물 반도체 패턴은 상기 표시 영역에 중첩하고, 상기 절연 기판 상에 배치될 수 있다. 상기 얼라인 마크는 상기 비표시 영역에 중첩할 수 있다. 상기 소스 전극은 상기 산화물 반도체 패턴 상에 배치될 수 있다. 상기 드레인 전극은 상기 산화물 반도체 패턴 상에 배치되고, 상기 소스 전극과 이격될 수 있다. 상기 게이트 전극은 상기 산화물 반도체 패턴 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 절연될 수 있다. 상기 화소 전극은 상기 드레인 전극에 연결될 수 있다.
상기 얼라인 마크는, 제1 층 및 마크층을 포함한다. 상기 제1 층은 상기 산화물 반도체 패턴과 동일한 층상에 배치될 수 있다. 상기 마크층은 상기 소스 전극 및 상기 드레인 전극 각각과 동일한 층상에 배치될 수 있다.
본 발명의 박막 트랜지스터 기판의 제조 방법에 의하면, 열처리 공정을 수행하더라도 얼라인 마크가 수축되지 않아 이후 공정들을 수행할 때 미스얼라인이 발생하는 문제를 해결할 수 있다.
본 발명의 박막 트랜지스터 기판 및 표시 장치에 의하면, 미스얼라인을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치를 나타낸 분해 사시도이다.
도 2는 도 1의 박막 트랜지스터 기판의 일부를 도시한 평면도이다.
도 3은 도 2의 I-I’선에 따른 단면도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 도시한 평면도들이다.
도 4b, 도 5b 내지 도 5e, 도 6b, 도 7b 도 8b, 도 9b, 도 10b, 및 도 11b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 도시한 단면도로서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a의 I-I’선에 따른 단면도들이다.
도 12a는 비교예의 박막 트랜지스터 기판의 36개의 측정 위치에서 열처리 공정 전후의 수축 정도를 측정한 값이고, 도 12b는 도 12a에서 36개의 측정 위치에서 열처리 공정 전후의 수축 정도를 도시한 도면이고, 도 12c는 도 12a에서 36개의 측정 위치에서 열처리 공정 전후와 기준 위치의 편차를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치를 나타낸 분해 사시도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 박막 트랜지스터 기판(100), 대향 기판(200), 및 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에 배치된 액정층(LC)을 포함한다.
상기 박막 트랜지스터 기판(100)은 표시 영역(DA)과 비표시 영역(NA)을 포함한다. 상기 표시 영역(DA)은 복수의 화소 영역들(PX)을 포함한다. 상기 화소 영역들(PX) 각각에는 화소가 구비되고, 상기 화소에서는 영상이 표시된다. 상기 표시 영역(DA)의 전 영역에서 영상이 표시되는 것은 아니고, 후술할 데이터 라인, 게이트 라인, 및 박막트랜지스터와 중첩된 영역에서는 영상이 표시되지 않을 수 있다. 상기 비표시 영역(NA)은 상기 화소 영역(DA)의 주변에 배치되고, 영상이 표시되지 않는다.
상기 박막 트랜지스터 기판(100)은 각 화소 영역(PX)에 구비된 박막 트랜지스터 및 화소 전극을 포함한다. 상기 대향 기판(200)은 공통 전극을 포함할 수 있다.
한편, 이에 제한되는 것은 아니고, 상기 박막 트랜지스터 기판(100)은 박막 트랜지스터, 화소 전극, 및 공통 전극을 포함할 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 화소 전극과 상기 공통 전극 사이에 전계가 인가되면 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(1000) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)으로 입사되는 광의 투과도를 조절한다.
도 2는 도 1의 박막 트랜지스터 기판(100)의 일부를 도시한 평면도이고, 도 3은 도 2의 I-I’선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 상기 박막 트랜지스터 기판(100)은 절연 기판(110), 데이터 라인(DL), 게이트 라인(GL), 박막 트랜지스터(TR), 화소 전극(PE), 얼라인 마크(AM), 게이트 패드(GP), 및 데이터 패드(DP)를 포함할 수 있다.
상기 절연 기판(110)은 투명한 유리 또는 플라스틱으로 형성될 수 있다.
상기 데이터 라인(DL)은 상기 절연 기판(110) 상에 제1 방향(DR1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 상기 데이터 라인(DL) 및 상기 게이트 라인(GL)은 서로 교차하고 절연될 수 있다.
도 2에는 하나의 데이터 라인(DL) 및 하나의 게이트 라인(GL)을 일 예로 도시하였으나, 상기 데이터 라인(DL) 및 상기 게이트 라인(GL)은 각각 복수개로 구비될 수 있고, 복수개의 데이터 라인들(DL) 및 복수개의 게이트 라인(GL)은 화소 영역(PX)을 정의한다.
상기 박막 트랜지스터(TR)는 소스 전극(121), 드레인 전극(123), 활성층(125), 및 게이트 전극(130)을 포함할 수 있다.
상기 산화물 반도체 패턴(125)은 상기 절연 기판(110) 상에 형성된다. 상기 산화물 반도체 패턴(125)은 상기 게이트 전극(130)과 중첩하고, 상기 소스 전극(121) 및 상기 드레인 전극(123)에 전기적으로 연결된다.
상기 산화물 반도체 패턴(125)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 포함한다. 구체적으로, 상기 산화물 반도체 패턴(125)은 인듐-갈륨-아연 산화물(IGZO)일 수 있다.
상기 소스 전극(121)은 상기 데이터 라인(DL)으로부터 돌출되어 형성된다. 상기 드레인 전극(123)은 상기 소스 전극(121)과 이격되어 형성된다.
상기 소스 전극(121) 및 드레인 전극(123) 각각은 배리어층(121b, 123b), 주배선층(121c, 123c), 및 캐핑층(121d, 123d)을 포함할 수 있다. 즉, 상기 소스 전극(121) 및 상기 드레인 전극(123) 각각은 삼중막으로 형성될 수 있다.
상기 배리어층(121b, 123b) 및 상기 캐핑층(121d, 123d) 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나와 구리의 합금 또는 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 하나의 금속 산화물로 형성할 수 있다. 상기 주배선층(121c, 123c)은 금속으로 이루어질 수 있고, 예를 들어 구리(Cu) 또는 구리 합금으로 이루어질 수 있다.
상기 배리어층(121b, 123b)은 상기 주배선층(121c, 123c)을 이루는 구리 등의 물질이 상기 산화물 반도체 패턴(125)으로 확산되는 것을 방지할 수 있다. 상기 캐핑층(121d, 123d)은 상기 주배선층(121c, 123c)을 이루는 금속의 변성에 의해 박막 트랜지스터의 특성에 영향을 미치는 것을 방지할 수 있다.
한편, 이에 제한되는 것은 아니고, 상기 소스 전극(121) 및 상기 드레인 전극(123) 각각은 캐핑층(121d, 123d)을 제외하고, 배리어층(121b, 123b) 및 주배선층(121c, 123c)의 이중막으로 형성될 수 있고, 상기 배리어층(121b, 123b)을 제외하고, 주배선층(121c, 123c) 및 캐핑층(121d, 123d)의 이중막으로 형성될 수 있다.
상기 박막 트랜지스터 기판(100)은 상기 소스 전극(121) 및 상기 드레인 전극(123) 상에 형성된 제1 절연막(127)을 더 포함한다. 상기 제1 절연막(127)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다. 상기 제1 절연막(127)은 상기 소스 전극(121) 및 상기 드레인 전극(123)을 상기 게이트 전극(130)과 절연시킬 수 있다.
상기 게이트 전극(130)은 상기 게이트 라인(GL)으로부터 돌출되어 형성된다. 상기 게이트 전극(130)은 상기 제1 절연막(127) 상에 상기 산화물 반도체 패턴(125)과 중첩하게 배치된다.
상기 게이트 전극(130) 및 상기 게이트 라인(GL) 각각은 단일막 또는 다중막으로 이루어질 수 있다. 상기 게이트 전극(130) 및 상기 게이트 라인(GL) 각각은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 및 망간(Mn)으로 이루어진 적어도 1 이상의 층을 포함할 수 있다.
상기 제1 절연막(127) 및 상기 게이트 전극(130) 상에 제2 절연막(132)이 형성될 수 있다. 상기 제2 절연막(132)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다. 상기 제2 절연막(132)은 상기 게이트 전극(130)과 상기 화소 전극(PE)을 절연시킬 수 있다.
상기 박막 트랜지스터 기판(100)은 상기 제1 절연막(127)과 상기 제2 절연막(132) 사이에 배치된 컬러 필터(135)를 더 포함할 수 있다. 상기 컬러 필터(135)는 상기 게이트 전극(130) 및 상기 제1 절연막(127) 상에 배치될 수 있다. 상기 컬러 필터(135)는 상기 화소 영역(PX)에 대응하게 형성되어 상기 화소 영역(PX)을 통과한 광에 색을 제공할 수 있다. 도시하지는 않았으나, 상기 컬러 필터(135)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
상기 제1 절연막(127) 및 상기 제2 절연막(132)에는 상기 드레인 전극(123)의 상면 일부를 노출하는 제1 콘택홀(CH1)이 구비될 수 있다.
상기 화소 전극(PE)은 상기 제1 콘택홀(CH1)에 대응하게 형성되고, 상기 제1 절연막(127) 및 상기 제2 절연막(132) 상에 형성된다. 상기 화소 전극(PE)은 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(123)에 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 드레인 전극(123)을 통해 데이터 전압을 수신한다.
상기 화소 전극(PE)은 투명 전극일 수 있고, ITO, IZO를 포함할 수 있다.
상기 얼라인 마크(AM)는 상기 비표시 영역(NA)에 중첩하게 형성될 수 있다. 상기 얼라인 마크(AM)는 제1 층(137a) 및 마크층(137b, 137c, 138d)을 포함할 수 있다. 상기 제1 층(137a)은 상기 산화물 반도체 패턴(125)과 동일한 층상에 동일한 물질로 형성될 수 있다.
상기 마크층(137b, 137c, 138d)은 제2 내지 제4 층들(137b, 137c, 137d)을 포함할 수 있다. 상기 제2 층(137b)은 상기 제1 층(137a) 상에 배치될 수 있다. 상기 제2 층(137b)은 상기 배리어층(121b, 123b)과 동일한 층상에 동일한 물질로 형성될 수 있다. 상기 제2 층(137c)은 상기 제2 층(137b) 상에 배치될 수 있다. 상기 제3 층(137c)은 상기 주배선층(121c, 123c)과 동일한 층상에 동일한 물질로 형성될 수 있다. 상기 제4 층(137d)은 상기 제3 층(137d) 상에 배치될 수 있다. 상기 제4 층(137d)은 상기 캐핑층(121d, 123d)과 동일한 층상에 동일한 물질로 형성될 수 있다.
만일, 상기 소스 전극(121) 및 상기 드레인 전극(123)에서 상기 배리어층(121b, 123b) 및 상기 캐핑층(121d, 123d) 중 어느 하나가 제외된 경우, 상기 얼라인 마크(AM)의 상기 제2 층(137b) 및 상기 제4 층(137d) 중 대응되는 어느 하나가 제외될 수 있다.
상기 게이트 패드(GP)는 상기 게이트 라인(GL)의 일단에 상기 비표시 영역(NA)에 중첩하게 형성될 수 있다. 상기 게이트 패드(GP)는 상기 게이트 라인(GL) 및 상기 게이트 전극(130)과 동일한 층상에 배치된다. 상기 게이트 패드(GP)는 게이트 신호를 수신하여 상기 게이트 라인(GL) 및 상기 게이트 전극(130)에 상기 게이트 신호를 제공할 수 있다. 상기 제2 절연막(132)에는 상기 게이트 패드(GP)의 상면 일부를 노출하는 제2 콘택홀(CH2)이 구비될 수 있다.
상기 데이터 패드(DP)는 상기 데이터 라인(DL)의 일단에 상기 비표시 영역(NA)에 중첩하게 형성될 수 있다. 상기 데이터 패드(DP)는 상기 데이터 라인(DL), 상기 소스 전극(121), 및 상기 드레인 전극(123)과 동일한 층 상에 배치된다. 상기 데이터 패드(DP)는 데이터 전압을 수신하여 상기 데이터 라인(DL) 및 상기 소스 전극(121)에 상기 데이터 전압을 제공할 수 있다. 상기 제1 절연막(127) 및 상기 제2 절연막(132)에는 상기 데이터 패드(DP)의 상면 일부를 노출하는 제3 콘택홀(CH3)이 구비될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(1000)에 있어서, 상기 얼라인 마크(AM)는 상기 제1 내지 제4 층(137a, 137b, 137c, 137d)을 포함하고, 상기 제2 내지 제4 층(137b, 137c, 137d)은 상기 산화물 반도체 패턴(125)과 동일한 층 상에 배치된 상기 제1 층(137d) 상에 배치된다. 따라서, 상기 얼라인 마크(AM)는 상기 산화물 반도체 패턴(125)이 열처리 공정을 거친후 형성되므로, 열처리 공정으로 인한 수축이 발생되지 않는다. 따라서, 박막 트랜지스터 기판(100)과 대향 기판(200) 사이에 미스얼라인이 발생하는 문제를 방지할 수 있다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 도시한 평면도들이다.
도 4b, 도 5b 내지 도 5e, 도 6b, 도 7b 도 8b, 도 9b, 도 10b, 및 도 11b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 공정을 순차적으로 도시한 단면도로서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a의 I-I’선에 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 투명한 유리 또는 플라스틱으로 절연 기판(110) 상에 산화물 반도체층(10)을 증착하여 형성한다. 상기 산화물 반도체층(10)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 포함한다. 구체적으로, 상기 산화물 반도체층(10)은 인듐-갈륨-아연 산화물(IGZO)일 수 있다. 상기 절연 기판(110)은 표시 영역(DA)과 비표시 영역(NA)을 포함할 수 있다.
이후, 열처리 공정을 수행한다.
열처리 공정은 350℃ 이상의 고온에서 1 시간 이상 진행될 수 있다. 상기 열처리 공정을 통해 상기 산화물 반도체층(10)의 반도체 특성이 향상되어 상기 산화물 반도체층(10)의 일부가 후술할 박막 트랜지스터의 채널로서 역할을 할 수 있다.
열처리 공정에 의해 상기 절연 기판(110)에는 수축이 발생될 수 있다. 상기 산화물 반도체층(10) 및 상기 제1 물질층(11)은 상기 절연 기판(110) 상에 전면적으로 형성되고, 패턴이 형성되기 전이므로, 상기 절연 기판(110)에 수축이 발생하더라도 이후 형성될 패턴의 형상에는 영향이 없다.
도 5a 및 도 5b를 참조하면, 상기 산화물 반도체층(10) 상에 제1 물질층(11), 제2 물질층(12) 및 제3 물질층(13)을 증착하여 형성한다. 상기 제1 물질층(11) 및 상기 제3 물질층(13) 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나와 구리의 합금 또는 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 하나의 금속 산화물로 형성할 수 있다. 상기 제2 물질층(12)은 금속으로 이루어질 수 있고, 예를 들어 구리(Cu) 또는 구리 합금으로 이루어질 수 있다.
이후, 도 5c를 참조하면, 상기 제3 물질층(13) 상에 감광성 물질로 이루어진 감광막(50)을 형성한다. 이후, 마스크(MSK)를 통해 상기 감광막(50)에 광을 조사한다. 상기 마스크(MSK)는 하프톤 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 광을 모두 투과시키는 제3 영역(R3)이 마련되어 있으며, 상기 마스크(MSK)를 투과한 광만이 상기 감광막(50)에 조사된다.
상기 마스크(MSK)를 통해 노광된 감광막(50)을 현상하면, 도 5d에 도시된 바와 같이 상기 제1 영역(R1)에 대응하는 제1 감광막(51) 및 상기 제2 영역(R2)에 대응하는 제2 감광막(52)이 형성되고, 상기 제3 영역(R3)에 대응되는 감광막(50)의 일부는 완전히 제거되어 상기 절연 기판(110)의 상면이 노출된다.
상기 제2 영역(R2)은 상기 제1 영역(R1) 보다 노광량이 많기 때문에 상기 제2 감광막(52)은 상기 제1 감광막(51) 보다 작은 두께를 갖는다.
다만, 본 발명의 일 실시예에서는 상기한 바와 같이 노광된 부분의 상기 감광막(50)이 제거되도록 포지티브 포토레지스트를 사용하였으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 노광되지 않은 부분의 상기 감광막(50)이 제거되도록 하는 네거티브 포토레지스트를 사용할 수도 있다.
상기 제1 감광막(51) 및 상기 제2 감광막(52)을 마스크로 하여, 상기 제1 감광막(51) 및 상기 제2 감광막(52)에 의해 커버되지 않는 산화물 반도체층(10) 및 제1 내지 제3 물질층(11, 12, 13)을 제1 식각액을 사용하여 선택적으로 제거한다. 이때 상기 제1 식각액은 산화물 반도체층(10) 및 제1 내지 제3 물질층(11, 12, 13)을 모두 식각할 수 있는 물질을 사용할 수 있다. 이에 따라 얼라인 마크(AM) 및 데이터 패턴(DTP)이 형성된다. 상기 얼라인 마크(AM)는 패턴된 산화물 반도체층(10-1) 및 패턴된 제1 내지 제3 물질층(11-1, 12-1, 13-1)을 포함할 수 있다. 또한, 상기 데이터 패턴(DTP)은 패턴된 산화물 반도체층(10-2) 및 패턴된 제1 내지 제3 물질층(11-2, 12-2, 13-2)을 포함할 수 있다.
상기 얼라인 마크(AM)는 상기 제1 감광막(51)에 의해 커버되고, 상기 데이터 패턴(DTP)은 상기 제1 감광막(51) 및 상기 제2 감광막(52)에 의해 커버된다. 상기 제2 감광막(52)에 커버되는 상기 데이터 패턴(DTP)의 일부 영역은 이후 형성될 박막 트랜지스터의 채널에 해당하는 영역일 수 있다.
이후, 상기 제1 감광막(51)의 일부 및 상기 제2 감광막(52)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 도 5e에 도시된 바와 같이, 상기 제2 감광막(52)이 완전히 제거되어 상기 데이터 패턴(DTP)의 상면 일부는 외부에 노출된다. 이때, 상기 제1 감광막(51)은 일부가 제거되어 제3 감광막(53)을 형성한다.
상기 제3 감광막(53)을 마스크로 하여 상기 제3 감광막(53)에 의해 커버되지 않는 상기 데이터 패턴(DTP)의 일부를 제2 식각액을 사용하여 선택적으로 제거한다. 구체적으로, 상기 데이터 패턴(DTP)의 제1 내지 제3 물질층(11, 12, 13)을 선택적으로 식각하고, 산화물 반도체층(10)을 식각하지 않는다. 상기 제2 식각액은 상기 제1 식각액과 서로 다른 물질일 수 있다. 상기 제2 식각액은 상기 제1 내지 제3 물질층(11, 12, 13)을 식각할 수 있고, 상기 산화물 반도체층(10)을 식각하지 않는 물질일 수 있다.
이후, 상기 제3 감광막(53)을 제거한다.
도 6a 및 도 6b를 참조하면, 소스 전극(121), 드레인 전극(123), 데이터 라인(DL), 산화물 반도체 패턴(125), 및 데이터 패드(DP)가 형성된다. 이때, 상기 얼라인 마크(AM) 및 상기 데이터 패드(DP)는 상기 비표시 영역(NA)에 중첩하게 형성될 수 있다.
상기 소스 전극(121) 및 드레인 전극(123) 각각은 배리어층(121b, 123b), 주배선층(121c, 123c), 및 캐핑층(121d, 123d)을 포함할 수 있다. 즉, 상기 소스 전극(121) 및 상기 드레인 전극(123) 각각은 삼중막으로 형성될 수 있다.
이후, 도 7a 및 도 7b를 참조하면, 상기 얼라인 마크(AM), 상기 소스 전극(121), 상기 드레인 전극(123), 상기 산화물 반도체 패턴(125), 및 상기 데이터 패드(DP) 상에 제1 절연막(127)을 형성한다.
상기 제1 절연막(127)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질을 증착하여 형성할 수 있다.
이후, 도 8a 및 도 8b를 참조하면, 상기 제1 절연막(127) 상에 게이트 전극(130), 게이트 라인(GL), 및 게이트 패드(GP)을 형성한다.
상기 게이트 라인(GL)은 상기 데이터 라인(DL)과 교차하게 형성되고, 상기 게이트 전극(130)은 상기 산화물 반도체 패턴(125)에 중첩하게 형성될 수 있다. 상기 게이트 라인(GL), 상기 게이트 전극(130), 및 게이트 패드(GP) 각각은 단일막 또는 다중막으로 형성될 수 있다. 상기 게이트 라인(GL), 상기 게이트 전극(130), 및 게이트 패드(GP) 각각은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 및 망간(Mn)으로 이루어진 적어도 1 이상의 층을 포함할 수 있다.
이후, 도 9a 및 도 9b를 참조하면, 상기 제1 절연막(127) 상에 컬러 필터(135)를 형성할 수 있다. 상기 컬러 필터(135)는 컬러 유기막을 증착한 후, 패터닝하여 형성될 수 있다.
이후, 상기 컬러 필터(135) 상에 제2 절연막(132)을 형성할 수 있다. 상기 제2 절연막은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질을 증착하여 형성할 수 있다.
이후, 도 10a 및 도 10b를 참조하면, 상기 드레인 전극(123)과 중첩하는 상기 제1 절연막(127)의 일부 및 상기 제2 절연막(132)의 일부를 식각하여 제1 콘택홀(CH1)을 형성한다. 또한, 상기 게이트 패드(GP)에 중첩하는 상기 제1 절연막(127)의 일부를 제거하여 제2 콘택홀(CH2)을 형성한다. 또한, 상기 데이터 패드(DP)에 중첩하는 상기 제1 절연막(127)의 일부 및 상기 제2 절연막(132)의 일부를 식각하여 제3 콘택홀(CH3)을 형성한다.
도 11a 및 도 11b를 참조하면, 상기 제1 콘택홀(CH1)에 의해 노출된 상기 드레인 전극(123)과 전기적으로 연결되도록 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 투명 전극일 수 있고, ITO, IZO를 포함할 수 있다.
이로써 박막 트랜지스터 기판(100)이 완성될 수 있다.
도 12a는 비교예의 박막 트랜지스터 기판의 36개의 측정 위치에서 열처리 공정 전후의 수축 정도를 측정한 값이고, 도 12b는 도 12a에서 36개의 측정 위치에서 열처리 공정 전후의 수축 정도를 도시한 도면이고, 도 12c는 도 12a에서 36개의 측정 위치에서 열처리 공정 전후와 기준 위치의 편차를 도시한 도면이다.
도 12a 내지 도 12c에서 측정 대상이 된 박막 트랜지스터 기판은 Dx 축이 장축 방향이고, Dy축이 단축 방향인 직사각 형상을 가진다.
도 12b에서 검은색 점은 기준 위치를 나타내고, 도 12c에서 Dx축과 Dy축이 교차하는 점은 기준 위치를 나타낸다.
도 12a 내지 도 12c를 참조하면, 열처리 공정 전에 비해 열처리 공정 후에 수축이 수축이 현저히 많이 발생한 것을 알 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 산화물 반도체 패턴(125) 형성을 위한 열처리 공정 이후 얼라인 마크(AM)를 형성한다. 열처리 공정으로 인해 절연 기판(110)이 수축되더라도 얼라인 마크(AM)는 후속 공정에서 형성되므로, 절연 기판(110)의 수축에 영향을 받지 않는다. 따라서, 상기 얼라인 마크(AM)가 소스 전극 및 드레인 전극과 동일 단계에서 형성되고, 열처리 공정으로 인한 수축에 영향을 받지 않으므로, 이후 게이트 패턴들(게이트 라인 및 게이트 전극)을 형성하는 공정, 화소 전극을 형성하는 공정, 및 박막 트랜지스터 기판과 대향 기판을 합착하는 공정에서 미스얼라인이 발생하는 문제를 방지할 수 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100: 박막 트랜지스터 기판 110: 절연 기판
121: 소스 전극 123: 드레인 전극
125: 산화물 반도체 패턴 127: 제1 절연막
130: 게이트 전극 132: 제2 절연막
AM: 얼라인 마크 PX: 화소 영역

Claims (17)

  1. 절연 기판 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 열처리 공정을 수행하는 단계;
    상기 열처리 공정을 수행하는 단계 이후에 얼라인 마크, 소스 전극, 드레인 전극, 및 산화물 반도체 패턴을 형성하는 단계;
    상기 열처리 공정을 수행하는 단계 이후에 게이트 전극을 형성하는 단계; 및
    상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 얼라인 마크, 상기 소스 전극, 상기 드레인 전극, 및 상기 산화물 반도체 패턴을 형성하는 단계는,
    상기 산화물 반도체층 상에 적어도 2층 이상의 증착막들을 형성하는 단계; 및
    하프톤 마스크를 사용하여 상기 증착막들을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 증착막들을 패터닝하는 단계는,
    상기 증착막들 상에 감광막을 형성하는 단계;
    상기 하프톤 마스크를 사용하여 상기 감광막을 노광 및 현상하여 서로 다른 두께를 갖는 제1 감광막 및 제2 감광막을 형성하는 단계;
    상기 제1 감광막 및 상기 제2 감광막을 마스크로하여 상기 증착막들을 식각하여 얼라인 마크 및 데이터 패턴을 형성하는 단계;
    상기 제1 감광막의 일부 및 상기 제2 감광막을 제거하여 제3 감광막을 형성하는 단계; 및
    상기 제3 감광막을 마스크로 하여 상기 데이터 패턴의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 얼라인 마크 및 상기 데이터 패턴을 형성하는 단계는 제1 식각액을 사용하고,
    상기 데이터 패턴의 일부를 제거하는 단계는 상기 제1 식각액과 서로 다른 제2 식각액을 사용하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제2항에 있어서,
    상기 증착막들을 형성하는 단계는,
    상기 산화물 반도체층 상에 제1 물질층을 형성하는 단계;
    상기 제1 물질층 상에 제2 물질층을 형성하는 단계; 및
    상기 제2 물질층 상에 제3 물질층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 물질층 및 상기 제3 물질층은 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나와 구리의 합금 또는 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 하나의 금속 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 물질층은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 열처리 공정은 350℃ 이상의 온도에서 수행되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1항에 있어서,
    상기 절연 기판은 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하고,
    상기 얼라인 마크는 상기 비표시 영역에 중첩하게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제1항에 있어서,
    상기 산화물 반도체층은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 절연 기판;
    상기 표시 영역에 중첩하고, 상기 절연 기판 상에 배치된 산화물 반도체 패턴;
    상기 비표시 영역에 중첩하는 얼라인 마크;
    상기 산화물 반도체 패턴 상에 배치된 소스 전극;
    상기 산화물 반도체 패턴 상에 배치되고, 상기 소스 전극과 이격된 드레인 전극;
    상기 산화물 반도체 패턴 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 절연된 게이트 전극; 및
    상기 드레인 전극에 연결된 화소 전극을 포함하고,
    상기 얼라인 마크는,
    상기 산화물 반도체 패턴과 동일한 층상에 배치된 제1 층; 및
    상기 소스 전극 및 상기 드레인 전극 각각과 동일한 층상에 배치된 마크층을 포함하는 박막 트랜지스터 기판.
  12. 제11항에 있어서,
    상기 산화물 반도체 패턴은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제11항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은,
    상기 산화물 반도체 패턴 상에 배치된 배리어층;
    상기 배리어층 상이 배치된 주배선층; 및
    상기 주배선층 상에 배치된 캐핑층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제13항에 있어서,
    상기 마크층은,
    상기 제1 층 상에 배치되고, 상기 배리어층과 동일한 물질로 이루어진 제2 층;
    상기 제2 층 상에 배치되고, 상기 주배선층과 동일한 물질로 이루어진 제3 층; 및
    상기 제3 층 상에 배치되고, 상기 캐핑층과 동일한 물질로 이루어진 제4 층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제13항에 있어서,
    상기 배리어층 및 상기 캐핑층 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나와 구리의 합금 또는 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 하나의 금속 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제13항에 있어서,
    상기 주배선층은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판에 대향하는 대향 기판; 및
    상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 배치된 액정층을 포함하고,
    상기 박막 트랜지스터 기판은,
    표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 절연 기판;
    상기 표시 영역에 중첩하고, 상기 절연 기판 상에 배치된 산화물 반도체 패턴;
    상기 비표시 영역에 중첩하는 얼라인 마크;
    상기 산화물 반도체 패턴 상에 배치된 소스 전극;
    상기 산화물 반도체 패턴 상에 배치되고, 상기 소스 전극과 이격된 드레인 전극;
    상기 산화물 반도체 패턴 상에 배치되고, 상시 소스 전극 및 상기 드레인 전극과 절연된 게이트 전극; 및
    상기 드레인 전극에 연결된 화소 전극을 포함하고,
    상기 얼라인 마크는,
    상기 산화물 반도체 패턴과 동일한 층상에 배치된 제1 층; 및
    상기 소스 전극 및 상기 드레인 전극 각각과 동일한 층상에 배치된 마크층을 포함하는 표시 장치.
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