KR20090131718A - 어레이 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은, 기판 상에 순수 비정질 실리콘층을 형성하는 단계와; 상기 순수 비정질 실리콘층 위로 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 외부로 노출된 상기 순수 비정질 실리콘층을 제거하여 액티브층을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 액티브층의 테두리부를 노출시키고, 상기 제 1 포테레지스트 패턴의 두께가 감소하여 상기 액티브층 중앙에 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴과 노출된 액티브층 위로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 제 3 포토레지스트 패턴을 사이에 두고 서로 이격하는 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층을 제거함으로써 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층의 노출없이 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴을 제거하여 상기 소스 및 드레인 전극을 노출시키는 단계와; 상기 노출된 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 소스 및 드레인 전극의 이격영역에 대응하여 게이트 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
어레이 기판, 액정표시장치, 유기전계발광소자, 액티브층
Description
본 발명은 박막트랜지스터 어레이 기판에 관한 것이며, 특히 채널영역을 이루는 액티브층이 소스 및 드레인 전극이 형성된 부분과 이들 두 전극 사이로 노출된 부분 모두에서 일정한 두께를 갖도록 하는 것을 특징으로 하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계발광 소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온/오프 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 전술한 액정표시장치 또는 유기전계 발광소자를 구성하는 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서 로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(27)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(81)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(82)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(81, 82) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 82)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 81)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(83)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(83) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 드라이 에칭을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 드라이 에칭은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 드라이 에칭을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 드라이 에칭 진행 시 식 각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 마스크 공정의 증가없이, 나아가 새로운 장비의 투자없이 드라이 에칭 실시 후에도 상기 액티브층의 두께를 일정하게 유지할 수 있는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 기판 상에 순수 비정질 실리콘층을 형성하는 단계와; 상기 순수 비정질 실리콘층 위로 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 외부로 노출된 상기 순수 비정질 실리콘층을 제거하여 액티브층을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 액티브층의 테두리부를 노출시키고, 상기 제 1 포테레지스트 패턴의 두께가 감소하여 상기 액티브층 중앙에 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토 레지스트 패턴과 노출된 액티브층 위로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 제 3 포토레지스트 패턴을 사이에 두고 서로 이격하는 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층을 제거함으로써 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층의 노출없이 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴을 제거하여 상기 소스 및 드레인 전극을 노출시키는 단계와; 상기 노출된 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 소스 및 드레인 전극의 이격영역에 대응하여 게이트 전극을 형성하는 단계를 포함한다.
상기 게이트 절연막 형성 전에 상기 노출된 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 순수 비정질 실리콘층 형성 단계 이전에 상기 기판상에 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 선택되는 하나의 무기절연물질로써 버퍼층을 형성하는 단계를 포함한다.
상기 제 1 및 제 2 포토레지스트 패턴 형성 이전에 상기 순수 비정질 실리콘층에 대해 열처리를 실시하는 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 기판 상에 게 이트 전극을 형성하는 단계와; 상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 제 1 금속층을 순차적으로 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 그 하부의 순수 비정질 실리콘층을 제거하여 상기 게이트 전극과 중첩하는 금속패턴과 그 하부로 액티브층을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 금속패턴의 테두리부를 노출시키고, 상기 제 1 포토레지스트 패턴의 두께가 감소하여 상기 금속패턴 중앙에 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴 외부로 노출된 상기 금속패턴을 제거함으로써 상기 게이트 전극에 대응하여 버퍼패턴을 형성하고, 상기 버퍼패턴 주위로 상기 액티브층을 노출시키는 단계와; 상기 버퍼패턴 및 노출된 액티브층 위로 불순물 비정질 실리콘층과 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 상기 버퍼패턴을 사이에 두고 서로 이격하는 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층을 제거함으로써 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층의 노출없이 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 버퍼패턴을 제거하는 단계와; 상기 제 4 포토레지스트 패턴을 제거하여 상기 소스 및 드레인 전극을 노출시키는 단계를 포함한다.
이때, 상기 제 4 포토레지스트 패턴을 제거하는 단계 이후에는, 상기 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 전극과 상기 드레인 콘택홀을 통해 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 소스 및 드레인 전극을 형성하는 단계는 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계를 포함하며, 이때, 상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 어레이 기판은, 화소영역이 정의된 기판 상에 일정한 두께를 갖는 액티브층과; 상기 액티브층 상부로 상기 액티브층의 중앙부를 노출시키며 서로 이격하며 형성된 오믹콘택층과; 상기 오믹콘택층 위로 각각 형성된 소스 및 드레인 전극과; 상기 소스 전극과 연결되며, 그 하부에 상기 오믹콘택층을 이루는 동일한 물질로 불순물 비정질 실리콘 패턴을 구비한 데이터 배선과; 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극과; 상기 소스 및 드레인 전극과 상기 데이터 배선과 화소전극 위로 상기 화소영역 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 액티브층에 대응하여 형성된 게이트 전극과; 상기 게이트 절연막 위로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 상기 화소영역을 정의하며 형성된 게이트 배선을 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판은, 기판상에 일방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 과 게이트 전극 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부로 상기 게이트 전극에 대응하여 일정한 두께를 가지며 형성된 액티브층과; 상기 액티브층 상부로 상기 액티브층의 중앙부를 노출시키며 서로 이격하며 형성된 오믹콘택층과; 상기 오믹콘택층 위로 각각 형성된 소스 및 드레인 전극과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하며, 그 하부에 상기 오믹콘택층과 동일한 물질로 이루어진 불순물 비정질 실리콘 패턴을 구비하는 데이터 배선과; 상기 데이터 배선과 소스 및 드레인 전극 상부로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
이와 같이, 본 발명에 따른 어레이 기판 제조방법에 의해 순수 비정질 실리콘으로 이루어진 액티브층의 두께를 일정하게 함으로써 상기 액티브층의 두께 불균일에 의한 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 소스 및 드레인 전극 사이로 노출되는 부분에 오믹콘택층 형성을 위해 실시하는 드라이 에칭의 영향을 받지 않게 되므로 그 두께가 변하지 않는다.
따라서 최초 액티브층 형성을 위한 순수 비정질 실리콘층 형성 시 종래보다 얇은 두께가 되도록 형성함으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 기판(101) 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 공정 진행시 가해지는 열처리 등에 의해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 그 상부에 형성되는 액티브층의 반도체적 특성이 저하되는 것을 방지하기 위함이다. 이러한 역할을 하는 상기 버퍼층(103)은 반드시 형성할 필요는 없으나, 박막트랜지스터의 최하층에 반도체층이 형성되는 박막트랜지스터 구조인 경우 형성하는 것이 바람직하며, 최하층에 반도체층이 형성되지 않는 구조 즉, 보텀 게이트 구조의 박막트랜지스터를 형성하는 경우는 생략하는 것이 생산성 향상 측면에서 바람직하다. 본 발명의 제 1 실시예에서는 반도체층이 최하부에 형성되는 박막트랜지스터를 포함하는 어레이 기판의 제조 과정을 일례로 보이고 있으므로 버퍼층(103)을 형성한 것을 도시하였다.
다음, 상기 버퍼층(103) 위로 순수 비정질 실리콘을 증착하여 순수 비정질 실리콘층(107)을 형성한다.
이후, 선택적인 공정으로 상기 순수 비정질 실리콘층(107)의 이동도 특성을 등을 향상시키기 위한 열처리 등을 실시한다. 이러한 열처리 공정은 일종의 결정화 공정이 되며, 높은 온도 하에서 지속적으로 매우 오랜시간 동안 열처리를 실시하면 상기 순순 비정질 실리콘층(107)은 고상 결정화에 의해 폴리실리콘층으로 변경시킬 수 있다. 하지만, 이 경우 그 처리시간이 수 내지 수십 시간이 소요되고 그 요구되는 열처리 온도 또한 700℃이상이 되므로 기판 자체의 심한 변형 등을 초래한다. 따라서, 본 발명의 실시예에서 진행하는 열처리는 상기 순수 비정실 실리콘층(107)이 완전히 폴리실리콘층으로 결정화되어 변화될 정도로 진행하는 것이 아니라 기판(101)의 변형을 초래하지 않는 수준 즉, 500℃ 내지 700℃ 정도의 분위기에서 수 분 내지 수십 분 정도 진행하여 순수 비정질 실리콘층(107) 상태를 유지하며 그 내부에서 캐리어의 이동도 특성을 향상시킨다. 이러한 순수 비정질 실리콘층(107)에 대한 열처리 공정은 선택적으로 진행할 수도 있고 생략할 수도 있다.
다음, 도 3b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(107) 위로 포토레지스트를 도포하여 포토레지스트층(180)을 형성한다. 이때, 실시예에서는 상기 포토레지스트층(180)은 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브 타입(positive type)을 사용하는 것을 예로서 설명한다. 하지만 상기 포토레지스트층(180)은 빛을 받은 부분이 현상 시 남게되는 네가티브 타입(negative type)인 경우도 이후 설명할 노광 마스크(190)에 있어 투과영역(TA)과 차단영역(BA)의 위치를 바꾼 형태를 이용하면 동일한 결과를 얻을 수 있다.
다음, 상기 포토레지스트층(180) 위로 빛의 투과영역(TA)과 차단영역(BA), 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 이를 통과하는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(TA)보다는 작고 상기 차단영역(BA)보다는 큰 반투과영역(HTA)으로 구성된 노광 마스크(190)를 위치시킨다. 이후, 상기 노광 마스크(190)를 통해 상기 포토레지스트층(181)에 대해 노광을 실시한다.
이때, 상기 노광 마스크(190)의 차단영역(BA)은 상기 스위칭 영역(TrA)에 있어 추후 형성될 소스 및 드레인 전극의 이격영역에 대응하도록, 그리고 상기 반투과영역(HTA)은 상기 소스 및 드레인 전극의 이격영역을 제외한 액티브층에 대응하도록, 그리고 투과영역(TA)은 그 외의 영역에 대응하도록 정렬된 상태에서 상기 노광을 진행한다.
다음, 도 3c에 도시한 바와 같이, 상기 노광된 포토레지스트층(도 3b의 180)에 대해 현상을 실시한다. 이때 상기 포토레지스트층(도 3b의 180)의 현상에 의해 상기 순수 비정질 실리콘층(107) 상부에는 스위칭 영역(TrA)에 있어 그 중앙부에 제 1 두께를 갖는 제 1 포토레지스트 패턴(181)이 형성되며, 그 주변으로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(182)이 형성된다. 그리고, 그 외의 영역에 대응해서는 상기 포토레지스트층(도 3b의 180)은 제거됨으로써 상기 순수 비정질 실리콘층(107)을 노출시키게 된다.
다음, 도 3d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(181, 182)을 블로킹 마스크로 하여 드라이 에칭을 실시하여 상기 제 1 및 제 2 포토레지스트 패턴(181, 182) 외부로 노출된 상기 순수 비정질 실리콘층(도 3c의 107)을 제거함으로써 상기 스위칭 영역(TrA)에 있어서 순수 비정질 실리콘의 액티브층(110)을 형성한다.
이후, 도 3e에 도시한 바와 같이, 연속하여 애싱(ashing)을 진행함으로써 상기 제 2 두께의 제 2 포토레지스트 패턴(도 3d의 182)을 제거함으로써 상기 액티브층(110)의 테두리부를 노출시킨다. 이때 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(도 3d의 181)도 그 두께가 줄어들게 되지만 여전히 상기 액티브층(110) 중앙부에 대응해서 제 3 포토레지스트 패턴(183)을 이루며 남아있게 된다.
다음, 도 3f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(183) 위로 연속하여 불순물 비정질 실리콘과 제 1 금속물질을 증착함으로써 기판(101) 전면에 불순물 비정질 실리콘층(115)과 제 1 금속층(120)을 형성한다. 이후, 상기 제 1 금속층(120) 상부로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이에 대해 노광 및 현상공정을 진행함으로써 데이터 배선이 형성될 부분과, 스위칭 영역(TrA)에 있어 소스 및 드레인 전극이 형성되어야 할 부분에 대응해서 제 4 포토레지스트 패턴(184)을 형성한다. 이 경우 상기 제 4 포토레지스트 패턴(184)은 상기 제 3 포토레지스트 패턴(183)에 대응해서는 형성되지 않는 것이 특징이다.
다음, 도 3g에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(184) 외부로 노출된 상기 제 1 금속층(도 3f의 120)을 식각하여 제거함으로써 일방향으로 연장하는 데이터 배선(123)을 형성한다. 동시에 스위칭 영역(TrA)에 있어서는 상기 액티브층(110) 상부에서 서로 이격하는 소스 및 드레인 전극(126, 129)을 형성한다. 이때 상기 소스 전극(126)은 상기 데이터 배선(123)과 연결된 상태가 된다. 한편 상기 데이터 배선(123)과 소스 및 드레인 전극(126, 129)이 형성된 부분을 제외하고는 상기 불순물 비정질 실리콘층(115)이 노출된다. 이때 상기 제 4 포토레지스트 패턴(184) 외부로 노출된 제 1 금속층(도 3f의 120)의 제거를 위한 식각은 과식각(over etching)을 진행하는 것이 바람직하다. 이는 상기 제 3 포토레지스트 패턴(183) 측면부와 상기 제 4 포토레지스트 패턴(184) 사이에 위치한 상기 제 1 금속층(도 3f의 120)까지 충분히 제거하기 위함이다. 이 경우 상기 데이터 배선(123)과 소스 및 드레인 전극(126, 129)은 상기 제 4 포토레지스트 패턴(184)에 하부로 언더컷(under cut) 형태를 이루며 형성되게 된다.
다음, 도 3h에 도시한 바와 같이, 상기 데이터 배선(123)과, 소스 및 드레인 전극(126, 129) 외부로 노출된 불순물 비정실 실리콘층(도 3g의 115)을 드라이 에칭에 의해 제거한다. 이 경우, 스위칭 영역(TrA)의 상기 액티브층(110)에 있어서는 상기 소스 및 드레인 전극(126, 129) 사이의 이격영역에 대해서는 제 3 포토레지스트 패턴(183)이 형성되고 있으며, 그 외의 영역에 대응해서는 상기 소스 및 드레인 전극(126, 129)이 형성되고 있으므로, 상기 불순물 비정질 실리콘층(도 3g의 115)이 제거된 후에도 상기 액티브층(110)은 상기 드라이 에칭에 노출되지 않게 됨을 알 수 있다. 즉, 스위칭 영역(TrA)에 있어서, 상기 드라이 에칭은 금속물질로 이루어진 상기 소스 및 드레인 전극(126, 129)에 대해서는 전혀 영향을 끼치지 않으며, 상기 소스 및 드레인 전극(126, 129)의 이격영역에 대해서는 상기 불순물 비정질 실리콘층(도 3g의 115)이 그 두께가 점점 줄어들어 제거된다 하더라도, 상기 제 3 포토레지스트 패턴(183)이 상기 액티브층(110)의 중앙부를 덮고 있으므로 상기 액티브층(110)은 전혀 영향을 받지 않게 된다. 상기 제 3 포토레지스트 패턴(183)은 상기 드라이 에칭에 영향을 받는다 하더라도 상기 불순물 비정질 실리콘층(도 3g의 115)과 같이 완전히 제거될 정도는 아니며, 이는 추후 완전히 제거되는 바, 전혀 문제되지 않는다. 이러한 드라이 에칭 진행에 의해 상기 불순물 비정질 실리콘층(도 3g의 115)이 패터닝됨으로써 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(126, 129) 하부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층(116)이 형성된다. 한편, 이러한 제조 방법 특성상 상기 데이터 배선(123) 하부에도 상기 오믹콘택층(116)을 이루는 동일한 물질로 불순물 비정질 실리콘 패턴(117)이 형성되게 된다.
다음, 도 3i에 도시한 바와 같이, 상기 오믹콘택층(116) 및 불순물 비정질 실리콘 패턴(117)이 형성된 상태에서 스트립 공정을 진행하여 상기 제 3 포토레지스트 패턴(도 3h의 183)과 제 4 포토레지스트 패턴(도 3h의 184)을 제거함으로써 상기 소스 및 드레인 전극(126, 129)과, 이들 두 전극 사이에 위치한 액티브층(110)과, 데이터 배선(123)을 노출시킨다. 이러한 스트립 공정은 액체상태의 스트리퍼를 사용하여 세정하듯 진행하게 되므로 상기 액티브층(110)이 상기 스트리퍼에 노출된다 하여도 전혀 영향을 끼치지 않으므로 그 두께가 얇아지는 등의 문제는 발생하지 않는다.
다음, 도 3j에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(도 3h의 184) 이 제거됨으로써 노출된 상기 소스 및 드레인 전극(126, 129) 위로 전면에 투 명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명도전성 물질층(미도시)을 형성하고, 이를 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 전극(129)과 직접 접촉하는 화소전극(135)을 형성한다.
다음, 도 3k에 도시한 바와 같이, 상기 화소전극(135) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 전면에 게이트 절연막(140)을 형성한다. 이후, 상기 게이트 절연막(140) 위로 제 2 금속물질을 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 데이터 배선(123)과 교차하여 상기 화소영역(P)을 정의하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 있어서는 상기 게이트 배선(미도시)과 연결되며 상기 소스 및 드레인 전극(126, 129) 사이로 노출된 액티브층(110)에 대응하는 게이트 전극(145)을 형성한다. 이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 액티브층(110)과, 오믹콘택층(116)과, 소스 및 드레인 전극(126, 129)과, 게이트 절연막(140)과, 게이트 전극(145)은 박막트랜지스터(Tr)를 이룬다. 한편, 상기 게이트 배선(미도시)은 상기 게이트 절연막(140)을 사이에 두고 상기 화소전극(135)과 일부 중첩하도록 형성함으로써 이들 중첩하는 상기 게이트 배선(미도시)과 상기 화소전극(135)이 그 사이에 개재된 상기 게이트 절연막(140)과 더불어 스토리지 커패시터(미도시)를 이루도록 한다.
이후 도면에 나타나지 않았지만, 상기 게이트 배선(미도시)과 게이트 전극(145) 위로 상기 화소영역(P) 전면에 무기절연물질을 증착하거나 또는 유기절연물질을 도포함으로써 보호층(미도시)을 더욱 형성할 수 있으며, 이 경우 선택적으로 상기 보호층(미도시)에 대해 마스크 공정을 진행함으로써 상기 화소영역에 대응하여 보호층(미도시)과 그 하부에 위치한 게이트 절연막(140)을 제거함으로써 상기 화소전극(135)을 노출시키는 개구부(미도시)를 형성할 수도 있다.
전술한 제 1 실시예에 있어서는 상기 게이트 전극(145)이 가장 상층에 위치하는 탑 게이트 구조를 갖는 박막트랜지스터(Tr)를 구비한 어레이 기판(101)을 제조하는 것을 일례로 보였으나, 변형예로서 상기 게이트 배선과 게이트 전극을 최하층에 형성하고, 상기 게이트 전극 상부로 액티브층과 오믹콘택층과 소스 및 드레인 전극을 형성하여 보텀 게이트 구조의 박막트랜지스터를 형성할 수도 있다. 이 경우, 상기 액티브층과 오믹콘택층과 소스 및 드레인 전극을 형성하는 방법은 전술한 제 1 실시예에 제시된 방법과 동일하게 진행되므로 이에 대해서는 그 설명을 생략한다.
<제 2 실시예>
본 발명의 제 2 실시예는 보텀 게이트 구조의 박막트랜지스터를 포함하는 어레이 기판의 제조방법에 대해 설명한다. 이때, 제 2 실시예에 따른 가장 특징적인 부분, 즉 액티브층과 오믹콘택층과 소스 및 드레인 전극을 형성하는 부분은 전술한 제 1 실시예에 대해서도 적용 가능함은 자명하다 할 것이다.
도 4a 내지 도 4k는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다.
우선, 도 4a에 도시한 바와 같이, 투명한 기판(201)상에 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후, 마스크 공정을 진행하여 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(205)을 형성한다.
이후, 상기 게이트 배선(미도시)과 게이트 전극(205)이 형성된 기판(201)의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(210)을 형성한다. 이후 연속하여 상기 게이트 절연막(210) 위로 순수 비정질 실리콘과 제 2 금속물질을 연속하여 증착함으로써 순수 비정질 실리콘층(215)과 제 2 금속층(220)을 형성한다.
다음, 도 4b에 도시한 바와 같이, 상기 제 2 금속층(220) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한다. 이후, 상기 포토레지스트층(미도시)에 대해 반투과영역을 갖는 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한 후, 상기 노광된 포토레지스트층(미도시)에 대해 현상을 실시한다. 이러한 공정 진행에 의해 상기 제 2 금속층(220) 상부에는 스위칭 영역(TrA)의 중앙부에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴(281)이 형성되며, 그 주변으로 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패 턴(282)이 형성된다. 그리고, 상기 스위칭 영역(TrA) 이외의 영역에 대응해서는 상기 포토레지스트층(미도시)은 제거됨으로써 상기 제 2 금속층(220)을 노출시키게 된다.
다음, 도 4c에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(281, 282) 외부로 노출된 상기 제 2 금속층(도 4b의 220)을 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 대응하여 금속패턴(221)을 형성한다. 이후, 상기 금속패턴(221) 외부로 노출된 상기 순수 비정질 실리콘층(도 4b의 215)에 대해 드라이 에칭을 실시함으로써 상기 금속패턴(221) 외부로 노출된 상기 순수 비정질 실리콘층(도 4b의 215)을 제거함으로써 상기 금속패턴(221) 하부에 순수 비정질 실리콘의 액티브층(216)을 형성한다.
다음, 도 4d에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 2 두께의 제 2 포토레지스트 패턴(도 4c의 282)을 제거함으로써 상기 금속패턴(221)의 테두리부를 노출시킨다. 이때, 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(도 4c의 281)도 그 두께가 줄어들게 되어 제 3 두께를 갖는 제 3 포토레지스트 패턴(283)을 이루며 상기 금속패턴(221)의 중앙부에 남아있게 된다.
다음, 도 4e에 도시한 바와 같이, 식각을 진행하여 상기 제 3 포토레지스트 패턴(283) 외부로 노출된 상기 금속패턴(도 4d의 221)을 제거함으로써 상기 액티브층(216)의 테두리를 노출시킨다. 이 경우 상기 금속패턴(도 4d의 221) 중 상기 식각 진행 시 상기 제 3 포토레지스트 패턴(도 4d의 283)에 의해 가려진 부분(이하 이를 버퍼패턴(222)이라 칭함)은 여전히 상기 액티브층(216) 중앙부의 상부에 남아 있게 된다. 이후 스트립을 진행하여 상기 제 3 포토레지스트 패턴(도 4d의 283)을 제거함으로써 상기 버퍼패턴(222)을 노출시킨다.
다음, 도 4f에 도시한 바와 같이, 상기 버퍼패턴(222) 위로 연속하여 불순물 비정질 실리콘과 제 3 금속물질을 증착함으로써 불순물 비정질 실리콘층(225)과 제 3 금속층(230)을 형성한다.
이후, 상기 제 3 금속층(230) 상부로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이에 대해 노광 및 현상공정을 진행함으로써 데이터 배선이 형성되어야 할 부분과, 스위칭 영역(TrA)에 있어 소스 및 드레인 전극이 형성되어야 할 부분에 대응해서 제 4 포토레지스트 패턴(284)을 형성한다. 이 경우 상기 제 4 포토레지스트 패턴(284)은 상기 버퍼패턴(222)에 대응해서는 형성되지 않는 것이 특징이다.
다음, 도 4g에 도시한 바와 같이, 상기 제 4 포토레지스트 패턴(284) 외부로 노출된 제 3 금속층(도 4f의 230)을 식각하여 제거함으로써 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(233)을 형성하고, 상기 스위칭 영역(TrA)에 있어서는 서로 이격하는 소스 및 드레인 전극(236, 239)을 형성한다. 이때 상기 데이터 배선(233)과 소스 및 드레인 전극(236, 239)이 형성된 부분 이외의 영역에 대해서는 상기 불순물 비정질 실리콘층(225)이 노출된다. 한편, 상기 소스 전극(236)과 상기 데이터 배선(233)은 서로 연결된 상태가 되도록 한다.
다음, 도 4h에 도시한 바와 같이, 상기 데이터 배선(233)과 소스 및 드레인 전극(236, 239)이 형성됨으로써 그 외부로 노출된 상기 불순물 비정질 실리콘층(도 4g의 225)에 대해 드라이 에칭을 실시함으로써 제거한다. 이 경우, 스위칭 영역(TrA)의 상기 액티브층(216)에 있어서 상기 소스 및 드레인 전극(236, 239) 사이의 이격영역에 대해서는 상기 버퍼패턴(222)이 형성되고 있으며, 그 외의 영역에 대응해서는 상기 소스 및 드레인 전극(236, 239)이 형성되고 있으므로 상기 액티브층(216) 전 영역은 상기 불순물 비정질 실리콘층(도 4g의 225)이 제거된 후에도 상기 드라이 에칭에 노출되지 않게 됨을 알 수 있다. 즉, 스위칭 영역(TrA)에 있어서, 상기 드라이 에칭은 금속물질로 이루어진 상기 소스 및 드레인 전극(236, 239)과 버퍼패턴(222)에 대해서는 전혀 영향을 끼치지 않으므로 그 하부에 위치한 액티브층(216)은 전혀 영향을 받지 않게 된다.
한편, 이러한 드라이 에칭 진행에 의해 상기 불순물 비정질 실리콘층(도 4g의 225)이 패터닝됨으로써 상기 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(236, 239) 하부로 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층(226)이 형성되며, 상기 액티브층(216)과 상기 오믹콘택층(226)은 반도체층(228)을 이룬다. 한편, 이러한 제 2 실시예에 따른 제조 방법 특성상 상기 데이터 배선(233) 하부에도 상기 오믹콘택층(226)을 이루는 동일한 물질로 불순물 비정질 실리콘 패턴(227)이 형성되게 된다.
다음, 도 4i에 도시한 바와 같이, 식각을 진행하여 상기 액티브층(216) 중앙부 상부에 남아있는 상기 버퍼패턴(도 4h의 222)을 제거함으로써 상기 액티브층(216) 중앙부를 노출시킨다. 이때, 상기 소스 및 드레인 전극(236, 239)과 데이터 배선(233)에 대해서는 그 상부에 여전히 제 4 포토레지스트 패턴(284)이 남아있 게 되므로 상기 버퍼패턴(도 4h의 222) 제거를 위한 식각에 영향을 받지 않게 된다. 더욱이 상기 소스 및 드레인 전극(236, 239)을 이루는 제 3 금속물질과 상기 버퍼패턴(도 4h의 222)을 이루는 제 2 금속물질이 서로 다른 경우 식각액을 달리하게 되는 바, 더욱 더 문제되지 않는다.
다음, 도 4j에 도시한 바와 같이, 스트립을 진행함으로써 상기 데이터 배선(233)과 소스 및 드레인 전극(236, 239) 상부에 남아있는 상기 제 4 포토레지스트 패턴(도 4i의 284)을 제거한다. 이후, 새롭게 노출된 상기 데이터 배선(233)과 소스 및 드레인 전극(236, 239) 위로 무기절연물질 예를들면, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(245)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 스위칭 영역(TrA)에 있어 상기 드레인 전극(239)을 노출시키는 드레인 콘택홀(247)을 형성한다.
다음, 도 4k에 도시한 바와 같이, 상기 드레인 콘택홀(247)을 갖는 보호층(245) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(247)을 통해 상기 드레인 전극(239)과 접촉하는 화소전극(250)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성할 수 있다. 이때 상기 화소전극(250)은 화소영역(P)별로 분리되며, 전단의 게이트 배선(미도시)과 중첩하도록 형성함으로써 상기 중첩된 부분이 스토리지 커패시터(미도시)를 이루도록 한다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면도.
도 2a 내지 도 2c는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4k는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
110 : 액티브층 116 : 오믹콘택층
117 : 불순물 비정질 실리콘 패턴 123 : 데이터 배선
126 : 소스 전극 126 : 드레인 전극
183 : 제 3 포토레지스트 패턴 184 : 제 4 포토레지스트 패턴
P : 화소영역 TrA : 스위칭 영역
Claims (10)
- 기판 상에 순수 비정질 실리콘층을 형성하는 단계와;상기 순수 비정질 실리콘층 위로 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 제 2 포토레지스트 외부로 노출된 상기 순수 비정질 실리콘층을 제거하여 액티브층을 형성하는 단계와;애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 액티브층의 테두리부를 노출시키고, 상기 제 1 포테레지스트 패턴의 두께가 감소하여 상기 액티브층 중앙에 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제 3 포토레지스트 패턴과 노출된 액티브층 위로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와;상기 제 1 금속층 위로 상기 제 3 포토레지스트 패턴을 사이에 두고 서로 이격하는 제 4 포토레지스트 패턴을 형성하는 단계와;상기 제 4 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층을 제거함으로써 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층의 노출없이 서로 이격하는 오믹콘택층을 형성하는 단계와;상기 제 3 및 제 4 포토레지스트 패턴을 제거하여 상기 소스 및 드레인 전극 을 노출시키는 단계와;상기 노출된 소스 및 드레인 전극 위로 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 소스 및 드레인 전극의 이격영역에 대응하여 게이트 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막 형성 전에 상기 노출된 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 순수 비정질 실리콘층 형성 단계 이전에 상기 기판상에 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 선택되는 하나의 무기절연물질로써 버퍼층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 포토레지스트 패턴 형성 이전에 상기 순수 비정질 실리콘층에 대해 열처리를 실시하는 것이 특징인 어레이 기판의 제조 방법.
- 기판 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 제 1 금속층을 순차적으로 형성하는 단계와;상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 그 하부의 순수 비정질 실리콘층을 제거하여 상기 게이트 전극과 중첩하는 금속패턴과 그 하부로 액티브층을 형성하는 단계와;애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 금속패턴의 테두리부를 노출시키고, 상기 제 1 포토레지스트 패턴의 두께가 감소하여 상기 금속패턴 중앙에 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제 3 포토레지스트 패턴 외부로 노출된 상기 금속패턴을 제거함으로써 상기 게이트 전극에 대응하여 버퍼패턴을 형성하고, 상기 버퍼패턴 주위로 상기 액티브층을 노출시키는 단계와;상기 버퍼패턴 및 노출된 액티브층 위로 불순물 비정질 실리콘층과 제 2 금속층을 형성하는 단계와;상기 제 2 금속층 위로 상기 버퍼패턴을 사이에 두고 서로 이격하는 제 4 포토레지스트 패턴을 형성하는 단계와;상기 제 4 포토레지스트 패턴 외부로 노출된 상기 제 2 금속층을 제거함으로써 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층의 노출없이 서로 이격하는 오믹콘택층을 형성하는 단계와;상기 버퍼패턴을 제거하는 단계와;상기 제 4 포토레지스트 패턴을 제거하여 상기 소스 및 드레인 전극을 노출시키는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 5 항에 있어서,상기 제 4 포토레지스트 패턴을 제거하는 단계 이후에는,상기 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;상기 보호층 위로 상기 드레인 전극과 상기 드레인 콘택홀을 통해 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 소스 및 드레인 전극을 형성하는 단계는 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 화소영역이 정의된 기판 상에 일정한 두께를 갖는 액티브층과;상기 액티브층 상부로 상기 액티브층의 중앙부를 노출시키며 서로 이격하며 형성된 오믹콘택층과;상기 오믹콘택층 위로 각각 형성된 소스 및 드레인 전극과;상기 소스 전극과 연결되며, 그 하부에 상기 오믹콘택층을 이루는 동일한 물질로 불순물 비정질 실리콘 패턴을 구비한 데이터 배선과;상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극과;상기 소스 및 드레인 전극과 상기 데이터 배선과 화소전극 위로 상기 화소영역 전면에 형성된 게이트 절연막과;상기 게이트 절연막 위로 상기 액티브층에 대응하여 형성된 게이트 전극과;상기 게이트 절연막 위로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 상기 화소영역을 정의하며 형성된 게이트 배선을 포함하는 어레이 기판.
- 기판상에 일방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과;상기 게이트 배선과 게이트 전극 상부에 형성된 게이트 절연막과;상기 게이트 절연막 상부로 상기 게이트 전극에 대응하여 일정한 두께를 가지며 형성된 액티브층과;상기 액티브층 상부로 상기 액티브층의 중앙부를 노출시키며 서로 이격하며 형성된 오믹콘택층과;상기 오믹콘택층 위로 각각 형성된 소스 및 드레인 전극과;상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하며, 그 하부에 상기 오믹콘택층과 동일한 물질로 이루어진 불순물 비정질 실리콘 패턴을 구비하는 데이터 배선과;상기 데이터 배선과 소스 및 드레인 전극 상부로 상기 드레인 전극을 노출시 키는 드레인 콘택홀을 구비하며 형성된 보호층과;상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하는 어레이 기판.
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