KR20110066452A - 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 마스크 수를 저감하여 공정 효율을 향상시킨 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것으로, 본 발명의 패턴 형성 방법은, 도전층을 상부에 포함한 기판 상에 절연막, 서로 다른 재질의 제 1 감광막과 제 2 감광막을 차례로 형성하는 단계;와, 상기 제 2 감광막 상에, 투과부, 반투과부 및 차광부를 포함한 마스크를 정렬시켜, 상기 투과부 또는 차광부에 대응된 부위의 제 1, 제 2 감광막을 제거하고, 상기 반투과부에 대응된 부위의 제 2 감광막만을 제거하여, 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계;와, 상기 제 2, 제 1 감광막 패턴을 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계;와, 상기 제 2 감광막 패턴을 이용하여 상기 노출된 제 1 감광막 패턴을 제거하여 절연막을 노출시키는 단계; 및 상기 제 2 감광막 패턴, 상기 콘택홀 및 노출된 절연막 상에 금속층을 증착시키고, 상기 제 2 감광막 패턴, 제 1 감광막 패턴과 함께 상기 금속층을 제거하여, 상기 콘택홀 내에 제 1 금속패턴과, 상기 절연막 상에 제 2 금속패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
액정 표시 장치, 박막 트랜지스터 어레이 기판, 저온 폴리 실리콘 공정(LTPS: Low Temperature Poly Silicon Process), 감광막, 용해도, 회절 노광
Description
본 발명은 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것으로 특히, 마스크 수를 저감하여 공정 효율을 향상시킨 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 액정 표시 장치(Liquid Crystal Display), 플라즈마표시패널(Plasma Display Panel), 전계발광표시장치(Electro Luminescent Display), 진공형광표시장치(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 액정 표시 장치(Liquid Crystal Display)는 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정 표시 장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이하, 첨부된 도면을 참조하여 종래의 액정 표시 장치에 있어서, 구동을 위해 박막 트랜지스터를 구비한, 박막 트랜지스터 어레이 기판의 제조 방법을 설명하면 다음과 같다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.
도 1과 같이, 종래의 박막 트랜지스터 어레이 기판의 형성 공정은 다음의 순서로 이루어진다. .
먼저, 기판(10) 상의 금속을 증착하고, 제 1 마스크(미도시)를 이용하여, 이를 선택적으로 제거하여 게이트 전극(11)을 형성한다.
이어, 상기 게이트 전극(11)을 포함한 전면에, 게이트 절연막(12)을 형성한다.
이어, 상기 게이트 절연막(12) 상에 비정질 실리콘층(13a), 불순물층(13b)을 차례로 증착하고, 제 2 마스크(미도시)를 이용하여, 상기 불순물층(13b) 및 비정질 실리콘층(13a)을 선택적으로 제거하여 상기 게이트 전극(11)의 상부의 그 주변의 일부 폭을 덮도록 반도체층(13)을 형성한다.
이어, 상기 반도체층(13)을 포함한 게이트 절연막(12) 상에 금속을 증착하고, 제 3 마스크(미도시)를 이용하여 이를 선택적으로 제거하여 상기 반도체층(13) 의 양측에 대응하여 소오스 전극(14a)과 드레인 전극(14b)을 형성한다.
상기 소오스 전극(14a) 및 드레인 전극(14b)의 형성시 상기 소오스 전극(14a) 및 드레인 전극(14b) 사이의 상기 불순물층(13b)도 과식각(over-etch)을 통해 제거하여, 채널 영역을 정의하도록 한다.
이어, 상기 소오스/드레인 전극(14a/14b), 반도체층(13) 및 게이트 절연막(12)을 포함한 전면에 보호막(15)을 형성한 후, 상기 보호막(15)을 제 4 마스크(미도시)을 이용하여 선택적으로 제거하여 콘택홀(15a)을 형성한다.
이 때, 콘택홀(15a)은 상기 드레인 전극(14b)의 상부 일부가 노출되도록 형성한다.
이어, 상기 콘택홀(15a) 포함한 상기 보호막(15) 상에 투명 전극을 증착하고, 제 5 마스크(미도시)를 이용하여 이를 선택적으로 제거하여 화소 전극(26)을 형성한다.
이와 같이, 종래의 액정 표시 장치에 있어서 박막 트랜지스터 어레이 기판의 제조는 5 마스크를 이용하여 이루어지며, 마스크 공정마다 감광막 도포, 노광, 현상 및 식각, 세정 등의 공정이 요구되며, 서로 다른 마스크를 이용한 공정마다 정렬 정도의 오차 때문에 마스크 공정 수가 많아질수록 수율이 떨어지는 문제가 있다.
이에 따라 마스크를 저감하고자 하는 노력이 제기되고 있다.
상기와 같은 종래의 액정 표시 장치의 박막 트랜지스터 어레이의 형성 방법은 다음과 같은 문제점이 있다.
종래의 액정 표시 장치에 있어서 박막 트랜지스터 어레이의 제조는 5 마스크를 이용하여 이루어지며, 마스크 공정마다 감광막 도포, 노광, 현상 및 식각, 세정 등의 공정이 요구되며, 서로 다른 마스크를 이용한 공정마다 정렬 정도의 오차 때문에 마스크 공정 수가 많아질수록 수율이 떨어지는 문제가 있다.
이에 따라 마스크를 저감하고자 하는 노력이 제기되고 있다.
그러나, 각 마스크 공정마다 사용하는 물질층의 상이와, 형성하여야 할 영역의 상이에 의해, 마스크 수를 줄이기 힘든 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 마스크 수를 저감하여 공정 효율을 향상시킨 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 패턴 형성 방법은, 도전층을 상부에 포함한 기판 상에 절연막, 서로 다른 재질의 제 1 감광막과 제 2 감광막을 차례로 형성하는 단계;와, 상기 제 2 감광막 상에, 투과부, 반투과부 및 차광부를 포함한 마스크를 정렬시켜, 상기 투과부 또는 차광부에 대응된 부위의 제 1, 제 2 감광막을 제거하고, 상기 반투과부에 대응된 부위의 제 2 감광막만을 제거하여, 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계;와, 상기 제 2, 제 1 감광막 패턴을 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계;와, 상기 제 2 감광막 패턴을 이용하여 상기 노출된 제 1 감광막 패턴을 제거하여 절연막을 노출시키는 단계; 및 상기 제 2 감광막 패턴, 상기 콘택홀 및 노출된 절연막 상에 금속층을 증착시키고, 상기 제 2 감광막 패턴, 제 1 감광막 패턴과 함께 상기 금속층을 제거하여, 상기 콘택홀 내에 제 1 금속패턴과, 상기 절연막 상에 제 2 금속패턴을 형성하는 단계를 포함하여 이루어진 것에 그 특징이 있다.
상기 제 1 감광막이 상기 제 2 감광막에 비해 용해도가 더 큰 재료로 이루어진다.
또는 상기 제 1 감광막이 제 2 감광막에 비해 광민감성(photo sensitivity)가 큰 재료로 이루어진다.
여기서, 상기 도전층은 금속 베이스층 또는 반도체층이다.
상기 제 1, 제 2 감광막은 슬릿 코팅하여 도포하는 것이 바람직하다.
또한, 동일한 목적을 달성하기 위한 본 발명의 막 트랜지스터 어레이 기판의 제조 방법은, 기판 상에 반도체층을 형성하는 단계;와, 상기 반도체층 상에 절연막을 형성하고, 상기 절연막 상에, 서로 다른 재질의 제 1 감광막과 제 2 감광막을 차례로 형성하는 단계;와, 상기 제 2 감광막 상에, 투과부, 반투과부 및 차광부를 포함한 마스크를 정렬시켜, 상기 투과부 또는 차광부에 대응된 부위의 제 1, 제 2 감광막을 제거하고, 상기 반투과부에 대응된 부위의 상기 제 2 감광막만을 제거하여, 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계;와, 상기 제 2, 제 1 감광막 패턴을 이용하여 상기 절연막을 식각하여 제 1 , 제 2 콘택홀을 형성하는 단계;와, 상기 제 2 감광막 패턴을 이용하여 상기 노출된 제 1 감광막 패턴을 제거하고, 상기 절연막을 식각하여 전극 형성부를 형성하는 단계; 및 상기 제 2 감광막 패턴, 상기 제 1, 제 2 콘택홀 및 상기 전극 형성부를 포함한 상부에 금속층을 증착시키는 단계;와, 상기 제 2 감광막 패턴, 제 1 감광막 패턴과 함께 상기 금속층을 제거하여, 상기 제 1, 제 2 콘택홀 내에 소오스 전극과 드레인 전극을 형성하고, 상기 전극 형성부에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것에 또 다른 특징이 있다.
상기 제 1, 제 2 금속 패턴을 형성한 후, 상기 제 2 절연막 상에 투명 전극을 증착하고 이를 선택적으로 제거하여 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 더 포함한다.
상기 소오스 전극, 드레인 전극 및 상기 게이트 전극을 형성하는 단계에서, 상기 소오스 전극과 일체형의 일방향의 데이터 라인과, 상기 데이터 라인과 교차하는 방향으로 상기 게이트 전극과 일체형의 게이트 라인을 더 형성한다.
상기 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계는, 상기 투과부 또는 차광부에 대응된 제 1, 제 2 감광막을 제거하여, 상기 반투과부에 대응된 상기 제 2 감광막을 일부 두께를 제거하며, 상기 절연막을 식각하여 전극 형성부를 형성하는 단계에서, 상기 일부 두께 제거된 부위의 제 2 감광막 패턴을 애슁하여 상기 제 1 감광막 패턴을 노출시킨다.
상기 제 1 감광막이 상기 제 2 감광막에 비해 용해도가 더 큰 재료로 이루어 지거나 혹은 상기 제 1 감광막이 제 2 감광막에 비해 광민감성(photo sensitivity)가 큰 재료로 이루어질 수 있다.
상기와 같은 본 발명의 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법은 다음과 같은 효과가 있다.
서로 다른 금속층의 정의와, 콘택홀을 정의를 동시에 한 마스크로 가능하여, 2개 이상의 마스크 저감이 가능하다.
또한, 서로 다른 재료, 특히 하부 감광막이 상부 감광막에 비해 용해도나 광민감성이 좋은 성분으로 형성하여, 회절 노광 마스크에 의해 노광 및 현상 공정에서 언더컷을 유도하여, 이후 리프트 오프 공정을 수행시, 금속층이 상대적으로 더 나와있는 상부 감광막에만 증착되고, 하부 감광막이나 그 하부의 막들의 측벽에는 되도록 남지 않도록 하여 스트리퍼 침투에 의한 리프트 오프 공정이 용이하게 진행할 수 있다.
이에 따라, 폴리 실리콘을 이용하는 박막 트랜지스터 어레이에 있어서도, 3 마스크 이내의 공정으로 제조가 가능한 것으로, 마스크 수 절감에 따라 패턴 형성 공정의 공정 시간 및 비용을 절감함과 함께, 수율 증가의 효과를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 패턴 형성 방법을 나타낸 공정 단면도이다.
본 발명의 제 1 실시예에 따른 패턴 형성 방법은 다음의 순서로 이루어진다.
먼저, 도 2a와 같이, 기판(100) 상에 금속 베이스층 또는 반도체층(80)을 형성하고, 상기 금속 베이스층 또는 반도체층(80)상에 절연막(101)을 형성한다.
이어, 상기 기판(100) 상에 투과부(130a), 차광부(130b) 및 반투과부(130c)를 포함한 마스크(130)를 준비한다.
이어, 감광막을 도포하고, 상기 마스크(130)를 이용하여 상기 감광막을 노광 및 현상하여, 감광막 패턴(102)을 형성한다. 이 때, 상기 감광막 패턴(102)은 상기 투과부(130a)에 대해서는 전 두께 제거되어 있고, 상기 반투과부(130c)에 대해서는 일부 두께만 남아있고, 나머지 차광부(130b)에 대해서는 현상 후에도 전두께 남아있다.
이 경우, 상기 감광막 패턴(102)은 파지티브 감광막으로 이루어진 것으로, 노광이 이루어진 곳에 현상 후 제거되는 성질을 갖는다. 경우에 따라, 네거티브 감광막을 사용할 때는, 상기 마스크(130)는 도시된 바의 투과부와 차광부를 반전 배치시켜 동일한 형상의 감광막 패턴을 얻을 수 있다.
감광막 패턴(102)을 이용하여 상기 절연막(101)을 식각하여, 도 2b와 같이, 상기 감광막 패턴(102)의 오픈 부위에 콘택홀(121)을 갖는 절연막 패턴(101a)을 형성한다. 여기서, 상기 콘택홀(121)의 형성으로 상기 금속 베이스층 또는 반도체층(80)은 부분적으로 노출된다.
상기 감광막 패턴(102)을 애슁하여, 상기 마스크(130)의 반투과부(130c)에 대응되어 일부 두께 남아있던 부분이 모두 제거되도록 하면, 도 2c와 같이, 감광막 패턴(102)의 두께가 전체적으로 낮아지며, 상기 반투과부(130c)에 대응되었던 부위는 오픈된다. 이러한 애슁 공정에 의해 상기 절연막 패턴(101a) 상에는 감광막 애슁 패턴(102a)이 남아있다.
이어, 도 2d와 같이, 상기 감광막 애슁 패턴(102a)을 포함한 상기 절연막 패턴(101a) 상에 금속층(103)을 증착한다.
이어, 도 2e와 같이, 상기 감광막 애슁 패턴(102a) 및 그 상부의 금속층(103)을 함께 스트립하여 제거한다. 이 공정을 금속층(103)을 상기 감광막 애슁 패턴(102a)과 함께 들어올려 제거한다는 의미로 리프트 오프(lift off) 공정이라 하며, 이는, 스트리퍼의 상기 감광막 애슁 패턴(102a)의 침투 작용에 의해 이루어진다.
이러한 공정에 의해, 콘택홀(121) 내에는 제 1 금속 패턴(103a)이 남아있고, 상기 절연막 패턴(101a) 상에는 제 2 금속 패턴(103b)이 남아있게 된다.
즉, 상술한 제 1 실시예와 같이, 도 2a의 회절 노광과 도 2e에서의 리프트 오프(lift off)를 함께 사용하면, 콘택 홀 형성과, 다른 층에 형성하는 제 1 금속 패턴(103a), 제 2 금속 패턴(103b)층을 동시에 형성할 수 있어 마스크 저감에 유리하다.
그러나, 상기와 같이, 감광막 애슁(PR ashing) 공정을 적용할 경우, 감광막패턴의 언더컷(undercut)이 나타나지 않아. 도 2e에서 리프트 오프 공정에서, 상기 절연막 패턴(101a) 상의 상기 감광막 애슁 패턴(102a)이 덮고 있는 주변으로 스트 리퍼가 침투되기 어려워 사실상 리프트 오프 공정이 원활하게 이루어지기 어려운 문제점이 있다.
상술한 문제점을 개선하기 위해 하기 제 2 실시예에서는 서로 다른 제 1, 제 2 감광막으로 감광막을 이중으로 적용한 예를 살펴본다.
도 3a 내지 3g는 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 나타낸 공정 단면도이다.
도 3a와 같이, 기판(200) 상에 차례로 금속 베이스층 또는 반도체층(180), 절연막(201)과, 제1 감광막(210), 제 2 감광막(211)을 도포한다.
여기서, 상기 제 1, 제 2 감광막(210, 211)은 파지티브 감광막(positive photoresist)으로서, 후술하는 마스크(220)의 투과부 및 차광부가 반전된 형상이라면 네거티브 감광막을 이용하여서도 동일한 패터닝 효과를 가질 수 있다.
또한, 상기 제 1, 제 2 감광막(210, 211)를 이루는 재료는 각각 서로 현상액에 대한 용해도(solubility)가 다른 재료로서, 현상액에 대해 제 1 감광막(210)이 제 2 감광막(211)이 용해도가 더 큰 재료를 이용한다. 혹은 광민감도(light sensitivity) 역시 상대적으로 제 1 감광막(210)이 제 2 감광막(211)에 비해 더 큰 재료를 이용한다.
한편, 상기 제 1, 제 2 감광막(210, 211)은 솔벤트 성분 함유로 인한 코팅 불균일을 해결하기 위해, 특정 영역에 솔벤트가 잔류하지 않도록 슬릿 코팅(slit coating)의 방법을 적용하여 도포하여 도포 균일도(uniformity)를 향상시킨다.
이러한 슬릿 코팅을 통한 도포 균일도는 실험을 통해 확인하였다.
도 3b와 같이, 상기 제 2 감광막(211) 상부에, 투과부(220a), 차광부(220b) 및 반투과부(220c)가 정의된 마스크(220)를 정렬시킨다.
상기 마스크(220)를 이용하여, 상기 제 2 감광막(211) 및 제 1 감광막(210)을 노광 및 현상하여, 도 3c와 같이, 제 2 감광막 패턴(211a)과 제 1 감광막 패턴(211b)을 형성한다.
여기서, 상기 제 2 감광막 패턴(211a)은 상기 마스크(220)의 차광부(220b)를 제외한 영역에 대응하여 제거되어 있으며, 상기 제 1 감광막 패턴(211a)은 상기 투과부(220a)에 대해서만 제거되어 있다. 즉, 상술한 마스크(220)를 이용하여 회절 노광이 적용되어, 상기 반투과부(220c)에 대해 상기 제 2 감광막 패턴(211a)은 제거되고, 상기 제 1 감광막 패턴(210a)은 남아있게 된다.
이 경우, 상기 제 1 감광막 패턴(211a)과 제 1 감광막 패턴(210a)은 동일한 투과부에 대응된 부위에서도 상대적으로 제 1 감광막 패턴(211a)이 가장자리에서 나와있는 언더 컷(under cut)을 볼 수 있다. 또한, 반투과부에 대응된 부위에서도 상기 반투과부와 차광부간의 경계부의 광량 차에 의해 부분적으로 언더컷이 발생됨을 알 수 있다.
이어, 도 3d와 같이, 상기 노출된 제 1 감광막 패턴(210a)을 마스크로 하여, 절연막(211)을 식각하여 콘택홀(232)을 갖는 절연막 패턴(201a)을 형성한다. 이러한 절연막 식각에 의해 상기 콘택홀(232) 부위에서 상기 금속 베이스층 또는 반도체층(180)이 노출된다.
도 3e와 같이, 상기 제 2 감광막 패턴(211a)의 노출 부위의 제 1 감광막 패턴(210a)을 현상하여 제 1 감광막 이차 패턴(210b)을 형성한다.
여기서, 선택적으로 상기 제 2 감광막 패턴(211a)을 애슁하여, 일정 두께 제거하여 제 2 감광막 애슁 패턴(211b)를 형성할 수 있다. 이 공정은 경우에 따라 생략할 수도 있다.
도 3f와 같이, 상기 제 1 감광막 이차 패턴(210b)의 언더컷을 유지한채로, 전면 금속층(230)을 증착한다. 이 경우, 상기 제 2 감광막 애슁 패턴(211b)과 상기 절연막 패턴(201a) 내의 콘택홀(232)과 상기 노출된 게이트 절연막 패턴(201a) 상에 금속층(230)이 남아있게 된다.
도 3g와 같이, 상기 제 2 감광막 애슁 패턴(211b) 및 그 상부의 금속층(230), 상기 제 1 감광막 이차 패턴(210b)을 스트리퍼를 이용하여 제거한다.
이를 통해 상기 절연막 패턴(201a) 내의 콘택홀(232) 내에 제 1 금속패턴(240)과, 상기 절연막 패턴(201) 상에 제 2 금속 패턴(241)이 남아있게 된다.
이와 같이, 상술한 패턴형성 방법에 의해서는 콘택홀(232)과, 제 1 금속 패턴(240) 및 제 2 금속 패턴(241)이 동시에 한 마스크로 형성이 가능하여, 종래의 3개의 마스크 공정으로 별개의 공정으로 진행되었던 바를 1 마스크 공정으로 줄일 수 있게 된다. 이를 통해 마스크 공정간의 세정 공정, 정렬 공정 등을 요구치 않게 되고, 또한, 마스크 공정 절감의 의해 일 마스크 공정에서 발생되는 여러 스텝들을 생략하게 되며, 이를 통해 공정 시간 및 공정 비용 등을 모두 감소시킬 수 있을 것이다.
또한, 마스크 수 증가에 의해 각 층간 오정렬이나, 패터닝의 에러에 의해 발생할 수 있는 현상을 감소시킬 수 있어, 수율 향상을 꾀할 수 있다.
더불어, 예를 들어, 제 1 금속 패턴(240)을 게이트 라인으로, 제 2 금속 패턴(241)을 데이터 라인으로 하여 패터닝을 진행한다고 할 때, 서로 다른 층에 형성되는 라인들의 동시 패터닝이 가능하게 된다.
한편, 최근에 AMLCD(active matrix liquid crystal display device) 및 AMOLED(active matrix organic light emiting diode) 등의 디스플레이장치의 구동소자로서 저온 폴리실리콘 박막트랜지스터의 수요가 커지고 있다.
디스플레이 장치를 구동하는 스위칭 소자로 박막트랜지스터(Thin Film Transistor, TFT)가 주로 사용되는데, 상기 박막 트랜지스터의 액티브층으로 비정질 실리콘을 주로 사용한다.
특히, 전계에 따라 일정한 방향으로 배열되는 액정을 디스플레이 장치의 구성요소로 사용하는 액정표시장치는 스위칭 소자로 박막 트랜지스터가 채용되는데, 오늘날에는 고속의 응답속도 및 저 소비전력을 구현하기 위해 박막 트랜지스터의 액티브층으로 폴리실리콘을 사용하는 연구가 활발히 진행되고 있다.
한편, 폴리실리콘을 채널로 사용하는 액정표시소자를 제조하는 공정은 통상, 비정질의 실리콘을 유리등의 기판상에 플라즈마 화학기상층착 방법(PECVD)방법에 의해 형성하고 증착된 상기 비정질 실리콘을 결정화하는 공정으로 진행된다.
상기 비정질 실리콘을 결정화하는 방법으로는 고온의 퍼니스(furnace)에서 장시간 비정질 실리콘을 가열 및 냉각하는 과정을 통해 결정화하는 고온 가열방법과, 고강도의 레이저 에너지를 순간적으로 조사하여 가열하고 냉각시켜 결정화하는 상대적으로 저온 공정인 레이저 어닐링 방법 등이 사용된다.
상기 결정화 방법 중 고온 가열방법은 유리 전이 온도 이상의 고온에서 비정질 실리콘층이 가열되므로 유리 등을 기판으로 사용하는 액정표시소자에 적용하기에 적합하지 않기 때문에 저온에서 비정질 실리콘을 결정화할 수 있는 다양한 방법들이 연구되었다.
이와 같이, 저온에서 비정질 실리콘을 결정화하는 공정을 저온 폴리 실리콘 공정(LTPS: Low Temperature Poly silicon)이라 하며, 예를 들어, 레이저나 금속 촉매 등을 이용하여 보다 저온으로 결정화를 진행하고 있다.
이하에는, 상술한 제 2 실시예에 따른 패턴 형성 방법을 이용하며, LTPS 공정을 적용하여 폴리실리콘을 형성한, 박막 트랜지스터 어레이 기판 제조에 이용한 방법을 설명한다.
도 4a 내지 도 4h는 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 적용한 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 4a와 같이, 기판(300) 상에 산화막 등의 무기 절연막으로 이루어진 버퍼층(301)을 증착한다.
이어, 상기 버퍼층(301) 상에 비정질 실리콘을 증착하고, 상기 기판(300)을 약 400℃ 내외의 온도에 이상에 두어, 레이저를 이용한 결정화를 진행하여 폴리 실리콘층을 형성한다.
결정화를 완료한 상기 폴리 실리콘층을 제 1 마스크(미도시)를 이용하여 선택적으로 제거하여 소정 폭의 반도체층(302)을 형성한다.
도 4b와 같이, 상기 반도체층(302)을 포함한 상기 버퍼층(201) 상에 게이트 절연막(303)을 차례로 증착한다.
도 4c와 같이, 상기 게이트 절연막(303) 상에 용해도(solubility) 또는 광민감성(photo sensitivity)가 다른 재료의 제 1, 제 2 감광막을 차례로 도포한다. 앞서 설명한 바와 같이, 감광막 도포의 균일도를 위해 슬릿 코팅을 이용하는 것이 바람직하다.
여기서, 상기 제 1 감광막이 상대적으로 제 2 감광막에 비해 용해도 또는 광민감성이 큰 재료를 이용한다.
이어, 상기 제 1, 제 2 감광막 상부에 대응하여, 투과부(220a), 차광부(220b) 및 반투과부(220c)를 함께 갖는 회절 노광 마스크로서 제 2 마스크(220)을 정렬시킨다.
상기 제 2 마스크(220)를 이용하여 노광을 진행하여, 상기 제 1 제 2 감광막을 현상하여, 제 2 감광막 패턴(306), 제1 감광막 패턴(305)을 형성한다.
이 경우, 상기 제 2 감광막 패턴(306)과 제 1 감광막 패턴(305)은 상기 제 1 마스크(220)의 투과부(220a)에 대응되는 부위에서 공통적으로 상기 제 2 감광막, 제 1 감광막 모두 제거되며, 차광부(220b)에 대응되는 부위에서 공통적으로 상기 제 2 감광막, 제 1 감광막이 모두 남아있게 된다. 다만, 상기 반투과부(220c)에 대응되는 부위의 제 2 감광막 패턴(306a)이 상대적으로 투과부(220a)에 대비된 노광 량 차에 의해 현상 후 일정 두께 남게 되며, 이에 따라, 그 하부의 제 1 감광막 패턴(305a)도 남게 된다.
또한, 일차적으로 상기 노광 및 현상 과정에서, 상기 제 1 감광막과 제 2 감광막 간의 용해도 또는 광민감성의 차이로 상대적으로 제 1 감광막 패턴(305a)이 제 2 감광막 패턴(306a)에 비해 상대적으로 더 들어간 형태의 프로파일을 갖도록 패터닝이 된다. 이를 언더컷(under cut)이라 한다.
도 4d와 같이, 상기 제 2 감광막 패턴(306a) 및 제 1 감광막 패턴(305a)을 마스크로 하여, 상기 게이트 절연막(303)을 선택적으로 제거하여, 제 1, 제 2 콘택홀(315a, 315b)을 갖는 게이트 절연막 패턴(303a)을 형성한다. 여기서, 상기 제 1, 제 2 콘택홀(315a, 315b)은 이후의 공정에서 소오스/드레인 전극의 형성 부위가 된다.
이러한 제 1, 제 2 콘택홀(315a, 315b)을 형성한 후, 상기 기판(300) 상에 불순물을 주입(미도시)하여 상기 반도체층(302)의 노출된 부위에 소오스/드레인 영역을 정의한다. 이 경우, 상기 제 1, 제 2 감광막 패턴(305a, 306a)를 마스크로 이용할 수 있다.
이어, 상기 반투과부에 대응되었던 부위의 얇은 제 2 감광막 패턴(306a)이 모두 제거될 정도로 애슁(ashing)을 진행한다. 이러한 애슁에 의해 차광부에 대응되었던 부위의 제 2 감광막 패턴이 일정두께 제거되어 얇은 두께로 남는 제 2 감광막 이차 패턴(306b)으로 남게 된다.
도 4e와 같이, 상기 제 2 감광막 이차 패턴(306b)을 마스크로 하여, 상기 제 1 감광막 패턴(305a)을 제거하여, 제 1 감광막 이차 패턴(305b) 을 형성하여, 해당 부위의 게이트 절연막 패턴(303a)을 노출시켜 게이트 전극 형성부(316)를 정의한다.
도 4f와 같이, 상기 제 2 감광막 이차 패턴(306b)으로 덮여진 기판(300) 상에 전면에 금속층(307)을 증착한다.
이 때, 상기 금속층(307)은 노출된 막들의 표면에 증착되는데, 상기 제 2 감광 이차 패턴(306b)과, 제 1, 제 2 콘택홀(315a, 315b)에 의해 노출된 반도체층(302), 상기 게이트 전극 형성부(316)에 의해 노출된 게이트 절연막 패턴(303a)들 상에 상기 금속층(307)이 증착된다.
여기서, 상기 제 1 감광막 이차 패턴(305b)은 앞서 설명한 바와 같이, 상기 제 2 감광막 이차 패턴(306b)보다 언더컷을 갖는 것으로, 돌출된 제 2 감광막 이차 패턴(306b)에 의해, 상기 금속층(307)의 증착시 상기 제 1 감광막 이차 패턴(305b의 측부에는 상기 금속층의 잔류가 거의 없게 되며, 상기 제 1, 제 2 콘택홀(315a, 315b) 및 상기 게이트 전극 형성부(316)만 금속층이 남아있게 된다.
도 4g와 같이, 스트리퍼(stripper)에 의해, 상기 제 2 감광막 이차 패턴(306b)과 제 1 감광막 이차 패턴(305b)을 함께 제거한다. 이 경우, 상기 제 2 감광막 이차 패턴(306b) 상에 금속층(307)까지 함께 제거되며, 제 1, 제 2 콘택홀(315a, 315b) 내에 남아있는 금속층은 소오스 전극(327a) 과 드레인 전극(327b)이 되며, 상기 게이트 전극 형성부(316)에 남아있는 금속층은 게이트 전극(317)이 된다.
여기서, 상기 소오스 전극(327a) 연결되어, 일 방향으로 남겨진 금속층은 데이터 라인(미도시)으로 정의되고, 상기 데이터 라인과 교차되어, 상기 게이트 전극(317)과 일체형의 금속층은 게이트 라인(미도시)으로 정의된다.
이 경우, 상기 게이트 라인과 데이터 라인은 서로 교차하여 격자상으로 형성된다.
이어, 도 4g와 같이, 상기 소오스/드레인 전극(327a/327b), 게이트 전극(317)을 포함한 상기 게이트 절연막 패턴(303a) 상에 투명 전극을 증착하고, 이를 제 3 마스크(미도시)를 이용하여, 선택적으로 제거하여 상기 드레인 전극(327b)과 전기적으로 콘택되는 화소 전극(308)을 형성한다.
이와 같이, 상술한 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 공정은 3마스크 공정으로 이루어진 것으로, 폴리 실리콘으로 박막 트랜지스터의 반도체층을 구비한 구조에 있어서도, 서로 다른 금속층의 정의와, 콘택홀을 정의를 동시에 한 마스크로 가능하여, 2개 이상의 마스크 저감이 가능하다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타낸 단면도
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 패턴 형성 방법을 나타낸 공정 단면도
도 3a 내지 3g는 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 나타낸 공정 단면도
도 4a 내지 도 4h는 본 발명의 제 2 실시예에 따른 패턴 형성 방법을 적용한 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
180: 금속 베이스층 또는 반도체층
200: 기판 201: 제 1 절연막
210: 제 1 감광막 211: 제 2 감광막
220: 마스크 220a: 투과부
220b: 차광부 220c: 반투과부
230: 금속층 240: 제 1 금속 패턴
241: 제 2 금속 패턴 300: 기판
301: 버퍼층 302: 반도체층
303: 게이트 절연막 304: 보호막
305, 305a: 제 1 감광막 306, 306a: 제 2 감광막
307: 금속층 317: 게이트 전극
327a: 소오스 전극 327b: 드레인 전극
308: 화소 전극
Claims (13)
- 도전층을 상부에 포함한 기판 상에 절연막, 서로 다른 재질의 제 1 감광막과 제 2 감광막을 차례로 형성하는 단계;상기 제 2 감광막 상에, 투과부, 반투과부 및 차광부를 포함한 마스크를 정렬시켜, 상기 투과부 또는 차광부에 대응된 부위의 제 1, 제 2 감광막을 제거하고, 상기 반투과부에 대응된 부위의 제 2 감광막만을 제거하여, 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계;상기 제 2, 제 1 감광막 패턴을 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계;상기 제 2 감광막 패턴을 이용하여 상기 노출된 제 1 감광막 패턴을 제거하여 절연막을 노출시키는 단계; 및상기 제 2 감광막 패턴, 상기 콘택홀 및 노출된 절연막 상에 금속층을 증착시키고, 상기 제 2 감광막 패턴, 제 1 감광막 패턴과 함께 상기 금속층을 제거하여, 상기 콘택홀 내에 제 1 금속패턴과, 상기 절연막 상에 제 2 금속패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 감광막이 상기 제 2 감광막에 비해 용해도가 더 큰 재료로 이루어진 것을 특징으로 하는 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 감광막이 제 2 감광막에 비해 광민감성(photo sensitivity)가 큰 재료로 이루어진 것을 특징으로 하는 패턴 형성 방법.
- 제 1항에 있어서,상기 도전층은 금속 베이스층 또는 반도체층인 것을 특징으로 하는 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1, 제 2 감광막은 슬릿 코팅하여 도포하는 것을 특징으로 하는 패턴 형성 방법.
- 기판 상에 반도체층을 형성하는 단계;상기 반도체층 상에 절연막을 형성하고, 상기 절연막 상에, 서로 다른 재질의 제 1 감광막과 제 2 감광막을 차례로 형성하는 단계;상기 제 2 감광막 상에, 투과부, 반투과부 및 차광부를 포함한 마스크를 정렬시켜, 상기 투과부 또는 차광부에 대응된 부위의 제 1, 제 2 감광막을 제거하고, 상기 반투과부에 대응된 부위의 상기 제 2 감광막만을 제거하여, 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계;상기 제 2, 제 1 감광막 패턴을 이용하여 상기 절연막을 식각하여 제 1 , 제 2 콘택홀을 형성하는 단계;상기 제 2 감광막 패턴을 이용하여 상기 노출된 제 1 감광막 패턴을 제거하고, 상기 절연막을 식각하여 전극 형성부를 형성하는 단계; 및상기 제 2 감광막 패턴, 상기 제 1, 제 2 콘택홀 및 상기 전극 형성부를 포함한 상부에 금속층을 증착시키는 단계;상기 제 2 감광막 패턴, 제 1 감광막 패턴과 함께 상기 금속층을 제거하여, 상기 제 1, 제 2 콘택홀 내에 소오스 전극과 드레인 전극을 형성하고, 상기 전극 형성부에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 제 1, 제 2 금속 패턴을 형성한 후, 상기 제 2 절연막 상에 투명 전극을 증착하고 이를 선택적으로 제거하여 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 소오스 전극, 드레인 전극 및 상기 게이트 전극을 형성하는 단계에서, 상기 소오스 전극과 일체형의 일방향의 데이터 라인과, 상기 데이터 라인과 교차하 는 방향으로 상기 게이트 전극과 일체형의 게이트 라인을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 제 2 감광막 패턴 및 제 1 감광막 패턴을 형성하는 단계는,상기 투과부 또는 차광부에 대응된 제 1, 제 2 감광막을 제거하여, 상기 반투과부에 대응된 상기 제 2 감광막을 일부 두께를 제거하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 9항에 있어서,상기 절연막을 식각하여 전극 형성부를 형성하는 단계에서,상기 일부 두께 제거된 부위의 제 2 감광막 패턴을 애슁하여 상기 제 1 감광막 패턴을 노출시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 제 1 감광막이 상기 제 2 감광막에 비해 용해도가 더 큰 재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 제 1 감광막이 제 2 감광막에 비해 광민감성(photo sensitivity)가 큰 재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6항에 있어서,상기 제 1, 제 2 감광막은 슬릿 코팅하여 도포하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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2009
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