KR20120007764A - 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 - Google Patents
마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20120007764A KR20120007764A KR1020100068456A KR20100068456A KR20120007764A KR 20120007764 A KR20120007764 A KR 20120007764A KR 1020100068456 A KR1020100068456 A KR 1020100068456A KR 20100068456 A KR20100068456 A KR 20100068456A KR 20120007764 A KR20120007764 A KR 20120007764A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- electrode
- amorphous silicon
- drain
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000010409 thin film Substances 0.000 title abstract description 48
- 239000010410 layer Substances 0.000 claims abstract description 250
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000002356 single layer Substances 0.000 claims abstract description 12
- 239000011241 protective layer Substances 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims description 43
- 238000012546 transfer Methods 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 19
- 229910052750 molybdenum Inorganic materials 0.000 claims description 19
- 239000011733 molybdenum Substances 0.000 claims description 19
- 239000007769 metal material Substances 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 12
- 239000007787 solid Substances 0.000 claims description 12
- 229910016027 MoTi Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 229910000838 Al alloy Inorganic materials 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000002425 crystallisation Methods 0.000 description 15
- 230000008025 crystallization Effects 0.000 description 15
- 239000010408 film Substances 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Nonlinear Science (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은, 기판 상에 이중층 구조의 게이트 배선과 상기 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층을 형성하는 단계와; 상기 순수 비정질 실리콘층 위로 상기 게이트 전극에 대응하여 중앙부에 제 1 폭을 갖는 이격하는 2개의 반도체층 콘택홀을 갖는 아일랜드 형태의 에치스토퍼와 열전달패턴을 순차적으로 형성하는 단계와; 상기 열전달패턴에 대해 고체 매질을 갖는 레이저 빔을 조사함으로써 상기 열전달패턴에 대응하는 상기 순수 비정질 실리콘층 부분을 미세 결정화하여 폴리실리콘의 액티브층을 형성하는 단계와; 상기 열전달패턴을 제거하여 상기 에치스토퍼를 노출시키는 단계와; 상기 에치스토퍼 위로 서로 이격하며 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 액티브층과 접촉하는 불순물 비정질 실리콘의 오믹콘택층과, 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이트 배선을 형성하며, 상기 소스 및 드레인 전극과 데이터 배선 외측으로 노출된 상기 순수 비정질 실리콘층을 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법 및 이러한 제조 방법에 의해 제조된 어레이 기판을 제공한다.
Description
본 발명은 어레이 기판에 관한 것으로, 특히 이동도 특성이 우수한 폴리실리콘을 액티브층 일부로 하는 박막트랜지스터를 포함하며 에치스토퍼 구조를 적용하면서도 5마스크 공정에 의해 제조 가능한 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
이러한 스위칭 소자로서의 역할을 하는 박막트랜지스터의 단면 구조에 대해 도 1을 참조하여 설명한다.
도 1은 전술한 종래의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 포함하는 하나의 화소영역에 대한 단면도이다.
투명한 절연기판(1) 상에 화소영역(P) 내의 스위칭 영역(TrA)에 대응하여 게이트 전극(3)이 형성되어 있으며, 상기 게이트 전극(3) 상부로 전면에 게이트 절연막(6)이 형성되어 있다. 또한 상기 게이트 절연막(6) 위로 상기 게이트 전극(3)에 대응하여 순수 비정질 실리콘으로 이루어진 액티브층(10a)과, 그 위로 서로 이격하는 형태로써 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹콘택층(10b)으로 구성된 반도체층(10)이 형성되어 있다.
또한, 상기 서로 이격하며 그 하부의 액티브층(10a)을 노출시키며 형성된 오믹콘택층(10b) 위로는 각각 상기 오믹콘택층(10b)과 접촉하며 서로 이격하여 상기 게이트 전극(10)에 대응하는 액티브층(10a)을 노출시키며 소스 전극(13) 및 드레인 전극(16)이 형성되어 있다.
기판(1) 위로 이렇게 순차 적층된 상기 게이트 전극(3)과 게이트 절연막(6)과 반도체층(10)과 서로 이격하는 소스 및 드레인 전극(13, 16)은 박막트랜지스터(Tr)를 이루고 있다.
이러한 구조를 갖는 박막트랜지스터(Tr) 위로는 전면에 상기 드레인 전극(16) 일부를 노출시키는 드레인 콘택홀(23)을 갖는 보호층(20)이 형성되어 있으며, 상기 보호층(20) 상부에는 각 화소영역(P) 별로 상기 드레인 콘택홀(23)을 통해 상기 드레인 전극(16)과 접촉하는 화소전극(26)이 형성되고 있다. 또한, 상기 게이트 전극(3)이 형성된 동일한 층에 상기 게이트 전극(3)과 연결되는 게이트 배선(미도시)과, 상기 소스 및 드레인 전극(13, 16)이 형성된 동일한 층에 상기 소스 전극(13)과 연결되는 데이터 배선(미도시)이 더욱 형성됨으로써 어레이 기판(1)을 이루고 있다.
하지만, 종래의 어레이 기판에 있어서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층(10a)은 순수 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 순수 비정질 실리콘을 이용하여 액티브층(10a)을 형성할 경우, 상기 순수 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성이 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/Vs～1.0㎠/Vs로 가 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 ELA(Eximer Laser Annealing)을 통한 결정화 공정 진행에 의해 순수 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 이러한 ELA의 결정화 공정을 통한 폴리실리콘을 반도체층으로 이용하는 박막트랜지스터를 포함하는 어레이 기판 제조에는 도 2(종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도)를 참조하면, 고농도의 불순물을 포함하는 n+영역(35b) 또는 p+영역(미도시)의 형성을 필요로 하는 바, 이들 n+영역(35b) 또는 p+영역(미도시) 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(30) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
또한, 이러한 ELA 결정화를 이용한 폴리실리콘을 반도체층(35)으로 하는 어레이 기판(30)은, 이에 형성된 박막트랜지스터(Tr)가, 순수 폴리실리콘 영역(35a)과, n+영역(35b) 또는 p+영역으로 구성된 반도체층(35)과, 게이트 절연막(38)과, 게이트 전극(39)과, 상기 n+영역(35b) 또는 p+영역(미도시)을 노출시키는 제 1 콘택홀(43, 44)을 갖는 층간절연막(41)과, 상기 제 1 콘택홀(43, 44)을 통해 상기 n+영역(35b) 또는 p+영역(미도시)과 각각 접촉하며 이격하는 소스 및 드레인 전극(50, 52)과, 상기 드레인 전극(52)을 노출시키는 드레인 콘택홀(56)을 갖는 보호층(55)과, 상기 드레인 전극(52)과 접촉하는 화소전극(58)의 적층 구조를 갖는다.
따라서, 순수 비정질 실리콘을 액티브층(도1의 10a)으로 하는 박막트랜지스터(도 1의 Tr) 대비 그 적층 구조가 복잡하여 복잡한 제조 단계를 거쳐야함으로 제조비용의 상승으로 인해 생산성이 저하되는 문제가 발생하고 있다.
또한, ELA을 통한 결정화 공정에 이용되는 레이저 장치는 엑시머 레이저 장치로서 가스 매질에 의해 308nm파장을 갖는 레이저 빔을 생성시키고 있다. 하지만, 레이저 빔을 발생시키는 소스 매질로 가스를 이용함으로써 순수 비정질 실리콘을 용융시키기 위한 최적의 파워를 갖는 레이저 빔을 생성하는데 있어, 실질적으로 생성된 레이저 빔은 그 에너지 밀도의 오차범위가 매우 커, 비정질 실리콘층에 조사 시 위치별로 조사된 레이저 빔의 에너지 밀도 차이가 많이 발생함으로써 박막트랜지스터 자체의 특성 차이에 의해 줄무늬 얼룩이 발생하여 표시품질을 저하시키는 문제가 발생하고 있다.
더욱이, 유기전계 발광소자에 이용되는 어레이 기판의 경우, 액정표시장치의 전압 구동과는 달리 박막트랜지스터 특히, 구동 박막트랜지스터에 흐르는 전류에 의해 구동된다. 따라서 유기전계 발광소자의 구동을 위한 소자인 구동 박막트랜지스터의 경우, 특히 안정성(stability)이 요구되며, 이를 충족시키기 위해서는 폴리실리콘을 반도체층으로 하여 박막트랜지스터를 제조하는 것이나, ELA 결정화를 포함하는 제조 방법에 제조되는 경우 박막트랜지스터의 균일성(uniformity)에 많은 오차가 발생하게 된다.
따라서, 비록 이동도와 소자 안정성이 쳐지지만, 제조공정이 간단하고 제조 시 균일성이 우수한 비정질 실리콘을 액티브층으로 하는 박막트랜지스터와, 소자 안정성 및 이동도 특성은 우수하나 제조 공정이 복잡하고 제조비용이 높은 폴리실리콘을 반도체층으로 하는 박막트랜지스터의 장점을 갖는 새로운 형태의 박막트랜지스터를 포함하는 어레이 기판이 요구되고 있다.
이에 부응하여 최근에는 몰리브덴으로 이루어진 보조금속층을 개재하여 레이저 빔을 조사함으로써 순수 비정질 실리콘층의 미세 결정화를 통해 폴리실리콘층을 형성하고, 이러한 미세 결정화된 폴리실리콘층을 패터닝하여 이를 액티브층으로 이용하는 박막트랜지스터를 구비한 것을 특징으로 하는 어레이 기판이 제안되었다.
도 3은 종래의 보조금속층의 개재하여 레이저 빔을 조사함으로써 순수 비정질 실리콘층의 미세 결정화를 통해 폴리실리콘층을 형성하고, 이러한 미세결정화된 폴리실리콘층을 패터닝하여 이를 액티브층으로 이용하는 박막트랜지스터를 구비한 것을 특징으로 하는 어레이 기판의 하나의 화소영역에 대한 단면도이다.
도시한 바와 같이, 종래의 미세 결정화될 폴리실리콘의 액티브층(70a)을 포함하는 박막트랜지스터(Tr)를 갖는 어레이 기판(60)은 고융점의 금속물질로 이루어진 게이트 전극(63)과 게이트 절연막(65)과 미세 결정화된 폴리실리콘의 액티브층(70a)과 에치스토퍼(68)와 상기 에치스토퍼(68) 상에서 서로 이격하는 오믹콘택층(70b)과 서로 이격하는 소스 및 드레인 전극(73, 76)으로 이루어진 박막트랜지스터(Tr)를 구비하고, 상기 박막트랜지스터(Tr) 상부로 게이트 콘택홀(82)을 갖는 제 1 보호층(80)이 구비되며, 상기 제 1 보호층(80) 상부로 상기 각 게이트 전극(63)과 연결된 게이트 배선(85)이 구비되며, 상기 게이트 배선(85) 위로 드레인 콘택홀(90)을 갖는 제 2 보호층(88)이 구비되며, 상기 제 2 보호층(88) 위로 상기 박막트랜지스터(Tr)의 드레인 전극(76)과 접촉하는 화소전극(95)을 포함하여 구성되고 있다.
하지만 이러한 구성을 갖는 종래의 미세 결정화된 폴리실리콘층을 액티브층으로 이용하는 박막트랜지스터(Tr)를 구비한 것을 특징으로 하는 어레이 기판(60)의 제조에는 총 8회의 마스크 공정이 필요로 되고 있다.
즉, 게이트 전극(63) 형성/선택적 미세 결정화를 위한 열변화 패턴(미도시) 형성/에치스토퍼(68) 형성/소스 및 드레인 전극(73, 76) 형성/게이트 콘택홀(82)을 갖는 제 1 보호층(80) 형성/게이트 배선(85) 형성/드레인 콘택홀(90)을 갖는 제 2 보호층(88) 형성/화소전극(95) 형성을 위해 총 8회의 마스크 공정이 필요로 되고 있다. 이러한 경우 도핑을 실시하는 것을 특징으로 하는 폴리실리콘층을 액티브층으로 하는 어레이 기판의 제조 공정대비 크게 개선되지 않고 있는 실정이다.
상기 문제점을 해결하기 위해서, 본 발명에서는 추가적인 이온 인플란트 장비 도입없이 비정질 실리콘을 레이저 빔의 에너지 밀도 오차범위가 작은 안정적인 레이저 장치를 이용하여 결정화함으로써 우수한 소자 특성과 높은 이동도 및 신뢰성을 갖고 그 구조가 단순한 박막트랜지스터를 구비한 어레이 기판을 제공하는 것을 제 1 목적으로 한다.
종래의 8마스크 공정을 진행하는 미세 결정화된 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판의 제조 방법 대비 3마스크 공정을 생략하여 제조 공정을 단순화함으로써 생산성을 향상시키고 제조 비용을 저감시키는 것을 제 2 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 기판 상에 이중층 구조의 게이트 배선과 상기 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층을 형성하는 단계와; 상기 순수 비정질 실리콘층 위로 상기 게이트 전극에 대응하여 중앙부에 제 1 폭을 갖는 이격하는 2개의 반도체층 콘택홀을 갖는 아일랜드 형태의 에치스토퍼와 열전달패턴을 순차적으로 형성하는 단계와; 상기 열전달패턴에 대해 고체 매질을 갖는 레이저 빔을 조사함으로써 상기 열전달패턴에 대응하는 상기 순수 비정질 실리콘층 부분을 미세 결정화하여 폴리실리콘의 액티브층을 형성하는 단계와; 상기 열전달패턴을 제거하여 상기 에치스토퍼를 노출시키는 단계와; 상기 에치스토퍼 위로 서로 이격하며 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 액티브층과 접촉하는 불순물 비정질 실리콘의 오믹콘택층과, 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이트 배선을 형성하며, 상기 소스 및 드레인 전극과 데이터 배선 외측으로 노출된 상기 순수 비정질 실리콘층을 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 기판 상에 상기 이중층 구조의 게이트 배선과 상기 게이트 배선의 하부층과 연결된 단일층 구조의 상기 게이트 전극을 형성하는 단계는, 상기 기판 상에 800℃ 이상의 용융점을 갖는 금속물질을 증착하여 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 저저항 금속물질을 증착하여 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 상기 게이트 배선에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 전극에 대응하여 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층과 그 하부의 제 2 금속층을 순차적으로 식각하여 상기 이중층 구조를 갖는 게이트 배선과 상기 게이트 배선과 연결된 이중층 구조의 게이트 패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 이중층 구조의 게이트 패턴을 노출시키는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 이중층 구조의 게이트 패턴 중 상기 제 2 금속층으로 이루어진 상부층을 제거함으로써 상기 제 1 금속층만으로 이루어진 단일층 구조의 상기 게이트 전극을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다. 이때, 상기 800℃ 이상의 용융점을 갖는 금속물질은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)이며, 상기 저저항 금속물질은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 어느 하나이며, 상기 열전달패턴은 몰리브덴(Mo), 몰리티타늄(MoTi), 티타늄(Ti) 중 어느 하나로 이루어진 것이 특징이다.
또한, 상기 제 1 폭은 3㎛ 내지 4㎛인 것이 바람직하다.
또한, 상기 고체 매질을 갖는 레이저 빔은 700nm 내지 1300nm 의 파장대를 갖는 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은, 기판 상에 형성된 이중층 구조의 게이트 배선과; 상기 기판 상에 상기 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 형성된 미세 결정화된 폴리실리콘의 액티브층과; 상기 액티브층 상부로 그 중앙부에 제 1 폭을 갖는 이격하는 2개의 반도체층 콘택홀을 갖는 아일랜드 형태의 에치스토퍼와; 상기 에치스토퍼 위로 서로 이격하며 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 액티브층과 접촉하는 불순물 비정질 실리콘의 오믹콘택층과; 상기 오믹콘택층 위로 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하며 형성된 데이트 배선과; 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극을 포함한다.
상기 게이트 배선의 하부층과 상기 게이트 전극은 800℃ 이상의 용융점을 갖는 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지며, 상기 게이트 배선의 상부층은 루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 어느 하나로 이루어진 것이 특징이다.
또한, 상기 제 1 폭은 3㎛ 내지 4㎛인 것이 특징이다.
또한, 상기 데이터 배선 하부에는 상기 데이터 배선과 동일한 평면형태를 가지며 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 1 더미패턴과 순수 비정질 실리콘으로 이루어진 제 2 더미패턴이 형성된 것이 특징이다.
본 발명에 따른 액정표시장치용 어레이 기판은 종래의 8마스크 공정을 필요로 하는 보조금속층를 개재한 레이저 빔 조사에 의한 비정질 실리콘층의 미세 결정화를 포함하는 어레이 기판의 제조 방법 대비 3회의 마스크 공정을 생략하여 공정 단순화를 이룸으로써 공정 단순화 및 제조 비용을 저감하여 생산성을 극대화하는 효과가 있다.
비정질 실리콘층을 DPSS(Diode Pumped Solid State) 고체 레이저를 이용한 미세 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 액티브층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 구비한 박막트랜지스터 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
또한, 이온 인플란트 장비를 통한 도핑 공정없이 안정적인 박막트랜지스터 특성을 갖게 됨으로써 신규 장비 투자 억제를 통해 초기 투자 비용을 저감시키는 효과가 있다.
결정화 공정 시 DPSS 고체 레이저 장치를 이용함으로써 가스를 그 소스로 하는 엑시머 레이저 장치를 이용한 ELA 결정화 공정 대비 레이저 빔의 조사 위치별 에너지 밀도의 오차 범위가 훨씬 작아짐으로써 조사된 레이저 빔의 에너지 밀도차에 의해 발생하는 스캔 얼룩 불량을 방지하는 효과가 있으며, 비교적 균일한 결정화에 의해 균일한 박막트랜지스터 특성 확보가 가능한 장점을 갖는다.
도 1은 종래의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 포함하는 하나의 화소영역에 대한 단면도.
도 2는 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3은 종래의 보조금속층의 개재하여 레이저 빔을 조사함으로써 순수 비정질 실리콘층의 미세 결정화를 통해 폴리실리콘층을 형성하고, 이러한 미세결정화된 폴리실리콘층을 패터닝하여 이를 액티브층으로 이용하는 박막트랜지스터를 구비한 것을 특징으로 하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 4j는 본 발명의 실시예에 따른 미세 결정화된 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 본 발명에 따른 어레이 기판의 스위칭 영역에 있어 박막트랜지스터의 평면구성을 간략히 도시한 도면.
도 6은 본 발명에 따른 어레이 기판의 스위칭 영역에 구성되는 에치스토퍼 및 열전달패턴의 평면구성을 간략히 도시한 도면.
도 2는 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3은 종래의 보조금속층의 개재하여 레이저 빔을 조사함으로써 순수 비정질 실리콘층의 미세 결정화를 통해 폴리실리콘층을 형성하고, 이러한 미세결정화된 폴리실리콘층을 패터닝하여 이를 액티브층으로 이용하는 박막트랜지스터를 구비한 것을 특징으로 하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 4j는 본 발명의 실시예에 따른 미세 결정화된 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 본 발명에 따른 어레이 기판의 스위칭 영역에 있어 박막트랜지스터의 평면구성을 간략히 도시한 도면.
도 6은 본 발명에 따른 어레이 기판의 스위칭 영역에 구성되는 에치스토퍼 및 열전달패턴의 평면구성을 간략히 도시한 도면.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 4j는 본 발명의 실시예에 따른 미세결정화된 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 박막트랜지스터가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연 기판(101) 상에 800℃ 이상의 고 용융점을 갖는 금속물질 예를들면 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 증착하여 제 1 금속층(103)을 형성한다.
연속하여, 상기 제 1 금속층(103) 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 선택된 하나의 금속물질을 증착하여 제 2 금속층(110)을 형성한다.
이후, 상기 제 2 금속층(110) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
다음, 노광된 상기 포토레지스트층(미도시)을 현상함으로써 상기 제 2 금속층(110) 위로 추후 게이트 배선(도 4j의 115)의 이 형성되어야 할 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(190a)을 형성하고, 상기 게이트 배선(도 4j의 115)이 형성된 부분과 인접하여 각 스위칭 영역(TrA)에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(190b)을 형성한다. 이때, 그 이외의 영역에 대응해서는 상기 포토레지스트층(미도시)은 제거되어 상기 제 2 금속층(110)을 노출시키는 상태가 된다.
다음, 도 4b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(190a, 190b) 외부로 노출된 상기 제 2 금속층(도 4a의 103)의 과 그 하부에 위치한 상기 제 1 금속층(도 4a의 110)을 식각을 진행하여 패터닝함으로써 각 화소영역(P)의 경계에는 일 방향으로 연장하며 고용융점의 금속층을 하부층(105)으로 하고 저저항 금속물질을 상부층(111)으로 하는 이중층 구조의 게이트 배선(115)을 형성하고, 동시에 각 스위칭 영역(TrA)에는 상기 이중층 구조의 게이트 배선(115)과 연결되며 이와 동일하게 하부층(106)과 상부층(112)의 이중층 구조를 갖는 게이트 패턴(116)을 형성한다.
다음, 도 4c에 도시한 바와 같이, 상기 이중층 구조의 게이트 배선(115) 및 게이트 패턴(116)이 형성된 기판(100)에 대해 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 4b의 190b)을 제거함으로써 상기 각 게이트 패턴(116)의 상부층(112)을 노출시킨다.
이때, 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(190a)의 두께 또한 줄어들지만 여전히 상기 이중층 구조의 게이트 배선(115) 상에 남아있게 된다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(190a) 외측으로 노출된 상기 이중층 구조의 게이트 패턴(도 4c의 116)에 대해 식각을 진행하여 상부층(도 4c의 112)을 제거함으로써 각 스위칭 영역(TrA)에 고 용융점 금속물질로 이루어지며 상기 이중층 구조의 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극(108)을 형성한다.
다음, 도 4e에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 이중층 구조의 게이트 배선(115) 상부에 남아있는 제 1 포토레지스트 패턴(도 4d의 190a)을 제거한다.
이후, 상기 이중층 구조의 게이트 배선(115)과 단일층 구조의 게이트 전극(108) 상부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 위로 순수 비정질 실리콘과 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 연속적으로 증착하여 순수 비정질 실리콘층(123)과 무기절연층(미도시)을 순차적으로 형성한다.
다음, 상기 무기절연층(미도시) 위로 레이저 빔(미도시) 조사 시 상기 레이저 빔(미도시)에 갖는 빛 에너지를 열에너지로 변환하는 능력이 우수하며 800℃ 이상의 고 용융점을 갖는 금속물질 예를들면 몰리브덴(Mo), 몰리티타늄(MoTi), 티타늄(Ti) 중 어느 하나를 증착함으로써 결정화 공정 진행 시 상기 순수 비정질 실리콘층(123)에 고른 열전달을 위한 열전달층(미도시)을 형성한다.
다음, 상기 열전달층(미도시) 위로 포토레지스트의 도포하여 포토레지스트 패턴(미도시)을 형성한 후, 이를 이용하여 상기 열전달층(미도시)과 그 하부의 무기절연층(미도시)에 대해 연속적으로 식각을 진행함으로써 각 스위칭 영역(TrA)에 대응하여 그 중앙부에 있어서는 추후 형성될 소스 전극(도 4j의 150) 및 드레인 전극(도 4j의 153)과 각각 접촉하는 반도체층 콘택홀(140)을 갖는 아일랜드 형상의 열전달패턴(135)과 그 하부로 상기 열전달패턴(135)과 동일한 평면 형태를 갖는 에치스토퍼(130)를 형성한다.
이때, 상기 열전달패턴(130)과 상기 에치스토퍼(130)의 평면구성을 본 발명에 따른 어레이 기판의 스위칭 영역(TrA)에 있어 박막트랜지스터(Tr)의 평면구성을 간략히 도시한 도 5 및 본 발명에 따른 어레이 기판의 스위칭 영역(TrA)에 구성되는 에치스토퍼(130) 및 열전달패턴의 평면구성을 간략히 도시한 도 6을 참조하여 살펴보면, 사각형 형태를 가지며 그 중앙부에 서로 마주하는 2쌍의 변 중 어느 한 쌍의 변 길이(또는 서로 마주하는 변 간의 이격간격)(w1)가 3㎛ 내지 4㎛ 정도의 크기를 갖는 사각형 형태를 갖는 2개의 반도체층 콘택홀(140)이 이격하며 형성된 형태를 갖는 것이 특징이다. 즉, 각 스위칭 영역(TrA)에 형성된 상기 열전달패턴(135)과 에치스토퍼(130)는 마치 110V용 콘센트 형태를 갖는다.
이때, 상기 열전달패턴과 상기 에치스토퍼(130)에 구비된 상기 2개의 반도체층 콘택홀(140)은 상기 게이트 전극(108)의 폭 방향 더욱 정확히는 소스 전극(도 5의 150)과 드레인 전극(도 5의 153)의 이격간격의 폭 방향과 나란히 배치된 한 쌍의 변(또는 서로 마주하는 변 간의 이격간격)(w1)은 3㎛ 내지 4㎛ 정도의 길이를 갖는 것이 특징이다.
다음, 도 4f에 도시한 바와 같이, 상기 중앙부에 서로 이격하는 2개의 반도체층 콘택홀(140)을 갖는 열전달패턴(135)이 형성된 기판(101)에 DPSS(Diode Pumped Solid State) 레이저 장치(195)를 이용하여 레이저 빔(LB)을 조사함으로써 상기 2개의 반도체층 콘택홀(140)을 갖는 열전달패턴(135)이 형성된 부분에 대응하는 상기 순수 비정질 실리콘층(도 4e의 123) 부분이 미세 결정화하여 폴리실리콘층(124)을 이루도록 한다.
이때, 상기 DPSS 레이저 장치(195)는 레이저 빔(LB)을 발생시키는 매질 소스로 고체 상태의 물질을 이용한 것을 특징으로 한다. 이러한 고체를 소스로 이용한 레이저 장치는 발생되는 레이저 빔(LB)의 단위 면적당 에너지 밀도의 오차가 기체를 매질 소스로서 이용하는 엑시머 레이저 장치를 통해 발생되는 레이저 빔 대비 월등히 작아 결정화 공정 시 조사된 레이저 빔(LB)의 위치별 에너지 밀도 차에 의해 발생하는 줄무늬 얼룩 불량이 거의 발생하지 않는 것이 특징이다.
한편, 상기 고체 매질을 이용하여 발생한 레이저 빔(LB)은 700nm 내지 1300nm 파장을 가지며 상기 열전달패턴(135)에 조사됨으로써 상기 열전달패턴(135)에 상기 레이저 빔(LB)이 갖는 빛 에너지가 열에너지로 변환되고 이렇게 변환된 열에너지가 고르게 상기 에치스토퍼(130)를 통해 상기 순수 비정질 실리콘층(도 4e의 123)으로 균일하게 전달됨으로써 상기 순수 비정질 실리콘층(도 4e의 123)이 미세 결정화되어 최종적으로 상기 스위칭 영역(TrA)의 상기 열전달패턴(135)에 대응하는 부분에 대해서 폴리실리콘층(124)을 이루게 된다.
이때, 상기 열전달패턴(135)이 형성되지 않은 부분 중 상기 각 스위칭 영역(TrA)에 구비된 2개의 반도체층 콘택홀(140)을 제외한 부분에 대해서는 레이저 빔(LB)이 상기 순수 비정질 실리콘층(도 4e의 123)에 직접 조사됨으로서 레이저 빔(LB)의 초점 및 고체 레이저 빔 특성상 상기 순수 비정질 실리콘층(도 4e의 123)에 열전달이 이루어지지 않으므로 결정화가 이루어지지 않고 순수 비정질 실리콘층(123)을 이룬다.
이때, 상기 열전달패턴(135) 내에 구비된 최소한 서로 마주하는 한 쌍의 변이 3㎛ 내지 4㎛ 정도의 길이를 갖는 반도체층 콘택홀(140)이 형성됨으로써 상기 각 반도체층 콘택홀(140) 내부에서 레이저 빔에 직접 노출된 비정질 실리콘층 부분은 직접 조사되는 레이저 빔에 의해서는 미세 결정화가 진행되지 않지만, 상기 반도체층 콘택홀(140) 주위에 형성된 열전달패턴(135)의 열전도 및 확산에 의해 상기 반도체층 콘택홀(140)에 대응하는 부분의 순수 비정질 실리콘층(도 4e의 123) 부분까지도 미세 결정화되어 폴리실리콘층(124)으로 변환되는 것이 특징이다.
한편, 이러한 열전도 및 확산에 의한 순수 비정질 실리콘층(도 4e의 123)의 미세결정화는 서로 마주하는 2쌍의 변의 길이(w1)가 모두 4㎛보다 큰 값을 갖는 경우 상기 반도체층 콘택홀(140)의 중앙부에 대응하는 영역에서는 비정질 실리콘 상태로 남는 부분이 존재하였으며, 서로 마주하는 변 간의 폭(w1)이 3㎛ 내지 4㎛인 부분이 있는 경우는 모두 미세 결정화가 이루어짐을 실험적으로 확인하였다.
상기 반도체층 콘택홀(140)의 서로 마주하는 변 간의 폭이 3㎛보다 작을 경우 콘택홀 형성 시 불량이 대량 발생하거나 또는 콘택홀로서의 역할 수행에 문제가 발생됨을 실험적으로 알 수 있었으며, 마스크 공정 특성 상 오차 등을 감안할 때 3㎛보다 작은 폭을 갖는 콘택홀은 기판 전체에 대해 균일하게 형성하는 것은 양상성에 고려할 때 바람직하지 않음을 알 수 있었다.
한편, 이러한 고체 매질을 이용하여 발생한 레이저 빔(LB) 조사에 의해 2개의 반도체층 콘택홀(140)을 포함하여 상기 열전달패턴(135)이 형성된 부분에 대응하는 순수 비정질 실리콘층(도 4e의 123)은 미세결정화되어 폴리실리콘 상태를 이루게 되며, 상기 열전달패턴(135)이 외측으로 상기 열전달패턴(135)이 형성되지 않은 부분은 여전히 순수 비정질 실리콘층(123) 상태로 남아있는 것이 특징이다.
다음, 도 4g에 도시한 바와 같이, 중앙부에 이격하는 반도체층 콘택홀(140)을 갖는 상기 열전달패턴(도 4f의 135)이 형성된 부분에 대응해서 폴리실리콘층(124)으로 결정화된 기판(100)에 대해 식각을 진행하여 상기 열전달패턴(도 4f의 135)을 제거함으로써 상기 에치스토퍼(130)를 노출시킨다.
다음, 도 4h에 도시한 바와 같이, 상기 에치스토퍼(130) 위로 불순물 비정질 실리콘을 증착하여 불순물 비정질 실리콘층(미도시)을 형성하고, 이의 상부로 제 3 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금 중 어느 하나 또는 둘 이상을 연속하여 증착함으로써 단일층 또는 이중층 이상의 구조를 갖는 제 3 금속층(미도시)을 형성한다. 도면에 있어서는 편의상 상기 제 3 금속층(미도시)이 단일층 구조를 갖는 것을 도시하였다.
이후, 상기 제 3 금속층(미도시)과 그 하부에 위치한 상기 불순물 비정질 실리콘층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 일련의 단계를 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 상기 이중층 구조의 게이트 배선(115)과 교차하는 데이터 배선(미도시)을 형성하고, 동시에 상기 각 스위칭 영역(TrA)에는 상기 에치스토퍼(130) 상에서 서로 이격하며 상기 에치스토퍼(130) 내에 구비된 반도체층 콘택홀(140)을 통해 각각 폴리실리콘으로 미세 결정화된 폴리실리콘의 액티브층(124)과 접촉하는 불순물 비정질 실리콘의 오믹콘택층(143)과 상기 오믹콘택층(143) 상부로 서로 이격하는 소스 전극(150) 및 드레인 전극(153)을 형성한다.
이후, 상기 데이터 배선(미도시)과 소스 전극(150) 및 드레인 전극(153) 외측으로 노출된 상기 비정질 실리콘층(도 4g의 123)을 식각하여 제거하여 폴리실리콘으로 미세 결정화된 부분만 남도록 함으로써 각 스위칭 영역(TrA)에 미세 폴리실리콘의 액티브층(124)을 형성한다.
이때, 이렇게 진행되는 본 발명에 따른 어레이 기판(100)의 제조 특성상 도면에 나타나지 않았지만, 상기 데이터 배선(미도시)의 하부에는 불순물 비정질 실리콘의 제 1 더미패턴(미도시)과 순수 비정질 실리콘의 제 2 더미패턴(미도시)이 형성되는 것이 특징이다.
한편, 전술한 단계까지의 공정 진행에 의해 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(108)과, 게이트 절연막(120)과, 폴리실리콘의 액티브층(124)과, 반도체층 콘택홀(140)을 갖는 에치스토퍼(130)와, 오믹콘택층(143)과, 서로 이격하는 소스 및 드레인 전극(150, 153)은 박막트랜지스터(Tr)를 이룬다.
다음, 도 4i에 도시한 바와 같이, 상기 소스 및 드레인 전극(150, 153)과 데이터 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들어, 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 보호층(157)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소영역(P) 내의 상기 드레인 전극(153)의 일부를 노출시키는 드레인 콘택홀(159)을 형성한다.
다음, 도 4j에 도시한 바와 같이, 상기 드레인 콘택홀(159)이 구비된 보호층(157) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 상기 투명 도전성 물질층(미도시)을 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(159)을 통해 상기 드레인 전극(153)과 접촉하는 화소전극(165)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(100)을 완성한다.
100 : (어레이)기판 105 : (게이트 배선의)하부층
108 : 게이트 전극 111 : (게이트 배선의)상부층
115 : 게이트 배선 120 : 게이트 절연막
123 : 순수 비정질 실리콘층 124 : 폴리실리콘층
130 : 에치스토퍼 135 : 열전달패턴
140 : 반도체층 콘택홀 195 : 레이저 조사 장치
LB : 레이저 빔 P : 화소영역
TrA : 스위칭 영역
108 : 게이트 전극 111 : (게이트 배선의)상부층
115 : 게이트 배선 120 : 게이트 절연막
123 : 순수 비정질 실리콘층 124 : 폴리실리콘층
130 : 에치스토퍼 135 : 열전달패턴
140 : 반도체층 콘택홀 195 : 레이저 조사 장치
LB : 레이저 빔 P : 화소영역
TrA : 스위칭 영역
Claims (9)
- 기판 상에 이중층 구조의 게이트 배선과 상기 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극을 형성하는 단계와;
상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막과 순수 비정질 실리콘층을 형성하는 단계와;
상기 순수 비정질 실리콘층 위로 상기 게이트 전극에 대응하여 중앙부에 제 1 폭을 갖는 이격하는 2개의 반도체층 콘택홀을 갖는 아일랜드 형태의 에치스토퍼와 열전달패턴을 순차적으로 형성하는 단계와;
상기 열전달패턴에 대해 고체 매질을 갖는 레이저 빔을 조사함으로써 상기 열전달패턴에 대응하는 상기 순수 비정질 실리콘층 부분을 미세 결정화하여 폴리실리콘의 액티브층을 형성하는 단계와;
상기 열전달패턴을 제거하여 상기 에치스토퍼를 노출시키는 단계와;
상기 에치스토퍼 위로 서로 이격하며 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 액티브층과 접촉하는 불순물 비정질 실리콘의 오믹콘택층과, 서로 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이트 배선을 형성하며, 상기 소스 및 드레인 전극과 데이터 배선 외측으로 노출된 상기 순수 비정질 실리콘층을 제거하는 단계와;
상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 기판 상에 상기 이중층 구조의 게이트 배선과 상기 게이트 배선의 하부층과 연결된 단일층 구조의 상기 게이트 전극을 형성하는 단계는,
상기 기판 상에 800℃ 이상의 용융점을 갖는 금속물질을 증착하여 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위로 저저항 금속물질을 증착하여 제 2 금속층을 형성하는 단계와;
상기 제 2 금속층 위로 상기 게이트 배선에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 전극에 대응하여 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층과 그 하부의 제 2 금속층을 순차적으로 식각하여 상기 이중층 구조를 갖는 게이트 배선과 상기 게이트 배선과 연결된 이중층 구조의 게이트 패턴을 형성하는 단계와;
애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 이중층 구조의 게이트 패턴을 노출시키는 단계와;
상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 이중층 구조의 게이트 패턴 중 상기 제 2 금속층으로 이루어진 상부층을 제거함으로써 상기 제 1 금속층만으로 이루어진 단일층 구조의 상기 게이트 전극을 형성하는 단계와;
상기 제 1 포토레지스트 패턴을 제거하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 2 항에 있어서,
상기 800℃ 이상의 용융점을 갖는 금속물질은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)이며,
상기 저저항 금속물질은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 어느 하나이며,
상기 열전달패턴은 몰리브덴(Mo), 몰리티타늄(MoTi), 티타늄(Ti) 중 어느 하나로 이루어진 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 제 1 폭은 3㎛ 내지 4㎛인 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 고체 매질을 갖는 레이저 빔은 700nm 내지 1300nm 의 파장대를 갖는 것이 특징인 어레이 기판의 제조 방법.
- 기판 상에 형성된 이중층 구조의 게이트 배선과;
상기 기판 상에 상기 게이트 배선의 하부층과 연결된 단일층 구조의 게이트 전극과;
상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 게이트 절연막과;
상기 게이트 절연막 위로 형성된 미세 결정화된 폴리실리콘의 액티브층과;
상기 액티브층 상부로 그 중앙부에 제 1 폭을 갖는 이격하는 2개의 반도체층 콘택홀을 갖는 아일랜드 형태의 에치스토퍼와;
상기 에치스토퍼 위로 서로 이격하며 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 액티브층과 접촉하는 불순물 비정질 실리콘의 오믹콘택층과;
상기 오믹콘택층 위로 서로 이격하는 소스 전극 및 드레인 전극과;
상기 게이트 절연막 위로 상기 게이트 배선과 교차하며 형성된 데이트 배선과;
상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과;
상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극
을 포함하는 어레이 기판.
- 제 6 항에 있어서,
상기 게이트 배선의 하부층과 상기 게이트 전극은 800℃ 이상의 용융점을 갖는 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지며,
상기 게이트 배선의 상부층은 루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 어느 하나로 이루어진 것이 특징인 어레이 기판.
- 제 6 항에 있어서,
상기 제 1 폭은 3㎛ 내지 4㎛인 것이 특징인 어레이 기판.
- 제 6 항에 있어서,
상기 데이터 배선 하부에는 상기 데이터 배선과 동일한 평면형태를 가지며 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 1 더미패턴과 순수 비정질 실리콘으로 이루어진 제 2 더미패턴이 형성된 것이 특징인 어레이 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100068456A KR20120007764A (ko) | 2010-07-15 | 2010-07-15 | 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100068456A KR20120007764A (ko) | 2010-07-15 | 2010-07-15 | 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120007764A true KR20120007764A (ko) | 2012-01-25 |
Family
ID=45612983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100068456A KR20120007764A (ko) | 2010-07-15 | 2010-07-15 | 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120007764A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140079120A (ko) * | 2012-12-18 | 2014-06-26 | 엘지디스플레이 주식회사 | 유기발광 다이오드 표시장치 및 그 제조 방법 |
| US9142680B2 (en) | 2012-05-21 | 2015-09-22 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved aperture ratio and method of manufacturing same |
| US10329217B2 (en) | 2017-04-11 | 2019-06-25 | Uchicago Argonne, Llc | Multimetallic catalysts for selective hydrogenation of dienes and acetylenes, and purification of olefin feedstocks |
| CN110444564A (zh) * | 2018-05-04 | 2019-11-12 | 三星显示有限公司 | 显示装置及其制造方法 |
| US10828621B2 (en) | 2017-08-28 | 2020-11-10 | Uchicago Argonne, Llc | Supported multimetallic catalysts for oxidative dehydrogenation of alkanes |
-
2010
- 2010-07-15 KR KR1020100068456A patent/KR20120007764A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9142680B2 (en) | 2012-05-21 | 2015-09-22 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved aperture ratio and method of manufacturing same |
| KR20140079120A (ko) * | 2012-12-18 | 2014-06-26 | 엘지디스플레이 주식회사 | 유기발광 다이오드 표시장치 및 그 제조 방법 |
| US10329217B2 (en) | 2017-04-11 | 2019-06-25 | Uchicago Argonne, Llc | Multimetallic catalysts for selective hydrogenation of dienes and acetylenes, and purification of olefin feedstocks |
| US10828621B2 (en) | 2017-08-28 | 2020-11-10 | Uchicago Argonne, Llc | Supported multimetallic catalysts for oxidative dehydrogenation of alkanes |
| US11738331B2 (en) | 2017-08-28 | 2023-08-29 | Uchicago Argonne, Llc | Supported multimetallic catalysts for oxidative dehydrogenation of alkanes |
| CN110444564A (zh) * | 2018-05-04 | 2019-11-12 | 三星显示有限公司 | 显示装置及其制造方法 |
| US10916617B2 (en) | 2018-05-04 | 2021-02-09 | Samsung Display Co., Ltd. | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101280827B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101019048B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101128333B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20100051484A (ko) | 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| KR20120046555A (ko) | 어레이 기판의 제조방법 | |
| JP5615605B2 (ja) | Ｆｆｓモード液晶装置 | |
| KR101134989B1 (ko) | 어레이 기판의 제조방법 | |
| KR20090091538A (ko) | 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법 | |
| US7414691B2 (en) | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom | |
| JP4455986B2 (ja) | 液晶表示素子及びその製造方法 | |
| KR20120007764A (ko) | 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| KR20110053721A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20100123535A (ko) | 어레이 기판의 제조방법 | |
| KR20100130523A (ko) | 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| WO2015014070A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| KR20110113042A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20120053770A (ko) | 박막트랜지스터 어레이기판 제조방법 | |
| KR20120067108A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101588448B1 (ko) | 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| KR20110056899A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101048998B1 (ko) | 액정표시소자 및 그 제조방법 | |
| KR102092544B1 (ko) | 어레이 기판 및 이의 제조 방법 | |
| KR20110075518A (ko) | 어레이 기판의 제조방법 | |
| US7701524B2 (en) | LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof | |
| KR20100055597A (ko) | 어레이 기판 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |