KR20130098655A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 130
- 239000000758 substrate Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 123
- 238000000034 method Methods 0.000 claims abstract description 114
- 230000008569 process Effects 0.000 claims description 75
- 229920002120 photoresistant polymer Polymers 0.000 claims description 68
- 239000010408 film Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 23
- 238000000059 patterning Methods 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000004380 ashing Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 201
- 229910001182 Mo alloy Inorganic materials 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 13
- 229910000838 Al alloy Inorganic materials 0.000 description 12
- 229910000881 Cu alloy Inorganic materials 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 229910052750 molybdenum Inorganic materials 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 8
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 8
- 229910001887 tin oxide Inorganic materials 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052793 cadmium Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 4
- 229910052726 zirconium Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Abstract
본 발명은 기생 커패시터의 값을 감소시키며, 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 제1 마스크 공정을 통해 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 전극을 포함하는 제2 도전 패턴군을 제2 마스크 공정을 통해 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 상기 게이트 전극을 마스크로 배면 노광 방법으로 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 보호막을 증착하고, 제2 마스크 공정을 통해 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와, 상기 드레인 전극과 접속하도록 제3 마스크 공정을 통해 상기 화소 전극을 포함하는 제3 도전 패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 기생 커패시터의 값을 감소시키며, 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다.
컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극을 포함한다.
박막 트랜지스터 기판은 도 1a 및 도 1b에 도시된 바와 같이 기판(301) 상에 게이트 라인과 접속된 게이트 전극(306)과, 게이트 전극(306) 상에 형성된 게이트 절연막(312)과, 게이트 절연막(312)을 사이에 두고 게이트 전극(306)과 중첩되도록 형성된 액티브층(315)과, 액티브층(315)을 보호하도록 형성된 에치 스토퍼(318)와, 데이터 라인과 접속된 소스 전극(308)과, 소스 전극(308)과 마주보며 형성된 드레인 전극(310)을 포함한다.
도 1b에 도시된 바와 같이 박막 트랜지스터의 소스 및 드레인 전극(308,310)은 게이트 절연막(312)을 사이에 두고 제1 내지 제3 영역(OA1,OA2,OA3)만큼 게이트 전극(106)과 중첩됨으로써 그에 따른 기생 커패시터의 값이 크게 된다.
뿐만 아니라, 도 1b에 도시된 박막 트랜지스터 기판의 제조 방법은 제1 마스크를 이용해서 게이트 전극(106)을 형성하는 공정과, 제2 마스크를 이용하여 액티브층(315)을 형성하는 공정과, 제3 마스크를 이용하여 에치 스토퍼(318)를 형성하는 공정과, 제4 마스크 공정을 통해 소스 및 드레인 전극(308,310)을 형성하는 공정과, 제5 마스크 공정을 통해 컨택홀(320)을 포함하는 보호막(312)을 형성하는 공정과, 제6 마스크 공정을 통해 화소 전극(322)을 형성한다. 이와 같이, 도 1b에 도시된 박막 트랜지스터를 제조하기 위해 적어도 6 마스크 공정이 필요하므로 그에 따른 공정 비용과 공정 시간이 증가하는 문제가 발생된다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 기생 커패시터의 값을 감소시키며, 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 게이트 라인과 데이터 라인과, 상기 게이트 라인과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 서로 마주보며 형성된 드레인 전극과, 상기 소스 및 드레인 전극 사이에 형성됨과 아울러 상기 소스 및 드레인 전극의 측면을 덮도록 형성된 산화물 반도체층을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 포함하는 것을 특징으로 한다.
여기서, 상기 소스 전극과 상기 드레인 전극은 서로 좌우로 마주보며 형성되며, 상기 소스 전극과 드레인 전극 각각은 상기 게이트 절연막 상에 투명 전극으로 형성된 제1 전극과, 상기 제1 전극 상에 불투명 전극으로 형성된 제2 전극으로 이루어지는 것을 특징으로 한다.
그리고, 상기 제1 전극의 길이는 상기 산화물 반도체층과 접촉하는 부분에서 상기 제2 전극의 길이보다 길게 형성되어 소스 및 드레인 전극이 계단 형태로 형성되는 것을 특징으로 한다.
이때, 상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 제1 전극과 제1 영역만큼 중첩되며, 제1 전극과 제2 전극과 이중층으로 형성된 부분은 제2 영역만큼 일부만 중첩되도록 형성되는 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극은 상기 게이트 절연막을 사이에 두고 제1 전극만 일부 중첩되도록 형성되는 것을 특징으로 한다.
여기서, 상기 제1 전극의 길이는 상기 제2 전극의 길이보다 길게 형성되며, 상기 소스 전극의 제2 전극은 제1 전극으로부터 좌측으로 1/2 떨어진 지점부터 중첩되어 형성되며, 상기 드레인 전극의 제2 전극은 제1 전극으로부터 우측으로 1/2 떨어진 지점부터 중첩되어 형성되는 것을 특징으로 한다.
이때, 상기 산화물 반도체층의 폭은 상기 소스 및 드레인 전극의 폭보다 작게 형성되는 것을 특징으로 한다.
또는, 상기 소스 및 드레인 전극의 폭은 상기 산화물 반도체층의 폭보다 작게 형성되는 것을 특징으로 한다.
그리고, 상기 소스 전극과 상기 드레인 전극은 서로 상하로 마주보며 형성되며, 상기 소스 전극과 드레인 전극 각각은 상기 게이트 절연막 상에 투명 전극으로 형성된 제1 전극과, 상기 제1 전극 상에 불투명 전극으로 형성된 제2 전극으로 이루어지는 것을 특징으로 한다.
그리고, 상기 제1 전극의 폭은 제2 전극의 폭보다 넓게 형성된 것을 특징으로 한다.
여기서, 상기 소스 전극의 제2 전극은 상기 소스 전극의 제1 전극으로부터 상측으로 1/2 떨어진 지점부터 상기 소스 전극의 제1 전극과 중첩되어 형성되며, 드레인 전극의 제2 전극은 상기 드레인 전극의 제1 전극으로부터 하측으로 1/2 떨어진 지점부터 드레인 전극의 제1 전극과 중첩되어 형성된 것을 특징으로 한다.
이때, 상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 소스 및 드레인 전극 각각의 제1 전극만 중첩되도록 형성되는 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극 각각의 제2 전극은 상기 제1 전극 양끝단 각각에 서로 마주보며 형성되는 것을 특징으로 한다.
또한, 상기 산화물 반도체층은 상기 게이트 전극을 마스크로 배면 노광 방식으로 형성된 것을 특징으로 한다.
그리고, 상기 산화물 반도체층 상에 상기 산화물 반도체층과 동일 패턴으로 형성된 에치 스토퍼를 더 포함하는 것을 특징으로 한다.
이때, 상기 산화물 반도체층과 상기 에치 스토퍼는 상기 게이트 전극을 마스크로 배면 노광 방식으로 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 제1 마스크 공정을 통해 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 전극을 포함하는 제2 도전 패턴군을 제2 마스크 공정을 통해 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 상기 게이트 전극을 마스크로 배면 노광 방법으로 형성하는 단계와, 상기 산화물 반도체층이 형성된 기판 상에 보호막을 증착하고, 제2 마스크 공정을 통해 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와, 상기 드레인 전극과 접속하도록 제3 마스크 공정을 통해 상기 화소 전극을 포함하는 제3 도전 패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 소스 전극과 상기 드레인 전극은 서로 좌우로 마주보며 형성되는 것을 특징으로 한다.
그리고, 상기 제2 도전 패턴군을 형성하는 단계는 상기 제1 도전 패턴군이 형성된 기판 상에 제1 전극층, 제2 전극층, 포토레지스트를 순차적으로 형성하는 단계와, 상기 포토레지스트 패턴을 상기 제2 마스크 공정을 통해 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 전극층을 패터닝하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와, 상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 제2 전극층이 제거되어 상기 산화물 반도체층이 형성되어질 위치의 상기 제1 전극의 길이를 상기 제2 전극의 길이보다 길게 형성하여 상기 소스 및 드레인 전극을 계단 형태로 형성하는 단계를 포함하는 것을 특징으로 한다.
또는, 상기 제2 도전 패턴군을 형성하는 단계는 상기 제1 도전 패턴군이 형성된 기판 상에 제1 전극층, 제2 전극층, 포토레지스트를 순차적으로 형성하는 단계와, 상기 포토레지스트 패턴을 상기 제2 마스크 공정을 통해 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 전극층을 패터닝하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와, 상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 제2 전극층이 제거되어 상기 제1 전극만 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 것을 특징으로 한다.
여기서, 상기 산화물 반도체층의 폭은 상기 소스 및 드레인 전극의 폭보다 작게 형성하는 것을 특징으로 한다.
또한, 상기 소스 및 드레인 전극의 폭은 상기 산화물 반도체층의 폭보다 작게 형성하는 것을 특징으로 한다.
그리고, 상기 소스 전극과 상기 드레인 전극은 서로 상하로 마주보며 형성하는 것을 특징으로 한다.
그리고, 상기 제1 전극의 폭은 제2 전극의 폭보다 넓게 형성하는 것을 특징으로 한다.
이때, 상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 소스 및 드레인 전극 각각의 제1 전극만 중첩되도록 형성하는 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극 각각의 제2 전극은 상기 제1 전극 양끝단 각각에 서로 마주보며 형성하는 것을 특징으로 한다.
또한, 상기 산화물 반도체층 상에 상기 산화물 반도체층과 동일 패턴으로 상기 에치 스토퍼를 더 형성하는 것을 특징으로 한다.
이때, 상기 에치 스토퍼를 상기 산화물 반도체층 상에 형성할 경우에 상기 제2 도전 패턴군이 형성된 기판 상에 상기 산화물 반도체층, 에치 스토퍼층을 순차적으로 증착한 후, 상기 게이트 전극을 마스크로 배면 노광하여 상기 산화물 반도체층과, 상기 에치 스토퍼층을 패터닝하여 형성하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 및 그의 제조 방법은 소스 및 드레인 전극과 게이트 전극 간의 중첩 면적을 작게 함으로써 기생 커패시터의 값을 작게 할 수 있어 그에 따른 화질 불량을 개선할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 및 그의 제조 방법은 소스 및 드레인 전극, 데이터 라인을 동일 공정에서 형성함으로써 공정 수를 줄일 수 있으며, 산화물 반도체층 및 에치 스토퍼를 게이트 전극을 마스크로 이용하여 형성함으로써 마스크 수를 줄일 수 있다. 이와 같이, 공정 수와 마스크 수를 줄임으로써 공정 비용 및 공정 시간을 감소시킬 수 있다.
도 1a은 종래 박막 트랜지스터의 평면도를 나타내고 있으며, 도 1b은 도 1a에 따른 박막 트랜지스터 기판의 단면도를 나타내고 있다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 3은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 4는 제1 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 5a 내지 도 5e는 도 3에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 6a 내지 도 6c는 도 5b에 도시된 제2 도전 패턴군의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도 이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 8은 도 7에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 9는 제2 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 10a 내지 도 10e는 도 8에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 11a 내지 도 11c는 도 10b에 도시된 제2 도전 패턴군의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 도 10c에 도시된 산화물 반도체층의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 14는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 15는 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 3은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다.
도 4는 제1 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 5a 내지 도 5e는 도 3에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 6a 내지 도 6c는 도 5b에 도시된 제2 도전 패턴군의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도 이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 8은 도 7에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 9는 제2 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 10a 내지 도 10e는 도 8에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 11a 내지 도 11c는 도 10b에 도시된 제2 도전 패턴군의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 도 10c에 도시된 산화물 반도체층의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 14는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
도 15는 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 15를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 도 3은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도이다. 그리고, 도 4는 제1 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 산화물 반도체층(115)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 산화물 반도체층(115)을 사이에 두고 소스 전극(110)과 좌우로 마주하도록 형성되어 데이터 라인(104)으로부터 화소 신호를 화소 전극(122)에 공급한다. 데이터 라인(104), 소스 및 드레인 전극(108,110)은 이중층으로 형성되며, 제1 전극(108a,110a)과 제2 전극(108b,110b)으로 이루어진다. 제1 전극(108a,110a)은 게이트 절연막(112) 상에 투명 전극으로 형성되며, 제2 전극(108b,110b)은 제1 전극(108a,110a) 상에 불투명 전극으로 형성된다. 이때, 제1 전극(108a,110a)의 길이는 제2 전극(108a,110a)(108b,110b)의 길이보다 길게 형성되어 계단 형태로 형성된다. 이와 같이, 소스 및 드레인 전극(108,110)이 산화물 반도체층(115)과 접촉하는 부분이 계단형태로 형성됨으로써 산화물 반도체층(115)과 소스 및 드레인 전극(108,110) 간의 접촉면적이 넓어지게 됨으로써 접촉력이 증가된다.
또한, 본 발명의 제1 실시 예에 따른 소스 및 드레인 전극(108,110)은 게이트 전극(106)과 중첩 면적이 작다. 일반적으로, 도 1a 및 도 1b에 도시된 박막 트랜지스터 구조는 게이트 전극(306)과 소스 및 드레인 전극(308,310) 간의 중첩 면적이 제1 내지 제3 영역(OA1,OA2,OA3)만큼 넓어지게 됨으로써 그에 따른 기생 커패시터 값이 커지게 된다. 본 발명의 제1 실시 예에 따른 소스 및 드레인 전극(108,110)과 게이트 전극(106) 간의 중첩 면적이 제1 및 제2 영역(OA1,OA2)만큼 중첩됨으로써 중첩 면적이 크지 않게 됨으로써 기생 커패시터에 의한 화질 불량 문제가 방지할 수 있다. 참고로, 도 2에 도시된 확대 도면에서 점선 표시 영역이 소스 및 드레인 전극(108,110)과 게이트 전극(106) 간의 중첩 면적이다.
산화물 반도체층(115)은 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 산화물 반도체층(115)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(115)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다.
산화물 반도체층(115)은 게이트 전극(106)을 마스크로 형성함으로써 공정 마진이 필요하지 않으며, 게이트 전극(106)을 마스크로 형성함으로써 셀프-얼라인(Self-align)이 가능하다. 이에 따라, 미스 얼라인에 따른 공정 마진이 필요하지 않으므로 그에 따른 게이트 전극(106)과 소스 및 드레인 전극(108,110)의 중첩면적이 크지 않다.
그리고, 산화물 반도체층(115)은 소스 및 드레인 전극(108,110)이 형성된 이후에 형성된다. 이는, 공정 과중 중에 발생되는 산화물 반도체층(115)의 손상을 방지할 수 있다. 구체적으로, 도 1a 및 도 1b와 같이 활성층(315)을 형성한 후에 소스 및 드레인 전극(308,310)을 형성함으로써 소스 및 드레인 전극(308,310) 패터닝 공정 중에 플라즈마나 식각액에 의한 활성층(315)이 손상되므로 에치 스토퍼(318)가 필수적이다. 하지만, 본 발명의 산화물 반도체층(115)은 소스 및 드레인 전극(108,110)이 형성된 이후에 소스 전극(108)과 드레인 전극(110) 사이에 형성됨으로써 소스 및 드레인 전극(108,110) 패터닝 공정 중에 플라즈마나 식각액(etchant)에 의해 산화물 반도체층(115)의 손상이 발생되지 않는다. 이에 따라, 에치 스토퍼를 형성하지 않아도 산화물 반도체층(115)의 손상에 의한 박막 트랜지스터의 특성이 불안정해지는 것을 방지할 수 있다.
한편, 본 발명의 제1 실시 예에 따른 박막 트랜지스터는 에치 스토퍼(118)를 형성하지 않아도 되지만, 도 3에 도시된 바와 같이 산화물 반도체층(115) 상에 에치 스토퍼(118)를 형성할 수도 있다. 에치 스토퍼(118)는 산화물 반도체층(115)이 산소의 영향을 받지 않도록 할 수 있으며, 산화물 반도체층 형성 공정 이후 공정에서 발생할 수 있는 이물질 등을 보호할 수 있다.
이와 같이, 산화물 반도체층(115) 상에 에치 스토퍼(118)를 형성할지라도 종래 에치 스토퍼(318) 형성 공정과 같이 마스크가 필요하지 않다. 구체적으로, 종래 에치 스토퍼(318)를 형성하기 위해서는 에치 스토퍼를 증착한 후, 이를 패터닝하기 위해 별도의 마스크가 하나 더 필요했지만, 본 발명은 산화물 반도체층(115) 상에 에치 스토퍼(118)를 추가하여도 추가 마스크 없이 게이트 전극(106)을 마스크로 이용하여 패터닝할 수 있다. 이에 따라, 마스크 수가 증가되지 않으므로 그에 따른 마스크 비용을 줄일 수 있다.
화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 컨택홀을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다.
도 5a 내지 도 5e는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 5a를 참조하면, 기판 상에 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(101)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
도 5b를 참조하면, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112), 제1 전극층, 제2 전극층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(112)은 PECVD 방법으로 형성되고, 제1 및 제2 전극층은 스퍼터링 방법으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질으로 형성되며, 제1 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등과 같은 투명 전극으로 형성되며, 제2 전극층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성된다. 그리고, 제1 및 제2 전극층 위에 포토레지스트가 도포된 다음, 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴이 형성된다. 이를 도 6a 내지 도 6c를 참고하여 설명하기로 한다. 이때, 제2 마스크는 슬릿 마스크 또는 하프톤 마스크와 같은 부분 노광 마스크를 이용하며, 본 발명의 제1 실시 예에 따른 제조 방법에서는 제2 마스크를 슬릿 마스크로 이용한 경우를 예를 들어 설명하기로 한다.
슬릿 마스크는 도 6a에 도시된 바와 같이 기판(210) 상에 차단층(212)이 형성된 차단 영역(S1)과, 기판(210) 상에 다수의 슬릿(214)이 형성된 반투과 영역(S2)과, 기판(210)만 존재하는 투과 영역(S3)을 구비한다. 차단 영역(S1)은 제1 및 제2 전극(108a,108b,110a,110b)이 이중층으로 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 6a와 같이 제1 포토레지스트 패턴(200a)을 남게 한다. 반투과 영역(S2)은 제1 전극(108a,110a)만 형성되어질 영역에 위치하여 광투과율을 조절하여 현상 후 도 6a와 같이 제1 포토레지스트 패턴(200a)보다 얇은 제2 포토레지스트 패턴(200b)을 남게 한다. 그리고, 투과 영역(S3)은 자외선을 모두 시킴으로써 현상 후 도 6a와 같이 포토레지스트를 제거한다.
도 6a에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(200a,200b)을 이용한 식각 공정으로 제1 및 제2 전극층이 패터닝됨으로써 소스 전극(108)과 드레인 전극(110)이 분리된다.
이어서, 도 6b에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(200a,200b)을 애싱함으로써 제1 포토레지스트 패턴(200a)이 얇아지며, 제2 포토레지스트 패턴(200b)은 제거된다.
이후, 도 6c에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(200a)을 이용한 식각 공정으로 노출된 제2 전극층(180)이 제거된다. 이에 따라, 산화물 반도체층(115)이 형성되어질 위치의 제1 전극(108a,110a)의 길이는 제2 전극(108b,110b)의 길이보다 길게 형성되어 제1 전극(180a,110a)과 제2 전극(108b,110b)이 계단형태로 형성된다.
그런 다음, 소스 및 드레인 전극(108,110) 위에 제1 포토레지스트 패턴(200a)이 스트립 공정으로 제거된다.
도 5c를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층(115)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층, 포토레지스트가 순차적으로 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다.
산화물 반도체층 상에 포토레지스트를 게이트 전극(106)을 이용해서 배면 노광한다. 배면 노광시, 게이트 전극(106)과 중첩되지 않은 포토레지스트는 빛에 의해 노광되며, 게이트 전극(106)과 중첩되어 형성된 포토레지스트는 게이트 전극(106)에 의해 빛이 차단되어 노광되지 않는다. 노광된 포토레지스트는 현상 공정을 통해 제거됨으로써 산화물 반도체층이 노출된다. 노출된 산화물 반도체층은 식각 공정에 의해 제거된다. 이에 따라, 산화물 반도체층은 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성된다. 이와 같이, 게이트 전극(106)을 마스크로 형성함으로써 별도의 마스크가 필요없으므로 그에 따른 마스크 수를 줄일 수 있다.
한편, 도 4에 도시된 박막 트랜지스터와 같이 산화물 반도체층(115) 상에 에치 스토퍼(118)를 형성할 경우에, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층, 에치 스토퍼층를 순차적으로 형성한다. 이러한, 산화물 반도체층과 에치 스토퍼층은 게이트 전극(106)을 마스크로 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층 및 에치 스토퍼층이 패터닝됨으로써 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성된다. 이와 같이, 산화물 반도체층(115) 상에 에치 스토퍼(118)를 추가하더라도 별도의 마스크가 필요하지 않다.
도 5d를 참조하면, 산화물 반도체층(115)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(132)이 형성된다.
구체적으로, 산화물 반도체층(115)이 형성된 기판(101) 상에 보호막(132)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(132)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(132)은 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(132)을 관통하여 드레인 전극(110)을 노출시킨다.
도 5e를 참조하면, 보호막(132)이 형성된 기판(101) 상에 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
구체적으로, 보호막(132)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다.
도 7은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 또한, 도 8은 도 7에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다. 그리고, 도 9는 제2 실시 예에 따른 박막 트랜지스터에 에치 스토퍼를 형성한 경우를 나타낸 단면도이다.
도 7 및 도 8에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 산화물 반도체층(115)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 산화물 반도체층(115)을 사이에 두고 소스 전극(110)과 좌우로 마주하도록 형성되어 데이터 라인(104)으로부터 화소 신호를 화소 전극(122)에 공급한다. 데이터 라인(104), 소스 및 드레인 전극(108,110)은 이중층으로 형성되며, 제1 전극(108a,110a)과 제2 전극(108b,110b)으로 이루어진다. 제1 전극(108a,110a)은 게이트 절연막(112) 상에 투명 전극으로 형성되며, 제2 전극(108b,110b)은 제1 전극(108a,110a) 상에 불투명 전극으로 형성된다. 소스 및 드레인 전극(108,110) 각각의 제1 전극(108a,110a)의 길이(L1)는 제2 전극(180b,110b)의 길이(L2)보다 길게 형성된다.
구체적으로, 소스 및 드레인 전극 각각은 제1 전극(108a,110a)만 게이트 전극(106)과 일부 중첩되도록 형성되며, 제2 전극(110a,110b)은 게이트 전극(106)과 중첩되지 않는 위치에 형성된다. 예를 들어, 소스 전극의 제2 전극(108b)은 제1 전극(108a)으로부터 좌측으로 1/2 떨어진 지점부터 제1 전극(108a)과 중첩되어 형성되며, 드레인 전극의 제2 전극(110b)은 제1 전극(110a)으로부터 우측으로 1/2 떨어진 지점부터 제1 전극(110a)과 중첩되어 형성된다. 이와 같이, 제1 전극(108a,110a)의 1/2 위치에 한정하지 않으며, 제2 전극(108b,110b)이 게이트 전극(106)과 중첩되지 않은 위치에서 제1 전극(180a,110a)과 중첩되도록 형성하면 가능하다.
이와 같이, 소스 및 드레인 전극(108,110)은 제1 전극(108a,110a)의 일부만 게이트 전극(106)과 중첩되어 형성됨으로써 게이트 전극(106)과의 중첩 영역이 좁다. 앞서 살펴본 바와 같이, 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 구조도 게이트 전극(106)과 소스 및 드레인 전극(108,110) 간의 중첩 영역이 작지만, 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 소스 및 드레인 전극(108,110)은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 소스 및 드레인 전극(108,110)보다 게이트 전극(106)과의 중첩 영역이 더 작게 형성된다. 이는, 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 소스 및 드레인 전극(108,110)은 제1 및 제2 영역(OA1,OA2)만큼 게이트 전극(106)과 중첩되지만, 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 소스 및 드레인 전극(108,110)은 제1 영역(OA1)만큼만 게이트 전극(106)과 중첩된다. 이에 따라, 기생 커패시터 값이 작게 된다. 참고로, 도 7에 도시된 평면도에서 점선 표시 영역이 게이트 전극(106)과 소스 및 드레인 전극(108,110)과의 중첩 영역이다.
산화물 반도체층(115)은 소스 전극의 제1 전극(108a)과 드레인 전극의 제1 전극(110a) 사이에 형성됨과 동시에 제1 전극들(108a,110b)의 측면을 덮도록 형성되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 이와 같이, 산화물 반도체층(115)은 소스 및 드레인 전극 각각의 제1 전극(108a,110a)만 중첩되어 형성된다. 도 7에 도시된 바와 같이, 산화물 반도체층(115)의 폭(OW)이 소스 및 드레인 전극(108,110)의 폭(SDW)보다 작게 형성된다. 이에 따라, 박막 트랜지스터의 채널 폭(CW)은 산화물 반도체층(115)의 폭(OW)에 의해 결정된다. 산화물 반도체층(115)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다.
한편, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판은 도 9에 도시된 바와 같이 산화물 반도체층(115) 상에 에치 스토퍼(118)를 더 구비할 수 있다. 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판과 동일하게 에치 스토퍼(115)는 게이트 전극(106)을 마스크로 형성함으로써 별도의 마스크가 필요없이 형성할 수 있다.
이밖에, 본 발명의 제2 실시 예에 따른 박막 트랜지스터는 본 발명의 제1 실시 예에 따른 박막 트랜지스터와 동일한 구성 요소에 대한 효과나 기능은 생략하기로 한다.
도 10a 내지 도 10e는 도 8에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 10a를 참조하면, 기판(101) 상에 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106), 게이트 라인(102)을 포함하는 제1 도전 패턴군이 형성된다.
도 10b를 참조하면, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 소스 및 드레인 전극(108,110), 데이터 라인(104)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 기판(101) 상에 게이트 절연막(112), 제1 전극층, 제2 전극층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(1120은 PECVD 방법으로 형성되고, 제1 및 제2 전극층은 스퍼터링 방법으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 제1 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등과 같은 투명 전극으로 형성되며, 제2 전극층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 불투명 전극으로 형성된다. 그리고, 제1 및 제2 전극층 위에 포토레지스트가 도포된 다음, 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴이 형성된다. 이를 도 11a 내지 도 11c를 참고하여 설명하기로 한다. 이때, 제2 마스크는 슬릿 마스크 또는 하프톤 마스크와 같은 부분 노광 마스크를 이용하며, 본 발명의 제2 실시 예에 따른 제조 방법에서는 제2 마스크를 슬릿 마스크로 이용한 경우를 예를 들어 설명하기로 한다.
슬릿 마스크는 도 11a에 도시된 바와 같이 기판(210) 상에 차단층(212)이 형성된 차단 영역(S1)과, 기판(210) 상에 반투과층(214)이 형성된 반투과 영역(S2)과, 기판만 존재하는 투과 영역(S3)을 구비한다. 차단 영역(S1)은 제1 및 제2 전극(108a,108b 및 110a,110b)이 이중층으로 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 11a와 같이 제1 포토레지스트 패턴(200a)을 남게 한다. 반투과 영역(S2)은 제1 전극(108a,110a)만 형성되어질 영역에 위치하여 광투과율을 조절하여 현상 후 도 11a와 같이 제1 포토레지스트 패턴(200a)보다 얇은 제2 포토레지스트 패턴(200b)을 남게 한다. 그리고, 투과 영역(S3)은 자외선을 모두 시킴으로써 현상 후 도 11a와 같이 포토레지스트를 제거한다.
도 11a에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(200a,200b)을 이용한 식각 공정으로 제1 및 제2 전극층이 패터닝됨으로써 소스 전극(108)과 드레인 전극(110)이 분리된다.
이어서, 도 11b에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(200a,200b)을 애싱함으로써 제1 포토레지스트 패턴(200a)이 얇아지며, 제2 포토레지스트 패턴(200b)은 제거된다.
이후, 도 11c에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(200a)을 이용한 식각 공정으로 노출된 제2 전극층(108b,110b)이 제거된다. 이에 따라, 제1 전극(108a,110a)의 길이(L1)는 제2 전극(108b,110b)의 길이(L2)보다 길게 형성되어 제1 전극(108a,110a)만 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 일부 중첩되게 형성되고, 제2 전극(108b,110b)은 게이트 전극(106)과 중첩되지 않는 위치에 형성된다. 예를 들어, 소스 전극의 제2 전극(108b)은 제1 전극(108a)으로부터 좌측으로 1/2 떨어진 지점부터 제1 전극(108a)과 중첩되어 형성될 수 있으며, 드레인 전극의 제2 전극(110b)은 제1 전극(110a)으로부터 우측으로 1/2 떨어진 지점부터 제1 전극(110a)과 중첩되어 형성될 수 있다. 이와 같이, 제1 전극(108a,110a)의 1/2 위치에 한정하지 않으며, 제2 전극(108b,110b)이 게이트 전극(106)과 중첩되지 않은 위치에서 제1 전극(180a,110a)과 중첩되도록 형성하면 가능하다.
그런 다음, 소스 및 드레인 전극(108,110) 위에 제1 포토레지스트 패턴(200a)이 스트립 공정으로 제거된다.
도 10c를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층(115)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층, 포토레지스트가 순차적으로 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다.
산화물 반도체층 상에 포토레지스트를 게이트 전극(106)을 이용해서 배면 노광한다. 배면 노광시, 게이트 전극(106)과 중첩되지 않은 포토레지스트는 빛에 의해 노광되며, 게이트 전극(106)과 중첩되어 형성된 포토레지스트는 게이트 전극(106)에 의해 빛이 차단되어 노광되지 않는다. 노광된 포토레지스트는 현상 공정을 통해 제거됨으로써 도 12와 같이 산화물 반도체층(115)과 대응되는 부분만 남게 되며, 산화물 반도체층(115)이 노출된다. 노출된 산화물 반도체층(115)은 식각 공정에 의해 제거된다. 이에 따라, 산화물 반도체층(115)은 소스 전극의 제1 전극(108a)과 드레인 전극의 제1 전극(110a) 사이에 형성됨과 동시에 소스 및 드레인 전극 각각의 제1 전극(108a,110a)의 측면을 덮도록 형성된다. 이와 같이, 게이트 전극(106)을 마스크로 형성함으로써 별도의 마스크가 필요없으므로 그에 따른 마스크 수를 줄일 수 있다.
한편, 도 9에 도시된 박막 트랜지스터와 같이 산화물 반도체층(115) 상에 에치 스토퍼(118)를 형성할 경우에, 제2 도전 패턴군이 형성된 기판(101) 상에 산화물 반도체층, 에치 스토퍼층를 순차적으로 형성한다. 이러한, 산화물 반도체층과 에치 스토퍼층은 게이트 전극(106)을 마스크로 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층 및 에치 스토퍼층이 패터닝됨으로써 소스 전극(108)과 드레인 전극(110) 사이에 형성됨과 동시에 소스 및 드레인 전극(108,110)의 측면을 덮도록 형성된다. 이와 같이, 산화물 반도체층(115) 상에 에치 스토퍼(118)를 추가하더라도 별도의 마스크가 필요하지 않다.
도 10d를 참조하면, 산화물 반도체층(115)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(132)이 형성된다.
구체적으로, 산화물 반도체층(115)이 형성된 기판(101) 상에 보호막(132)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(132)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(132)은 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(132)을 관통하여 드레인 전극(110)을 노출시킨다.
도 10e를 참조하면, 보호막(132)이 형성된 기판(101) 상에 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
구체적으로, 보호막(132)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판은 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터와 동일한 구성 요소에 대한 설명을 생략하기로 한다.
도 13에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.
박막 트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106)과, 데이터 라인(104)과 접속된 소스 전극(108)과, 소스 전극(108)과 좌우로 서로 마주보도록 형성된 드레인 전극(110)과, 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 형성된 산화물 반도체층(115)을 포함한다. 여기서, 데이터 라인(104), 소스 및 드레인 전극(108,110)은 이중층으로 형성되며, 제1 전극(108a,110a)과 제2 전극(108b,110b)으로 이루어진다. 제1 전극(108a,110a)은 게이트 절연막(112) 상에 투명 전극으로 형성되며, 제2 전극(108b,110b)은 제1 전극(108a,110a) 상에 불투명 전극으로 형성된다. 제1 전극(108a,110a)의 길이(L1)는 제2 전극(180b,110b)의 길이(L2)보다 길게 형성된다.
구체적으로, 소스 및 드레인 전극(108,110)은 제1 전극(108a,110a)만 게이트 전극(106)과 일부 중첩되어 형성되며, 제1 및 제2 전극(108a,108b 및 110a,110b)의 이중층으로 형성된 부분은 게이트 전극(106)과 중첩되어 형성되지 않는다. 예를 들어, 소스 전극의 제2 전극(108b)은 제1 전극(108a)으로부터 좌측으로 1/2 떨어진 지점부터 제1 전극(108a)과 중첩되어 형성되며, 드레인 전극의 제2 전극(110b)은 제1 전극(110a)으로부터 우측으로 1/2 떨어진 지점부터 제1 전극(110a)과 중첩되어 형성된다. 이와 같이, 제1 전극(108a,110a)의 1/2 위치에 한정하지 않으며, 제2 전극(108b,110b)이 게이트 전극(106)과 중첩되지 않은 위치에서 제1 전극(180a,110a)과 중첩되도록 형성하면 가능하다.
그리고, 도 13에 도시된 바와 같이 소스 및 드레인 전극(108,110)의 폭(SDW')이 산화물 반도체층(115)의 폭(OW')보다 작게 형성된다. 이에 따라, 박막 트랜지스터의 채널 폭(CW)은 소스 및 드레인 전극(108,110)의 폭(SDW')에 의해 결정된다.
또한, 소스 및 드레인 전극(108,110)의 폭(SDW')이 산화물 반도체층(115)의 폭(OW')보다 작게 형성됨으로써 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 기생 커패시터 값은 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 기생 커패시터 값보다 작다.
구체적으로, 본 발명의 제3 실시 예에 따른 소스 및 드레인 전극의 제1 전극들(108a,110a)은 본 발명의 제2 실시 예에 따른 소스 및 드레인 전극의 제1 전극(108a,110a)에 비해 A 영역만큼 작게 형성된다. 이에 따라, 본 발명의 제3 실시 예에 따른 소스 및 드레인 전극의 제1 전극(108a,110a)은 제2 실시 예의 소스 및 드레인 전극보다 A 영역만큼 게이트 전극(106)과 중첩되지 않게 된다.
이에 따라, 본 발명의 제3 실시 예에 따른 소스 및 드레인 전극(108,110)은 본 발명의 제2 실시 예에 따라 소스 및 드레인 전극(108,110)보다 A 영역만큼 게이트 전극(106)과 중첩 면적이 작게 된다. 이에 따라, 기생 커패시터의 값이 더 작게 된다.
산화물 반도체층(115)은 소스 및 드레인 전극 각각의 제1 전극(108a,110a) 사이에 형성됨과 아울러 소스 및 드레인 전극 각각의 제1 전극(108a,110a)의 측면을 덮도록 형성된다. 산화물 반도체층(115)은 게이트 전극(106)을 마스크로 배면 노광 방식에 의해 형성되므로 별도의 마스크가 필요하지 않다.
그리고, 산화물 반도체층(115) 상에 에치 스토퍼를 형성할 수 있으며, 산화물 반도체층(115) 형성시 에치 스토퍼를 동시에 동일 마스크로 형성될 수 있다. 이는, 본 발명의 제1 실시 예에 따른 박막 트랜지스터와 동일하게 형성하므로 생략하기로 한다.
본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판은 데이터 라인(104), 소스 및 드레인 전극(108,110)은 슬릿 마스크 또는 하프톤 마스크와 같은 부분 노광 마스크를 이용하여 형성하며, 산화물 반도체층(115) 및 에치 스토퍼는 게이트 전극(106)을 마스크로 이용하여 배면 노광하여 형성한다. 이와 같이, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판은 소스 및 드레인 전극(108,110), 산화물 반도체층(110)의 구조만 다를 뿐, 본 발명의 제2 실시 예에 따른 박막 트래지스터 기판의 제조 방법과 동일하므로 구체적인 설명은 생략하기로 한다.
도 14는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판은 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터와 동일한 구성 요소와 그에 따른 기능 및 효과는 동일하므로 생략하기로 한다.
도 14에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다.
박막 트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106)과, 데이터 라인(104)과 접속된 소스 전극(108)과, 소스 전극(108)과 상하로 서로 마주보도록 형성된 드레인 전극(110)과, 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 형성된 산화물 반도체층(115)을 포함한다. 여기서, 데이터 라인(104), 소스 및 드레인 전극(108,110)은 이중층으로 형성되며, 제1 전극(108a,110a)과 제2 전극(108b,110b)으로 이루어진다. 제1 전극(108a,110a)은 게이트 절연막 상에 투명 전극으로 형성되며, 제2 전극(108b,110b)은 제1 전극(108a,110a) 상에 불투명 전극으로 형성된다. 제1 전극(108a,110a)의 폭(W1)은 제2 전극(108b,110b)의 폭(W2)보다 넓게 형성되며, 특히 산화물 반도체층(115)과 접촉하는 부분의 제1 전극(108a,110a)의 폭(W1)이 제2 전극(108b,110b)의 폭(W2)보다 넓게 형성된다.
예를 들어, 소스 전극의 제2 전극(180b)은 제1 전극(108a)으로부터 상측으로 1/2 떨어진 지점부터 제1 전극(108a)과 중첩되어 형성될 수 있으며, 드레인 전극의 제2 전극(110b)은 제1 전극(110b)으로부터 하측으로 1/2 떨어진 지점부터 제1 전극(110b)과 중첩되어 형성될 수 있다. 이에 한정하지 않으며, 제1 전극(108a,110a)의 폭(W1)이 제2 전극(108b,110b)의 폭(W2)보다 넓게 형성하면 가능하다.
도 14에 도시된 바와 같이 소스 및 드레인 전극(108,110) 각각은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 제1 전극(108a,110a) 및 제2 전극(108b,110b)이 모두 중첩되지만, 소스 전극(108)과 드레인 전극(110)이 서로 상하로 마주보는 구조가 소스 전극(108)과 드레인 전극(110)이 서로 좌우로 마주보는 구조보다 게이트 전극(106)과 중첩되는 면적이 작기 때문에 본 발명의 제4 실시 예에 따른 박막 트랜지스터의 기생 커패시터의 값은 본 발명의 제2 실시에 따른 박막 트랜지스터의 기생 커패시터의 값보다 작다.
구체적으로, 소스 전극(108)과 드레인 전극(110)이 서로 상하로 마주보는 구조의 소스 및 드레인 전극 각각의 폭(SDW")은 도 14에 도시된 바와 같이 게이트 전극(106)의 폭(GW)의 1/3 ~ 1/5 정도의 범위 내에서 형성할 수 있으며, 예를 들어 1/4 정도로 형성한 경우를 도 14에 도시하였다. 하지만, 소스 전극(108)과 드레인 전극(110)이 서로 좌우로 마주보는 구조의 소스 및 드레인 전극 각각의 폭(SDW)은 도 7에 도시된 바와 같이 게이트 전극(106)의 폭(GW)의 3/4 정도 또는 4/5 정도의 폭으로 형성된다. 이에 따라, 본 발명의 제4 실시 예에 따른 박막 트랜지스터의 소스 및 드레인 전극(108,110)은 게이트 전극(106)과 중첩되어 형성되더라도 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 중첩 면적보다 작다. 이에 따라, 본 발명의 제4 실시 예에 따른 박막 트랜지스터의 기생 커패시터 값은 제2 실시 예의 박막 트랜지스터의 기생 커패시터 값보다 작게 된다.
산화물 반도체층(115)은 소스 및 드레인 전극 각각의 제1 및 제2 전극(108a,108b 및 110a,110b) 사이에 형성됨과 아울러 소스 및 드레인 전극(108,110) 각각의 측면을 덮도록 형성된다. 산화물 반도체층(115)은 게이트 전극(106)을 마스크로 배면 노광 방식에 의해 형성되므로 별도의 마스크가 필요하지 않다. 그리고, 산화물 반도체층(115) 상에 에치 스토퍼를 형성할 수 있으며, 산화물 반도체층(115) 형성시 에치 스토퍼를 동시에 동일 마스크로 형성될 수 있다.
본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판은 데이터 라인(104), 소스 및 드레인 전극(108,110)은 슬릿 마스크 또는 하프톤 마스크와 같은 부분 노광 마스크를 이용하여 형성하며, 산화물 반도체층(115) 및 에치 스토퍼는 게이트 전극을 마스크로 이용하여 배면 노광하여 형성한다. 이와 같이, 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판은 소스 및 드레인 전극(108,110), 산화물 반도체층(115)의 구조만 다를 뿐, 본 발명의 제2 실시 예에 따른 박막 트래지스터 기판의 제조 방법과 동일하므로 구체적인 설명은 생략하기로 한다.
도 15는 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 박막 트랜지스터를 확대한 확대 도면을 나타내고 있다. 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판은 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터와 동일한 구성 요소와 그에 따른 기능 및 효과는 동일하므로 생략하기로 한다.
도 15에 도시된 박막 트랜지스터는 게이트 라인들과 접속된 게이트 전극(106)과, 데이터 라인과 접속된 소스 전극(108)과, 소스 전극(108)과 상하로 서로 마주보도록 형성된 드레인 전극(110)과, 게이트 전극(106)과 게이트 절연막을 사이에 두고 형성된 산화물 반도체층(115)을 포함한다. 여기서, 데이터 라인(104), 소스 및 드레인 전극(108,110)은 이중층으로 형성되며, 제1 전극(108a,110a)과 제2 전극(108b,110b)으로 이루어진다. 제1 전극(108a,110a)은 게이트 절연막 상에 투명 전극으로 형성되며, 제2 전극(108b,110b)은 제1 전극 상에 불투명 전극으로 형성된다. 소스 전극의 제1 전극(108a)과 드레인 전극의 제1 전극(108b)은 상하로 마주보며 형성된다. 소스 전극의 제2 전극(108b)은 제1 전극(108a)의 양끝단 각각에 서로 마주보며 형성되며, 드레인 전극의 제2 전극(110b)은 제1 전극(110b) 양끝단 각각에 서로 마주보며 형성된다.
구체적으로, 소스 전극(108)과 드레인 전극(110) 각각의 폭(SDW''')은 게이트 전극(106)의 폭(GW)의 1/5 정도나 1/6 정도로 형성할 수 있다. 도 15에 도시된 바와 같이 소스 및 드레인 전극(108,110)은 게이트 절연막을 사이에 두고 제1 전극(108a,110a)만 중첩되어 형성된다. 이에 따라, 본 발명의 제5 실시 예에 따른 박막 트랜지스터의 기생 커패시터의 값은 본 발명의 제4 실시 예에 따른 박막 트랜지스터의 기생 커패시터의 값보다 작다.
산화물 반도체층(115)은 소스 및 드레인 전극 각각의 제1 전극(108a,108b) 사이에 형성됨과 아울러 소스 및 드레인 전극 각각의 제1 전극(108a,108b)의 측면을 덮도록 형성된다. 산화물 반도체층(115)은 게이트 전극(106)을 마스크로 배면 노광 방식에 의해 형성되므로 별도의 마스크가 필요하지 않다. 그리고, 산화물 반도체층(115) 상에 에치 스토퍼를 형성할 수 있으며, 산화물 반도체층(115) 형성시 에치 스토퍼를 동시에 동일 마스크로 형성될 수 있다.
본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판은 데이터 라인(104), 소스 및 드레인 전극(108,110)은 슬릿 마스크 또는 하프톤 마스크와 같은 부분 노광 마스크를 이용하여 형성하며, 산화물 반도체층(115) 및 에치 스토퍼는 게이트 전극을 마스크로 이용하여 배면 노광하여 형성한다. 이와 같이, 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판은 소스 및 드레인 전극(108,110), 산화물 반도체층(115)의 구조만 다를 뿐, 본 발명의 제2 실시 예에 따른 박막 트래지스터 기판의 제조 방법과 동일하므로 구체적인 설명은 생략하기로 한다.
한편, 본 발명의 제1 내지 제5 실시 예에 따른 박막 트랜지스터 기판은 액정 표시 패널뿐만 아니라, 유기 전계 발광 표시 패널에도 사용할 수 있다. 즉, 본 발명의 제1 내지 제5 실시 예에 따른 박막 트랜지스터 기판의 구성 요소 중 화소 전극을 유기 전계 발광층의 양극으로 이용하여, 양극 상에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층을 포함하는 유기 발광층과, 유기 발광층 상에 음극을 포함하는 유기 전계 발광층을 형성하여 유기 전계 발광 표시 패널로 이용할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
106 : 게이트 전극 108 : 소스 전극
108a, 110a : 제1 전극 108b,110b : 제2 전극
110 : 드레인 전극 112 : 게이트 절연막
115 : 산화물 반도체층 118 : 에치 스토퍼
120 : 컨택홀 122 : 화소 전극
132 : 보호막
108a, 110a : 제1 전극 108b,110b : 제2 전극
110 : 드레인 전극 112 : 게이트 절연막
115 : 산화물 반도체층 118 : 에치 스토퍼
120 : 컨택홀 122 : 화소 전극
132 : 보호막
Claims (28)
- 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 게이트 라인과 데이터 라인과;
상기 게이트 라인과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 서로 마주보며 형성된 드레인 전극과, 상기 소스 및 드레인 전극 사이에 형성됨과 아울러 상기 소스 및 드레인 전극의 측면을 덮도록 형성된 산화물 반도체층을 포함하는 박막 트랜지스터와;
상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극과 상기 드레인 전극은 서로 좌우로 마주보며 형성되며,
상기 소스 전극과 드레인 전극 각각은
상기 게이트 절연막 상에 투명 전극으로 형성된 제1 전극과;
상기 제1 전극 상에 불투명 전극으로 형성된 제2 전극으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판. - 제2항에 있어서,
상기 제1 전극의 길이는 상기 산화물 반도체층과 접촉하는 부분에서 상기 제2 전극의 길이보다 길게 형성되어 소스 및 드레인 전극이 계단 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제3항에 있어서,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 제1 전극과 제1 영역만큼 중첩되며, 제1 전극과 제2 전극과 이중층으로 형성된 부분은 제2 영역만큼 일부만 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제2항에 있어서,
상기 소스 및 드레인 전극은 상기 게이트 절연막을 사이에 두고 제1 전극만 일부 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제5항에 있어서,
상기 제1 전극의 길이는 상기 제2 전극의 길이보다 길게 형성되며, 상기 소스 전극의 제2 전극은 제1 전극으로부터 좌측으로 1/2 떨어진 지점부터 중첩되어 형성되며, 상기 드레인 전극의 제2 전극은 제1 전극으로부터 우측으로 1/2 떨어진 지점부터 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제5항에 있어서,
상기 산화물 반도체층의 폭은 상기 소스 및 드레인 전극의 폭보다 작게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제5항에 있어서,
상기 소스 및 드레인 전극의 폭은 상기 산화물 반도체층의 폭보다 작게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극과 상기 드레인 전극은 서로 상하로 마주보며 형성되며,
상기 소스 전극과 드레인 전극 각각은
상기 게이트 절연막 상에 투명 전극으로 형성된 제1 전극과;
상기 제1 전극 상에 불투명 전극으로 형성된 제2 전극으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판. - 제9항에 있어서,
상기 제1 전극의 폭은 제2 전극의 폭보다 넓게 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제10항에 있어서,
상기 소스 전극의 제2 전극은 상기 소스 전극의 제1 전극으로부터 상측으로 1/2 떨어진 지점부터 상기 소스 전극의 제1 전극과 중첩되어 형성되며, 드레인 전극의 제2 전극은 상기 드레인 전극의 제1 전극으로부터 하측으로 1/2 떨어진 지점부터 드레인 전극의 제1 전극과 중첩되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제9항에 있어서,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 소스 및 드레인 전극 각각의 제1 전극만 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제12항에 있어서,
상기 소스 및 드레인 전극 각각의 제2 전극은 상기 제1 전극 양끝단 각각에 서로 마주보며 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 산화물 반도체층은 상기 게이트 전극을 마스크로 배면 노광 방식으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 산화물 반도체층 상에 상기 산화물 반도체층과 동일 패턴으로 형성된 에치 스토퍼를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제15항에 있어서,
상기 산화물 반도체층과 상기 에치 스토퍼는 상기 게이트 전극을 마스크로 배면 노광 방식으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴군을 제1 마스크 공정을 통해 형성하는 단계와;
상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 데이터 라인, 소스 및 전극을 포함하는 제2 도전 패턴군을 제2 마스크 공정을 통해 형성하는 단계와;
상기 제2 도전 패턴군이 형성된 기판 상에 산화물 반도체층을 상기 게이트 전극을 마스크로 배면 노광 방법으로 형성하는 단계와;
상기 산화물 반도체층이 형성된 기판 상에 보호막을 증착하고, 제2 마스크 공정을 통해 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와;
상기 드레인 전극과 접속하도록 제3 마스크 공정을 통해 상기 화소 전극을 포함하는 제3 도전 패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제17항에 있어서,
상기 소스 전극과 상기 드레인 전극은 서로 좌우로 마주보며 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제18항에 있어서,
상기 제2 도전 패턴군을 형성하는 단계는
상기 제1 도전 패턴군이 형성된 기판 상에 제1 전극층, 제2 전극층, 포토레지스트를 순차적으로 형성하는 단계와;
상기 포토레지스트 패턴을 상기 제2 마스크 공정을 통해 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 전극층을 패터닝하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와;
상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 제2 전극층이 제거되어 상기 산화물 반도체층이 형성되어질 위치의 상기 제1 전극의 길이를 상기 제2 전극의 길이보다 길게 형성하여 상기 소스 및 드레인 전극을 계단 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제18항에 있어서,
상기 제2 도전 패턴군을 형성하는 단계는
상기 제1 도전 패턴군이 형성된 기판 상에 제1 전극층, 제2 전극층, 포토레지스트를 순차적으로 형성하는 단계와;
상기 포토레지스트 패턴을 상기 제2 마스크 공정을 통해 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 전극층을 패터닝하는 단계와;
상기 제1 및 제2 포토레지스트 패턴을 애싱하여 상기 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와;
상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 노출된 제2 전극층이 제거되어 상기 제1 전극만 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제20항에 있어서,
상기 산화물 반도체층의 폭은 상기 소스 및 드레인 전극의 폭보다 작게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제20항에 있어서,
상기 소스 및 드레인 전극의 폭은 상기 산화물 반도체층의 폭보다 작게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제17항에 있어서,
상기 소스 전극과 상기 드레인 전극은 서로 상하로 마주보며 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제23항에 있어서,
상기 제1 전극의 폭은 제2 전극의 폭보다 넓게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제23항에 있엇,
상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 소스 및 드레인 전극 각각의 제1 전극만 중첩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제25항에 있어서,
상기 소스 및 드레인 전극 각각의 제2 전극은 상기 제1 전극 양끝단 각각에 서로 마주보며 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제17항에 있어서,
상기 산화물 반도체층 상에 상기 산화물 반도체층과 동일 패턴으로 상기 에치 스토퍼를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제27항에 있어서,
상기 에치 스토퍼를 상기 산화물 반도체층 상에 형성할 경우에,
상기 제2 도전 패턴군이 형성된 기판 상에 상기 산화물 반도체층, 에치 스토퍼층을 순차적으로 증착한 후, 상기 게이트 전극을 마스크로 배면 노광하여 상기 산화물 반도체층과, 상기 에치 스토퍼층을 패터닝하여 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020120020344A KR101980751B1 (ko) | 2012-02-28 | 2012-02-28 | 박막 트랜지스터 기판 및 그 제조 방법 |
Publications (2)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
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| KR (1) | KR101980751B1 (ko) |
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