KR101960371B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 기생 커패시터를 제거하거나 감소시켜서 고속 구동을 할 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 이중층으로 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 산화물 반도체층과, 상기 산화물 반도체층 상에 형성되어 상기 산화물 반도체층을 보호하며, 상기 게이트 전극의 길이에 의해 정의되는 에치 스토퍼와, 상기 산화물 반도체층이 노출되도록 소스 컨택홀 및 드레인 컨택홀을 포함하는 층간 절연막과, 상기 소스 컨택홀 및 드레인 컨택홀 각각을 통해 상기 산화물 반도체층과 접속된 소스 및 드레인 전극과, 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 포함하며, 상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성된 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 기생 커패시터를 제거하거나 감소시켜서 고속 구동을 할 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다.
컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극을 포함한다.
박막 트랜지스터 기판은 도 1a 및 도 1b에 도시된 바와 같이 기판(301) 상에 게이트 라인과 접속된 게이트 전극(306)과, 게이트 전극(306) 상에 형성된 게이트 절연막(312)과, 게이트 절연막(312)을 사이에 두고 게이트 전극(306)과 중첩되도록 형성된 액티브층(315)과, 액티브층(315)을 보호하도록 형성된 에치 스토퍼(318)와, 데이터 라인과 접속된 소스 전극(308)과, 소스 전극(308)과 마주보며 형성된 드레인 전극(310)을 포함한다.
도 1b에 도시된 바와 같이 박막 트랜지스터의 소스 및 드레인 전극(308,310)은 게이트 절연막(312)을 사이에 두고 제1 내지 제3 영역(OA1,OA2,OA3)만큼 게이트 전극(106)과 중첩됨으로써 그에 따른 기생 커패시터의 값이 크게 되며, 이에 따른 게이트 라인의 로드가 커져 그에 따른 고속 구동이 어렵게 된다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 기생 커패시터를 제거하거나 감소시켜서 고속 구동을 할 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 이중층으로 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 산화물 반도체층과, 상기 산화물 반도체층 상에 형성되어 상기 산화물 반도체층을 보호하며, 상기 게이트 전극의 길이에 의해 정의되는 에치 스토퍼와, 상기 산화물 반도체층이 노출되도록 소스 컨택홀 및 드레인 컨택홀을 포함하는 층간 절연막과, 상기 소스 컨택홀 및 드레인 컨택홀 각각을 통해 상기 산화물 반도체층과 접속된 소스 및 드레인 전극과, 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 포함하며, 상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성된 것을 특징으로 한다.
여기서, 상기 에치 스토퍼는 상기 게이트 전극을 이용한 배면 노광 방법에 의해 형성된 것을 특징으로 한다.
그리고, 상기 에치 스토퍼는 상기 게이트 전극의 길이와 동일하거나 작게 형성된 것을 특징으로 한다.
또한, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 형성된 산화 금속층을 더 포함하는 것을 특징으로 한다.
이때, 상기 산화물 반도체층 내에는 상기 산화 금속층에 의해 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막의 표면은 산화 금속막이 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 이중층으로 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 산화물 반도체층과, 상기 산화물 반도체층 상에 형성되어 상기 산화물 반도체층을 보호하며, 상기 게이트 전극의 길이에 의해 정의되는 에치 스토퍼와, 상기 산화물 반도체층과 직접 접촉하는 소스 및 드레인 전극과, 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 포함하며, 상기 소스 및 드레인 전극은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성된 것을 특징으로 한다.
여기서, 상기 에치 스토퍼는 상기 게이트 전극의 길이와 동일하거나 작게 형성된 것을 특징으로 한다.
또한, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 형성된 산화 금속층을 더 포함하는 것을 특징으로 한다.
여기서, 상기 산화물 반도체층 내에는 상기 산화 금속층에 의해 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막의 표면은 산화 금속막이 형성된 것을 특징으로 한다.
또한, 상기 소스 및 드레인 전극 각각은 서로 다른 식각비를 가지는 적어도 두 층의 금속층으로 형성된 것을 특징으로 한다.
그리고, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼, 소스 및 드레인 전극이 형성된 기판 전면에 형성된 산화 금속층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 제1 마스크 공정을 통해 형성하고, 상기 게이트 전극 상에 이중층의 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 산화물 반도체층을 제2 마스크 공정을 통해 형성하는 단계와, 상기 산화물 반도체층 상에 에치 스토퍼를 상기 게이트 전극을 마스크로 배면 노광하여 형성하는 단계와, 상기 산화물 반도체층 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하는 소스 및 드레인 컨택홀을 제3 마스크 공정을 통해 형성하는 단계와, 상기 소스 및 드레인 컨택홀 각각에 소스 및 드레인 전극을 제4 마스크 공정을 통해 형성하는 단계와, 상기 소스 및 드레인 전극 상에 보호막을 관통하는 컨택홀을 제5 마스크 공정을 통해 형성하는 단계와, 상기 드레인 전극과 접속하는 화소 전극을 제6 마스크 공정을 통해 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성하는 것을 특징으로 한다.
이때, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 산화 금속층을 더 형성하는 것을 특징으로 한다.
그리고, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 산화 금속층을 형성하는 단계는 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 5Å~50Å의 두께로 금속층을 전면 증착하는 단계와, 상기 금속층을 O2 분위기에서 열처리하여 금속층을 산화처리하는 단계와, 상기 산화물 반도체 내에는 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막 위에는 산화 금속막이 형성되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 제1 마스크 공정을 통해 형성하고, 상기 게이트 전극이 형성된 기판 상에 이중층의 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 산화물 반도체층을 제2 마스크 공정을 통해 형성하는 단계와, 상기 산화물 반도체층 상에 에치 스토퍼를 상기 게이트 전극을 마스크로 배면 노광하여 형성하는 단계와, 상기 산화물 반도체층과 직접 접촉하는 소스 및 드레인 전극을 제3 마스크 공정을 통해 형성하는 단계와, 상기 소스 및 드레인 전극 상에 보호막을 관통하는 컨택홀을 제4 마스크 공정을 통해 형성하는 단계와, 상기 드레인 전극과 접속하는 화소 전극을 제5 마스크 공정을 통해 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성하는 것을 특징으로 한다.
여기서, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 산화 금속층을 더 형성하는 것을 특징으로 한다.
그리고, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 전면에 산화 금속층을 형성하는 단계는 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 5Å~50Å의 두께로 금속층을 전면 증착하는 단계와, 상기 금속층을 O2 분위기에서 열처리하여 금속층을 산화처리하는 단계와, 상기 산화물 반도체 내에는 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막 위에는 산화 금속막이 형성되는 것을 특징으로 한다.
또한, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 전극, 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 식각비가 서로 다른 적어도 두 층의 금속층을 형성하는 단계와, 상기 제3 마스크를 통해 상기 적어도 두 층 중 하나의 금속층을 습식 식각 공정으로 패터닝하는 단계와, 상기 적어도 두 층 중 나머지 하나의 금속층을 건식 식각 공정으로 패터닝하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼, 적어도 두 층으로 형성된 소스 및 드레인 전극이 형성된 기판 전면에 산화 금속층을 더 형성하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판 및 그의 제조 방법은 소스 및 드레인 전극과 게이트 전극 간의 중첩 면적을 감소시키거나 없게 함으로써 그에 따른 기생 커패시터의 값을 감소시키거나 제거할 수 있다. 이와 같이, 기생 커패시터의 값을 해결함으로써 그에 따른 고속 구동이 유리함과 동시에 화질 불량을 개선할 수 있다.
그리고, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조 방법은 산화물 반도체층 및 게이트 절연막, 에치 스토퍼 전면에 산화 금속층을 형성함으로써 산화물 반도체층의 전기 전도도와 산화물 반도체층의 산소 변화량을 방지하도록 보호할 수 있는 향상된 효과를 가진다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조 방법은 에치 스토퍼를 게이트 전극을 마스크로 이용하여 형성함으로써 별도의 마스크가 필요없으며, 게이트 전극을 마스크로 함으로써 그에 따른 공정 마진이 필요없이 셀프-얼라인(self-align)이 가능하다.
그리고, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조 방법은 소스 및 드레인 전극을 컨택홀 없이 산화물 반도체층과 직접 접촉하여 형성함으로써 마스크 공정수를 줄여 그에 따른 공정 비용 및 공정 시간을 감소시킬 수 있다.
도 1a은 종래 박막 트랜지스터의 평면도를 나타내고 있으며, 도 1b은 도 1a에 따른 박막 트랜지스터 기판의 단면도를 나타내고 있다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 박막 트랜지스터에 산화 금속층을 형성한 경우를 나타낸 단면도이다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제1 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 4a 내지 도 4f는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 산화 금속층이 추가된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면들이다.
도 6은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 7은 본 발명의 제2 실시 예에 따른 박막 트랜지스터에 산화 금속층을 형성한 경우를 나타낸 단면도이다.
도 8a 내지 도 8f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 10a 내지 도 10f는 도 9에 도시된 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11e은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정에 대한 설명을 하기 위한 단면들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 11e를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다. 그리고, 도 3은 본 발명의 제1 실시 예에 따른 박막 트랜지스터에 산화 금속층을 형성한 경우를 나타낸 단면도이다.
도 2에 도시된 박막 트랜지스터 기판은 기판(101) 상에 형성된 게이트 전극(106)과, 게이트 전극(106) 상에 이중층(112a,112b)으로 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 형성된 산화물 반도체층(114)과, 게이트 전극(106)의 길이에 의해 정의되는 에치 스토퍼(118)와, 층간 절연막(132)을 관통하는 소스 컨택홀(108a) 및 드레인 컨택홀(110a) 각각을 통해 산화물 반도체층(114)과 접속된 소스 및 드레인 전극(108,110)을 포함하는 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극(110)이 노출되도록 컨택홀(120)이 형성된 보호막(134)과, 박막 트랜지스터의 드레인 전극(110)과 접속된 화소 전극(122)을 포함한다.
산화물 반도체층(114)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한, 산화물 반도체층(114)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 갖는다. 또한, 실리콘 반도체층을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하므로 대면적화 할수록 결정화 공정시 균일도가 떨어져 대면적화에 불리하다. 이에 반해, 산화물 반도체층(114)을 포함하는 박막 트랜지스터는 저온 공정이 가능하며, 대면적화가 유리하다.
소스 및 드레인 전극(108,110)은 도 2에 도시된 바와 같이 게이트 절연막(112)과 층간 절연막(132)을 사이에 두고 게이트 전극(106)과 중첩되지 않도록 형성된다. 일반적으로, 도 1b에 도시된 바와 같이 게이트 전극(306)과 소스 및 드레인 전극(308,310) 간의 중첩 면적이 제1 내지 제3 영역(OA1,OA2,OA3)만큼 넓어지게 됨으로써 그에 따른 기생 커패시터 값이 커지게 된다. 하지만, 본 발명의 제1 실시 예에 따른 박막 트랜지스터는 소스 및 드레인 전극(108,110)과 게이트 전극(106) 간의 중첩영역이 없으므로 중첩영역에 의해 발생되었던 기생 커패시터를 제거할 수 있다. 이와 같이, 기생 커패시터를 제거함으로써 게이트 전극과 접속된 게이트 라인의 로드(load)를 최소화시켜 그에 따른 고속 구동을 유리하게 할 수 있다.
에치 스토퍼(118)는 산화물 반도체층(114)의 손상을 방지하며, 산소의 영향을 받지 않도록 보호하기 위해 산화물 반도체층(114) 상에 형성된다. 이러한, 에치 스토퍼(118)는 게이트 전극(106)을 마스크로 배면 노광 방법으로 형성함으로써 에치 스토퍼(118)를 패터닝하기 위해 별도의 마스크가 필요하지 않다. 또한, 게이트 전극(106)을 마스크로 형성함으로써 미스 얼라인에 따른 공정 마진이 필요하지 않다. 이와 같이, 에치 스토퍼(118)는 게이트 전극(106)을 마스크로 형성함으로써 에치 스토퍼(118)의 길이(L)는 게이트 전극(106)의 길이와 동일하거나 작게 형성된다.
본 발명의 제1 실시 예에 따른 산화 금속층이 형성된 박막 트랜지스터는 도 3에 도시된 바와 같이 이중층(112a,112b)의 게이트 절연막(112)과 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 전면에 산화 금속층(116)을 더 포함할 수 있다. 산화 금속층(116)은 5Å~50Å의 두께로 형성된다. 이때, 소스 전극(108)과 산화물 반도체층(114) 사이에 형성된 산화 금속층(116)은 일부 제거되어 소스 전극(108)과 산화물 반도체층(114)과 직접 접촉하도록 형성된다. 그리고, 드레인 전극(110)과 산화 반도체층(114) 사이에 형성된 산화 금속층(116)은 일부 제거되어 드레인 전극(110)과 산화물 반도체층(114)과 직접 접촉하도록 한다. 이와 같이, 산화 금속층의 일부 구간은 층간 절연막(134)의 소스 및 드레인 컨택홀 형성 공정시 동시에 제거할 수 있다.
산화 금속층(116)은 산화물 반도체층(114)의 전기 전도도를 향상시켜주며, 산화물 반도체층(114)의 산소 함량 변화를 방지하며, 외부로부터 수소(H2) 및 수분 침투를 막아 박막 트랜지스터의 특성이 변하는 것을 방지할 수 있다. 구체적으로, 산화 금속층(116)은 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 전면에 알루미늄과 같은 금속층이 전면 증착되고, 그 알루미늄 금속층을 O2 분위기에서 열처리한다. 이에 따라, 산화물 반도체층(114) 내에는 알루미늄(Al)이 확산되어 전기 전도도가 향상되며, 에치 스토퍼(118)와 이중층의 게이트 절연막(112) 각각의 표면에는 AlxOy가 형성되어 산화물 반도체층을 보호하게 된다.
그리고, 박막 트랜지스터에 산화 금속층(116)을 형성할지라도 산화 금속층(116)과 게이트 전극(106)은 일부(OA)만큼 밖에 중첩되지 않으므로 기생 커패시터 값을 최소화하여 고속 구동을 할 수 있다. 이와 같이, 산화 금속층(116)은 알루미늄과 같은 금속층 뿐만 아니라, Mo, Ti, Cu, AlNd, Cr, Mo 합금, Cu 합금, Al 합금과 같은 금속층으로 형성하거나, ITO, IZO, ITZO, TO와 같은 투명 전극층으로 형성할 수 있다.
도 4a 내지 도 4f는 도 2에 도시된 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(101) 상에 게이트 전극(106)과, 게이트 전극(106) 상에 형성된 이중층(112a,112b)의 게이트 절연막(112)이 형성된다.
구체적으로, 기판(101) 상에 스터퍼링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106)이 형성된다.
이후, 게이트 전극(106)이 형성된 기판(101) 상에 적어도 두 층의 게이트 절연막(112)이 PECVD 방법으로 형성된다. 적어도 두 층의 게이트 절연막(112)은 무기 절연 물질로 형성되며, 예를 들어 제1 게이트 절연막(112a)은 게이트 전극(106)이 형성된 기판(101) 상에 질화 실리콘(SiNx)으로 형성할 수 있으며, 제2 게이트 절연막(112b)은 제1 게이트 절연막(112a) 상에 산화 실리콘(SiOx)으로 형성할 수 있다.
도 4b를 참조하면, 이중층의 게이트 절연막(112)이 형성된 기판(101) 상에 산화물 반도체층(114)이 형성된다.
구체적으로, 이중층의 게이트 절연막(112)이 형성된 기판(101) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 산화물 반도체층(114)은 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층(114)이 패터닝됨으로써 형성된다.
도 4c를 참조하면, 산화물 반도체층(114)이 형성된 기판(101) 상에 게이트 전극(106)을 마스크로 이용하여 에치 스토퍼(118)를 형성한다.
구체적으로, 산화물 반도체층(114)이 형성된 기판(101) 상에 에치 스토퍼층, 포토레지스트를 순차적으로 형성한다. 에치 스토퍼층 위에 형성된 포토레지스트는 게이트 전극(106)을 이용해서 배면 노광한다. 배면 노광시, 게이트 전극(106)과 중첩되지 않은 포토레지스트는 빛에 의해 노광되며, 게이트 전극(106)과 중첩된 포토레지스트는 게이트 전극(106)에 의해 빛이 차단되어 노광되지 않는다. 노광된 포토레지스트는 현상 공정을 통해 제거됨으로써 에치 스토퍼층이 노출된다. 노출된 에치 스토퍼층은 식각 공정에 의해 제거된다. 이에 따라, 산화물 반도체층(114) 상에 에치 스토퍼(118)가 형성된다. 이와 같이, 게이트 전극(106)을 마스크로 이용함으로써 에치 스토퍼(118)의 길이(L)는 게이트 전극(106)의 길이와 동일하거나 작게 형성된다. 또한, 에치 스토퍼(118)는 게이트 전극(106)을 마스크로 형성함으로써 별도의 마스크가 필요하지 않으므로 그에 따른 마스크 수를 줄일 수 있다.
도 4d를 참조하면, 에치 스토퍼(118)가 형성된 기판(101) 상에 층간 절연막(132)이 형성되고, 층간 절연막(132)을 관통하는 소스 및 드레인 컨택홀(108a,110b)이 형성된다.
구체적으로, 층간 절연막(132)은 에치 스토퍼(118)가 형성된 기판(101) 상에 산화 실리콘, 질화 실리콘 등과 같이 무기 절연 물질이 PECVD 또는 CVD 등의 증착 방법으로 전면 증착되어 형성된다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(132)을 관통하는 소스 및 드레인 컨택홀(108a,110a)이 형성된다. 소스 및 드레인 컨택홀(108a,110a)은 소스 전극(108) 및 드레인 전극(110)을 노출시킨다.
도 4e를 참조하면, 층간 절연막(132)이 형성된 기판(101) 상에 소스 및 드레인 전극(108,110)이 형성된다.
구체적으로, 층간 절연막(132) 상에 스퍼터링 방법 등의 증착 방법으로 데이터 금속층이 형성된다. 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 형성될 수 있다. 이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 소스 전극(108) 및 드레인 전극(110)이 형성된다. 소스 및 드레인 전극(108,110)은 소스 및 드레인 컨택홀(108a,110b) 각각을 통해 산화물 반도체층(114)과 접속된다.
도 4f를 참조하면, 산화물 반도체층(114)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(134)이 형성된다.
구체적으로, 산화물 반도체층(114)이 형성된 기판(101) 상에 보호막(134)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(134)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(134)은 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(134)을 관통하여 드레인 전극(110)을 노출시킨다.
도 4g를 참조하면, 보호막(134)이 형성된 기판(101) 상에 화소 전극(122)이 형성된다.
구체적으로, 보호막(134)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제6 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다.
한편, 도 3에 도시된 바와 같이 산화 금속층이 추가된 박막 트랜지스터 기판의 제조 방법은 도 5a 및 도 5b를 결부하여 설명하기로 하며, 산화 금속층(116)을 형성하는 공정을 제외하고 나머지 공정이 동일하므로 생략하기로 한다.
우선, 도 5a에 도시된 바와 같이 게이트 전극(106), 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 전면에 알루미늄과 같은 금속층을 5Å~50Å의 두께로 증착한다. 이와 같이, 금속층은 알루미늄으로 형성할 수 있으며, Mo, Ti, Cu, AlNd, Cr, Mo 합금, Cu 합금, Al 합금과 같은 금속층으로 형성하거나, ITO, IZO, ITZO, TO와 같은 투명 전극층으로 형성할 수 있다.
이후, 도 5b에 도시된 바와 같이 증착된 금속층(116)을 O2 분위기에서 열처리하여 금속층(116)의 표면을 산화처리한다. 이에 따라, 이중층의 게이트 절연막(112) 및 에치 스토퍼(118) 위에는 AlxOy의 절연층이 형성되고, 산화물 반도체층(114) 내에는 알루미늄이 확산(diffusion)되어 전기 전도도가 향상된다.
도 6은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다. 그리고, 도 7은 본 발명의 제2 실시 예에 따른 박막 트랜지스터에 산화 금속층을 형성한 경우를 나타낸 단면도이다. 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 구조는 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 구조 중 산화물 반도체층과 소스 및 드레인 구조를 제외하고 동일하므로 동일 구성 요소에 대한 설명은 생략하기로 한다.
도 6에 도시된 박막 트랜지스터 기판은 기판(101) 상에 형성된 게이트 전극(106)과, 게이트 전극(106) 상에 이중층(112a,112b)으로 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 형성된 산화물 반도체층(114)과, 산화물 반도체층(114)을 보호하며, 게이트 전극(106)의 길이에 의해 정의되는 에치 스토퍼(118)와, 컨택홀 없이 산화물 반도체층(114)과 직접 접촉되는 소스 및 드레인 전극(108,110)를 포함하는 박막 트랜지스터와, 박막 트랜지스터를 보호하도록 박막 트랜지스터 상에 형성되며, 드레인 전극(110)이 노출되도록 컨택홀(120)을 포함하는 보호막(134)과, 박막 트랜지스터의 드레인 전극(110)과 접속된 화소 전극(112)을 포함한다. 이때, 소스 및 드레인 전극(108,110)은 도 6에 도시된 바와 같이 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되지 않게 형성되며, 에치 스토퍼(118)는 게이트 전극을 마스크로 배면 노광 방법으로 형성한다.
그리고, 본 발명의 제2 실시 예에 따른 산화 금속층이 형성된 박막 트랜지스터는 도 7에 도시된 바와 같이 이중층의 게이트 절연막(112)과 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판 전면에 산화 금속층(116)을 더 포함할 수 있다. 산화 금속층(116)은 5Å~50Å의 두께로 형성된다. 이때, 소스 전극(108)과 산화물 반도체층(114) 사이에 형성된 산화 금속층(116)은 일부 제거되어 소스 전극(108)과 산화물 반도체층(114)과 직접 접촉하도록 형성된다. 그리고, 드레인 전극(110)과 산화 반도체층(114) 사이에 형성된 산화 금속층(116)은 일부 제거되어 드레인 전극(110)과 산화물 반도체층(114)과 직접 접촉하도록 한다.
산화 금속층(116)은 산화물 반도체층(114)의 전기 전도도를 향상시켜주며, 산화물 반도체층(114)의 산소 함량 변화를 방지하며, 외부로부터 수소(H2) 및 수분 침투를 막아 박막 트랜지스터의 특성이 변하는 것을 방지할 수 있다. 구체적으로, 산화 금속층(116)은 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 전면에 알루미늄과 같은 금속층이 전면 증착되고, 그 알루미늄 금속층을 O2 분위기에서 열처리한다. 이에 따라, 산화물 반도체층(114) 내에는 알루미늄(Al)이 확산되어 전기 전도도가 향상되며, 에치 스토퍼(118)와 이중층의 게이트 절연막(112) 각각의 표면에는 AlxOy가 형성되어 산화물 반도체층을 보호하게 된다.
그리고, 박막 트랜지스터에 산화 금속층(116)을 형성할지라도 산화 금속층(116)과 게이트 전극(106)은 일부(OA)만큼 밖에 중첩되지 않으므로 기생 커패시터 값을 최소화하여 고속 구동을 할 수 있다. 이와 같이, 산화 금속층(116)은 알루미늄과 같은 금속층 뿐만 아니라, Mo, Ti, Cu, AlNd, Cr, Mo 합금, Cu 합금, Al 합금과 같은 금속층으로 형성하거나, ITO, IZO, ITZO, TO와 같은 투명 전극층으로 형성할 수 있다.
도 8a 내지 도 8f는 도 6에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 기판(101) 상에 게이트 전극(106)과, 게이트 전극(106) 상에 형성된 이중층(112a,112b)의 게이트 절연막(112)이 형성된다.
구체적으로, 기판(101) 상에 스터퍼링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로서 게이트 전극(106)이 형성된다.
이후, 게이트 전극(106)이 형성된 기판(101) 상에 적어도 두 층의 게이트 절연막(112)이 PECVD 방법으로 형성된다. 적어도 두 층의 게이트 절연막(112)은 무기 절연 물질로 형성되며, 예를 들어 제1 게이트 절연막(112a)은 게이트 전극(106)이 형성된 기판(101) 상에 질화 실리콘(SiNx)으로 형성할 수 있으며, 제2 게이트 절연막(112b)은 제1 게이트 절연막(112a) 상에 산화 실리콘(SiOx)으로 형성할 수 있다.
도 8b를 참조하면, 이중층의 게이트 절연막(112)이 형성된 기판(101) 상에 산화물 반도체층(114)이 형성된다.
구체적으로, 이중층의 게이트 절연막(112)이 형성된 기판(101) 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 산화물 반도체층(114)은 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 산화물 반도체층(114)이 패터닝됨으로써 형성된다.
도 8c를 참조하면, 산화물 반도체층(114)이 형성된 기판(101) 상에 게이트 전극(106)을 마스크로 이용하여 에치 스토퍼(118)를 형성한다.
구체적으로, 산화물 반도체층(114)이 형성된 기판(101) 상에 에치 스토퍼층, 포토레지스트를 순차적으로 형성한다. 에치 스토퍼층 위에 형성된 포토레지스트는 게이트 전극(106)을 이용해서 배면 노광한다. 배면 노광시, 게이트 전극(106)과 중첩되지 않은 포토레지스트는 빛에 의해 노광되며, 게이트 전극(106)과 중첩된 포토레지스트는 게이트 전극(106)에 의해 빛이 차단되어 노광되지 않는다. 노광된 포토레지스트는 현상 공정을 통해 제거됨으로써 에치 스토퍼층이 노출된다. 노출된 에치 스토퍼층은 식각 공정에 의해 제거된다. 이에 따라, 산화물 반도체층(114) 상에 에치 스토퍼(118)가 형성된다. 이와 같이, 게이트 전극(106)을 마스크로 이용함으로써 에치 스토퍼(118)의 길이(L)는 게이트 전극(106)의 길이와 동일하거나 작게 형성된다. 또한, 에치 스토퍼(118)는 게이트 전극(106)을 마스크로 형성함으로써 별도의 마스크가 필요하지 않으므로 그에 따른 마스크 수를 줄일 수 있다.
도 8d를 참조하면, 산화물 반도체층(114) 및 에치 스토퍼(118)가 형성된 기판(101) 상에 소스 및 드레인 전극(108,110)이 형성된다.
구체적으로, 산화물 반도체층(114) 및 에치 스토퍼(118)가 형성된 기판(101) 상에 스퍼터링 방법 등의 증착 방법으로 데이터 금속층이 형성된다. 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 형성될 수 있다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 데이터 금속층이 패터닝됨으로써 소스 전극(108) 및 드레인 전극(110)이 형성된다. 소스 및 드레인 전극(108,110)은 컨택홀 없이 산화물 반도체층(114)과 직접 접촉한다.
도 8e를 참조하면, 산화물 반도체층(114)이 형성된 기판(101) 상에 컨택홀(120)을 포함하는 보호막(134)이 형성된다.
구체적으로, 산화물 반도체층(114)이 형성된 기판(101) 상에 보호막(134)이 PECVD 또는 CVD 방법으로 증착된다. 보호막(134)은 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 이러한, 보호막(134)은 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)이 형성된다. 컨택홀(120)은 보호막(134)을 관통하여 드레인 전극(110)을 노출시킨다.
도 8f를 참조하면, 보호막(134)이 형성된 기판(101) 상에 화소 전극(122)이 형성된다.
구체적으로, 보호막(134)이 형성된 기판(101) 상에 투명 전극층이 스퍼터링 방법 등으로 형성된다. 투명 전극층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 이용할 수 있다. 이러한, 투명 전극층은 제5 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 컨택홀(120)을 통해 드레인 전극(110)과 접속된 화소 전극(122)이 형성된다.
도 9은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 단면도이다. 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 구조는 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 구조 중 산화물 반도체층(114), 소스 및 드레인 전극(108,110), 산화 금속층(116)의 구조를 제외하고 동일하므로 동일 구성 요소에 대한 설명은 생략하기로 한다.
도 9에 도시된 박막 트랜지스터 기판은 기판(101) 상에 형성된 게이트 전극(106)과, 게이트 전극(106) 상에 이중층(112a,112b)으로 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 형성된 산화물 반도체층(114)과, 산화물 반도체층(114)을 보호하며, 게이트 전극(106)의 길이에 의해 정의되는 에치 스토퍼(118)와, 컨택홀 없이 산화물 반도체층(114)과 직접 접촉하는 적어도 두 층의 금속으로 이루어진 소스 및 드레인 전극(208,210)과, 적어도 두 층의 소스 및 드레인 전극(208,210), 에치 스토퍼(118), 게이트 절연막(112), 산화물 반도체층(114)이 형성된 기판 전면을 덮도록 형성된 산화 금속층(116)과, 박막 트랜지스터를 보호하도록 박막 트랜지스터 상에 형성된 보호막(134)과, 박막 트랜지스터의 드레인 전극(110)과 접속된 화소 전극(122)을 포함한다.
소스 및 드레인 전극(208,210)은 도 9에 도시된 바와 같이 이중층의 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 OA만큼만 중첩된다. 또한, 소스 및 드레인 전극(208,210) 각각은 적어도 두 층의 금속층으로 형성할 수 있으며, 적어도 두 층의 금속층은 식각비가 서로 다른 재질을 사용한다. 소스 및 드레인 전극(208,210)은 예를 들어 제1 및 제2 전극(208a,208b,210a,210b)으로 형성될 수 있다. 이때, 제1 전극(208a,210a)은 산화물 반도체층(114)과 직접 접촉하게 형성되며, 제2 전극(208b,210b)은 제1 전극(208a,210a) 상에 형성되며, 제1 전극(208a,210a)보다 두껍게 형성된다.
산화 금속층(116)은 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118), 적어도 두 층의 금속층으로 이루어진 소스 및 드레인 전극(208,210)이 형성된 기판 전면에 5Å~50Å의 두께로 형성된다.
산화 금속층(116)은 산화물 반도체층(114)의 전기 전도도를 향상시켜주며, 산화물 반도체층(114)의 산소 함량 변화를 방지하며, 외부로부터 수소(H2) 및 수분 침투를 막아 박막 트랜지스터의 특성이 변하는 것을 방지할 수 있다. 구체적으로, 산화 금속층(116)은 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 전면에 알루미늄과 같은 금속층이 전면 증착되고, 그 알루미늄 금속층을 O2 분위기에서 열처리한다. 이에 따라, 산화물 반도체층(114) 내에는 알루미늄(Al)이 확산되어 전기 전도도가 향상되며, 에치 스토퍼(118)와 이중층의 게이트 절연막(112) 각각의 표면에는 AlxOy가 형성되어 산화물 반도체층을 보호하게 된다.
이와 같이, 산화 금속층(116)은 알루미늄과 같은 금속층 뿐만 아니라, Mo, Ti, Cu, AlNd, Cr, Mo 합금, Cu 합금, Al 합금과 같은 금속층으로 형성하거나, ITO, IZO, ITZO, TO와 같은 투명 전극층으로 형성할 수 있다.
도 10a 내지 도 10f는 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 소스 및 드레인 전극, 산화 금속층을 형성하는 공정(제3 마스크 공정), 보호막을 형성하는 공정(제4 마스크 공정)을 제외하고 나머지 공정은 동일하므르 생략하기로 한다.
도 10d를 참조하면, 게이트 전극(106), 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 상에 적어도 두 층의 소스 및 드레인 전극(208,210)이 형성되며, 소스 및 드레인 전극(208,210)이 형성된 기판 전면에 산화 금속층(116)이 형성된다. 이에 대한 공정은 도 11a 내지 도 11e를 결부하여 설명하기로 한다.
구체적으로, 게이트 전극(106), 이중층의 게이트 절연막(112), 산화물 반도체층(114), 에치 스토퍼(118)가 형성된 기판(101) 상에 적어도 두 층의 금속층(308a,308b)을 형성한다. 적어도 두 층의 금속층(308a,308b)은 식각비가 서로 다른 금속층으로 형성된다. 소스 및 드레인 전극(208,210)은 두 층으로 형성된 경우를 예를 들어 설명하기로 한다. 기판(101) 상에 식각비가 다른 제1 및 제2 전극층(308a,308b), 포토레지스트를 순차적으로 증착한다. 제1 전극층(308a)은 건식 식각이 가능한 금속을 이용할 수 있으며, 예를 들어 Mo, ZnO, Au, Pt 등으로 형성할 수 있다. 제2 전극(308b)은 습식 식각이 가능한 금속을 이용할 수 있으며, Al, Cr, Cu, Al 합금, Cr 합금, Cu 합금 등으로 형성할 수 있다.
이어서, 도 11a에 도시된 바와 같이 제3 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상되어 소스 및 드레인 전극(208,210)이 형성될 위치에만 포토레지스트 패턴(260)이 남게 된다. 도 11b에 도시된 바와 같이 포토레지스트 패턴(260)을 이용한 습식 식각 공정으로 노출된 제2 전극층(308b)이 패터닝되며, 도 11c에 도시된 바와 같이 건식 식각 공정으로 노출된 제1 전극층(308a)이 패터닝된다. 이에 따라, 도 11c에 도시된 바와 같이 제1 및 제2 전극(208a,208,210a,210b)으로 이루어진 소스 및 드레인 전극(208,210)이 형성되며, 포토레지스트 패턴(260)은 스트립 공정에 의해 제거된다. 이러한, 소스 및 드레인 전극(208,210) 각각은 산화물 반도체층(114)과 컨택홀 없이 직접 접촉하여 형성된다.
이후, 도 11d에 도시된 바와 같이 소스 및 드레인 전극(208,210)이 형성된 기판 전면에 알루미늄 등과 같은 금속층(116)을 5Å~50Å의 두께로 증착한다. 이와 같이, 금속층(116)은 알루미늄으로 형성할 수 있으며, Mo, Ti, Cu, AlNd, Cr, Mo 합금, Cu 합금, Al 합금과 같은 금속층으로 형성하거나, ITO, IZO, ITZO, TO와 같은 투명 전극층으로 형성할 수 있다.
이후, 도 11e에 도시된 바와 같이 증착된 알루미늄 금속층(116)을 O2 분위기에서 열처리하여 금속층(116)의 표면을 산화처리한다. 이에 따라, 에치 스토퍼(118) 및 이중층의 게이트 절연막(112) 위에는 AlxOy의 절연층이 형성되고, 산화물 반도체층(114) 내에는 알루미늄이 확산(diffusion)되어 전기 전도도가 향상된다.
도 10e를 참조하면, 산화 금속층(116)이 형성된 기판(101) 상에 드레인 전극(110)을 노출시키는 컨택홀(120)을 포함하는 보호막(134)이 형성된다. 도 10e에 도시된 바와 같이 보호막(134)의 컨택홀(120) 형성시, 산화 금속층(116)도 컨택홀(120)과 대응되는 영역에 드레인 전극(110)이 노출되도록 제거된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
106 : 게이트 전극 108,208 : 소스 전극
110, 210 : 드레인 전극 112 : 게이트 절연막
114 : 산화물 반도체층 116 : 산화 금속층
118 : 에치 스토퍼 120 : 컨택홀
122 : 화소 전극 132 : 층간 절연막
134 : 보호막 208a,210a : 제1 전극
208b,210b : 제2 전극

Claims (19)

  1. 기판 상에 배치된 게이트 전극과;
    상기 게이트 전극 상에 배치된 게이트 절연막과;
    상기 게이트 절연막 상에 배치된 산화물 반도체층과;
    상기 산화물 반도체층 상에 배치되어 상기 산화물 반도체층을 보호하며, 상기 게이트 전극의 길이에 의해 정의되는 에치 스토퍼와;
    상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼 상에 배치되는 산화 금속층과;
    상기 산화물 반도체층이 노출되도록 소스 컨택홀 및 드레인 컨택홀을 포함하는 층간 절연막과;
    상기 소스 컨택홀 및 드레인 컨택홀 각각을 통해 상기 산화물 반도체층과 접속된 소스 및 드레인 전극과;
    상기 드레인 전극과 접속된 화소 전극을 포함하며,
    상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과 중첩되지 않게 배치되는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 에치 스토퍼는 상기 게이트 전극을 이용한 배면 노광 방법에 의해 형성된 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 에치 스토퍼는 상기 게이트 전극의 길이와 동일하거나 작은 박막 트랜지스터 기판.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 절연막은 이중층의 적층 구조로 이루어지며,
    상기 산화물 반도체층 내에는 상기 산화 금속층에 의해 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막의 표면 상에는 상기 산화 금속층이 배치되는 박막 트랜지스터 기판.
  6. 기판 상에 배치된 게이트 전극과;
    상기 게이트 전극 상에 배치된 게이트 절연막과;
    상기 게이트 절연막 상에 배치된 산화물 반도체층과;
    상기 산화물 반도체층 상에 배치되어 상기 산화물 반도체층을 보호하며, 상기 게이트 전극의 길이에 의해 정의되는 에치 스토퍼와;
    상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼 상에 배치되는 산화 금속층과;
    상기 산화물 반도체층과 직접 접촉하는 소스 및 드레인 전극과;
    상기 드레인 전극과 접속된 화소 전극을 포함하며,
    상기 소스 및 드레인 전극은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되지 않게 배치되는 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 에치 스토퍼는 상기 게이트 전극의 길이와 동일하거나 작은 박막 트랜지스터 기판.
  8. 삭제
  9. 제6항에 있어서,
    상기 게이트 절연막은
    상기 게이트 절연막은 이중층의 적층 구조로 이루어지며,
    상기 산화물 반도체층 내에는 상기 산화 금속층에 의해 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막의 표면 상에는 상기 산화 금속층이 배치되는 박막 트랜지스터 기판.
  10. 제6항에 있어서,
    상기 소스 및 드레인 전극 각각은 서로 다른 식각비를 가지는 적어도 두 층의 금속층으로 이루어지는 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 게이트 절연막은 이중층의 적층 구조로 이루어지며,
    상기 산화 금속층은 상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼, 소스 및 드레인 전극 상에 배치되는 박막 트랜지스터 기판.
  12. 기판 상에 게이트 전극을 제1 마스크 공정을 통해 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 산화물 반도체층을 제2 마스크 공정을 통해 형성하는 단계와;
    상기 산화물 반도체층 상에 에치 스토퍼를 상기 게이트 전극을 마스크로 배면 노광하여 형성하는 단계와;
    상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼 상에 배치되는 산화 금속층을 형성하는 단계와;
    상기 산화 금속층 상에 층간 절연막을 형성하고, 상기 산화물 반도체층을 노출시키는 소스 및 드레인 컨택홀을 제3 마스크 공정을 통해 형성하는 단계와;
    상기 소스 및 드레인 컨택홀 각각에 소스 및 드레인 전극을 제4 마스크 공정을 통해 형성하는 단계와;
    상기 소스 및 드레인 전극 상에 보호막을 관통하는 컨택홀을 제5 마스크 공정을 통해 형성하는 단계와;
    상기 드레인 전극과 접속하는 화소 전극을 제6 마스크 공정을 통해 형성하는 단계를 포함하며,
    상기 소스 및 드레인 전극은 상기 게이트 절연막과 상기 층간 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 게이트 절연막은 이중층의 적층 구조로 이루어지며,
    상기 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 배치되는 산화 금속층을 형성하는 단계는
    상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 5Å~50Å의 두께로 금속층을 전면 증착하는 단계와;
    상기 금속층을 O2 분위기에서 열처리하여 금속층을 산화처리하는 단계와;
    상기 산화물 반도체 내에는 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막 위에는 상기 산화 금속층이 형성되는 박막 트랜지스터 기판의 제조 방법.
  15. 기판 상에 게이트 전극을 제1 마스크 공정을 통해 형성하고, 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 산화물 반도체층을 제2 마스크 공정을 통해 형성하는 단계와;
    상기 산화물 반도체층 상에 에치 스토퍼를 상기 게이트 전극을 마스크로 배면 노광하여 형성하는 단계와;
    상기 산화물 반도체층과 직접 접촉하는 소스 및 드레인 전극을 제3 마스크 공정을 통해 형성하는 단계와;
    상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼 상에 배치되는 산화 금속층을 형성하는 단계와;
    상기 소스 및 드레인 전극 상에 상기 산화물 반도체층을 노출시키는 컨택홀을 제4 마스크 공정을 통해 형성하는 단계와;
    상기 드레인 전극과 접속하는 화소 전극을 제5 마스크 공정을 통해 형성하는 단계를 포함하며,
    상기 소스 및 드레인 전극은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과의 중첩되지 않게 형성하는 박막 트랜지스터 기판의 제조 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 게이트 절연막은 이중층의 적층 구조로 이루어지며,
    상기 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 배치되는 산화 금속층을 형성하는 단계는
    상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 5Å~50Å의 두께로 금속층을 전면 증착하는 단계와;
    상기 금속층을 O2 분위기에서 열처리하여 금속층을 산화처리하는 단계와;
    상기 산화물 반도체 내에는 금속이 확산되며, 상기 에치 스토퍼 및 이중층의 게이트 절연막 상에는 상기 산화 금속층이 형성되는 박막 트랜지스터 기판의 제조 방법.
  18. 제17항에 있어서,
    상기 소스 및 드레인 전극을 형성하는 단계는
    상기 게이트 전극, 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼가 형성된 기판 상에 식각비가 서로 다른 적어도 두 층의 금속층을 형성하는 단계와;
    상기 제3 마스크를 통해 상기 적어도 두 층 중 하나의 금속층을 습식 식각 공정으로 패터닝하는 단계와;
    상기 적어도 두 층 중 나머지 하나의 금속층을 건식 식각 공정으로 패터닝하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 이중층의 게이트 절연막, 산화물 반도체층, 에치 스토퍼, 적어도 두 층으로 형성된 소스 및 드레인 전극 상에는 상기 산화 금속층이 배치되는 박막 트랜지스터 기판의 제조 방법.
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