WO2015186619A1 - 半導体装置、表示装置及び半導体装置の製造方法 - Google Patents

半導体装置、表示装置及び半導体装置の製造方法 Download PDF

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channel region
film
semiconductor device
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今井　元
徹 大東
久雄 越智
藤田　哲生
北川　英樹
菊池　哲郎
鈴木　正彦
慎吾 川島
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シャープ株式会社
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    • G02F2202/10—Materials and properties semiconductor

Definitions

  • the present invention relates to a semiconductor device, a display device, and a method for manufacturing the semiconductor device.
  • a TFT array substrate used in a liquid crystal display device or the like includes a thin film transistor (TFT: Thin Film Transistor) as a switching element for each pixel.
  • TFT Thin Film Transistor
  • amorphous silicon, polycrystalline silicon, and the like have been used as an active layer in the past.
  • oxidation of zinc oxide or the like has been promoted because of high electron mobility and relatively simple film formation process.
  • Physical semiconductors are used.
  • Patent Document 1 describes a top-gate TFT using an oxide semiconductor such as an oxide containing indium (In), gallium (Ga), and zinc (Zn) as an active layer. Specifically, there is described a content in which an oxide semiconductor film is formed over a glass substrate and a gate insulating film and a gate electrode are stacked in this order on the oxide semiconductor film.
  • oxide semiconductor such as an oxide containing indium (In), gallium (Ga), and zinc (Zn)
  • An object of the present invention is to provide a top gate type semiconductor device in which deterioration of an oxide semiconductor film due to light is suppressed.
  • the semiconductor device includes a substrate, a source wiring formed on the substrate, and a light shielding portion formed on the substrate in the same layer as the source wiring in a state of being separated from or connected to the source wiring.
  • the semiconductor device of the present invention is a top gate type as described above, and is provided so that a channel region portion made of an oxide semiconductor film overlaps with a light shielding portion. Therefore, when light is supplied from the substrate side, the light shielding portion blocks light so that the channel region portion does not receive light, so that deterioration of the oxide semiconductor film forming the channel region portion is suppressed.
  • the source wiring and the light shielding portion are preferably made of the same kind of conductive material.
  • the source wiring and the light shielding part are made of the same kind of conductive material, the source wiring and the light shielding part can be manufactured in the same manufacturing process, and the productivity is excellent.
  • the channel region portion is formed so as not to protrude from the periphery of the light shielding portion.
  • the channel region portion can be more reliably protected from light by the light shielding portion.
  • the semiconductor device preferably includes an interlayer insulating film formed on the source insulating film so as to cover the source electrode portion and the drain electrode portion.
  • the interlayer insulating film contains silicon nitride as a main component, and the resistance of the oxide semiconductor film in the source electrode portion and the drain electrode portion is reduced by the action of hydrogen contained in the interlayer insulating film. It is preferred that When the interlayer insulating film has such a structure, the resistance of the oxide semiconductor film in a portion adjacent to the interlayer insulating film can be reliably reduced.
  • the oxide semiconductor film preferably contains indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • the semiconductor device may include a pixel electrode connected to the drain electrode portion and constitute a pixel transistor in a display region.
  • the semiconductor device may be formed in a peripheral region arranged around the display region and constitute a drive circuit transistor.
  • the display device includes the semiconductor device, a counter substrate disposed so as to face the semiconductor device, and a liquid crystal layer disposed between the semiconductor device and the counter substrate.
  • the display device may include a backlight device that supplies light toward the semiconductor device.
  • a method of manufacturing a semiconductor device comprising: forming a conductor film on a substrate; patterning the conductor film; and providing the source wiring in a state of being separated from or connected to the source wiring. Forming a light shielding portion in the same layer as the wiring on the substrate; forming a source insulating film on the substrate so as to cover the source wiring and the light shielding portion; and exposing a part of the source wiring. Forming a hole portion penetrating the source insulating film in the thickness direction, and oxidizing the source insulating film on the source insulating film so as to overlap the light shielding portion while being connected to the source wiring through the hole portion.
  • the oxide semiconductor film preferably contains indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • the interlayer insulating film preferably contains silicon nitride as a main component and is formed by a plasma chemical vapor deposition method.
  • the interlayer insulating film has such a structure and is formed by a plasma chemical vapor deposition method, the resistance of the oxide semiconductor film in a portion adjacent to the interlayer insulating film can be reliably reduced.
  • a top-gate semiconductor device or the like in which deterioration of an oxide semiconductor film due to light is suppressed can be provided.
  • DD sectional view of FIG. Cross-sectional view of the substrate schematically showing the patterned gate insulating film
  • a plan view of a substrate schematically showing a state in which a common electrode is formed FF sectional view of FIG.
  • substrate which represented the state in which the 2nd interlayer insulation film was formed typically GG sectional view of FIG.
  • HH sectional view of FIG. The top view which represented typically the structure of TFT of the TFT array substrate of Embodiment 3. II sectional view of FIG.
  • FIG. 1 is an explanatory diagram schematically showing a cross-sectional configuration of the liquid crystal display device 100.
  • the liquid crystal display device 100 includes a liquid crystal display panel 200 that displays an image on a display surface 200a, a backlight device 300 that supplies light to the liquid crystal display panel 200, a casing 400 that houses the liquid crystal display panel 200, the backlight device 300, and the like. It has.
  • a pair of glass substrates 210 and 220 are bonded together with a frame-shaped sealing material 240 with a predetermined gap therebetween, and a liquid crystal layer 230 is enclosed between the glass substrates 210 and 220. It becomes the composition.
  • the liquid crystal display panel 200 of the present embodiment operates in an FFS (Fringe / Field / Switching) mode.
  • One glass substrate 210 is a TFT array substrate (an example of a semiconductor device) 210.
  • a TFT array substrate an example of a semiconductor device
  • a transparent glass substrate transparent substrate
  • a plurality of TFTs as switching elements and a plurality of pixel electrodes connected thereto are arranged in a matrix. It consists of what is arranged.
  • the TFT array substrate 210 is provided with source wiring and gate wiring so as to partition the TFT and the like. Further, the TFT array substrate 210 is provided with a common electrode facing the pixel electrode, an alignment film formed so as to cover the pixel electrode and the like.
  • the TFT included in the TFT array substrate 210 is a top gate type, and an oxide semiconductor is used as an active layer.
  • the other glass substrate 220 is a counter substrate 220 disposed to face the TFT array substrate 210, and R (red), G (green), and B (blue) on a transparent glass substrate (transparent substrate).
  • Each of the colored portions is arranged with a color filter in which a predetermined arrangement is arranged, an alignment film, and the like.
  • a polarizing plate (not shown) is disposed outside the substrates 210 and 220.
  • the backlight device 300 is a device that emits light toward the liquid crystal display panel 200 while using an LED (Light Emitting Diode) as a light source. As shown in FIG. 1, the backlight device 300 is disposed on the TFT array substrate 210 side of the liquid crystal display panel 200 and irradiates light toward the TFT array substrate 210. The liquid crystal display panel 200 displays an image on the display surface 200 a using light supplied from the backlight device 300.
  • LED Light Emitting Diode
  • the liquid crystal display device 100 of this embodiment includes, for example, a mobile phone (including a smartphone), a laptop computer, a tablet terminal, a portable information terminal (including an electronic book, a PDA, etc.), a digital photo frame, and a portable game. Used in various electronic devices such as printers and electronic ink paper.
  • FIG. 2 is a plan view schematically showing the configuration of the TFT 1 of the TFT array substrate 210 of Embodiment 1
  • FIG. 3 is a cross-sectional view taken along the line AA in FIG.
  • the TFT array substrate 210 of this embodiment includes a top gate type TFT 1.
  • the TFT 1 is a pixel transistor formed in the pixel area (display area).
  • the TFT array substrate 210 includes a transparent substrate 10, a source wiring 11, a gate wiring 12, a light shielding portion 13, a source insulating film 14, a channel region portion 15, a source electrode portion 16, a drain electrode portion 17, a gate insulating film 18, and a gate electrode 19.
  • the TFT array substrate 210 further includes other components such as an alignment film, but these are omitted for convenience of explanation.
  • the transparent substrate 10 is made of a glass plate material.
  • the transparent substrate 10 is not limited to glass, and various substrates can be used.
  • a substrate such as a single crystal semiconductor substrate, an oxide single crystal substrate, a metal substrate, a glass substrate, a quartz substrate, or a resin substrate can be used.
  • a conductive substrate such as a single crystal semiconductor substrate or a metal substrate, it is preferably used by providing an insulating film or the like thereon.
  • the source wiring 11 is formed of a linear pattern having a predetermined line width, and is formed directly on the transparent substrate 10.
  • the source wiring 11 is made of a conductor film, and a single layer or a multilayer is used.
  • the source wiring 11 is formed, for example, by laminating titanium (Ti), copper (Cu), and titanium (Ti) films on the transparent substrate 10 in this order.
  • the light shielding portion 13 protects the channel region portion 15 of the TFT 1 from being exposed to light, and is formed directly on the transparent substrate 10 like the source wiring 11.
  • the light shielding portion 13 has a quadrangular shape in plan view, and is disposed on the transparent substrate 10 so as to overlap the channel region portion 15.
  • the light shielding portion 13 is set larger than the channel region portion 15 so that the channel region portion 15 can be entirely protected.
  • the light shielding portion 13 is formed using the same conductive material (conductor film) as the source wiring 11. As will be described later, the light shielding portion 13 is manufactured in the same manufacturing process as the source wiring 11.
  • the light shielding portion 13 of the present embodiment is formed on the transparent substrate 10 in the same layer as the source wiring 11 while being separated from the source wiring 11.
  • the source insulating film 14 is formed on the transparent substrate 10 so as to cover the source wiring 11 and the light shielding portion 13.
  • the source insulating film 14 is made of, for example, a silicon oxide film (SiO 2).
  • a hole (contact hole) 14 a is formed in the source insulating film 14.
  • the hole portion 14a is provided at a position overlapping the source wiring 11 in plan view, and is provided so as to penetrate the source insulating film 14 in the thickness direction so that a part of the source wiring 11 is exposed.
  • the channel region portion 15 is made of an oxide semiconductor film containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • the channel region portion 15 is formed in a quadrangular shape on the source insulating film 14 so as to overlap the light shielding portion 13 in plan view. Further, the channel region portion 15 is formed so as not to protrude from the peripheral edge of the light shielding portion 13.
  • the channel region portion 15 is a portion disposed between the source electrode portion 16 and the drain electrode portion 17 and is sandwiched between them.
  • the channel region portion 15 is integrally connected to the source electrode portion 16 and the drain electrode portion 17.
  • the source electrode portion 16 has a low resistance to the same type of oxide semiconductor film as the channel region portion 15 (that is, an oxide semiconductor film containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O)). It is made of a material that has conductivity. That is, the source electrode portion 16 can be formed using the same material (oxide semiconductor film) as the channel region portion 15.
  • the source electrode portion 16 has a strip shape along the surface of the source insulating film 14 in plan view. Further, one end portion 16a (on the side of the source wiring 11) extends in the thickness direction of the source insulating film 14 along the taper of the hole portion 14a. As shown in FIG. 3, the source electrode portion 16 has one end portion 16a connected to the source wiring 11 through the hole portion 14a, and the other end portion 16b connected to the channel region portion 15. It is formed on the source insulating film 14.
  • the drain electrode portion 17 contains the same kind of oxide semiconductor film as the channel region portion 15 (that is, indium (In), gallium (Ga), zinc (Zn), and oxygen (O)) as in the case of the source electrode portion 16 described above.
  • the oxide semiconductor film has a reduced resistance and has conductivity. That is, the drain electrode portion 17 can be formed using the same material (oxide semiconductor film) as the channel region portion 15.
  • the drain electrode portion 17 is formed on the source insulating film 14 so as to face the source electrode portion 16 with the channel region portion 15 interposed therebetween. Note that one end 17 a (channel region 15 side) of the drain electrode portion 17 is connected to the channel region 15, and the other end 17 b is connected to the pixel electrode 24.
  • the gate insulating film 18 is formed on the channel region 15 so as to overlap the channel region 15. As shown in FIG. 3, the gate insulating film 18 is sandwiched between the channel region portion 15 and the gate electrode 19.
  • the gate insulating film 18 is made of, for example, a film in which a silicon oxide film (SiO 2) and a silicon nitride film (SiNx) are stacked on the channel region portion 15 in this order. Note that the gate insulating film 18 is also formed in a portion overlapping the gate wiring 12 when viewed in plan.
  • the gate wiring 12 has a linear pattern having a predetermined line width, and is formed on the gate insulating film 18.
  • the gate wiring 12 is made of a conductive film, and a single layer or multiple layers are used.
  • the gate wiring 12 is formed, for example, by laminating titanium (Ti) and copper (Cu) films on the gate insulating film 18 in this order.
  • the gate wiring 12 is provided so as to be orthogonal to the source wiring 11 when viewed in plan.
  • the gate electrode 19 is formed on the gate insulating film 18 so as to overlap the channel region portion 15.
  • the gate electrode 19 is made of a conductive film similar to the gate wiring 12 and is integrally connected to the gate wiring 12. Further, as shown in FIG. 2, the gate electrode 19 has a shape protruding from the gate wiring 12 in the form of a plate, and the source electrode portion 16 and the gate electrode 19 are arranged so as to face each other with the gate electrode 19 therebetween.
  • a drain electrode portion 17 is disposed.
  • the first interlayer insulating film 20 is formed on the source insulating film 14 so as to cover the source electrode part 16 and the drain electrode part 17.
  • the first interlayer insulating film 20 is made of, for example, a silicon nitride film (SiNx).
  • the first interlayer insulating film 20 made of a silicon nitride film is formed using, for example, plasma enhanced chemical vapor deposition (PECVD) that is excellent in productivity and the like.
  • PECVD plasma enhanced chemical vapor deposition
  • the silicon nitride film contains hydrogen to some extent. In particular, a large amount of hydrogen remains in a silicon nitride film formed by plasma enhanced chemical vapor deposition.
  • Hydrogen in the silicon nitride film moves to the source electrode portion 16 and the drain electrode portion 17 that are in contact with the first interlayer insulating film 20.
  • the source electrode portion 16 and the drain electrode portion 17 are formed by reducing the resistance of an oxide semiconductor film of the same type as the channel region portion 15 by reacting with hydrogen contained in the first interlayer insulating film 20.
  • the organic insulating film 21 is made of a photosensitive resin or the like, and is formed on the first interlayer insulating film 20 by using a spin coat method or the like so as to cover the first interlayer insulating film 20.
  • a common electrode 22 is further formed on the organic insulating film 21.
  • the common electrode 22 is made of a transparent conductive material such as ITO (indium tin oxide) or IZO (indium zinc oxide), and is formed using a sputtering method or the like.
  • the second interlayer insulating film 23 is formed on the common electrode 22 and the organic insulating film 21 so as to cover the common electrode 22. Similar to the first interlayer insulating film 20, the second interlayer insulating film 23 is made of, for example, a silicon nitride film (SiNx), and is formed by a plasma chemical vapor deposition method or the like.
  • SiNx silicon nitride film
  • the pixel electrode 24 is made of a transparent conductive material such as ITO (indium tin oxide) or IZO (indium zinc oxide), and is formed on the second interlayer insulating film 23 using a sputtering method or the like.
  • the pixel electrode 24 is connected to the drain electrode portion 17 through a hole portion 25 provided so as to penetrate the first interlayer insulating film 20, the organic insulating film 21, and the second interlayer insulating film 23 in the thickness direction. Yes.
  • Through holes (through holes) 20a, 21a, and 23a are formed in the first interlayer insulating film 20, the organic insulating film 21, and the second interlayer insulating film 23, respectively.
  • the TFT array substrate 210 of the present embodiment is configured as described above, so that the channel region unit 15 is suppressed from being deteriorated (light deterioration) by the light supplied from the backlight device 300.
  • the channel region portion 15 of the TFT 1 is covered with the light shielding portion 13 on the transparent substrate 10 side. Therefore, even if light is irradiated from the backlight device 300 toward the back surface (TFT array substrate 210) of the liquid crystal display panel 200, the light is applied to the channel region portion 15 because the light shielding portion 13 blocks the light. It is suppressed.
  • the TFT array substrate 210 of the present embodiment since the light shielding portion 13 is formed from the same conductive material (source metal) as the source wiring 11, the light shielding portion 13 is manufactured in the same manufacturing process as the source wiring 11. Can do. Therefore, the TFT array substrate 210 of this embodiment can provide the light shielding portion 13 at a predetermined location without complicating the manufacturing process.
  • the channel region portion 15 is formed so as not to protrude from the periphery of the light shielding portion 13 in plan view. For this reason, the channel region portion 15 does not protrude outward from the light shielding portion 13 in a plan view, and is more reliably prevented from being exposed to light.
  • the TFT 1 is a top gate type
  • the source wiring 11 is formed on the transparent substrate 10
  • the gate electrode 19 is connected to the source insulating film via the gate insulating film 18.
  • 14 is formed on the channel region portion 15 made of an oxide semiconductor film formed on the semiconductor layer 14.
  • the source electrode portion 16 and the drain electrode portion 17 are formed on the source insulating film 14 so as to face each other with the channel region portion 15 interposed therebetween.
  • the gate electrode 19 and the source electrode portion 16 do not overlap each other in plan view, generation of parasitic capacitance is suppressed. As a result, an increase in power consumption when writing display data, signal dullness, and the like are suppressed.
  • the TFT array substrate 210 of the present embodiment is formed by lowering the resistance (higher conductivity) of the same oxide semiconductor film as that of the channel region portion 15 in the source electrode portion 16 and the drain electrode portion 17. Since the source electrode portion 16 and the drain electrode portion 17 are in direct contact with the first interlayer insulating film 20, hydrogen contained in the first interlayer insulating film 20 is converted into the source electrode portion 16 and the drain electrode portion 17. The oxide semiconductor film can be reacted, and the resistance of the oxide semiconductor film can be reduced. Note that the oxide semiconductor film constituting the channel region portion 15 is covered with the gate insulating film 18, and reaction with hydrogen in the first interlayer insulating film 20 is suppressed.
  • the TFT array substrate 210 according to the present embodiment is disassembled, and the TFT is obtained by microscopic observation such as an optical microscope, STEM (Scanning Transmission Electron Microscope), SEM (Scanning Electron Microscope), etc. The pattern shape and the like of the array substrate 210 can be confirmed.
  • FIG. 4 is a plan view of the substrate schematically showing a state where the source wiring 11 and the light shielding portion 13 are formed on the transparent substrate 10
  • FIG. 5 is a cross-sectional view taken along the line BB of FIG.
  • the source wiring 11 and the light shielding portion 13 are first formed on the transparent substrate 10.
  • the source wiring 11 and the light shielding portion 13 are formed by patterning a metal layer (source metal layer) formed on the entire surface of the transparent substrate 10 by a sputtering method or the like into a desired shape by a photolithography method or the like. .
  • a resist having a predetermined pattern is formed on the metal layer by a mask process, and then etching (for example, wet etching) is performed on the metal layer.
  • etching for example, wet etching
  • the light shielding portions 13 are formed respectively.
  • the resist is removed as appropriate.
  • the light shielding portion 13 is formed of the same conductive material (metal layer) in the same manufacturing process as the source wiring 11.
  • FIG. 6 is a plan view of the substrate schematically showing a state in which the source insulating film 14 is formed on the transparent substrate 10 so as to cover the source wiring 11 and the light shielding portion 13, and FIG. FIG. As shown in FIGS. 6 and 7, after the source wiring 11 and the light shielding portion 13 are formed, the source insulating film 14 is formed on the entire surface of the transparent substrate 10 so as to cover them.
  • the source insulating film 14 is made of, for example, a silicon oxide film (SiO 2) and is formed by a plasma chemical vapor deposition method or the like.
  • a hole portion 14a is formed in the source insulating film 14 using a photolithography method or the like. Specifically, a resist having a predetermined pattern is formed on the source insulating film 14 by a mask process, and then etching (for example, dry etching) is performed on the source insulating film 14. A hole portion 14a is formed. The hole portion 14a is formed so as to penetrate the source insulating film 14 in the thickness direction so that a part of the source wiring 11 is exposed. The resist is removed as appropriate.
  • FIG. 8 is a cross-sectional view of the substrate schematically showing a state in which the oxide semiconductor film 30 is formed on the source insulating film 14.
  • an oxide semiconductor film 30 containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) is entirely formed on the source insulating film 14 by a sputtering method or the like.
  • the oxide semiconductor film 30 is for forming the channel region portion 15, the source electrode portion 16, and the drain electrode portion 17 of each TFT 1.
  • the oxide semiconductor film 30 is formed so as to be connected to the source wiring 12 through the hole portion 14a.
  • a part of the oxide semiconductor film 30 has a shape extending in the thickness direction along the taper of the hole portion 14 a, and this portion is connected to the source wiring 12.
  • FIG. 9 is a cross-sectional view of the substrate schematically showing a state in which the gate insulating film 18 and the metal layer (gate metal layer) 40 are formed on the oxide semiconductor film 30.
  • the gate insulating film 18 is formed over the entire surface of the oxide semiconductor film 30.
  • the gate insulating film 18 is composed of, for example, a silicon oxide film (SiO 2) and a silicon nitride film (SiNx) laminated in this order, and is formed by a plasma chemical vapor deposition method or the like.
  • the metal layer 40 is entirely formed on the gate insulating film 18.
  • the metal layer 40 is for forming the gate electrode 19 and the gate wiring 12, and is formed by a sputtering method or the like.
  • FIG. 10 is a plan view of a substrate schematically showing a state in which the gate electrode 19 and the gate wiring 12 are formed by patterning
  • FIG. 11 is a sectional view taken along the line DD of FIG.
  • the gate electrode 19 and the gate wiring 12 shown in FIGS. 10 and 11 are formed by patterning the above-described metal layer (gate metal layer) 40 into a desired shape by a photolithography method or the like. Specifically, a resist having a predetermined pattern is formed on the metal layer 40 by a mask process, and thereafter, when the metal layer 40 is etched (for example, wet etching), the patterned gate electrode 19 and A gate wiring 12 is formed on the gate insulating film 18.
  • FIG. 12 is a cross-sectional view of the substrate schematically showing a state in which the gate insulating film 18 is patterned.
  • the patterned gate insulating film 18 is etched (for example, dry etching) with respect to the gate insulating film 18 formed on the entire surface while using the resist used for forming the gate electrode 19 and the gate wiring 12 as a mask. Is formed.
  • the gate electrode 19 and the gate wiring 12 can be used as a mask.
  • the resist is removed as appropriate.
  • FIG. 13 is a plan view of a substrate schematically showing a state where the oxide semiconductor film 30 is patterned
  • FIG. 14 is a cross-sectional view taken along line EE of FIG.
  • the oxide semiconductor film 30 formed over the entire surface is patterned into a desired shape by a photolithography method or the like. Specifically, a resist having a predetermined pattern is formed on the oxide semiconductor film 30 by a mask process, and then, when the oxide semiconductor film 30 is etched (for example, wet etching), FIG. As shown in FIG. 14, a patterned oxide semiconductor film 30 is formed. The resist is removed as appropriate.
  • FIG. 15 is a cross-sectional view of the substrate schematically showing a state in which the first interlayer insulating film 20 and the organic insulating film 21 are formed so as to cover the oxide semiconductor film 30 and the like.
  • the first interlayer insulating film 20 covers a portion of the oxide semiconductor film 30 that is not covered by the gate insulating film 18 (that is, a portion that will become the source electrode portion 16 and the drain electrode portion 17 in the future), and the gate electrode 19. To cover the entire surface.
  • the first interlayer insulating film 20 is made of, for example, a silicon nitride film (SiNx). It is made of a silicon nitride film and is formed by a plasma chemical vapor deposition method or the like. As shown in FIG.
  • the organic insulating film 21 is coated with a photosensitive resin coating on the first interlayer insulating film 20 by using a spin coating method or the like so as to cover the first interlayer insulating film 20. Then, the coating film is exposed with a predetermined pattern through a mask to form the through hole (through hole) 21a.
  • FIG. 16 is a plan view of the substrate schematically showing a state in which the common electrode 22 is formed
  • FIG. 17 is a cross-sectional view taken along the line FF of FIG.
  • FIG. 18 is a plan view of the substrate schematically showing the state where the second interlayer insulating film 23 is formed
  • FIG. 19 is a cross-sectional view taken along the line GG of FIG.
  • a second interlayer insulating film 23 is formed over the entire surface so as to cover the common electrode 22.
  • the second interlayer insulating film 23 is made of, for example, a silicon nitride film (SiNx), and is formed by a plasma chemical vapor deposition method or the like.
  • holes are formed so as to penetrate the first interlayer insulating film 20, the organic insulating film 21, and the second interlayer insulating film 23 in the thickness direction, as shown in FIGS.
  • a portion (contact hole) 25 is formed.
  • the hole portion 25 is formed using a photolithography method or the like. Specifically, a resist having a predetermined pattern is formed on the second interlayer insulating film 23 by a mask process. At that time, a through hole resist pattern is formed so as to be aligned with the through hole (through hole) 21 a of the organic insulating film 21.
  • etching for example, dry etching
  • a hole portion 25 is formed so as to penetrate the first interlayer insulating film 20 and the second interlayer insulating film 23.
  • the hole portion 25 is formed so as to penetrate the second interlayer insulating film 23 and the like in the thickness direction so that a part of the drain electrode portion 17 is exposed.
  • the resist is removed as appropriate.
  • an electrode material constituting the pixel electrode 24 is deposited on the entire surface of the second interlayer insulating film 23 using a sputtering method or the like.
  • a transparent conductive material such as ITO (indium tin oxide) or IZO (indium zinc oxide) is used.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the TFT array substrate 210 of the present embodiment is manufactured.
  • the TFT array substrate 210 is appropriately provided with a configuration (not shown) such as an alignment film that regulates the alignment of liquid crystal molecules in the liquid crystal layer, a polarizing plate disposed outside the transparent substrate 10, and an optical film. .
  • the manufacturing method of the TFT array substrate 210 (semiconductor device) of the present embodiment includes the above-described steps, whereby the top gate type TFT array substrate 210 in which the deterioration of the oxide semiconductor film due to light is suppressed. (Semiconductor device) can be provided.
  • FIG. 20 is a plan view schematically showing the configuration of the TFT 1A of the TFT array substrate 210A of the second embodiment
  • FIG. 21 is a cross-sectional view taken along the line HH of FIG.
  • the light shielding portion 13A overlaps the channel region portion 15 as in the first embodiment.
  • the light shielding portion 13A is larger than that of the first embodiment and is connected to the source wiring 11.
  • the light shielding portion 13A may be provided so as to be connected to the source wiring 11 as necessary.
  • FIG. 22 is a plan view schematically showing the configuration of the TFT 1B of the TFT array substrate 210B of Embodiment 3
  • FIG. 23 is a cross-sectional view taken along the line II of FIG.
  • the TFT array substrate 210B of the present embodiment includes a light shielding portion 13B having the same shape as that of the first embodiment.
  • the light shielding portion 13B is connected to the gate wiring 12 at the base portion of the gate electrode 19. That is, the light shielding portion 13B is set to the same potential as the gate electrode 19, and the TFT 1B of this embodiment is a double gate type.
  • a hole (contact hole) 26 is provided in the gate insulating film 18 and the like below the gate wiring 12 so as to penetrate in the thickness direction so that a part of the light shielding portion 13B is exposed.
  • a portion 12B extending downward is connected to the light shielding portion 13B via the hole portion 26.
  • the light shielding portion 13B may be provided in the same potential as the gate electrode 19.
  • an oxide semiconductor film containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) is used. Anything that can achieve the purpose is acceptable.
  • the oxide semiconductor film includes an oxide containing at least one selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn), and tin (Sn). It is good also as a material of a semiconductor film.
  • Each TFT array substrate of the above-described embodiment may further include an auxiliary capacitance wiring that forms an auxiliary capacitance used for holding a voltage applied to the liquid crystal.
  • a TFT array substrate used for a liquid crystal display panel is exemplified as a semiconductor device.
  • a semiconductor device for example, other organic EL devices, inorganic EL devices, electrophoretic devices, etc. It may be a semiconductor device used for a device.
  • the TFT is used as a pixel transistor in the pixel area (display area) of the TFT array substrate.
  • the present invention is not limited to this, and in other embodiments, for example, the TFT array substrate
  • the TFT of the present invention may be applied as a drive circuit transistor to a drive circuit such as a monolithic gate driver formed in the peripheral region (region arranged around the display region).
  • the TFT as the drive circuit transistor can be formed on the TFT array substrate simultaneously with the manufacturing process of the TFT 1 in the pixel region exemplified in the first embodiment.

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Abstract

本発明の半導体装置２１０は、基板１０上に形成されるソース配線１１、それと同層の遮光部１３、ソース配線１１等を覆うソース絶縁膜１４、ソース絶縁膜１４を貫通するホール部１４ａ、遮光部１３と重なるようにソース絶縁膜１４上に形成される酸化物半導体膜からなるチャネル領域部１５、酸化物半導体膜を低抵抗化したものからなり、ホール部１４ａを介してソース配線１１に接続するソース電極部１６、チ酸化物半導体膜を低抵抗化したものからなり、チャネル領域部１５を挟んでソース電極部１６と対向するドレイン電極部１７、チャネル領域部１５上に形成されるゲート絶縁膜１８、チャネル領域部１５と重なるようにゲート絶縁膜１８上に形成されるゲート電極１９を備える。

Description

半導体装置、表示装置及び半導体装置の製造方法
　本発明は、半導体装置、表示装置及び半導体装置の製造方法に関する。
　液晶表示装置等に用いられるＴＦＴアレイ基板は、画素毎にスイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を備えている。ＴＦＴは、従来、活性層としてアモルファスシリコンや多結晶シリコン等が利用されてきたが、近年、電子移動度が大きく、しかも成膜プロセスが比較的簡便である等の理由により、酸化亜鉛等の酸化物半導体が利用されている。
　特許文献１には、活性層としてインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物等の酸化物半導体を利用したトップゲート型のＴＦＴが記載されている。具体的には、ガラス基板上に酸化物半導体膜が形成され、その酸化物半導体膜上にゲート絶縁膜及びゲート電極がこの順で積層された内容が記載されている。
特開２０１２－３３８３６号公報
（発明が解決しようとする課題）
　従来のトップゲート型のＴＦＴでは、バックライト装置等によりガラス基板側から光が照射されると、その光はガラス基板を透過して酸化物半導体膜に当たる構成となっている。酸化物半導体膜に光が当たると、酸化物半導体膜の性能が低下してしまい、問題となっている。
　本発明の目的は、酸化物半導体膜の光による劣化が抑制されたトップゲート型の半導体装置等を提供することである。
（課題を解決するための手段）
　本発明に係る半導体装置は、基板と、前記基板上に形成されるソース配線と、前記ソース配線と離隔又は接続した状態で、前記ソース配線と同層にて前記基板上に形成される遮光部と、前記ソース配線及び前記遮光部を覆うように前記基板上に形成されるソース絶縁膜と、前記ソース配線の一部が露出するように前記ソース絶縁膜を厚み方向に貫通するホール部と、前記遮光部と重なるように前記ソース絶縁膜上に形成される酸化物半導体膜からなるチャネル領域部と、前記チャネル領域部と同種の酸化物半導体膜を低抵抗化したものからなり、一方の端部が前記ホール部を介して前記ソース配線に接続し、かつ他方の端部が前記チャネル領域部に接続するように前記ソース絶縁膜上に形成されるソース電極部と、前記チャネル領域部と同種の酸化物半導体膜を低抵抗化したものからなり、前記チャネル領域部に接続しつつ、前記チャネル領域部を挟んで前記ソース電極部と対向するように前記ソース絶縁膜上に形成されるドレイン電極部と、前記チャネル領域部と重なるように前記チャネル領域部上に形成されるゲート絶縁膜と、前記チャネル領域部と重なるように前記ゲート絶縁膜上に形成されるゲート電極と、を備える。
　本発明の半導体装置は、上記のようにトップゲート型であり、酸化物半導体膜からなるチャネル領域部が、遮光部と重なるように設けられている。そのため、基板側から光が供給された際に、チャネル領域部に光が当たらないように遮光部が光を遮るため、チャネル領域部を構成する酸化物半導体膜の劣化が抑制される。
　前記半導体装置において、前記ソース配線及び前記遮光部は、同種の導電性材料からなることが好ましい。ソース配線及び遮光部が同種の導電性材料からなると、ソース配線及び遮光部を同じ製造工程で製造することができ、生産性に優れる。
　前記半導体装置において、前記チャネル領域部は、前記遮光部の周縁からはみ出さないように形成されていることが好ましい。チャネル領域部が遮光部の周縁からはみ出さないように形成されていると、遮光部によってチャネル領域部を光からより確実に保護することができる。
　前記半導体装置において、前記ソース電極部及び前記ドレイン電極部を覆うように、前記ソース絶縁膜上に形成される層間絶縁膜を備えることが好ましい。
　前記半導体装置において、前記層間絶縁膜が主成分として窒化ケイ素を含有し、前記層間絶縁膜中に含まれる水素の作用により前記ソース電極部及び前記ドレイン電極部における前記酸化物半導体膜が低抵抗化されることが好ましい。層間絶縁膜がこのような構成であると、層間絶縁膜に隣接する部分の酸化物半導体膜を確実に低抵抗化することが可能である。
　前記半導体装置において、前記酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有することが好ましい。
　前記半導体装置は、前記ドレイン電極部と接続する画素電極を備え、表示領域の画素トランジスタを構成するものであってもよい。
　前記半導体装置は、表示領域の回りに配される周辺領域に形成され、駆動回路トランジスタを構成するものであってもよい。
　本発明に係る表示装置は、前記半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記半導体装置と前記対向基板との間に配置された液晶層とを備える。
　前記表示装置において、前記半導体装置に向けて光を供給するバックライト装置を備えるものであってもよい。
　また、本発明に係る半導体装置の製造方法は、基板上に導電体膜を形成する工程と、前記導電体膜をパターニングして、ソース配線と、このソース配線と離隔又は接続した状態で前記ソース配線と同層の遮光部とを前記基板上に形成する工程と、前記ソース配線及び前記遮光部を覆うように前記基板上にソース絶縁膜を形成する工程と、前記ソース配線の一部が露出するように前記ソース絶縁膜を厚み方向に貫通するホール部を形成する工程と、前記ホール部を介して前記ソース配線に接続した状態で、前記遮光部と重なるように前記ソース絶縁膜上に酸化物半導体膜が形成される工程と、前記酸化物半導体膜のうち、前記遮光部と重なるチャネル領域部を覆うように前記チャネル領域部上にゲート絶縁膜が形成される工程と、前記チャネル領域部と重なるように前記ゲート絶縁膜上にゲート電極が形成される工程と、前記酸化物半導体膜のうち、前記ゲート絶縁膜で覆われていない部分を覆うように、前記ソース絶縁膜上に層間絶縁膜が形成される工程と、を備える。本発明の半導体装置の製造方法は、このような工程を備えることにより、酸化物半導体膜の光による劣化が抑制されたトップゲート型の半導体装置を提供することができる。
　前記半導体装置の製造方法において、前記酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有することが好ましい。
　前記半導体装置の製造方法において、前記層間絶縁膜は、主成分として窒化ケイ素を含有し、プラズマ化学気相成長法によって形成されることが好ましい。層間絶縁膜がこのような構成であると共に、プラズマ化学気相成長法によって形成されると、層間絶縁膜に隣接する部分の酸化物半導体膜を確実に低抵抗化することができる。
（発明の効果）
　本発明によれば、酸化物半導体膜の光による劣化が抑制されたトップゲート型の半導体装置等を提供することができる。
液晶表示装置の断面構成を模式的に表した説明図 実施形態１のＴＦＴアレイ基板のＴＦＴの構成を模式的に表した平面図 図１のＡ－Ａ線断面図 透明基板上にソース配線及び遮光部が形成された状態を模式的に表した基板の平面図 図５は、図４のＢ－Ｂ線断面図 ソース配線及び遮光部を覆うように透明基板上にソース絶縁膜が形成された状態を模式的に表した基板の平面図 図６のＣ－Ｃ線断面図 ソース絶縁膜上に酸化物半導体膜が形成された状態を模式的に表した基板の断面図 酸化物半導体膜上にゲート絶縁膜及び金属層が形成された状態を模式的に表した基板の断面図 パターニングによりゲート電極及びゲート配線が形成された状態を模式的に表した基板の平面図 図１０のＤ－Ｄ線断面図 ゲート絶縁膜がパターニングされた状態を模式的に表した基板の断面図 酸化物半導体膜がパターニングされた状態を模式的に表した基板の平面図 図１３のＥ－Ｅ線断面図 酸化物半導体膜等を覆うように、第１層間絶縁膜及び有機絶縁膜が形成された状態を模式的に表した基板の断面図 共通電極が形成された状態を模式的に表した基板の平面図 図１６のＦ－Ｆ線断面図 第２層間絶縁膜が形成された状態を模式的に表した基板の平面図 図１８のＧ－Ｇ線断面図 実施形態２のＴＦＴアレイ基板のＴＦＴの構成を模式的に表した平面図 図２０のＨ－Ｈ線断面図 実施形態３のＴＦＴアレイ基板のＴＦＴの構成を模式的に表した平面図 図２２のＩ－Ｉ線断面図
　＜実施形態１＞
（液晶表示装置）
　本発明の実施形態１を、図１から図１９を参照しつつ説明する。本実施形態では、バックライト装置を備えた液晶表示装置（表示装置の一例）に利用されるＴＦＴアレイ基板（半導体装置の一例）について説明する。図１は、液晶表示装置１００の断面構成を模式的に表した説明図である。
　液晶表示装置１００は、表示面２００ａに画像を表示する液晶表示パネル２００、液晶表示パネル２００に光を供給するバックライト装置３００、液晶表示パネル２００やバックライト装置３００等を収容する筐体４００等を備えている。液晶表示パネル２００は、一対のガラス基板２１０，２２０が所定のギャップを隔てた状態で枠状のシール材２４０を介して貼り合わされるとともに、両ガラス基板２１０，２２０間に液晶層２３０が封入された構成となっている。なお、本実施形態の液晶表示パネル２００は、ＦＦＳ(Fringe Field Switching)モードで動作するものである。
　一方のガラス基板２１０は、ＴＦＴアレイ基板（半導体装置の一例）２１０であり、透明なガラス製の基板（透明基板）上に、スイッチング素子としてのＴＦＴやそれに接続する画素電極がマトリクス状に複数個配設されたものからなる。また、ＴＦＴアレイ基板２１０には、ＴＦＴ等を区画するようにソース配線やゲート配線が配設されている。更に、ＴＦＴアレイ基板２１０には、画素電極と対向する共通電極や、画素電極等を覆うように形成される配向膜等が設けられている。なお、後述するように、ＴＦＴアレイ基板２１０が備えるＴＦＴは、トップゲート型であり、活性層として酸化物半導体が利用されている。
　他方のガラス基板２２０は、ＴＦＴアレイ基板２１０に対して対向配置する対向基板２２０であり、透明なガラス製の基板（透明基板）上に、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）等の各着色部が所定配列で配置されたカラーフィルタ、配向膜等が配設されたものからなる。なお、両基板２１０，２２０の外側には、偏光板（不図示）が配設されている。
　バックライト装置３００は、ＬＥＤ（Light Emitting Diode）を光源としつつ、液晶表示パネル２００に向かって光を照射する装置である。バックライト装置３００は、図１に示されるように、液晶表示パネル２００のＴＦＴアレイ基板２１０側に配され、ＴＦＴアレイ基板２１０に向かって光を照射する。液晶表示パネル２００は、バックライト装置３００から供給される光を利用して、表示面２００ａに画像が表示される。
　本実施形態の液晶表示装置１００は、例えば、携帯電話（スマートフォン等を含む）、ラップトップ型パソコン、タブレット端末、携帯型情報端末（電子ブックやＰＤＡ等を含む）、デジタルフォトフレーム、携帯型ゲーム機、電子インクペーパ等の各種電子機器に用いられる。
（ＴＦＴアレイ基板）
　次いで、ＴＦＴアレイ基板２１０について、図２から図１９を参照しつつ詳細に説明する。図２は、実施形態１のＴＦＴアレイ基板２１０のＴＦＴ１の構成を模式的に表した平面図であり、図３は、図２のＡ－Ａ線断面図である。本実施形態のＴＦＴアレイ基板２１０は、トップゲート型のＴＦＴ１を備えている。なお、このＴＦＴ１は、画素領域（表示領域）に形成される画素トランジスタである。
　ＴＦＴアレイ基板２１０は、透明基板１０、ソース配線１１、ゲート配線１２、遮光部１３、ソース絶縁膜１４、チャネル領域部１５、ソース電極部１６、ドレイン電極部１７、ゲート絶縁膜１８、ゲート電極１９、第１層間絶縁膜２０、有機絶縁膜２１、共通電極２２、第２層間絶縁膜２３、画素電極２４等を備えている。なお、ＴＦＴアレイ基板２１０は、更に、配向膜等のその他の構成も備えているが、説明の便宜上、それらは省略した。
　透明基板１０は、上述したように、ガラス製の板材からなる。なお、透明基板１０としては、ガラス製に限定されず、種々の基板を用いることができる。例えば、単結晶半導体基板、酸化物単結晶基板、金属基板、ガラス基板、石英基板、樹脂基板等の基板を用いることができる。例えば、単結晶半導体基板や金属基板等の導電性基板である場合には、その上に絶縁膜等を設けることによって用いることが好ましい。
　ソース配線１１は、所定の線幅を有する線状のパターンからなり、透明基板１０上に直接、形成されている。ソース配線１１は、導電体膜からなり、単層又は多層のものが利用される。ソース配線１１は、例えば、チタン（Ｔｉ）、銅（Ｃｕ）及びチタン（Ｔｉ）の各膜がこの順で透明基板１０上に積層されたものからなる。
　遮光部１３は、ＴＦＴ１のチャネル領域部１５に光が当たらないように保護するものであり、ソース配線１１と同様、透明基板１０上に直接、形成されている。遮光部１３は、平面視四角形状をなしており、チャネル領域部１５と重なるように透明基板１０上に配置される。遮光部１３は、チャネル領域部１５を全面的に保護できるように、チャネル領域部１５よりも大きく設定されている。また、遮光部１３は、ソース配線１１と同じ導電性材料（導電体膜）を利用して形成される。後述するように、遮光部１３は、ソース配線１１と同じ製造工程で製造される。
　本実施形態の遮光部１３は、図２及び図３に示されるように、ソース配線１１と離隔した状態で、ソース配線１１と同層にて透明基板１０上に形成されている。
　ソース絶縁膜１４は、ソース配線１１及び遮光部１３を覆うように透明基板１０上に形成される。ソース絶縁膜１４は、例えば、酸化シリコン膜（ＳｉＯ２）からなる。
　なお、ソース絶縁膜１４には、ホール部（コンタクトホール）１４ａが形成されている。ホール部１４ａは、ソース配線１１と平面視で重なる位置に設けられており、ソース配線１１の一部が露出するようにソース絶縁膜１４を厚み方向に貫通する形で設けられている。
　チャネル領域部１５は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する酸化物半導体膜からなる。チャネル領域部１５は、平面視で遮光部１３と重なるようにソース絶縁膜１４上に四角形状に形成されている。また、チャネル領域部１５は、遮光部１３の周縁からはみ出さないように形成されている。チャネル領域部１５は、ソース電極部１６とドレイン電極部１７との間に配される部分であり、それらに挟まれた状態となっている。チャネル領域部１５は、ソース電極部１６及びドレイン電極部１７と一体的に繋がっている。
　ソース電極部１６は、チャネル領域部１５と同種の酸化物半導体膜（つまり、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する酸化物半導体膜）を低抵抗化したものからなり、導電性を備えている。つまり、ソース電極部１６は、チャネル領域部１５と同じ材料（酸化物半導体膜）を利用して形成することができる。ソース電極部１６は、平面視した際ソース絶縁膜１４の表面に沿った帯状をなしている。また、一方（ソース配線１１側）の端部１６ａは、ホール部１４ａのテーパーに沿ってソース絶縁膜１４の厚み方向にも延びている。図３に示されるように、ソース電極部１６は、一方の端部１６ａがホール部１４ａを介してソース配線１１に接続し、かつ他方の端部１６ｂがチャネル領域部１５に接続するように、ソース絶縁膜１４上に形成されている。
　ドレイン電極部１７は、上述のソース電極部１６と同様、チャネル領域部１５と同種の酸化物半導体膜（つまり、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する酸化物半導体膜）を低抵抗化したものからなり、導電性を備えている。つまり、ドレイン電極部１７は、チャネル領域部１５と同じ材料（酸化物半導体膜）を利用して形成することができる。ドレイン電極部１７は、チャネル領域部１５を挟んでソース電極部１６と対向するように、ソース絶縁膜１４上に形成されている。なお、ドレイン電極部１７の一方（チャネル領域部１５側）の端部１７ａは、チャネル領域部１５に接続され、他方の端部１７ｂは、画素電極２４に接続されている。
　ゲート絶縁膜１８は、チャネル領域部１５と重なるようにチャネル領域部１５上に形成される。ゲート絶縁膜１８は、図３に示されるように、チャネル領域部１５とゲート電極１９との間に挟まれている。ゲート絶縁膜１８は、例えば、酸化シリコン膜（ＳｉＯ２）及び窒化シリコン膜（ＳｉＮｘ）がこの順でチャネル領域部１５上に積層されたものからなる。なお、ゲート絶縁膜１８は、平面視した際に、ゲート配線１２と重なる部分にも形成されている。
　ゲート配線１２は、図２に示されるように、所定の線幅を有する線状のパターンからなり、ゲート絶縁膜１８上に形成されている。ゲート配線１２は、導電体膜からなり、単層又は多層のものが利用される。ゲート配線１２は、例えば、チタン（Ｔｉ）及び銅（Ｃｕ）の各膜がこの順でゲート絶縁膜１８上に積層されたものからなる。ゲート配線１２は、ソース配線１１に対して、平面視した際に直交するように設けられている。
　ゲート電極１９は、チャネル領域部１５と重なるようにゲート絶縁膜１８上に形成される。ゲート電極１９は、ゲート配線１２と同様の導電体膜からなり、ゲート配線１２に対して一体的に接続されている。また、図２に示されるように、ゲート電極１９は、ゲート配線１２から板片状に飛び出したような形をなしており、ゲート電極１９を間に置いて対向するようにソース電極部１６及びドレイン電極部１７が配置されている。
　第１層間絶縁膜２０は、ソース電極部１６及びドレイン電極部１７を覆うように、ソース絶縁膜１４上に形成される。第１層間絶縁膜２０は、例えば、窒化シリコン膜（ＳｉＮｘ）からなる。窒化シリコン膜からなる第１層間絶縁膜２０は、例えば、生産性等に優れるプラズマ化学気相成長法（ＰＥＣＶＤ）を用いて形成される。なお、窒化シリコン膜中には、水素がある程度、含まれている。特に、プラズマ化学気相成長法で形成した窒化シリコン膜中には、多くの水素が残留する。窒化シリコン膜中の水素は、第１層間絶縁膜２０に接触するソース電極部１６及びドレイン電極部１７へ移動する。ソース電極部１６及びドレイン電極部１７は、チャネル領域部１５と同種の酸化物半導体膜が、第１層間絶縁膜２０に含まれる水素と反応して低抵抗化されたものである。
　有機絶縁膜２１は、感光性樹脂等からなり、第１層間絶縁膜２０を覆うようにスピンコート法等を利用して第１層間絶縁膜２０上に形成される。有機絶縁膜２１上には、更に共通電極２２が形成される。共通電極２２は、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等の透明な導電材料からなり、スパッタリング法等を利用して形成される。
　第２層間絶縁膜２３は、共通電極２２を覆うように、共通電極２２及び有機絶縁膜２１上に形成されている。第２層間絶縁膜２３は、第１層間絶縁膜２０と同様、例えば、窒化シリコン膜（ＳｉＮｘ）からなり、プラズマ化学気相成長法等によって形成される。
　画素電極２４は、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等の透明な導電材料からなり、スパッタリング法等を利用して第２層間絶縁膜２３上に形成される。画素電極２４は、第１層間絶縁膜２０、有機絶縁膜２１及び第２層間絶縁膜２３を、厚み方向に貫通する形で設けられたホール部２５を介して、ドレイン電極部１７に接続されている。第１層間絶縁膜２０、有機絶縁膜２１及び第２層間絶縁膜２３には、それぞれ貫通孔（スルーホール）２０ａ，２１ａ，２３ａが形成されている。
　本実施形態のＴＦＴアレイ基板２１０は、上記のような構成を備えることにより、チャネル領域部１５が、バックライト装置３００から供給される光によって劣化（光劣化）することが抑制される。ＴＦＴ１のチャネル領域部１５は、透明基板１０側が遮光部１３によって覆われている。そのため、バックライト装置３００から液晶表示パネル２００の背面（ＴＦＴアレイ基板２１０）に向けて光が照射されても、遮光部１３が光を遮るため、光がチャネル領域部１５に光が当たることが抑制される。
　また、本実施形態のＴＦＴアレイ基板２１０において、遮光部１３がソース配線１１と同じ導電性材料（ソースメタル）から形成されるため、ソース配線１１と同じ製造工程で、遮光部１３を製造することができる。したがって、本実施形態のＴＦＴアレイ基板２１０は、製造工程を煩雑化することなく、遮光部１３を所定の個所に設けることができる。
　また、本実施形態のＴＦＴアレイ基板２１０において、チャネル領域部１５は、遮光部１３の周縁から平面視ではみ出さないように形成されている。そのため、チャネル領域部１５は、平面視で遮光部１３から外側にはみ出さず、より確実に光が当たることが抑制されている。
　本実施形態のＴＦＴアレイ基板２１０は、上述のように、ＴＦＴ１がトップゲート型であり、透明基板１０上にソース配線１１が形成され、ゲート電極１９が、ゲート絶縁膜１８を介してソース絶縁膜１４上に形成された酸化物半導体膜からなるチャネル領域部１５上に形成されている。そして、ソース電極部１６及びドレイン電極部１７がチャネル領域部１５を挟んで対向する形でソース絶縁膜１４上に形成されている。このような構成のＴＦＴアレイ基板２１０では、ゲート電極１９とソース電極部１６が平面視で互いに重ならないため、寄生容量の発生が抑制される。その結果、表示データの書き込み時における消費電力の増加や、信号の鈍り等が抑制される。
　本実施形態のＴＦＴアレイ基板２１０は、ソース電極部１６及びドレイン電極部１７がそれぞれ、チャネル領域部１５と同じ酸化物半導体膜を、低抵抗化（高導電率化）することによって形成される。ソース電極部１６及びドレイン電極部１７は、第１層間絶縁膜２０に直接、接触しているため、第１層間絶縁膜２０中に含まれている水素が、ソース電極部１６及びドレイン電極部１７を構成する酸化物半導体膜と反応することができ、前記酸化物半導体膜を低抵抗化することができる。なお、チャネル領域部１５を構成する酸化物半導体膜は、ゲート絶縁膜１８で覆われており、第１層間絶縁膜２０中の水素と反応することが抑制されている。
　なお、本実施形態に係るＴＦＴアレイ基板２１０を分解し、光学顕微鏡、ＳＴＥＭ（Scanning Transmission Electron Microscope：走査型透過電子顕微鏡）、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）等の顕微鏡観察により、ＴＦＴアレイ基板２１０のパターン形状等を確認することができる。
（ＴＦＴアレイ基板の製造方法）
　次いで、実施形態１のＴＦＴアレイ基板２１０の製造方法について、詳細に説明する。図４は、透明基板１０上にソース配線１１及び遮光部１３が形成された状態を模式的に表した基板の平面図であり、図５は、図４のＢ－Ｂ線断面図である。図４及び図５に示されるように、先ず透明基板１０上に、ソース配線１１及び遮光部１３が形成される。ソース配線１１及び遮光部１３は、スパッタリング法等により透明基板１０上に全面的に形成された金属層（ソースメタル層）が、フォトリソグラフィ法等により所望の形状にパターニングされることによって形成される。具体的には、マスクプロセスにより所定パターンのレジストが、前記金属層上に形成され、その後、前記金属層に対してエッチング（例えば、ウェットエッチング）が施されると、パターン状のソース配線１１及び遮光部１３がそれぞれ形成される。なお、前記レジストは、適宜、除去される。このように、遮光部１３は、ソース配線１１と同じ製造工程において、同じ導電性材料（金属層）から形成される。
　図６は、ソース配線１１及び遮光部１３を覆うように透明基板１０上にソース絶縁膜１４が形成された状態を模式的に表した基板の平面図であり、図７は、図６のＣ－Ｃ線断面図である。図６及び図７に示されるように、ソース配線１１及び遮光部１３が形成された後、それらを覆う形で透明基板１０上にソース絶縁膜１４が全面的に形成される。ソース絶縁膜１４は、例えば、酸化シリコン膜（ＳｉＯ２）からなり、プラズマ化学気相成長法等により形成される。
　続いて、フォトリソグラフィ法等を用いて、ソース絶縁膜１４にホール部１４ａが形成される。具体的には、マスクプロセスにより所定パターンのレジストが、ソース絶縁膜１４上に形成され、その後、ソース絶縁膜１４に対してエッチング（例えば、ドライエッチング）が施されると、ソース絶縁膜１４にホール部１４ａが形成される。ホール部１４ａは、ソース配線１１の一部が露出するようにソース絶縁膜１４を厚み方向に貫通する形で形成される。なお、前記レジストは、適宜、除去される。
　図８は、ソース絶縁膜１４上に酸化物半導体膜３０が形成された状態を模式的に表した基板の断面図である。図８に示されるように、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する酸化物半導体膜３０が、スパッタリング法等により、ソース絶縁膜１４上に全面的に形成される。この酸化物半導体膜３０は、各ＴＦＴ１のチャネル領域部１５、ソース電極部１６及びドレイン電極部１７を形成するためのものである。酸化物半導体膜３０は、ホール部１４ａを介してソース配線１２に接続されるように形成される。酸化物半導体膜３０の一部は、図８に示されるように、ホール部１４ａのテーパーに沿って厚み方向に延びた形をなしており、この部分がソース配線１２と接続する。
　図９は、酸化物半導体膜３０上にゲート絶縁膜１８及び金属層（ゲートメタル層）４０が形成された状態を模式的に表した基板の断面図である。図９に示されるように、ゲート絶縁膜１８は、酸化物半導体膜３０上に全面的に形成されている。ゲート絶縁膜１８は、例えば、酸化シリコン膜（ＳｉＯ２）及び窒化シリコン膜（ＳｉＮｘ）がこの順で積層されたものからなり、プラズマ化学気相成長法等により形成される。また、図９に示されるように、金属層４０が全面的にゲート絶縁膜１８上に形成されている。この金属層４０は、ゲート電極１９及びゲート配線１２を形成するためのものであり、スパッタリング法等により形成される。
　図１０は、パターニングによりゲート電極１９及びゲート配線１２が形成された状態を模式的に表した基板の平面図であり、図１１は、図１０のＤ－Ｄ線断面図である。図１０及び図１１に示されるゲート電極１９及びゲート配線１２は、上述の金属層（ゲートメタル層）４０が、フォトリソグラフィ法等により所望の形状にパターニングされることによって形成される。具体的には、マスクプロセスにより所定パターンのレジストが、金属層４０上に形成され、その後、金属層４０に対してエッチング（例えば、ウェットエッチング）が施されると、パターン状のゲート電極１９及びゲート配線１２がゲート絶縁膜１８上に形成される。
　図１２は、ゲート絶縁膜１８がパターニングされた状態を模式的に表した基板の断面図である。パターン状のゲート絶縁膜１８は、ゲート電極１９及びゲート配線１２の形成に使用したレジストをマスクとして利用しつつ、全面的に形成されているゲート絶縁膜１８に対してエッチング（例えば、ドライエッチング）が施されることにより形成される。このように、ゲート絶縁膜１８をパターニングする際、ゲート電極１９及びゲート配線１２をマスクとして利用することができる。なお、前記レジストは、適宜、除去される。
　図１３は、酸化物半導体膜３０がパターニングされた状態を模式的に表した基板の平面図であり、図１４は、図１３のＥ－Ｅ線断面図である。図１３及び図１４に示されるように、全面的に形成された酸化物半導体膜３０は、フォトリソグラフィ法等により所望の形状にパターニングされる。具体的には、マスクプロセスにより所定パターンのレジストが、酸化物半導体膜３０上に形成され、その後、酸化物半導体膜３０に対してエッチング（例えば、ウェットエッチング）が施されると、図１３及び図１４に示されるような、パターン状の酸化物半導体膜３０が形成される。なお、前記レジストは、適宜、除去される。
　図１５は、酸化物半導体膜３０等を覆うように、第１層間絶縁膜２０及び有機絶縁膜２１が形成された状態を模式的に表した基板の断面図である。第１層間絶縁膜２０は、ゲート絶縁膜１８によって覆われていない部分の酸化物半導体膜３０（つまり、将来的にソース電極部１６及びドレイン電極部１７となる部分）を覆いつつ、ゲート電極１９を覆うように全面的に形成される。第１層間絶縁膜２０は、例えば、窒化シリコン膜（ＳｉＮｘ）からなる。窒化シリコン膜からなり、プラズマ化学気相成長法等で形成される。有機絶縁膜２１は、図１５に示されるように、第１層間絶縁膜２０を覆うようにスピンコート法等を利用して第１層間絶縁膜２０上に、感光性樹脂の塗膜を全面的に形成し、その後、その塗膜をマスク越しに所定パターンで露光することによって、スルーホール（貫通孔）２１ａと共に形成される。
　図１６は、共通電極２２が形成された状態を模式的に表した基板の平面図であり、図１７は、図１６のＦ－Ｆ線断面図である。上記のように有機絶縁膜２１が形成された後、有機絶縁膜２１上にスパッタリング法等を利用して共通電極２２を構成する電極材料が全面的に層状に堆積される。前記電極材料としては、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等の透明な導電材料が用いられる。続いて、フォトリソグラフィ法等を用いて、前記電極材料がパターニングされると、図１６及び図１７に示されるような共通電極２２が形成される。
　図１８は、第２層間絶縁膜２３が形成された状態を模式的に表した基板の平面図であり、図１９は、図１８のＧ－Ｇ線断面図である。図１８及び図１９に示されるように、共通電極２２を覆うように、第２層間絶縁膜２３が全面的に形成される。第２層間絶縁膜２３は、第１層間絶縁膜２０と同様、例えば、窒化シリコン膜（ＳｉＮｘ）からなり、プラズマ化学気相成長法等によって形成される。
　第２層間絶縁膜２３が形成された後、図１８及び図１９に示されるように、第１層間絶縁膜２０、有機絶縁膜２１及び第２層間絶縁膜２３を厚み方向に貫通する形でホール部（コンタクトホール）２５が形成される。ホール部２５は、フォトリソグラフィ法等を用いて形成される。具体的には、マスクプロセスにより所定パターンのレジストが、第２層間絶縁膜２３上に形成される。その際、有機絶縁膜２１のスルーホール（貫通孔）２１ａと位置が合うように、スルーホール用のレジストパターンを形成する。その後、第２層間絶縁膜２３に対してエッチング（例えば、ドライエッチング）が施されると、第１層間絶縁膜２０、及び第２層間絶縁膜２３を貫通する形でホール部２５が形成される。ホール部２５は、ドレイン電極部１７の一部が露出するように第２層間絶縁膜２３等を厚み方向に貫通する形で形成される。なお、前記レジストは、適宜、除去される。
　次いで、第２層間絶縁膜２３上に、スパッタリング法等を利用して画素電極２４を構成する電極材料が全面的に層状に堆積される。前記電極材料としては、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等の透明な導電材料が用いられる。続いて、
フォトリソグラフィ法等を用いて、前記電極材料がパターニングされると、図２及び図３に示されるような画素電極２４が形成される。その結果、図３に示されるような断面構成のＴＦＴアレイ基板２１０が得られる。
　以上のような工程を経て、本実施形態のＴＦＴアレイ基板２１０が製造される。なお、ＴＦＴアレイ基板２１０には、その他に、液晶層中の液晶分子の配向を規制する配向膜、透明基板１０の外側に配される偏光板、光学フィルム等の図示されない構成が適宜、設けられる。
　このように、本実施形態のＴＦＴアレイ基板２１０（半導体装置）の製造方法は、このような工程を備えることにより、酸化物半導体膜の光による劣化が抑制されたトップゲート型のＴＦＴアレイ基板２１０（半導体装置）を提供することができる。
　＜実施形態２＞
　次いで、本発明の実施形態２を、図２０及び図２１を参照しつつ説明する。なお、以降の各実施形態において、上述の実施形態１と同じ構成については、同じ符号で表し詳細な説明を省略する。図２０は、実施形態２のＴＦＴアレイ基板２１０ＡのＴＦＴ１Ａの構成を模式的に表した平面図であり、図２１は、図２０のＨ－Ｈ線断面図である。
　本実施形態のＴＦＴアレイ基板２１０Ａにおいて、遮光部１３Ａは実施形態１と同様、チャネル領域部１５と重なっている。この遮光部１３Ａは、実施形態１のものよりも大きく、ソース配線１１と接続している。このように、遮光部１３Ａを、必要に応じて、ソース配線１１に接続する形で設けてもよい。
　＜実施形態３＞
　次いで、本発明の実施形態３を、図２２及び図２３を参照しつつ説明する。図２２は、実施形態３のＴＦＴアレイ基板２１０ＢのＴＦＴ１Ｂの構成を模式的に表した平面図であり、図２３は、図２０のＩ－Ｉ線断面図である。
　本実施形態のＴＦＴアレイ基板２１０Ｂは、実施形態１と同じ形状の遮光部１３Ｂを備えている。但し、この遮光部１３Ｂは、実施形態１とは異なり、ゲート電極１９の付け根部分にあるゲート配線１２に接続されている。つまり、遮光部１３Ｂは、ゲート電極１９と同電位化されており、本実施形態のＴＦＴ１Ｂは、ダブルゲート型となっている。ゲート配線１２の下方にあるゲート絶縁膜１８等には、遮光部１３Ｂの一部が露出するように厚み方向に貫通する形でホール部（コンタクトホール）２６が設けられており、ゲート配線１２から下方に延びた部分１２Ｂがホール部２６を介して遮光部１３Ｂに接続している。このように、遮光部１３Ｂを、ゲート電極１９と同電位化する形で設けてもよい。
　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記実施形態では、酸化物半導体膜として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有するものを利用したが、これに限られず、本発明の目的を達成できるものであればよい。例えば、酸化物半導体膜としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）及びスズ（Ｓｎ）からなる群より選ばれる少なくとも１種を含む酸化物を半導体膜の材料としてもよい。
　（２）上記実施形態の各ＴＦＴアレイ基板は、液晶に印加した電圧を保持するために用いられる補助容量を形成する補助容量配線を更に備えてもよい。
　（３）上記実施形態では、半導体装置として液晶表示パネルに利用されるＴＦＴアレイ基板を例示したが、他の実施形態においては、例えば、有機ＥＬデバイス、無機ＥＬデバイス、電気泳動デバイス等の他のデバイスに利用される半導体装置であってもよい。
　（４）上記実施形態では、ＴＦＴが画素トランジスタとして、ＴＦＴアレイ基板の画素領域（表示領域）に利用されていたが、本発明はこれに限られず、他の実施形態においては、例えばＴＦＴアレイ基板の周辺領域（表示領域の回りに配される領域）に形成されるモノリシック化されたゲートドライバ等の駆動回路に、本発明のＴＦＴを、駆動回路トランジスタとして適用してもよい。なお、駆動回路トランジスタとしてのＴＦＴは、上記実施形態１等で例示した画素領域のＴＦＴ１の製造プロセスと同時にＴＦＴアレイ基板上に作成することが可能である。
　１，１Ａ，１Ｂ...ＴＦＴ、１０...透明基板（基板）、１１...ソース配線、１２...ゲート配線、１３，１３Ａ，１３Ｂ...遮光部、１４...ソース絶縁膜、１４ａ...ホール部、１５...チャネル領域部、１６...ソース電極部、１７...ドレイン電極部、１８...ゲート絶縁膜、１９...ゲート電極、２０...第１層間絶縁膜、２１...有機絶縁膜、２２...共通電極、２３...第２層間絶縁膜、２４...画素電極、２５...ホール部、３０...酸化物半導体膜、４０...金属層（ゲートメタル）、１００...液晶表示装置、２００...液晶表示パネル、２１０...ＴＦＴアレイ基板（半導体装置）、２２０...対向基板、２３０...液晶層、２４０...シール材、３００...バックライト装置、４００...筐体

Claims (13)

  1. 　基板と、
    　前記基板上に形成されるソース配線と、
    　前記ソース配線と離隔又は接続した状態で、前記ソース配線と同層にて前記基板上に形成される遮光部と、
    　前記ソース配線及び前記遮光部を覆うように前記基板上に形成されるソース絶縁膜と、
    　前記ソース配線の一部が露出するように前記ソース絶縁膜を厚み方向に貫通するホール部と、
    　前記遮光部と重なるように前記ソース絶縁膜上に形成される酸化物半導体膜からなるチャネル領域部と、
    　前記チャネル領域部と同種の酸化物半導体膜を低抵抗化したものからなり、一方の端部が前記ホール部を介して前記ソース配線に接続し、かつ他方の端部が前記チャネル領域部に接続するように前記ソース絶縁膜上に形成されるソース電極部と、
    　前記チャネル領域部と同種の酸化物半導体膜を低抵抗化したものからなり、前記チャネル領域部に接続しつつ、前記チャネル領域部を挟んで前記ソース電極部と対向するように前記ソース絶縁膜上に形成されるドレイン電極部と、
    　前記チャネル領域部と重なるように前記チャネル領域部上に形成されるゲート絶縁膜と、
    　前記チャネル領域部と重なるように前記ゲート絶縁膜上に形成されるゲート電極と、を備える半導体装置。
  2. 　前記ソース配線及び前記遮光部は、同種の導電性材料からなる請求項１に記載の半導体装置。
  3. 　前記チャネル領域部は、前記遮光部の周縁からはみ出さないように形成されている請求項１又は請求項２に記載の半導体装置。
  4. 　前記ソース電極部及び前記ドレイン電極部を覆うように、前記ソース絶縁膜上に形成される層間絶縁膜を備える請求項１から請求項３の何れか一項に記載の半導体装置。
  5. 　前記層間絶縁膜が主成分として窒化ケイ素を含有し、前記層間絶縁膜中に含まれる水素の作用により前記ソース電極部及び前記ドレイン電極部における前記酸化物半導体膜が低抵抗化される請求項４に記載の半導体装置。
  6. 　前記酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する請求項１から請求項５の何れか一項に記載の半導体装置。
  7. 　前記ドレイン電極部と接続する画素電極を備え、
    　表示領域の画素トランジスタを構成する請求項１から請求項６の何れか一項に記載の半導体装置。
  8. 　表示領域の回りに配される周辺領域に形成され、駆動回路トランジスタを構成する請求項１から請求項６の何れか一項に記載の半導体装置。
  9. 　請求項１から請求項８の何れか一項に記載の半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記半導体装置と前記対向基板との間に配置された液晶層とを備える表示装置。
  10. 　前記半導体装置に向けて光を供給するバックライト装置を備える請求項９に記載の表示装置。
  11. 　基板上に導電体膜を形成する工程と、
    　前記導電体膜をパターニングして、ソース配線と、このソース配線と離隔又は接続した状態で前記ソース配線と同層の遮光部とを前記基板上に形成する工程と、
    　前記ソース配線及び前記遮光部を覆うように前記基板上にソース絶縁膜を形成する工程と、
    　前記ソース配線の一部が露出するように前記ソース絶縁膜を厚み方向に貫通するホール部を形成する工程と、
    　前記ホール部を介して前記ソース配線に接続した状態で、前記遮光部と重なるように前記ソース絶縁膜上に酸化物半導体膜が形成される工程と、
    　前記酸化物半導体膜のうち、前記遮光部と重なるチャネル領域部を覆うように前記チャネル領域部上にゲート絶縁膜が形成される工程と、
    　前記チャネル領域部と重なるように前記ゲート絶縁膜上にゲート電極が形成される工程と、
    　前記酸化物半導体膜のうち、前記ゲート絶縁膜で覆われていない部分を覆うように、前記ソース絶縁膜上に層間絶縁膜が形成される工程と、を備える半導体装置の製造方法。
  12. 　前記酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含有する請求項１１に記載の半導体装置の製造方法。
  13. 　前記層間絶縁膜は、主成分として窒化ケイ素を含有し、プラズマ化学気相成長法によって形成される請求項１１又は請求項１２に記載の半導体装置の製造方法。
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