KR102258374B1 - 박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법 Download PDF

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Abstract

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 바텀 게이트 전극, 투명 도전 물질을 포함하고 상기 바텀 게이트 전극과 중첩하는 탑 게이트 전극 및 소스 영역, 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 패턴을 포함한다. 일 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치한다. 상기 박막 트랜지스터에 따르면, 기생 캐퍼시턴스를 감소시키고, 유효 이동도를 향상시킬 수 있다.

Description

박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법{THIN FILM TRANSISTOR, DISPLAY PANEL HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 표시 패널, 상기 박막 트랜지스터의 제조 방법 및 상기 표시 패널의 제조 방법에 관한 것으로, 보다 상세하게는 표시 장치용 박막 트랜지스터, 상기 박막 트랜지스터를 포함하는 표시 패널, 상기 박막 트랜지스터의 제조 방법 및 상기 표시 패널의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 패널은 신호 배선, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 일반적으로 상기 액정층은 상기 공통 전극과 상기 화소 전극을 이용하여 수직 전계를 형성하고 상기 수직 전계에 의해 액정을 구동한다.
상기 박막 트랜지스터는 스위칭 특성을 향상시키기 위해 여러 가지 구조를 가질 수 있다. 예를 들면 더블 게이트 전극 구조를 가질 수 있는데, 종래의 더블 게이트 전극 구조를 갖는 박막 트랜지스터의 경우, 유효 이동도(effective mobility)를 향상 시킬 수 있으나, 소스 전극과 드레인 전극이 게이트 전극들과 중첩하여 발생하기 기생 캐퍼시턴스를 함께 증가 시키는 문제가 있었다. 또한, 이에 따라 이를 포함하는 표시 패널의 화질이 저하되는 문제가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 기생 캐퍼시턴스를 감소시키고, 유효 이동도를 향상시킬 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 바텀 게이트 전극, 투명 도전 물질을 포함하고 상기 바텀 게이트 전극과 중첩하는 탑 게이트 전극 및 소스 영역, 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 패턴을 포함한다. 일 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치한다.
본 발명의 일 실시예에 있어서, 상기 바텀 게이트 전극은 불투명한 금속을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 광을 투과할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체가 환원된 영역일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 두께는 500Å일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 비정질 실리콘을 포함하고, 두께가 100Å일 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터는 상기 바텀 게이트 전극이 그 위에 배치되는 기판, 상기 바텀 게이트 전극 및 상기 액티브 패턴 사이에 배치되어 상기 바텀 게이트 전극을 절연하는 제1 절연층, 및 상기 액티브 패턴과 상기 탑 게이트 전극 사이에 배치되어 상기 탑 게이트 전극을 절연하는 제2 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면에서 볼 때, 상기 제2 절연 패턴의 외곽 형상은 상기 탑 게이트 전극의 외곽 형상과 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 채널 영역과 상기 소스 영역의 경계 및 상기 채널 영역과 상기 드레인 영역의 경계는 상기 바텀 게이트 전극의 외곽과 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 바텀 게이트 전극과 상기 탑 게이트 전극의 미스 얼라인(miss-align) 정도인 스큐(skew)의 편차가 0.5nm 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인이 정의하는 화소 영역에 배치되는 제1 전극을 포함한다. 상기 박막 트랜지스터는 상기 게이트 라인과 전기적으로 연결되는 바텀 게이트 전극, 투명 도전 물질을 포함하고, 상기 바텀 게이트 전극과 중첩하는 탑 게이트 전극, 및 상기 데이터 라인과 전기적으로 연결되는 소스 영역, 상기 제1 전극과 전기적으로 연결되는 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 패턴을 포함한다. 일 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치한다.
본 발명의 일 실시예에 있어서, 상기 바텀 게이트 전극은 불투명한 금속을 포함할 수 있다. 상기 액티브 패턴은 광을 투과하고, 산화물 반도체를 포함할 수 있다. 상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체가 환원된 영역될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 게이트 라인 및 상기 바텀 게이트 전극이 그 위에 배치되는 기판, 상기 바텀 게이트 전극 및 상기 액티브 패턴 사이에 배치되어 상기 바텀 게이트 전극을 절연하는 제1 절연층, 상기 액티브 패턴과 상기 탑 게이트 전극 사이에 배치되어 상기 탑 게이트 전극을 절연하는 제2 절연 패턴, 상기 박막 트랜지스터 상에 배치되어 상기 박막 트랜지스터를 절연하는 제3 절연층, 및 상기 제3 절연층 상에 배치되는 제4 절연층을 더 포함할 수 있다. 상기 데이터 라인은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 탑 게이트 전극과 상기 게이트 라인을 전기적으로 연결하고 상기 제1 전극과 동일한 물질을 포함하는 연결 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 소스 영역을 노출하는 제1 콘택홀이 상기 제3 절연층을 통해 형성될 수 있다. 상기 액티브 패턴의 상기 드레인 영역을 노출하는 제2 콘택홀이 상기 제3 절연층 및 상기 제4 절연층을 통해 형성될 수 있다. 상기 탑 게이트 전극을 노출하는 제3 콘택홀이 상기 제3 절연층 및 상기 제4 절연층을 통해 형성될 수 있다. 상기 게이트 라인을 노출하는 제4 콘택홀이 상기 제1 절연층, 상기 제3 절연층 및 상기 제4 절연층을 통해 형성될 수 있다. 상기 데이터 라인은 상기 제1 콘택홀을 통해 상기 액티브 패턴의 상기 소스 영역에 전기적으로 연결될 수 있다. 상기 제1 전극은 상기 제2 콘택홀을 통해 상기 액티브 패턴의 상기 드레인 영역에 전기적으로 연결될 수 있다. 상기 연결 전극은 상기 제3 콘택홀을 통해 상기 탑 게이트 전극과 전기적으로 연결되고, 상기 제4 콘택홀을 통해 상기 게이트 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 바텀 게이트 전극과 상기 탑 게이트 전극의 미스 얼라인(miss-align) 정도인 스큐(skew)의 편차가 0.5nm 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 불투명한 금속을 포함하는 바텀 게이트 전극을 형성하는 단계; 상기 바텀 게이트 전극이 형성된 상기 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 액티브 층, 제2 절연층 및 투명 도전 물질을 포함하는 탑 게이트층을 차례로 형성하는 단계; 상기 탑 게이트층 상에 포토레지스트 조성물을 도포한 후, 상기 기판에서 상기 포토레지스트 조성물 방향으로 배면 노광하여 상기 바텀 게이트 전극에 대응하는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴이 형성되지 않은 상기 탑 게이트층 및 상기 제2 절연층을 식각하여, 탑 게이트 전극 및 제2 절연 패턴을 형성하고, 상기 액티브 층의 일부를 노출 시키는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 액티브 층은 산화물 반도체를 포함할 수 있다. 상기 박막 트랜지스터의 제조 방법은 상기 액티브 층의 노출된 일부를 환원 시켜 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 제조 방법은 기판 상에 바텀 게이트 전극 및 게이트 라인을 형성하는 단계; 상기 바텀 게이트 전극 및 상기 게이트 라인이 형성된 상기 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 산화물 반도체를 포함하는 액티브 층, 제2 절연층 및 투명 도전 물질을 포함하는 탑 게이트층을 차례로 형성하는 단계; 상기 탑 게이트층 상에 액티브 패턴에 대응하는 제1 포토레지스트 패턴을 형성하는 단계 상기 제1 포토레지스트 패턴을 이용하여, 상기 탑 게이트층, 상기 제2 절연층 및 상기 액티브 층을 식각하여, 원시 탑 게이트 전극, 원시 제2 절연 패턴 및 상기 액티브 패턴을 형성하는 단계; 상기 원시 탑 게이트 전극 상에 포토레지스트 조성물을 도포한 후, 상기 기판에서 상기 포토레지스트 조성물 방향으로 배면 노광하여 상기 바텀 게이트 전극에 대응하는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토 레지스트 패턴이 형성되지 않은 상기 원시 탑 게이트 전극 및 상기 원시 제2 절연 패턴을 식각하여, 탑 게이트 전극 및 제2 절연 패턴을 형성하고, 상기 액티브 패턴의 일부를 노출 시키는 단계; 및 상기 액티브 층의 노출된 일부를 환원 시켜 소스 영역 및 드레인 영역을 형성하는 단계 및 상기 탑 게이트 전극 및 상기 액티브 패턴이 형성된 상기 제1 절연층 상에 제3 절연층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 제조 방법은 상기 제3 절연층을 통해 상기 액티브 패턴의 상기 소스 영역을 노출하는 제1 콘택홀을 형성하고, 상기 제3 절연층 상에 형성되고 상기 제1 콘택홀을 통해 상기 소스 영역과 전기적으로 연결되는 데이터 라인을 형성하는 단계; 상기 데이터 라인이 형성된 상기 제3 절연층 상에 제4 절연층을 형성하는 단계; 상기 제4 절연층 및 상기 제3 절연층을 통해 상기 액티브 패턴의 상기 드레인 영역을 노출하는 제2 콘택홀을 형성하고, 상기 제4 절연층 및 상기 제3 절연층을 통해 상기 탑 게이트 전극을 노출하는 제3 콘택홀을 형성하고, 상기 제4 절연층, 상기 제3 절연층 및 상기 제1 절연층을 통해 상기 게이트 라인을 노출하는 제4 콘택홀을 형성하는 단계; 및 상기 제4 절연층 상에 제1 전극 및 연결 전극을 형성하는 단계를 포함할 수 있다. 상기 제1 전극은 상기 제2 콘택홀을 통해 상기 액티브 패턴의 상기 드레인 영역에 전기적으로 연결될 수 있다. 상기 연결 전극은 상기 제3 콘택홀을 통해 상기 탑 게이트 전극과 전기적으로 연결되고, 상기 제4 콘택홀을 통해 상기 게이트 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터는 바텀 게이트 전극을 마스크로 배면 노광하여, 탑 게이트 전극 및 액티브 패턴의 채널 영역을 자기 정렬(self align)하여 형성한다. 따라서, 상기 액티브 패턴의 소스 및 드레인 전극과 상기 바텀 및 탑 게이트 전극들 간의 기생 캐퍼시턴스를 감소시키고, 유효 이동도를 향상시킬 수 있다.
또한, 박막 트랜지스터의 제조 방법은 투명 도전 물질을 포함하는 탑 게이트층을 형성한 후, 불투명한 금속을 포함하는 바텀 게이트 전극을 마스크로 배면 노광하여, 탑 게이트 전극 및 액티브 패턴의 채널 영역을 자기 정렬(self align)하여 형성한다. 따라서, 일 단면에서 상기 탑 게이트 전극, 상기 바텀 게이트 전극, 상기 액티브 패턴의 상기 채널 영역의 외곽들이 실질적으로 일치할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 내지 2f는 도 1의 박막 트랜지스터의 제조 방법을 나타낸 단면도들이다.
도 3a 내지 3f는 도 1의 박막 트랜지스터의 다른 제조 방법을 나타낸 단면도들이다.
도 4은 본 발명의 일 실시예에 따른 표시 패널의 어레이 기판의 평면도이다.
도 5a는 도 4의 어레이 기판을 포함하는 표시 패널의 I-I' 선을 따라 절단한 단면도이다.
도 5b는 도 4의 어레이 기판을 포함하는 표시 패널의 II-II' 선을 따라 절단한 단면도이다.
도 6a 내지 12c는 도 4의 표시 패널의 어레이 기판의 제조 방법을 나타낸 평면도들 및 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 어레이 기판의 평면도이다.
도 14a는 도 13의 어레이 기판을 포함하는 표시 패널의 I-I' 선을 따라 절단한 단면도이다.
도 14b는 도 13의 어레이 기판을 포함하는 표시 패널의 II-II' 선을 따라 절단한 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 박막 트랜지스터는 바텀 게이트 전극(BGE), 액티브 패턴(ACT), 탑 게이트 전극(TGE)을 포함한다.
상기 박막 트랜지스터는 기판(110) 상에 배치될 수 있다. 본 실시예에서는 상기 박막 트랜지스터가 상기 기판(110) 상에 배치된 상태로 설명된다. 상기 기판(110)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등 일 수 있다.
상기 바텀 게이트 전극(BGE)이 상기 기판(110) 상에 배치된다. 상기 바텀 게이트 전극(BGE)은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 전극(BGE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 바텀 게이트 전극(BGE)이 배치된 상기 기판(110) 상에 제1 절연층(120)이 배치된다. 상기 제1 절연층(120)은 상기 바텀 게이트 전극(BGE)을 커버하여 전기적으로 절연한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)이 상기 제1 절연층(120) 상에 배치된다. 상기 액티브 패턴(ACT)은 충분한 광투과율을 가질 수 있다.
상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 패턴(ACT)이 산화물 반도체를 포함하나, 상기 액티브 패턴(ACT)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 패턴(ACT)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면 상기 비정질 실리콘을 포함하는 상기 액티브 패턴(ACT)은 약 100Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(CH), 소스 영역(S) 및 드레인 영역(D)을 포함한다. 상기 채널 영역(CH)은 상기 바텀 게이트 전극(BGE)과 중첩한다. 상기 소스 영역(S)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 드레인 영역(D)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 채널 영역(CH)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 일치 할 수 있다. 즉, 상기 소스 영역(S)과 상기 채널 영역(CH)이 접하는 부분은 상기 바텀 게이트 전극(BGE)의 외곽과 실질적으로 일치 할 수 있다.
제2 절연 패턴(130)이 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)상에 배치된다. 상기 제2 절연 패턴(130)의 외곽 형상은 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)의 외곽 형상과 실질적으로 일치할 수 있다. 상기 제2 절연 패턴(130)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연 패턴(130)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연 패턴(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 탑 게이트 전극(TGE)은 상기 제2 절연 패턴(130) 상에 배치된다. 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 제2 절연 패턴(130)의 외곽 형상과 실질적으로 일치한다. 또한, 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 동일할 수 있다.
상기 탑 게이트 전극(TGE)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트 전극(TGE)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 제3 절연층(140)이 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT) 상에 배치된다. 상기 제3 절연층(140)은 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 커버하여 절연한다. 상기 제3 절연층(140)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 바텀 게이트 전극(BGE), 상기 소스 영역(S), 상기 드레인 영역(D) 및 상기 채널 영역(CH)을 포함하는 상기 액티브 패턴(ACT) 및 상기 탑 게이트 전극(TGE)이 상기 박막 트랜지스터를 형성한다. 상기 박막 트랜지스터는 더블 게이트 방식의 박막 트랜지스터로 작동한다. 상기 바텀 게이트 전극(BGE)과 상기 탑 게이트 전극(GE)에는 동일한 게이트 전압 또는 서로 다른 게이트 전압들이 인가될 수 있다.
상기 박막 트랜지스터는 더블 게이트 방식의 박막 트랜지스터로 작동되므로, 일반적인 구조에 비해 유효 이동도(effective mobility)가 향상될 수 있다.
또한, 상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외각 형상은 실질적으로 일치할 수 있다. 따라서, 상기 탑 또는 바텀 게이트 전극(TGE, BGE)이 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 또는 상기 드레인 영역(D)과 중첩하지 않으므로, 소스 전극 또는 드레인 전극과 게이트 전극이 중첩하여 발생하는 기생 커패시턴스를 방지할 수 있다.
상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외곽 형상은 실질적으로 일치할 수 있다. 평면에서 볼 때, 상기 바텀 게이트 전극(BGE)의 외곽과 상기 탑 게이트 전극(TGE)의 외곽의 차이, 즉 상기 바텀 게이트 전극(BGE)과 상기 탑 게이트 전극(TGE)의 미스 얼라인(miss-align) 정도를 스큐(skew)로 정의한다. 상기 스큐의 편차를 가장큰 스큐값에서 가장 작은 스큐값을 뺀 값으로 정의하면, 상기 스큐의 편차는 약 3㎛(마이크로미터)이하 일 수 있다. 바람직하게는 상기 스큐의 편차는 0.5㎛이하 일 수 있다.
도 2a 내지 2f는 도 1의 박막 트랜지스터의 제조 방법을 나타낸 단면도들이다.
도 2a를 참조하면, 기판(110) 상에 바텀 게이트 금속층을 형성한다. 상기 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 바텀 게이트 금속층은 스퍼터링법 등에 의해 형성될 수 있다. 상기 바텀 게이트 금속층은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 바텀 게이트 금속층을 패터닝 하여, 바텀 게이트 전극(BGE)을 형성한다. 예를 들면, 상기 바텀 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 바텀 게이트 전극(BGE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 바텀 게이트 금속층을 식각하여, 상기 바텀 게이트 전극(BGE)을 형성한다.
상기 바텀 게이트 전극(BGE)이 형성된 상기 기판(110) 상에 상기 바텀 게이트 전극(BGE)을 절연하는 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(120)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
도 2b를 참조하면, 상기 제1 절연층(120) 상에 액티브 층(ACTa)을 형성한다. 상기 액티브 층(ACTa)은 충분한 광투과율을 가질 수 있다.
상기 액티브 층(ACTa)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 층(ACTa)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다. 상기 액티브 층(ACTa)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 층(ACTa)이 산화물 반도체를 포함하나, 상기 액티브 층(ACTa)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 층(ACTa)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면, 상기 비정질 실리콘을 포함하는 상기 액티브 층(ACTa)은 약 100Å의 두께를 가질 수 있다.
상기 액티브 층(ACTa) 상에 제2 절연층(130a)을 형성한다. 상기 제2 절연층(130a)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130a)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연층(130a)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연층(130a)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(130a)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
상기 제2 절연층(130a) 상에 탑 게이트층(TGEa)을 형성한다. 상기 탑 게이트층(TGEa)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트층(TGEa)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다. 상기 탑 게이트층(TGEa)은 스퍼터링법 등에 의해 형성될 수 있다.
도 2c를 참조하면, 상기 탑 게이트층(TGEa) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 탑 게이트층(TGEa) 상에 포토레지스트 조성물을 도포한 후, 액티브패턴(ACT)의 형상에 대응되는 상기 제1 포토레지스트 패턴(PR1)을 형성한다.
상기 제1 포토레지스트 패턴(PR1)에 의해 커버되지 않은 상기 탑 게이트층(TGEa), 상기 제2 절연층(130a), 상기 액티브 층(ACTa)을 식각하여, 액티브 패턴(ACT), 원시 제2 절연 패턴(130b) 및 원시 탑 게이트 전극(TGEb)을 형성한다. 따라서, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)의 외곽 형상들은 실질적으로 일치할 수 있다. 즉, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)은 평면에서 볼 때 동일한 형상을 갖는다.
상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)을 형성한 후, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
도 2d를 참고하면, 상기 원시 탑 게이트 전극(TGEb) 상에 제2 포토레지스트 패턴(PR2)를 형성한다. 상기 원시 탑 게이트 전극(TGEb) 상에 포토레지스트 조성물을 도포한다. 이후, 상기 기판(110)에서 상기 포토레지스트 조성물 방향(도면의 화살표들 참조)으로 배면 노광 후, 상기 포토레지스트 조성물을 현상하여, 상기 바텀 게이트 전극(BGE)과 중첩하고, 동일한 외곽 형상을 갖는 상기 제2 포토레지스트 패턴(PR2)를 형성할 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 제2 포토레지스트 패턴(PR2)은 평면에서 볼 때, 동일한 형상을 갖는다.
예를 들면, 상기 포토레지스트 조성물은 포지티브 포토레지스트 조성물일 수 있고, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)은 투명하여 충분한 광투과율을 가지므로, 상기 배면 노광에 의해, 상기 바텀 게이트 전극(BGE)에 대응하는 부분을 제외하고 광이 조사될 수 있다. 이후, 광이 조사된 부분이 현상액에 의해 제거되어, 상기 제2 포토레지스트 패턴(PR2)이 형성될 수 있다.
따라서, 상기 제2 포토레지스트 패턴(PR2)은 상기 바텀 게이트 전극(BGE)과 실질적으로 동일한 외곽 형상을 가질 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 제2 포토레지스트 패턴(PR2)은 평면에서 볼 때, 동일한 형상을 갖는다.
도 2e를 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 의해 커버되지 않은 상기 원시 탑 게이트 전극(TGEb) 및 상기 원시 제2 절연 패턴(130b)를 식각하여, 탑 게이트 전극(TGE) 및 제2 절연 패턴(130)을 형성한다. 따라서, 상기 탑 게이트 전극(TGE)의 외곽 형상과 상기 제2 절연 패턴(130)의 외곽 형상이 실질적으로 일치할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 제2 절연 패턴(130)은 평면에서 볼 때, 동일한 형상을 갖는다. 또한, 상기 제2 포토레지스트 패턴(PR2)이 상기 바텀 게이트 전극(BGE)을 마스크로 이용하여 형성되므로, 상기 탑 게이트 전극(TGE) 및 상기 바텀 게이트 전극(BGE)은 실질적으로 동일한 외곽 형상을 갖고, 자기 정렬(self align)될 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다.
상기 탑 게이트 전극(TGE) 및 상기 제2 절연 패턴(130)을 형성함에 의해, 상기 액티브 패턴(ACT)의 일부가 노출된다. 노출된 상기 액티브 패턴(ACT)의 상기 일부는 이후, 소스 영역 및 드레인 영역(도 2f의 S, D 참조)이 된다.
도 2f를 참조하면, 노출된 상기 액티브 패턴(ACT)의 상기 일부는 소스 영역(S) 및 상기 소스 영역(S)과 이격된 드레인 영역(D)으로 된다. 상기 제2 절연 패턴(130)에 의해 커버되는 상기 액티브 층(ACT)의 나머지 부분은 채널 영역(CH)이 된다. 즉, 노출된 상기 액티브 패턴(ACT)의 상기 일부를 환원 시켜 캐리어 농도가 상대적으로 높은 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성하고, 상기 제2 절연 패턴(130)에 의해 커버되어 환원되지 않는 상기 액티브 패턴(ACT)의 상기 나머지 부분은 상기 소스 영역(S) 및 상기 드레인 영역(D) 사이의 채널 영역(CH)이 된다.
예를 들면, 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상의 기체를 이용하여, 상기 산화물 반도체를 포함하는 상기 액티브 패턴(ACT)의 일부를 환원시켜, 상기 소스 영역(S) 및 드레인 영역(D)을 형성할 수 있다.
이에 따라, 상기 바텀 게이트 전극(BGE), 상기 소스, 채널 및 드레인 영역들(S, CH, D)을 포함하는 액티브 패턴(ACT), 및 상기 탑 게이트 전극(TGE)을 포함하는 상기 박막 트랜지스터를 형성할 수 있다.
상기 박막 트랜지스터상에 제3 절연층(140)을 더 형성할 수 있다. 상기 제3 절연층(140)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(140)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
이후, 상기 제3 절연층(140)을 통해, 상기 소스 영역(S), 상기 드레인 영역(D), 상기 탑 게이트 전극(TGE)을 노출시키는 콘택홀들(미도시)을 더 형성할 수 있다. 상기 콘택홀들을 통해 상기 박막 트랜지스터와의 전기적인 연결관계를 형성할 수 있다.
도 3a 내지 3f는 도 1의 박막 트랜지스터의 다른 제조 방법을 나타낸 단면도들이다.
도 3a를 참조하면, 기판(110) 상에 바텀 게이트 금속층을 형성한다. 상기 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 바텀 게이트 금속층은 스퍼터링법 등에 의해 형성될 수 있다. 상기 바텀 게이트 금속층은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 바텀 게이트 금속층을 패터닝 하여, 바텀 게이트 전극(BGE)을 형성한다. 예를 들면, 상기 바텀 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 바텀 게이트 전극(BGE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 바텀 게이트 금속층을 식각하여, 상기 바텀 게이트 전극(BGE)을 형성한다.
상기 바텀 게이트 전극(BGE)이 형성된 상기 기판(110) 상에 상기 바텀 게이트 전극(BGE)을 절연하는 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(120)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
도 3b를 참조하면, 상기 제1 절연층(120) 상에 액티브 층(ACTa)을 형성한다. 상기 액티브 층(ACTa)은 충분한 광투과율을 가질 수 있다.
상기 액티브 층(ACTa)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 층(ACTa)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다. 상기 액티브 층(ACTa)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 층(ACTa)이 산화물 반도체를 포함하나, 상기 액티브 층(ACTa)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 층(ACTa)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면, 상기 비정질 실리콘을 포함하는 상기 액티브 층(ACTa)은 약 100Å의 두께를 가질 수 있다.
제2 절연층(130a)이 상기 액티브 층(ACTa) 상에 형성된다. 상기 제2 절연층(130a)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130a)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연층(130a)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연층(130a)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(130a)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
상기 제2 절연층(130a) 상에 탑 게이트층(TGEa)을 형성한다. 상기 탑 게이트층(TGEa)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트층(TGEa)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다. 상기 탑 게이트층(TGEa)은 스퍼터링법 등에 의해 형성될 수 있다.
도 3c를 참조하면, 상기 탑 게이트층(TGEa) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 탑 게이트층(TGEa) 상에 포토레지스트 조성물을 도포한다. 이후, 상기 기판(110)에서 상기 포토레지스트 조성물 방향(도면의 화살표들 참조)으로 배면 노광 후, 상기 포토레지스트 조성물을 현상하여, 상기 바텀 게이트 전극(BGE)과 중첩하고, 동일한 외곽 형상을 갖는 상기 포토레지스트 패턴(PR)를 형성할 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 포토레지스트 패턴(PR)은 평면에서 볼 때, 동일한 형상을 갖는다.
예를 들면, 상기 포토레지스트 조성물은 포지티브 포토레지스트 조성물일 수 있고, 상기 액티브 층(ACTa), 상기 제2 절연층(130a) 및 상기 탑 게이트층(TGEa)은 투명하여 충분한 광투과율을 가지므로, 상기 배면 노광에 의해, 상기 바텀 게이트 전극(BGE)에 대응하는 부분을 제외하고 광이 조사될 수 있다. 이후, 광이 조사된 부분이 현상액에 의해 제거되어, 상기 포토레지스트 패턴(PR)이 형성될 수 있다.
따라서, 상기 포토레지스트 패턴(PR)은 상기 바텀 게이트 전극(BGE)과 실질적으로 동일한 외곽 형상을 가질 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 포토레지스트 패턴(PR)은 평면에서 볼 때, 동일한 형상을 갖는다.
도 3d를 참조하면, 상기 포토레지스트 패턴(PR)에 의해 커버되지 않은 상기 탑 게이트층(TGEa) 및 상기 제2 절연층(130a)를 식각하여, 탑 게이트 전극(TGE) 및 제2 절연 패턴(130)을 형성한다. 따라서, 상기 탑 게이트 전극(TGE)의 외곽 형상과 상기 제2 절연 패턴(130)의 외곽 형상이 실질적으로 일치할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 제2 절연 패턴(130)은 평면에서 볼 때, 동일한 형상을 갖는다. 또한, 상기 포토레지스트 패턴(PR)이 상기 바텀 게이트 전극(BGE)을 마스크로 이용하여 형성되므로, 상기 탑 게이트 전극(TGE) 및 상기 바텀 게이트 전극(BGE)은 실질적으로 동일한 외곽 형상을 갖고, 자기 정렬(self align)될 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다.
상기 탑 게이트 전극(TGE) 및 상기 제2 절연 패턴(130)을 형성함에 의해, 상기 액티브 층(ACTa)의 일부가 노출된다. 이후 상기 포토레지스트 패턴(PR)은 제거된다.
도 3e를 참조하면, 상기 액티브 층(ACTa)을 패터닝 하여, 액티브 패턴(ACT)을 형성한다. 상기 제2 절연 패턴(130)에 의해 커버되는 상기 액티브 패턴(ACT)의 부분은 채널 영역(도 3f의 CH 참조)이 되고, 상기 액티브 패턴(ACT)의 노출된 부분은 소스 및 드레인 영역(도 3f의 S, D 참조)이 된다.
도 3f를 참조하면, 상기 액티브 패턴(ACT)의 상기 노출된 부분은 소스 영역(S) 및 상기 소스 영역(S)과 이격된 드레인 영역(D)으로 된다. 상기 제2 절연 패턴(130)에 의해 커버되는 상기 액티브 층(ACT)의 부분은 채널 영역(CH)이 된다. 즉, 상기 액티브 패턴(ACT)의 상기 노출된 부분을 환원 시켜 캐리어 농도가 상대적으로 높은 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성하고, 상기 제2 절연 패턴(130)에 의해 커버되어 환원되지 않는 상기 액티브 패턴(ACT)의 부분은 상기 소스 영역(S) 및 상기 드레인 영역(D) 사이의 채널 영역(CH)이 된다.
예를 들면, 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상의 기체를 이용하여, 상기 산화물 반도체를 포함하는 상기 액티브 패턴(ACT)의 일부를 환원시켜, 상기 소스 영역(S) 및 드레인 영역(D)을 형성할 수 있다.
이에 따라, 상기 바텀 게이트 전극(BGE), 상기 소스, 채널 및 드레인 영역들(S, CH, D)을 포함하는 액티브 패턴(ACT), 및 상기 탑 게이트 전극(TGE)을 포함하는 상기 박막 트랜지스터를 형성할 수 있다.
상기 박막 트랜지스터상에 제3 절연층(140)을 더 형성할 수 있다. 상기 제3 절연층(140)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(140)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
이후, 상기 제3 절연층(140)을 통해, 상기 소스 영역(S), 상기 드레인 영역(D), 상기 탑 게이트 전극(TGE)을 노출시키는 콘택홀들(미도시)을 더 형성할 수 있다. 상기 콘택홀들을 통해 상기 박막 트랜지스터와의 전기적인 연결관계를 형성할 수 있다.
도 4은 본 발명의 일 실시예에 따른 표시 패널의 어레이 기판의 평면도이다.
도 4를 참조하면, 표시 패널은 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(SW) 및 제1 전극(EL1)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 박막 트랜지스터(SW)는 바텀 게이트 전극, 소스, 채널 및 드레인 영역들을 포함하는 액티브 패턴, 및 탑 게이트 전극을 포함한다. (도 5a 및 5b 참조) 상기 박막 트랜지스터(SW)는 상기 게이트 라인(GL)과 연결 전극(CE)를 통해 전기적으로 연결되고, 상기 데이터 라인(DL) 및 상기 제1 전극(EL1)과 전기적으로 연결된다.
상기 제1 전극(EL1)은 상기 화소 영역에 형성된다. 상기 제1 전극(EL1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극(EL1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제1 전극(EL1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
도 5a는 도 4의 어레이 기판을 포함하는 표시 패널의 I-I' 선을 따라 절단한 단면도이다. 도 5b는 도 4의 어레이 기판을 포함하는 표시 패널의 II-II' 선을 따라 절단한 단면도이다.
도 5a 및 5b를 참조하면, 상기 표시 패널은 어레이 기판(100), 상기 어레이 기판(100)과 마주보는 대향 기판(200) 및 상기 어레이 기판(100) 및 상기 대향 기판(200) 사이에 배치되는 액정층(3)을 포함한다.
상기 어레이 기판(100)은 제1 기판(110), 바텀 게이트 전극(BGE), 게이트 라인(GL), 제1 절연층(120), 액티브 패턴(ACT), 제2 절연 패턴(130), 탑 게이트 전극(TGE), 제3 절연층(140), 데이터 라인(DL), 제4 절연층(150), 연결 전극(CE) 및 제1 전극(EL1)을 포함한다.
상기 제1 기판(110)은 투명한 절연기판이다. 예를 들어, 상기 제1 기판(110)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등 일 수 있다.
상기 바텀 게이트 전극(BGE) 및 상기 바텀 게이트 전극(BGE)과 전기적으로 연결되는 상기 게이트 라인(GL)이 상기 제1 기판(110) 상에 배치된다. 상기 바텀 게이트 전극(BGE)은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 전극(BGE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제1 절연층(120)이 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)이 배치된 상기 기판(110) 상에 배치된다. 상기 제1 절연층(120)은 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)을 커버하여 전기적으로 절연한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)이 상기 제1 절연층(120) 상에 배치된다. 상기 액티브 패턴(ACT)은 충분한 광투과율을 가질 수 있다.
상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 패턴(ACT)이 산화물 반도체를 포함하나, 상기 액티브 패턴(ACT)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 패턴(ACT)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면 상기 비정질 실리콘을 포함하는 상기 액티브 패턴(ACT)은 약 100Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(CH), 소스 영역(S) 및 드레인 영역(D)을 포함한다. 상기 채널 영역(CH)은 상기 바텀 게이트 전극(BGE)과 중첩한다. 상기 소스 영역(S)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 드레인 영역(D)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 채널 영역(CH)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 일치 할 수 있다. 즉, 상기 소스 영역(S)과 상기 채널 영역(CH)이 접하는 부분은 평면에서 볼 때, 상기 바텀 게이트 전극(BGE)의 외곽과 실질적으로 일치 할 수 있다.
상기 제2 절연 패턴(130)이 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)상에 배치된다. 상기 제2 절연 패턴(130)의 외곽 형상은 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)의 외곽 형상과 실질적으로 일치할 수 있다. 즉, 상기 제2 절연층(130)과 상기 채널 영역(CH)은 평면에서 볼 때, 동일한 형상을 갖는다. 상기 제2 절연 패턴(130)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연 패턴(130)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연 패턴(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 탑 게이트 전극(TGE)은 상기 제2 절연 패턴(130) 상에 배치된다. 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 제2 절연 패턴(130)의 외곽 형상과 실질적으로 일치한다. 즉, 상기 탑 게이트 전극(TGE)과 상기 제2 절연 패턴(130)은 평면에서 볼 때, 동일한 형상을 갖는다. 또한, 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 동일할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다. 상기 탑 게이트 전극(TGE)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트 전극(TGE)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 바텀 게이트 전극(BGE), 상기 액티브 패턴(ACT) 및 상기 탑 게이트 전극(TGE)은 박막 트랜지스터(도 4의 SW 참조)를 형성한다. 상기 박막 트랜지스터는 더블 게이트 방식의 박막 트랜지스터로 작동되므로, 일반적인 구조에 비해 유효 이동도(effective mobility)가 향상될 수 있다.
또한, 상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외각 형상은 실질적으로 일치할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다. 따라서, 상기 탑 또는 바텀 게이트 전극(TGE, BGE)이 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 또는 상기 드레인 영역(D)과 중첩하지 않으므로, 소스 전극 또는 드레인 전극과 게이트 전극이 중첩하여 발생하는 기생 커패시터를 방지할 수 있다.
상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외곽 형상은 실질적으로 일치할 수 있다. 평면에서 볼 때, 상기 바텀 게이트 전극(BGE)의 외곽과 상기 탑 게이트 전극(TGE)의 외곽의 차이, 즉 상기 바텀 게이트 전극(BGE)과 상기 탑 게이트 전극(TGE)의 미스 얼라인(miss-align) 정도를 스큐(skew)로 정의한다. 상기 스큐의 편차를 가장큰 스큐값에서 가장 작은 스큐값을 뺀 값으로 정의하면, 상기 스큐의 편차는 약 3㎛(마이크로미터)이하 일 수 있다. 바람직하게는 상기 스큐의 편차는 0.5㎛이하 일 수 있다.
상기 제3 절연층(140)이 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT) 상에 배치된다. 상기 제3 절연층(140)은 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 커버하여 절연한다. 상기 제3 절연층(140)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
제1 콘택홀(H1)이 상기 제3 절연층(140)을 통해 형성된다. 상기 제1 콘택홀(H1)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)을 노출한다.
상기 데이터 라인(DL)이 상기 제3 절연층(140) 상에 배치된다. 상기 데이터 라인(DL)은 상기 제1 콘택홀(H1)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(S)에 전기적으로 연결된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제4 절연층(150)이 상기 데이터 라인(DL)이 배치된 상기 제3 절연층(140) 상에 배치된다. 상기 제4 절연층(150)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제4 절연층(150)이 무기 절연 물질을 포함하는 경우, 상기 제4 절연층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제4 절연층(150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
제2 콘택홀(H2)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제2 콘택홀(H2)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)을 노출한다.
제3 콘택홀(H3)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제3 콘택홀(H3)은 상기 탑 게이트 전극(TGE)을 노출한다.
제4 콘택홀(H4)이 상기 제4 절연층(150), 상기 제3 절연층(140) 및 상기 제1 절연층(120)을 통해 형성된다. 상기 제4 콘택홀(H4)는 상기 게이트 라인(GL)의 일부를 노출한다.
상기 연결 전극(CE)은 상기 제4 절연층(150) 상에 배치된다. 상기 연결 전극(CE)은 상기 제3 콘택홀(H3)을 통해 상기 탑 게이트 전극(TGE)과 전기적으로 연결된다. 또한, 상기 연결 전극(CE)은 상기 제4 콘택홀(H4)을 통해 상기 게이트 라인(GL)과 전기적으로 연결된다. 따라서, 상기 연결 전극(CE)은 상기 게이트 라인(GL)에 인가되는 게이트 신호를 상기 탑 게이트 전극(TGE)에 인가할 수 있다. 상기 연결 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 제1 전극(EL1)은 상기 제4 절연층(150) 상에 배치된다. 상기 제1 전극(EL1)은 상기 제2 콘택홀(H2)을 통해 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)에 전기적으로 연결된다. 상기 제1 전극(EL1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극(EL1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제1 전극(EL1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 연결 전극(CE)과 상기 제1 전극(EL1)은 동일한 물질을 포함할 수 있다.
상기 대향 기판(200)은 제2 기판(210), 블랙 매트릭스(BM), 컬러 필터(CF), 오버 코팅층(220) 및 제2 전극(EL2)를 포함한다.
상기 제2 기판(210)은 상기 제1 기판(110)과 마주본다. 상기 제2 기판(210)은 투명한 절연기판이다. 예를 들어, 상기 제2 기판(210)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등 일 수 있다.
상기 블랙 매트릭스(BM)는 상기 제2 기판(210) 상에 배치된다. 상기 블랙 매트릭스(BM)는 상기 화소 영역 외의 영역에 대응되어 배치되고, 광을 차단한다. 즉, 상기 블랙 매트릭스(BM)는 상기 박막 트랜지스터(SW), 상기 데이터 라인(DL) 및 게이트 라인(GL)과 중첩한다. 본 실시예에서는 상기 블랙 매트릭스(BM)가 상기 박막 트랜지스터(SW), 상기 데이터 라인(DL) 및 게이트 라인(GL)과 중첩하게 배치되는 것으로 설명하였으나, 상기 블랙 매트릭스(BM)는 광을 차단하기 위해 필요한 곳에 배치될 수 있다.
상기 컬러 필터(CF)는 상기 블랙 매트릭스(BM) 및 상기 제2 기판(210)의 상에 배치된다. 상기 컬러 필터(CF)는 상기 액정층(3)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(CF)는 상기 각 화소 영역에 대응하여 제공되며, 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러 필터(CF)는 서로 인접한 화소 영역의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 중첩되거나, 또는 서로 인접한 화소 영역의 경계에서 이격될 수 있다.
상기 오버 코팅층(220)은 상기 블랙 매트릭스(BM) 및 상기 컬러 필터(CF) 상에 배치된다. 상기 오버 코팅층(430)은 상기 컬러 필터(CF)를 평탄화하면서 보호하는 역할 및 절연하는 역할을 하며 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.
상기 제2 전극(EL2)은 상기 오버 코팅층(220) 상에 배치된다. 상기 제2 전극(EL2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(EL2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제2 전극(EL2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 액정층(3)은 상기 어레이 기판(100) 및 상기 대향 기판(200) 사이에 배치된다. 상기 액정층(3)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 상기 액정 분자들은 전계에 의해 구동되어 상기 액정층(3)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.
도 6a 내지12c는 도 4의 표시 패널의 어레이 기판의 제조 방법을 나타낸 평면도들 및 단면도들이다.
도 6a 및 6b를 참조하면, 상기 제1 기판(110) 상에 바텀 게이트 금속층을 형성한다. 상기 제1 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 바텀 게이트 금속층은 스퍼터링법 등에 의해 형성될 수 있다. 상기 바텀 게이트 금속층은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 바텀 게이트 금속층을 패터닝 하여, 바텀 게이트 패턴을 형성한다. 예를 들면, 상기 바텀 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 바텀 게이트 패턴의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 바텀 게이트 금속층을 식각하여, 상기 바텀 게이트 패턴을 형성한다. 상기 바텀 게이트 패턴은 바텀 게이트 전극(BGE) 및 상기 바텀 게이트 전극(BGE)과 전기적으로 연결되는 게이트 라인(GL)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다.
제1 절연층(120)이 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)이 배치된 상기 기판(110) 상에 형성된다. 상기 제1 절연층(120)은 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)을 커버하여 전기적으로 절연한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(120)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
도 7a 및 7b를 참조하면, 상기 제1 절연층(120) 상에 액티브 층(ACTa)을 형성한다. 상기 액티브 층(ACTa)은 충분한 광투과율을 가질 수 있다.
상기 액티브 층(ACTa)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 층(ACTa)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다. 상기 액티브 층(ACTa)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 층(ACTa)이 산화물 반도체를 포함하나, 상기 액티브 층(ACTa)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 층(ACTa)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면, 상기 비정질 실리콘을 포함하는 상기 액티브 층(ACTa)은 약 100Å의 두께를 가질 수 있다.
상기 액티브 층(ACTa) 상에 제2 절연층(130a)을 형성한다. 상기 제2 절연층(130a)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130a)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연층(130a)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연층(130a)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(130a)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
상기 제2 절연층(130a) 상에 탑 게이트층(TGEa)을 형성한다. 상기 탑 게이트층(TGEa)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트층(TGEa)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다. 상기 탑 게이트층(TGEa)은 스퍼터링법 등에 의해 형성될 수 있다.
상기 탑 게이트층(TGEa) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 탑 게이트층(TGEa) 상에 포토레지스트 조성물을 도포한 후, 액티브 패턴(ACT)의 형상에 대응되는 상기 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토 레지스트 패턴(PR1)은 상기 바텀 게이트 전극(BGE)과 일부 중첩된다.
도 8a 및 8b를 참조하면, 상기 제1 포토레지스트 패턴(PR1)에 의해 커버되지 않은 상기 탑 게이트층(TGEa), 상기 제2 절연층(130a), 상기 액티브 층(ACTa)을 식각하여, 액티브 패턴(ACT), 원시 제2 절연 패턴(130b) 및 원시 탑 게이트 전극(TGEb)을 형성한다. 따라서, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)의 외곽 형상들은 실질적으로 일치할 수 있다. 즉, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)은 평면에서 볼 때 동일한 형상을 갖는다.
상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)을 형성한 후, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
도 9a 내지 9c를 참조하면, 상기 원시 탑 게이트 전극(TGEb) 상에 제2 포토레지스트 패턴(PR2)를 형성한다. 상기 원시 탑 게이트 전극(TGEb) 상에 포토레지스트 조성물을 도포한다. 이후, 상기 기판(110)에서 상기 포토레지스트 조성물 방향(도면의 화살표들 참조)으로 배면 노광 후, 상기 포토레지스트 조성물을 현상하여, 상기 바텀 게이트 전극(BGE)과 중첩하고, 동일한 외곽 형상을 갖는 상기 제2 포토레지스트 패턴(PR2)를 형성할 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 제2 포토레지스트 패턴(PR2)은 평면에서 볼 때, 동일한 형상을 갖는다.
예를 들면, 상기 포토레지스트 조성물은 포지티브 포토레지스트 조성물일 수 있고, 상기 액티브 패턴(ACT), 상기 원시 제2 절연 패턴(130b) 및 상기 원시 탑 게이트 전극(TGEb)은 투명하여 충분한 광투과율을 가지므로, 상기 배면 노광에 의해, 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)에 대응하는 부분을 제외하고 광이 조사될 수 있다. 이후, 광이 조사된 부분이 현상액에 의해 제거되어, 상기 제2 포토레지스트 패턴(PR2)이 형성될 수 있다.
따라서, 상기 제2 포토레지스트 패턴(PR2)은 상기 바텀 게이트 전극(BGE)과 실질적으로 동일한 외곽 형상을 가질 수 있다. 즉, 상기 바텀 게이트 전극(BGE)과 상기 제2 포토레지스트 패턴(PR2)은 평면에서 볼 때, 동일한 형상을 갖는다.
도 10a 내지 10c를 참조하면, 상기 제2 포토레지스트 패턴(PR2)에 의해 커버되지 않은 상기 원시 탑 게이트 전극(TGEb) 및 상기 원시 제2 절연 패턴(130b)를 식각하여, 탑 게이트 전극(TGE) 및 제2 절연 패턴(130)을 형성한다. 따라서, 상기 탑 게이트 전극(TGE)의 외곽 형상과 상기 제2 절연 패턴(130)의 외곽 형상이 실질적으로 일치할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 제2 절연 패턴(130)은 평면에서 볼 때, 동일한 형상을 갖는다. 또한, 상기 제2 포토레지스트 패턴(PR2)이 상기 바텀 게이트 전극(BGE)을 마스크로 이용하여 형성되므로, 상기 탑 게이트 전극(TGE) 및 상기 바텀 게이트 전극(BGE)은 실질적으로 동일한 외곽 형상을 갖고, 자기 정렬(self align)될 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다.
상기 탑 게이트 전극(TGE) 및 상기 제2 절연 패턴(130)을 형성함에 의해, 상기 액티브 패턴(ACT)의 일부가 노출된다. 노출된 상기 액티브 패턴(ACT)의 상기 일부는 이후, 소스 영역 및 드레인 영역(도 11b의 S, D 참조)이 된다.
도 11a 내지 11c를 참조하면, 노출된 상기 액티브 패턴(ACT)의 상기 일부는 소스 영역(S) 및 상기 소스 영역(S)과 이격된 드레인 영역(D)으로 된다. 상기 제2 절연 패턴(130)에 의해 커버되는 상기 액티브 층(ACT)의 나머지 부분은 채널 영역(CH)이 된다. 즉, 노출된 상기 액티브 패턴(ACT)의 상기 일부를 환원 시켜 캐리어 농도가 상대적으로 높은 상기 소스 영역(S) 및 상기 드레인 영역(D)을 형성하고, 상기 제2 절연 패턴(130)에 의해 커버되어 환원되지 않는 상기 액티브 패턴(ACT)의 상기 나머지 부분은 상기 소스 영역(S) 및 상기 드레인 영역(D) 사이의 채널 영역(CH)이 된다.
예를 들면, 불소(F2), 삼불화 질소(NF3), 사불화 탄소(CF4), 육불화황(SF6), 옥타플루오르화부텐(C4F8) 중 하나 이상의 기체를 이용하여, 상기 산화물 반도체를 포함하는 상기 액티브 패턴(ACT)의 일부를 환원시켜, 상기 소스 영역(S) 및 드레인 영역(D)을 형성할 수 있다.
이에 따라, 상기 바텀 게이트 전극(BGE), 상기 소스, 채널 및 드레인 영역들(S, CH, D)을 포함하는 액티브 패턴(ACT), 및 상기 탑 게이트 전극(TGE)을 포함하는 박막 트랜지스터를 형성할 수 있다.
상기 박막 트랜지스터상에 제3 절연층(140)을 형성한다. 상기 제3 절연층(140)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제3 절연층(140)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
제1 콘택홀(H1)이 상기 제3 절연층(140)을 통해 형성된다. 상기 제1 콘택홀(H1)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)을 노출한다.
데이터 금속층이 상기 제3 절연층(140) 상에 형성된다. 상기 데이터 금속층은 스퍼터링법 등에 의해 형성될 수 있다. 상기 바텀 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속층을 패터닝 하여, 데이터 라인(DL)을 형성한다. 예를 들면, 상기 데이터 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 데이터 금속층의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 데이터 금속층을 식각하여, 상기 데이터 라인(DL)을 형성한다.
상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다. 상기 데이터 라인(DL)은 상기 제1 콘택홀(H1)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(S)에 전기적으로 연결된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
도 12a 내지 12c를 참조하면, 상기 데이터 라인(DL)이 배치된 상기 제3 절연층(140) 상에 제4 절연층(150)이 형성된다. 상기 제4 절연층(150)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제4 절연층(150)이 무기 절연 물질을 포함하는 경우, 상기 제4 절연층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제4 절연층(150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제4 절연층(150)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
제2 콘택홀(H2)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제2 콘택홀(H2)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)을 노출한다.
제3 콘택홀(H3)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제3 콘택홀(H3)은 상기 탑 게이트 전극(TGE)을 노출한다.
제4 콘택홀(H4)이 상기 제4 절연층(150), 상기 제3 절연층(140) 및 상기 제1 절연층(120)을 통해 형성된다. 상기 제4 콘택홀(H4)는 상기 게이트 라인(GL)의 일부를 노출한다.
상기 제2 내지 제4 콘택홀들(H2, H3, H4)이 형성된 상기 제4 절연층(150) 상에투명 도전층을 형성한다. 상기 투명 도전층은 투명 도전 물질을 포함할 수 있다. 예를 들면, 투명 도전층은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 투명 도전층은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 투명 도전층을 패터닝 하여, 제1 전극(EL1) 및 연결 전극(CE)을 형성한다. 예를 들면, 상기 투명 도전층 위에 포토레지스트 조성물을 도포한 후, 상기 제1 전극(EL1) 및 상기 연결 전극(CE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 투명 도전층을 식각하여, 상기 제1 전극(EL1) 및 상기 연결 전극(CE)을 형성한다.
상기 연결 전극(CE)은 상기 제3 콘택홀(H3)을 통해 상기 탑 게이트 전극(TGE)과 전기적으로 연결된다. 또한, 상기 연결 전극(CE)은 상기 제4 콘택홀(H4)을 통해 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제1 전극(EL1)은 상기 제2 콘택홀(H2)을 통해 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)에 전기적으로 연결된다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 어레이 기판의 평면도이다.
도 13을 참조하면, 표시 패널은 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(SW) 및 제1 전극(EL1)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 박막 트랜지스터(SW)는 바텀 게이트 전극, 소스, 채널 및 드레인 영역들을 포함하는 액티브 패턴, 및 탑 게이트 전극을 포함한다. (도 12a 및 12b 참조) 상기 박막 트랜지스터(SW)는 상기 게이트 라인(GL)과 연결 전극(CE)을 통해 전기적으로 연결되고, 상기 데이터 라인(DL)과 데이터 연결 전극(DCE)을 통해 전기적으로 연결되고, 상기 제1 전극(EL1)과 전기적으로 연결된다.
상기 제1 전극(EL1)은 상기 화소 영역에 형성된다. 상기 제1 전극(EL1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극(EL1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제1 전극(EL1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
도 14a는 도 13의 어레이 기판을 포함하는 표시 패널의 I-I' 선을 따라 절단한 단면도이다. 도 14b는 도 13의 어레이 기판을 포함하는 표시 패널의 II-II' 선을 따라 절단한 단면도이다.
도 14a 및 14b를 참조하면, 상기 표시 패널은 어레이 기판(100), 상기 어레이 기판(100)과 마주보는 대향 기판(200) 및 상기 어레이 기판(100) 및 상기 대향 기판(200) 사이에 배치되는 액정층(3)을 포함한다.
상기 어레이 기판(100)은 제1 기판(110), 바텀 게이트 전극(BGE), 게이트 라인(GL), 제1 절연층(120), 액티브 패턴(ACT), 제2 절연 패턴(130), 탑 게이트 전극(TGE), 제3 절연층(140), 데이터 라인(DL), 제4 절연층(150), 데이터 연결전극(DCE), 연결 전극(CE) 및 제1 전극(EL1)을 포함한다.
상기 제1 기판(110)은 투명한 절연기판이다. 예를 들어, 상기 제1 기판(110)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등 일 수 있다.
상기 바텀 게이트 전극(BGE) 및 상기 바텀 게이트 전극(BGE)과 전기적으로 연결되는 상기 게이트 라인(GL)이 상기 제1 기판(110) 상에 배치된다. 상기 바텀 게이트 전극(BGE)은 불투명한 금속을 포함할 수 있다. 예를 들면, 상기 바텀 게이트 전극(BGE)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제1 절연층(120)이 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)이 배치된 상기 기판(110) 상에 배치된다. 상기 제1 절연층(120)은 상기 바텀 게이트 전극(BGE) 및 상기 게이트 라인(GL)을 커버하여 전기적으로 절연한다. 상기 제1 절연층(120)은 필요에 따라 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)이 무기 절연 물질을 포함하는 경우, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)이 상기 제1 절연층(120) 상에 배치된다. 상기 액티브 패턴(ACT)은 충분한 광투과율을 가질 수 있다.
상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 약 500Å의 두께를 가질 수 있다.
한편, 본 발명의 실시예에서는 상기 액티브 패턴(ACT)이 산화물 반도체를 포함하나, 상기 액티브 패턴(ACT)이 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 이 경우, 상기 액티브 패턴(ACT)은 충분한 광투과율을 확보하기 위해 상대적으로 얇은 두께를 갖는 것이 바람직하다. 예를 들면 상기 비정질 실리콘을 포함하는 상기 액티브 패턴(ACT)은 약 100Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(CH), 소스 영역(S) 및 드레인 영역(D)을 포함한다. 상기 채널 영역(CH)은 상기 바텀 게이트 전극(BGE)과 중첩한다. 상기 소스 영역(S)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 드레인 영역(D)은 상기 채널 영역(CH)과 접하며 동일 평면 상에 위치한다. 상기 채널 영역(CH)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 일치 할 수 있다. 즉, 상기 소스 영역(S)과 상기 채널 영역(CH)이 접하는 부분은 평면에서 볼때, 상기 바텀 게이트 전극(BGE)의 외곽과 실질적으로 일치 할 수 있다.
상기 제2 절연 패턴(130)이 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)상에 배치된다. 상기 제2 절연 패턴(130)의 외곽 형상은 상기 액티브 패턴(ACT)의 상기 채널 영역(CH)의 외곽 형상과 실질적으로 일치할 수 있다. 즉, 상기 제2 절연층(130)과 상기 채널 영역(CH)은 평면에서 볼 때, 동일한 형상을 갖는다. 상기 제2 절연 패턴(130)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연 패턴(130)이 무기 절연 물질을 포함하는 경우, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제2 절연 패턴(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 탑 게이트 전극(TGE)은 상기 제2 절연 패턴(130) 상에 배치된다. 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 제2 절연 패턴(130)의 외곽 형상과 실질적으로 일치한다. 즉, 상기 탑 게이트 전극(TGE)과 상기 제2 절연 패턴(130)은 평면에서 볼 때, 동일한 형상을 갖는다. 또한, 상기 탑 게이트 전극(TGE)의 외곽 형상은 상기 바텀 게이트 전극(BGE)의 외곽 형상과 실질적으로 동일할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다. 상기 탑 게이트 전극(TGE)은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함한다. 예를 들면, 상기 탑 게이트 전극(TGE)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 바텀 게이트 전극(BGE), 상기 액티브 패턴(ACT) 및 상기 탑 게이트 전극(TGE)은 박막 트랜지스터(도 4의 SW 참조)를 형성한다. 상기 박막 트랜지스터는 더블 게이트 방식의 박막 트랜지스터로 작동되므로, 일반적인 구조에 비해 유효 이동도(effective mobility)가 향상될 수 있다.
또한, 상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외각 형상은 실질적으로 일치할 수 있다. 즉, 상기 탑 게이트 전극(TGE)과 상기 바텀 게이트 전극(BGE)은 평면에서 볼 때, 동일한 형상을 갖는다. 따라서, 상기 탑 또는 바텀 게이트 전극(TGE, BGE)이 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 또는 상기 드레인 영역(D)과 중첩하지 않으므로, 소스 전극 또는 드레인 전극과 게이트 전극이 중첩하여 발생하는 기생 커패시터를 방지할 수 있다.
상기 바텀 게이트 전극(BGE)의 외곽 형상과 상기 탑 게이트 전극(TGE)의 외곽 형상은 실질적으로 일치할 수 있다. 평면에서 볼 때, 상기 바텀 게이트 전극(BGE)의 외곽과 상기 탑 게이트 전극(TGE)의 외곽의 차이, 즉 상기 바텀 게이트 전극(BGE)과 상기 탑 게이트 전극(TGE)의 미스 얼라인(miss-align) 정도를 스큐(skew)로 정의한다. 상기 스큐의 편차를 가장큰 스큐값에서 가장 작은 스큐값을 뺀 값으로 정의하면, 상기 스큐의 편차는 약 3㎛(마이크로미터)이하 일 수 있다. 바람직하게는 상기 스큐의 편차는 0.5㎛이하 일 수 있다.
상기 제3 절연층(140)이 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT) 상에 배치된다. 상기 제3 절연층(140)은 상기 탑 게이트 전극(TGE) 및 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 드레인 영역(D)을 커버하여 절연한다. 상기 제3 절연층(140)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)이 무기 절연 물질을 포함하는 경우, 상기 제3 절연층(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제3 절연층(140)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 데이터 라인(DL)이 상기 제3 절연층(140) 상에 배치된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제4 절연층(150)이 상기 데이터 라인(DL)이 배치된 상기 제3 절연층(140) 상에 배치된다. 상기 제4 절연층(150)은 무기 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제4 절연층(150)이 무기 절연 물질을 포함하는 경우, 상기 제4 절연층(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제4 절연층(150)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
제1 콘택홀(H1)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제1 콘택홀(H1)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)을 노출한다.
제2 콘택홀(H2)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제2 콘택홀(H2)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)을 노출한다.
제3 콘택홀(H3)이 상기 제4 절연층(150) 및 상기 제3 절연층(140)을 통해 형성된다. 상기 제3 콘택홀(H3)은 상기 탑 게이트 전극(TGE)을 노출한다.
제4 콘택홀(H4)이 상기 제4 절연층(150), 상기 제3 절연층(140) 및 상기 제1 절연층(120)을 통해 형성된다. 상기 제4 콘택홀(H4)는 상기 게이트 라인(GL)의 일부를 노출한다.
제5 콘택홀(H5)이 상기 제4 절연층(150)을 통해 형성된다. 상기 제5 콘택홀(H5)은 상기 데이터 라인(DL)의 일부를 노출 한다.
상기 데이터 연결 전극(DCE)은 상기 제4 절연층(150) 상에 배치된다. 상기 데이터 연결 전극(DCE)은 상기 제1 콘택홀(H1)을 통해 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 전기적으로 연결된다. 또한, 상기 데이터 연결 전극(DCE)은 상기 제5 콘택홀(H5)을 통해 상기 데이터 라인(DL)과 전기적으로 연결된다. 상기 데이터 연결 전극(DCE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 데이터 연결 전극(DCE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 데이터 연결 전극(DCE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 연결 전극(CE)은 상기 제4 절연층(150) 상에 배치된다. 상기 연결 전극(CE)은 상기 제3 콘택홀(H3)을 통해 상기 탑 게이트 전극(TGE)과 전기적으로 연결된다. 또한, 상기 연결 전극(CE)은 상기 제4 콘택홀(H4)을 통해 상기 게이트 라인(GL)과 전기적으로 연결된다. 따라서, 상기 연결 전극(CE)은 상기 게이트 라인(GL)에 인가되는 게이트 신호를 상기 탑 게이트 전극(TGE)에 인가할 수 있다. 상기 연결 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 제1 전극(EL1)은 상기 제4 절연층(150) 상에 배치된다. 상기 제1 전극(EL1)은 상기 제2 콘택홀(H2)을 통해 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)에 전기적으로 연결된다. 상기 제1 전극(EL1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극(EL1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 제1 전극(EL1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.
상기 데이터 연결 전극(DCE), 상기 연결 전극(CE) 및 상기 제1 전극(EL1)은 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터는 바텀 게이트 전극을 마스크로 배면 노광하여, 탑 게이트 전극 및 액티브 패턴의 채널 영역을 자기 정렬(self align)하여 형성한다. 따라서, 상기 액티브 패턴의 소스 및 드레인 전극과 상기 바텀 및 탑 게이트 전극들 간의 기생 캐퍼시턴스를 감소시키고, 유효 이동도를 향상시킬 수 있다.
또한, 박막 트랜지스터의 제조 방법은 투명 도전 물질을 포함하는 탑 게이트층을 형성한 후, 불투명한 금속을 포함하는 바텀 게이트 전극을 마스크로 배면 노광하여, 탑 게이트 전극 및 액티브 패턴의 채널 영역을 자기 정렬(self align)하여 형성한다. 따라서, 일 단면에서 상기 탑 게이트 전극, 상기 바텀 게이트 전극, 상기 액티브 패턴의 상기 채널 영역의 외곽들이 실질적으로 일치할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 기판 120: 제1 절연층
130: 제2 절연 패턴 140: 제3 절연층
BGE: 바텀 게이트 전극 TGE: 탑 게이트 전극
ACT: 액티브 패턴 S: 소스 영역
CH: 채널 영역 D: 드레인 영역

Claims (20)

  1. 바텀 게이트 전극;
    투명 도전 물질을 포함하고, 상기 바텀 게이트 전극과 중첩하는 탑 게이트 전극; 및
    소스 영역, 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 패턴을 포함하고,
    제1 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치하고,
    제2 단면에서 상기 탑 게이트 전극의 외곽과 상기 채널 영역의 외곽이 일치하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 바텀 게이트 전극은 불투명한 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 액티브 패턴은 광을 투과하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 액티브 패턴은 산화물 반도체를 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체가 환원된 영역인 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 액티브 패턴의 두께는 500Å인 것을 특징으로 하는 박막 트랜지스터.
  6. 제3항에 있어서,
    상기 액티브 패턴은 비정질 실리콘을 포함하고, 두께가 100Å인 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 박막 트랜지스터는
    상기 바텀 게이트 전극이 그 위에 배치되는 기판;
    상기 바텀 게이트 전극 및 상기 액티브 패턴 사이에 배치되어 상기 바텀 게이트 전극을 절연하는 제1 절연층; 및
    상기 액티브 패턴과 상기 탑 게이트 전극 사이에 배치되어 상기 탑 게이트 전극을 절연하는 제2 절연 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서,
    평면에서 볼 때, 상기 제2 절연 패턴의 외곽 형상은 상기 탑 게이트 전극의 외곽 형상과 동일한 것을 특징으로 하는 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 채널 영역과 상기 소스 영역의 경계 및 상기 채널 영역과 상기 드레인 영역의 경계는 상기 바텀 게이트 전극의 외곽과 일치하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 바텀 게이트 전극과 상기 탑 게이트 전극의 미스 얼라인(miss-align) 정도인 스큐(skew)의 편차가 0.5nm 이하인 것을 특징으로 하는 박막 트랜지스터.
  11. 게이트 라인;
    상기 게이트 라인과 교차하는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인이 정의하는 화소 영역에 배치되는 제1 전극; 및
    상기 게이트 라인, 상기 데이터 라인 및 상기 제1 전극과 전기적으로 연결되는 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는
    상기 게이트 라인과 전기적으로 연결되는 바텀 게이트 전극;
    투명 도전 물질을 포함하고, 상기 바텀 게이트 전극과 중첩하는 탑 게이트 전극; 및
    상기 데이터 라인과 전기적으로 연결되는 소스 영역, 상기 제1 전극과 전기적으로 연결되는 드레인 영역 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 패턴을 포함하고,
    제1 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치하고,
    제2 단면에서 상기 탑 게이트 전극의 외곽과 상기 채널 영역의 외곽이 일치하는 것을 특징으로 하는 표시 패널.
  12. 제11항에 있어서,
    상기 바텀 게이트 전극은 불투명한 금속을 포함하고,
    상기 액티브 패턴은 광을 투과하고, 산화물 반도체를 포함하고,
    상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역은 상기 산화물 반도체가 환원된 영역인 것을 특징으로 하는 표시 패널.
  13. 제12항에 있어서,
    상기 표시 패널은
    상기 게이트 라인 및 상기 바텀 게이트 전극이 그 위에 배치되는 기판;
    상기 바텀 게이트 전극 및 상기 액티브 패턴 사이에 배치되어 상기 바텀 게이트 전극을 절연하는 제1 절연층;
    상기 액티브 패턴과 상기 탑 게이트 전극 사이에 배치되어 상기 탑 게이트 전극을 절연하는 제2 절연 패턴;
    상기 박막 트랜지스터 상에 배치되어 상기 박막 트랜지스터를 절연하는 제3 절연층; 및
    상기 제3 절연층 상에 배치되는 제4 절연층을 더 포함하고,
    상기 데이터 라인은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치되는 것을 특징으로 하는 표시 패널.
  14. 제13항에 있어서,
    상기 표시 패널은 상기 탑 게이트 전극과 상기 게이트 라인을 전기적으로 연결하고 상기 제1 전극과 동일한 물질을 포함하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서,
    상기 액티브 패턴의 상기 소스 영역을 노출하는 제1 콘택홀이 상기 제3 절연층을 통해 형성되고,
    상기 액티브 패턴의 상기 드레인 영역을 노출하는 제2 콘택홀이 상기 제3 절연층 및 상기 제4 절연층을 통해 형성되고,
    상기 탑 게이트 전극을 노출하는 제3 콘택홀이 상기 제3 절연층 및 상기 제4 절연층을 통해 형성되고,
    상기 게이트 라인을 노출하는 제4 콘택홀이 상기 제1 절연층, 상기 제3 절연층 및 상기 제4 절연층을 통해 형성되고,
    상기 데이터 라인은 상기 제1 콘택홀을 통해 상기 액티브 패턴의 상기 소스 영역에 전기적으로 연결되고,
    상기 제1 전극은 상기 제2 콘택홀을 통해 상기 액티브 패턴의 상기 드레인 영역에 전기적으로 연결되고,
    상기 연결 전극은 상기 제3 콘택홀을 통해 상기 탑 게이트 전극과 전기적으로 연결되고, 상기 제4 콘택홀을 통해 상기 게이트 라인과 전기적으로 연결되는 것을 특징으로 하는 표시 패널.
  16. 제11항에 있어서,
    상기 바텀 게이트 전극과 상기 탑 게이트 전극의 미스 얼라인(miss-align) 정도인 스큐(skew)의 편차가 0.5nm 이하인 것을 특징으로 하는 표시 패널.
  17. 기판 상에 불투명한 금속을 포함하는 바텀 게이트 전극을 형성하는 단계;
    상기 바텀 게이트 전극이 형성된 상기 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 액티브 층, 제2 절연층 및 투명 도전 물질을 포함하는 탑 게이트층을 차례로 형성하는 단계;
    상기 탑 게이트층 상에 포토레지스트 조성물을 도포한 후, 상기 기판에서 상기 포토레지스트 조성물 방향으로 배면 노광하여 상기 바텀 게이트 전극에 대응하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토 레지스트 패턴이 형성되지 않은 상기 탑 게이트층 및 상기 제2 절연층을 식각하여, 탑 게이트 전극 및 제2 절연 패턴을 형성하고, 상기 액티브 층의 일부를 노출 시키는 단계를 포함하고,
    상기 액티브 층은 소스 영역, 드레인 영역, 및 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하며,
    제1 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치하고,
    제2 단면에서 상기 탑 게이트 전극의 외곽과 상기 채널 영역의 외곽이 일치하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 액티브 층은 산화물 반도체를 포함하고,
    상기 박막 트랜지스터의 제조 방법은 상기 액티브 층의 노출된 일부를 환원 시켜 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 기판 상에 바텀 게이트 전극 및 게이트 라인을 형성하는 단계;
    상기 바텀 게이트 전극 및 상기 게이트 라인이 형성된 상기 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 산화물 반도체를 포함하는 액티브 층, 제2 절연층 및 투명 도전 물질을 포함하는 탑 게이트층을 차례로 형성하는 단계;
    상기 탑 게이트층 상에 액티브 패턴에 대응하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여, 상기 탑 게이트층, 상기 제2 절연층 및 상기 액티브 층을 식각하여, 원시 탑 게이트 전극, 원시 제2 절연 패턴 및 상기 액티브 패턴을 형성하는 단계;
    상기 원시 탑 게이트 전극 상에 포토레지스트 조성물을 도포한 후, 상기 기판에서 상기 포토레지스트 조성물 방향으로 배면 노광하여 상기 바텀 게이트 전극에 대응하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토 레지스트 패턴이 형성되지 않은 상기 원시 탑 게이트 전극 및 상기 원시 제2 절연 패턴을 식각하여, 탑 게이트 전극 및 제2 절연 패턴을 형성하고, 상기 액티브 패턴의 일부를 노출 시키는 단계;
    상기 액티브 층의 노출된 일부를 환원 시켜 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 탑 게이트 전극 및 상기 액티브 패턴이 형성된 상기 제1 절연층 상에 제3 절연층을 형성하는 단계를 포함하고,
    상기 액티브 패턴은 상기 소스 및 드레인 영역 사이에 배치되고 상기 바텀 게이트 전극 및 상기 탑 게이트 전극과 중첩하는 채널 영역을 포함하며,
    제1 단면에서 상기 바텀 게이트 전극의 외곽과 상기 탑 게이트 전극의 외곽이 일치하고,
    제2 단면에서 상기 탑 게이트 전극의 외곽과 상기 채널 영역의 외곽이 일치하는 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 제19항에 있어서,
    상기 표시 패널의 제조 방법은
    상기 제3 절연층을 통해 상기 액티브 패턴의 상기 소스 영역을 노출하는 제1 콘택홀을 형성하고, 상기 제3 절연층 상에 형성되고 상기 제1 콘택홀을 통해 상기 소스 영역과 전기적으로 연결되는 데이터 라인을 형성하는 단계;
    상기 데이터 라인이 형성된 상기 제3 절연층 상에 제4 절연층을 형성하는 단계;
    상기 제4 절연층 및 상기 제3 절연층을 통해 상기 액티브 패턴의 상기 드레인 영역을 노출하는 제2 콘택홀을 형성하고, 상기 제4 절연층 및 상기 제3 절연층을 통해 상기 탑 게이트 전극을 노출하는 제3 콘택홀을 형성하고, 상기 제4 절연층, 상기 제3 절연층 및 상기 제1 절연층을 통해 상기 게이트 라인을 노출하는 제4 콘택홀을 형성하는 단계; 및
    상기 제4 절연층 상에 제1 전극 및 연결 전극을 형성하는 단계를 포함하고,
    상기 제1 전극은 상기 제2 콘택홀을 통해 상기 액티브 패턴의 상기 드레인 영역에 전기적으로 연결되고,
    상기 연결 전극은 상기 제3 콘택홀을 통해 상기 탑 게이트 전극과 전기적으로 연결되고, 상기 제4 콘택홀을 통해 상기 게이트 라인과 전기적으로 연결되는 것을 특징으로 하는 는 표시 패널의 제조방법.

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