KR20150073297A - 박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법 Download PDF

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KR20150073297A
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Abstract

개시된 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 상기 액티브 패턴을 커버하는 식각 방지층, 상기 식각 방지층 위에 배치된 소스 전극, 상기 소스 전극과 이격되어 상기 식각 방지층 위에 배치된 드레인 전극 및 상기 식각 방지층과 상기 액티브 패턴 사이에 배치되며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 액티브 보호 패턴을 포함한다.

Description

박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법 {THIN FILM TRANSISTOR, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING A DISPLAY SUBSTRATE}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 산화물 반도체를 포함하는 표시 기판을 제조할 때, 산화물 반도체를 포함하는 채널층의 손상을 방지하기 위하여, 상기 채널층 위에 식각 방지막을 형성할 수 있다. 그러나, 상기 식각 방지막에 콘택홀을 형성하는 과정에서, 상기 채널층이 손상될 수 있으며, 이는 박막 트랜지스터의 전기적 특성 및 신뢰성을 저하시킬 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 전기적 특성 및 신뢰도가 향상된 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명은 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 상기 액티브 패턴을 커버하는 식각 방지층, 상기 식각 방지층 위에 배치된 소스 전극, 상기 소스 전극과 이격되어 상기 식각 방지층 위에 배치된 드레인 전극 및 상기 식각 방지층과 상기 액티브 패턴 사이에 배치되며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 액티브 보호 패턴을 포함한다.
일 실시예에서, 상기 액티브 보호 패턴은 도전성 산화물을 포함한다.
일 실시예에서, 상기 액티브 패턴은 상기 액티브 보호 패턴의 하면 전체를 커버한다.
일 실시예에서, 상기 액티브 보호 패턴은, 상기 소스 전극과 중첩하는 제1 액티브 보호 패턴 및 상기 드레인 전극과 중첩하는 제2 액티브 보호 패턴을 포함한다.
일 실시예에서, 상기 소스 전극은 상기 식각 방지층을 관통하여, 상기 제1 액티브 보호 패턴과 접촉하는 소스 접촉부를 포함하고, 상기 드레인 전극은 상기 식각 방지층을 관통하여, 상기 제2 액티브 보호 패턴과 접촉하는 드레인 접촉부를 포함한다. 상기 제1 액티브 보호 패턴과 상기 제2 액티브 보호 패턴 사이의 간격은 상기 소스 접촉부와 상기 드레인 접촉부 사이의 간격보다 작다.
일 실시예에 따른 표시 기판은, 베이스 기판 위에 배치된 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인과 전기적으로 연결된 제1 게이트 전극, 상기 제1 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 제1 액티브 패턴, 상기 제1 액티브 패턴을 커버하는 식각 방지층, 상기 식각 방지층 위에 배치되며, 상기 데이터 라인과 전기적으로 연결되는 제1 소스 전극, 상기 제1 소스 전극과 이격되어 상기 식각 방지층 위에 배치된 제1 드레인 전극, 상기 식각 방지층과 상기 액티브 패턴 사이에 배치되며, 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 전기적으로 연결되는 액티브 보호 패턴을 포함한다.
일 실시예에 따른 표시 기판의 제조방법에 따르면, 베이스 기판 위에 게이트 전극을 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴을 커버하는 게이트 절연층을 형성한다. 상기 게이트 절연층 위에 산화물 반도체를 포함하는 액티브 패턴 및 상기 액티브 패턴 위에 배치되는 액티브 보호 패턴을 형성한다. 상기 액티브 보호 패턴을 커버하는 식각 방지층을 형성한다. 상기 식각 방지층을 패터닝하여, 상기 액티브 보호 패턴을 노출한다. 상기 액티브 보호 패턴과 접촉하는 소스 전극과 드레인 전극을 포함하는 소스 금속 패턴을 형성한다.
이와 같은 실시예들에 따르면, 액티브 보호 패턴을 형성함으로써, 식각 방지층을 식각하는 과정에서, 액티브 패턴의 손상을 방지할 수 있다.
또한, 상기 액티브 보호 패턴은, 채널 길이를 실질적으로 감소시켜, 박막 트랜지스터의 특성을 개선할 수 있다.
또한, 본 발명의 실시예에 따르면, 상기 액티브 보호 패턴은 마스크의 추가 없이 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 도 1의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 4 내지 도 14는, 도 1 내지 도 3에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 15 내지 도 25는, 본 발명의 다른 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 26은 본 발명의 또다른 실시예에 따른 표시 기판의 평면도이다.
도 27은 도 26의 I-I'선을 따라 절단한 단면도이다.
도 28 내지 도 36은 도 26 및 도 27에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다. 도 3은 도 1의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 상기 베이스 기판(100) 위에 배치된 스위칭 트랜지스터(TR1) 및 구동 트랜지스터(TR2), 상기 구동 트랜지스터(TR2)에 전기적으로 연결된 화소 전극(PE), 상기 화소 전극으로부터 전류를 공급받아 광을 생성하는 발광층(LE), 상기 발광층(LE) 위에 배치된 상대 전극(OE)을 포함한다. 상기 표시 기판은 유기 전계 발광 표시 장치에 사용될 수 있다.
상기 스위칭 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 스위칭 트랜지스터(TR1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(AP1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1)과 전기적으로 연결된다. 예를 들어, 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 표시 기판은 상기 제1 게이트 전극(GE1) 및 상기 게이트 라인(GL)을 커버하는 게이트 절연층(110)을 더 포함한다.
상기 제1 액티브 패턴(AP1)은 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(AP1)은 상기 게이트 절연층(110) 위에 배치될 수 있다. 상기 제1 액티브 패턴(AP1)은 산화물 반도체를 포함한다. 상기 제1 액티브 패턴(AP1)은, 상기 제1 게이트 전극(GE1)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 제1 액티브 패턴(AP1)을 커버하는 식각 방지층(120)을 더 포함한다.
상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 서로 이격되며, 각각 상기 제1 액티브 패턴(AP1)과 전기적으로 연결된다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 식각 방지층(120) 위에 형성된다.
상기 제1 소스 전극(SE1) 및/또는 상기 제1 드레인 전극(DE1)과 상기 제1 액티브 패턴(AP1) 사이에는 액티브 보호 패턴이 배치된다. 구체적으로, 상기 제1 소스 전극(SE1)과 상기 제1 액티브 패턴(AP1) 사이에는 제1 액티브 보호 패턴(APP1)이 배치되며, 상기 제1 드레인 전극(DE1)과 상기 제1 액티브 패턴(AP1) 사이에는 제2 액티브 보호 패턴(APP2)이 배치된다. 상기 식각 방지층(120)은 접촉홀들을 가지며, 상기 제1 소스 전극(SE1)의 제1 소스 접촉부(SC1) 및 상기 제1 드레인 전극(DE1)의 제1 드레인 접촉부(DC1)가 상기 접촉홀들을 통하여, 상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)과 접촉한다.
상기 액티브 보호 패턴들(APP1, APP2)은 상기 식각 방지층(120) 아래에 배치된다. 따라서, 상기 제1 액티브 패턴(AP1)은 상기 식각 방지층(120)의 접촉홀을 통해 노출되지 않는다.
상기 액티브 보호 패턴들(APP1, APP2)은, 도전성이다. 따라서, 상기 액티브 보호 패턴들(APP1, APP2)은, 금속 또는 도전성 산화물 등을 포함할 수 있으며, 바람직하게는, 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 등과 같은 도전성 산화물을 포함할 수 있다.
상기 액티브 보호 패턴들(APP1, APP2)은, 상기 제1 액티브 패턴(AP1)과 동일한 포토리소그라피 공정을 이용하여 형성될 수 있다. 이 경우, 상기 제1 액티브 패턴(AP1)은 상기 액티브 보호 패턴들(APP1, APP2)의 하면 전체를 커버한다. 즉, 평면도 상에서 상기 제1 액티브 패턴(AP1)의 외곽선은 상기 액티브 보호 패턴들(APP1, APP2)을 둘러싸는 형상을 가질 수 있다.
다른 실시예에서, 상기 액티브 보호 패턴들(APP1, APP2)은, 상기 제1 액티브 패턴(AP1)과 다른 포토리소그라피 공정을 이용하여 형성될 수 있으며, 이 경우, 상기 제1 액티브 패턴(AP1)은 상기 액티브 보호 패턴들(APP1, APP2)의 하면을 부분적으로 커버할 수 있다.
상기 액티브 보호 패턴들(APP1, APP2)은, 상기 제1 액티브 패턴(AP1)을 커버하여, 상기 식각 방지층(120)의 접촉홀을 형성하는 과정에서, 상기 제1 액티브 패턴(AP1)의 손상을 방지할 수 있다.
또한, 상기 액티브 보호 패턴들(APP1, APP2)을 형성하지 않는 경우, 채널 길이는 상기 식각 방지층(120)의 접촉홀들 사이의 거리, 즉, 상기 제1 소스 접촉부(SC1)와 상기 제1 드레인 접촉부(DC1) 사이의 거리(L2)로 정의되는데 반하여, 상기 액티브 보호 패턴들(APP1, APP2)을 형성하는 경우, 채널 길이는 상기 액티브 보호 패턴들(APP1, APP2) 사이의 거리(L1)로 정의될 수 있으며, 이는 상기 제1 소스 접촉부(SC1)와 상기 제1 드레인 접촉부(DC1) 사이의 거리(L2) 보다 크다. 이러한 감소된 채널 길이는 박막 트랜지스터의 특성을 개선할 수 있다.
상기 데이터 라인(DL)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다. 예를 들어, 상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 상기 데이터 라인(DL)은 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)과 동일한 층으로부터 형성될 수 있다. 다른 실시예에서, 상기 데이터 라인(DL)은 돌출된 전극을 갖지 않으며, 상기 데이터 라인(DL) 일부가, 상기 제1 액티브 패턴(AP1) 또는 상기 제1 액티브 보호 패턴(APP1)과 접촉하여 소스 전극의 역할을 할 수 있다.
상기 제1 드레인 전극(DE1)은 상기 구동 트랜지스터(TR2)와 전기적으로 연결된다. 상기 구동 트랜지스터(TR2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(AP2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 동일한 층 내에 배치될 수 있고, 상기 제2 액티브 패턴(AP2)은 상기 제1 액티브 패턴(AP1)과 동일한 층 내에 배치될 수 있고, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)과 동일한 층 내에 배치될 수 있다. 따라서, 상기 게이트 절연층(110)은 상기 제2 게이트 전극(GE2)을 커버하고, 상기 식각 방지층(120)은 상기 제2 액티브 패턴(AP2)을 커버한다.
상기 제1 드레인 전극(DE1)은 상기 제2 게이트 전극(GE2)과 전기적으로 연결된다. 구체적으로, 상기 제1 드레인 전극(DE1)은 제1 커패시터 전극(STE1)에 접촉한다. 상기 제1 커패시터 전극(STE1)의 일부는 상기 제2 게이트 전극(GE2)을 형성한다. 상기 제1 커패시터 전극(STE1)은 상기 제1 게이트 전극(GE1)과 동일한 층에 형성될 수 있다. 따라서, 상기 제1 커패시터 전극(STE1) 위에는 상기 게이트 절연층(110) 및 상기 식각 방지층(120)이 배치되며, 상기 게이트 절연층(110) 및 상기 식각 방치층(120)을 관통하는 제1 접촉부(CH1)를 통하여, 상기 제1 드레인 전극(DE1)은 상기 제2 게이트 전극(GE2)과 전기적으로 연결된다.
상기 표시 기판은 상기 제1 커패시터 전극(STE1)과 다른 층에 배치되며, 상기 제1 커패시터 전극(STE1)과 중첩하는 제2 커패시터 전극(STE2)을 포함한다. 본 실시예에서, 상기 제2 커패시터 전극(STE2)은 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)과 동일한 층에 형성될 수 있다. 상기 제1 커패시터 전극(STE1) 및 상기 제2 커패시터 전극(STE2)은 커패시터를 형성하여, 각 전극에 가해진 전압들에 따라 전압이 충전된다.
상기 제2 소스 전극(SE2)은 구동 라인(KL)에 전기적으로 연결된다. 상기 구동 라인(KL)으로부터 전달된 전류가 상기 구동 트랜지스터(TR2) 및 상기 화소 전극(PE)을 통하여 상기 발광층(LE)에 공급된다. 상기 구동 라인(KL)은 상기 제2 소스 전극(SE2) 및 상기 제2 커패시터 전극(STE2)과 동일한 층에 형성될 수 있다.
상기 제2 소스 전극(SE2) 및/또는 상기 제2 드레인 전극(DE2)과 상기 제2 액티브 패턴(AP2) 사이에는 액티브 보호 패턴이 배치된다. 구체적으로, 상기 제2 소스 전극(SE2)과 상기 제2 액티브 패턴(AP2) 사이에는 제3 액티브 보호 패턴(APP3)이 배치되며, 상기 제2 드레인 전극(DE2)과 상기 제2 액티브 패턴(AP2) 사이에는 제4 액티브 보호 패턴(APP4)이 배치된다. 상기 식각 방지층(120)은 접촉홀들을 가지며, 상기 제2 소스 전극(SE2)의 제2 소스 접촉부(SC2) 및 상기 제2 드레인 전극(DE2)의 제2 드레인 접촉부(DC2)가 상기 접촉홀들을 통하여, 상기 제3 액티브 보호 패턴(APP3) 및 상기 제4 액티브 보호 패턴(APP4)과 접촉한다.
상기 액티브 보호 패턴들(APP3, APP4)은 상기 식각 방지층(120) 아래에 배치된다. 따라서, 상기 제2 액티브 패턴(AP2)은 상기 식각 방지층(120)의 접촉홀을 통해 노출되지 않는다.
상기 표시 기판은 상기 스위칭 트랜지스터(TR1) 및 상기 구동 트랜지스터(TR2)를 커버하는 패시베이션층(130), 상기 패시베이션층(130)을 커버하고, 기판을 평탄화하는 유기 절연층(140), 상기 유기 절연층(140) 위에 배치되는 격벽층(150)을 더 포함한다.
상기 화소 전극(PE)은, 상기 유기 절연층(140) 위에 배치되며, 상기 패시베이션층(130) 및 상기 유기 절연층(140)을 관통하여, 상기 제2 드레인 전극(DE2)에 연결된다.
상기 격벽층(150)은 상기 유기 절연층(140)위에 형성되며, 상기 화소 전극(PE)과 중첩하는 개구부를 갖는다. 상기 발광층(LE)은 상기 개구부 내에 배치된다. 상기 상대 전극(OE)은 상기 발광층(LE) 및 상기 격벽층(150) 위에 연속적으로 배치될 수 있다.
상기 발광층(LE)은 종래의 유기 전계 발광 표시 장치의 발광층의 구성을 가질 수 있다. 예를 들어, 상기 발광층(LE)은 정공 수송층, 정공 주입층, 유기 발광층, 전자 주입층, 전자 수송층을 포함할 수 있으며, 추가적 기능층들을 더 포함할 수 있다.
도 4 내지 도 14는, 도 1 내지 도 3에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 4를 참조하면, 베이스 기판(100) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제1 커패시터 전극(STE1)을 포함하는 게이트 금속 패턴을 형성한다. 상기 제2 게이트 전극(GE2) 및 상기 제1 커패시터 전극(STE1)은 서로 연속적으로 연결된다. 상기 게이트 금속 패턴은 상기 제1 게이트 전극(GE1)과 연속적으로 연결되는 게이트 라인을 더 포함할 수 있다.
상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 게이트 절연층(110)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(110)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(110) 위에 산화물 반도체층(160) 및 액티브 보호층(170)을 형성한다.
상기 산화물 반도체층(140)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 본 실시예에서, 상기 산화물 반도체층(140)은 인듐 아연 주석 산화물을 포함한다.
상기 액티브 보호층(170)은 금속 또는 도전성 산화물 등을 포함할 수 있으며, 바람직하게는, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO), 아연 알루미늄 산화물(ZAO) 등과 같은 도전성 산화물을 포함할 수 있다.
다음으로, 상기 액티브 보호층(170) 위에 제1 포토레지스트 패턴(PR1) 및 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2) 각각은 두께 구배를 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2) 각각은, 제1 두께부(TH1)과 상기 제1 두께부(TH1)보다 작은 두께를 갖는 제2 두께부(TH2)를 갖는다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 산화물 반도체층(160) 및 상기 액티브 보호층(170)을 식각하여, 제1 액티브 패턴(AP1), 제2 액티브 패턴(AP2), 제1 예비 액티브 보호 패턴(172), 및 제2 예비 액티브 보호 패턴(174)를 형성한다.
상기 제1 액티브 패턴(AP1)은 상기 제1 게이트 전극(GE1)과 중첩하며, 상기 제1 예비 액티브 보호 패턴(172)은 상기 제1 액티브 패턴(AP1) 위에 배치된다. 상기 제2 액티브 패턴(AP2)은 상기 제2 게이트 전극(GE2)과 중첩하며, 상기 제2 예비 액티브 보호 패턴(174)은 상기 제2 액티브 패턴(AP2) 위에 배치된다.
도 7을 참조하면, 애싱(ashing) 공정을 통하여, 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)의 제2 두께부(TH2)가 제거되고, 제1 두께부(TH1)가 부분적으로 잔류하여 제3 포토레지스트 패턴(PR3) 및 제4 포토레지스트 패턴(PR4)을 형성한다.
상기 제3 포토레지스트 패턴(PR3)은 상기 제1 예비 액티브 보호 패턴(172)의 상면을 부분적으로 커버하고, 상기 제4 포토레지스트 패턴(PR4)은 상기 제2 예비 액티브 보호 패턴(174)의 상면을 부분적으로 커버한다. 따라서, 상기 제1 예비 액티브 보호 패턴(172) 및 상기 제2 예비 액티브 보호 패턴(174)의 상면들이 부분적으로 노출된다.
도 8을 참조하면, 상기 제3 포토레지스트 패턴(PR3) 및 상기 제4 포토레지스트 패턴(PR4)을 마스크로 이용하여, 상기 제1 예비 액티브 보호 패턴(172) 및 상기 제2 예비 액티브 보호 패턴(174)을 패터닝하여, 제1 액티브 보호 패턴(APP1), 제2 액티브 보호 패턴(APP2), 제3 액티브 보호 패턴(APP3) 및 제4 액티브 보호 패턴(APP4)을 형성한다. 예를 들어, 상기 제1 예비 액티브 보호 패턴(172) 및 상기 제2 예비 액티브 보호 패턴(174)은 건식 식각 또는 습식 식각에 의해 식각될 수 있다.
상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)은 상기 제1 액티브 패턴(AP1)위에 형성되고, 서로 이격된다. 상기 제3 액티브 보호 패턴(APP3) 및 상기 제4 액티브 보호 패턴(APP4)은 상기 제2 액티브 패턴(AP2)위에 형성되고, 서로 이격된다.
도 9를 참조하면, 상기 제1 액티브 보호 패턴(APP1), 제2 액티브 보호 패턴(APP2), 제3 액티브 보호 패턴(APP3) 및 제4 액티브 보호 패턴(APP4)을 커버하는 식각 방지층(120)을 형성한다. 상기 식각 방지층(120)의 일부는 상기 게이트 절연층(110)과 접촉한다. 상기 식각 방지층(120)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
도 10을 참조하면, 상기 식각 방지층(120)을 패터닝하여, 상기 제1 액티브 보호 패턴(APP1), 제2 액티브 보호 패턴(APP2), 제3 액티브 보호 패턴(APP3) 및 제4 액티브 보호 패턴(APP4)을 노출하는 접촉홀들을 형성한다.
동일한 공정에서, 상기 식각 방지층(120) 및 상기 게이트 절연층(110)을 패터닝하여, 상기 제1 커패시터 전극(STE1)을 노출시킨다.
상기 제1 커패시터 전극(STE1)을 노출하는 과정에서, 상기 게이트 절연층(110)의 식각이 필요하므로, 상기 식각 방지층(120)의 오버에칭이 유발된다. 따라서, 상기 액티브 보호 패턴들이 없는 경우, 상기 액티브 패턴들이 손상될 수 있다. 본 실시예에 따르면, 상기 액티브 패턴들 위에 상기 액티브 보호 패턴들을 형성함으로써, 상기 액티브 패턴들의 손상을 방지할 수 있다.
도 11을 참조하면, 상기 식각 방지층(120) 위에 소스 금속층을 형성하고, 상기 소스 금속층을 패터닝하여, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 커패시터 전극(STE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함하는 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은, 상기 제2 소스 전극(SE2) 및 상기 제2 커패시터 전극(STE2)와 연속적으로 연결되는 구동 라인을 더 포함할 수 있다.
상기 소스 금속층은, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 소스 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 소스 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 소스 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다.
상기 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 각각 상기 식각 방지층(120)에 형성된 접촉홀을 통하여, 상기 제1 액티브 보호 패턴(APP1), 제2 액티브 보호 패턴(APP2), 제3 액티브 보호 패턴(APP3) 및 제4 액티브 보호 패턴(APP4)과 접촉한다.
구체적으로, 상기 제1 소스 전극(SE1)은 상기 제1 액티브 보호 패턴(APP1)과 접촉하는 제1 소스 접촉부(SC1)를 포함하고, 상기 제1 드레인 전극(DE1)은 상기 제2 액티브 보호 패턴(APP2)와 접촉하는 제1 드레인 접촉부(DC1)를 포함하고, 상기 제2 소스 전극(SE2)은 상기 제3 액티브 보호 패턴(APP3)과 접촉하는 제2 소스 접촉부(SC2)를 포함하고, 상기 제2 드레인 전극(DE2)은 상기 제4 액티브 보호 패턴(APP4)와 접촉하는 제2 드레인 접촉부(DC2)를 포함한다.
상기 제1 드레인 전극(DE1)은 상기 식각 방지층(120)과 상기 게이트 절연층(110)를 관통하여 상기 제1 커패시터 전극(STE1)과 접촉하는 제1 접촉부(CH1)를 포함한다.
상기 제2 커패시터 전극(STE2)은 상기 식각 방지층(120) 위에 형성되며, 상기 제1 커패시터 전극(STE1)과 중첩한다.
도 12를 참조하면, 상기 소스 금속 패턴을 커버하는 패시베이션층(130)을 형성하고, 상기 패시베이션층(130) 위에 유기 절연층(140)을 형성한다.
상기 패시베이션층(130)은 상기 소스 금속 패턴을 보호한다. 상기 유기 절연층(140)은 기판의 표면을 평탄화한다.
상기 패시베이션층(130)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있으며, 상기 유기 절연층(140)은 아크릴 수지, 페놀 수지 등과 같은 고분자 수지를 포함할 수 있다.
상기 유기 절연층(140)은 포토레지스트 조성물로부터 형성된다. 상기 유기 절연층(140) 및 상기 패시베이션층(130)은 패터닝되어, 상기 제2 드레인 전극(DE2)를 노출하는 접촉홀을 형성한다.
도 13을 참조하면, 상기 유기 절연층(140) 위에 화소 전극층을 형성하고, 상기 화소 전극층을 패터닝하여, 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 유기 절연층(140) 및 상기 패시베이션층(130)을 관통하여 상기 제2 드레인 전극(DE2)에 접촉하는 제2 접촉부(CH2)를 포함한다.
상기 화소 전극(PE)을 애노드 전극으로 사용하는 경우, 상기 화소 전극(PE)은 일함수의 절대치가 높은 인듐 아연 산화물, 인듐 주석 산화물, 아연 산화물 등의 금속 산화물을 포함할 수 있다. 상기 화소 전극(PE)을 캐소드 전극으로 사용하는 경우, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 와 같이 일함수의 절대치가 낮은 고도전성의 금속을 포함할 수 있다. 상기 화소 전극(PE)을 애노드 전극으로 사용하는 경우, 상대 전극(OE)은 캐소드 전극으로, 상기 화소 전극(PE)을 캐소드 전극으로 사용하는 경우, 상대 전극(OE)은 애노드 전극으로 사용될 수 있다.
도 14를 참조하면, 상기 화소 전극(PE) 및 상기 유기 절연층(140) 위에, 격벽층(150)을 형성한다. 상기 격벽층(150)은 유기 절연 물질을 포함할 수 있다.
도 3에 도시된 바와 같이, 상기 격벽층(150)은 패터닝되어, 상기 화소 전극(PE)을 노출하는 개구부를 형성한다. 상기 개구부는 각 화소의 화소 영역을 정의할 수 있다.
다음으로, 상기 개구부 내에 발광층(LE)을 형성한다. 상기 발광층(LE)은 정공 수송층, 정공 주입층, 유기 발광층, 전자 주입층, 전자 수송층을 포함할 수 있으며, 추가적 기능층들을 더 포함할 수 있다.
다음으로, 상기 발광층(LE) 위에 상대 전극(OE)을 형성한다. 상기 상대 전극(OE)은, 패터닝되지 않고, 상기 발광층(LE) 및 상기 격벽층(150) 위에 연속적으로 형성될 수 있다.
본 실시예에 따르면, 식각 방지층과 액티브 패턴 사이에 액티브 보호 패턴을 형성함으로써, 상기 식각 방지층의 접촉홀을 형성하는 과정에서, 상기 액티브 패턴이 손상되는 것을 방지할 수 있다.
본 실시예에 따르면, 동일한 포토리소그라피 공정을 이용하여, 상기 액티브 보호 패턴과 상기 액티브 패턴을 형성함으로써, 추가 마스크 없이 상기 액티브 보호 패턴을 형성할 수 있다.
도 15 내지 도 25는, 본 발명의 다른 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다. 상기 표시 기판에서, 동일한 기능의 구성 요소들은 도 4 내지 도 14에 도시된 표시 기판의 구성 요소와 동일한 물질을 포함하고, 동일한 방법으로 형성될 수 있다. 따라서, 중복되는 구체적인 설명은 생략하기로 한다.
도 15를 참조하면, 베이스 기판(200) 위에 제1 게이트 금속층을 형성하고, 상기 제1 게이트 금속층을 패터닝하여, 연결 패턴(SP) 및 제1 커패시터 전극(STE1)을 포함하는 제1 게이트 금속 패턴을 형성한다. 상기 제1 게이트 금속 패턴은, 게이트 라인과 같은 신호 라인 등을 더 포함할 수 있다.
다음으로, 상기 제1 게이트 금속 패턴을 커버하는 제1 게이트 절연층(210)을 형성한다.
도 16을 참조하면, 상기 제1 게이트 절연층(210) 위에 제2 게이트 금속층을 형성하고, 상기 제2 게이트 금속층을 패터닝하여, 게이트 전극(GE)을 포함하는 제2 게이트 금속 패턴을 형성한다.
다음으로, 상기 제2 게이트 금속 패턴을 커버하는 제2 게이트 절연층(220)을 형성한다.
도 17을 참조하면, 상기 제2 게이트 절연층(220) 위에, 산화물 반도체층(230) 및 액티브 보호층(240)을 형성한다.
다음으로, 상기 액티브 보호층(240) 위에 제1 포토레지스트 패턴(PR1) 및 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 두께 구배를 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴(PR1)은, 제1 두께부(TH1)과 상기 제1 두께부(TH1)보다 작은 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 제2 두께부(TH2)와 동일한 두께를 가질 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)과 중첩하며, 상기 제2 포토레지스트 패턴(PR2)은 상기 제1 커패시터 전극(STE1)과 중첩한다.
도 18을 참조하면, 상기 제1 포토레지스트 패턴(PR1) 및 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 산화물 반도체층(230) 및 상기 액티브 보호층(240)을 식각하여, 제1 액티브 패턴(AP1), 제2 액티브 패턴(AP2), 예비 액티브 보호 패턴(242)을 형성한다.
상기 제1 액티브 패턴(AP1)은 상기 게이트 전극(GE)과 중첩하며, 상기 예비 액티브 보호 패턴(242)은 상기 제1 액티브 패턴(AP1) 위에 배치된다. 상기 제2 액티브 패턴(AP2)은 상기 제1 커패시터 전극(STE1)과 중첩한다.
도 19를 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하고, 상기 제2 포토레지스트 패턴(PR2) 전체를 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제2 두께부(TH2)가 제거되고, 제1 두께부(TH1)가 부분적으로 잔류하여 제3 포토레지스트 패턴(PR3)을 형성한다.
상기 제3 포토레지스트 패턴(PR3)은 상기 예비 액티브 보호 패턴(242)의 상면을 부분적으로 커버한다. 따라서, 상기 예비 액티브 보호 패턴(242)의 상면이 부분적으로 노출된다. 상기 제2 포토레지스트 패턴(PR2) 전체가 제거되므로, 상기 제2 액티브 패턴(AP2) 위에 잔류하는 액티브 보호층의 상면 전체가 노출된다.
도 20을 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 마스크로 이용하여, 상기 예비 액티브 보호 패턴(242)을 패터닝하여, 제1 액티브 보호 패턴(APP1) 및 제2 액티브 보호 패턴(APP2)을 형성한다. 상기 제2 액티브 패턴(AP2) 위에 잔류하는 액티브 보호층은 제거되어, 상기 제2 액티브 패턴(AP2)의 상면이 노출된다.
상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)은 상기 제1 액티브 패턴(AP1)위에 형성되고, 서로 이격된다.
도 21을 참조하면, 상기 제1 액티브 보호 패턴(APP1), 상기 제2 액티브 보호 패턴(APP2) 및 상기 제2 액티브 패턴(AP2)을 커버하는 식각 방지층(250)을 형성한다. 상기 식각 방지층(250)의 일부는 상기 제2 게이트 절연층(220)과 접촉한다.
도 22를 참조하면, 상기 식각 방지층(250)을 패터닝하여, 상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)을 노출하는 접촉홀들을 형성한다.
동일한 공정에서, 상기 식각 방지층(250), 상기 제2 게이트 절연층(220) 및 상기 제1 게이트 절연층(210)을 패터닝하여, 상기 연결 패턴(SP)을 노출시킨다.
상기 연결 패턴(SP)을 노출하는 과정에서, 상기 제2 게이트 절연층(220) 및 상기 제1 게이트 절연층(210)의 식각이 필요하므로, 상기 식각 방지층(250)의 오버에칭이 유발된다. 따라서, 상기 액티브 보호 패턴들(APP1, APP2)이 없는 경우, 상기 제1 액티브 패턴(AP1)이 손상될 수 있다. 본 실시예에 따르면, 상기 제1 액티브 패턴(AP1) 위에 상기 액티브 보호 패턴들(APP1, APP2)을 형성함으로써, 상기 제1 액티브 패턴(AP1)의 손상을 방지할 수 있다.
도 23을 참조하면, 상기 식각 방지층(250) 위에 소스 금속층을 형성하고, 상기 소스 금속층을 패터닝하여, 소스 전극(SE), 드레인 전극(DE), 접촉 부재(CH) 및 제2 커패시터 전극(STE2)을 포함하는 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은, 상기 소스 전극(SE)및 상기 제2 커패시터 전극(STE2)과 연속적으로 연결되는 구동 라인을 더 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(250)에 형성된 접촉홀들을 통하여, 상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)과 각각 접촉한다.
구체적으로, 상기 소스 전극(SE)은 상기 제1 액티브 보호 패턴(APP1)과 접촉하는 소스 접촉부(SC)를 포함하고, 상기 드레인 전극(DE)은 상기 제2 액티브 보호 패턴(APP2)와 접촉하는 드레인 접촉부(DC)를 포함한다.
상기 제2 커패시터 전극(STE2)은 상기 식각 방지층(250) 위에 형성되며, 상기 제1 커패시터 전극(STE1) 및 상기 제2 액티브 패턴(AP2)과 중첩한다.
상기 접촉부(CH)는, 상기 식각 방지층(250), 상기 제2 게이트 절연층(220) 및 상기 제1 게이트 절연층(210)를 관통하여, 상기 연결 패턴(SP)과 접촉한다.
상기 액티브 보호 패턴들(APP1, APP2)을 형성하는 경우, 채널 길이는 상기 액티브 보호 패턴들(APP1, APP2) 사이의 거리로 정의될 수 있으며, 이는 상기 소스 접촉부(SC)와 상기 드레인 접촉부(DC) 사이의 거리 보다 크다. 이러한 감소된 채널 길이는 박막 트랜지스터의 특성을 개선할 수 있다.
도 24를 참조하면, 상기 소스 금속 패턴을 커버하는 패시베이션층(260)을 형성하고, 상기 패시베이션층(260) 위에 유기 절연층(270)을 형성한다.
상기 패시베이션층(260)은 상기 소스 금속 패턴을 보호한다. 상기 유기 절연층(270)은 기판의 표면을 평탄화한다.
도 25를 참조하면, 상기 유기 절연층(270) 및 상기 패시베이션층(260)은 패터닝되어, 상기 드레인 전극(DE)를 노출하는 접촉홀을 형성한다.
다음으로, 상기 유기 절연층(270) 위에 화소 전극층을 형성하고, 상기 화소 전극층을 패터닝하여, 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 유기 절연층(270) 및 상기 패시베이션층(260)에 형성된 접촉홀을 통하여, 상기 드레인 전극(DE)에 접촉한다.
다음으로, 상기 화소 전극(PE) 및 상기 유기 절연층(270) 위에, 격벽층(280)을 형성한다. 상기 격벽층(280)은 패터닝되어, 상기 화소 전극(PE)을 노출하는 개구부를 형성한다. 상기 개구부는 각 화소의 화소 영역을 정의할 수 있다.
다음으로, 상기 개구부 내에 발광층(LE)을 형성한다. 상기 발광층(LE)은 정공 수송층, 정공 주입층, 유기 발광층, 전자 주입층, 전자 수송층을 포함할 수 있으며, 추가적 기능층들을 더 포함할 수 있다.
다음으로, 상기 발광층(LE) 위에 상대 전극(OE)을 형성한다. 상기 상대 전극(OE)은, 패터닝되지 않고, 상기 발광층(LE) 및 상기 격벽층(280) 위에 연속적으로 형성될 수 있다.
상기 표시 기판은 유기 전계 발광 표시 장치에 사용될 수 있다.
도 26은 본 발명의 또다른 실시예에 따른 표시 기판의 평면도이다. 도 27은 도 26의 I-I'선을 따라 절단한 단면도이다.
도 26 및 도 27을 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(300), 상기 베이스 기판(300) 위에 배치된 박막 트랜지스터, 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극(PE), 상기 화소 전극(PE)과 중첩하는 공통 전극(CE)을 포함한다. 또한, 상기 표시 기판은, 상기 화소 전극(PE)와 중첩하는 컬러 필터(CF), 상기 박막 트랜지스터와 중첩하는 블랙 매트릭스(BM) 및 상기 블랙 매트릭스(BM)과 중첩하는 컬럼 스페이서(CS)를 더 포함할 수 있다. 상기 표시 기판은 액정 표시 장치에 사용될 수 있다. 예를 들어, 액정 표시 패널은 상기 표시 기판, 상기 표시 기판과 대향하는 대향 기판, 및 상기 표시 기판과 상기 대향 기판 사이에 게재된 액정층을 포함할 수 있다.
상기 박막 트랜지스터는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)은 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일단은 게이트 패드(GP)와 연결된다. 상기 게이트 패드(GP)를 통하여, 게이트 신호가 상기 게이트 라인(GL)으로 인가된다. 상기 게이트 패드(GP)는, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)와 동일한 층에 형성된 제1 연결 전극(CN1)과 접촉하며, 상기 제1 연결 전극(CN1)은, 상기 화소 전극(PE)과 동일한 층에 형성되는 제2 연결 전극(CN2)과 접촉한다. 상기 게이트 패드(GP)는 상기 제1 연결 전극(CN1) 및 상기 제2 연결 전극(CN2)을 통하여, 상기 표시 기판 내의 구동부, 또는 외부의 구동부로부터 게이트 신호를 전달받는다. 다른 실시예에서, 상기 제1 연결 전극(CN1) 및 상기 제2 연결 전극(CN2) 중 하나는 생략될 수 있다. 상기 게이트 패드(GP)는 표시 영역을 둘러싸는 주변 영역 상에 배치된다.
상기 표시 기판은 상기 공통 전극(CE)과 전기적으로 연결되어, 상기 공통 전극(CE)에 공통 전압을 제공하는 공통 라인(CL)을 더 포함한다. 상기 공통 라인(CL)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다.
상기 표시 기판은, 상기 공통 라인(CL), 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버하는 게이트 절연층(110)을 더 포함한다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 상기 게이트 절연층(310) 위에 배치될 수 있다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 상기 액티브 패턴(AP)은, 상기 게이트 전극(GE)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 액티브 패턴(AP)을 커버하는 식각 방지층(340)을 더 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 전기적으로 연결된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(340) 위에 형성된다.
상기 소스 전극(SE) 및/또는 상기 드레인 전극(DE)과 상기 액티브 패턴(AP) 사이에는 액티브 보호 패턴이 배치된다. 구체적으로, 상기 소스 전극(SE)과 상기 액티브 패턴(AP) 사이에는 제1 액티브 보호 패턴(APP1)이 배치되며, 상기 드레인 전극(DE)과 상기 액티브 패턴(AP) 사이에는 제2 액티브 보호 패턴(APP2)이 배치된다. 상기 식각 방지층(340)은 접촉홀들을 가지며, 상기 소스 전극(SE)의 소스 접촉부(SC) 및 상기 드레인 전극(DE)의 드레인 접촉부(DC)가 상기 접촉홀들을 통하여, 상기 제1 액티브 보호 패턴(APP1) 및 제2 액티브 보호 패턴(APP2)과 접촉한다.
상기 액티브 보호 패턴들(APP1, APP2)은 상기 식각 방지층(340) 아래에 배치된다. 따라서, 상기 액티브 패턴(AP)은 상기 식각 방지층(340)의 접촉홀을 통해 노출되지 않는다.
상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다. 다른 실시예에서, 상기 데이터 라인(DL)은 돌출된 전극을 갖지 않으며, 상기 데이터 라인(DL) 일부가, 상기 액티브 패턴(AP) 또는 상기 제1 액티브 보호 패턴(APP1)과 접촉하여 소스 전극의 역할을 할 수 있다.
상기 표시 기판은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 커버하는 패시베이션층(350)을 더 포함하며, 상기 컬러 필터(CF)는 상기 패시베이션층(350) 위에 배치된다. 다른 실시예에서, 컬러 필터는 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 컬러 필터(CF) 위에는 유기 절연층(360)이 배치된다. 상기 유기 절연층(360)은 기판의 상면을 평탄화한다.
상기 공통 전극(CE)은 상기 유기 절연층(360)위에 배치된다. 상기 공통 전극(CE) 위에는 화소 절연층(370)이 배치되며, 상기 화소 절연층(370) 위에 상기 화소 전극(PE)이 배치된다. 상기 공통 전극(CE)은, 상기 유기 절연층(360), 상기 패시베이션층(350), 상기 식각 방지층(340) 및 상기 게이트 절연층(310)을 관통하여, 상기 공통 라인(CL)과 연결되는 제2 접촉부(CH2)를 갖는다. 상기 제2 접촉부(CH2)는 상기 제2 연결 전극(CN2)와 유사한 구성을 갖는 연결 부재를 통하여, 상기 공통 라인(CL)에 전기적으로 연결될 수 있다.
본 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 위에 배치되나, 다른 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 아래에 배치될 수도 있다. 또한, 다른 실시예에서, 공통 전극은, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 화소 전극(PE)은 상기 화소 절연층(370) 위에 배치된다. 상기 화소 전극(PE)은 슬릿부(SL)를 갖는다. 상기 슬릿부(SL)은 일 방향으로, 예를 들어, 상기 제2 방향(D2)으로 연장되는 형상을 가지고, 복수의 슬릿들이 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)와 중첩하여, 인가되는 전압에 따라 전기장을 형성함으로써, 그 위에 배치되는 액정 분자들의 배열을 조절한다. 상기 화소 전극(PE)은 상기 화소 절연층(370), 상기 유기 절연층(360) 및 상기 패시베이션층(350)을 관통하여 상기 드레인 전극(DE)에 연결되는 제1 접촉부(CH1)를 갖는다.
상기 공통 전극(CE) 및 상기 화소 전극(PE)은, 투명한 도전성 산화물, 예를 들어, 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다.
상기 블랙 매트릭스(BM)는, 하부에서 입사되는 광을 차단한다. 상기 광을 차단하기 위하여, 상기 블랙 매트릭스(BM)은 카본 블랙 등의 흑색 안료를 포함할 수 있다. 상기 블랙 매트릭스(BM)는, 상기 화소 전극(PE)을 부분적으로 커버하며, 상기 표시 기판의 상기 트랜지스터와 중첩할 수 있다. 구체적으로, 상기 블랙 매트릭스는, 상기 제1 접촉부(CH1)와 중첩할 수 있다. 다른 실시예에서, 상기 블랙 매트릭스는, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있으며, 또다른 실시예에서, 상기 블랙 매트릭스는 화소 전극과 패시베이션층 사이에 배치될 수도 있다.
상기 컬럼 스페이서(CS)는 상기 블랙 매트릭스(BM) 위에 배치될 수 있으며, 상기 표시 기판과 상기 대향 기판 사이의 셀 갭을 유지한다.
도 28 내지 도 36은 도 26 및 도 27에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 28을 참조하면, 베이스 기판(300) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 게이트 전극(GE), 및 게이트 패드(GP)를 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(GE) 및 상기 게이트 패드(GP)와 연속적으로 연결되는 게이트 라인 및 공통 라인을 더 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(310)을 형성한다.
도 29를 참조하면, 상기 게이트 절연층(310) 위에, 산화물 반도체층(320) 및 액티브 보호층(330)을 형성한다.
다음으로, 상기 액티브 보호층(330) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 두께 구배를 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴(PR1)은, 제1 두께부(TH1)과 상기 제1 두께부(TH1)보다 작은 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)과 중첩한다.
도 30을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 산화물 반도체층(320) 및 상기 액티브 보호층(330)을 식각하여, 액티브 패턴(AP) 및 예비 액티브 보호 패턴을 형성한다.
다음으로, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하고, 잔류한 포토레지스트 패턴을 마스크로 이용하여, 상기 예비 액티브 보호 패턴을 패터닝하여, 제1 액티브 보호 패턴(APP1) 및 제2 액티브 보호 패턴(APP2)을 형성한다. 상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)은 상기 액티브 패턴(AP)위에 배치되고, 서로 이격된다.
다음으로, 상기 제1 액티브 보호 패턴(APP1), 상기 제2 액티브 보호 패턴(APP2)을 커버하는 식각 방지층(340)을 형성한다. 상기 식각 방지층(340)의 일부는 상기 게이트 절연층(310)과 접촉한다.
도 31을 참조하면, 상기 식각 방지층(340)을 패터닝하여, 상기 제1 액티브 보호 패턴(APP1) 및 제2 액티브 보호 패턴(APP2)을 노출하는 접촉홀들을 형성한다.
동일한 공정에서, 상기 식각 방지층(340) 및 상기 게이트 절연층(310)을 패터닝하여, 상기 게이트 패드(GP)를 노출시킨다.
상기 게이트 패드(GP)를 노출하는 과정에서, 상기 게이트 절연층(310)의 식각이 필요하므로, 상기 식각 방지층(340)의 오버에칭이 유발된다. 따라서, 상기 액티브 보호 패턴들이 없는 경우, 상기 액티브 패턴이 손상될 수 있다. 본 실시예에 따르면, 상기 액티브 패턴 위에 상기 액티브 보호 패턴들을 형성함으로써, 상기 액티브 패턴의 손상을 방지할 수 있다.
도 32를 참조하면, 상기 식각 방지층(340) 위에 소스 금속층을 형성하고, 상기 소스 금속층을 패터닝하여, 소스 전극(SE), 드레인 전극(DE) 및 제1 연결 전극(CN1)을 포함하는 소스 금속 패턴을 형성한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 식각 방지층(340)에 형성된 접촉홀들을 통하여, 상기 제1 액티브 보호 패턴(APP1) 및 상기 제2 액티브 보호 패턴(APP2)과 접촉한다. 상기 제1 연결 전극(CN1)은 상기 식각 방지층(34)과 상기 게이트 절연층(310)에 형성된 접촉홀을 통하여, 상기 게이트 패드(GP)와 접촉한다.
상기 소스 전극(SE)은 상기 제1 액티브 보호 패턴(APP1)과 접촉하는 소스 접촉부(SC)를 포함하고, 상기 드레인 전극(DE)은 상기 제2 액티브 보호 패턴(APP2)와 접촉하는 드레인 접촉부(DC)를 포함한다.
도 33을 참조하면, 상기 소스 금속 패턴을 커버하는 패시베이션층(350)을 형성하고, 상기 패시베이션층(350) 위에 컬러 필터(CF)를 형성한다.
상기 컬러 필터(CF)는 화소 전극과 중첩한다. 예를 들어, 상기 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다. 다른 실시예에서, 상기 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 및 백색 컬러 필터를 포함하거나, 황색 컬러 필터, 청남색(cyan) 컬러 필터, 및 자주(magenta) 컬러 필터를 포함할 수 있다. 상기 컬러 필터들의 크기는 서로 다를 수도 있다.
도 34를 참조하면, 상기 컬러 필터(CF)를 커버하는 유기 절연층(360)을 형성한다. 상기 유기 절연층(360)은 기판의 상면을 평탄화한다. 상기 유기 절연층(360)은 패터닝 되어 접촉홀들을 형성한다. 상기 접촉홀들은 상기 드레인 전극(DE), 상기 게이트 패드(GP) 및 공통 라인과 중첩할 수 있다.
다음으로, 상기 유기 절연층(360) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 공통 전극(CE)을 형성한다. 상기 공통 전극(CE)는 상기 유기 절연층(360), 상기 패시베이션층(350) 및 상기 게이트 절연층(310)을 관통하여 형성된 접촉홀을 통하여 공통 라인과 전기적으로 연결될 수 있다.
도 35를 참조하면, 상기 공통 전극(CE) 및 상기 유기 절연층(360)을 커버하는 화소 절연층(370)을 형성한 후, 상기 화소 절연층(370) 및 상기 패시베이션층(350)을 패터닝하여, 상기 드레인 전극(DE) 및 상기 제1 연결 전극(CN1)을 노출시킨다. 다른 실시예에서, 상기 패시베이션층(350)은 상기 공통 전극(CE)를 형성하기 전에 패터닝될 수 있다.
도 36을 참조하면, 상기 화소 절연층(370) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 화소 전극(PE) 및 제2 연결 전극(CN2)을 형성한다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 제2 연결 전극(CN2)는 상기 제1 연결 전극(CN1)과 접촉한다. 상기 화소 전극(PE)은 일 방향으로 연장되는 형상을 갖는 복수의 슬릿을 포함한다. 상기 화소 전극(EP)은 상기 컬러 필터(CF) 및 상기 공통 전극(CE)과 중첩한다.
다음으로, 상기 화소 전극(PE)과 부분적으로 중첩하는 블랙 매트릭스(BM)을 형성하고, 상기 블랙 매트릭스(BM) 위에 컬럼 스페이서(CS)를 형성한다. 상기 블랙 매트릭스(BM) 및 상기 컬럼 스페이서(CS)는 감광성 물질을 포함하는 조성물을 이용하여 포토리소그라피 공정을 통해 형성될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정 표시 장치, 유기 전계 발광 표시 장치와 같은 표시 장치에 이용될 수 있으며, 예를 들어, 디지털 TV, 컴퓨터용 모니터, 랩탑 컴퓨터, 휴대용 게임 플레이어, 휴대용 음악 플레이어, 모바일 폰, 내비게이션 장치 등에 이용될 수 있다.
100, 200, 300 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극 APP : 액티브 보호 패턴
OE : 상대 전극 CE : 공통 전극
BM : 블랙 매트릭스 CS : 컬럼 스페이서

Claims (24)

  1. 게이트 전극;
    상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴;
    상기 액티브 패턴을 커버하는 식각 방지층;
    상기 식각 방지층 위에 배치된 소스 전극;
    상기 소스 전극과 이격되어 상기 식각 방지층 위에 배치된 드레인 전극; 및
    상기 식각 방지층과 상기 액티브 패턴 사이에 배치되며, 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 액티브 보호 패턴을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 액티브 보호 패턴은 도전성 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 액티브 패턴은 상기 액티브 보호 패턴의 하면 전체를 커버하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 액티브 보호 패턴은,
    상기 소스 전극과 중첩하는 제1 액티브 보호 패턴; 및
    상기 드레인 전극과 중첩하는 제2 액티브 보호 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 소스 전극은 상기 식각 방지층을 관통하여, 상기 제1 액티브 보호 패턴과 접촉하는 소스 접촉부를 포함하고, 상기 드레인 전극은 상기 식각 방지층을 관통하여, 상기 제2 액티브 보호 패턴과 접촉하는 드레인 접촉부를 포함하고, 상기 제1 액티브 보호 패턴과 상기 제2 액티브 보호 패턴 사이의 간격은 상기 소스 접촉부와 상기 드레인 접촉부 사이의 간격보다 작은 것을 특징으로 하는 박막 트랜지스터.
  6. 베이스 기판 위에 배치된 게이트 라인;
    상기 게이트 라인과 교차하는 데이터 라인;
    상기 게이트 라인과 전기적으로 연결된 제1 게이트 전극;
    상기 제1 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 제1 액티브 패턴;
    상기 제1 액티브 패턴을 커버하는 식각 방지층;
    상기 식각 방지층 위에 배치되며, 상기 데이터 라인과 전기적으로 연결되는 제1 소스 전극;
    상기 제1 소스 전극과 이격되어 상기 식각 방지층 위에 배치된 제1 드레인 전극;
    상기 식각 방지층과 상기 액티브 패턴 사이에 배치되며, 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 전기적으로 연결되는 액티브 보호 패턴을 포함하는 표시 기판.
  7. 제6항에 있어서, 상기 액티브 보호 패턴은 도전성 산화물을 포함하는 것을 특징으로 하는 표시 기판.
  8. 제6항에 있어서, 상기 액티브 패턴은 상기 액티브 보호 패턴의 하면 전체를 커버하는 것을 특징으로 하는 표시 기판.
  9. 제6항에 있어서, 상기 액티브 보호 패턴은,
    상기 제1 소스 전극과 중첩하는 제1 액티브 보호 패턴; 및
    상기 제1 드레인 전극과 중첩하는 제2 액티브 보호 패턴을 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 소스 전극은 상기 식각 방지층을 관통하여, 상기 제1 액티브 보호 패턴과 접촉하는 제1 소스 접촉부를 포함하고, 상기 제1 드레인 전극은 상기 식각 방지층을 관통하여, 상기 제2 액티브 보호 패턴과 접촉하는 제1 드레인 접촉부를 포함하고, 상기 제1 액티브 보호 패턴과 상기 제2 액티브 보호 패턴 사이의 간격은 상기 제1 소스 접촉부와 상기 제1 드레인 접촉부 사이의 간격보다 작은 것을 특징으로 하는 표시 기판.
  11. 제9항에 있어서,
    상기 제1 드레인 전극과 전기적으로 연결되는 제2 게이트 전극;
    상기 제2 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 제2 액티브 패턴;
    상기 식각 방지층 위에 배치되는 제2 소스 전극;
    상기 제2 소스 전극과 이격되는 제2 드레인 전극;
    상기 제2 소스 전극과 중첩하는 제3 액티브 보호 패턴;
    상기 제2 드레인 전극과 중첩하는 제4 액티브 보호 패턴;
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 커버하는 패시베이션층; 및
    상기 제2 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  12. 제11항에 있어서,
    상기 제1 드레인 전극과 연결되며, 상기 제2 게이트 전극과 연속적으로 연결되는 제1 스토리지 전극; 및
    상기 제1 스토리지 전극과 중첩하며, 상기 제2 소스 전극과 연속적으로 연결되는 제2 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  13. 제12항에 있어서,
    상기 화소 전극 위에 배치되며, 상기 화소 전극과 중첩하는 개구부를 갖는 격벽층;
    상기 개구부 내에 상기 화소 전극 위에 배치되는 발광층; 및
    상기 발광층 위에 배치되는 상대 전극을 포함하는 것을 특징으로 하는 표시 기판.
  14. 제9항에 있어서,
    상기 베이스 기판 위에 배치되는 연결 패턴;
    상기 연결 패턴을 커버하는 제1 게이트 절연층;
    상기 제1 게이트 전극을 커버하는 제2 게이트 절연층; 및
    상기 제1 소스 전극과 동일한 층에 배치되며, 상기 식각 방지층, 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층을 관통하여 상기 연결 패턴과 접촉하는 접촉 부재를 더 포함하는 것을 특징으로 하는 표시 기판.
  15. 제9항에 있어서,
    상기 게이트 라인의 일단에 연결되는 게이트 패드;
    상기 게이트 패드를 커버하는 게이트 절연층; 및
    상기 식각 방지층 및 상기 게이트 절연층을 관통하여 상기 게이트 패드에 접촉하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  16. 베이스 기판 위에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 금속 패턴을 커버하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체를 포함하는 액티브 패턴 및 상기 액티브 패턴 위에 배치되는 액티브 보호 패턴을 형성하는 단계;
    상기 액티브 보호 패턴을 커버하는 식각 방지층을 형성하는 단계;
    상기 식각 방지층을 패터닝하여, 상기 액티브 보호 패턴을 노출하는 단계; 및
    상기 액티브 보호 패턴과 접촉하는 소스 전극과 드레인 전극을 포함하는 소스 금속 패턴을 형성하는 단계를 포함하는 표시 기판의 제조방법.
  17. 제16항에 있어서, 상기 액티브 보호 패턴은 도전성 산화물을 포함하는 것을특징으로 하는 제조방법.
  18. 제17항에 있어서, 상기 액티브 패턴 및 상기 액티브 보호 패턴을 형성하는 단계는,
    상기 게이트 절연층 위에 산화물 반도체층 및 액티브 보호층을 형성하는 단계;
    상기 액티브 보호층 위에 제1 두께부 및 상기 제1 두께부보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 산화물 반도체층 및 상기 액티브 보호층을 식각하여, 상기 액티브 패턴 및 예비 액티브 보호 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 예비 액티브 보호 패턴을 식각하여, 서로 이격된 제1 액티브 보호 패턴과 제2 액티브 보호 패턴을 포함하는 상기 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  19. 제16항에 있어서, 상기 게이트 금속 패턴은 상기 드레인 전극과 전기적으로 연결되는 제1 커패시터 전극을 더 포함하고,
    상기 액티브 보호 패턴을 노출하는 과정에서, 상기 식각 방지층 및 상기 게이트 절연층이 식각되어 상기 제1 커패시터 전극을 노출하는 것을 특징으로 하는 표시 기판의 제조방법.
  20. 제19항에 있어서, 상기 소스 금속 패턴은 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  21. 제16항에 있어서,
    상기 게이트 금속 패턴을 형성하기 전에, 연결 패턴 및 제1 커패시터 전극을 형성하는 단계; 및
    상기 연결 패턴과 상기 제1 커패시터 전극을 커버하는 절연층을 형성하는 단계를 더 포함하고,
    상기 액티브 보호 패턴을 노출하는 과정에서, 상기 식각 방지층, 상기 게이트 절연층 및 상기 절연층이 식각되어 상기 연결 패턴을 노출하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 소스 금속 패턴은, 상기 식각 방지층, 상기 게이트 절연층 및 상기 절연층을 관통하여, 상기 연결 패턴과 접촉하는 접촉 부재를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  23. 제16항에 있어서, 상기 게이트 금속층은 상기 게이트 라인의 일단과 연결되는 게이트 패드를 더 포함하고,
    상기 액티브 보호 패턴을 노출하는 과정에서, 상기 식각 방지층 및 상기 게이트 절연층이 식각되어 상기 제1 커패시터 전극을 노출하는 것을 특징으로 하는 표시 기판의 제조방법.
  24. 제23항에 있어서, 상기 소스 금속 패턴은, 상기 식각 방지층 및 상기 게이트 절연층을 관통하여, 상기 게이트 패드와 접촉하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
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