KR20200140982A - 표시 장치의 제조 방법 - Google Patents

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이동민
최종훈
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Abstract

표시 장치의 제조 방법은 기판 상에 다결정 실리콘층을 형성하는 단계, 다결정 실리콘층을 패터닝하여 제1 두께를 갖는 제1 영역과 제2 영역 및 제1 두께보다 작은 제2 두께를 갖는 제3 영역을 포함하는 다결정 실리콘 패턴을 형성하는 단계, 다결정 실리콘 패턴 상에 게이트 절연층을 형성하는 단계, 게이트 절연층 상에 게이트 전극을 형성하는 단계, 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브층을 형성하는 단계, 게이트 전극 상에 층간 절연층을 형성하는 단계, 층간 절연층 및 게이트 절연층을 관통하고 제1 영역 및 제2 영역에 각각 중첩하는 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 단계, 소스 접촉 구멍 및 드레인 접촉 구멍을 각각 채우는 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 소스 전극 또는 드레인 전극과 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함할 수 있다.

Description

표시 장치의 제조 방법{METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 박막 트랜지스터의 특성을 개선하기 위한 표시 장치의 제조 방법에 관한 것이다.
액티브 매트릭스(active matrix, AM) 타입의 표시 장치는 각 화소마다 화소 회로를 구비하며, 상기 화소 회로는 실리콘을 이용하는 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터를 구성하는 실리콘으로는 비정질 실리콘 또는 다결정 실리콘이 사용될 수 있다.
상기 화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인, 및 채널을 구성하는 액티브층이 비정질 실리콘이기 때문에 1 cm2/Vs 이하의 낮은 전하 이동도를 가질 수 있다 이에 따라, 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 추세이다. 상기 다결정 실리콘 박막 트랜지스터는 상기 비정질 실리콘 박막 트랜지스터에 비해 전하 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 상기 다결정 실리콘 박막 트랜지스터는 AM 타입의 표시 장치의 구동 트랜지스터 및/또는 스위칭 트랜지스터의 액티브층으로 사용되기에 적합할 수 있다.
이와 같은 다결정 실리콘은 여러 가지 방법으로 제작할 수 있는데, 이는 크게 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후에 이를 결정화하는 방법으로 구분할 수 있다.
다결정 실리콘을 직접 증착하는 방법에는 화학 기상 증착(chemical vapor deposition: CVD), 스퍼터링(sputtering), 진공 증착(vacuum evaporation) 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후에 결정화하는 방법에는 고상 결정화(solid phase crystallization: SPC), 엑시머 레이저 결정화(excimer laser crystallization: ELC), 금속 유도 결정화(metal induced crystallization: MIC), 금속 유도 측면 결정화(metal induced lateral crystallization: MILC), 연속 측면 고상화(sequential lateral solidification: SLS) 등의 방법이 있다.
본 발명의 일 목적은 박막 트랜지스터의 특성을 개선하기 위한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 제1 두께를 갖는 제1 영역과 제2 영역 및 상기 제1 두께보다 작은 제2 두께를 갖는 제3 영역을 포함하는 다결정 실리콘 패턴을 형성하는 단계, 상기 다결정 실리콘 패턴 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계, 상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브층을 형성하는 단계, 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 및 상기 게이트 절연층을 관통하고 상기 제1 영역 및 상기 제2 영역에 각각 중첩하는 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 단계, 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 각각 채우는 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 다결정 실리콘층을 형성하는 단계는 상기 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계, 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계, 그리고 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 레이저 빔의 에너지 밀도는 약 450 mJ/cm2 내지 약 500 mJ/cm2일 수 있다.
일 실시예에 있어서, 상기 제1 두께는 약 250 옹스트롬(Å) 보다 크고 약 470 Å 보다 작을 수 있다.
일 실시예에 있어서, 상기 제2 두께는 약 250 Å 내지 약 450 Å일 수 있다.
일 실시예에 있어서, 상기 다결정 실리콘 패턴을 형성하는 단계는 상기 다결정 실리콘층 상에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 패터닝하여 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 이용하여 상기 다결정 실리콘층을 상기 제1 두께만큼 식각하는 단계, 상기 제1 포토레지스트 패턴을 패터닝하여 상기 제1 영역 및 상기 제2 영역에 중첩하는 제2 포토레지스트 패턴을 형성하는 단계, 그리고 상기 제2 포토레지스트 패턴을 이용하여 상기 다결정 실리콘층을 상기 제1 두께에서 상기 제2 두께를 뺀 두께만큼 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 포토레지스트 패턴은 제1 마스크로 상기 포토레지스트층을 노광 및 현상하여 형성되고, 상기 제2 포토레지스트 패턴은 제2 마스크로 상기 제1 포토레지스트 패턴을 노광 및 현상하여 형성될 수 있다.
일 실시예에 있어서, 상기 제1 포토레지스트 패턴은 하프톤 마스크로 상기 포토레지스트층을 노광 및 현상하여 형성되고, 상기 제2 포토레지스트 패턴은 상기 제1 포토레지스트 패턴을 애싱(ashing)하여 형성될 수 있다.
일 실시예에 있어서, 상기 액티브층은 상기 제1 영역을 포함하고 상기 이온이 주입된 소스 영역, 상기 제2 영역을 포함하고 상기 이온이 주입된 드레인 영역, 그리고 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 상기 이온이 주입되지 않은 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 채널 영역은 상기 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는 상기 다결정 실리콘 패턴의 상기 제1 영역 및 상기 제2 영역을 상기 제1 두께에서 상기 제2 두께를 뺀 두께 보다 크거나 같고 상기 제1 두께 보다 작은 두께만큼 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자를 형성하는 단계는 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 발광층을 형성하는 단계, 그리고 상기 발광층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 메인부 및 상기 메인부의 상면으로부터 상부로 돌출된 제1 돌출부 및 제2 돌출부를 포함하는 다결정 실리콘 패턴을 형성하는 단계, 상기 다결정 실리콘 패턴 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계, 상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브층을 형성하는 단계, 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 및 상기 게이트 절연층을 관통하고 상기 제1 돌출부 및 상기 제2 돌출부에 각각 중첩하는 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 단계, 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 각각 채우는 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 다결정 실리콘층을 형성하는 단계는 상기 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계, 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계, 그리고 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 메인부의 두께는 약 250 Å 내지 약 450 Å일 수 있다.
일 실시예에 있어서, 상기 제1 돌출부의 두께 및 제2 돌출부의 두께는 0 Å 보다 크고 약 220 Å 보다 작을 수 있다.
일 실시예에 있어서, 상기 액티브층은 상기 제1 돌출부를 포함하고 상기 이온이 주입된 소스 영역, 상기 제2 돌출부를 포함하고 상기 이온이 주입된 드레인 영역, 그리고 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 상기 이온이 주입되지 않은 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 채널 영역은 상기 게이트 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는 상기 다결정 실리콘 패턴의 상기 제1 돌출부 및 상기 제2 돌출부를 제거하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는 상기 액티브층에 상기 소스 접촉 구멍과 중첩하는 제1 함몰부 및 상기 드레인 접촉 구멍과 중첩하는 제2 함몰부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 소스 접촉 구멍 및 드레인 접촉 구멍에 각각 중첩하는 영역들이 상대적으로 두꺼운 액티브층을 형성하거나 소스 접촉 구멍 및 드레인 접촉 구멍에 각각 중첩하는 돌출부들을 포함하는 액티브층을 형성함으로써, 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 과정에서 액티브층이 손상되는 것을 방지할 수 있다. 이에 따라, 표시 장치의 박막 트랜지스터의 특성을 개선할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도, 8, 도 9, 도 10, 도 11, 도 12, 도 13, 및 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 15, 도 16, 및 도 17은 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명한다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도, 8, 도 9, 도 10, 도 11, 도 12, 도 13, 및 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 1 내지 도 6을 참조하면, 기판(110) 상에 다결정 실리콘층(134)을 형성할 수 있다.
먼저, 도 1에 도시된 바와 같이, 기판(110) 상에 비정질 실리콘층(132)을 형성할 수 있다.
기판(110)은 유리, 석영, 세라믹 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 에테르 케톤(PEEK), 폴리카보네이트(PC), 폴리아릴레이트, 폴리에테르술폰(PES), 폴리이미드(PI) 등과 같은 플라스틱을 포함하는 유연한 절연성 기판일 수도 있다.
기판(110) 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공하고, 기판(110)을 통해 불순물이 침투하는 것을 방지할 수 있다. 예를 들면, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
버퍼층(120) 상에는 비정질 실리콘층(132)이 형성될 수 있다. 비정질 실리콘층(132)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
일 실시예에 있어서, 비정질 실리콘층(132)의 두께는 약 250 옹스트롬(Å) 보다 크고 약 470 Å 보다 작을 수 있다. 비정질 실리콘층(132)의 두께가 약 250 Å 보다 작은 경우에는, 비정질 실리콘층(132)이 결정화되어 형성되는 다결정 실리콘층을 포함하는 박막 트랜지스터의 히스테리시스(hysteresis) 특성이 저하될 수 있다. 비정질 실리콘층(132)의 두께가 약 470 Å 보다 큰 경우에는, 비정질 실리콘층(132)을 결정화하기 위하여 필요한 레이저 빔의 에너지 밀도가 과도하게 증가할 수 있다.
비정질 실리콘층(132) 상에는 자연 산화막(NOL)이 형성될 수 있다. 자연 산화막(NOL)은 비정질 실리콘층(132)의 상부가 공기에 노출되어 형성될 수 있다. 비정질 실리콘층(132) 상에 자연 산화막(NOL)이 남아 있는 경우에, 다결정 실리콘층을 형성하기 위한 비정질 실리콘층(132)의 결정화 단계에서 자연 산화막(NOL)에 의해 상기 다결정 실리콘층의 표면에 상대적으로 큰 두께의 돌기가 형성될 수 있다.
그 다음, 도 2에 도시된 바와 같이, 비정질 실리콘층(132)을 세정할 수 있다.
비정질 실리콘층(132)은 플루오린화 수소산(hydrofluoric acid)(210)을 이용하여 세정될 수 있다. 플루오린화 수소산(210)은 플루오린화 수소(hydrogen fluoride, HF)가 용해된 수용액일 수 있다. 예를 들면, 플루오린화 수소산(210)은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 플루오린화 수소산(210)으로 비정질 실리콘층(132)을 세정하여 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)을 제거할 수 있다.
일 실시예에 있어서, 비정질 실리콘층(132)은 플루오린화 수소산(210)에 의해 약 60초 내지 약 120초 동안 세정될 수 있고, 바람직하게는 약 40초 내지 약 54초 동안 세정될 수 있다. 비정질 실리콘층(132)이 약 60초 보다 짧게 세정되는 경우에, 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)이 충분히 제거되지 않을 수 있고, 이후에 형성되는 다결정 실리콘층의 그레인이 충분히 성장하지 않을 수 있다. 또한, 비정질 실리콘층(132)이 약 120초 보다 길게 세정되는 경우에, 비정질 실리콘층(132)이 플루오린화 수소산(210)에 의해 영향을 받아 이후에 형성되는 다결정 실리콘층의 그레인이 터질 수 있다.
그 다음, 도 3에 도시된 바와 같이, 비정질 실리콘층(132)을 린스할 수 있다.
비정질 실리콘층(132)은 수소가 첨가된 탈이온화수(220)를 이용하여 린스될 수 있다. 예를 들면, 수소가 첨가된 탈이온화수(220)는 약 1.0 ppm의 수소 농도를 가질 수 있다. 예를 들면, 고정된 스프레이(230)의 하부에 기판(110)을 이동시키면서 스프레이(230)를 통해 수소가 첨가된 탈이온화수(220)를 비정질 실리콘층(132)에 공급할 수 있다. 수소가 첨가된 탈이온화수(220)로 비정질 실리콘층(132)을 린스하여 비정질 실리콘층(132) 상에 남아 있는 플루오린화 수소산(210)을 제거할 수 있다.
수소가 첨가되지 않은 탈이온화수를 이용하여 비정질 실리콘층(132)을 린스하는 경우에, 수소가 첨가되지 않은 상기 탈이온화수 내의 산소가 비정질 실리콘층(132) 상에 남아있을 수 있고, 결정화 단계를 거친 후에 상기 산소에 기인한 원형 결함으로 시인될 수 있다. 그러나 본 실시예에 있어서, 수소가 첨가된 탈이온화수(220)를 이용하여 비정질 실리콘층(132)을 린스함으로써, 상기 원형 결함이 시인되는 것을 방지할 수 있다.
그 다음, 도 4 및 도 5에 도시된 바와 같이, 다결정 실리콘층(134)을 형성할 수 있다.
다결정 실리콘층(134)은 비정질 실리콘층(132)에 레이저 빔(240)을 조사하여 형성될 수 있다. 레이저(250)는 레이저 빔(240)을 단속적으로 발생시켜 비정질 실리콘층(132)에 조사할 수 있다. 예를 들면, 레이저(250)는 단파장, 고출력, 및 고효율의 레이저 빔(240)을 발생시키는 엑시머(excimer) 레이저일 수 있다. 예를 들면, 상기 엑시머 레이저는 비활성기체, 비활성기체 할로겐화물, 할로겐화 수은, 비활성기체 산화합물, 다원자 엑시머 등을 포함할 수 있다. 예를 들면, 상기 비활성기체는 Ar2, Kr2, Xe2 등이고, 상기 비활성기체 할로겐화물은 ArF, ArCl, KrF, KrCl, XeF, XeCl 등이며, 상기 할로겐화 수은은 HgCl, HgBr, HgI 등이고, 상기 비활성 기체 산화합물은 ArO, KrO, XeO 등이며, 상기 다원자 엑시머는 Kr2F, Xe2F 등일 수 있다.
기판(110)을 제1 방향(D1)을 따라 이동하면서 레이저(250)로부터 레이저 빔(240)을 비정질 실리콘층(132)에 조사하여 비정질 실리콘층(132)을 다결정 실리콘층(134)으로 결정화할 수 있다. 레이저(250)는 비정질 실리콘층(132)에 약 450 mJ/cm2 내지 약 500 mJ/cm2의 에너지 밀도를 가지는 레이저 빔(240)을 조사할 수 있다. 레이저 빔(240)의 에너지 밀도가 약 450 mJ/cm2 보다 작은 경우에는 다결정 실리콘층(134)의 그레인 크기가 상대적으로 작을 수 있다. 레이저 빔(240)의 에너지 밀도가 약 500 mJ/cm2 보다 큰 경우에는 레이저 빔(240)에 의해 비정질 실리콘층(132)이 완전히 액체화되어 실리콘의 결정화를 위한 결정 시드(seed)가 형성되지 않을 수 있다. 도 4에 도시된 바와 같이, 레이저 빔(240)을 이용하여 결정화 공정을 진행한 영역은 비정질 실리콘층(132)이 다결정 실리콘층(134)으로 변환될 수 있다.
도 6은 다결정 실리콘층(134)을 나타내는 평면도이다.
도 6에 도시된 바와 같이, 다결정 실리콘층(134)에는 복수의 그레인들(134a)이 형성될 수 있다. 고체 상태의 비정질 실리콘층(132)에 레이저 빔(240)이 조사되면 비정질 실리콘층(132)이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인(134a)이 형성될 수 있다. 비정질 실리콘층(132)이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 그레인(134a)이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계(134b)가 형성될 수 있다.
결정화 공정이 진행된 다결정 실리콘층(134)의 표면에는 그레인 경계(134b)에 돌기가 형성될 수 있다. 레이저 빔(240)에 의해 용융된 비정질 실리콘층(132)이 그레인(134a)을 중심으로 재결정화되면서 그레인 경계(134b)에 상기 돌기가 형성될 수 있다. 상기 돌기는 다결정 실리콘층(134)의 표면으로부터 상부를 향하여 돌출되고, 끝이 뾰족한 형상을 가질 수 있다.
다결정 실리콘층(134)의 표면 거칠기(surface roughness)의 실효값은 약 4 nm 이하일 수 있다. 이 경우, 다결정 실리콘층(134)의 표면에 형성된 상기 돌기들의 두께들의 실효값이 약 4 nm 이하일 수 있다.
본 실시예에 따르면, 결정화 공정 전에 플루오린화 수소산(210)을 이용한 세정 공정 및 수소가 첨가된 탈이온화수(220)를 이용한 린스 공정을 수행함으로써, 표면 거칠기가 상대적으로 작은 다결정 실리콘층(134)이 형성될 수 있다.
이상, 다결정 실리콘층(134)을 형성하기 위한 세정 공정, 린스 공정, 및 결정화 공정을 설명하였으나, 상기 공정들 외에 다결정 실리콘층(134)을 형성하기 위한 공정들을 추가하거나 상기 공정들 중 일부를 생략하는 것도 가능할 수 있다. 또한, 상기 공정들이 복수 회 수행되는 것도 가능할 수 있다. 예를 들면, 상기 결정화 공정은 2 회 이상 수행될 수 있다.
도 7 내지 도 11을 참조하면, 다결정 실리콘층(134)을 패터닝하여 다결정 실리콘 패턴(138)을 형성할 수 있다. 다결정 실리콘 패턴(138)은 제1 두께(TH1)를 갖는 제1 영역(R1) 및 제2 영역(R2), 그리고 제1 두께(TH1)보다 작은 제2 두께(TH2)를 갖는 제3 영역(R3)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 각각 후속 공정에서 형성되는 소스 접촉 구멍 및 드레인 접촉 구멍과 중첩할 수 있다.
먼저, 도 7에 도시된 바와 같이, 제1 두께(TH1)를 갖는 다결정 실리콘층(134) 상에 포토레지스트층(PRL)을 형성할 수 있다. 포토레지스트층(PRL)은 감광성 유기물로 형성될 수 있다. 일 실시예에 있어서, 포토레지스트층(PRL)은 광에 노출되는 부분이 제거되는 포지티브 감광성 유기물을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 포토레지스트층(PRL)은 광에 노출되는 부분이 경화되는 네거티브 감광성 유기물을 포함할 수도 있다.
그 다음, 도 8에 도시된 바와 같이, 포토레지스트층(PRL)을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다.
포토레지스트층(PRL) 상에 제1 마스크(310)를 배치하고, 제1 마스크(310)를 이용하여 포토레지스트층(PRL)을 노광할 수 있다. 제1 마스크(310)는 투광부(311) 및 차광부(312)를 포함할 수 있다. 투광부(311)는 광을 투과하고, 차광부(312)는 광을 차단할 수 있다. 차광부(312)는 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)과 중첩하고, 투광부(311)는 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)과 중첩하지 않을 수 있다.
제1 마스크(310)를 통해 광이 조사된 포토레지스트층(PRL)을 현상하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다. 포토레지스트층(PRL) 중에서 투광부(311)에 대응하는 부분은 포토레지스트층(PRL)이 실질적으로 완전히 제거되고, 포토레지스트층(PRL) 중에서 차광부(312)에 대응하는 부분은 포토레지스트층(PRL)이 실질적으로 제거되지 않고 남아있을 수 있다.
그 다음, 도 9에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 이용하여 다결정 실리콘층(134)을 식각할 수 있다.
건식 식각, 습식 식각 등으로 제1 포토레지스트 패턴(PR1)에 의해 노출된 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 제외한 영역을 제1 두께(TH1)만큼 식각할 수 있다. 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 제외한 상기 영역이 전체적으로 식각됨에 따라, 예비 다결정 실리콘 패턴(136)이 형성될 수 있다.
그 다음, 도 10에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
제1 포토레지스트 패턴(PR1) 상에 제2 마스크(320)를 배치하고, 제2 마스크(320)를 이용하여 제1 포토레지스트 패턴(PR1)을 노광할 수 있다. 제2 마스크(320)는 투광부(321) 및 차광부(322)를 포함할 수 있다. 투광부(321)는 광을 투과하고, 차광부(322)는 광을 차단할 수 있다. 차광부(322)는 예비 다결정 실리콘 패턴(136)의 제1 영역(R1) 및 제2 영역(R2)과 중첩하고, 투광부(321)는 예비 다결정 실리콘 패턴(136)의 제3 영역(R3)과 중첩할 수 있다.
제2 마스크(320)를 통해 광이 조사된 제1 포토레지스트 패턴(PR1)을 현상하여 제2 포토레지스트 패턴(PR2)을 형성할 수 있다. 제1 포토레지스트 패턴(PR1) 중에서 투광부(321)에 대응하는 부분은 제1 포토레지스트 패턴(PR1)이 실질적으로 완전히 제거되고, 제1 포토레지스트 패턴(PR1) 중에서 차광부(322)에 대응하는 부분은 제1 포토레지스트 패턴(PR1)이 실질적으로 제거되지 않고 남아있을 수 있다.
그 다음, 도 11에 도시된 바와 같이, 제2 포토레지스트 패턴(PR2)을 이용하여 예비 다결정 실리콘 패턴(136)을 식각할 수 있다.
건식 식각, 습식 식각 등으로 제2 포토레지스트 패턴(PR2)에 의해 노출된 예비 다결정 실리콘 패턴(136)의 제3 영역(R3)을 제1 두께(TH1)에서 제2 두께(TH2)를 뺀 제3 두께(TH3)만큼 식각할 수 있다. 예비 다결정 실리콘 패턴(136)의 제3 영역(R3)이 부분적으로 식각됨에 따라, 다결정 실리콘 패턴(138)이 형성될 수 있다.
다결정 실리콘 패턴(138)은 버퍼층(120) 상에 위치하는 메인부(MP), 및 메인부(MP)의 상면으로부터 상부로 돌출된 제1 돌출부(PP1) 및 제2 돌출부(PP2)를 포함할 수 있다. 메인부(MP)는 제2 두께(TH2)를 갖고, 제1 돌출부(PP1) 및 제2 돌출부(PP2) 각각은 제3 두께(TH3)를 가질 수 있다. 이 경우, 제1 영역(R1)은 제1 돌출부(PP1)를 포함하고, 제2 영역(R2)은 제2 돌출부(PP2)를 포함할 수 있다.
일 실시예에 있어서, 다결정 실리콘 패턴(138)의 제1 영역(R1) 및 제2 영역(R2) 각각의 두께인 제1 두께(TH1)는 약 250 Å 보다 크고 약 470 Å 보다 작을 수 있다. 또한, 다결정 실리콘 패턴(138)의 제3 영역(R3)의 두께인 제2 두께(TH2)는 약 250 Å 내지 약 470 Å일 수 있다.
이에 따라, 다결정 실리콘 패턴(138)의 메인부(MP)의 두께는 약 250 Å 내지 약 470 Å이고, 다결정 실리콘 패턴(138)의 제1 돌출부(PP1) 및 제2 돌출부(PP2) 각각의 두께인 제3 두께(TH3)는 0 Å 보다 크고 약 220 Å 보다 작을 수 있다. 일 실시예에 있어서, 제1 돌출부(PP1) 및 제2 돌출부(PP2) 각각의 두께는 메인부(MP)의 두께의 약 5 % 내지 약 15 %일 수 있다. 다시 말해, 제3 두께(TH3)는 제2 두께(TH2)의 약 5 % 내지 약 15 %일 수 있다.
도 12를 참조하면, 다결정 실리콘 패턴(138) 상에 순차적으로 게이트 절연층(140) 및 게이트 전극(GE)을 형성하고, 다결정 실리콘 패턴(138)에 부분적으로 이온을 주입하여 액티브층(ACT)을 형성할 수 있다.
먼저, 다결정 실리콘 패턴(138) 상에 게이트 절연층(140)을 형성할 수 있다. 게이트 절연층(140)은 버퍼층(120) 상에 배치되어 다결정 실리콘 패턴(138)을 덮을 수 있다. 예를 들면, 게이트 절연층(140)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
본 실시예에 있어서, 표면 거칠기의 실효값이 약 4 nm 이하인 다결정 실리콘 패턴(138)이 형성되어, 다결정 실리콘 패턴(138)은 상대적으로 작은 표면 거칠기를 가질 수 있다. 이에 따라, 다결정 실리콘 패턴(138) 상에 형성되는 게이트 절연층(140)이 다결정 실리콘 패턴(138)의 표면 상에 형성되는 상기 돌기에 의해 받는 영향이 최소화되고, 게이트 절연층(140)이 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 게이트 절연층(140)은 약 30 nm 내지 약 200 nm의 두께로 형성될 수 있다.
그 다음, 게이트 절연층(140) 상에 게이트 전극(GE)을 형성할 수 있다.
게이트 전극(GE)은 다결정 실리콘 패턴(138)의 일부와 중첩할 수 있다. 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 게이트 전극(GE)은 몰리브덴-알루미늄-몰리브덴의 3중층, 구리-티타늄 이중층 등을 포함할 수 있다.
그 다음, 다결정 실리콘 패턴(138)에 부분적으로 이온을 주입하여 액티브층(ACT)을 형성할 수 있다.
이온 주입 공정을 통하여 다결정 실리콘 패턴(138)을 부분적으로 도핑함으로써, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함하는 액티브층(ACT)을 형성할 수 있다. 상기 이온은 n형 불순물 또는 p형 불순물일 수 있다.
다결정 실리콘 패턴(138)에서 게이트 전극(GE)과 중첩하는 부분은 상기 이온이 주입되지 않아 채널 영역(CR)이 형성될 수 있다. 다결정 실리콘 패턴(138)에서 상기 이온이 주입된 부분은 전도성이 증가하여 도체의 성질을 가짐으로써, 소스 영역(SR) 및 드레인 영역(DR)이 형성될 수 있다. 채널 영역(CR)은 소스 영역(SR)과 드레인 영역(DR) 사이에 형성될 수 있다. 이 경우, 소스 영역(SR)은 제1 돌출부(PP1)를 포함하는 제1 영역(R1)을 포함하고, 드레인 영역(DR)은 제2 돌출부(PP2)를 포함하는 제2 영역(R2)을 포함할 수 있다.
다른 실시예에 있어서, 상기 이온 주입 공정보다 낮은 농도로 불순물을 도핑함으로써, 채널 영역(CR)과 소스 영역(SR) 사이 및 채널 영역(CR)과 드레인 영역(DR) 사이에 각각 저농도 도핑 영역을 형성할 수 있다. 상기 저농도 도핑 영역은 액티브층(ACT) 내에서 버퍼로서 작용하여, 박막 트랜지스터의 전기적 성질을 개선할 수 있다.
도 13을 참조하면, 게이트 전극(GE) 상에 층간 절연층(150)을 형성하고, 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성할 수 있다.
먼저, 게이트 절연층(140) 상에 게이트 전극(GE)을 덮는 층간 절연층(150)을 형성할 수 있다. 층간 절연층(150)은 무기 절연층, 유기 절연층, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있고, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 층간 절연층(150)이 유기 절연층을 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
그 다음, 층간 절연층(150) 및 게이트 절연층(140)을 관통하는 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성할 수 있다. 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)은 각각 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)에 중첩할 수 있다. 다시 말해, 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)은 각각 제1 돌출부(PP1) 및 제2 돌출부(PP2)에 중첩할 수 있다.
소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성하는 과정에서 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)이 층간 절연층(150) 및 게이트 절연층(140)과 함께 식각될 수 있다. 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)은 제3 두께(TH3) 보다 크거나 같고 제1 두께(TH1) 보다 작은 두께만큼 식각될 수 있다. 이에 따라, 액티브층(ACT)의 제1 돌출부(PP1) 및 제2 돌출부(PP2)가 제거될 수 있다.
일 실시예에 있어서, 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)은 실질적으로 제3 두께(TH3)만큼 식각될 수 있다. 예를 들면, 액티브층(ACT)의 제1 돌출부(PP1) 및 제2 돌출부(PP2)만이 제거되어 메인부(MP)는 실질적으로 그대로 남아있을 수 있다. 이 경우, 액티브층(ACT)의 상면은 실질적으로 평탄할 수 있다.
소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)에 각각 중첩하는 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)이 상대적으로 두껍게 형성됨에 따라(또는 액티브층(ACT)의 메인부(MP)로부터 상부로 돌출되고 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)에 각각 중첩하는 액티브층(ACT)의 제1 돌출부(PP1) 및 제2 돌출부(PP2)가 형성됨에 따라), 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성하는 과정에서 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)이 식각되더라도 액티브층(ACT)에 액티브층(ACT)을 관통하는 구멍들이 형성되지 않을 수 있다. 이에 따라, 액티브층(ACT)을 포함하는 박막 트랜지스터의 특성이 개선될 수 있다.
도 14를 참조하면, 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 각각 채우는 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 소스 전극(SE) 또는 드레인 전극(DE)과 전기적으로 연결되는 발광 소자(EE)를 형성할 수 있다.
먼저, 층간 절연층(150) 상에 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 각각 채우며, 액티브층(ACT)의 소스 영역(SR) 및 드레인 영역(DR)과 각각 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 예를 들면, 층간 절연층(150) 상에 금속층을 형성하고, 이를 패터닝하여, 소스 영역(SR)과 접촉하는 소스 전극(SE) 및 드레인 영역(DR)과 접촉하는 드레인 전극(DE)을 형성할 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 각각 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DE)은 각각 몰리브덴-알루미늄-몰리브덴의 3중층, 구리-티타늄 이중층 등을 포함할 수 있다. 이에 따라, 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(TR)가 형성될 수 있다.
그 다음, 소스 전극(SE) 및 드레인 전극(DE) 상에 평탄화층(또는 보호층)(160)을 형성할 수 있다. 평탄화층(160)은 소스 전극(SE) 및 드레인 전극(DE)을 덮으며, 층간 절연층(150) 상에 형성될 수 있다. 평탄화층(160)은 박막 트랜지스터(TR)를 보호할 수 있고, 박막 트랜지스터(TR)의 상부에 평탄면을 제공할 수 있다.
평탄화층(160)은 유기 절연층, 무기 절연층, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 평탄화층(160)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다. 평탄화층(160)이 유기 절연층을 포함하는 경우, 폴리이미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB), 폴리아미드 등을 포함할 수 있다.
그 다음, 평탄화층(160)을 패터닝하여, 소스 전극(SE) 또는 드레인 전극(DE)을 노출하는 접촉 구멍을 형성할 수 있다. 일 실시예에 있어서, 도 14에 도시된 바와 같이, 상기 접촉 구멍에 의해 드레인 전극(DE)이 노출될 수 있으나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 접촉 구멍에 의해 소스 전극(SE)이 노출될 수도 있다.
그 다음, 평탄화층(160) 상에 드레인 전극(DE)과 전기적으로 연결되는 제1 전극(E1)을 형성할 수 있다. 예를 들면, 평탄화층(160) 상에 금속층을 형성하고 이를 패터닝하여, 드레인 전극(DE)과 접촉하는 제1 전극(E1)을 형성할 수 있다.
일 실시예에 있어서, 제1 전극(E1)은 발광 소자(EE)의 양극(anode)일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 전극(E1)은 발광 소자(EE)의 음극(cathode)일 수도 있다. 제1 전극(E1)은 발광 소자(EE)의 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 제1 전극(E1)이 상기 투과 전극으로 형성되는 경우에, 제1 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 등을 포함할 수 있다. 제1 전극(E1)이 반사 전극으로 형성되는 경우에, 제1 전극(E1)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함하며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
그 다음, 평탄화층(160) 상에 화소 정의막(170)을 형성할 수 있다. 화소 정의막(170)은 제1 전극(E1)의 적어도 일부를 노출하는 개구부를 가질 수 있다. 예를 들면, 화소 정의막(170)은 유기 절연 물질을 포함할 수 있다.
그 다음, 제1 전극(E1) 상에 발광층(180)을 형성할 수 있다. 발광층(180)은 화소 정의막(170)의 상기 개구부에 의해 노출된 제1 전극(E1)의 상면에 형성될 수 있다. 예를 들면, 발광층(180)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
발광층(180)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 상기 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 상기 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 상기 양자점은 상기 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 상기 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
일 실시예에 있어서, 발광층(180)은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 다른 실시예에 있어서, 발광층(180)이 백색광을 발출하는 경우에, 발광층(180)은 적색 발광층, 녹색 발광층 및 청색 발광층을 포함하는 다층 구조를 포함하거나 또는 적색 발광물질, 녹색 발광물질 및 청색 발광물질을 포함하는 단층 구조를 포함할 수 있다.
일 실시예에 있어서, 제1 전극(E1)과 발광층(180) 사이에 정공 주입층(hole injection layer) 및/또는 정공 수송층(hole transport layer)을 더 형성하거나, 발광층(180) 상에 전자 수송층(electron transport layer) 및/또는 전자 주입층(electron injection layer)을 더 형성할 수 있다.
그 다음, 발광층(180) 상에 제2 전극(E2)을 형성할 수 있다. 일 실시예에 있어서, 제2 전극(E2)은 발광 소자(EE)의 음극일 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 전극(E1)은 발광 소자(EE)의 양극일 수도 있다. 제2 전극(E2)은 발광 소자(EE)의 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 예를 들면, 제2 전극(E2)이 투명 전극으로 형성되는 경우에, 제2 전극(E2)은 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있다. 이에 따라, 제1 전극(E1), 발광층(180), 및 제2 전극(E2)을 포함하는 발광 소자(EE)가 형성될 수 있다.
이하, 도 7, 도 11, 및 도 15 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 설명한다.
도 15, 도 16, 및 도 17은 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 7, 도 11, 및 도 15 내지 도 17을 참조하면, 다결정 실리콘층(134)을 패터닝하여 다결정 실리콘 패턴(138)을 형성할 수 있다. 도 7, 도 11, 및 도 15 내지 도 17을 참조하여 설명하는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법에 있어서, 도 1 내지 도 14를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
먼저, 도 7에 도시된 바와 같이, 제1 두께(TH1)를 갖는 다결정 실리콘층(134) 상에 포토레지스트층(PRL)을 형성할 수 있다.
그 다음, 도 15에 도시된 바와 같이, 포토레지스트층(PRL)을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다.
포토레지스트층(PRL) 상에 하프톤 마스크(330)를 배치하고, 하프톤 마스크(330)를 이용하여 포토레지스트층(PRL)을 노광할 수 있다. 하프톤 마스크(330)는 투광부(331), 차광부(332), 및 반투광부(333)를 포함할 수 있다. 투광부(331)는 광을 투과하고, 차광부(332)는 광을 차단하며, 반투광부(333)는 광의 일부를 투과할 수 있다. 이 경우, 반투광부(333)의 광 투과율은 투광부(331)의 광 투과율보다 낮고 차광부(332)의 광 투과율보다 높을 수 있다. 차광부(332)는 다결정 실리콘층(134)의 제1 영역(R1) 및 제2 영역(R2)과 중첩하고, 반투광부(333)는 다결정 실리콘층(134)의 제3 영역(R3)과 중첩하며, 투광부(331)는 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)과 중첩하지 않을 수 있다.
하프톤 마스크(330)를 통해 광이 조사된 포토레지스트층(PRL)을 현상하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다. 포토레지스트층(PRL) 중에서 투광부(331)에 대응하는 부분은 포토레지스트층(PRL)이 실질적으로 완전히 제거되고, 포토레지스트층(PRL) 중에서 차광부(332)에 대응하는 부분은 포토레지스트층(PRL)이 실질적으로 제거되지 않고 남아있을 수 있다. 포토레지스트층(PRL) 중에서 반투광부(333)에 대응하는 부분은 포토레지스트층(PRL)이 부분적으로 제거될 수 있다. 이에 따라, 반투광부(333)에 대응하는 부분의 두께보다 차광부(332)에 대응하는 부분의 두께가 큰 제1 포토레지스트 패턴(PR1)이 형성될 수 있다.
그 다음, 도 16에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 이용하여 다결정 실리콘층(134)을 식각할 수 있다.
제1 포토레지스트 패턴(PR1)에 의해 노출된 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 제외한 영역을 제1 두께(TH1)만큼 식각할 수 있다. 다결정 실리콘층(134)의 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 제외한 상기 영역이 전체적으로 식각됨에 따라, 예비 다결정 실리콘 패턴(136)이 형성될 수 있다.
그 다음, 도 17에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
제2 포토레지스트 패턴(PR2)을 형성하기 위하여 제1 포토레지스트 패턴(PR1)을 애싱(ashing)할 수 있다. 제1 포토레지스트 패턴(PR1)은 O2 가스를 포함하는 산소 플라즈마를 사용하여 애싱될 수 있다. 제1 포토레지스트 패턴(PR1)을 애싱함에 따라, 제1 포토레지스트 패턴(PR1) 중에서 상대적으로 얇은 부분은 제1 포토레지스트 패턴(PR1)이 실질적으로 완전히 제거되고, 제1 포토레지스트 패턴(PR1) 중에서 상대적으로 두꺼운 부분은 제1 포토레지스트 패턴(PR1)이 부분적으로 제거되어 남아있을 수 있다. 이에 따라, 예비 다결정 실리콘 패턴(136)의 제1 영역(R1) 및 제2 영역(R2)에 중첩하는 제2 포토레지스트 패턴(PR2)이 형성될 수 있다.
그 다음, 도 11에 도시된 바와 같이, 제2 포토레지스트 패턴(PR2)을 이용하여 예비 다결정 실리콘 패턴(136)을 식각할 수 있다.
제2 포토레지스트 패턴(PR2)에 의해 노출된 예비 다결정 실리콘 패턴(136)의 제3 영역(R3)을 제1 두께(TH1)에서 제2 두께(TH2)를 뺀 제3 두께(TH3)만큼 식각할 수 있다. 예비 다결정 실리콘 패턴(136)의 제3 영역(R3)이 부분적으로 식각됨에 따라, 다결정 실리콘 패턴(138)이 형성될 수 있다.
이하, 도 18 및 도 19를 참조하여 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법을 설명한다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 18 및 도 19를 참조하면, 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성하고, 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 각각 채우는 소스 전극(SE) 및 드레인 전극(DE)을 형성하며, 소스 전극(SE) 또는 드레인 전극(DE)과 전기적으로 연결되는 발광 소자(EE)를 형성할 수 있다. 도 18 및 도 19를 참조하여 설명하는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법에 있어서, 도 1 내지 도 14를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
먼저, 도 18에 도시된 바와 같이, 층간 절연층(150) 및 게이트 절연층(140)을 관통하는 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성할 수 있다. 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 형성하는 과정에서 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)이 층간 절연층(150) 및 게이트 절연층(140)과 함께 식각될 수 있다.
일 실시예에 있어서, 액티브층(ACT)의 제1 영역(R1) 및 제2 영역(R2)이 실질적으로 제3 두께(TH3) 보다 크고 제1 두께(TH1) 보다 작은 두께만큼 식각될 수 있다. 예를 들면, 액티브층(ACT)의 제1 돌출부(PP1) 및 제2 돌출부(PP2)뿐만 아니라 제1 돌출부(PP1) 및 제2 돌출부(PP2)에 각각 중첩하는 메인부(MP)의 부분들이 부분적으로 제거될 수 있다. 이 경우, 액티브층(ACT)의 상면에는 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)에 각각 중첩하는 제1 함몰부(RP1) 및 제2 함몰부(RP2)가 형성될 수 있다.
그 다음, 도 19에 도시된 바와 같이, 층간 절연층(150) 상에 소스 접촉 구멍(CHS) 및 드레인 접촉 구멍(CHD)을 각각 채우며, 액티브층(ACT)의 소스 영역(SR) 및 드레인 영역(DR)과 각각 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다. 이 경우, 소스 전극(SE)은 소스 접촉 구멍(CHS) 및 제1 함몰부(RP1)를 채우며 소스 영역(SR)과 접촉하고, 드레인 전극(DE)은 드레인 접촉 구멍(CHD) 및 제2 함몰부(RP2)를 채우며 드레인 영역(DR)과 접촉할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 132: 비정질 실리콘층
134: 다결정 실리콘층 138: 다결정 실리콘 패턴
140: 게이트 절연층 150: 층간 절연층
ACT: 액티브층 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
CHS: 소스 접촉 구멍 CHD: 드레인 접촉 구멍

Claims (20)

  1. 기판 상에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여 제1 두께를 갖는 제1 영역 및 제2 영역, 및 상기 제1 두께보다 작은 제2 두께를 갖는 제3 영역을 포함하는 다결정 실리콘 패턴을 형성하는 단계;
    상기 다결정 실리콘 패턴 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;
    상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브층을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 상기 게이트 절연층을 관통하고, 상기 제1 영역 및 상기 제2 영역에 각각 중첩하는 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 단계;
    상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 각각 채우는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 다결정 실리콘층을 형성하는 단계는:
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및
    상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함하는, 표시 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 레이저 빔의 에너지 밀도는 450 mJ/cm2 내지 500 mJ/cm2인, 표시 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 두께는 250 옹스트롬(Å) 보다 크고 470 Å 보다 작은, 표시 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 두께는 250 Å 내지 450 Å인, 표시 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 다결정 실리콘 패턴을 형성하는 단계는:
    상기 다결정 실리콘층 상에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 패터닝하여 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 다결정 실리콘층을 상기 제1 두께만큼 식각하는 단계;
    상기 제1 포토레지스트 패턴을 패터닝하여 상기 제1 영역 및 상기 제2 영역에 중첩하는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이용하여 상기 다결정 실리콘층을 상기 제1 두께에서 상기 제2 두께를 뺀 두께만큼 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 포토레지스트 패턴은 제1 마스크로 상기 포토레지스트층을 노광 및 현상하여 형성되고,
    상기 제2 포토레지스트 패턴은 제2 마스크로 상기 제1 포토레지스트 패턴을 노광 및 현상하여 형성되는, 표시 장치의 제조 방법.
  8. 제6 항에 있어서,
    상기 제1 포토레지스트 패턴은 하프톤 마스크로 상기 포토레지스트층을 노광 및 현상하여 형성되고,
    상기 제2 포토레지스트 패턴은 상기 제1 포토레지스트 패턴을 애싱(ashing)하여 형성되는, 표시 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 액티브층은 상기 제1 영역을 포함하고 상기 이온이 주입된 소스 영역, 상기 제2 영역을 포함하고 상기 이온이 주입된 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 상기 이온이 주입되지 않은 채널 영역을 포함하는, 표시 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 채널 영역은 상기 게이트 전극과 중첩하는, 표시 장치의 제조 방법.
  11. 제1 항에 있어서,
    상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는:
    상기 다결정 실리콘 패턴의 상기 제1 영역 및 상기 제2 영역을 상기 제1 두께에서 상기 제2 두께를 뺀 두께 보다 크거나 같고 상기 제1 두께 보다 작은 두께만큼 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  12. 제1 항에 있어서,
    상기 발광 소자를 형성하는 단계는:
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 제2 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  13. 기판 상에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여 메인부 및 상기 메인부의 상면으로부터 상부로 돌출된 제1 돌출부 및 제2 돌출부를 포함하는 다결정 실리콘 패턴을 형성하는 단계;
    상기 다결정 실리콘 패턴 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;
    상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브층을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 상기 게이트 절연층을 관통하고, 상기 제1 돌출부 및 상기 제2 돌출부에 각각 중첩하는 소스 접촉 구멍 및 드레인 접촉 구멍을 형성하는 단계;
    상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 각각 채우는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 발광 소자를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 다결정 실리콘층을 형성하는 단계는:
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및
    상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 메인부의 두께는 250 Å 내지 450 Å인, 표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 제1 돌출부의 두께 및 제2 돌출부의 두께는 0 Å 보다 크고 220 Å 보다 작은, 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 액티브층은 상기 제1 돌출부를 포함하고 상기 이온이 주입된 소스 영역, 상기 제2 돌출부를 포함하고 상기 이온이 주입된 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 상기 이온이 주입되지 않은 채널 영역을 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 채널 영역은 상기 게이트 전극과 중첩하는, 표시 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는:
    상기 다결정 실리콘 패턴의 상기 제1 돌출부 및 상기 제2 돌출부를 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 소스 접촉 구멍 및 상기 드레인 접촉 구멍을 형성하는 단계는:
    상기 액티브층에 상기 소스 접촉 구멍과 중첩하는 제1 함몰부 및 상기 드레인 접촉 구멍과 중첩하는 제2 함몰부를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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