KR20160062322A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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이현준
박병규
박은혜
주병환
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터 기판은 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 식각 방지층, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되고 상기 식각 방지층에 형성되는 제1 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되며, 상기 제1 관통홀과 인접하게 형성되는 제2 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 금속 패턴 및 상기 데이터 금속 패턴 상에 배치되는 제1 패시베이션층을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법 {DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 표시 장치에 사용될 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
그러나 산화물 반도체를 포함하는 박막 트랜지스터 기판은 제조 과정에서 많은 마스크를 필요로 한다. 따라서, 마스크의 수가 많아지므로 제조 비용이 증가되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 마스크의 수를 줄일 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법에 의해 제조되는 박막 트랜지스터 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 식각 방지층, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되고 상기 식각 방지층에 형성되는 제1 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되며, 상기 제1 관통홀과 인접하게 형성되는 제2 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 금속 패턴 및 상기 데이터 금속 패턴 상에 배치되는 제1 패시베이션층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 게이트 라인과 동일한 층에 배치되며, 상기 게이트 라인과 연결되는 게이트 패드 및 상기 데이터 금속 패턴과 동일한 층에 배치되며, 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연층을 더 포함할 수 있다. 상기 식각 방지층은 상기 게이트 절연층 및 상기 액티브 패턴을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각 방지층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 금속 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층은 무기 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 패시베이션층 상에 배치되는 공통 전극, 상기 공통 전극 상에 배치되는 제2 패시베이션층 및 상기 제2 패시베이션층 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제2 패시베이션층과 언더컷 구조를 형성할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계, 상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계, 상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 형성하는 단계, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되고 상기 식각 방지층에 형성되는 제1 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되며, 상기 제1 관통홀과 인접하게 형성되는 제2 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계 및 상기 데이터 금속 패턴 상에 배치되는 제1 패시베이션층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판의 제조 방법은 상기 제1 패시베이션층 상에 공통 전극을 형성하는 단계, 상기 공통 전극 상에 제2 패시베이션층을 형성하는 단계 및 상기 제2 패시베이션층 상에, 상기 드레인 전극과 전기적으로 연결되는 화소 전극 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층 및 상기 공통 전극은 동일한 마스크를 이용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층, 상기 공통 전극 및 상기 제2 패시베이션층은 동일한 마스크를 이용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 전극은 상기 제2 패시베이션층과 언더컷 구조를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 금속 패턴은, 상기 게이트 라인과 연결되는 게이트 패드를 더 포함할 수 있다. 상기 데이터 금속 패턴은 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판의 제조 방법은 상기 식각 방지층 위에, 상기 게이트 패드와 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 큰 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드를 노출하는 단계, 상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 관통홀들을 갖는 제2 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층을 식각하여, 상기 액티브 패턴을 부분적으로 노출하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각 방지층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 금속 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층은 무기 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다. 또한, 유기막을 형성하지 않으므로 유기막을 형성하기 위해 사용되는 마스크가 생략될 수 있다. 따라서, 공정에서 사용되는 마스크 수를 줄일 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 3은 도 2의 I-I'라인을 따라 절단한 단면도이다.
도 4 내지 도 13은 도 3의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 15는 도 14의 II-II'라인을 따라 절단한 단면도이다.
도 16 내지 도 25는 도 15의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 26은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 27은 도 26의 III-III'라인을 따라 절단한 단면도이다.
도 28 내지 도 36은 도 27의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 3은 도 2의 I-I'라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 액정 표시 패널의 박막 트랜지스터 기판일 수 있다. 예를 들어, 상기 액정 표시 패널은 상기 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판, 및 상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 게재된 액정층을 포함할 수 있다.
상기 박막 트랜지스터 기판은 박막 트랜지스터 어레이를 포함하는 표시 영역(DA)과 상기 표시 영역을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 상기 표시 영역(DA)에는 박막 트랜지스터 (TFT) 어레이가 배치된다.
각 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 박막 트랜지스터(TFT)의 드레인 전극은 화소 전극(PE)에 전기적으로 연결되며, 상기 화소 전극(PE)은 공통 라인(CL)에 전기적으로 연결된 공통 전극(CE)과 액정 커패시터(LC)를 형성한다.
상기 주변 영역(PA)에는 상기 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동부(GD) 및 상기 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동부(DD)가 배치될 수 있다. 상기 게이트 구동부(GD) 및 상기 데이터 구동부(DD)는 외부의 콘트롤 기판에 연결되어, 구동 신호를 전달받을 수 있다.
본 실시예에서, 상기 게이트 구동부(GD)는 베이스 기판 상에 집적된 박막 트랜지스터를 포함할 수 있다. 따라서, 상기 게이트 구동부(GD)는 상기 표시 영역(DA)의 박막 트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다. 상기 데이터 구동부(DD)는 상기 베이스 기판 상에 집적되거나, 테이프 캐리어 패키지, 플렉서블 인쇄회로기판 등에 실장될 수 있다.
상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일단은 게이트 패드(GP)와 연결된다. 상기 게이트 패드(GP)는 표시 영역을 둘러싸는 주변 영역 상에 배치된다. 상기 게이트 패드(GP)를 통하여, 게이트 신호가 상기 게이트 라인(GL)으로 인가된다. 상기 게이트 패드(GP)는, 상기 게이트 신호를 전달하는 신호 라인(SL)과 접촉한다. 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 공통 전극(CE)과 전기적으로 연결되어, 상기 공통 전극(CE)에 공통 전압을 제공하는 공통 라인(CL)을 더 포함한다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다.
상기 박막 트랜지스터 기판은 상기 게이트 전극(GE), 상기 게이트 라인(GL) 및 상기 공통 라인(CL)을 커버하는 게이트 절연층(120)을 더 포함한다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 상기 게이트 절연층(120) 위에 배치될 수 있다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 상기 액티브 패턴(AP)은, 상기 게이트 전극(GE)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 액티브 패턴(AP)을 커버하는 식각 방지층(130)을 더 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 전기적으로 연결된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(130) 위에 형성된다.
상기 식각 방지층(130)은 제1 관통홀(SC) 및 제2 관통홀(DC)들을 가지며, 상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 통하여 상기 액티브 패턴(AP)과 접촉한다. 또한 상기 드레인 전극(DE)은 상기 제2 관통홀(DC)을 통하여 상기 액티브 패턴(AP)과 접촉한다.
상기 신호 라인(SL)은 상기 소스 전극(SE)과 동일한 층에 배치될 수 있다. 상기 신호 라인(SL)은 상기 게이트 절연층(120)에 형성된 접촉홀을 통하여 상기 게이트 패드(GP)와 접촉한다.
본 실시예에 따르면, 투명 도전성 산화물을 브릿지로 이용하는 종래 기술과 달리, 상기 게이트 구동부(GD)의 신호 라인(SL)과 상기 게이트 패드(GP)가 직접 연결된다. 따라서, 상기 브릿지를 형성하기 위한 공간을 필요로 하지 않으므로, 표시 패널의 베젤을 감소시킬 수 있다. 또한, 상기 브릿지의 부식 또는 손상 등에 의한 접속 불량 및 정전기 유입을 방지할 수 있다.
상기 박막 트랜지스터 기판은, 상기 박막 트랜지스터를 커버하는 제1 패시베이션층(140)을 더 포함한다. 제1 패시베이션층(140)은 무기 절연 물질을 포함할 수 있다. 상기 공통 전극(CE)은 상기 제1 패시베이션층(140) 위에 배치된다. 상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)를 커버하는 제2 패시베이션층(160)을 더 포함한다. 상기 제2 패시베이션층(160) 위에는 상기 화소 전극(PE)이 배치된다.
본 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 위에 배치되나, 다른 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 아래에 배치될 수도 있다. 또한, 다른 실시예에서, 공통 전극은, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 화소 전극(PE)은 상기 제2 패시베이션층(160) 위에 배치된다. 상기 화소 전극(PE)은 슬릿부(SP)를 갖는다. 상기 슬릿부(SP)은 일 방향으로, 예를 들어, 상기 제2 방향(D2)으로 연장되는 형상을 가지고, 복수의 슬릿들이 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩하여, 인가되는 전압에 따라 전기장을 형성함으로써, 그 위에 배치되는 액정 분자들의 배열을 조절한다. 상기 화소 전극(PE)은 상기 제2 패시베이션층(160) 및 상기 제1 패시베이션층(140)을 관통하여 상기 드레인 전극(DE)에 연결되는 화소 접촉부(PC)를 갖는다.
상기 공통 전극(CE) 및 상기 화소 전극(PE)은, 투명 도전성 산화물, 예를 들어, 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)과 상기 공통 라인(CL)을 전기적으로 연결하는 연결 부재(CM)를 더 포함한다. 상기 연결 부재(CM)은 상기 화소 전극(PE)과 동일한 층에 배치될 수 있다. 상기 연결 부재(CM)는, 상기 제2 패시베이션층(160)을 관통하여 상기 공통 전극(CE)과 접촉하는 공통 전극 접촉부(CEC)와, 상기 제2 패시베이션층(160), 상기 제1 패시베이션층(140), 상기 식각 방지층(130) 및 상기 게이트 절연층(120)을 관통하여, 상기 공통 라인(CL)과 접촉하는 공통 라인 접촉부(CLC)를 갖는다.
다른 실시예에서, 상기 박막 트랜지스터 기판은 상기 제1 패시베이션층(140) 위에 배치되는 컬러 필터 및/또는 블랙 매트릭스를 더 포함할 수 있다.
도 4 내지 도 13은 도 3의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 4를 참조하면, 베이스 기판(110) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 게이트 전극(GE), 공통 라인(CL) 및 게이트 패드(GP)를 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(GE) 및 상기 게이트 패드(GP)와 연속적으로 연결되는 게이트 라인을 더 포함한다.
상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 게이트 절연층(120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(120) 위에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 액티브 패턴(AP)을 형성한다. 상기 액티브 패턴(AP)는 산화물 반도체를 포함한다. 구체적으로, 상기 액티브 패턴(AP)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 상기 액티브 패턴(AP)는 상기 게이트 전극(GE)과 중첩한다.
도 6을 참조하면, 상기 액티브 패턴(AP)을 커버하는 식각 방지층(130)을 형성한다. 상기 식각 방지층(130)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
다음으로, 상기 식각 방지층(130) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(130) 위에 전체적으로 형성될 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(130)의 일부를 노출하는 관통홀들을 갖는다. 예를 들어, 상기 관통홀은 상기 게이트 패드(GP)와 중첩할 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 큰 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 두께부(TH1)는 상기 액티브 패턴(AP)과 중첩한다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 식각 방지층(130) 및 상기 게이트 절연층(120)을 식각하여, 상기 게이트 패드(GP)를 노출시킨다.
도 8을 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스터 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제1 두께부(TH1)가 제거되고, 제2 두께부(TH2)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 액티브 패턴(AP)과 중첩하는 상기 식각 방지층(130)을 노출하는 관통홀을 갖는다. 또한, 상기 게이트 패드(GP)에 인접하는 상기 식각 방지층(130)의 상면이 부분적으로 노출될 수 있다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 식각 방지층(130)을 식각한다. 상기 식각 방지층(130)에는 상기 액티브 패턴(AP)을 노출하는 제1 관통홀(SC) 및 제2 관통홀(DC)이 형성된다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 식각 방지층(130) 위에 데이터 금속층을 형성한다.
일 실시예에서, 상기 데이터 금속층은 티타늄을 포함할 수 있다. 구체적으로, 상기 데이터 금속층은 티타늄 단일층 구조를 갖거나, 다른 금속을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 데이터 금속층은 하부 티타늄층 및 상부 구리의 이중층 구조를 갖거나, 티타늄/알루미늄/티타늄의 삼중층 구조를 가질 수 있다.
다른 실시예에서, 상기 데이터 금속층은 투명 도전성 산화물의 단일층일 수 있다. 일반적으로, 데이터 라인은, 저항을 고려하여, 투명 도전성 산화물을 메인층으로 사용하지 않는다. 그러나, 일 실시예에 따르면, 소스 전극, 드레인 전극 및 데이터 라인의 일부를 투명 도전성 산화물로 형성할 수 있으며, 상기 투명 도전성 산화물을 포함하는 데이터 금속층은 화소 전극과 동일한 식각액으로 식각될 수 있다.
상기와 같이, 데이터 금속층이 티타늄 또는 투명 도전성 산화물을 포함하는 경우, 박막 트랜지스터 기판의 제조에 필요한 식각액의 종류를 감소시킬 수 있다.
다음으로, 상기 데이터 금속층을 패터닝하여, 소스 전극(SE), 드레인 전극(DE) 및 신호 라인(SL)을 포함하는 데이터 금속 패턴을 형성한다.
상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 관통하여, 상기 액티브 패턴(AP)에 접촉하며, 상기 드레인 전극(DE)은 상기 제2 관통홀(DC))을 관통하여, 상기 액티브 패턴(AP)에 접촉한다.
도 1에 도시한 것과 같이, 본 발명의 박막 트랜지스터 기판은 게이트 구동부(GD)를 구성하는 박막 트랜지스터를 포함할 수 있으며, 상기 박막 트랜지스터는 표시 영역(DA)의 박막 트랜지스터와 동일한 공정으로 형성될 수 있다. 따라서, 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극의 일부이거나, 이와 연결된 신호 라인일 수 있다.
본 실시예에 따르면, 상기 신호 라인(SL)은, 상기 게이트 절연층(120) 및 상기 식각 방지층(130)을 관통하여, 상기 게이트 패드(GP)에 접촉하는 게이트 패드 접촉부(GPC)를 포함한다. 따라서, 표시 패널의 베젤의 폭을 감소시킬 수 있으며, 브릿지 사용에 따른 신뢰도 저하를 방지할 수 있다.
도 11을 참조하면, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 제1 패시베이션층(140) 및 공통 전극(CE)을 형성한다.
상기 제1 패시베이션층(140)은 무기 절연 물질을 포함할 수 있다. 상기 공통 전극(CE)은 상기 제1 패시베이션층(140) 상에 배치된다. 상기 제1 패시베이션층(140)과 상기 공통 전극(CE)은 하나의 마스크를 이용하여 형성될 수 있다. 이때, 상기 공통 전극(CE)은 습식 식각 방법에 의해 식각될 수 있다. 상기 제1 패시베이션층(140)은 건식 식각 방법에 의해 식각될 수 있다.
본 실시예에 따르면, 상기 제1 패시베이션층(140)을 유기막으로 형성하지 않고, 무기 절연층으로 형성한다. 또한, 상기 제1 패시베이션층(140)과 상기 공통 전극(CE)을 하나의 마스크를 이용하여 형성한다. 따라서, 마스크 수를 줄일 수 있다.
도 12를 참조하면, 상기 공통 전극(CE)이 형성된 베이스 기판 상에 제2 패시베시션층(160)을 형성한다.
상기 제2 패시베시션층(160)은 상기 공통 전극(CE) 및 상기 제1 패시베이션층(140)을 커버한다. 상기 제2 패시베이션층(160)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 13을 참조하면, 상기 제2 패시베시션층(160)이 형성된 베이스 기판 상에 투명 도전층(170)을 형성한다.
상기 투명 도전층(170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 도전층(170)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 도전층(170)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 3을 참조하면, 상기 투명 도전층(170)을 패터닝하여 화소 전극(PE) 및 연결 부재(CM)를 형성한다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 공통 전극(CE)과 중첩한다. 상기 화소 전극(PE)는 일 방향으로 연장되는 형상을 갖는 슬릿(SP)을 형성하는 개구부를 갖는다. 상기 연결 부재(CM)는 상기 공통 전극(CE) 및 상기 공통 라인(CL)과 접촉하여, 상기 공통 전극(CE) 및 상기 공통 라인(CL)을 전기적으로 연결한다.
상기 화소 전극(PE) 및 상기 연결 부재(CM)는 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
본 실시예에 따르면, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 15는 도 14의 II-II'라인을 따라 절단한 단면도이다.
도 1, 14 및 15를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 액정 표시 패널의 박막 트랜지스터 기판일 수 있다. 예를 들어, 상기 액정 표시 패널은 상기 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판, 및 상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 게재된 액정층을 포함할 수 있다.
상기 박막 트랜지스터 기판은 박막 트랜지스터 어레이를 포함하는 표시 영역(DA)과 상기 표시 영역을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 상기 표시 영역(DA)에는 박막 트랜지스터 (TFT) 어레이가 배치된다.
각 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 박막 트랜지스터(TFT)의 드레인 전극은 화소 전극(PE)에 전기적으로 연결되며, 상기 화소 전극(PE)은 공통 라인(CL)에 전기적으로 연결된 공통 전극(CE)과 액정 커패시터(LC)를 형성한다.
상기 주변 영역(PA)에는 상기 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동부(GD) 및 상기 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동부(DD)가 배치될 수 있다. 상기 게이트 구동부(GD) 및 상기 데이터 구동부(DD)는 외부의 콘트롤 기판에 연결되어, 구동 신호를 전달받을 수 있다.
본 실시예에서, 상기 게이트 구동부(GD)는 베이스 기판 상에 집적된 박막 트랜지스터를 포함할 수 있다. 따라서, 상기 게이트 구동부(GD)는 상기 표시 영역(DA)의 박막 트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다. 상기 데이터 구동부(DD)는 상기 베이스 기판 상에 집적되거나, 테이프 캐리어 패키지, 플렉서블 인쇄회로기판 등에 실장될 수 있다.
상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일단은 게이트 패드(GP)와 연결된다. 상기 게이트 패드(GP)는 표시 영역을 둘러싸는 주변 영역 상에 배치된다. 상기 게이트 패드(GP)를 통하여, 게이트 신호가 상기 게이트 라인(GL)으로 인가된다. 상기 게이트 패드(GP)는, 상기 게이트 신호를 전달하는 신호 라인(SL)과 접촉한다. 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 공통 전극(CE)과 전기적으로 연결되어, 상기 공통 전극(CE)에 공통 전압을 제공하는 공통 라인(CL)을 더 포함한다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다.
상기 박막 트랜지스터 기판은 상기 게이트 전극(GE), 상기 게이트 라인(GL) 및 상기 공통 라인(CL)을 커버하는 게이트 절연층(1120)을 더 포함한다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 상기 게이트 절연층(1120) 위에 배치될 수 있다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 상기 액티브 패턴(AP)은, 상기 게이트 전극(GE)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 액티브 패턴(AP)을 커버하는 식각 방지층(1130)을 더 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 전기적으로 연결된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(1130) 위에 형성된다.
상기 식각 방지층(1130)은 제1 관통홀(SC) 및 제2 관통홀(DC)들을 가지며, 상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 통하여 상기 액티브 패턴(AP)과 접촉한다. 또한 상기 드레인 전극(DE)은 상기 제2 관통홀(DC)을 통하여 상기 액티브 패턴(AP)과 접촉한다.
상기 신호 라인(SL)은 상기 소스 전극(SE)과 동일한 층에 배치될 수 있다. 상기 신호 라인(SL)은 상기 게이트 절연층(1120)에 형성된 접촉홀을 통하여 상기 게이트 패드(GP)와 접촉한다.
본 실시예에 따르면, 투명 도전성 산화물을 브릿지로 이용하는 종래 기술과 달리, 상기 게이트 구동부(GD)의 신호 라인(SL)과 상기 게이트 패드(GP)가 직접 연결된다. 따라서, 상기 브릿지를 형성하기 위한 공간을 필요로 하지 않으므로, 표시 패널의 베젤을 감소시킬 수 있다. 또한, 상기 브릿지의 부식 또는 손상 등에 의한 접속 불량 및 정전기 유입을 방지할 수 있다.
상기 박막 트랜지스터 기판은, 상기 박막 트랜지스터를 커버하는 제1 패시베이션층(1140)을 더 포함한다. 제1 패시베이션층(1140)은 무기 절연 물질을 포함할 수 있다. 상기 공통 전극(CE)은 상기 제1 패시베이션층(1140) 위에 배치된다. 상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)를 커버하는 제2 패시베이션층(1160)을 더 포함한다. 상기 제2 패시베이션층(1160) 위에는 상기 화소 전극(PE)이 배치된다.
본 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 위에 배치되나, 다른 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 아래에 배치될 수도 있다. 또한, 다른 실시예에서, 공통 전극은, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 화소 전극(PE)은 상기 제2 패시베이션층(1160) 위에 배치된다. 상기 화소 전극(PE)은 슬릿부(SP)를 갖는다. 상기 슬릿부(SP)은 일 방향으로, 예를 들어, 상기 제2 방향(D2)으로 연장되는 형상을 가지고, 복수의 슬릿들이 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩하여, 인가되는 전압에 따라 전기장을 형성함으로써, 그 위에 배치되는 액정 분자들의 배열을 조절한다. 상기 화소 전극(PE)은 상기 제2 패시베이션층(1160) 및 상기 제1 패시베이션층(1140)을 관통하여 상기 드레인 전극(DE)에 연결되는 화소 접촉부(PC)를 갖는다.
상기 공통 전극(CE) 및 상기 화소 전극(PE)은, 투명 도전성 산화물, 예를 들어, 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)과 상기 공통 라인(CL)을 전기적으로 연결하는 연결 부재(CM)를 더 포함한다. 상기 연결 부재(CM)은 상기 화소 전극(PE)과 동일한 층에 배치될 수 있다. 상기 연결 부재(CM)는, 상기 제2 패시베이션층(1160)을 관통하여 상기 공통 전극(CE)과 접촉하는 공통 전극 접촉부(CEC)와, 상기 제2 패시베이션층(1160), 상기 제1 패시베이션층(1140), 상기 식각 방지층(1130) 및 상기 게이트 절연층(1120)을 관통하여, 상기 공통 라인(CL)과 접촉하는 공통 라인 접촉부(CLC)를 갖는다.
다른 실시예에서, 상기 박막 트랜지스터 기판은 상기 제1 패시베이션층(1140) 위에 배치되는 컬러 필터 및/또는 블랙 매트릭스를 더 포함할 수 있다.
도 16 내지 도 25는 도 15의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 16을 참조하면, 베이스 기판(1110) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 게이트 전극(GE), 공통 라인(CL) 및 게이트 패드(GP)를 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(GE) 및 상기 게이트 패드(GP)와 연속적으로 연결되는 게이트 라인을 더 포함한다.
상기 베이스 기판(1110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(1120)을 형성한다. 상기 게이트 절연층(1120)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 게이트 절연층(1120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(1120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 17을 참조하면, 상기 게이트 절연층(1120) 위에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 액티브 패턴(AP)을 형성한다. 상기 액티브 패턴(AP)는 산화물 반도체를 포함한다. 구체적으로, 상기 액티브 패턴(AP)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 상기 액티브 패턴(AP)는 상기 게이트 전극(GE)과 중첩한다.
도 18을 참조하면, 상기 액티브 패턴(AP)을 커버하는 식각 방지층(1130)을 형성한다. 상기 식각 방지층(1130)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
다음으로, 상기 식각 방지층(1130) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(1130) 위에 전체적으로 형성될 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(1130)의 일부를 노출하는 관통홀들을 갖는다. 예를 들어, 상기 관통홀은 상기 게이트 패드(GP)와 중첩할 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 큰 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 두께부(TH1)는 상기 액티브 패턴(AP)과 중첩한다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 19를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 식각 방지층(1130) 및 상기 게이트 절연층(1120)을 식각하여, 상기 게이트 패드(GP)를 노출시킨다.
도 20을 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스터 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제1 두께부(TH1)가 제거되고, 제2 두께부(TH2)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 액티브 패턴(AP)과 중첩하는 상기 식각 방지층(1130)을 노출하는 관통홀을 갖는다. 또한, 상기 게이트 패드(GP)에 인접하는 상기 식각 방지층(1130)의 상면이 부분적으로 노출될 수 있다.
도 21을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 식각 방지층(1130)을 식각한다. 상기 식각 방지층(1130)에는 상기 액티브 패턴(AP)을 노출하는 제1 관통홀(SC) 및 제2 관통홀(DC)이 형성된다.
도 22를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 식각 방지층(1130) 위에 데이터 금속층을 형성한다. 이후, 제1 패시베이션층(1140)을 형성한다.
일 실시예에서, 상기 데이터 금속층은 티타늄을 포함할 수 있다. 구체적으로, 상기 데이터 금속층은 티타늄 단일층 구조를 갖거나, 다른 금속을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 데이터 금속층은 하부 티타늄층 및 상부 구리의 이중층 구조를 갖거나, 티타늄/알루미늄/티타늄의 삼중층 구조를 가질 수 있다.
다른 실시예에서, 상기 데이터 금속층은 투명 도전성 산화물의 단일층일 수 있다. 일반적으로, 데이터 라인은, 저항을 고려하여, 투명 도전성 산화물을 메인층으로 사용하지 않는다. 그러나, 일 실시예에 따르면, 소스 전극, 드레인 전극 및 데이터 라인의 일부를 투명 도전성 산화물로 형성할 수 있으며, 상기 투명 도전성 산화물을 포함하는 데이터 금속층은 화소 전극과 동일한 식각액으로 식각될 수 있다.
상기와 같이, 데이터 금속층이 티타늄 또는 투명 도전성 산화물을 포함하는 경우, 박막 트랜지스터 기판의 제조에 필요한 식각액의 종류를 감소시킬 수 있다.
다음으로, 상기 데이터 금속층을 패터닝하여, 소스 전극(SE), 드레인 전극(DE) 및 신호 라인(SL)을 포함하는 데이터 금속 패턴을 형성한다.
상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 관통하여, 상기 액티브 패턴(AP)에 접촉하며, 상기 드레인 전극(DE)은 상기 제2 관통홀(DC)을 관통하여, 상기 액티브 패턴(AP)에 접촉한다.
상기 데이터 금속 패턴을 형성한 후 제1 패시베이션층(140)을 형성한다. 상기 제1 패시베이션층(140)은 무기 절연 물질을 포함할 수 있다.
도 1에 도시한 것과 같이, 본 발명의 박막 트랜지스터 기판은 게이트 구동부(GD)를 구성하는 박막 트랜지스터를 포함할 수 있으며, 상기 박막 트랜지스터는 표시 영역(DA)의 박막 트랜지스터와 동일한 공정으로 형성될 수 있다. 따라서, 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극의 일부이거나, 이와 연결된 신호 라인일 수 있다.
본 실시예에 따르면, 상기 신호 라인(SL)은, 상기 게이트 절연층(1120) 및 상기 식각 방지층(1130)을 관통하여, 상기 게이트 패드(GP)에 접촉하는 게이트 패드 접촉부(GPC)를 포함한다. 따라서, 표시 패널의 베젤의 폭을 감소시킬 수 있으며, 브릿지 사용에 따른 신뢰도 저하를 방지할 수 있다.
도 23을 참조하면, 상기 제1 패시베이션층(1140)이 형성된 베이스 기판 상에 공통 전극(CE)을 형성한다.
상기 공통 전극(CE)은 상기 제1 패시베이션층(1140) 상에 배치된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 24를 참조하면, 상기 공통 전극(CE)이 형성된 베이스 기판 상에 제2 패시베시션층(1160)을 형성한다.
상기 제2 패시베시션층(1160)은 상기 공통 전극(CE) 및 상기 제1 패시베이션층(1140)을 커버한다. 상기 제2 패시베이션층(1160)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 25를 참조하면, 상기 제2 패시베시션층(1160)이 형성된 베이스 기판 상에 투명 도전층(1170)을 형성한다.
상기 투명 도전층(1170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 도전층(1170)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 도전층(1170)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 15를 참조하면, 상기 투명 도전층(1170)을 패터닝하여 화소 전극(PE) 및 연결 부재(CM)를 형성한다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 공통 전극(CE)과 중첩한다. 상기 화소 전극(PE)는 일 방향으로 연장되는 형상을 갖는 슬릿(SP)을 형성하는 개구부를 갖는다. 상기 연결 부재(CM)는 상기 공통 전극(CE) 및 상기 공통 라인(CL)과 접촉하여, 상기 공통 전극(CE) 및 상기 공통 라인(CL)을 전기적으로 연결한다.
상기 화소 전극(PE) 및 상기 연결 부재(CM)는 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
본 실시예에 따르면, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
도 26은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 27은 도 26의 III-III'라인을 따라 절단한 단면도이다.
도 1, 26 및 27을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 액정 표시 패널의 박막 트랜지스터 기판일 수 있다. 예를 들어, 상기 액정 표시 패널은 상기 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판, 및 상기 박막 트랜지스터 기판과 상기 대향 기판 사이에 게재된 액정층을 포함할 수 있다.
상기 박막 트랜지스터 기판은 박막 트랜지스터 어레이를 포함하는 표시 영역(DA)과 상기 표시 영역을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 상기 표시 영역(DA)에는 박막 트랜지스터 (TFT) 어레이가 배치된다.
각 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 박막 트랜지스터(TFT)의 드레인 전극은 화소 전극(PE)에 전기적으로 연결되며, 상기 화소 전극(PE)은 공통 라인(CL)에 전기적으로 연결된 공통 전극(CE)과 액정 커패시터(LC)를 형성한다.
상기 주변 영역(PA)에는 상기 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동부(GD) 및 상기 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동부(DD)가 배치될 수 있다. 상기 게이트 구동부(GD) 및 상기 데이터 구동부(DD)는 외부의 콘트롤 기판에 연결되어, 구동 신호를 전달받을 수 있다.
본 실시예에서, 상기 게이트 구동부(GD)는 베이스 기판 상에 집적된 박막 트랜지스터를 포함할 수 있다. 따라서, 상기 게이트 구동부(GD)는 상기 표시 영역(DA)의 박막 트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다. 상기 데이터 구동부(DD)는 상기 베이스 기판 상에 집적되거나, 테이프 캐리어 패키지, 플렉서블 인쇄회로기판 등에 실장될 수 있다.
상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일단은 게이트 패드(GP)와 연결된다. 상기 게이트 패드(GP)는 표시 영역을 둘러싸는 주변 영역 상에 배치된다. 상기 게이트 패드(GP)를 통하여, 게이트 신호가 상기 게이트 라인(GL)으로 인가된다. 상기 게이트 패드(GP)는, 상기 게이트 신호를 전달하는 신호 라인(SL)과 접촉한다. 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 공통 전극(CE)과 전기적으로 연결되어, 상기 공통 전극(CE)에 공통 전압을 제공하는 공통 라인(CL)을 더 포함한다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다.
상기 박막 트랜지스터 기판은 상기 게이트 전극(GE), 상기 게이트 라인(GL) 및 상기 공통 라인(CL)을 커버하는 게이트 절연층(2120)을 더 포함한다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 상기 게이트 절연층(2120) 위에 배치될 수 있다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 상기 액티브 패턴(AP)은, 상기 게이트 전극(GE)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 액티브 패턴(AP)을 커버하는 식각 방지층(2130)을 더 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 전기적으로 연결된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(1130) 위에 형성된다.
상기 식각 방지층(2130)은 제1 관통홀(SC) 및 제2 관통홀(DC)들을 가지며, 상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 통하여 상기 액티브 패턴(AP)과 접촉한다. 또한 상기 드레인 전극(DE)은 상기 제2 관통홀(DC)을 통하여 상기 액티브 패턴(AP)과 접촉한다.
상기 신호 라인(SL)은 상기 소스 전극(SE)과 동일한 층에 배치될 수 있다. 상기 신호 라인(SL)은 상기 게이트 절연층(2120)에 형성된 접촉홀을 통하여 상기 게이트 패드(GP)와 접촉한다.
본 실시예에 따르면, 투명 도전성 산화물을 브릿지로 이용하는 종래 기술과 달리, 상기 게이트 구동부(GD)의 신호 라인(SL)과 상기 게이트 패드(GP)가 직접 연결된다. 따라서, 상기 브릿지를 형성하기 위한 공간을 필요로 하지 않으므로, 표시 패널의 베젤을 감소시킬 수 있다. 또한, 상기 브릿지의 부식 또는 손상 등에 의한 접속 불량 및 정전기 유입을 방지할 수 있다.
상기 박막 트랜지스터 기판은, 상기 박막 트랜지스터를 커버하는 제1 패시베이션층(2140)을 더 포함한다. 제1 패시베이션층(2140)은 무기 절연 물질을 포함할 수 있다. 상기 공통 전극(CE)은 상기 제1 패시베이션층(2140) 위에 배치된다. 상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)를 커버하는 제2 패시베이션층(2160)을 더 포함한다. 상기 제2 패시베이션층(2160) 위에는 상기 화소 전극(PE)이 배치된다.
본 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 위에 배치되나, 다른 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 아래에 배치될 수도 있다. 또한, 다른 실시예에서, 공통 전극은, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 화소 전극(PE)은 상기 제2 패시베이션층(2160) 위에 배치된다. 상기 화소 전극(PE)은 슬릿부(SP)를 갖는다. 상기 슬릿부(SP)은 일 방향으로, 예를 들어, 상기 제2 방향(D2)으로 연장되는 형상을 가지고, 복수의 슬릿들이 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩하여, 인가되는 전압에 따라 전기장을 형성함으로써, 그 위에 배치되는 액정 분자들의 배열을 조절한다. 상기 화소 전극(PE)은 상기 제2 패시베이션층(2160) 및 상기 제1 패시베이션층(2140)을 관통하여 상기 드레인 전극(DE)에 연결되는 화소 접촉부(PC)를 갖는다.
상기 공통 전극(CE) 및 상기 화소 전극(PE)은, 투명 도전성 산화물, 예를 들어, 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)과 상기 공통 라인(CL)을 전기적으로 연결하는 연결 부재(CM)를 더 포함한다. 상기 연결 부재(CM)은 상기 화소 전극(PE)과 동일한 층에 배치될 수 있다. 상기 연결 부재(CM)는, 상기 제2 패시베이션층(2160)을 관통하여 상기 공통 전극(CE)과 접촉하는 공통 전극 접촉부(CEC)와, 상기 제2 패시베이션층(2160), 상기 제1 패시베이션층(2140), 상기 식각 방지층(2130) 및 상기 게이트 절연층(2120)을 관통하여, 상기 공통 라인(CL)과 접촉하는 공통 라인 접촉부(CLC)를 갖는다.
다른 실시예에서, 상기 박막 트랜지스터 기판은 상기 제1 패시베이션층(2140) 위에 배치되는 컬러 필터 및/또는 블랙 매트릭스를 더 포함할 수 있다.
도 28 내지 도 36은 도 27의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 28을 참조하면, 베이스 기판(2110) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 게이트 전극(GE), 공통 라인(CL) 및 게이트 패드(GP)를 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(GE) 및 상기 게이트 패드(GP)와 연속적으로 연결되는 게이트 라인을 더 포함한다.
상기 베이스 기판(2110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(2120)을 형성한다. 상기 게이트 절연층(2120)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 게이트 절연층(2120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(2120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 29를 참조하면, 상기 게이트 절연층(2120) 위에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 액티브 패턴(AP)을 형성한다. 상기 액티브 패턴(AP)는 산화물 반도체를 포함한다. 구체적으로, 상기 액티브 패턴(AP)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 상기 액티브 패턴(AP)는 상기 게이트 전극(GE)과 중첩한다.
도 30을 참조하면, 상기 액티브 패턴(AP)을 커버하는 식각 방지층(2130)을 형성한다. 상기 식각 방지층(2130)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
다음으로, 상기 식각 방지층(2130) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(2130) 위에 전체적으로 형성될 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(2130)의 일부를 노출하는 관통홀들을 갖는다. 예를 들어, 상기 관통홀은 상기 게이트 패드(GP)와 중첩할 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 큰 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 두께부(TH1)는 상기 액티브 패턴(AP)과 중첩한다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 31을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 식각 방지층(2130) 및 상기 게이트 절연층(2120)을 식각하여, 상기 게이트 패드(GP)를 노출시킨다.
도 32를 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스터 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제1 두께부(TH1)가 제거되고, 제2 두께부(TH2)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 액티브 패턴(AP)과 중첩하는 상기 식각 방지층(2130)을 노출하는 관통홀을 갖는다. 또한, 상기 게이트 패드(GP)에 인접하는 상기 식각 방지층(2130)의 상면이 부분적으로 노출될 수 있다.
도 33을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 식각 방지층(2130)을 식각한다. 상기 식각 방지층(2130)에는 상기 액티브 패턴(AP)을 노출하는 제1 관통홀(SC) 및 제2 관통홀(DC)이 형성된다.
도 34를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 식각 방지층(2130) 위에 데이터 금속층을 형성한다.
일 실시예에서, 상기 데이터 금속층은 티타늄을 포함할 수 있다. 구체적으로, 상기 데이터 금속층은 티타늄 단일층 구조를 갖거나, 다른 금속을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 데이터 금속층은 하부 티타늄층 및 상부 구리의 이중층 구조를 갖거나, 티타늄/알루미늄/티타늄의 삼중층 구조를 가질 수 있다.
다른 실시예에서, 상기 데이터 금속층은 투명 도전성 산화물의 단일층일 수 있다. 일반적으로, 데이터 라인은, 저항을 고려하여, 투명 도전성 산화물을 메인층으로 사용하지 않는다. 그러나, 일 실시예에 따르면, 소스 전극, 드레인 전극 및 데이터 라인의 일부를 투명 도전성 산화물로 형성할 수 있으며, 상기 투명 도전성 산화물을 포함하는 데이터 금속층은 화소 전극과 동일한 식각액으로 식각될 수 있다.
상기와 같이, 데이터 금속층이 티타늄 또는 투명 도전성 산화물을 포함하는 경우, 박막 트랜지스터 기판의 제조에 필요한 식각액의 종류를 감소시킬 수 있다.
다음으로, 상기 데이터 금속층을 패터닝하여, 소스 전극(SE), 드레인 전극(DE) 및 신호 라인(SL)을 포함하는 데이터 금속 패턴을 형성한다.
상기 소스 전극(SE)은 상기 제1 관통홀(SC)을 관통하여, 상기 액티브 패턴(AP)에 접촉하며, 상기 드레인 전극(DE)은 상기 제2 관통홀(DC)을 관통하여, 상기 액티브 패턴(AP)에 접촉한다.
도 1에 도시한 것과 같이, 본 발명의 박막 트랜지스터 기판은 게이트 구동부(GD)를 구성하는 박막 트랜지스터를 포함할 수 있으며, 상기 박막 트랜지스터는 표시 영역(DA)의 박막 트랜지스터와 동일한 공정으로 형성될 수 있다. 따라서, 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극의 일부이거나, 이와 연결된 신호 라인일 수 있다.
본 실시예에 따르면, 상기 신호 라인(SL)은, 상기 게이트 절연층(2120) 및 상기 식각 방지층(2130)을 관통하여, 상기 게이트 패드(GP)에 접촉하는 게이트 패드 접촉부(GPC)를 포함한다. 따라서, 표시 패널의 베젤의 폭을 감소시킬 수 있으며, 브릿지 사용에 따른 신뢰도 저하를 방지할 수 있다.
도 35를 참조하면, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 제1 패시베이션층(2140), 공통 전극(CE) 및 제2 패시베이션층(2160)을 형성한다.
상기 제1 패시베이션층(2140)은 무기 절연 물질을 포함할 수 있다. 상기 공통 전극(CE)은 상기 제1 패시베이션층(2140) 상에 배치된다. 상기 제2 패시베시션층(2160)은 상기 공통 전극(CE) 및 상기 제1 패시베이션층(2140)을 커버한다. 상기 제2 패시베이션층(2160)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 절연 물질을 포함할 수 있다.
상기 제1 패시베이션층(2140), 상기 공통 전극(CE) 및 상기 제2 패시베이션층(2160)은 하나의 마스크를 이용하여 형성될 수 있다.
이때, 상기 공통 전극(CE)은 습식 식각 방법에 의해 식각될 수 있다. 상기 제1 패시베이션층(2140) 및 상기 제2 패시베이션층(2160)은 건식 식각 방법에 의해 식각될 수 있다. 이에 따라, 상기 공통 전극은 상기 제1 패시베이션층(2140) 및 상기 제2 패시베이션층(2160)에 대해 언더컷 구조를 형성할 수 있다.
도 36을 참조하면, 상기 제2 패시베시션층(2160)이 형성된 베이스 기판 상에 투명 도전층(2170)을 형성한다.
상기 투명 도전층(2170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 도전층(2170)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 도전층(2170)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 26을 참조하면, 상기 투명 도전층(2170)을 패터닝하여 화소 전극(PE) 및 연결 부재(CM)를 형성한다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 공통 전극(CE)과 중첩한다. 상기 화소 전극(PE)는 일 방향으로 연장되는 형상을 갖는 슬릿(SP)을 형성하는 개구부를 갖는다. 상기 연결 부재(CM)는 상기 공통 전극(CE) 및 상기 공통 라인(CL)과 접촉하여, 상기 공통 전극(CE) 및 상기 공통 라인(CL)을 전기적으로 연결한다.
상기 화소 전극(PE) 및 상기 연결 부재(CM)는 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE) 및 상기 연결 부재(CM)는 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
본 실시예에 따르면, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
본 발명의 실시예들에 따르면, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다. 또한, 유기막을 형성하지 않으므로 유기막을 형성하기 위해 사용되는 마스크가 생략될 수 있다. 따라서, 공정에서 사용되는 마스크 수를 줄일 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극 CE : 공통 전극

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴;
    상기 게이트 전극과 중첩하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 식각 방지층;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되고 상기 식각 방지층에 형성되는 제1 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되며, 상기 제1 관통홀과 인접하게 형성되는 제2 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 금속 패턴; 및
    상기 데이터 금속 패턴 상에 배치되는 제1 패시베이션층을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 게이트 라인과 동일한 층에 배치되며, 상기 게이트 라인과 연결되는 게이트 패드; 및
    상기 데이터 금속 패턴과 동일한 층에 배치되며, 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서, 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연층을 더 포함하고,
    상기 식각 방지층은 상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 식각 방지층은 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 데이터 금속 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 제1 패시베이션층은 무기 절연 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제1 패시베이션층 상에 배치되는 공통 전극;
    상기 공통 전극 상에 배치되는 제2 패시베이션층; 및
    상기 제2 패시베이션층 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서, 상기 공통 전극은 상기 제2 패시베이션층과 언더컷 구조를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계;
    상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계;
    상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되고 상기 식각 방지층에 형성되는 제1 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되며, 상기 제1 관통홀과 인접하게 형성되는 제2 관통홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계; 및
    상기 데이터 금속 패턴 상에 배치되는 제1 패시베이션층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  11. 제10항에 있어서,
    상기 제1 패시베이션층 상에 공통 전극을 형성하는 단계;
    상기 공통 전극 상에 제2 패시베이션층을 형성하는 단계; 및
    상기 제2 패시베이션층 상에, 상기 드레인 전극과 전기적으로 연결되는 화소 전극 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서, 상기 제1 패시베이션층 및 상기 공통 전극은 동일한 마스크를 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제11항에 있어서, 상기 제1 패시베이션층, 상기 공통 전극 및 상기 제2 패시베이션층은 동일한 마스크를 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 공통 전극은 상기 제2 패시베이션층과 언더컷 구조를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제10항에 있어서, 상기 게이트 금속 패턴은, 상기 게이트 라인과 연결되는 게이트 패드를 더 포함하며, 상기 데이터 금속 패턴은 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 식각 방지층 위에, 상기 게이트 패드와 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 큰 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드를 노출하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 관통홀들을 갖는 제2 포토레지스트 패턴을 형성하는 단계;및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층을 식각하여, 상기 액티브 패턴을 부분적으로 노출하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제10항에 있어서, 상기 식각 방지층은 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제10항에 있어서, 상기 데이터 금속 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제10항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제10항에 있어서, 상기 제1 패시베이션층은 무기 절연 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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