KR20150066690A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

개시된 박막 트랜지스터 기판은, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 게이트 라인과 동일한 층에 배치되는 제1 데이터 연결 패턴, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격되는 드레인 전극, 및 상기 소스 전극과 동일한 층에 배치되며, 상기 소스 전극 및 상기 제1 데이터 연결 패턴과 전기적으로 연결되는 제2 데이터 연결 패턴을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법 {THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것으로, 더욱 상세하게는 표시 장치에 사용될 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 전기적 특성 및 신뢰도가 향상된 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터 기판은, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 게이트 라인과 동일한 층에 배치되는 제1 데이터 연결 패턴, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격되는 드레인 전극, 및 상기 소스 전극과 동일한 층에 배치되며, 상기 소스 전극 및 상기 제1 데이터 연결 패턴과 전기적으로 연결되는 제2 데이터 연결 패턴을 포함한다.
일 실시예에서, 상기 박막 트랜지스터 기판은, 상기 게이트 라인과 동일한 층에 배치되며, 상기 게이트 라인과 연결되는 게이트 패드, 및 상기 제2 데이터 연결 패턴과 동일한 층에 배치되며, 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함한다.
일 실시예에서, 상기 박막 트랜지스터 기판은, 상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층 및 상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 더 포함한다.
일 실시예에서, 상기 제2 데이터 연결 패턴은 상기 식각 방지층 위에 배치되며, 상기 게이트 절연층 및 상기 식각 방지층을 관통하여 상기 제1 데이터 연결 패턴에 접촉한다.
일 실시예에서, 상기 박막 트랜지스터 기판은, 상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층, 및 상기 액티브 패턴 위에 배치되는 식각 방지 패턴을 더 포함한다.
일 실시예에서, 상기 제2 데이터 연결 패턴은 상기 게이트 절연층 위에 배치되며, 상기 게이트 절연층을 관통하여 상기 제1 데이터 연결 패턴에 접촉한다.
일 실시예에서, 상기 제2 데이터 연결 패턴은, 상기 제2 방향으로 서로 이격되는 제1 데이터 연결 패턴들과 연결된다.
일 실시예에서, 상기 제2 데이터 연결 패턴은, 투명 도전성 산화물을 포함한다.
일 실시예에서, 상기 제2 데이터 연결 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 갖는다.
일 실시예에서, 상기 액티브 패턴은 산화물 반도체를 포함한다.
일 실시예에 따른 박막 트랜지스터 기판의 제조방법에 따르면, 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 데이터 연결 패턴을 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 전극과 중첩하는 액티브 패턴을 형성한다. 상기 액티브 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격되는 드레인 전극, 및 상기 소스 전극 및 상기 제1 데이터 연결 패턴과 전기적으로 연결되는 제2 데이터 연결 패턴을 포함하는 소스 금속 패턴을 형성한다.
일 실시예에 따르면, 상기 게이트 금속 패턴은, 상기 게이트 라인과 연결되는 게이트 패드를 더 포함하며, 상기 소스 금속 패턴은 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함한다.
일 실시예에 따르면, 상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층을 형성하고, 상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 형성한다.
일 실시예에 따르면, 상기 식각 방지층 위에, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴과 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 큰 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴을 노출한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 관통홀들을 갖는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층을 식각하여, 상기 액티브 패턴을 부분적으로 노출한다.
일 실시예에 따르면, 상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층을 형성한 후, 상기 게이트 절연층 위에 액티브층을 형성한다. 상기 액티브층 위에 식각 방지층을 형성한다. 상기 식각 방지층 위에, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴과 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층, 상기 액티브층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴을 노출한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 액티브층을 식각하여, 상기 액티브 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 부분적으로 제거하여 제3 포토레지스트 패턴을 형성한다. 상기 제3 포토레지스트 패턴을 마스크로 이용하여, 잔류하는 식각 방지층을 식각하여 식각 방지 패턴을 형성한다.
이와 같은 실시예들에 따르면, 박막 트랜지스터 기판을 제조하는 과정에서, 데이터 라인의 일부를 게이트 라인과 동일한 층으로 형성함으로써, 패드부와 구동부의 직접 콘택을 가능하게 할 수 있다.
또한, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도들이다.
도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 4 내지 도 13은 도 1 내지 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 15는 도 14의 II-II'선을 따라 절단한 단면도이다.
도 16 내지 도 24는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도들이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 액정 표시 패널의 표시 기판일 수 있다. 예를 들어, 상기 액정 표시 패널은 상기 표시 기판, 상기 표시 기판과 대향하는 대향 기판, 및 상기 표시 기판과 상기 대향 기판 사이에 게재된 액정층을 포함할 수 있다.
상기 박막 트랜지스터 기판은 박막 트랜지스터 어레이를 포함하는 표시 영역(DA)과 상기 표시 영역을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 상기 표시 영역(DA)에는 박막 트랜지스터 (TFT) 어레이가 배치된다.
각 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결된다. 상기 박막 트랜지스터(TFT)의 드레인 전극은 화소 전극(PE)에 전기적으로 연결되며, 상기 화소 전극(PE)은 공통 라인(CL)에 전기적으로 연결된 공통 전극(CE)과 액정 커패시터(LC)를 형성한다.
상기 주변 영역(PA)에는 상기 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동부(GD) 및 상기 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동부(DD)가 배치될 수 있다. 상기 게이트 구동부(GD) 및 상기 데이터 구동부(DD)는 외부의 콘트롤 기판에 연결되어, 구동 신호를 전달받을 수 있다.
본 실시예에서, 상기 게이트 구동부(GD)는 베이스 기판 상에 집적된 박막 트랜지스터를 포함할 수 있다. 따라서, 상기 게이트 구동부(GD)는 상기 표시 영역(DA)의 박막 트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다. 상기 데이터 구동부(DD)는 상기 베이스 기판 상에 집적되거나, 테이프 캐리어 패키지, 플렉서블 인쇄회로기판 등에 실장될 수 있다.
상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 데이터 라인은 서로 다른 층 안에 배치되는 복수의 연결부를 포함한다. 구체적으로, 상기 데이터 라인은 상기 게이트 라인(GL)과 동일한 층에 배치되는 제1 데이터 연결 패턴(DCP1), 및 상기 소스 전극(SE)과 동일한 층에 배치되는 제2 데이터 연결 패턴(DCP2)을 포함한다. 상기 제2 데이터 연결 패턴(DCP1)은 상기 게이트 라인(GL)과 이격된다. 구체적으로, 상기 제1 데이터 연결 패턴(DCP1)은 인접하는 게이트 라인들 사이에 배치되며, 상기 제2 데이터 연결 패턴(DCP2)은 상기 게이트 라인(GL)과 중첩한다.
상기 제1 데이터 연결 패턴(DCP1) 및 상기 제2 데이터 연결 패턴(DCP2)은 상기 제2 방향(D2)을 따라 교호적으로 배치될 수 있다. 상기 제1 데이터 연결 패턴(DCP1)은, 상기 제2 방향(D2)을 따라 서로 이격된 두개의 제2 데이터 연결 패턴(DCP2)들과 전기적으로 연결된다. 결과적으로, 상기 제1 데이터 연결 패턴(DCP1) 및 상기 제2 데이터 연결 패턴(DCP2)은 상기 제2 방향(D2)을 따라 데이터 신호를 전달하는 데이터 라인을 형성한다.
상기 제1 데이터 연결 패턴(DCP1)의 일단은, 상기 제2 데이터 연결 패턴(DCP2)의 일단과 중첩하며, 상기 제2 데이터 연결 패턴(DCP1)의 타단은, 다른 제2 데이터 연결 패턴의 일단과 중첩할 수 있다. 상기 제1 데이터 연결 패턴(DCP1) 및 상기 제2 데이터 연결 패턴(DCP2)의 접촉 신뢰성을 증가시키기 위하여, 상기 제1 데이터 연결 패턴(DCP1) 및 상기 제2 데이터 연결 패턴(DCP2)의 단부들은 상대적으로 넓은 폭을 가질 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다른 실시예에서, 상기 게이트 라인(GL)은 돌출된 전극을 갖지 않으며, 상기 게이트 라인(GL) 일부가, 액티브 패턴과 중첩하여 게이트 전극의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일단은 게이트 패드(GP)와 연결된다. 상기 게이트 패드(GP)는 표시 영역을 둘러싸는 주변 영역 상에 배치된다. 상기 게이트 패드(GP)를 통하여, 게이트 신호가 상기 게이트 라인(GL)으로 인가된다. 상기 게이트 패드(GP)는, 상기 게이트 신호를 전달하는 신호 라인(SL)과 접촉한다. 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 공통 전극(CE)과 전기적으로 연결되어, 상기 공통 전극(CE)에 공통 전압을 제공하는 공통 라인(CL)을 더 포함한다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다.
상기 표시 기판은 상기 게이트 전극(GE), 상기 게이트 라인(GL), 상기 공통 라인(CL) 및 상기 제1 데이터 연결 패턴(DCP1)을 커버하는 게이트 절연층(120)을 더 포함한다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(AP)은 상기 게이트 절연층(120) 위에 배치될 수 있다. 상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 상기 액티브 패턴(AP)은, 상기 게이트 전극(GE)에 게이트 전압이 가해지면, 도전성을 가짐으로써 채널의 역할을 한다.
상기 표시 기판은 상기 액티브 패턴(AP)을 커버하는 식각 방지층(130)을 더 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 전기적으로 연결된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지층(130) 위에 형성된다.
상기 식각 방지층(130)은 접촉홀들을 가지며, 상기 소스 전극(SE)의 소스 접촉부(SC) 및 상기 드레인 전극(DE)의 드레인 접촉부(DC)가 상기 접촉홀들을 통하여, 상기 액티브 패턴(AP)과 접촉한다.
상기 제2 데이터 연결 패턴(DCP2)은 상기 소스 전극(SE)과 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 제2 데이터 연결 패턴(DCP2)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다.
상기 신호 라인(SL)은 상기 소스 전극(SE)과 동일한 층에 배치될 수 있다. 상기 신호 라인(SL)은 상기 게이트 절연층(120)에 형성된 접촉홀을 통하여 상기 게이트 패드(GP)와 접촉한다.
본 실시예에 따르면, 투명 도전성 산화물을 브릿지로 이용하는 종래 기술과 달리, 상기 게이트 구동부(GD)의 신호 라인(SL)과 상기 게이트 패드(GP)가 직접 연결된다. 따라서, 상기 브릿지를 형성하기 위한 공간을 필요로 하지 않으므로, 표시 패널의 베젤을 감소시킬 수 있다. 또한, 상기 브릿지의 부식 또는 손상 등에 의한 접속 불량 및 정전기 유입을 방지할 수 있다.
상기 박막 트랜지스터 기판은, 상기 박막 트랜지스터를 커버하는 패시베이션층(140), 상기 패시베이션층(140)을 커버하고 및 기판을 평탄화하는 유기 절연층(150)을 더 포함한다. 상기 공통 전극(CE)은 상기 유기 절연층(150) 위에 배치된다. 상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)를 커버하는 화소 절연층(160)을 더 포함한다. 상기 화소 절연층(160) 위에는 상기 화소 전극(PE)이 배치된다.
본 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 위에 배치되나, 다른 실시예에서, 상기 화소 전극(PE)은 상기 공통 전극(CE) 아래에 배치될 수도 있다. 또한, 다른 실시예에서, 공통 전극은, 상기 표시 기판이 아닌 대향 기판에 형성될 수도 있다.
상기 화소 전극(PE)은 상기 화소 절연층(160) 위에 배치된다. 상기 화소 전극(PE)은 슬릿부(SP)를 갖는다. 상기 슬릿부(SP)은 일 방향으로, 예를 들어, 상기 제2 방향(D2)으로 연장되는 형상을 가지고, 복수의 슬릿들이 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)와 중첩하여, 인가되는 전압에 따라 전기장을 형성함으로써, 그 위에 배치되는 액정 분자들의 배열을 조절한다. 상기 화소 전극(PE)은 상기 화소 절연층(160), 상기 유기 절연층(150) 및 상기 패시베이션층(140)을 관통하여 상기 드레인 전극(DE)에 연결되는 화소 접촉부(PC)를 갖는다.
상기 공통 전극(CE) 및 상기 화소 전극(PE)은, 투명 도전성 산화물, 예를 들어, 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 공통 전극(CE)과 상기 공통 라인(CL)을 전기적으로 연결하는 연결 부재(CM)를 더 포함한다. 상기 연결 부재(CM)은 상기 화소 전극(PE)과 동일한 층에 배치될 수 있다. 상기 연결 부재(CM)는, 상기 화소 절연층(160)을 관통하여 상기 공통 전극(CE)과 접촉하는 공통 전극 접촉부(CEC)와, 상기 화소 절연층(160), 상기 유기 절연층(150), 상기 패시베이션층(140), 상기 식각 방지층(130) 및 상기 게이트 절연층(120)을 관통하여, 상기 공통 라인(CL)과 접촉하는 공통 라인 접촉부(CLC)를 갖는다.
다른 실시예에서, 상기 박막 트랜지스터 기판은 상기 패시베이션층(140) 위에 배치되는 컬러 필터 및/또는 블랙 매트릭스를 더 포함할 수 있다.
도 4 내지 도 13은 도 1 내지 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 베이스 기판(110) 위에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 게이트 전극(GE), 제1 데이터 연결 패턴(DCP1), 공통 라인(CL) 및 게이트 패드(GP)를 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은, 상기 게이트 전극(GE) 및 상기 게이트 패드(GP)와 연속적으로 연결되는 게이트 라인을 더 포함한다. 상기 제1 데이터 연결 패턴(DCP1)은, 게이트 라인들 사이에 배치될 수 있으며, 상기 게이트 라인에 수직한 방향으로 연장될 수 있다.
상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminum oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 금속 패턴을 커버하는 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 상기 게이트 절연층(120)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(120)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(120) 위에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 액티브 패턴(AP)을 형성한다. 상기 액티브 패턴(AP)는 산화물 반도체를 포함한다. 구체적으로, 상기 액티브 패턴(AP)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 상기 액티브 패턴(AP)는 상기 게이트 전극(GE)과 중첩한다.
도 6을 참조하면, 상기 액티브 패턴(AP)을 커버하는 식각 방지층(130)을 형성한다. 상기 식각 방지층(130)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
다음으로, 상기 식각 방지층(130) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(130) 위에 전체적으로 형성될 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(130)의 일부를 노출하는 관통홀들을 갖는다. 예를 들어, 제1 관통홀은 상기 게이트 패드(GP)와 중첩할 수 있으며, 제2 관통홀은 상기 제1 데이터 연결 패턴(DCP1)과 중첩할 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 큰 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 두께부(TH1)는 상기 액티브 패턴(AP)과 중첩한다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 식각 방지층(130) 및 상기 게이트 절연층(120)을 식각하여, 상기 게이트 패드(GP)과 상기 제1 데이터 연결 패턴(DCP1)을 노출시킨다.
도 8을 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스터 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제1 두께부(TH1)가 제거되고, 제2 두께부(TH2)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 액티브 패턴(AP)과 중첩하는 상기 식각 방지층(130)을 노출하는 관통홀을 갖는다. 또한, 상기 게이트 패드(GP) 및 상기 제2 데이터 연결 패턴(DCP1)에 인접하는 상기 식각 방지층(130)의 상면이 부분적으로 노출될 수 있다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 식각 방지층(130)을 식각한다. 상기 식각 방지층(130)에는 상기 액티브 패턴(AP)을 노출하는 관통홀들이 형성된다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 식각 방지층(130) 위에 소스 금속층을 형성한다.
일 실시예에서, 상기 소스 금속층은 티타늄을 포함할 수 있다. 구체적으로, 상기 소스 금속층은 티타늄 단일층 구조를 갖거나, 다른 금속을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 상기 소스 금속층은 하부 티타늄층 및 상부 구리의 이중층 구조를 갖거나, 티타늄/알루미늄/티타늄의 삼중층 구조를 가질 수 있다.
다른 실시예에서, 상기 소스 금속층은 투명 도전성 산화물의 단일층일 수 있다. 일반적으로, 데이터 라인은, 저항을 고려하여, 투명 도전성 산화물을 메인층으로 사용하지 않는다. 그러나, 일 실시예에 따르면, 소스 전극, 드레인 전극 및 데이터 라인의 일부를 투명 도전성 산화물로 형성할 수 있으며, 상기 투명 도전성 산화물을 포함하는 소스 금속층은 화소 전극과 동일한 식각액으로 식각될 수 있다.
상기와 같이, 소스 금속층이 티타늄 또는 투명 도전성 산화물을 포함하는 경우, 박막 트랜지스터 기판의 제조에 필요한 식각액의 종류를 감소시킬 수 있다.
다음으로, 상기 소스 금속층을 패터닝하여, 제2 데이터 연결 패턴(DCP2), 소스 전극(SE), 드레인 전극(DE) 및 신호 라인(SL)을 포함하는 소스 금속 패턴을 형성한다. 상기 제2 데이터 연결 패턴(DCP2) 및 상기 소스 전극(SE)은 연속적으로 연결된다.
상기 소스 전극(SE)은 상기 식각 방지층(130)을 관통하여, 상기 액티브 패턴(AP)에 접촉하는 소스 접촉부(SC)를 포함하며, 상기 드레인 전극(DE)은 상기 식각 방지층(130)을 관통하여, 상기 액티브 패턴(AP)에 접촉하는 드레인 접촉부(DC)를 포함한다.
상기 제2 데이터 연결 패턴(DCP2)은 상기 게이트 절연층(120) 및 상기 식각방지층(130)을 관통하여, 상기 제1 데이터 연결 패턴(DCP1)과 접촉하는, 데이터 접촉부(DCC)를 포함한다.
도 1에 도시한 것과 같이, 본 발명의 박막 트랜지스터 기판은 게이트 구동부(GD)를 구성하는 박막 트랜지스터를 포함할 수 있으며, 상기 박막 트랜지스터는 표시 영역(DA)의 박막 트랜지스터와 동일한 공정으로 형성될 수 있다. 따라서, 상기 신호 라인(SL)은 상기 게이트 구동부(GD)의 박막 트랜지스터의 드레인 전극의 일부이거나, 이와 연결된 신호 라인일 수 있다.
본 실시예에 따르면, 상기 신호 라인(SL)은, 상기 게이트 절연층(120) 및 상기 식각 방지층(130)을 관통하여, 상기 게이트 패드(GP)에 접촉하는 게이트 패드 접촉부(GPC)를 포함한다. 따라서, 표시 패널의 베젤의 폭을 감소시킬 수 있으며, 브릿지 사용에 따른 신뢰도 저하를 방지할 수 있다.
도 11을 참조하면, 상기 소스 금속 패턴을 커버하는 패시베이션층(140)을 형성하고, 상기 패시베이션층(140) 위에 유기 절연층(150)을 형성한다. 상기 패시베이션층(140)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 절연 물질을 포함할 수 있다. 상기 유기 절연층(150)은 기판의 상면을 평탄화한다. 상기 유기 절연층(150)은 패터닝 되어 관통홀들을 형성한다. 상기 관통홀들은 상기 드레인 전극(DE) 및 상기 공통 라인(CL)과 중첩할 수 있다.
도 12를 참조하면, 상기 유기 절연층(150) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 공통 전극(CE)을 형성한다.
다음으로, 상기 공통 전극(CE) 및 상기 유기 절연층(150)을 커버하는 화소 절연층(160)을 형성한다. 상기 화소 절연층(160)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 13을 참조하면, 상기 화소 절연층(160), 상기 패시베이션층(140), 상기 식각 방지층(130) 및 상기 게이트 절연층(120)을 패터닝하여, 관통홀들을 형성한다. 예를 들어, 상기 드레인 전극(DE)를 노출하는 제1 관통홀, 상기 공통 전극(CE)을 노출하는 제2 관통홀 및 상기 공통 전극(CL)을 노출하는 제3 관통홀을 형성한다.
다음으로, 상기 화소 절연층(160) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 화소 전극(PE) 및 연결 부재(CM)를 형성한다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 공통 전극(CE)과 중첩한다. 상기 화소 전극(PE)는 일 방향으로 연장되는 형상을 갖는 슬릿(SP)을 형성하는 개구부를 갖는다. 상기 연결 부재(CM)는 상기 공통 전극(CE) 및 상기 공통 라인(CL)과 접촉하여, 상기 공통 전극(CE) 및 상기 공통 라인(CL)을 전기적으로 연결한다.
본 실시예에 따르면, 데이터 라인의 일부를 게이트 라인과 동일한 층으로 형성함으로써, 패드부와 구동부의 직접 콘택을 가능하게 할 수 있다.
또한, 데이터 라인 하부에 산화물 반도체층이 잔류하지 않으므로, 액티브 패턴 돌출에 따른 문제를 방지할 수 있다.
또한, 식각 방지층을 식각하여 액티브 패턴 및 게이트 패드를 노출하는 과정에서, 게이트 패드를 노출시킨 후, 액티브 패턴을 노출시키므로, 게이트 패드를 노출하는 과정에서 발생할 수 있는 액티브 패턴의 손상을 방지할 수 있다. 또한, 하프톤 노광을 이용하여, 상기 과정을 마스크의 증가 없이 진행할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 15는 도 14의 II-II'선을 따라 절단한 단면도이다.
도 14 및 도 15에 도시된 박막 트랜지스터 기판은, 식각 방지층을 포함하지 않고, 섬(island) 형상의 식각 방지 패턴(ES)을 포함하는 것을 제외하고는, 도 2 및 3에 도시된 박막 트랜지스터 기판과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략하기로 한다.
상기 박막 트랜지스터 기판은 액티브 패턴(AP) 위에 배치된 식각 방지 패턴(ES)을 포함한다. 상기 식각 방지 패턴(ES)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
상기 식각 방지 패턴(ES)은, 평면도 상에서 상기 액티브 패턴(AP)보다 작은 크기를 가질 수 있다. 구체적으로, 상기 액티브 패턴(AP)은 상기 식각 방지 패턴(ES)의 하면 전체를 커버할 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 상기 액티브 패턴(AP)의 측면과 접촉한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 식각 방지 패턴(ES)의 상면의 일부를 커버하도록 연장될 수 있다.
신호 라인(SL)은 게이트 라인(GL)과 전기적으로 연결된다. 구체적으로, 상기신호 라인(SL)은 게이트 절연층(220)을 관통하여 게이트 패드(GP)와 접촉하는 게이트 패드 접촉부(GPC)를 포함한다.
제1 데이터 연결 패턴(DCP1)은 상기 게이트 라인(CL)과 동일한 층 내에 배치되며, 제2 데이터 연결 패턴(DCP2)은 상기 소스 전극(SE)과 동일한 층 내에 배치된다. 상기 제2 데이터 연결 패턴(DCP2)은 상기 게이트 절연층(220)을 관통하여, 상기 제1 데이터 연결 패턴(DCP1)과 접촉하는, 데이터 접촉부(DCC)를 포함한다.
도 16 내지 도 24는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 도시한 단면도들이다.
도 16을 참조하면, 베이스 기판(210) 위에, 게이트 라인, 게이트 전극(GE), 게이트 패트(GP), 제1 데이터 연결 패턴(DCP1) 및 공통 라인(CL)을 포함하는 게이트 금속 패턴을 형성한다.
상기 게이트 금속 패턴을 커버하는 게이트 절연층(220)을 형성한 후, 상기 게이트 절연층(220) 위에 액티브층(260) 및 식각 방지층(270)을 형성한다. 상기 식각 방지층(270) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(270) 위에 전체적으로 형성될 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 상기 식각 방지층(270)의 일부를 노출하는 관통홀들을 갖는다. 예를 들어, 제1 관통홀은 상기 게이트 패드(GP)와 중첩할 수 있으며, 제2 관통홀은 상기 제1 데이터 연결 패턴(DCP1)과 중첩할 수 있다.
상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 작은 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제1 두께부(TH1)는 상기 게이트 전극(GE)과 중첩한다.
상기 두께 구배를 갖는 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 하프톤 노광 등을 통하여 노광하고, 현상함으로써 형성될 수 있다.
도 17을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 식각 방지층(270), 상기 액티브층(260) 및 상기 게이트 절연층(220)을 식각하여, 상기 게이트 패드(GP)과 상기 제1 데이터 연결 패턴(DCP1)을 노출시킨다.
도 18을 참조하면, 애싱(ashing) 공정을 통하여, 상기 제1 포토레지스터 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제2 두께부(TH2)가 제거되고, 제1 두께부(TH1)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 상기 게이트 전극(GE)과 중첩한다.
도 19를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 상기 식각 방지층(270) 및 상기 액티브층(260)을 식각한다. 예를 들어, 상기 식각 방지층(270)은 건식 식각을 통하여 식각되고, 상기 액티브층(260)은 습식 식각을 통하여 식각될 수 있다. 잔류하는 액티브층(260)은 액티브 패턴(AP)을 형성하며, 상기 액티브 패턴(AP)과 상기 제2 포토레지스트 패턴(PR2) 사이에 잔류 식각 방지층(272)이 배치된다.
도 20을 참조하면, 애싱(ashing) 공정을 통하여, 상기 제2 포토레지스터 패턴(PR2)을 부분적으로 제거하여, 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제3 포토레지스트 패턴(PR3)은 평면도 상에서, 상기 제2 포토레지스트 패턴(PR2)보다 작은 크기를 가지며, 결과적으로, 상기 잔류 식각 방지층(272)의 상면이 노출된다.
도 21을 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 마스크로 이용하여, 상기 잔류 식각 방지층(272)을 식각하여, 식각 방지 패턴(ES)을 형성한다. 본 실시예에서, 상기 식각 방지 패턴(ES)은 평면도 상에서, 상기 액티브 패턴(AP)보다 작은 크기를 가진다.
도 22를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 제거한 후, 상기 소스 금속층을 형성한다. 상기 소스 금속층은 상기 게이트 금속층과 동일한 구성을 가질 수 있다. 다른 실시예에서, 상기 소스 금속층은 투명 도전성 산화물의 단일층일 수 있다.
다음으로, 상기 소스 금속층을 패터닝하여, 제2 데이터 연결 패턴(DCP2), 소스 전극(SE), 드레인 전극(DE) 및 신호 라인(SL)을 포함하는 소스 금속 패턴을 형성한다. 상기 제2 데이터 연결 패턴(DCP2) 및 상기 소스 전극(SE)은 연속적으로 연결된다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(AP)의 측면과 접촉한다. 상기 제2 데이터 연결 패턴(DCP2)은 상기 게이트 절연층(220)을 관통하여, 상기 제1 데이터 연결 패턴(DCP1)과 접촉하는, 데이터 접촉부(DCC)를 포함한다. 상기 신호 라인(SL)은 상기 게이트 절연층(220)을 관통하여, 상기 게이트 패드(GP)와 접촉하는, 게이트 패드 접촉부(GPC)를 포함한다.
도 23을 참조하면, 상기 소스 금속 패턴을 커버하는 패시베이션층(230)을 형성하고, 상기 패시베이션층(230) 위에 유기 절연층(240)을 형성한다. 상기 유기 절연층(240)은 패터닝 되어 관통홀들을 형성한다. 상기 관통홀들은 상기 드레인 전극(DE) 및 상기 공통 라인(CL)과 중첩할 수 있다.
도 24를 참조하면, 상기 유기 절연층(240) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 공통 전극(CE)을 형성한다.
도 15를 참조하면, 상기 공통 전극(CE) 및 상기 유기 절연층(240)을 커버하는 화소 절연층(250)을 형성한다. 상기 화소 절연층(250), 상기 패시베이션층(230), 및 상기 게이트 절연층(220)을 패터닝하여, 관통홀들을 형성한다. 예를 들어, 상기 드레인 전극(DE)를 노출하는 제1 관통홀, 상기 공통 전극(CE)을 노출하는 제2 관통홀 및 상기 공통 전극(CL)을 노출하는 제3 관통홀을 형성한다.
상기 화소 절연층(250) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 화소 전극(PE) 및 연결 부재(CM)를 형성한다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)과 접촉하며, 상기 공통 전극(CE)과 중첩한다. 상기 화소 전극(PE)는 일 방향으로 연장되는 형상을 갖는 슬릿(SP)을 형성하는 개구부를 갖는다. 상기 연결 부재(CM)는 상기 공통 전극(CE) 및 상기 공통 라인(CL)과 접촉하여, 상기 공통 전극(CE) 및 상기 공통 라인(CL)을 전기적으로 연결한다.
상기 실시예에 따르면, 식각 방지 패턴과 액티브 패턴을 하나의 마스크를 이용하여 형성하면서, 패드부와 구동부의 직접 콘택을 가능하게 할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정 표시 장치, 유기 전계 발광 표시 장치와 같은 표시 장치에 이용될 수 있으며, 예를 들어, 디지털 TV, 컴퓨터용 모니터, 랩탑 컴퓨터, 휴대용 게임 플레이어, 휴대용 음악 플레이어, 모바일 폰, 내비게이션 장치 등에 이용될 수 있다.
110, 210 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극 CE : 공통 전극
DCP1 : 제1 데이터 연결 패턴 DCP2 : 제2 데이터 연결패턴

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인과 전기적으로 연결되는 게이트 전극;
    상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 게이트 라인과 동일한 층에 배치되는 제1 데이터 연결 패턴;
    상기 게이트 전극과 중첩하는 액티브 패턴;
    상기 액티브 패턴과 전기적으로 연결되는 소스 전극;
    상기 소스 전극과 이격되는 드레인 전극; 및
    상기 소스 전극과 동일한 층에 배치되며, 상기 소스 전극 및 상기 제1 데이터 연결 패턴과 전기적으로 연결되는 제2 데이터 연결 패턴을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 라인과 동일한 층에 배치되며, 상기 게이트 라인과 연결되는 게이트 패드; 및
    상기 제2 데이터 연결 패턴과 동일한 층에 배치되며, 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층; 및
    상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서, 상기 제2 데이터 연결 패턴은 상기 식각 방지층 위에 배치되며, 상기 게이트 절연층 및 상기 식각 방지층을 관통하여 상기 제1 데이터 연결 패턴에 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제2항에 있어서,
    상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층; 및
    상기 액티브 패턴 위에 배치되는 식각 방지 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서, 상기 제2 데이터 연결 패턴은 상기 게이트 절연층 위에 배치되며, 상기 게이트 절연층을 관통하여 상기 제1 데이터 연결 패턴에 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 제2 데이터 연결 패턴은, 상기 제2 방향으로 서로 이격되는 제1 데이터 연결 패턴들과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 제2 데이터 연결 패턴은 투명 도전성 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제1항에 있어서, 상기 제2 데이터 연결 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제1항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 데이터 연결 패턴을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계; 및
    상기 액티브 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격되는 드레인 전극, 및 상기 소스 전극 및 상기 제1 데이터 연결 패턴과 전기적으로 연결되는 제2 데이터 연결 패턴을 포함하는 소스 금속 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서, 상기 게이트 금속 패턴은, 상기 게이트 라인과 연결되는 게이트 패드를 더 포함하며, 상기 소스 금속 패턴은 상기 게이트 패드에 게이트 신호를 전달하며, 상기 게이트 패드와 접촉하는 신호 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제12항에 있어서,
    상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 및 상기 액티브 패턴을 커버하는 식각 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제13항에 있어서,
    상기 식각 방지층 위에, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴과 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 큰 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴을 노출하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 관통홀들을 갖는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층을 식각하여, 상기 액티브 패턴을 부분적으로 노출하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제12항에 있어서,
    상기 게이트 라인, 상기 게이트 전극 및 상기 제1 데이터 연결 패턴을 커버하는 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 제15항에 있어서, 상기 액티브 패턴을 형성하는 단계는,
    상기 게이트 절연층 위에 액티브층을 형성하는 단계;
    상기 액티브층 위에 식각 방지층을 형성하는 단계;
    상기 식각 방지층 위에, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴과 중첩하는 관통홀들을 가지며, 제1 두께부 및 상기 제1 두께부보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층, 상기 액티브층 및 상기 게이트 절연층을 식각하여, 상기 게이트 패드 및 상기 제1 데이터 연결 패턴을 노출하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여, 상기 액티브 패턴과 중첩하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 식각 방지층 및 상기 액티브층을 식각하여, 상기 액티브 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 부분적으로 제거하여 제3 포토레지스트 패턴을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 마스크로 이용하여, 잔류하는 식각 방지층을 식각하여 식각 방지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  17. 제11항에 있어서, 상기 제2 데이터 연결 패턴은, 상기 제2 방향으로 서로 이격되는 제1 데이터 연결 패턴들과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  18. 제11항에 있어서, 상기 소스 금속 패턴은 투명 도전성 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  19. 제11항에 있어서, 상기 소스 금속 패턴은 티타늄층을 포함하는 단일층 구조 또는 다층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  20. 제11항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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