JP4306142B2 - 画像表示装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、コントラストが高く、低コストな画像表示装置及びその製造方法に関する。
【0002】
【従来の技術】
ポリシリコン薄膜トランジスタ(TFTと記す)は、優れた性能を有するため回路を構成できる。この特長を活かした例として、例えばソサイアテイ フォア インフォメーション ディスプレイ インタナショナル シンポジウム ダイジエスト オブ テクニカル ペーパーズ 172頁(Society for Information Display International Symposium Digest of Technical Papers pp.172)(1999)に記載されているアクティブマトリクス型液晶表示装置が挙げられる。この表示装置は、周辺駆動回路の一部をポリシリコンTFTで構成することにより、画素部と周辺駆動回路との接続端子数が低減でき、高精細な画像表示ができる。図2にポリシリコンTFTを用いた従来の液晶表示装置の構成図を示し、図3に画素40の平面レイアウト図を示す。
図2はゲートドライバ回路30とドレインドライバ回路31と画像表示部32とからなり、ゲートドライバ回路30及びドレインドライバ回路31はCMOSTFT33により構成される。画像表示部32はゲート線37と信号線38とがマトリクス状に形成されている。画像表示部32内の各画素は、それぞれ画素TFT34と、液晶印加電圧保持のための保持容量素子36とが構成されている。これらの素子は、それぞれ次のような機能を持つ。まず、ゲートドライバ回路30から画素TFT34のゲートに電圧が印加されソース−ドレイン間が道通状態となる。次に、ドレインドライバ回路31からの画像信号が画素TFT34を通じて液晶に印加され、信号電圧に対応した表示状態になる。この電圧は、次の周期で再びゲートに選択電圧が印加されるまで液晶容量素子35と保持容量素子36とによって保持される。この保持容量素子36を備えることにより、TFTのリーク電流による液晶印加電圧の低下を抑制でき、コントラストの高い液晶表示装置を提供できる。図4に図3中のA−A'での断面図を示す。前記液晶容量素子35は画素電極13−液晶層21−対向電極22で構成される容量素子である。画素電極13に信号電圧を印加し液晶の配向を変化させることにより、バックライト26からの光の透過率を制御し映像を表示する。
【0003】
ポリシリコンTFTを用いた従来の液晶表示装置では、バックライト26がポリシリコン層4に照射され光キャリアが励起されるためリーク電流が増加し、液晶印加電圧が低下するためコントラストが低下してしまう。液晶印加電圧の低下を抑制するために、保持容量を大きくする必要があるが、従来の保持容量素子36は、図4に示すように、ポリシリコン層14−ゲート絶縁膜と同層の絶縁膜3−ゲート線と同層の保持電極8で形成される第1の容量素子と、ゲート線と同層の保持電極8−層間絶縁膜10および保護絶縁膜12−画素電極13で形成される第2の容量素子とで構成されており、この第2の容量素子の電極間隔が、前記第1の容量素子の電極間隔よりも10倍以上広いため、その容量は前記第1の容量素子の容量と比べると無視できるほど小さい。さらに、前記第1の容量素子の電極間隔は、ゲート絶縁膜の厚さで定められているため、容量を増加させるには面積を大きくしなければならない。しかし、保持容量素子の面積を大きくすると画素の開口率が低下し、逆にコントラストが低下してしまう。この問題は、解像度を上げるため画素面積を縮小するほど顕著になる。従って、単位面積あたりの容量を増加させる技術が必要である。
その対策として、特開平11-271812号公報記載のように、ゲート電極や保持電極を形成する金属膜、絶縁膜を積層し、同時にパターンニングすることにより、予めゲート線、ゲート電極、保持電極上に絶縁膜を形成しておき、保持電極上部の保護絶縁膜および層間絶縁膜をエッチングして、保持電極−絶縁膜−画素電極(ITO)で形成される保持容量素子を形成する方法がある。この方法によれば、前記第2の容量素子を構成する絶縁膜の膜厚を薄くすることにより保持容量を大きくできる。しかし、ITOエッチング液によって容量素子を形成する絶縁膜厚が不均一になる問題がある。また、ITOと絶縁膜との反応層が形成され、保持容量が低下してしまう問題がある。
【0004】
【発明が解決しようとする課題】
上記の問題を解決するためには、絶縁膜とITOとの間にバリアメタルを形成する必要があり、同特開平11-271812号公報に記載のように、予め保持電極上に絶縁膜と金属膜を積層しておき、保護絶縁膜と層間絶縁膜を除去した後、画素電極を形成する方法がある。この方法に依れば、金属膜がエッチストッパの役割を果たすので、その下部の絶縁膜の厚さを均一の維持することができる。しかしこの方法では、保持電極膜、絶縁膜、金属膜を積層し、この積層膜をパターンニングする工程と、信号線とゲート線とのコンタクトホール形成の際、金属膜と絶縁膜のみをエッチングする工程が追加されるため、製造工程数が大幅に増加しスループットが低下してしまう。
【0005】
また、特開平11-271812号公報記載の方法では、保持容量素子を構成する画素電極が乗り越える段差が大きくなり、この段差によって画素電極の断線が生じてしまう。
本発明の目的は、保持容量素子の容量増大によりコントラストを向上させ、かつ製造コストの低い画像表示装置を提供することである。
【0006】
【課題を解決するための手段】
本発明の画像表示装置は、表面が絶縁性である基板上に複数の薄膜トランジスタと複数の容量素子を有する画像表示装置であって、前記基板上に、複数のゲート線と、前記複数のゲート線にマトリクス状に交差する複数の信号線とを有し、前記薄膜トランジスタは、ソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を有する島状半導体層と、前記島状半導体層と前記ゲート線と同層のゲート電極との間に形成された第1の絶縁膜と、前記島状半導体層上方に形成された層間絶縁膜と、前記層間絶縁膜に設けられた開口部を通して前記ソース領域及び前記ドレイン領域と接触する信号線と同層のソース電極及びドレイン電極とを有しており、前記容量素子は、前記ゲート線と同層の保持電極と、前記保持電極上に接して形成された第2の絶縁膜と、前記第2の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていることを特徴とする。
前記保持電極上に接して形成された第2の絶縁膜と、前記第2の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されている代わりに、前記保持電極及び前記層間絶縁膜上に接して形成された第2の絶縁膜と、該第2の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていても良い。
また、本発明の画像表示装置の製造方法は、基板上に、複数の島状半導体層を形成する工程と、前記島状半導体層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にゲート電極と保持電極とを形成する工程と、前記島状半導体層にソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を形成する工程と、前記保持電極上に第2の絶縁膜を形成する工程と、前記ゲート電極及び前記保持電極上方に層間絶縁膜を形成する工程と、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去する工程と、前記第2の絶縁膜上の電極と前記ソース領域、ドレイン領域と接続するソース電極、ドレイン電極とを同時に形成する工程とを含むことを特徴とする。
これまでに提案された保持容量を増大させる手段は、開口率を少しでも向上させ、かつマスクを追加しないために、保持容量を形成する電極として画素電極(ITO)を用いる方法であった。しかしこの方法では、上述のように予め保持電極上に絶縁膜とバリアメタルを積層し加工するため、製造工程数が大幅に増加しスループットが低下してしまっていた。本発明は、保持容量素子の上部電極として信号線、ソース/ドレイン電極と同層の電極を用いており、ソース/ドレイン電極のバリアメタルとして、保持容量低下を防止する金属を選択することにより、単位面積あたりの容量が大幅に向上するため開口率を高くできる。さらに、ITOエッチング液による絶縁膜厚の不均一性も生じない。従って、コントラストが高く、かつスループットの向上により低価格な画像表示装置を提供できる。また、画素電極の乗り越え段差も減少でき、画素電極の断線を効果的に防止できる。上記構造にすることにより次のような利点も生じる。単位面積当たりの容量が大きいため、従来構造では実用上不可能であった画素部へのフレームメモリ内蔵が可能となる。メモリとしては、DRAM、FRAM(強誘電体メモリ)等が使用可能である。また、同様な効果によりパネル周辺部にメモリを内蔵した場合も小面積で高集積化が可能であるメリットもある。
【0007】
【発明の実施の形態】
本発明の実施形態を以下詳細に説明する。なお本発明は、TFTアクティブマトリクス回路と周辺駆動回路を同一基板上に形成した。
(実施例1)
本発明の第1の実施形態における画像表示装置の構成図は図3と同様である。図5は、画素40の平面レイアウト図である。図1は図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そして保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される保持容量素子をそれぞれ示す。
これらTFT及び保持容量素子の製造方法を図6に従って述べる。
歪点670℃以下のガラス基板1上に酸化シリコン膜からなるバッファ層2をプラズマCVD法により300nm堆積し、さらにプラズマCVD法によりアモルファスシリコン層を50nm堆積する。次にXeClエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のホトエッチング工程により、島状のポリシリコン層4を形成する。その後、プラズマCVD法によりゲート絶縁膜となる第1の絶縁膜3(本実施例では酸化シリコン膜)を100nm堆積する(図6(a))。さらにスパッタリング法によりゲート線、ゲート電極、保持電極となるAlを250nm堆積し、公知のホトエッチング工程によりAlをパターンニングしゲート電極7を形成すると同時に保持電極8を形成する。ゲート電極7及び保持電極8形成の後、nチャネルTFTに対してはゲート電極7をマスクとして、イオン打ち込みによって高抵抗n型ポリシリコン層5を形成の後、レジストをマスクとして低抵抗n型ポリシリコン層6を形成する。この時、高抵抗ポリシリコン層5の長さは1μmとした。その後、図示はしていないが、TFTCMOSを構成するため、pチャネルTFTに対してはゲート電極7をマスクとして、イオン打ち込みによって低抵抗p型ポリシリコン層を形成する(図6(b))。プラズマCVD法により第2の絶縁膜9(本実施例では窒化シリコン膜)を50nm堆積し、公知のホトエッチング工程によりパターンニングする(図6(c))。全体を覆うように酸化シリコンからなる膜厚500nmの層間絶縁膜10を形成し、公知のホトエッチング工程により酸化シリコンを除去しコンタクトスルーホールを開口する。この時、第2の絶縁膜上に形成された層間絶縁膜も同時にエッチングする。本実施例では、層間絶縁膜と第1の絶縁膜は同じ材料(酸化シリコン
)であるため、一度のエッチング工程によりコンタクトスルーホールが形成できる。また、第2の絶縁膜である窒化シリコン膜は、第1の絶縁膜である酸化シリコン膜よりもエッチングレートが低いため、コンタクトスルーホール開口時にはほとんどエッチングされず、第2の絶縁膜上の層間絶縁膜のみを選択的にエッチングできる。(図6(d))。その後、Ti−TiW−Al−TiW−Tiの5層金属膜を形成し、公知のホトエッチング工程により、信号線を形成するのと同時にソース/ドレイン電極11を形成する(図6(e))。ここで最下層のTiは、低抵抗ポリシリコン層6と第2の絶縁膜上に形成されており、低抵抗ポリシリコン層6とAlとのコンタクト抵抗の低減、Alのポリシリコン中への拡散防止、低誘電体層形成による保持容量の低下防止等の役割を果たす。また最上層のTiは、画素電極13とのコンタクト抵抗を低減する役割を果たす。その後、全体を覆うように窒化シリコンよりなる膜厚500nmの保護絶縁膜12を形成し
、さらに保護絶縁膜12に設けたコンタクトスルーホールを介して画素電極13とソース/ドレイン電極11とがコンタクトされる(図1)。
本実施例に依れば、第1の絶縁膜と第2の絶縁膜を別々に形成できるため、第2の絶縁膜の比誘電率を第1の絶縁膜よりも高くでき、ポリシリコン膜−第1の絶縁膜−保持電極で形成される保持容量よりも、保持容量を増大できる。さらに、第2の絶縁膜の膜厚を第1の絶縁膜よりも薄くできるため、より容量を増大できる。従って、保持容量素子の面積を縮小でき、開口率の向上によりコントラストを向上できる。また、画素電極の乗り越え段差も従来程度であるため、画素電極の断線も効果的に防止できる。
また、本実施例に依れば、周辺駆動回路と画像表示部を同時に形成しているので
、画像表示部と同様に、周辺駆動回路を構成する容量素子を小型化できる。従って、周辺駆動回路の面積を小さくでき、液晶表示装置の狭縁化が可能である。
(実施例2)
図7は本発明第2の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。図7は、実施例1において第2の絶縁膜9をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第2の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層5とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層5の抵抗が低下するため、TFTの性能が向上する。
(実施例3)
本発明の第3の実施例は、第1の実施例の製造工程を簡略化したもので断面図は図7と同様である。その製造方法を図8に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4、第1の絶縁膜3(本実施例では酸化シリコン膜)を形成する(図8(a))。スパッタリング法によりゲート線、ゲート電極、保持電極となるAlを250nm堆積し、公知のホトエッチング工程によりAlをパターンニングしゲート電極7を形成すると同時に保持電極8を形成する。さらに、プラズマCVD法により第2の絶縁膜9(本実施例では窒化シリコン膜)を50nm堆積し、公知のホトエッチング工程によりパターンニングする(図8(b))。その後、pチャネルTFT及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第2の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗n型ポリシリコン層5と低抵抗n型ポリシリコン層6が同時に形成される。その後、図示はしていないが、TFTCMOSを構成するため、pチャネルTFTに対してはゲート電極7をマスクとして、イオン打ち込みによって低抵抗p型ポリシリコン層を形成する(図8(c))。その後、層間絶縁膜10を形成し、実施例1と同様の工程を経てコンタクトスルーホールを開口し(図8(d))、ソース/ドレイン電極11を形成する(図8(e))。その後、保護絶縁膜12、画素電極13を形成し図7の構造を得る。
本実施例に依れば、低抵抗n型ポリシリコン層と高抵抗n型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。
(実施例4)
図9は本発明第2の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そして保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される保持容量素子をそれぞれ示す。これらTFT及び保持容量素子の製造方法を図10に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4、第1の絶縁膜3(本実施例では酸化シリコン膜)を形成する(図10(a))。スパッタリング法によりゲート線、ゲート電極、保持電極となるAlを300nm堆積し、公知のホトエッチング工程によりAlをパターンニングしゲート電極7を形成すると同時に保持電極8を形成する。さらに実施例1と同様に、高抵抗n型ポリシリコン層5、低抵抗n型ポリシリコン層6、そして低抵抗p型ポリシリコン層を形成する(図10(b))。次に、陽極酸化法によりゲート電
極7及び保持電極8を酸化し、第2の絶縁膜9(酸化アルミニウム膜)を形成した後、公知のホトエッチング工程によってゲート電極7及びゲート線37、保持線39上に形成された第2の絶縁膜を除去する(図10(c))。その後、層間絶縁膜10を形成し、実施例1と同様の工程を経てコンタクトスルーホールを開口し(図10(d))、ソース/ドレイン電極11を形成する(図10(e))。その後、保護絶縁膜12、画素電極13を形成し図9の構造を得る。
本実施例に依れば、保持電極を酸化して第2の絶縁膜を形成できるため、基板内の膜厚分布を高精度に制御できる。
(実施例5)
図11は本発明第5の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そして保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される保持容量素子をそれぞれ示す。これらTFT及び保持容量素子の製造方法を図12に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4を形成し、その後ゲート絶縁膜となる第1の絶縁膜3(本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜)を100nm形成する(図12(a))。この場合、第1の絶縁膜の容量は酸化シリコン膜と酸化アルミニウム膜との直列接続容量となるため、その等価的な比誘電率は、酸化アルミニウム膜の単層膜よりも低い。さらに実施例1と同様に、ゲート電極7、保持電極8を形成し、高抵抗n型ポリシリコン層5、低抵抗n型ポリシリコン層6、そして低抵抗p型ポリシリコン層を形成する(図12(b))。次に、スパッタリング法により第2の絶縁膜9(本実施例では酸化アルミニウム膜)を50nm堆積し、公知のホトエッチング工程によりパターンニングする。本実施例では、第1の絶縁膜の上層膜と第2の絶縁膜は同じ材料(酸化アルミニウム)であるので低抵抗n型ポリシリコン層6上の酸化アルミニウム膜は除去される(図12(c))。その後、層間絶縁膜10を形成し、実施例1と同様の工程を経てコンタクトスルーホールを開口し(図12(d))、ソース/ドレイン電極11を形成する(図12(e))。その後、保護絶縁膜12、画素電極13を形成し図11の構造を得る。
本実施例に依れば、ゲート絶縁膜の上層に比誘電率が高い酸化アルミニウム膜を用いることによりゲート容量が増大し、TFTの性能が向上する。また、ゲート絶縁膜の下層に酸化シリコン膜を用いることによりポリシリコンとゲート絶縁膜との界面準位を低減でき、TFTの信頼性が向上する。従って、ゲート絶縁膜の上層を高誘電率膜、下層を酸化シリコン膜とすることにより、TFTの高性能化と高信頼化が実現できる。
(実施例6)
図13は本発明第6の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。図13は、実施例5において第2の絶縁膜9をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第2の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層5とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層5の抵抗が低下するため、TFTの性能がさらに向上する。
(実施例7)
本発明の第7の実施例は、第1の実施例の製造工程を簡略化したもので断面図は図13と同様である。その製造方法を図14に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4を形成し、その後ゲート絶縁膜となる第1の絶縁膜3(本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜)を100nm形成する(図14(a)
)。スパッタリング法によりゲート線、ゲート電極、保持電極となるAlを250nm堆積し、公知のホトエッチング工程によりAlをパターンニングしゲート電極7を形成すると同時に保持電極8を形成する。さらに、スパッタリング法により第2の絶縁膜9(本実施例では酸化アルミニウム膜)を50nm堆積し(図14(b))、公知のホトエッチング工程によりパターンニングする(図14(c))。その後、pチャネルTFT及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第2の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗n型ポリシリコン層5と低抵抗n型ポリシリコン層6が同時に形成される。その後、図示はしていないが、TFTCMOSを構成するため、pチャネルTFTに対してはゲート電極7をマスクとして、イオン打ち込みによって低抵抗p型ポリシリコン層を形成する(図14(d))。その後、層間絶縁膜10を形成し、実施例1と同様の工程を経てコンタクトスルーホールを開口し(図14(e))、ソース/ドレイン電極11を形成する(図14(f))。その後、保護絶縁膜12、画素電極13を形成し図13の構造を得る。
本実施例に依れば、低抵抗n型ポリシリコン層と高抵抗n型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。さらに、イオン打ち込み時のポリシリコン上の絶縁膜厚が薄いため、打ち込みエネルギーを低くすることにより、打ち込みダメージを低減できる。
(実施例8)
図15は本発明第8の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そして保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される保持容量素子をそれぞれ示す。これらTFT及び保持容量素子の製造方法を図16に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4を形成し、その後ゲート絶縁膜となる第1の絶縁膜3(本実施例では酸化アルミニウム膜)を100nm形成する(図16(a))。さらに実施例1と同様に、ゲート電極7、保持電極8を形成し、高抵抗n型ポリシリコン層5、低抵抗n型ポリシリコン層6、そして低抵抗p型ポリシリコン層を形成する(図16(b))。スパッタリング法により第2の絶縁膜9(本実施例では酸化アルミニウム膜)を50nm堆積し、次に層間絶縁膜10を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する(図16(c))。さらに、保持電極上の第2の絶縁膜をレジストで覆い、コンタクト開口部の第1及び第2の絶縁膜を除去し、コンタクトホールを開口する(図16(d))。その後、実施例1と同様の工程を経てソース/ドレイン電極11を形成する(図16(e))。その後、保護絶縁膜12、画素電極13を形成し図15の構造を得る。
本実施例に依れば、第2の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
(実施例9)
図17は本発明第9の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そして保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される保持容量素子をそれぞれ示す。これらTFT及び保持容量素子の製造方法を図18に従って述べる。
まず実施例1と同様に、ガラス基板1上にバッファ層2、島状のポリシリコン層4を形成し、その後ゲート絶縁膜となる第1の絶縁膜3(本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜)を100nm形成する(図18(a))。さらに実施例1と同様に、ゲート電極7、保持電極8を形成し、高抵抗n型ポリシリコン層5、低抵抗n型ポリシリコン層6、そして低抵抗p型ポリシリコン層を形成する(図18(b))。次に、全体を覆うように酸化シリコンからなる膜厚500nmの層間絶縁膜10を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する(図18(c))。さらに、コンタクト開口部の第1の絶縁膜を除去し、コンタクトホールを開口する(図18(d))。スパッタリング法により第2の絶縁膜9(本実施例では酸化アルミニウム膜)を50nm堆積し、公知のホトエッチング工程によりパターンニングする(図18(e))。その後、実施例1と同様の工程を経てソース/ドレイン電極11を形成する(図18(f))。さらに、保護絶縁膜12、画素電極13を形成し図17の構造を得る。
本実施例に依れば、第1の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
本実施例に依れば、層間絶縁膜を除去した後、第2の絶縁膜を形成するため、層間絶縁膜をエッチングする際に第2の絶縁膜が受けるダメージを回避できる。従って、比誘電率、耐圧低下の抑制に効果的である。
また、本実施例に依れば、不純物活性化の後、保持電極上の層間絶縁膜を除去し、第2の絶縁膜を形成するため、第2の絶縁膜に加えられる最高処理温度を100℃程度にすることが可能である。従って、有機材料からなる絶縁膜を第2の絶縁膜に用いた場合にも、熱処理によって膜が熱分解されることはなく、容量素子に適用できる。有機材料を用いれば、ベンゼン環のπ電子を利用して大容量化が可能である。また、水素終端アニール処理によりTFT特性を向上させるために、有機材料の耐熱温度は200℃以上が望ましい。
(実施例10)
図19は本発明第10の実施形態における図5中のB−B'での断面図で、画素電極13形成後の構成を示す。画素TFT、そしてポリシリコン層14−第1の絶縁膜3−保持電極8で構成される第1の容量素子と、保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される第2の容量素子との並列容量素子をそれぞれ示す。
本実施例は、保持容量素子下部にポリシリコン層がパターンニングされており、ポリシリコン層14−第1の絶縁膜3−保持電極8からなる保持容量素子が形成されていることを除けば、実施例1と同様である。本実施例に依る保持容量素子は、ポリシリコン層14−第1の絶縁膜3−保持電極8で構成される第1の容量素子と、保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される第2の容量素子との並列容量素子となり、実施例1よりも容量を増大でき、コントラストが向上する。
もちろん本実施例を、上記実施例2から実施例9と組み合わせることにより、それぞれ容量が増大し、コントラストが向上する。
(実施例11)
本発明の第11の実施形態における画像表示装置の構成図は図2と同様である。図20は、画素40の平面レイアウト図である。図21は図20中のC−C'での断面図で、画素電極13形成後の構成を示す。図21は、TFTと容量素子とが画素電極を介して接続されていることを除けば、実施例1の構造と同様である。
本実施例に依れば、TFTと容量素子とが画素電極を介して接続されている。従って、TFTと容量素子との間の領域も光が透過し開口率が向上する。なお、本実施例の構造は、実施例2から実施例10に対しても同様の効果がある。
(実施例12)
本発明の第12の実施形態における画像表示装置の構成図は図2と同様である。図22は、画素40の平面レイアウト図である。図23は図22中のD−D'での断面図で、画素電極13形成後の構成を示す。図23は、保持電極の全領域を用いて第2の絶縁膜を介した容量が形成されていることを除けば、実施例1の構造と同様である。
本実施例に依れば、保持電極の全領域を用いて第2の絶縁膜を介した容量が形成でき、容量素子の面積をより縮小できる。従って、開口率が向上する。なお、本実施例の構造は、実施例2から実施例10に対しても同様の効果がある。
(実施例13)
図24は実施例1から12に記載のTFT駆動画像表示装置の回路構成を示すブロック図である。実施例1から12に記載のTFT及び容量素子等を用いて、図24に示すようなTFT駆動回路を構成できる。すなわち、画像表示部32の各画素TFT34の制御は、コントロール回路74によって制御されるドレインドライバ回路31及びゲートドライバ回路30によって行われる。コントロール回路74はLSIにより実装されているメイン回路73によって制御される。メイン回路73、コントロール回路74は電源回路72から電源を供給される。この電源回路72は、ゲート線と信号線との交差部に実施例1から9に記載の容量素子を有しており、容量は約500nFと大きく、電圧を安定化させる役割を果たしている。このように大きな容量を形成する場合、本発明は、容量素子の電極間隔を狭く、絶縁膜の比誘電率を高くできるため素子面積を小さくでき、周辺回路が小型化できる。さらに、容量素子を構成する電極は低抵抗であり、優れた周波数特性を有している。また,この容量を,コントロール回路74、ドレインドライバ回路31、ゲートドライバ回路30等に備えることによっても同様の効果が得られる。
本実施例に依れば、画像表示部32とコントロール回路74、ドレインドライバ回路31、ゲートドライバ回路30、電源回路72を同一ガラス基板上に形成し、画像表示パネルに諸回路を内蔵することにより、周辺部の実装基板化が可能となり、画像表示装置の低コスト化と高信頼性を実現できる。
(実施例14)
図25は本発明第14の実施形態における画像表示装置の構成図である。液晶容量素子35と保持容量素子36と画素TFT34を有する画素がマトリクス状に配置され、画素TFT34のゲートはゲート線37を介してゲート線シフトレジスタ105に接続されている。また画素TFT34のドレインは信号線38を介してDA変換器106に接続されている。一方マトリクス状に配置されたフレームメモリのメモリセルはメモリ容量111とメモリスイッチ112とから構成されており、メモリスイッチ112のゲートはワード線113とその一端に設けられたワード線選択スイッチ115を介してワード線シフトレジスタ114に接続されている。一方各メモリスイッチの一端はデータ線116に接続されており、データ線116の一端にはデータ入力回路117が、他端にはセンスアンプ108とラッチ回路107が設けられている。ラッチ回路107の出力は前記DA変換器106に接続されている。以上の各構成要素は、同一基板上にpoly−SiTFTを用いて構成されている。
図26は図25中のメモリセル110の平面レイアウト図を示す。図27は図26中のE−E'での断面図を示す。メモリ容量111の構造は実施例1と同様であり、保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される容量素子である。
以下、本実施例の動作を説明する。書込み時には一般のDRAM(Dynamic Random Access Memory)と同様に、ワード線シフトレジスタ114、ワード線選択スイッチ115によって選択された行のメモリセルには、データ入力回路117から画像データが書込まれる。また同様にワード線シフトレジスタ114、ワード線選択スイッチ115によって選択された行のメモリセルの画像データはデータ線116を介してセンスアンプ108に入力され、ラッチ回路107でラッチされる。ラッチされた画像データはDA変換器106でアナログ信号に変換され、このアナログ信号は信号線38に出力される。このときワード線シフトレジスタ114に同期してゲート線シフトレジスタ105が走査され、ゲート線シフトレジスタ105はゲート線37を介して、所定の行の画素TFT34をオンに設定する。これによって上記アナログ信号は所定の画素の液晶容量35に書き込まれ、読み出された画像データに基づく液晶を用いた画像表示が可能となる。
なお本実施例に関しては、例えば特開平11−85065号公報に詳しく記載されている。
本実施例に依れば、周辺回路にDRAMを内蔵することにより、画像表示装置の低消費電力化が可能である。このように周辺回路にDRAMを内蔵した場合、本発明は単位面積あたりの容量を大きくできるためメモリ素子の面積を小さくできる。従って、周辺回路を小型化できる。
(実施例15)
図28は本発明第15の実施形態における画像表示装置の構成図である。画素電極224と対向電極225の間に液晶容量を有する画素230が、表示部にマトリクス状に配置され、画素230はゲート線231を介してゲート線駆動回路235に、及び信号線232を介して信号線駆動回路234に接続されている。画素230にはデータ入力スイッチ221及び保持容量222で構成されたDRAMが設けられており、データ入力スイッチ221の他端は信号線232に接続されている。またこのDRAMのデータノードは画素駆動スイッチ223のゲートに接続され、前述の液晶容量は画素駆動スイッチ223を介して、共通電極線233に接続される。なお共通電極線233は共通電極駆動回路237に、対向電極225は対向電極駆動回路236に接続されている。
【0008】
図29に図28に示した画素230の平面レイアウト図を示す。図30は図29中のF−F'での断面図を示す。保持容量222の構造は実施例1と同様であり、保持電極8−第2の絶縁膜9−ソース/ドレイン電極11で構成される容量素子である。
以下、本実施例の動作を説明する。ゲート線駆動回路235がゲート線231を介して所定の画素行のデータ入力スイッチ221を開閉することによって、信号線駆動回路234が信号線232に出力した1ビットの画像データは、データ入力スイッチ221及び保持容量222で構成されたDRAMに入力される。このDRAMに書き込まれた画像データによって、画素駆動スイッチ223はオンないしオフ状態に固定されることになる。ここで対向電極225には対向電極駆動回路236から交流電圧が印加され、共通電極線233には共通電極駆動回路237より所定の電圧が印加されているため、画素駆動スイッチ223がオンの場合には画素電極224と対向電極225の間の液晶容量には交流電圧が印加され、画素駆動スイッチ223がオフの場合には液晶容量には常に電圧は印加されない。これによって本液晶表示パネルは、DRAMのデータがリーク電流によって失われるまでの期間、ゲート線駆動回路235によるゲート線231走査、及び信号線駆動回路234による信号線232へのデータ出力を停止しても、1ビットの画像表示を継続することができる。この画像データを静的に維持するためには、周期的に適宜ゲート線駆動回路235によるゲート線231走査、及び信号線駆動回路234による信号線232へのデータ出力を行ってDRAMを再書込みすれば良い。
このような本実施例画像表示装置に関しては、例えば特開平9−258168号公報等に詳しく記載されている。
【0009】
本実施例に依れば、画素にDRAMを内蔵することにより、画像表示装置の低消費電力化が可能である。このように画素にDRAMを内蔵した場合、本発明は単位面積あたりの容量を大きくできるため保持容量素子の面積を小さくできる。従って、開口率を向上できる。
(実施例16)
図31は本発明の第16の実施例であるシステムオンパネルを示すレイアウト図である。実施例13から実施例15を改良して、図31に示すシステムオンパネルを構成できる。
このシステムオンパネルは、矩形状の表示部80の周囲に、TFT駆動回路81、82、83、光センサ制御ユニット84、TFT通信回路85、TFTDRAM86、TFTSRAM87、TFTプロセッサ88、TFT駆動回路89を配置した構成になっている。これら各部は1枚のガラス基板に組み込まれ、TFT及び容量素子は実施例1から5に記載のもので構成されている。従って、高性能で小型のシステムオンパネルとなる。
以上実施例1から実施例16に記載の画像表示装置において、基板は石英ガラスやプラスチックのような他の絶縁性基板であってもよい。また、バッファ層としては、酸化シリコン膜の代わりに窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜を用いても良い。窒化シリコン膜をバッファ層として用いれば、ガラス基板内の不純物がゲート絶縁膜中に拡散侵入するのを効果的に防止できる。
アモルファスシリコンの堆積方法は減圧CVD法であっても良いし、アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。
ソース/ドレイン電極のバリアメタルは、Ti、TiW、TiN、W、Cr、Mo、Ta、Nb、V、Zr、Hf、Pt、Ru等の金属、またはそれらの合金でも良い。なお、バリアメタルとしては、ポリシリコン層への拡散を防止し、ポリシリコン層との接触抵抗を低減する役割を果たし、かつ高誘電率膜と反応層を形成しない金属材料が望ましい。
実施例1から実施例3に記載の画像表示装置において、ゲート電極の材料は、Al、Ti、Ta等公知の電極材料であっても良い。また、第2の絶縁膜の材料は、Al2O3、Y2O3、La2O3、Ta2O5、ZrO2、LaAlO3、ZrTiO4、HfO2、SrZrO3、TiO2、SrTiO3、SrBi2Ta2O9、(BaxSr1-x)TiO3、Pb(ZryTi1-y)O3等の公知の高誘電率材料であっても良い。また、第1の絶縁膜は上記のような公知の高誘電率材料であっても良い。この場合、層間絶縁膜の除去とゲート絶縁膜の除去を別工程で行うため、コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。また、第2の絶縁膜はPZT、PLZT、BaTiO3、PbTiO3、Bi4Ti3O12等の強誘電体膜であっても良い。この場合、保持容量素子がメモリ性を持つため、駆動周波数を低減でき、低消費電力化が可能である。
実施例2及び実施例6の画像表示装置において、高抵抗ポリシリコン層5は、第2の絶縁膜に自己整合的には形成されていないため、両者の形成領域は必ずしも一致するものではない。
実施例4に記載の画像表示装置において、ゲート電極の材料は、Ti、Zr、Hf、Ta、Nbまたはそれらの合金等、その酸化膜が高誘電率材料である公知の電極材料であっても良い。また酸化の方法は、酸素プラズマ処理であっても良い。また、その製造方法は、コンタクトスルーホール開口と同時に保持電極上の層間絶縁膜を除去した後、保持電極を酸化しても良い。ゲート電極及びゲート線上の酸化膜を除去する工程が省略でき、製造工程を簡略化できる。
実施例5に記載の画像表示装置において、第1の絶縁膜は、公知の高誘電率材料の単層膜であっても良い。ゲート容量が増大し、TFTの性能が向上する。また、低抵抗n型ポリシリコン層6上に、ゲート電極7下部に形成された第2の絶縁よりも膜厚が薄い第2の絶縁膜が形成されていても良い。この場合、コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。
【0010】
実施例5から実施例7に記載の画像表示装置において、第1の絶縁膜の上層と第2の絶縁膜は窒化シリコン膜であっても良いし、他の公知の高誘電率材料であっても良い。また、それぞれ異なる材料であっても良い。コンタクトホール開口工程をドライエッチングで行うことができ、コンタクト径を微細化できる。
【0011】
実施例8に記載の画像表示装置において、第1の絶縁膜と第2の絶縁膜は、他の公知の高誘電率材料であっても良いし、それぞれ異なる高誘電率材料であっても良い。また、第1の絶縁膜は酸化シリコン膜であっても良い。
【0012】
実施例9に記載の画像表示装置において、第1の絶縁膜は、酸化シリコン膜または公知の高誘電率材料の単層膜であっても良い。
実施例14に記載の画像表示装置において、メモリセル及び画素を構成する容量素子の断面構造と画素の平面レイアウトは、実施例1から実施例9、実施例11、実施例12に記載のいずれであっても良い。
実施例15に記載の画像表示装置において、画素を構成する容量素子の断面構造及び画素の平面レイアウトは、実施例1から実施例12に記載のいずれであっても良い。また、第2の絶縁膜を公知の強誘電体膜とすることにより強誘電体メモリを形成できる。また、第2の絶縁膜をGe−Sb−Te系の相変化膜とすることにより相変化メモリを形成できる。また、第2の絶縁膜の代わりに、Ni、Fe、Coの合金等から成る一対の強磁性材料とその間の非磁性材料を備えることによりMRAMを形成できる。
また本発明は、コントラストを従来と同程度に設計した場合、開口率の向上によりバックライトの電力を下げることができ、装置の低消費電力化が可能である。本発明は、エレクトロルミネッセンスを利用した画像表示装置のように、各画素に信号電圧を保持するための保持容量素子を備えたすべての画像表示装置に適用できる。
なお、本実施例はトップゲート型TFTを用いた画像表示装置についての記載であったが、本発明はボトムゲート型TFTを用いた画像表示装置にも適用できる。また、保持電極として前段のゲート線の一部を用いることも可能である。さらに本発明は、半導体集積回路、携帯機器等にも適用できる。
【0013】
【発明の効果】
本発明は、ゲート線と同層の電極と信号線と同層の電極及びその間の絶縁膜で構成される容量素子を備えることにより、コントラストが高く、かつ製造コストの低い画像表示装置を提供できる。
【図面の簡単な説明】
【図1】実施例1の薄膜トランジスタ及び容量素子の断面図。
【図2】従来の液晶表示装置の構成図。
【図3】従来の液晶表示装置における画素の平面レイアウト図。
【図4】従来の液晶表示装置の断面図。
【図5】本発明に係る液晶表示装置における画素の平面レイアウト図。
【図6】実施例1の製造工程を示す断面図。
【図7】実施例2及び実施例3の薄膜トランジスタ及び容量素子の断面図。
【図8】実施例3の製造工程を示す断面図。
【図9】実施例4の薄膜トランジスタ及び容量素子の断面図。
【図10】実施例4の製造工程を示す断面図。
【図11】実施例5の薄膜トランジスタ及び容量素子の断面図。
【図12】実施例5の製造工程を示す断面図。
【図13】実施例6及び実施例7の薄膜トランジスタ及び容量素子の断面図。
【図14】実施例7の製造工程を示す断面図。
【図15】実施例8の薄膜トランジスタ及び容量素子の断面図。
【図16】実施例8の製造工程を示す断面図。
【図17】実施例9の薄膜トランジスタ及び容量素子の断面図。
【図18】実施例9の製造工程を示す断面図。
【図19】実施例10の薄膜トランジスタ及び容量素子の断面図。
【図20】実施例11の液晶表示装置における画素の平面レイアウト図。
【図21】実施例11の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図22】実施例12の液晶表示装置における画素の平面レイアウト図。
【図23】実施例12の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図24】実施例13に係る液晶表示装置の回路ブロック図。
【図25】実施例14に係る液晶表示装置の構成図。
【図26】実施例14に係る液晶表示装置におけるメモリセルの平面レイアウト図。
【図27】実施例14のメモリセルを構成する薄膜トランジスタ及び容量素子の断面図。
【図28】実施例15に係る液晶表示装置の構成図。
【図29】実施例15に係る液晶表示装置における画素の平面レイアウト図。
【図30】実施例15の画素を構成する薄膜トランジスタ及び容量素子の断面図。
【図31】本発明に係る液晶表示装置をシステムオンパネルとした実施例16のレイアウト図。
【符号の説明】
1…ガラス基板、2…バッファ層、3…第1の絶縁膜、4…ポリシリコン層、5…高抵抗n型ポリシリコン層、6…低抵抗n型ポリシリコン層、7…ゲート電極、8…保持電極、9…第2の絶縁膜、10…層間絶縁膜、11…ソース/ドレイン電極、12…保護絶縁膜、13…画素電極、14…ポリシリコン層、15…容量素子の上部電極、20…配向膜、21…液晶層、22…対向電極、23…カラーフィルタ、24…対向基板、25…偏光板、26…バックライト、30…ゲートドライバ回路、31…ドレインドライバ回路、32…画像表示部、33…CMOSTFT、34…画素TFT、35…液晶容量素子、36…保持容量素子、37…ゲート線、38…信号線、39…保持線、40…画素、72…電源回路、73…メイン回路、74…コントロール回路、75…容量素子、80…パネル表示部、81…TFT駆動回路、82…TFT駆動回路、83…TFT駆動回路、84…光センサ制御ユニット、85…TFT通信回路、86…TFTDRAM、87…TFTSRAM、88…TFTプロセッサ、89…TFT駆動回路、105…ゲート線シフトレジスタ、106…DA変換器、107…ラッチ回路、108…センスアンプ、110…メモリセル、111…メモリ容量、112…メモリスイッチ、113…ワード線、114…ワード線シフトレジスタ、115…ワード線選択スイッチ、116…データ線、117…データ入力回路、221…データ入力スイッチ、222…保持容量、223…画素駆動スイッチ、224…画素電極、225…対向電極、230…画素、231…ゲート線、232…信号線、233…共通電極線、234…信号線駆動回路、235…ゲート線駆動回路、236…対向電極駆動回路、237…共通電極駆動回路。
Claims (7)
- 基板上に複数の薄膜トランジスタと複数の容量素子を有する画像表示装置であって、
前記基板上に、複数のゲート線と、該複数のゲート線にマトリクス状に交差する複数の信号線とを有し、
前記薄膜トランジスタは、ソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を有する島状半導体層と、該島状半導体層と前記ゲート線と同層のゲート電極との間に形成された第1の絶縁膜と、前記島状半導体層上方に形成された層間絶縁膜と、該層間絶縁膜に設けられた開口部を通して前記ソース領域及び前記ドレイン領域と接触する信号線と同層のソース電極及びドレイン電極とを有しており、
前記容量素子は、前記ゲート線と同層の保持電極と、該保持電極及び前記層間絶縁膜上に接して形成された第2の絶縁膜と、該第2の絶縁膜上に接して形成された前記信号線と同層の電極とで構成されていることを特徴とする画像表示装置。 - 前記第2の絶縁膜は前記第1の絶縁膜よりも比誘電率が高いことを特徴とする請求項1に記載の画像表示装置。
- 前記第2の絶縁膜は有機材料からなる絶縁膜であることを特徴とする請求項1に記載の画像表示装置。
- 基板上に、複数の島状半導体層を形成する工程と、
前記島状半導体層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にゲート電極と保持電極とを形成する工程と、
前記島状半導体層にソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を形成する工程と、
前記ゲート電極及び前記保持電極上方に層間絶縁膜を形成する工程と、
熱処理による不純物活性化の後、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去する工程と、
前記保持電極上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上の電極と前記ソース領域、ドレイン領域と接続するソース電極、ドレイン電極とを同時に形成する工程とを含むことを特徴とする画像表示装置の製造方法。 - 前記第2の絶縁膜は前記第1の絶縁膜よりも比誘電率が高いことを特徴とする請求項4に記載の画像表示装置の製造方法。
- 前記第2の絶縁膜は有機材料からなる絶縁膜であることを特徴とする請求項4に記載の画像表示装置の製造方法。
- 前記第2の絶縁膜は、熱処理による不純物活性化を行い、コンタクトホール部の前記層間絶縁膜と前記保持電極上方の前記層間絶縁膜とを同時に除去した後、前記保持電極及び前記層間絶縁膜上に接して形成されたものであることを特徴とする請求項1に記載の画像表示装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001125219A JP4306142B2 (ja) | 2001-04-24 | 2001-04-24 | 画像表示装置及びその製造方法 |
TW090129576A TW594373B (en) | 2001-04-24 | 2001-11-29 | Image display device and the manufacturing method of the same |
KR1020020002240A KR100896565B1 (ko) | 2001-04-24 | 2002-01-15 | 화상 표시 장치 및 그 제조 방법 |
US10/046,979 US7133086B2 (en) | 2001-04-24 | 2002-01-17 | Image display and manufacturing method of the same including a thin film transistor and a storage capacitor |
CNB021017808A CN1271463C (zh) | 2001-04-24 | 2002-01-18 | 图像显示装置及其制造方法 |
US11/444,300 US7342615B2 (en) | 2001-04-24 | 2006-06-01 | Image display and manufacturing method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001125219A JP4306142B2 (ja) | 2001-04-24 | 2001-04-24 | 画像表示装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002318554A JP2002318554A (ja) | 2002-10-31 |
JP2002318554A5 JP2002318554A5 (ja) | 2006-03-23 |
JP4306142B2 true JP4306142B2 (ja) | 2009-07-29 |
Family
ID=18974476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001125219A Expired - Fee Related JP4306142B2 (ja) | 2001-04-24 | 2001-04-24 | 画像表示装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7133086B2 (ja) |
JP (1) | JP4306142B2 (ja) |
KR (1) | KR100896565B1 (ja) |
CN (1) | CN1271463C (ja) |
TW (1) | TW594373B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9059124B2 (en) | 2013-06-17 | 2015-06-16 | Samsung Display Co., Ltd. | Display device and method for manufacturing display device |
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Legal Events
Date | Code | Title | Description |
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RD01 | Notification of change of attorney |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090427 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
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