JP5084134B2 - 表示装置及びこれらを用いた機器 - Google Patents

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Description

本発明は、プロジェクタ、ノートＰＣ、モニタ、携帯電話、ＰＤＡ等に使用される表示装置及びこれらを用いた機器に関する。
近時の技術の発展に伴い、従来はシリコン技術によって作成されたＬＳＩ等によって外部に設けられていた駆動回路等の各種回路を支持基板上に内蔵した表示装置が実用化されている。このような回路内蔵型表示装置の一例として、高価な石英基板を用いた高温プロセスによる高温ポリシリコンＴＦＴ（Thin Film Transistor）技術による表示装置が公知である。また、低温プロセスによって前駆膜を形成し、これをレーザ等でアニールすることで多結晶化する低温ポリシリコン技術により、ガラス基板等の上に回路を内蔵した表示装置も実用化されている。
具体的な例として、特許文献１にアクティブマトリクス型表示装置が開示されている。図１５は、特許文献１の図３７に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの構成を示すブロック図である。
図１５を参照すると、従来の駆動回路一体型液晶表示装置においては、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０、行方向の走査回路（走査線（ゲート線）駆動回路）１０９、列方向の走査回路（データ線駆動回路）３５０４、アナログスイッチ３５０５及びレベルシフタ３５０３等が、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。
また、コントローラＩＣ（Integrated Circuit）１０２として、コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ回路）３５０２及び走査回路／データレジスタ３５０１等が単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）が、表示デバイス基板１０１の外部に実装されている。更に、インタフェース回路１１４がシステム側回路基板１０４上に形成され、コントローラ１１３及びメモリ１１１と接続されている。
また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を一体化して形成した装置も存在する。図１６は、特許文献１の図３８に記載されている従来のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの構成を示すブロック図である。
従来のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置では、ＤＡＣ回路を内蔵しない図１５の装置と同様に、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０、行方向の走査回路１０９及び列方向の走査回路３５０４を有し、これに加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ（Ｄビット）１０８等の回路が表示デバイス基板１０１上に一体化して形成されている。
このＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置の表示デバイス基板１０１の外部に実装されているコントローラＩＣ１０３は、高電圧を使用するＤＡＣ回路３５０２を含まず、メモリ１１１、出力バッファ回路１１２及びコントローラ１１３と全て低電圧の回路・素子で構成可能である。この結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくコントローラＩＣ１０３を作製できるため、その価格は前述のＤＡＣ回路３５０２を混載したコントローラＩＣ１０２よりも低く抑えることができる。
特開２００４−０４６０５４号公報（図３７、図３８）
しかしながら、これらの従来技術による駆動回路一体型液晶表示装置は、液晶モジュールに対して１フレーム時間毎に全ての画素の表示データをシリアルに高速転送しているため、高精細化し、画素数が多くなる程必要な転送レートが高くなり、高速転送の結果、ドライバＩＣにも高速性が要求され、回路素子を構成する多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）に貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。高速動作をするＩＣは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。即ち、ディスプレイの高精細化及び多階調化に伴いドライバＩＣの価格及び消費電力が上昇するため、システム全体の消費電力及び価格を抑える必要性から、画素数及び階調数が制限されるという問題点がある。
また、表示デバイス基板１０１の上の各回路ブロックに使用する電圧が夫々異なるため、複数の電圧に対応したプロセスを併用する必要性があり、製造プロセスコストが高くなるという問題点もある。
また、これらの駆動回路一体型液晶表示装置は、コントローラＩＣ及びインタフェース回路１１４が表示デバイス基板の外部に実装されているため、表示装置の縮小ができない、という問題点もある。
そこで、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する構造及びこの駆動方法の発明を既に特許出願した（特願２００４−２７２６３８号）。この技術によって、ポリシリコンＴＦＴ等のＳＯＩ（Silicon on Insulator）構造のＭＯＳ（Metal Oxide Semiconductor）型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、これらのＭＯＳ型トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることが可能である。
このように、先願発明は、初期の目的を達成したものの、支持基板上にメモリを集積する構造においては、ビット線の寄生容量の低減が困難であるため、メモリセルの容量を小さくすることに限界があり、フレームメモリの回路面積を減少させることが難しい。この結果、このフレームメモリを使用した表示装置の大きさを小さくしにくい。
また、この技術は、メモリセルの容量が大きいため充放電に必要な電流が大きく、また、回路面積が大きいため配線抵抗による電位の低下及び配線の寄生容量の充放電等による消費電力が大きく、消費電力を下げることには限界がある。
本発明はかかる問題に鑑みてなされたものであって、液晶モジュールに対して１フレーム時間毎に全ての画素の表示データをシリアルに高速転送する場合と、高速転送しない場合とに限らず、コントローラＩＣ及びインタフェース回路が表示デバイス基板と一の基板上に形成されるため小型化が可能で、また、メモリセルの容量を小さくすることによって回路面積が小さく、低消費電力化が可能であり、メモリ部の動作の信頼度が高く、低コストである表示装置と、これらの表示装置を使用した機器を提供することを目的とする。
本発明に係る表示装置は、容量を有するデータ保持回路と、複数の画素を有する表示部とが一の第１支持基板上に形成された表示装置において、前記画素には、それぞれ画素電極が設けられ、前記表示部の上方には前記第１支持基板に対向する第２支持基板が設けられているが、前記データ保持回路が配置された領域の上方には対向基板が存在せず、かつ、
前記容量を有するデータ保持回路は、２つのノード間の電位の大小を増幅して当該電位の状態を保持するセンスアンプ回路を有し、前記センスアンプ回路が、第１及び第２のラッチ回路を有し、前記第１及び第２のラッチ回路の少なくとも一方のラッチ回路と、前記２つのノードのいずれか一方との間に、信号伝達を可能又は不可能とする伝達制御部が設けられている、ことを特徴とする。本発明においては、データ保持回路に対向する支持基板が無いため、データ保持回路の寄生容量が小さい。その結果、データ保持回路内のメモリセル等の容量と寄生容量の比を一定にした場合、データ保持回路内の容量を小さくできる。データ保持回路の容量が小さいため、データ保持回路のレイアウトに必要な面積が小さい。
また、前記第１のラッチ回路の出力電圧振幅は、前記第２のラッチ回路の出力電圧振幅より小さいことが好ましい。この構成のセンスアンプ回路では、データ保持回路からの読み出し信号を２段階で増幅することが可能なため、データ保持回路内の容量を通常より小さくすることができる。すなわち、センスアンプによる容量の低減効果と、寄生容量の低減による容量の低減効果の相乗効果により、データ保持回路内の容量を極めて小さくすることができ、これと共に、容量に印加する電圧を小さくできる。この結果、消費電力を大きく削減することができる。また、２段階の増幅するセンスアンプを使用するため、最小読出し電圧幅を小さくすることができ、特性の変動等が生じても安定な動作を実現できる。
前記データ保持回路内の前記容量の誘電体と、前記画素に設けられる蓄積容量の誘電体とが同一の誘電体膜で形成されていることが好ましい。これにより、プロセス増が抑えられる。
なお、前記第１支持基板上に、前記表示部を駆動する駆動回路が設けることもできる。
前記データ保持回路内の前記容量の誘電体と、前記画素に設けられる蓄積容量の誘電体とが、前記駆動回路を構成するトランジスタの少なくとも１つのゲート絶縁膜と同じ誘電体膜を用いて形成されていることが好ましい。これによって、プロセス増を大きく抑えることができる。これにより、データ保持回路を内蔵した高性能な表示装置を低コストで提供することができる。
本発明に係る機器は、前記表示装置を有し、前記表示装置の周囲に導電体層が配置され、前記表示装置の周囲の導電体層と前記データ保持回路との間の距離が、前記データ保持回路の容量の誘電体の膜厚の１００倍より大きいことを特徴とする。この構成により、機器との間の寄生容量が小さい。これにより、データ保持回路の容量を小さくすることができる。
前記表示装置の周囲の導電体層と前記データ保持回路との間の距離が、前記データ保持回路の容量の誘電体の膜厚の１０００倍より大きいことがより好ましい。この構成により、機器との間の寄生容量が小さい。これにより、データ保持回路の容量を小さくすることができる。データ保持回路内の容量を小さくしない場合は、この寄生容量との比が大きくなり、寄生容量の影響をほとんど受けなくなる。その結果、極めて安定した動作が得られる。
また、本発明に係る他の機器は、前記表示装置を有し、前記機器の内壁と前記表示装置との間に誘電体層が設けられ、前記誘電体層がｌｏｗ−ｋ材料（低誘電率材料）で形成されていることを特徴とする。この構成により、機器との間の寄生容量を小さくすることができ、これにより、データ保持回路の容量を小さくすることができる。
更に、本発明に係る更に他の機器は、前記表示装置を有し、前記誘電体層が空気で形成することを特徴とする。この構成により、機器との間の寄生容量を小さくすることができ、これにより、データ保持回路の容量を小さくすることができる。更に、容量が小さくできるために、容量の充放電に要する消費電力を大きく削減することが可能である。
本発明によれば、データ保持回路の寄生容量を小さくすることによってデータ保持回路自体の容量を小さくすることができ、この結果回路のレイアウト面積を小さくすることができる。また、非導電性の遮光膜を設けることで回路部への光照射の影響を受けず、光リーク電流による電荷の漏洩が無いために、リークに対する対策としてしばしば使用される高電圧の印加や、短い周期でのリフレッシュ等が必要でなくなるために、消費電力を大きく削減することができる。また、機器との間の寄生容量とデータ保持回路内の容量との比が大きいため、機器との間の寄生容量の影響をほとんど受けず、極めて安定した動作が得られる。更に、データ保持回路の容量を、表示部を駆動する駆動回路のトランジスタのゲート酸化膜と同じ膜で形成することによりプロセス増を抑えることができる。
次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１（ａ）は、本発明の第１実施形態に係る表示装置を示す斜視図、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿った断面図である。第１の支持基板１の上に、容量（図示せず）を備えるデータ保持回路３と表示部４とが一定の間隔を設けて平行に並べられている。また、表示部４のデータ保持回路３に最も近い辺とその対向する辺とには、これらの２辺に沿うようにスペーサ５がデータ保持回路３と接することなく、また第１の支持基板１の端部より外側に存在することなく、表示部４の厚さよりも厚く形成されている。
表示部４の上方には、第１の支持基板１と対向する第２の支持基板２が設けられ、スペーサ５によって第１の支持基板との間に一定の間隔が設けられているが、データ保持回路３が配置された領域の上方には対向基板が存在しない。
このように構成された表示装置においては、データ保持回路３の容量と直列又は並列に接続される対向する支持基板が存在しないため、データ保持回路３の容量と対向する支持基板との間の寄生容量が存在しない。そのため、データ保持回路３の容量に付随する寄生容量が小さく、結果、データ保持回路３の容量とデータ保持回路３の容量に付随する寄生容量の比を一定にした場合、データ保持回路３の容量を小さくすることができる。また、データ保持回路３の容量を小さくできるため、データ保持回路３のレイアウトに必要な面積が小さい。
次に、本発明の第２実施形態について説明する。図２（ａ）は、本発明の第２実施形態に係る表示装置を示す斜視図、図２（ｂ）は、図２（ａ）のＡ−Ａ’線に沿った断面図である。図２において、図１と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第１実施形態では、表示部４の上方に第１の支持基板１と対向する第２の支持基板２が設けられ、データ保持回路３が配置された領域の上方には対向基板が存在しない構造であったのに対し、本実施形態では第１の支持基板１と対向する第２の支持基板２がデータ保持回路３の上にも存在するように設けられている点が異なり、それ以外は同様の構造である。なお、第２の支持基板２のデータ保持回路３と平面視で交差する部分のうちデータ保持回路３側の面の反対側の面には導電体膜（図示せず）が存在していてもよい。
このように構成された表示装置においては、データ保持回路３の容量と直列又は並列に接続される対向する第２の支持基板２との間の寄生容量が、第２の支持基板２のデータ保持回路３と対向する面のデータ保持回路３に対向する領域に導電体膜を有する場合に比べて小さい。そのため、データ保持回路３の容量に付随する寄生容量が小さく、結果、データ保持回路３の容量とデータ保持回路３の容量に付随する寄生容量の比を一定にした場合、データ保持回路３の容量を小さくすることができる。また、データ保持回路３の容量を小さくできるため、データ保持回路３のレイアウトに必要な面積が小さい。
次に、本発明の第３実施形態について説明する。図３（ａ）は、本発明の第３実施形態に係る表示装置を示す斜視図、図３（ｂ）は、図３（ａ）のＡ−Ａ’線に沿った断面図である。図３において、図１及び図２と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第２実施形態では、第１の支持基板１と対向する第２の支持基板２がデータ保持回路３の上にも存在するように設けられていたが、本実施形態においては、この第２の支持基板２のデータ保持回路３側の面のデータ保持回路３に対向する領域に、非導電体による遮光膜６が設けられている点が異なり、それ以外は同様の構造である。遮光膜６は、透過する光の強度を弱くする機能を有していればよく、非導電体であれば特に材料、膜厚及び膜構成等を問わない。また、透過しようとする光を吸収することによって遮光の機能を持たせてもよいし、反射させることによって遮光の機能を持たせてもよい。
このように構成された表示装置においては、データ保持回路３の領域に第２の支持基板２側から光が照射されても、光リーク電流等の悪影響を生じにくい。また、万が一、光リーク電流が生じた場合でも、その電流の大きさは遮光膜６が存在しないときよりもはるかに小さい。同時に、遮光膜６が非導電体から形成されているため、データ保持回路３の容量に付随する寄生容量が小さく、その結果、データ保持回路３の容量とデータ保持回路３の容量に付随する寄生容量の比を一定にした場合、データ保持回路３の容量を小さくすることができる。また、データ保持回路３の容量を小さくできるため、データ保持回路３のレイアウトに必要な面積が小さい。
次に、本発明の第４実施形態について説明する。上述の第２実施形態において、第１の支持基板と第２の支持基板との間には、データ保持回路３、表示部４及びスペーサ５しか存在しなかったのに対し、本実施形態においては、データ保持回路３の近辺の第１の支持基板１と第２の支持基板２との間に、周波数に応じて誘電率及び誘電異方性が変化する媒体が存在するように構成されている点が異なり、それ以外は同様の構造を有している。
このデータ保持回路３の近辺の第１の支持基板１と第２の支持基板２との間に存在する媒体は、特に、周波数に応じて誘電率が小さくなる性質を有するものが好ましい。また、この媒体が誘電異方性を有する場合、周波数によって誘電異方性の符号が変わるほど大きな変化を示すことが好ましい。このような材料の一例として、２周波駆動液晶等の名前で呼ばれる液晶物質がある。この材料は、低周波下では誘電異方性が正であるが、高周波下では誘電異方性が負となる。即ち、ある周波数（クロスオーバー周波数と呼ばれる）で、誘電率の符号が逆転するクロスオーバー現象と呼ばれる現象が生じる。この結果、低周波下と高周波下とで誘電率の値が異なり、高周波下で誘電率が低下する。このような材料の誘電異方性と周波数の関係を図４に示す。このような材料は、高周波下では誘電異方性の符号が変化すると共に、通常、その絶対値は低周波下の値に比べて小さい。
このクロスオーバー周波数は、材料によって異なるが、一般的には数ＭＨｚ（メガヘルツ）である。例えば、データ保持回路３へのアクセス信号が１ＭＨｚ以上の場合には、上記媒体の誘電率が低下し始める領域であり、アクセス信号によって同一基板上の他の配線との間の電界が発生し、その電界方向の誘電率が低下する。このため、データ保持回路３の上の媒体の誘電率は、データ保持回路３の動作時に小さくなり、その結果、データ保持回路３の容量に付随する寄生容量が小さくなる。
次に、本発明の第５実施形態について説明する。上述の第３実施形態において、第２の支持基板２のデータ保持回路３側の面のデータ保持回路３に対向する領域に非導電体による遮光膜６が設けられており、第１の支持基板と第２の支持基板との間には、データ保持回路３、表示部４、スペーサ５及び非導電体による遮光膜６しか存在しなかったのに対し、本実施形態においては、それに加えて、第４実施形態と同様に、データ保持回路３の近辺の第１の支持基板１と第２の支持基板２との間に、周波数に応じ誘電率及び誘電異方性が変化する媒体が存在するように構成されている点が異なり、それ以外は同様の構造である。
このように構成された表示装置においては、上述の第３実施形態と同様に、データ保持回路３の領域に第２の支持基板２側から光が照射されても、光リーク電流等の悪影響を生じにくい。また、万が一、光リーク電流が生じた場合でも、その電流の大きさは遮光膜６が存在しないときよりもはるかに小さい。同時に、遮光膜６が非導電体から形成されているため、データ保持回路３の容量に付随する寄生容量が小さく、その結果、データ保持回路３の容量とデータ保持回路３の容量に付随する寄生容量の比を一定にした場合、データ保持回路３の容量を小さくすることができる。また、データ保持回路３の容量を小さくできるため、データ保持回路３のレイアウトに必要な面積が小さい。
また、上述の第４実施形態と同様に、データ保持回路３の近辺の第１の支持基板１と第２の支持基板２との間に備える媒体に、クロスオーバー周波数が数ＭＨｚである２周波駆動液晶を選択することにより、データ保持回路３の容量に付随する寄生容量を小さくすることができる。
次に、本発明の第６実施形態について説明する。図５（ａ）は、本発明の第６実施形態に係る表示装置を示す斜視図、図５（ｂ）は、図５（ａ）のＡ−Ａ’線に沿った断面図である。図５において、図１乃至３と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第５実施形態において、第２の支持基板２のデータ保持回路３側の面のデータ保持回路３に対向する領域に非導電体による遮光膜６が設けられていたのに対し、本実施形態においては、非導電体による遮光膜６ではなく導電体膜７が設けられている点が異なり、それ以外は同様の構造である。
このように構成された表示装置において、第１の支持基板１の上に設けられたデータ保持回路３と第２の支持基板２の上に設けられた導電体膜７との間に電界が生じる場合、クロスオーバー周波数が数ＭＨｚである２周波駆動液晶が設けられていることによって、データ保持回路３へのアクセス信号が例えば１ＭＨｚ以上の場合には、電界方向の誘電率が小さくなる。その結果、データ保持回路３の容量に付随する寄生容量を小さくすることができる。
次に、本発明の第７実施形態について説明する。本実施形態においては、上述の第４乃至７実施形態で使用される周波数に応じ誘電率及び誘電異方性が変化する媒体が、データ保持回路３の近辺の第１の支持基板１と第２の支持基板２との間だけでなく、表示部４を覆うように第１の支持基板１と第２の支持基板２との間に設けられ、この媒体が表示部４の表示媒体を兼ねる構造となっている。この媒体は、上述の２周波駆動液晶を使用することが好ましい。
表示部４の駆動周波数は一般的に数十乃至数百Ｈｚであり、２周波駆動液晶は誘電率が高く、誘電異方性が例えば正であり、且つその値が大きい特性を有する領域である。一方、データ保持回路３のアクセス信号は上述のように例えば１ＭＨｚ以上であり、２周波駆動液晶の誘電率が低い領域である。このため、本発明の表示装置の動作時は、表示部４では高い誘電異方性により平均的に高い誘電率となっている一方、データ保持回路３の近辺では誘電率が小さくなっている。これにより、高い誘電異方性により表示信号に対し十分な応答が得られると共に、データ保持回路３では低い誘電率のためデータ保持回路３の容量に付随する寄生容量が小さくなっている。この結果、本実施形態の表示装置によって良好な表示を安定して得ることができる。
次に、本発明の第８実施形態について説明する。図６（ａ）は、本発明の第８実施形態に係る表示装置を示す斜視図、図６（ｂ）は、図６（ａ）のＡ−Ａ’線に沿った断面図である。図６において、図１乃至５と同一構成物には同一符号を付して、その詳細な説明は省略する。上述の第６実施形態において、第２の支持基板２のデータ保持回路３側の面のデータ保持回路３に対向する領域に導電体膜７が設けられていたのに対し、本実施形態においては、第２の支持基板２のデータ保持回路３と対向する面のデータ保持回路３に対向する領域ではなく、第２の支持基板２の第１の支持基板と対向する面の反対側の面の全面に導電体膜８が設けられている点が異なり、それ以外は同様の構造である。
このように設けられる導電体膜８としては、例えば、タッチパネルのセンサ用途の導電体膜又はＩＰＳ（In-Place-Switching）方式の表示モード等で外部の電界の影響を表示部に与えないために使用される導電体膜等を使用することが好ましい。
本実施形態においては、第２の支持基板２の第１の支持基板と対向する面の反対側の面の全面に上述のような導電体膜８が設けられていても、第２の支持基板２の厚みが存在するために、データ保持回路３の容量に付随する寄生容量を小さく抑えることが可能である。
次に、本発明の第９実施形態について説明する。本発明の第９実施形態は、第１乃至８実施形態の表示装置の容量（図示せず）を有するデータ保持回路３に、２つのノード間の電位の大小を増幅してラッチするセンスアンプ回路を設けるというものである。センスアンプ回路を使用することで、データ保存手段３の容量に蓄積されたデータを容易に読み出すことが可能になる。
図７は、センスアンプ付メモリセルアレイ１２１の１ビット線分の回路図の一例、図８は、メモリの構成の一例を示す図である。この回路は、ビット線対（ＸＢ、Ｂ）、２本のビット線に交互に接続された２４０個のメモリセル１６１、プリチャージ回路１６２、センスアンプ回路１６０等によって構成されている。データ書き込み時、データ線１６３のデータは、列デコーダ１２３からの信号で選択されたビット線対（ＸＢ、Ｂ）に書き込まれる。ビット線対（ＸＢ、Ｂ）に書き込まれたデータは、選択されたワード線（図示例では、Ｗ［２３９］、Ｗ［１１８］、Ｗ［１］、Ｗ［０］）のメモリセル１６１に書き込まれる。一方、データ読み出し時には、選択されたワード線のデータがビット線対（ＸＢ、Ｂ）に読み出され、センスアンプ回路１６０で増幅され、出力レジスタ側に出力される。
図７に示すようなビット線対（ＸＢ、Ｂ）間に容量によるデータ保持回路（メモリセル１６１）が配置される場合、ビット線対の寄生容量とセンスアンプ回路１６０の動作に関して次のような関係を導くことができる。まず、読み出し時にデータ保持回路（メモリセル１６１）の容量に保持されたデータはビット線対に読み出されるが、そのとき、信号を増幅し得るべき電圧値をＶＤＤ、データ保持回路の容量をＣｓ、ビット線対の寄生容量をＣｂとすると、読み出される電圧ΔＶは、下記数式１によって与えられる。
Figure 0005084134
このビット線対に読み出される電圧ΔＶがセンスアンプ回路１６０の感度ＳＡより大きいとき、図７に示すようなビット線回路が正常に動作する。ここで、センスアンプ１６０の感度ＳＡとは、センスアンプ回路１６０が誤動作するかしないかの境界であり、電圧値で与える場合、この値が小さいほど感度が良いことになる。これより、データ保持回路の容量Ｃｓと、ビット線対の寄生容量Ｃｂの間に下記数式２に示す関係が得られる。
Figure 0005084134
即ち、ビット線対の寄生容量Ｃｂが大きくなると、データ保持回路の容量Ｃｓを大きくする必要があり、ビット線対の寄生容量Ｃｂが小さくなると、データ保持回路の容量Ｃｓを小さくすることができる。
図８は、メモリの構成を示す図である。フレームメモリのコア部分は、センスアンプ付メモリセルアレイ１２１、行デコーダ１２２及び列デコーダ１２３から構成される。センスアンプ付メモリセルアレイ１２１は、行デコーダ１２２によって行アドレスを、列デコーダ１２３によって列アドレスを指定することによって特定のメモリセルにアクセスすることが可能である。また、メモリセルから読み出されたデータ信号は、センスアンプを介してデータ出力される。上述のフレームメモリ回路が、ガラス基板１２０上に形成されている。
次に、本発明の第１０実施形態について説明する。図９乃至１０は、本実施形態のビット線回路の構成を示すブロック図である。図示の便宜上、２つの図に分割しているが、図９（ＤＲＡＭ回路図上部）及び図１０（ＤＲＡＭ回路図下部）に示した点Ｊ同士、点Ｋ同士を接続することにより、１つのビット線回路が構成される。
本実施形態のビット線回路は、上述の第９実施形態において、容量（図示せず）を有するデータ保持回路３に、２つのノード間の電位の大小を増幅してラッチするセンスアンプ回路が１つ設けられていたのに対し、本実施形態では、センスアンプ回路が２段構成、即ちノード間の電位差を比較的小さな振幅値まで増幅する第１の回路である小振幅プリアンプ回路４９０２及び小振幅プリアンプ回路によって得られた電位差を本来必要とされる振幅値まで増幅する第２の回路であるフルスイングアンプ回路４９０３によって構成される。
小振幅プリアンプ回路４９０２を形成する素子（４９０１ａ及び４９０１ｂ）にフルスイング時の電圧がかからないようにするため、フルスイングアンプ回路４９０３を動作させる前にスイッチＭ０３及びＭ０４をオフにして小振幅プリアンプ回路４９０２をビット線から切り離す。このように、小振幅プリアンプ回路４９０２とフルスイングアンプ回路４９０３とで構成し、フルスイングアンプ回路４９０３で増幅された高い電圧、即ち最終的に必要とされる出力電圧が小振幅プリアンプ回路４９０２に印加されないよう駆動しているので、小振幅プリアンプ回路４９０２を構成する素子に印加される電圧が低く抑えられる。
更に、本実施形態では小振幅プリアンプ回路４９０２とフルスイングアンプ回路４９０３の２段構成とするため、センスアンプの感度を良くできる。通常は、フルスイングアンプ回路４９０３の感度でＳＡが決定されるが、本実施形態では小振幅プリアンプ回路４９０２を有することによりフルスイングアンプ回路４９０３の感度より小さい値の感度がＳＡとなる。すなわち、本実施の形態では、数式２においてＳＡの値が小さくなり、データ保持回路の容量Ｃｓを第９実施形態より小さくすることが可能である。このように、本実施形態は、２段構成のセンスアンプ回路の効果によりビット線対の寄生容量Ｃｂを小さくできるとともに、第２の支持基板２との容量が小さく抑えられるため、データ保持回路３の容量に付随する寄生容量を小さくできる。
次に、本発明の第１１実施形態について説明する。本実施形態においては、データ保持回路３と表示部４を有する第１の支持基板１の上に、駆動回路が設けられる。また、データ保持回路３の容量を構成する誘電体と、表示部４の画素の蓄積容量を形成する誘電体とは、駆動回路を形成するトランジスタのゲート絶縁膜と同じ膜で形成される。これにより、データ保持回路３の容量を形成するために特別なプロセスを採用する必要がなく、このため、低コストで本発明の表示装置を形成することができる。
次に、本発明の第１２実施形態について説明する。本実施形態は、第１乃至１１実施形態において、データ保持回路３を読み出し動作のみでリフレッシュ可能なメモリセルを使用したＤＲＡＭ（Dynamic Random Access Memory）としたものである。このとき、メモリセルは読み出し動作のみでリフレッシュ可能とするために、読み出しの繰り返し期間より長いリテンション時間（保持期間、記憶期間）を有するメモリセルを使用する。また、メモリセルのトランジスタの一部に両側ＬＤＤ（Lightly Doped Drain）構造を使用することが好ましい。特に、メモリ容量に接続されるトランジスタに両側ＬＤＤ構造を使用することが好ましい。これにより、メモリセルの容量のリテンション時間を長くすることができる。
本発明の第１２実施形態によれば、従来のＤＲＡＭと異なり、リフレッシュ動作の回数を大きく低減することが可能である。例えば１６．７ミリ秒に１回の読み出し動作の場合、１６．７ミリ秒に１回のリフレッシュ動作しか行われない。これによって、リフレッシュ動作に伴う消費電力が大きく削減され、低消費電力な表示装置が得られる。
また、トランジスタのソース側もドレイン側もＬＤＤ構造とした両側ＬＤＤ構造を用いることによってリーク電流を大きく抑えることができる。この結果、リテンション時間が長くなる。両側ＬＤＤ構造のＬＤＤの構成は単純なＬＤＤ構造としてもよいし、ゲート電極がＬＤＤ領域に重なっているＧＯＬＤ（Gate Overlapped LDD）構造としてもよい。
一例として、本発明のメモリセル、特に１トランジスタ１容量構造のメモリセルでの容量のリテンション時間の測定結果の一例を図１２に示す。また、図１１は、この測定に用いたメモリセルの構造を示す概略図である。このメモリセルは、１トランジスタと１容量とで構成され、トランジスタのゲートにワード線が接続されている（このノードをＮＷとする）。また、トランジスタのソース又はドレインの、容量と接続されない側にビット線が接続されている（このノードをＮＢとする）。トランジスタと容量との間のノードをＮＳとする。図１２に示す測定ではＮＷ＝０Ｖとし、ＮＳ＝５ＶでＮＢ＝０ＶとしたときのＮＳの電圧、及びＮＳ＝０ＶでＮＢ＝５ＶとしたときのＮＳの電圧の時間変化を示す。図１２から分かるように、この構造でのリテンション時間は、通常の表示での読み出し時間１６．７ミリ秒より十分に長い。この結果、読み出し部にのみリフレッシュされる機能があってもデータが保存可能である。
次に、本発明の第１３実施形態について説明する。本実施形態は、上述の第１乃至１２実施形態の表示装置を使用した機器に関するものである。機器に使用される場合、表示装置の周囲に機器内の導電体層が配置されることがある。例えば、機器のケースの内部の一部又は全部が金属めっきされていたり、一部領域に電磁シールド用の薄い銅箔が使用されていたりする場合などである。この場合では、機器の表示装置の周囲の導電体層とデータ保持回路３の容量との間の距離が、前記データ保持回路３の容量の誘電体の膜厚の１００倍より大きいことが好ましい。また、１０００倍大きいことがより好ましい。これにより、機器とデータ保持回路３の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。
次に、本発明の第１４実施形態について説明する。本実施形態は、上述の第１乃至１２実施形態の表示装置を使用した機器に関するものである。機器の内壁と表示装置とを固定したり衝撃に対する緩衝力を与えたりするために、表示装置と機器との間に誘電体層が設けられることがある。即ち、この誘電体層は表示装置と機器とを固定する接着剤であり、又は、機器の内壁と表示装置との間の緩衝材である。この場合では、上述の誘電体層はｌｏｗ−ｋ材料を使用する。ｌｏｗ−ｋ材料とは、低誘電率材料のことであり、通常、低誘電率の基準としては、酸化シリコン膜（ＳｉＯ２）の比誘電率より小さいものとされる。酸化シリコン膜の比誘電率は、石英結晶で４．２であり、通常のプラズマＣＶＤ（Chemical Vapor Deposition）成膜では３．８程度となる。このため、比誘電率が４より低いものを一般的にｌｏｗ−ｋ材料と呼ぶ。
このように構成された表示装置においては、機器とデータ保持回路３の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。
次に、本発明の第１５実施形態について説明する。本実施形態は、上述の第１乃至第１２実施形態の表示装置を使用した機器に関するものであり、本実施形態においては上述の第１４実施形態において述べた誘電体層がｌｏｗ−ｋ材料ではなく、空気からなることを特徴とする。空気層の比誘電率は約１であり、極めて小さい。
このように構成された表示装置においては、機器とデータ保持回路３の間の寄生容量を減らすことができ、回路面積を小さくすることが可能である。
次に、本発明の第１実施例について説明する。本実施例では、本発明の第３実施形態に係る表示装置の第１の支持基板１をガラス基板とし、表示部４及びデータ保持回路３をポリシリコン(多結晶シリコン、ｐｏｌｙ−Ｓｉ)のＴＦＴアレイで作製した。
具体的には、第１の支持基板１としてのガラス基板上に酸化シリコン膜を形成した後、アモルファスシリコンを成長させた。次にエキシマレーザを使用してこのアモルファスシリコンをアニールしてポリシリコン化させ、更に１００Å（１０ｎｍ）の酸化シリコン膜を成長させた。
ガラス基板上に上述の工程によって形成したシリコン膜を所望の形状にパターニングした後、フォトレジストをパターニングし、リンイオンをドーピングすることによりソースとドレイン領域とを形成した。更に、９００Å（９０ｎｍ）の酸化シリコン膜を成長させた後、マイクロクリスタルシリコン（μ−ｃ−Ｓｉ）とタングステンシリサイド（ＷＳｉ）を成長させ、ゲート形状にパターニングした。
酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ、アルミニウム膜とチタン膜とをスパッタで形成し、これをパターニングした。窒化シリコン膜を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるＩＴＯ（Indium Tin Oxide：酸化インジウム）を形成しパターニングした。このようにしてプレーナ型のＴＦＴ画素スイッチを形成し、ＴＦＴアレイを形成した。
周辺回路部は、上述の画素スイッチの形成方法と同様にｎチャンネルＴＦＴと共に、ｎチャンネルＴＦＴとほぼ同様の形成方法でイオンドーピングによってｐチャンネルとしたｐチャンネルＴＦＴとを作りこんだ。
データ保持回路３はＴＦＴで形成されたＤＲＡＭとし、１つのメモリセルは１つのトランジスタと１つの容量とで形成した。このメモリセルは、ビット線とワード線に接続される。このようなメモリセルを二つのビット線間に交互に配置することで、ビット線対とメモリセルとで構成されるメモリセルアレイを形成した。
以上の工程によって形成されたＴＦＴ基板上の表示部４のデータ保持回路３に最も近い辺とその対向する辺とに、これらの辺に沿うようにパターニングされた４μｍの柱を形成し、セルギャップを保つためのスペーサ５として使用すると同時に耐衝撃力を有するようにした。
また、第２の支持基板２において、ＴＦＴ基板と対向させたときに画素領域部４と対向する領域にＩＴＯをパターニングし、ＤＲＡＭ部（データ保持回路３）と対向する領域には非導電体の光吸収性樹脂による遮光膜６を設け、同一の面のそれ以外の領域には紫外線硬化用のシール材を塗布した。
ＴＦＴ基板の表示部４に液晶をディスペンサで滴下し、ＴＦＴ基板と第２の支持基板２とを合わせ、シール部に紫外線を照射して接着した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ＴＮ（Twisted Nematic）型とした。
本実施例では、ポリシリコン膜の形成にエキシマレーザを用いたが、他のレーザ、例えば、連続発振するＣＷ（Continuous Wave Oscillation）レーザ等を使用してもよい。
次に、本発明の第２実施例について説明する。本実施例では、本発明の第１実施形態に係る表示装置の第１の支持基板１をガラス基板とし、表示部４及びデータ保持回路３をポリシリコン(多結晶シリコン、ｐｏｌｙ−Ｓｉ)のＴＦＴアレイで作製した。
本実施形態は、第２の支持基板２がＤＲＡＭ部（データ保持回路３）の上には存在しない構造である。第２の支持基板２をＴＦＴ基板と対向させるとき、画素領域部４に対向する領域にＩＴＯをパターニングし、またこの面の画素領域部４の周辺部に対向する領域に４μｍの樹脂スペーサを形成した。
実施例１と同様の工程によって形成されたＴＦＴ基板の画素領域部４の外周には熱硬化用のシール材を塗布した。
ＴＦＴ基板と第２の支持基板２とを熱印加により接着した後、樹脂スペーサ５によって設けられている隙間に液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ＴＮ型とした。
上述の実施例２と比較する目的で、ＴＦＴ基板のＤＲＡＭ部（データ保持回路３）に対向する領域にＩＴＯを有する第２の支持基板２が存在する構成の表示装置を作製した。これを比較例１とする。なお、比較例１と本発明の実施例２では、データ保持回路３の容量は各々最適化した。
本発明の実施例２と比較例１とを比較すると、ビット線１ミクロン当たりの寄生容量は、比較例１で０．３０ｆＦに対し、実施例２では０．２５ｆＦと１６％減少している。この効果により、メモリセルアレイ部のレイアウト長さＷは、比較例１で４．４ｍｍであったのに対し、実施例２では２．３ｍｍと大きく減少した。減少率は、４７％を超える。
寄生容量の差以上にメモリセルアレイ部のレイアウト長さが異なるのは、寄生容量が大きいと必要なメモリセルの容量が大きく、ビット線の長さが長くなり、ビット線の長さが長くなるとビット線全体での寄生容量が増え、必要なメモリセルの容量が大きくなる、という関係を有するため、設計においてビット線１ミクロン当たりの寄生容量、ビット線長及びメモリセルの容量をパラメータとし、最適化することで、メモリセルアレイ部のレイアウト長さが決定されるためである。このような最適化の結果、上述のように、実施例２と比較例１とではメモリセルアレイ部のレイアウト長さに大きな差が生じた。
次に、本発明の第３実施例について説明する。上述の実施例１において、第２の支持基板２のＴＦＴ基板と対向する面の反対側の面には膜が設けられていなかったのに対し、本実施例においては、第２の支持基板２のＴＦＴ基板側の面の反対側の面に導電体膜８が設けられている点が異なり、それ以外は同様の構造である。このような構成であっても、本実施例の表示装置は上述の比較例１と比較して小さな回路面積が得られた。
ここで、第２の支持基板２に設けられている導電体膜７又は８（データ保持回路３側の面に設けられているかデータ保持回路３側の面の反対側の面に設けられているかを問わない）とＤＲＡＭ部（データ保持回路３）との距離をｄ、ＤＲＡＭ部（データ保持回路３）の容量の誘電体膜の膜厚をｔとして、図１３に比較例１のＤＲＡＭ部（データ保持回路３）の回路面積と本発明のＤＲＡＭ部（データ保持回路３）の回路面積の比と、上述のｄとｔの比が満たすべき関係を示す。
図１３から分かるように、ＤＲＡＭ部（データ保持回路３）の容量の誘電体膜の膜厚ｔに比べて、第２の支持基板２に設けられている導電体膜６又は７とＤＲＡＭ部（データ保持回路３）との距離ｄが大きくなるにつれて、ＤＲＡＭ部（データ保持回路３）の回路面積を小さくすることができる。特に、ｔ：ｄが１：１００を超えると、ＤＲＡＭ部（データ保持回路３）の回路面積を比較例１の３／４以下にすることが可能であり、更にｔ：ｄが１：１０００を超えると、回路面積の縮小がほぼ飽和するため、最も回路面積を小さくする構成が可能である。
即ち、例えばＤＲＡＭ部（データ保持回路３）の容量の誘電体膜厚が２００ｎｍのときは、第２の支持基板２の導電体膜７又は８との距離を２００μｍ以上とすると最小の回路面積が実現できる。また、ＤＲＡＭ部（データ保持回路３）の容量の誘電体膜厚が５０ｎｍのときは、第２の支持基板２の導電体膜７又は８との距離を５０μｍ以上とすると最小の回路面積が実現できる。
第２の支持基板２として薄い基板を使用した場合、例えばその基板厚が５０μｍより薄いとき、最小の回路面積を実現したい場合にはＤＲＡＭ部（データ保持回路３）の容量の誘電体膜厚を５０ｎｍより薄くするとよい。このような薄い基板は、例えば、ガラス基板の研磨、フッ酸等の薬液処理及びレーザーアブレーションによる剥離等によって得られる。また、プラスチック基板を使用してもよい。
一方、ＤＲＡＭ部（データ保持回路３）の容量の誘電体膜厚が例えば２００ｎｍの場合は、本発明の表示装置を機器内に設置する場合に、ＤＲＡＭ部（データ保持回路３）と機器の構造物との間に２００μｍ以上の空間を設け、この空間に導電体を介在させないことで、回路面積を最小にすることができる。
次に、本発明の第４実施例について説明する。本実施例では、本発明の第１実施形態に基づき２段構成のセンスアンプを使用する第９実施形態を実施した。ＴＦＴ基板の形成方法は、上述の実施例１で説明した方法と同様である。以下、特にＤＲＡＭ部（データ保持回路３）の回路の構成とその動作を説明する。
本実施例のビット線回路の構成について図９及び図１０を参照して説明する。図示の便宜上、２つの図に分割しているが、図９（ＤＲＡＭ回路図上部）及び図１０（ＤＲＡＭ回路図下部）に示した点Ｊ同士、点Ｋ同士を接続することにより、１つのビット線回路が構成される。
第１の回路、即ち小振幅プリアンプ回路４９０２と、第２の回路、即ちフルスイングアンプ回路４９０３とがビット線対に接続される。ビット線ＯＤＤにはワードアドレスが奇数の場合に選択されるメモリセルが接続される。一例としてＮチャネルのＭＯＳ（Metal Oxide Semiconductor）型トランジスタＭ１２と容量Ｃ２とで構成されるメモリセル５３０３がＷＬ＿ＯＤＤで選択されるセルとして図中に示されている。同様に、ビット線ＥＶＮにはワードアドレスが偶数の場合に選択されるメモリセルが接続される。一例としてＮチャネルのＭＯＳ型トランジスタＭ１３と容量Ｃ１とで構成されるメモリセル５３０４がワード線ＷＬ＿ＥＶＮで選択されるセルとして図中に示されている。それ以外の複数のメモリセルは省略されている。
更に、ビット線対にはＮチャネルのＭＯＳ型トランジスタＭ１４乃至１６で構成されるプリチャージ回路５３０２が接続され、ＰＣノードに与える信号でこれらのＭＯＳ型トランジスタのオン・オフが制御される。ＰＣＳにはＶＤＤ１／２が与えられており、制御線ＰＣにハイレベルが与えられたとき、ビット線対はＶＤＤ１／２に設定される。
データ読み出し用に、ビット線ＥＶＮにはＭＴＧ３Ａ、ＭＸＴＧ３Ａで構成されたトランスファゲートが接続され、これは制御線ＴＧ３ＡとＸＴＧ３Ａ（ＴＧ３Ａと相補関係の信号が与えられる）でオン・オフする。また、ビット線ＯＤＤにはＭＴＧ３Ｂ、ＭＸＴＧ３Ｂで構成されたトランスファゲートが接続され、これは制御線ＴＧ３ＢとＸＴＧ３Ｂでオン・オフする。これら２つのトランスファゲートはデータをＯＵＴノードに読み出す際に活性化される。読み出すメモリセルのワードアドレスが偶数か奇数かに応じていずれか一方のみのトランスファゲートがオンするよう制御される。
データ書き込み用にビット線ＥＶＮにはアナログスイッチＭＴＧ１Ａが接続され、これは制御線ＴＧ１Ａでオン・オフする。また、ビット線ＯＤＤにはアナログスイッチＭＴＧ１Ｂが接続され、これは制御線ＴＧ１Ｂでオン・オフする。これら２つのアナログスイッチはデータを書き込む際に活性化される。書き込むメモリセルのワードアドレスが偶数か奇数かに応じてどちらか一方のみのアナログスイッチがオンするよう制御される。
ＭＤＲＧＴ及びＭＸＤＲＧＴで構成されるトランスファゲートはカラムデコーダ（図示せず）でオン・オフが制御される。書き込み動作時で且つカラムアドレスがそのビット線回路に相当する場合ＤＲＧＴがオンされ、データバスの信号をスイッチＭＴＧ１Ａ、ＭＴＧ１Ｂに転送し、どちらか一方のスイッチを経てビット線に書き込む。
本実施例では電源電圧をＶＤＤ１とした。また、小振幅プリアンプ回路４９０２及びフルスイングアンプ回路４９０３のＳＡＮノードはＶＳＳ（＝０Ｖ）に接続した。また、ＳＡＰはＶＤＤ１に接続した。メモリセル５３０３及び５３０４内の容量のＭＯＳ型トランジスタに接続されない側の端子ＶｐｌａｔｅはＶＤＤ１／２に接続して、容量端子間の電圧ストレスを最小限にした。図１２には各ビット線の寄生容量としてＣｄを記載した。
次に、図１４を参照して本実施例のＤＲＡＭ回路の動作について説明する。まず、メモリセル５３０３及び５３０４からＯＵＴノードにデータを読み出す場合の動作について説明する。
ＡのタイミングでＰＣを立ち上げることで、プリチャージ回路５３０２によりビット線対（ＯＤＤ、ＥＶＮ）はＶＤＤ１／２にプリチャージされる。ビット線対がプリチャージされたＢのタイミングでＰＡＳにハイレベルを与えスイッチＭ０３及びＭ０４をオンにする。すると、ノードＡ及びＢがこのＶＤＤ１／２にプリチャージされる。
その後、Ｃのタイミングで１つのワード線に高電圧を与える。ここでは例としてＷＬ＿ＥＶＮに高電圧を与える。これによりビット線ＥＶＮには、メモリセル５３０４のＣ１によって保持されていた電圧によりΔＶの電圧が読み出される。このＣ１によって保持されていた電圧がＶＤＤの場合は、ＶＤＤ１／２＋｜ΔＶ｜の電圧、Ｃ１によって保持されていた電圧が０の場合は、ＶＤＤ１／２―｜ΔＶ｜の電圧がビット線ＥＶＮに現れる。｜ΔＶ｜の値は上述の数式１で示される値である。
以下、メモリセル５３０４のＣ１によって保持されていた電圧がＶＤＤ１であり、ＷＬ＿ＥＶＮに高電圧を与えたとき、ビット線ＥＶＮにＶＤＤ１／２＋｜ΔＶ｜の電圧が現れた場合について説明する。
Ｄのタイミングで、ＳＥ３にハイレベルを与えることで小振幅プリアンプ回路４９０２が増幅・ラッチ動作を開始する。ＥＶＮの電圧がＶＤＤ１／２＋｜ΔＶ｜、ＯＤＤの電圧がＶＤＤ１／２であるため、小振幅プリアンプ回路４９０２のセンス動作によりＯＤＤの電圧はＶＳＳ（＝０Ｖ）まで引き下げられる。一方、ＥＶＮの電圧はほとんど下がらず、たとえば（ＶＤＤ１／２）−β程度となる。ここでβは、ＶＤＤ１／２と、電圧が高いほうのノードが安定した電圧との差を示す。
小振幅プリアンプ回路４９０２によって、ＥＶＮとＯＤＤの電位差ΔＶが所望の電位差に増幅され、ビット線対（ＯＤＤ、ＥＶＮ）に書き込みが完了すれば、Ｅで示すようにＰＡＳをロウレベルとして、スイッチＭ０３、Ｍ０４をオフにして小振幅プリアンプ回路４９０２をビット線対から切り離す。
その後、小振幅プリアンプ回路４９０２にはＭ０１及びＭ０２のボディ電位をリセットするためのボディ電位リセットパルスが与えられる。
一方、小振幅プリアンプ回路４９０２で増幅されてビット線対に保持されている電圧（０、（ＶＤＤ１／２）−β）はタイミングＦにおいて、フルスイングアンプ回路４９０３によって（０、ＶＤＤ１）に増幅される。
電源電圧まで増幅された信号はＭＴＧ３Ａ等で構成されるトランスファゲートをオンすることでＯＵＴノードに読み出される。
ここまでが１周期の動作であり、再び読み出すか又は書き込む場合はビット線のプリチャージに動作を戻す。
ここではＯＵＴノードにデータを読み出す動作を説明したが、このときメモリセル５３０３及び５３０４のリフレッシュ動作も同時に行われている。即ち、ＳＥ１及びＳＥ２によってフルスイングアンプ回路４９０３がＦのタイミングで活性化される際、ワード線（ここではＷＬ＿ＥＶＮ）はハイレベルが与えられているので、電源電圧まで増幅されたビット線の信号はそのままメモリセル（ここでは５３０４）に書き込まれ、メモリセルのデータはリフレッシュされる。
次に、データバスからメモリセル５３０４内の容量Ｃ１に０Ｖを書き込む際の動作について説明する。
ＡのタイミングからＦのタイミング及び小振幅プリアンプ回路４９０２にボディ電位リセットパルスが与える駆動は、上述のメモリセル５３０３及び５３０４からＯＵＴノードにデータを読み出す場合の動作と同様であるので、ここではＦのタイミング以降について説明する。
ＧのタイミングでＭＴＧ１Ａをオンにする。このときカラムデコーダ（図示せず）によってＭＤＲＧＴ等で構成されるトランスファゲートはオンにされており、また、ＷＬ＿ＥＶＮによりＭ１３がオンにされているので、データバスからビット線ＥＶＮ、Ｍ１３のパスでデータバスに現れている０Ｖを容量Ｃ１に書き込むことができる。このとき、フルスイングアンプ４９０３はラッチ状態であるが、データバス、ＭＤＲＧＴ等で構成されるトランスファゲート及びＭＴＧ１Ａのインピーダンスが十分低く、ラッチ状態を反転させることが可能であり、これによってデータを書き込む。
ここまでが１周期の動作であり、再び読み出すか又は書き込む場合はビット線のプリチャージに動作を戻す。
ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、ΔＶの絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となった。そのため、１組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりのメモリ容量（メモリセルの容量値ではなく、メモリできる情報量）を向上させることが可能になる。
なお、電源投入後はメモリセルへの書き込み動作が、メモリセルからの読み出し動作より先に行われる。この書き込み動作時に小振幅プリアンプ回路４９０２のＭＯＳ型トランジスタ４９０１ａ及び４９０１ｂにボディ電位リセットパルスが与えられるので、電源投入後最初の読み出しであってもラッチ型センスアンプの誤動作を避けることができる。
更に、センスアンプが２段構成であるため、ラッチ型センスアンプ回路全体の感度が向上し、ΔＶの絶対値が小さい場合であっても安定した読み出し動作が可能となった。そのため、１組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりのメモリ容量を向上させることが可能となる。
更に、第２の支持基板２とのこれらの容量との間の寄生容量が存在しないため、ＤＲＡＭ部（データ保持回路３）の容量に付随する寄生容量を大きく減らすことができる。その結果、メモリセル内の容量のサイズを小さくすることができ、１組のビット線対に接続可能なメモリセル数を増やすことが可能となり、よって、単位面積あたりのメモリ容量を向上させることが可能となる。
上述の実施例では、本発明を判りやすく説明するために、データ保持回路３としてＤＲＡＭを使用しているが、他の容量を使用するデータ保持回路であってもよい。また、その容量の構造は、基板面に垂直な方向に２つの電極を有する構成であってもよいし、基板面に平行な方向に２つの電極を有する構成であってもよい。
（ａ）は本発明の第１実施形態に係る表示装置を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。 （ａ）は本発明の第２実施形態に係る表示装置を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。 （ａ）は本発明の第３実施形態に係る表示装置を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。 ２周波駆動液晶の誘電異方性のクロスオーバー現象を示す模式図である。 （ａ）は本発明の第６実施形態に係る表示装置を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。 （ａ）は本発明の第８実施形態に係る表示装置を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。 センスアンプ付メモリセルアレイ１２１の１ビット線分の回路図である。 フレームメモリの構成の一例を示すブロック図である。 本発明の第９実施形態に係る表示装置のビット線回路の上部を示す回路図である。 本発明の第９実施形態に係る表示装置のビット線回路の下部を示す回路図である。 １トランジスタ１容量構造のメモリセルの構造を示す概略図である。 図１１に示すメモリセルの容量のリテンション時間の測定結果である。 比較例１のＤＲＡＭ部（データ保持回路３）の回路面積と本発明のＤＲＡＭ部（データ保持回路３）の回路面積の比と、ｄとｔの比が満たすべき関係を示すグラフである。 本発明の第４実施例に係る表示装置のＤＲＡＭ回路の動作を示すブロック図である。 従来技術の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの構成を示すブロック図である。 従来技術のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの構成を示すブロック図である。
符号の説明
１ ；第１の支持基板
２ ；第２の支持基板
３ ；データ保持回路
４ ；表示部
５ ；スペーサ
６ ；非導電体による遮光膜
７ ；導電体膜
８ ；導電体膜
１０１ ；表示デバイス基板
１０２ ；コントローラＩＣ
１０３ ；コントローラＩＣ
１０４ ；システム側回路基板
１０５ ；ラッチ回路
１０６ ；デジタル・アナログ変換回路（ＤＡＣ回路）
１０７ ；セレクタ回路
１０８ ；レベルシフタ（Ｄビット）
１０９ ；行方向の走査回路（走査線（ゲート線）駆動回路）
１１０ ；Ｍ行Ｎ列アクティブマトリクス表示領域
１１１ ；メモリ
１１２ ；出力バッファ回路
１１３ ；コントローラ
１１４ ；インタフェース回路
１２０ ；ガラス基板
１２１ ；センスアンプ付メモリセルアレイ
１２２ ；行デコーダ
１２３ ；列デコーダ
１６０ ；センスアンプ回路
１６１ メモリセル
１６２ プリチャージ回路
１６３ ；データ線
３５０１ ；走査回路／データレジスタ
３５０２ ；デジタル・アナログ変換回路（ＤＡＣ回路）
３５０３ ；レベルシフタ
３５０４ ；列方向の走査回路（データ線駆動回路）
３５０５ ；アナログスイッチ
３５０６ 列方向の走査回路（データ線駆動回路）
４９０１ａ；ＭＯＳ型トランジスタ
４９０１ｂ；ＭＯＳ型トランジスタ
４９０２ ；小振幅プリアンプ回路
４９０３ ；フルスイングアンプ回路
４９０４ ；ステップ波形電圧印加部又は履歴抑制部、又は電圧印加部
４９０５ａ；伝達制御部
４９０５ｂ；伝達制御部
５００１ ；第１の期間
５００２ ；第２の期間
５３０１ａ；ビット線
５３０１ｂ；ビット線
５３０２ ；プリチャージ回路
５３０３ ；メモリセル
５３０４ ；メモリセル
５４０１ ；電圧信号入力過程
Ｂ；Ｂノード
ＸＢ；ＸＢノード

Claims (9)

  1. 容量を有するデータ保持回路と、複数の画素を有する表示部とが一の第１支持基板上に形成された表示装置において、前記画素には、それぞれ画素電極が設けられ、前記表示部の上方には前記第１支持基板に対向する第２支持基板が設けられているが、前記データ保持回路が配置された領域の上方には対向基板が存在せず、かつ、
    前記容量を有するデータ保持回路は、２つのノード間の電位の大小を増幅して当該電位の状態を保持するセンスアンプ回路を有し、前記センスアンプ回路が、第１及び第２のラッチ回路を有し、前記第１及び第２のラッチ回路の少なくとも一方のラッチ回路と、前記２つのノードのいずれか一方との間に、信号伝達を可能又は不可能とする伝達制御部が設けられている、
    ことを特徴とする表示装置。
  2. 前記第１のラッチ回路の出力電圧振幅が、前記第２のラッチ回路の出力電圧振幅より小さいことを特徴とする請求項１に記載の表示装置。
  3. 前記データ保持回路内の前記容量の誘電体と、前記画素に設けられる蓄積容量の誘電体とが同一の誘電体膜で形成されていることを特徴とする請求項１又は２に記載の表示装置。
  4. 前記第１支持基板上に、前記表示部を駆動する駆動回路が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
  5. 前記データ保持回路内の前記容量の誘電体と、前記画素に設けられる蓄積容量の誘電体とが、前記駆動回路を構成するトランジスタの少なくとも１つのゲート絶縁膜と同じ誘電体膜を用いて形成されていることを特徴とする請求項４に記載の表示装置。
  6. 請求項１乃至５のいずれか１項に記載の表示装置を有する機器において、前記表示装置の周囲に導電層が配置され、前記表示装置の周囲の導電体層と前記データ保持回路との間の距離が、前記データ保持回路の容量の誘電体の膜厚の１００倍より大きいことを特徴とする機器。
  7. 前記表示装置の周囲の導電体層と前記データ保持回路との間の距離が、前記データ保持回路の容量の誘電体の膜厚の１０００倍より大きいことを特徴とする請求項６に記載の機器。
  8. 請求項１乃至７のいずれか１項に記載の表示装置を有する機器において、前記機器の内壁と前記表示装置との間に誘電体層が設けられ、前記誘電体層がｌｏｗ−ｋ材料からなることを特徴とする機器。
  9. 請求項１乃至７のいずれか１項に記載の表示装置を有する機器において、前記機器の内壁と前記表示装置との間に誘電体層が設けられ、前記誘電体層が空気からなることを特徴とする機器。
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