JP4545397B2 - 画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は高画質化が容易な画像表示装置に係り、特に画像表示用メモリをＴＦＴにより構成した低電力化が可能な画像表示装置に関する。
【０００２】
【従来の技術】
第１の従来技術として、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する。）を用いたアクティブマトリクス型表示装置において、同一製造工程のＴＦＴにより構成された不揮発性メモリを同一基板上に内蔵した表示装置があり、例えば特許文献１、特許文献２に開示されている。これらの表示装置の構成を図１６に示す。表示部１００には、画素１０４がマトリクス状に配置されている（図面の簡略化のため、画素１０４は１個だけ記載した）。いずれの公知例でも、不揮発性半導体メモリとして、電荷蓄積層とフローティングゲートを持ったＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が用いられており、表示部１００の周辺に、信号系回路１０１，走査系回路１０２，ＴＦＴ−ＥＥＰＲＯＭよりなる不揮発性半導体メモリ１０３を配置した構成をとっている。このようにすることで、ＬＳＩを用いずに不揮発性メモリ機能を表示装置に内蔵することができる。
【０００３】
また、第２の従来技術として同一製造工程のＴＦＴにより構成された半導体メモリを同一基板上に内蔵し、フレームメモリに応用した液晶表示装置があり、例えば特許文献３等に詳しく記載されている。この表示装置の構成を図１７に示す。画素１１５が表示領域１１０にマトリクス状に配置され、画素１１５はゲート線１１７、信号線１１６およびゲート線１１７を介してＤＡ変換回路１１３および走査系回路１１４に接続され、ＤＡ変換回路１１３には、フレームメモリ１１２および信号系回路１１１が接続されている。このフレームメモリ１１２は、メモリセルが１トランジスタと１容量により構成されるＤＲＡＭ(Dynamic Random Access Memory)であり、１フレームの表示情報を記憶しているため、外部からの表示データの書き込みが停止しても表示を継続することができる。
【０００４】
別の第３の従来技術として、同一製造工程のＴＦＴにより構成された半導体メモリを同一基板上に内蔵し、１ビット画素メモリに応用した液晶表示装置があり、例えば特許文献４等に詳しく記載されている。この表示装置の構成を図１８に示す。画素１２３が表示部１２０にマトリクス状に配置され、画素１２３はゲート線１２６と交流駆動信号線１２７を介して走査系回路１２２に、および正信号線１２４と負信号線１２５を介して信号系回路１２１に接続されている。画素１２３には１ビットのＳＲＡＭ(Static Random Access Memory) が設けられている。これによって本液晶表示パネルは、表示部へのデータ出力を停止しても、１ビットの画像表示を継続することができる。
【０００５】
なおこれらの従来技術のメモリ回路は、Ｓｉ半導体−ＴＦＴを用いて構成されている。以上のような従来技術によれば、多様なメモリ機能をＳｉ半導体ＴＦＴにより内蔵することができ、表示装置の高機能化や消費電力の削減を可能にする。
【特許文献１】
特開２０００-２５２３７３号公報
【特許文献２】
特開２００１−３２６２８９号公報
【特許文献３】
特開平１１−８５０６５号公報
【特許文献４】
特開平８−２８６１７０号公報
【発明が解決しようとする課題】
今後、表示機能や表示システムを同一基板上に内蔵する平面表示装置の方向性として、内蔵する機能やシステムをＬＳＩとＴＦＴ回路で分担し、画素メモリやフレームメモリなどのような画像表示用メモリをＴＦＴにより構成するようになる。またその表示装置の特徴として、画素数の増大による高精細化と表示領域以外の周辺領域面積の縮小と低消費電力化が必要になるため、それに伴ってメモリ容量を増加しメモリの面積と消費電力を低減する必要が生ずる。さらにその製造プロセスの課題としては、ＬＳＩと比較するとかなり低いプロセス温度で、表示装置を製造することが必要である。ところが上記従来技術の延長上では、これらの課題を同時に満足して，記憶画像データの多ビット化を十分に両立させることは困難であった。
【０００６】
すなわち、電荷蓄積を利用したＳｉ半導体ＥＥＰＲＯＭを用いた第１の従来例においては、プロセス温度が低いために絶縁膜や多結晶Ｓｉ中の電荷捕獲準位が多く、これに基づく記憶情報のバラツキが大きく、またＴＦＴ特性のバラツキもＬＳＩに比べると大きいため、メモリの高容量化と低電圧化が難しい問題がある。
【０００７】
また、Ｓｉ半導体ＤＲＡＭを用いた第２の従来例においては、画素数の増大に際してメモリセルの数が増大することによって、信号電圧の変化量は極めて小さなものになるため、より低Ｓ／Ｎの信号電圧を高性能な回路により増幅しなければならなくなる。しかし、ＴＦＴはＬＳＩに比べてプロセス温度が低く、加工寸法も大きいためＴＦＴ回路の性能が低く、これで低Ｓ／Ｎの信号電圧を精度良く増幅することが難しくなる。また回路の複雑化や消費電力を増加させることになり、やがてはメモリセルの数に制限されて画素数の増加には限界が来てしまう問題がある。
【０００８】
また、画素内にＳＲＡＭを設ける第３の従来例では、ＳＲＡＭのトランジスタ数が多いために必然的に画素構造が複雑になってしまうという問題点を有する。画素構造が複雑化すると，画素の開口率低下による輝度低下をもたらし、液晶表示装置の場合には、反射モードで使用するときの低消費電力化と透過モードで使用するときの高輝度化の両立ができなくなる。さらに面積階調などの方法による多ビットの画素データ表示や、高精細化を困難にする問題がある。
【０００９】
【課題を解決するための手段】
上記課題は、以下の手段により解決できる。すなわち、第１および第２の実施形態によれば、画像データを保持するメモリを有する画素をマトリクス上に配置した表示部と、画素に表示信号を入力するための信号系回路と、画素を走査する走査系回路を有する画像表示装置において、各画素メモリのデジタル画像データ保持手段は、電気抵抗の形で所定の時間以上記憶するための、１個以上のスイッチと記憶素子よりなる１ビットのデータ保持可能なメモリ回路で行う。この記憶素子は、低温な製造方法で形成することができる。こうすることにより、低温プロセスでのメモリ回路形成とメモリ機能部分の面積縮小が可能になり、上記課題を解決することができる。
【００１０】
また第３および第４の実施形態によれば、画素をマトリクス上に配置した表示部と、画素に表示信号を入力するための信号系回路と、画像データを保持するフレームメモリと、ＤＡ変換回路と、画素を走査する走査系回路を有する画像表示装置において、フレームメモリのデジタル画像データ保持手段は、電気抵抗の形で所定の時間以上記憶するための１個以上のスイッチと記憶素子よりなる、１ビットのデータ保持可能な複数のメモリセルで行う。この記憶素子は、低温な製造方法で形成することができる。こうすることにより、低温プロセスでのメモリセル形成とメモリセルの面積縮小が可能になり、上記課題を解決することができる。
【００１１】
更にこれらに加えて多ビットの画像データを表示するという上記課題は、以下の手段を用いることで、より効果的に解決できる。すなわち、上記デジタル画像データ保持を行うメモリセルや各画素内に、ｎビットの表示信号を電気抵抗の形で所定の時間以上記憶するための、多値の電気抵抗の形で記憶することができる１個の記憶素子を設ける。この記憶素子は、低温な製造方法で形成することができる。こうすることによって、低温プロセスでのメモリ回路やメモリセル形成とメモリ回路やメモリセルの面積縮小が可能になり、上記課題を解決することができる。
【００１２】
【発明の実施の形態】
（第１の実施例）
以下に図１〜図５を用いて、本発明の第１の実施例を説明する。
始めに本実施例の全体構成に関して述べる。図１は、多結晶Ｓｉ−ＴＦＴ表示パネルの構成図であり、カルコゲナイド材料を用いた不揮発性相変化メモリよりなる画素メモリを有する。本実施例は、バックライトを用いた透過モード表示と、外光を利用した反射モード表示の双方の機能を兼ね備えた部分透過型液晶表示装置を例に取ったが、透過型液晶表示装置や、反射型液晶表示装置に、本発明を実施する場合は、反射領域のレイアウトを必要に応じて変更すればよい。また、他のＴＦＴ表示装置、例えば有機ＥＬ表示装置に本発明を実施する場合は、図１の液晶表示素子１０を有機発光ダイオードに変えればよく、ＴＦＴおよびメモリ回路の製造方法やレイアウトは、本実施例とすべて同じである。
【００１３】
図１において、メモリＴＦＴ８と記憶素子９と等価容量１０であらわされる液晶表示部を有する画素２が、表示部にマトリクス状に配置され（図面の簡略化のため、図１には画素２を９個だけ記載した）、記憶素子９の他端は信号線ＳＬに接続され，画素２はゲート線ＧＬと画素線ＰＬを介して走査系回路５に、および信号線ＳＬ、書き込み回路７を介して信号系回路４に接続されている。メモリＴＦＴ８と記憶素子９により構成される不揮発性メモリにより、各画素で１ビットの画像データを保持することができる。本実施例は、赤、緑、青を表示する画素が、それぞれ面積の異なる３画素で構成され、合計９画素でそれぞれの色の階調を表示する面積階調方式の液晶表示装置である。
【００１４】
図２には、図１の画素２の平面構造を表した平面図であり、２つの画素の一部を示している。メモリＴＦＴ８は多結晶Ｓｉ層ＰＳとゲート電極ＧＥとコンタクトホールＣＮからなり、ドレイン電極が局部配線ＬＣにより、記憶素子９と液晶に電圧を印加するための透明画素電極ＰＥに接続されている。この局部配線ＬＣは必要に応じて面積を大きくし、反射板の機能を兼ねている。ビアホールＶＣは、局部配線ＬＣと画素電極ＰＥを接続するための開口部である。メモリＴＦＴ８のもう片方のソース電極は、局部配線ＬＣを介して画素線ＰＬに接続されている。ゲート電極ＧＥは同一金属層で形成されるゲート線ＧＬに接続されている。
【００１５】
記憶素子９は、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含む、膜厚１００ｎｍ前後のカルコゲナイド膜ＣＨからなる可変抵抗であり、局部配線ＬＣを介して片方の電極がメモリＴＦＴ８に、もう片方の電極が信号線ＳＬに接続される。この記憶素子は、パルス電圧の印加によってカルコゲナイド膜を結晶化、および非晶質化させることができ、通常は高電圧短パルス（例えば２０ｎｓ）によって高抵抗の非晶質状態にし、低電圧の長め（例えば５０ｎｓ）のパルスによって低抵抗の結晶状態にするが、パルス幅か電圧を同じにしても良い。図２の平面図では、紙面の都合で記憶素子９の一部しか示されていないが、実際は画素領域の横一辺に沿うように記憶素子９が配置されている。本実施例の場合、記憶素子９の長さはほぼ２０μｍ前後であり、記憶素子９の抵抗値が、結晶状態でほぼ１００ｋΩ前後、非晶質状態でほぼ１００ＭΩ前後であった。
【００１６】
以下、本実施例の動作の概要を説明する。走査系回路５がゲート線ＧＬを介して所定の画素行のメモリＴＦＴを開閉することによって、信号系回路４が信号線ＳＬに出力した画像データを、１ビット毎にメモリＴＦＴ８および記憶素子９で構成されるメモリに入力し，書き込み回路７により電気抵抗の形で書き込む。この記憶素子に書き込まれた画像データにより、液晶１０に印加する電圧を制御することにより，画像の表示、すなわち光の透過か非透過かを制御することができる。この時，面積が異なる３個の画素の表示組み合わせを用いて、各色表示の階調に対応させることにより、フルカラー表示が可能になる。
次に、図２中にＡＡ’と一点鎖線で示した、メモリＴＦＴと記憶素子の部分の製造方法と断面構造を、図３の製造工程断面図により説明する。
まず図３（ａ）に示したように、ガラス基板２０に、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第１のパシベーション膜２１とＳｉ酸化膜２２とアモルファスＳｉ膜をプラズマＣＶＤ（Chemical Vapor Deposition）法により堆積し、レーザアニール法や固相成長法により、このアモルファスＳｉ膜を結晶化することにより多結晶Ｓｉ膜ＰＳを形成した。ここで、多結晶Ｓｉ膜ＰＳを形成する他の方法として、低温ＣＶＤ法で直接多結晶Ｓｉ膜を、Ｓｉ酸化膜２２の上に堆積することもできる。その後選択的に多結晶Ｓｉ膜ＰＳをエッチングすることにより、ＴＦＴ形成領域に多結晶Ｓｉ膜ＰＳを島状に残し、ゲートＳｉ酸化膜２３をプラズマＣＶＤ法により堆積し、例えばＭｏを主成分としたゲート膜を堆積、選択エッチングを行い、ゲート電極ＧＥとゲート線ＧＬを形成した。
【００１７】
次に図３（ｂ）に示したように、イオン打ち込み法やイオンドーピング法などによる不純物イオンの導入と活性化のための熱処理を行い、ソース拡散層２４およびドレイン拡散層２５を形成した後、Ｓｉ窒化膜やＰドープＳｉ酸化膜などを含んだ第２のパシベーション膜２６をＣＶＤ法により堆積した。なおここでは、紙面の都合でｎ型チャネルのメモリＴＦＴの断面図のみ示しているが、実際には必要に応じて、周辺回路にｐ型チャネルＴＦＴや、ＬＤＤ（Lightly Doped Drain）構造のＴＦＴを形成した。その後、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料からなる、膜厚１００ｎｍ前後のカルコゲナイド膜ＣＨを、例えば室温や室温に近い低温のスパッタリング法により堆積した。本実施例ではカルコゲナイド材料に、例えばＺｎとＴｅが主成分の材料を用いた。その後、カルコゲナイド膜ＣＨ上に、Ｓｉ酸化膜２７を堆積した。この時Ｓｉ酸化膜２７の上に、非晶質化するときのカルコゲナイド膜の蒸発や変形を防ぐための、膜厚５０ｎｍ以上のＣｒ２Ｏ３膜や、他の誘電体の層、または誘電体と金属との積層膜を、スパッタリング法により堆積することも可能である。また必要に応じて、例えばレーザアニールやＲＴＡ（Rapid Thermal Annealing）により、カルコゲナイド膜ＣＨを結晶化することも可能である。さらにこれらの熱処理は、上記不純物イオン活性化のための熱処理を兼ねることも可能である。
【００１８】
次に図３（ｃ）に示したように、リソグラフィ法を用いて、記憶素子を形成する領域に選択的にレジスト膜２８を残し、このレジスト膜２８をマスクに用いて、ドライエッチング法によりカルコゲナイド膜ＣＨを選択的に除去し、続いて同じレジスト膜２８をマスクに用いて、ウエットエッチング法によりＳｉ酸化膜２７を選択的に除去した。この時Ｓｉ酸化膜２７は、サイドエッチングによりレジスト膜２８より後退してエッチングされた。
【００１９】
次に図３（ｄ）に示したように、レジスト膜を除去し、ゲート電極材料と同じ例えばＭｏを主成分としたバリアメタル膜ＢＭと、局部配線ＬＣや信号線ＳＬや反射板に用いるＡｌ膜、あるいは例えばＡｌとＴｉの積層膜のようなＡｌ膜を主材料とした金属積層膜を堆積した。このバリアメタル膜ＢＭは、その他の材料、例えばＷやＴｉＮなどでも可能である。その後、配線および反射板として用いる領域以外の金属積層膜とバリアメタル膜ＢＭを、例えばドライエッチング法やウエットエッチング法により選択的に除去した。この時、カルコゲナイド膜ＣＨのＳｉ酸化膜２７と、配線ＬＣのいずれにも覆われていない領域２９が、同時にエッチングされた。このＳｉ酸化膜２７と配線を、図２の記憶素子の平面図で説明すると、Ｓｉ酸化膜残存部が波線で示した領域１１、配線が波線で示した領域ＬＣおよびＳＬである。従って、斜線で示した領域１２のカルコゲナイド膜が同時に除去されることになり、ドッグボーン形状の記憶素子が形成された。この製造方法ため、抵抗の長さや幅がリソグラフィの合わせずれの影響を受けることがなく、自己整合的に抵抗値が決定された。
【００２０】
次に図３（ｅ）に示したように、必要に応じて金属積層膜ＬＣと同一膜よりなる反射板形成工程を経た後、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第３のパシベーション膜３０と、例えば有機材料からなる低誘電率の第４のパシベーション膜３１を堆積した。その後、水素アニールやプラズマ処理による水素化処理を行った。
【００２１】
最後に、図２に示したビアホールＶＣ（図３には示さず）を開口し、透明電極膜を堆積し、所望の形状になるように透明電極ＰＥ（図３には示さず）を形成し、配線層ＬＣと透明電極ＰＥを接続した。その後液晶工程に進み、透過モード表示と反射モード表示の双方の機能を兼ね備えた液晶表示装置を完成した。
【００２２】
以上の製造工程では、基板に耐熱性の低いガラス基板を用いたため、製造中の温度を全て基板の耐熱温度以下（例えば６００℃以下）あるいは、それより温度が高くても製造に不都合をもたらさないような非常に短時間な処理を行った。また自己整合プロセスを用いたため、１回のリソグラフィ工程の追加だけで、相変化画素メモリを表示装置に付加することができ、またリソグラフィ工程の合わせずれの影響を受けずに、記憶素子９の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭや、Ｓｉ酸化膜２７で覆い、Ａｌと接触しない構造にしたため、カルコゲナイド材料がＡｌ材料の影響を受けることがなかった。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下から挟まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、メモリＴＦＴのオン抵抗が〜５００ｋΩ前後であるのに対して、記憶素子である相変化可変抵抗が、非晶質状態でほぼ１００ＭΩ前後の高抵抗になり、安定したメモリ動作を実現できた。
【００２３】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、各画素のメモリに保持された画像データに基づき表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに、本方式は保持データに従って常に液晶に電圧を印加し続けるので、液晶の表示を保持するための付加容量が必要ない。また１つのメモリＴＦＴ８と１つの記憶素子９でデータ保持を行い、その記憶素子９はブラックマトリクスと呼ばれる光を遮断する領域や、ゲート線ＧＬの領域上に形成するので、メモリを付加するために必要な面積を縮小できる。そのために、画素の面積を縮小しながら各画素の開口率を大きくとれて、透過モードの表示に必要なバックライトの消費電力を低減できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、反射モード表示と透過モード表示のいずれにおいても、消費電力を大幅に低減することが可能となる。
【００２４】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、相変化可変抵抗記憶素子９を形成する材料としては、本実施例のＺｎとＴｅを主成分とする材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。例としては、Ｇｅ5Ｓｂ2Ｔｅ8の組成を有する材料でもよい。また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、最初の低抵抗状態へのセット時にその領域の誘電体中に、カルコゲナイドのフィラメント状領域が形成されて細い導電パスとなり、そこだけに電流が流れるので高い抵抗値を得ることができる。好ましい誘電体材料は酸化ゲルマニウム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、酸化タンタル、酸化モリブデン、炭化シリコン、硫化亜鉛である。代表的例として、カルコゲナイド：Ｔａ2Ｏ5の混合比が３：７のもので、抵抗がほぼ１桁上昇する。この場合混合比としては、１：９から６：４の範囲が好ましい。この範囲よりカルコゲナイドが多いと、抵抗上昇効果が２倍未満であり、カルコゲナイドが少ないとフィラメント形成が困難になり、抵抗変化が１桁以下となり小さ過ぎる。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、プラスイオンによりフィラメントが形成されることから、マイナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましい。この場合、図３（ｅ）のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００２５】
また、本実施例ではＴＦＴ基板にガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、また透過型液晶表示や反射型液晶表示のみに特化することも可能である。また、表示部分を有機発光ダイオードに変えることで、本発明を有機ＥＬ表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることは、いうまでもない。
（第２の実施例）
以下図４および図５を用いて、本発明の第２の実施例を説明する。
本実施例は、第１の実施例と同じ相変化画素メモリを有する、面積階調方式の部分透過型液晶表示装置において、記憶素子９の平面構造や断面構造を変えて、記憶素子の抵抗を大きくした実施例である。図４および図５は、記憶素子９の部分を拡大して示した平面図である。実際の画素メモリ回路は、第１の実施例には限らず種々の回路が可能であり、例えば複数の可変抵抗記憶素子と複数のＴＦＴよりなるメモリ回路でも可能である。ここでは記憶素子９の構造を説明するのが目的であるので、図４および図５には簡略化して回路の一部を示した。図４の例では、カルコゲナイド膜ＣＨからなる記憶素子９が、ゲート線ＧＬおよび画素線ＰＬ上にまたがり、かつ折り返して配置されている。このため、第１の実施例と比較して、抵抗の長さをほぼ３倍前後長くすることができた。また図５の例も、メモリＴＦＴの平面構造は第１の実施例と同じであるが、カルコゲナイド膜ＣＨからなる記憶素子９が、画素の周辺に沿って配置されている。このため、第１の実施例と比較して、抵抗の長さをほぼ３〜４倍前後長くすることができた。これらの相変化抵抗は、いずれもブラックマトリクスと呼ばれる光を遮断する領域や、ゲート線ＧＬ、画素線ＰＬの領域上に形成する。さらにこれらの例では、ＴＦＴおよび記憶素子９の製造方法は第１の実施例とほぼ同じであるが、カルコゲナイド膜ＣＨの膜厚を５０ｎｍ前後まで薄膜化し、また抵抗の幅を半分程度まで細くした。これらの理由により、メモリ付加に必要な面積を大きくせずに、非晶質状態の抵抗値を１ＧΩ以上にまで大きくすることができ、画素メモリの保持データに基づいて表示しているときの消費電力を、さらに低減することができた。
【００２６】
これらの実施例では、平面構造や断面構造を変えることで抵抗値を大きくしたが、例えばさらに非晶質状態の抵抗率の高いカルコゲナイド材料を用いることでも、例えば非晶質状態の抵抗値を１０ＧΩ以上にまで増やすことが可能である。また、カルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図４および図５のカルコゲナイド膜ＣＨと、局部配線ＬＣが接続している領域（実際はバリアメタル膜ＢＭが、カルコゲナイド膜ＣＨに接する）に、上記混合膜領域を設けることで実現できる。
さらに、カルコゲナイド膜よりなるデータ保持用抵抗を本実施例以上の高抵抗にし、結晶状態を変えるためのジュール熱発生用抵抗素子をカルコゲナイドとは別の材料で低抵抗に形成して、データ保持用高抵抗素子とジュール熱発生用低抵抗素子を、薄膜絶縁膜により電気的に絶縁しながら積層することにより、データ保持状態の消費電力をさらに低減しながら、より低電圧で効率的に書き込み動作を行うことも可能である。
（第３の実施例）
以下図６〜図１０を用いて、本発明の第３の実施例を説明する。
始めに本実施例の全体構成に関して述べる。図６は、本実施例である多結晶Ｓｉ−ＴＦＴ表示装置の構成図であり、カルコゲナイド材料を用いた相変化メモリよりなるフレームメモリを有する。本実施例では６ビット階調の有機ＥＬ表示素子を例に取った。なおここでは図面の簡略化のために画素は２画素のみ記載しているが、実際には精細度に応じて複数の画素が設けられている。各画素４１は有機発光ダイオード５０、有機発光ダイオード駆動ＴＦＴ５１、画素ＴＦＴ５２で構成されており、有機発光ダイオード駆動ＴＦＴ５１のゲート容量に書き込まれた信号電圧によって制御される駆動電流により、有機発光ダイオード５０は駆動される。これによって本実施例では自発光可能な表示装置を実現しており、バックライトが不要であるために液晶表示装置よりも薄型化が可能である。なおここで用いた有機発光ダイオードは一般に知られている構造のものであり、その構造等に関しては、一例として公開特許広報／特開２００１−１５９８７８等を参照することができる。また本実施例では画素の１列毎に、対応するＤＡ変換回路４５やフレームメモリ４４を有している。表示領域４２には画素４１がマトリクス状に配置され、画素ＴＦＴ５２のゲートはゲート線ＧＬを介して走査系回路４６に、また画素ＴＦＴ５２の一端は信号線ＳＬを介してＤＡ変換回路４５に接続されている。ＤＡ変換回路４５にはデータ線ＤＬを介してフレームメモリ４４が接続されており、データ線ＤＬは他端では信号系回路４３に接続されている。
【００２７】
ここで図７にフレームメモリ４４の構成図を示す。メモリセルアレイ領域にはメモリセルＭＣがマトリクス状に配置されている。図７では図面の簡略化のために一部だけ記載してあるが、実際にはフレームメモリ４４には、画素行数に対応する数分と、画素列数と階調ビット数に対応する数分のメモリセルＭＣが設けられている。メモリセルＭＣは、カルコゲナイド材料よりなる相変化可変抵抗記憶素子５６と、メモリセルＴＦＴ５５とからなる１トランジスタ＋１記憶素子により構成される相変化メモリである。同一行のメモリセルＭＣは、ワード線ＷＬを介してワード線走査回路に接続されている。記憶素子５６の一端はデータ線ＤＬに接続され、メモリセルＴＦＴ５５のソース電極はコモン線ＣＭに接続されている。上記のメモリセルＴＦＴ５５、ＤＡ変換回路４５、信号系回路４３、走査系回路４６、表示制御回路４７は、多結晶Ｓｉ−ＴＦＴを用いてガラス基板４０上に設けられている。
【００２８】
次に本実施例の動作を説明する。選択されたワード線ＷＬ上のＴＦＴ５５が導通し、データ線ＤＬから入力される表示データは、選択された所定の行のメモリセルＭＣの記憶素子５６に、書き込み回路ＷＣにより電気抵抗の形で書き込まれる。この時記憶素子５６には、書き込み回路ＷＣからパルス状の電流を流し，カルコゲナイド膜を結晶化、もしくは非晶質化させる。通常は高電圧短パルス（例えば２０ｎｓ）によって高抵抗の非晶質状態にし、低電圧の長め（例えば５０ｎｓ）のパルスによって低抵抗の結晶状態にすることにより、１ビットの表示データを書き込む。ここでパルス幅か電圧を同じにしても良い。以上がフレームメモリ４４への書き込み動作である。
【００２９】
次に、フレームメモリ４４内にあるワード線走査回路が、ワード線ＷＬを介してメモリセルＭＣを走査するのに従って、選択されたメモリセルＭＣ内に電流経路が形成される。この時記憶素子５６の抵抗値は、保持情報によって差があるので、データ線ＤＬに出力される電圧は保持情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、保持された表示データが読み出され、順次データ線ＤＬに出力される。この時表示データはＤＡ変換回路４５に入力され、ＤＡ変換回路４５は表示データに対応する表示電圧信号を信号線ＳＬに出力する。ここで走査系回路４６はワード線走査回路と同期し、ゲート線ＧＬを介して画素４１を走査する。これによって選択された画素４１の画素ＴＦＴ５２が開閉し、選択された有機発光ダイオード５０を表示電圧信号に応じた階調で発光させる。このメモリは、電源が供給されなくても情報を保持できる不揮発性メモリであるので、表示データが変化しない間は、いわゆるリフレッシュと呼ばれる再書き込み動作を必要としない。これによって本有機ＥＬ表示装置は、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【００３０】
次に図８および図９を用いて本第３の実施例におけるフレームメモリ４４の構造を、より詳しく説明する。図８は、フレームメモリのセルアレイの一部を示した平面構造図である。図９は、図８中にＡＡ’と一点鎖線で示した、メモリＴＦＴと記憶素子の部分の断面構造図である。メモリＴＦＴは、多結晶Ｓｉ層ＰＳと、ワード線ＷＬに接続されたゲート電極ＧＥと、コンタクトホールＣＮからなり、ドレイン電極が局部配線ＬＣにより、記憶素子を形成するカルコゲナイド膜ＣＨに接続され、もう片方のソース電極は、隣のメモリセルのＴＦＴと共通になっており、コモン線ＣＭに接続される。記憶素子はワード線ＷＬ上に配置されており、片方の電極はデータ線ＤＬに接続されている。可変抵抗記憶素子を形成するカルコゲナイド膜ＣＨは、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料よりなる膜厚１００ｎｍ前後の膜である。本実施例の場合、カルコゲナイド材料はＧｅ5Ｓｂ2Ｔｅ8の組成のものとした。また、記憶素子５６の抵抗として動作する部分の長さはほぼ２μｍ前後であり、抵抗値が結晶状態でほぼ１０ｋΩ前後、非晶質状態でほぼ１ＭΩ前後であった。
ＴＦＴと記憶素子の製造方法が第１の実施例とほぼ同じであるため、断面構造も同じであり、第１の実施例と同じ効果を得ることができた。すなわち、自己整合プロセスを用いたため、リソグラフィ工程の合わせずれの影響を受けずに、記憶素子の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭや、Ｓｉ酸化膜２７で覆う構造にしたため、Ａｌ材料の影響を受けない構造にすることができた。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下から挟まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、メモリセルＴＦＴのオン抵抗がほぼ１００ｋΩ前後であるのに対して、記憶素子において非晶質状態で１ＭΩ以上の抵抗になり、安定したメモリ動作を実現できた。
【００３１】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、フレームメモリに保持された画像データに基づき、表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに本方式は、１つのメモリセルＴＦＴと１つの記憶素子でデータ保持を行い、その記憶素子はワード線ＷＬの領域上に形成するので、メモリセルアレイの面積を縮小できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、消費電力を低減することや、周辺回路の面積縮小による、狭額縁の表示装置の実現が可能となる。
【００３２】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、図８の平面構造とは異なる平面構造を、図１０の平面図に示した。この例では、相変化可変抵抗記憶素子を、メモリセルＴＦＴの多結晶Ｓｉ領域ＰＳの上に配置した。このような配置でも、メモリセルアレイ面積の縮小が可能であり、同様の効果が得られる。
また、相変化可変抵抗記憶素子５６を形成する材料としては、本実施例のＧｅ5Ｓｂ2Ｔｅ8の組成を有する材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。ＧｅＴｅとＳｂ2Ｔｅ3の混合組成のいずれか、またはそれに近い組成、であっても好ましい。他の例としては、ＺｎとＴｅを主成分とする材料がよい。ＺｎとＴｅを主成分とする材料の場合、GｅまたはＳｂと、４０原子％以上のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むものを用いることによって、好ましい特性が得られる。特にＺｎが好ましいが、Ｃｄでもそれに近い効果が得られた。 ここで、４０原子％以上のＴｅを含み、かつ、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むようにする理由は、高い結晶化温度と高い電気抵抗率を保つようにするためである。2ｂ族、１ｂ族、３aから７a族,および8族元素の代表としてZnを、GeまたはSbの代表としてGeを例にとって説明する。多くのZnを含む組成の場合には、結合力の強いZn-Teの非晶質ネットワーク中にGe-Teが取り込まれた形になり、安定な結晶系も互いに違うため、全体として高い結晶化温度を保つと考えられる。ここで、Geの添加で、イオン性が強いZnTeより共有結合性が増して非晶質ネットワーク（網目構造）が変形しにくくなり、一方、一旦結晶化が始まるとドミノ倒し式に高速結晶化される、と考えられる。Ｚｎ−Ｔｅに対して、ＺｎとＴｅの比率を保って添加するGｅまたはＳｂの添加量を、５原子％以上４０原子％以下とすると、添加量が多いほど融点、結晶化温度は低下するが、４０原子％以下であれば、Ｇｅ5Ｓｂ2Ｔｅ8よりも非晶質状態が安定であった。５原子％以上の添加によって、耐酸化性向上効果が得られた。添加量を２５原子％以上３５原子％以下とすれば、特に耐酸化性が高まった。このほか、第４の構成元素として、Ａｕ，Ａｇ，Ｃｕ，のうちの少なくとも１者、周期律表の３族以上の元素が１０原子％以下含まれても良い。
【００３３】
また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図９のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００３４】
また、図９ではガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、図６の表示部４２を液晶表示方式に変えることで、本発明を液晶表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリセルＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることはいうまでもない。さらには、本実施例では各回路を多結晶Ｓｉ−ＴＦＴ回路で構成したが、これらの周辺回路の一部分を単結晶ＬＳＩ(Large Scale Integration)回路で構成して実装することも、本発明の範囲内で可能である。
【００３５】
さらに、今回は表示信号を６ビットとしたが、例えばフレームメモリ容量を増加することで、より多階調の表示装置に対応することも可能である。メモリセルにおいては、記憶素子の材料の結晶化方向に、多値の抵抗値を取らせることも可能であり、表示の階調ビット数に対応させることもできる。その場合は、結晶化パルスの電圧をより小さな電圧刻みで変化させて、対応する抵抗値を取らせればよい。
（第４の実施例）
以下に図１１〜図１３を用いて、本発明の第４の実施例を説明する。
本実施例は、第３の実施例と同じフレームメモリを有する有機ＥＬ表示装置において、メモリセルの平面構造、断面構造、および製造方法を変えた実施例である。図６の表示装置構成や図７のフレームメモリ構成など、メモリセル以外の構造は第３の実施例と同じである。図１１はメモリセルアレイの平面構造の一部を示す平面図であり、図１２は図１１のＡＡ’と一点鎖線で示した部分の、メモリセルＴＦＴと記憶素子の製造方法と断面構造を説明する、製造工程断面図である。第４の実施例では、カルコゲナイド膜ＣＨよりなる記憶素子が、コンタクト開口部ＣＣの中に形成されているため、１ビットのメモリセルの面積は、１つのメモリセルＴＦＴの面積と同じであり、メモリセルアレイの面積をさらに縮小できた。
【００３６】
本実施例の製造方法を説明すると以下の通りである。まず図１２（ａ）に示したように、ガラス基板２０に、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第１のパシベーション膜２１とＳｉ酸化膜２２とアモルファスＳｉ膜をプラズマＣＶＤ法により堆積し、連続発振固体レーザをパルス変調したレーザアニール法を用いて、このアモルファスＳｉ膜を結晶化することにより、結晶性の優れた多結晶Ｓｉ膜ＰＳを形成した。ここで、多結晶Ｓｉ膜ＰＳを形成する他の方法として、固相成長法によりアモルファスＳｉ膜を結晶化したり、低温ＣＶＤ法で直接多結晶Ｓｉ膜を、Ｓｉ酸化膜２２の上に堆積することもできる。その後、選択的にこの多結晶Ｓｉ膜ＰＳをエッチングすることによりＴＦＴ形成領域に多結晶Ｓｉ膜ＰＳを島状に残し、ゲートＳｉ酸化膜２３をプラズマＣＶＤ法により堆積し、例えばＭｏを主材料としたゲート膜を堆積、パターニングし、ゲート電極ＧＥとワード線ＷＬを形成した。
【００３７】
次に図１２（ｂ）に示したように、イオン打ち込み法やイオンドーピング法などによる不純物イオンの導入と活性化のための熱処理を行い、ソース拡散層２４およびドレイン拡散層２５を形成した後、Ｓｉ窒化膜やＰドープＳｉ酸化膜などを含んだ第２のパシベーション膜２６をＣＶＤ法により堆積した。なおここでは、紙面の都合でｎ型チャネルのメモリＴＦＴの断面図のみ示しているが、実際にはその他の周辺回路に必要に応じて、ｐ型チャネルＴＦＴやＬＤＤ構造のＴＦＴを形成した。その後リソグラフィ法により、記憶素子を形成する領域ＣＣを開口し、例えばＺｎとＴｅを主成分とするカルコゲナイド材料からなる、膜厚２００ｎｍ前後のカルコゲナイド膜ＣＨを、例えば室温や室温に近い低温のスパッタリング法により、開口部ＣＣの多結晶Ｓｉ上にバリアメタルを介さず直接堆積した。このようにバリアメタルを介さないことで、バリアメタルよりなる寄生低抵抗がカルコゲナイド膜に並列に付加されないので、記憶素子の抵抗値をより制御性よく形成することができた。ここで必要に応じて、例えばレーザアニールやＲＴＡにより、カルコゲナイド膜ＣＨを結晶化する。さらにこれらの熱処理は、上記不純物イオン活性化のための熱処理を兼ねることも可能である。
【００３８】
次に図１２（ｃ）に示したように、リソグラフィ法を用いて、選択的にカルコゲナイド膜ＣＨをエッチングし、記憶素子を形成する領域にカルコゲナイド膜ＣＨを残し、続いてリソグラフィ法によりＴＦＴ用コンタクトホールＣＮを開口した。
【００３９】
次に図１２（ｄ）に示したように、例えばＭｏを主成分としたバリアメタル膜ＢＭと、データ線ＤＬやコモン線ＣＭに用いるＡｌ膜、あるいは例えばＡｌとＴｉの積層膜のようなＡｌ膜を主成分とした金属積層膜を堆積し、パターニングした。このバリアメタル膜ＢＭは、その他の材料、例えばＷやＴｉＮなどでも可能である。以上の製造方法ため、記憶素子の抵抗長や断面積がカルコゲナイド膜厚と記憶素子用コンタクト開口部ＣＣの開口面積で決定され、リソグラフィの合わせずれの影響を受けることがなく、自己整合的に抵抗値が決定された。ここで、非晶質化する時のカルコゲナイド膜の蒸発や変形を防ぐために、膜厚が５０ｎｍ以上のＣｒ2Ｏ3膜や他の誘電体の膜を、スパッタリング法により堆積することも可能である。
次に図１２（ｅ）に示したように、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第３のパシベーション膜３０と、例えば有機材料からなる低誘電率の第４のパシベーション膜３１を堆積した。その後、水素アニールやプラズマ処理による水素化処理を行った。
最後に、表示領域でビアホールを開口し（図１２には示さず）、透明電極膜を堆積し、所望の形状になるように透明電極を形成し（図１２には示さず）、配線層と透明電極を接続した。その後有機発光ダイオード形成工程に進み、有機ＥＬ表示装置を完成した
以上の製造方法によると、リソグラフィ工程の合わせずれの影響を受けずに、自己整合的に制御性よく記憶素子の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭで覆ったため、Ａｌ材料の影響を受けない構造にすることができた。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下左右から囲まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、記憶素子において非晶質状態で１ＭΩ以上の抵抗を形成できた。一方で本実施例においては、結晶性の優れた多結晶Ｓｉ膜ＰＳを用いてメモリセルＴＦＴを形成したため、メモリセルＴＦＴのオン抵抗をほぼ２０ｋΩ前後にまで下げることができた。このように、記憶素子の抵抗とメモリセルＴＦＴのオン抵抗の差を、安定して大きくできたため、より安定したメモリ動作を実現できた。
【００４０】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、フレームメモリに保持された画像データに基づき、表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに本方式は、１つのメモリセルＴＦＴと１つの記憶素子でデータ保持を行い、その面積が１つのＴＦＴの面積と同じであるので、メモリセルアレイの面積を縮小できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、消費電力を低減することや、周辺回路の面積縮小による、狭額縁の表示装置の実現が可能となる。
【００４１】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、図１１の平面構造とは異なる平面構造を、図１３の平面図に示した。この例では、ワード線ＷＬとゲート電極ＧＥを同一金属膜で形成し、データ線ＤＬとコモン線ＣＭを、Ａｌを主成分とした配線層で形成した。このような配置でも、メモリセルアレイ面積の縮小が可能であり、同様の効果が得られる。
【００４２】
また、相変化可変抵抗記憶素子５６を形成する材料としては、本実施例のＺｎとＴｅを主成分とする材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。例としては、Ｇｅ5Ｓｂ2Ｔｅ8の組成を有する材料でもよい。また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図１２（ｅ）のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００４３】
また、図１２ではガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、図６の表示部４２を液晶表示方式に変えることで、本発明を液晶表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリセルＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることはいうまでもない。さらには、本実施例では各回路を多結晶Ｓｉ−ＴＦＴ回路で構成したが、これらの周辺回路の一部分を単結晶ＬＳＩ回路で構成して実装することも本発明の範囲内で可能である。
【００４４】
さらに、今回は表示信号を６ビットとしたが、例えばフレームメモリ容量を増加することで、より多階調の表示装置に対応することも可能である。メモリセルにおいては、記憶素子の材料の結晶化方向に、多値の抵抗値を取らせることも可能であり、表示の階調ビット数に対応させることもできる。その場合は、結晶化パルスの電圧をより小さな電圧刻みで変化させて、対応する抵抗値を取らせればよい。
（第５の実施例）
以下に図１４を用いて、本発明における第５の実施例に関して説明する。
第５の実施例は、本発明を携帯電話やデジタルスチルカメラに適用した例であり、図１４は本装置に用いられている表示装置の構成図である。この表示装置は、対角長がほぼ２〜３インチ前後、精細度がＱＶＧＡ（３２０×２４０画素）前後の表示部６１を有する各色６ビットの面積階調部分透過型液晶表示装置であり、不揮発性相変化メモリよりなる画素メモリを兼ね備えている。表示制御回路６４には、画像データの入力回路、電源変換回路、レベルシフト回路、タイミング制御回路など、画像表示に必要な回路機能が含まれており、ここから出力されたデータが、シフトレジスタ回路やバッファ回路などを含んだ信号系回路６２および走査系回路６３に送られ、画像が表示される。これらの回路は、多結晶Ｓｉ−ＴＦＴにより構成されており、ＴＦＴと相変化記憶素子は同一ガラス基板６０に製造されたため、表示部周辺の額縁幅を狭くすることができ、デザイン的に優れた表示装置を提供できた。なおこれらの周辺回路の一部は、ＬＳＩにより構成することも可能である。
【００４５】
インターネットや地上波デジタル放送などから配信された動画像の観賞や、テレビ電話などの機能を使用するときは、主にバックライトを用いた透過モードで表示装置を使用するが、本表示装置は開口率を大きくとれるため、バックライトの消費電力を低減することができた。また、待ち受け状態や同じ静止画像を長時間見る時は、主に反射モードで表示装置を使用する。この時は、周辺回路の動作を止めて画像データの出力を停止しても、画素メモリの情報により表示を持続できるため、消費電力を２ｍＷ前後、あるいはそれ以下にまで大幅に下げながら、各色６ビット階調のフルカラー画像をみることができた。
（第６の実施例）
以下に図１５を用いて、本発明における第６の実施例に関して説明する。
第６の実施例は、本発明を携帯情報サービス端末に適用した例であり、図１５は本端末に用いられている表示装置の構成図である。表示装置は、対角長が５〜１０インチ前後、精細度がＳＶＧＡ（８００×６００画素）〜ＵＸＧＡ（１６００×１２００）前後、各色６ビット階調の軽量薄型有機ＥＬ表示装置であり、不揮発性相変化メモリよりなるフレームメモリを、信号系回路７２の中に兼ね備えている。それ以外にも、無線通信回路ＲＦ、インターフェース回路ＩＦ、マイクロプロセッサＭＰ、汎用メモリＭＭ、アンテナＡＮ、外光センサ回路ＬＳ、太陽電池などを含んだエネルギ制御回路ＥＣ、個人認証用センサ回路ＦＰ等が搭載されており、高機能を内蔵した表示装置を提供している。これらの回路は、多結晶Ｓｉ−ＴＦＴとＬＳＩにより構成されており、ＴＦＴ、相変化記憶素子、アンテナ、各センサ、太陽電池は同一ガラス基板７０に６００℃以下の低温プロセスで製造され、またＬＳＩはチップを直接ガラス基板に実装したため、表示部周辺の額縁幅を狭くすることができ、デザイン的に優れた表示装置を提供できた。また本実施例では、汎用メモリＭＭをＬＳＩにより構成したが、例えばフレームメモリに用いた不揮発性相変化メモリにより、汎用メモリを構成することも可能である。このように、ＴＦＴ回路、相変化記憶素子、アンテナ、センサ、太陽電池などを、同一ガラス基板７０に製造し、搭載するＬＳＩの数を極力減らしたことにより、軽量薄型でも耐衝撃性に優れた表示装置を提供することができた。
【００４６】
画像データの表示方法を、以下に簡単に説明する。無線通信回路ＲＦには、低雑音増幅回路、高出力増幅回路、インダクタ、容量などが含まれ、外部から圧縮された画像データ等が無線データとして入力する。この画像データは、インターフェース回路ＩＦを経て、マイクロプロセッサＭＰに送られる。ここで画像データに必要に応じた処理を加えた後、電源変換回路、レベルシフト回路、タイミング制御回路など、画像表示に必要な回路機能が含まれた表示制御回路７４と、フレームメモリを有する信号系回路７２、および走査系回路７３に送られ、画像が表示される。
【００４７】
この端末により、インターネットや配信サービススポットなどから提供される画像の観賞や、画像情報を利用することができる。特に写真やニュース、各種案内、ショッピング情報、地図情報、地域情報などの静止画像や文字情報を利用する場合は、周辺回路やマイクロプロセッサＭＰ、無線通信回路ＲＦなどの動作を停止しても、フレームメモリに保持された画像情報により表示を持続できるため、消費電力を下げながら、各色６ビット階調のフルカラー画像をみることができる。また、外光センサ回路ＬＳにより周囲の明るさを感知し、表示輝度を最適に制御することにより、表示のための消費電力を削減することができる。さらに、個人認証用センサ回路ＦＰにより使用者を特定することにより、各種予約やショッピング、銀行などのサービスを利用することができる。また、本端末の表示部の少なくとも一部にタッチパネルの機能を持たせることにより、キーボードを表示してペン、指などによってタッチ入力を行うことができる。この場合、キーボードの表示は、少なくともキー配列またはキーボードの大きさ、または片手入力用か両手入力用かの２種類以上を用意しており、ユーザーの好みによって選ぶことができる。なお本実施例では、有機ＥＬ表示装置を例にとったが、透過型液晶表示装置など他の表示装置でも、本発明の効果を得られることはいうまでもない。
【００４８】
【発明の効果】
本発明によれば、画像表示装置における画素数の増大と表示領域以外の周辺領域面積の縮小と低消費電力化を両立させることができる。また、多ビットの画像データを表示することも可能である。
【図面の簡単な説明】
【図１】第１の実施例である表示装置の構成図。
【図２】第１の実施例である表示装置の画素の平面構造図。
【図３】第１の実施例である表示装置の画素の製造工程断面図。
【図４】第２の実施例である表示装置の画素の平面構造図。
【図５】第２の実施例である表示装置の画素の平面構造図。
【図６】第３の実施例である表示装置の構成図。
【図７】第３の実施例である表示装置の記憶装置の構成図。
【図８】第３の実施例である表示装置の記憶装置の平面構造図。
【図９】第３の実施例である表示装置の記憶装置の断面構造図。
【図１０】第３の実施例である表示装置の記憶装置の平面構造図。
【図１１】第４の実施例である表示装置の記憶装置の平面構造図。
【図１２】第４の実施例である表示装置の記憶装置の製造工程断面図。
【図１３】第４の実施例である表示装置の記憶装置の平面構造図。
【図１４】第５の実施例である表示装置の構成図。
【図１５】第６の実施例である表示装置の構成図。
【図１６】従来技術の表示装置の構成図。
【図１７】従来技術の表示装置の構成図。
【図１８】従来技術の表示装置の構成図。
【符号の説明】
１…表示基板、２…画素、３…表示部、４…信号系回路、５…走査系回路、６…表示制御回路、７…書き込み回路、８…メモリＴＦＴ、９…相変化可変抵抗、１０…液晶、１１…キャップＳｉ酸化膜残存領域、１２…カルコゲナイド膜エッチング領域、２０…ガラス基板、２１…第１のパシベーション膜、２２…Ｓｉ酸化膜、２３…ゲートＳｉ酸化膜、２４…ソース拡散層、２５…ドレイン拡散層、２６…第２のパシベーション膜、２７…キャップＳｉ酸化膜、２８…レジスト膜、２９…カルコゲナイド膜エッチング領域、３０…第３のパシベーション膜、３１…第４のパシベーション膜、４０…表示基板、４１…画素、４２…表示部、４３…信号系回路、４４…フレームメモリ、４５…ＤＡ変換回路、４６…走査系回路、４７…表示制御回路、５０…有機発光ダイオード、５１…有機発光ダイオード駆動ＴＦＴ、５２…画素ＴＦＴ、５５…メモリセルＴＦＴ、５６…相変化可変抵抗、６０…表示基板、６１…表示部、６２…信号系回路、６３…走査系回路、６４…表示制御回路、７０…表示基板、７１…表示部、７２…信号系回路、７３…走査系回路、７４…表示制御回路、１００…表示部、１０１…信号系回路、１０２…走査系回路、１０３…不揮発性半導体メモリ、１０４…画素、１０５…信号線、１０６…ゲート線、１１０…表示部、１１１…信号系回路、１１２…フレームメモリ、１１３…ＤＡ変換回路、１１４…走査系回路、１１５…画素、１１６…信号線、１１７…ゲート線、１２０…表示部、１２１…信号系回路、１２２…走査系回路、１２３…画素、１２４…正信号線、１２５…負信号線、１２６…ゲート線、１２７…交流駆動信号線。
【発明の属する技術分野】
本発明は高画質化が容易な画像表示装置に係り、特に画像表示用メモリをＴＦＴにより構成した低電力化が可能な画像表示装置に関する。
【０００２】
【従来の技術】
第１の従来技術として、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する。）を用いたアクティブマトリクス型表示装置において、同一製造工程のＴＦＴにより構成された不揮発性メモリを同一基板上に内蔵した表示装置があり、例えば特許文献１、特許文献２に開示されている。これらの表示装置の構成を図１６に示す。表示部１００には、画素１０４がマトリクス状に配置されている（図面の簡略化のため、画素１０４は１個だけ記載した）。いずれの公知例でも、不揮発性半導体メモリとして、電荷蓄積層とフローティングゲートを持ったＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が用いられており、表示部１００の周辺に、信号系回路１０１，走査系回路１０２，ＴＦＴ−ＥＥＰＲＯＭよりなる不揮発性半導体メモリ１０３を配置した構成をとっている。このようにすることで、ＬＳＩを用いずに不揮発性メモリ機能を表示装置に内蔵することができる。
【０００３】
また、第２の従来技術として同一製造工程のＴＦＴにより構成された半導体メモリを同一基板上に内蔵し、フレームメモリに応用した液晶表示装置があり、例えば特許文献３等に詳しく記載されている。この表示装置の構成を図１７に示す。画素１１５が表示領域１１０にマトリクス状に配置され、画素１１５はゲート線１１７、信号線１１６およびゲート線１１７を介してＤＡ変換回路１１３および走査系回路１１４に接続され、ＤＡ変換回路１１３には、フレームメモリ１１２および信号系回路１１１が接続されている。このフレームメモリ１１２は、メモリセルが１トランジスタと１容量により構成されるＤＲＡＭ(Dynamic Random Access Memory)であり、１フレームの表示情報を記憶しているため、外部からの表示データの書き込みが停止しても表示を継続することができる。
【０００４】
別の第３の従来技術として、同一製造工程のＴＦＴにより構成された半導体メモリを同一基板上に内蔵し、１ビット画素メモリに応用した液晶表示装置があり、例えば特許文献４等に詳しく記載されている。この表示装置の構成を図１８に示す。画素１２３が表示部１２０にマトリクス状に配置され、画素１２３はゲート線１２６と交流駆動信号線１２７を介して走査系回路１２２に、および正信号線１２４と負信号線１２５を介して信号系回路１２１に接続されている。画素１２３には１ビットのＳＲＡＭ(Static Random Access Memory) が設けられている。これによって本液晶表示パネルは、表示部へのデータ出力を停止しても、１ビットの画像表示を継続することができる。
【０００５】
なおこれらの従来技術のメモリ回路は、Ｓｉ半導体−ＴＦＴを用いて構成されている。以上のような従来技術によれば、多様なメモリ機能をＳｉ半導体ＴＦＴにより内蔵することができ、表示装置の高機能化や消費電力の削減を可能にする。
【特許文献１】
特開２０００-２５２３７３号公報
【特許文献２】
特開２００１−３２６２８９号公報
【特許文献３】
特開平１１−８５０６５号公報
【特許文献４】
特開平８−２８６１７０号公報
【発明が解決しようとする課題】
今後、表示機能や表示システムを同一基板上に内蔵する平面表示装置の方向性として、内蔵する機能やシステムをＬＳＩとＴＦＴ回路で分担し、画素メモリやフレームメモリなどのような画像表示用メモリをＴＦＴにより構成するようになる。またその表示装置の特徴として、画素数の増大による高精細化と表示領域以外の周辺領域面積の縮小と低消費電力化が必要になるため、それに伴ってメモリ容量を増加しメモリの面積と消費電力を低減する必要が生ずる。さらにその製造プロセスの課題としては、ＬＳＩと比較するとかなり低いプロセス温度で、表示装置を製造することが必要である。ところが上記従来技術の延長上では、これらの課題を同時に満足して，記憶画像データの多ビット化を十分に両立させることは困難であった。
【０００６】
すなわち、電荷蓄積を利用したＳｉ半導体ＥＥＰＲＯＭを用いた第１の従来例においては、プロセス温度が低いために絶縁膜や多結晶Ｓｉ中の電荷捕獲準位が多く、これに基づく記憶情報のバラツキが大きく、またＴＦＴ特性のバラツキもＬＳＩに比べると大きいため、メモリの高容量化と低電圧化が難しい問題がある。
【０００７】
また、Ｓｉ半導体ＤＲＡＭを用いた第２の従来例においては、画素数の増大に際してメモリセルの数が増大することによって、信号電圧の変化量は極めて小さなものになるため、より低Ｓ／Ｎの信号電圧を高性能な回路により増幅しなければならなくなる。しかし、ＴＦＴはＬＳＩに比べてプロセス温度が低く、加工寸法も大きいためＴＦＴ回路の性能が低く、これで低Ｓ／Ｎの信号電圧を精度良く増幅することが難しくなる。また回路の複雑化や消費電力を増加させることになり、やがてはメモリセルの数に制限されて画素数の増加には限界が来てしまう問題がある。
【０００８】
また、画素内にＳＲＡＭを設ける第３の従来例では、ＳＲＡＭのトランジスタ数が多いために必然的に画素構造が複雑になってしまうという問題点を有する。画素構造が複雑化すると，画素の開口率低下による輝度低下をもたらし、液晶表示装置の場合には、反射モードで使用するときの低消費電力化と透過モードで使用するときの高輝度化の両立ができなくなる。さらに面積階調などの方法による多ビットの画素データ表示や、高精細化を困難にする問題がある。
【０００９】
【課題を解決するための手段】
上記課題は、以下の手段により解決できる。すなわち、第１および第２の実施形態によれば、画像データを保持するメモリを有する画素をマトリクス上に配置した表示部と、画素に表示信号を入力するための信号系回路と、画素を走査する走査系回路を有する画像表示装置において、各画素メモリのデジタル画像データ保持手段は、電気抵抗の形で所定の時間以上記憶するための、１個以上のスイッチと記憶素子よりなる１ビットのデータ保持可能なメモリ回路で行う。この記憶素子は、低温な製造方法で形成することができる。こうすることにより、低温プロセスでのメモリ回路形成とメモリ機能部分の面積縮小が可能になり、上記課題を解決することができる。
【００１０】
また第３および第４の実施形態によれば、画素をマトリクス上に配置した表示部と、画素に表示信号を入力するための信号系回路と、画像データを保持するフレームメモリと、ＤＡ変換回路と、画素を走査する走査系回路を有する画像表示装置において、フレームメモリのデジタル画像データ保持手段は、電気抵抗の形で所定の時間以上記憶するための１個以上のスイッチと記憶素子よりなる、１ビットのデータ保持可能な複数のメモリセルで行う。この記憶素子は、低温な製造方法で形成することができる。こうすることにより、低温プロセスでのメモリセル形成とメモリセルの面積縮小が可能になり、上記課題を解決することができる。
【００１１】
更にこれらに加えて多ビットの画像データを表示するという上記課題は、以下の手段を用いることで、より効果的に解決できる。すなわち、上記デジタル画像データ保持を行うメモリセルや各画素内に、ｎビットの表示信号を電気抵抗の形で所定の時間以上記憶するための、多値の電気抵抗の形で記憶することができる１個の記憶素子を設ける。この記憶素子は、低温な製造方法で形成することができる。こうすることによって、低温プロセスでのメモリ回路やメモリセル形成とメモリ回路やメモリセルの面積縮小が可能になり、上記課題を解決することができる。
【００１２】
【発明の実施の形態】
（第１の実施例）
以下に図１〜図５を用いて、本発明の第１の実施例を説明する。
始めに本実施例の全体構成に関して述べる。図１は、多結晶Ｓｉ−ＴＦＴ表示パネルの構成図であり、カルコゲナイド材料を用いた不揮発性相変化メモリよりなる画素メモリを有する。本実施例は、バックライトを用いた透過モード表示と、外光を利用した反射モード表示の双方の機能を兼ね備えた部分透過型液晶表示装置を例に取ったが、透過型液晶表示装置や、反射型液晶表示装置に、本発明を実施する場合は、反射領域のレイアウトを必要に応じて変更すればよい。また、他のＴＦＴ表示装置、例えば有機ＥＬ表示装置に本発明を実施する場合は、図１の液晶表示素子１０を有機発光ダイオードに変えればよく、ＴＦＴおよびメモリ回路の製造方法やレイアウトは、本実施例とすべて同じである。
【００１３】
図１において、メモリＴＦＴ８と記憶素子９と等価容量１０であらわされる液晶表示部を有する画素２が、表示部にマトリクス状に配置され（図面の簡略化のため、図１には画素２を９個だけ記載した）、記憶素子９の他端は信号線ＳＬに接続され，画素２はゲート線ＧＬと画素線ＰＬを介して走査系回路５に、および信号線ＳＬ、書き込み回路７を介して信号系回路４に接続されている。メモリＴＦＴ８と記憶素子９により構成される不揮発性メモリにより、各画素で１ビットの画像データを保持することができる。本実施例は、赤、緑、青を表示する画素が、それぞれ面積の異なる３画素で構成され、合計９画素でそれぞれの色の階調を表示する面積階調方式の液晶表示装置である。
【００１４】
図２には、図１の画素２の平面構造を表した平面図であり、２つの画素の一部を示している。メモリＴＦＴ８は多結晶Ｓｉ層ＰＳとゲート電極ＧＥとコンタクトホールＣＮからなり、ドレイン電極が局部配線ＬＣにより、記憶素子９と液晶に電圧を印加するための透明画素電極ＰＥに接続されている。この局部配線ＬＣは必要に応じて面積を大きくし、反射板の機能を兼ねている。ビアホールＶＣは、局部配線ＬＣと画素電極ＰＥを接続するための開口部である。メモリＴＦＴ８のもう片方のソース電極は、局部配線ＬＣを介して画素線ＰＬに接続されている。ゲート電極ＧＥは同一金属層で形成されるゲート線ＧＬに接続されている。
【００１５】
記憶素子９は、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含む、膜厚１００ｎｍ前後のカルコゲナイド膜ＣＨからなる可変抵抗であり、局部配線ＬＣを介して片方の電極がメモリＴＦＴ８に、もう片方の電極が信号線ＳＬに接続される。この記憶素子は、パルス電圧の印加によってカルコゲナイド膜を結晶化、および非晶質化させることができ、通常は高電圧短パルス（例えば２０ｎｓ）によって高抵抗の非晶質状態にし、低電圧の長め（例えば５０ｎｓ）のパルスによって低抵抗の結晶状態にするが、パルス幅か電圧を同じにしても良い。図２の平面図では、紙面の都合で記憶素子９の一部しか示されていないが、実際は画素領域の横一辺に沿うように記憶素子９が配置されている。本実施例の場合、記憶素子９の長さはほぼ２０μｍ前後であり、記憶素子９の抵抗値が、結晶状態でほぼ１００ｋΩ前後、非晶質状態でほぼ１００ＭΩ前後であった。
【００１６】
以下、本実施例の動作の概要を説明する。走査系回路５がゲート線ＧＬを介して所定の画素行のメモリＴＦＴを開閉することによって、信号系回路４が信号線ＳＬに出力した画像データを、１ビット毎にメモリＴＦＴ８および記憶素子９で構成されるメモリに入力し，書き込み回路７により電気抵抗の形で書き込む。この記憶素子に書き込まれた画像データにより、液晶１０に印加する電圧を制御することにより，画像の表示、すなわち光の透過か非透過かを制御することができる。この時，面積が異なる３個の画素の表示組み合わせを用いて、各色表示の階調に対応させることにより、フルカラー表示が可能になる。
次に、図２中にＡＡ’と一点鎖線で示した、メモリＴＦＴと記憶素子の部分の製造方法と断面構造を、図３の製造工程断面図により説明する。
まず図３（ａ）に示したように、ガラス基板２０に、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第１のパシベーション膜２１とＳｉ酸化膜２２とアモルファスＳｉ膜をプラズマＣＶＤ（Chemical Vapor Deposition）法により堆積し、レーザアニール法や固相成長法により、このアモルファスＳｉ膜を結晶化することにより多結晶Ｓｉ膜ＰＳを形成した。ここで、多結晶Ｓｉ膜ＰＳを形成する他の方法として、低温ＣＶＤ法で直接多結晶Ｓｉ膜を、Ｓｉ酸化膜２２の上に堆積することもできる。その後選択的に多結晶Ｓｉ膜ＰＳをエッチングすることにより、ＴＦＴ形成領域に多結晶Ｓｉ膜ＰＳを島状に残し、ゲートＳｉ酸化膜２３をプラズマＣＶＤ法により堆積し、例えばＭｏを主成分としたゲート膜を堆積、選択エッチングを行い、ゲート電極ＧＥとゲート線ＧＬを形成した。
【００１７】
次に図３（ｂ）に示したように、イオン打ち込み法やイオンドーピング法などによる不純物イオンの導入と活性化のための熱処理を行い、ソース拡散層２４およびドレイン拡散層２５を形成した後、Ｓｉ窒化膜やＰドープＳｉ酸化膜などを含んだ第２のパシベーション膜２６をＣＶＤ法により堆積した。なおここでは、紙面の都合でｎ型チャネルのメモリＴＦＴの断面図のみ示しているが、実際には必要に応じて、周辺回路にｐ型チャネルＴＦＴや、ＬＤＤ（Lightly Doped Drain）構造のＴＦＴを形成した。その後、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料からなる、膜厚１００ｎｍ前後のカルコゲナイド膜ＣＨを、例えば室温や室温に近い低温のスパッタリング法により堆積した。本実施例ではカルコゲナイド材料に、例えばＺｎとＴｅが主成分の材料を用いた。その後、カルコゲナイド膜ＣＨ上に、Ｓｉ酸化膜２７を堆積した。この時Ｓｉ酸化膜２７の上に、非晶質化するときのカルコゲナイド膜の蒸発や変形を防ぐための、膜厚５０ｎｍ以上のＣｒ２Ｏ３膜や、他の誘電体の層、または誘電体と金属との積層膜を、スパッタリング法により堆積することも可能である。また必要に応じて、例えばレーザアニールやＲＴＡ（Rapid Thermal Annealing）により、カルコゲナイド膜ＣＨを結晶化することも可能である。さらにこれらの熱処理は、上記不純物イオン活性化のための熱処理を兼ねることも可能である。
【００１８】
次に図３（ｃ）に示したように、リソグラフィ法を用いて、記憶素子を形成する領域に選択的にレジスト膜２８を残し、このレジスト膜２８をマスクに用いて、ドライエッチング法によりカルコゲナイド膜ＣＨを選択的に除去し、続いて同じレジスト膜２８をマスクに用いて、ウエットエッチング法によりＳｉ酸化膜２７を選択的に除去した。この時Ｓｉ酸化膜２７は、サイドエッチングによりレジスト膜２８より後退してエッチングされた。
【００１９】
次に図３（ｄ）に示したように、レジスト膜を除去し、ゲート電極材料と同じ例えばＭｏを主成分としたバリアメタル膜ＢＭと、局部配線ＬＣや信号線ＳＬや反射板に用いるＡｌ膜、あるいは例えばＡｌとＴｉの積層膜のようなＡｌ膜を主材料とした金属積層膜を堆積した。このバリアメタル膜ＢＭは、その他の材料、例えばＷやＴｉＮなどでも可能である。その後、配線および反射板として用いる領域以外の金属積層膜とバリアメタル膜ＢＭを、例えばドライエッチング法やウエットエッチング法により選択的に除去した。この時、カルコゲナイド膜ＣＨのＳｉ酸化膜２７と、配線ＬＣのいずれにも覆われていない領域２９が、同時にエッチングされた。このＳｉ酸化膜２７と配線を、図２の記憶素子の平面図で説明すると、Ｓｉ酸化膜残存部が波線で示した領域１１、配線が波線で示した領域ＬＣおよびＳＬである。従って、斜線で示した領域１２のカルコゲナイド膜が同時に除去されることになり、ドッグボーン形状の記憶素子が形成された。この製造方法ため、抵抗の長さや幅がリソグラフィの合わせずれの影響を受けることがなく、自己整合的に抵抗値が決定された。
【００２０】
次に図３（ｅ）に示したように、必要に応じて金属積層膜ＬＣと同一膜よりなる反射板形成工程を経た後、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第３のパシベーション膜３０と、例えば有機材料からなる低誘電率の第４のパシベーション膜３１を堆積した。その後、水素アニールやプラズマ処理による水素化処理を行った。
【００２１】
最後に、図２に示したビアホールＶＣ（図３には示さず）を開口し、透明電極膜を堆積し、所望の形状になるように透明電極ＰＥ（図３には示さず）を形成し、配線層ＬＣと透明電極ＰＥを接続した。その後液晶工程に進み、透過モード表示と反射モード表示の双方の機能を兼ね備えた液晶表示装置を完成した。
【００２２】
以上の製造工程では、基板に耐熱性の低いガラス基板を用いたため、製造中の温度を全て基板の耐熱温度以下（例えば６００℃以下）あるいは、それより温度が高くても製造に不都合をもたらさないような非常に短時間な処理を行った。また自己整合プロセスを用いたため、１回のリソグラフィ工程の追加だけで、相変化画素メモリを表示装置に付加することができ、またリソグラフィ工程の合わせずれの影響を受けずに、記憶素子９の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭや、Ｓｉ酸化膜２７で覆い、Ａｌと接触しない構造にしたため、カルコゲナイド材料がＡｌ材料の影響を受けることがなかった。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下から挟まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、メモリＴＦＴのオン抵抗が〜５００ｋΩ前後であるのに対して、記憶素子である相変化可変抵抗が、非晶質状態でほぼ１００ＭΩ前後の高抵抗になり、安定したメモリ動作を実現できた。
【００２３】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、各画素のメモリに保持された画像データに基づき表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに、本方式は保持データに従って常に液晶に電圧を印加し続けるので、液晶の表示を保持するための付加容量が必要ない。また１つのメモリＴＦＴ８と１つの記憶素子９でデータ保持を行い、その記憶素子９はブラックマトリクスと呼ばれる光を遮断する領域や、ゲート線ＧＬの領域上に形成するので、メモリを付加するために必要な面積を縮小できる。そのために、画素の面積を縮小しながら各画素の開口率を大きくとれて、透過モードの表示に必要なバックライトの消費電力を低減できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、反射モード表示と透過モード表示のいずれにおいても、消費電力を大幅に低減することが可能となる。
【００２４】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、相変化可変抵抗記憶素子９を形成する材料としては、本実施例のＺｎとＴｅを主成分とする材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。例としては、Ｇｅ5Ｓｂ2Ｔｅ8の組成を有する材料でもよい。また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、最初の低抵抗状態へのセット時にその領域の誘電体中に、カルコゲナイドのフィラメント状領域が形成されて細い導電パスとなり、そこだけに電流が流れるので高い抵抗値を得ることができる。好ましい誘電体材料は酸化ゲルマニウム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、酸化タンタル、酸化モリブデン、炭化シリコン、硫化亜鉛である。代表的例として、カルコゲナイド：Ｔａ2Ｏ5の混合比が３：７のもので、抵抗がほぼ１桁上昇する。この場合混合比としては、１：９から６：４の範囲が好ましい。この範囲よりカルコゲナイドが多いと、抵抗上昇効果が２倍未満であり、カルコゲナイドが少ないとフィラメント形成が困難になり、抵抗変化が１桁以下となり小さ過ぎる。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、プラスイオンによりフィラメントが形成されることから、マイナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましい。この場合、図３（ｅ）のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００２５】
また、本実施例ではＴＦＴ基板にガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、また透過型液晶表示や反射型液晶表示のみに特化することも可能である。また、表示部分を有機発光ダイオードに変えることで、本発明を有機ＥＬ表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることは、いうまでもない。
（第２の実施例）
以下図４および図５を用いて、本発明の第２の実施例を説明する。
本実施例は、第１の実施例と同じ相変化画素メモリを有する、面積階調方式の部分透過型液晶表示装置において、記憶素子９の平面構造や断面構造を変えて、記憶素子の抵抗を大きくした実施例である。図４および図５は、記憶素子９の部分を拡大して示した平面図である。実際の画素メモリ回路は、第１の実施例には限らず種々の回路が可能であり、例えば複数の可変抵抗記憶素子と複数のＴＦＴよりなるメモリ回路でも可能である。ここでは記憶素子９の構造を説明するのが目的であるので、図４および図５には簡略化して回路の一部を示した。図４の例では、カルコゲナイド膜ＣＨからなる記憶素子９が、ゲート線ＧＬおよび画素線ＰＬ上にまたがり、かつ折り返して配置されている。このため、第１の実施例と比較して、抵抗の長さをほぼ３倍前後長くすることができた。また図５の例も、メモリＴＦＴの平面構造は第１の実施例と同じであるが、カルコゲナイド膜ＣＨからなる記憶素子９が、画素の周辺に沿って配置されている。このため、第１の実施例と比較して、抵抗の長さをほぼ３〜４倍前後長くすることができた。これらの相変化抵抗は、いずれもブラックマトリクスと呼ばれる光を遮断する領域や、ゲート線ＧＬ、画素線ＰＬの領域上に形成する。さらにこれらの例では、ＴＦＴおよび記憶素子９の製造方法は第１の実施例とほぼ同じであるが、カルコゲナイド膜ＣＨの膜厚を５０ｎｍ前後まで薄膜化し、また抵抗の幅を半分程度まで細くした。これらの理由により、メモリ付加に必要な面積を大きくせずに、非晶質状態の抵抗値を１ＧΩ以上にまで大きくすることができ、画素メモリの保持データに基づいて表示しているときの消費電力を、さらに低減することができた。
【００２６】
これらの実施例では、平面構造や断面構造を変えることで抵抗値を大きくしたが、例えばさらに非晶質状態の抵抗率の高いカルコゲナイド材料を用いることでも、例えば非晶質状態の抵抗値を１０ＧΩ以上にまで増やすことが可能である。また、カルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図４および図５のカルコゲナイド膜ＣＨと、局部配線ＬＣが接続している領域（実際はバリアメタル膜ＢＭが、カルコゲナイド膜ＣＨに接する）に、上記混合膜領域を設けることで実現できる。
さらに、カルコゲナイド膜よりなるデータ保持用抵抗を本実施例以上の高抵抗にし、結晶状態を変えるためのジュール熱発生用抵抗素子をカルコゲナイドとは別の材料で低抵抗に形成して、データ保持用高抵抗素子とジュール熱発生用低抵抗素子を、薄膜絶縁膜により電気的に絶縁しながら積層することにより、データ保持状態の消費電力をさらに低減しながら、より低電圧で効率的に書き込み動作を行うことも可能である。
（第３の実施例）
以下図６〜図１０を用いて、本発明の第３の実施例を説明する。
始めに本実施例の全体構成に関して述べる。図６は、本実施例である多結晶Ｓｉ−ＴＦＴ表示装置の構成図であり、カルコゲナイド材料を用いた相変化メモリよりなるフレームメモリを有する。本実施例では６ビット階調の有機ＥＬ表示素子を例に取った。なおここでは図面の簡略化のために画素は２画素のみ記載しているが、実際には精細度に応じて複数の画素が設けられている。各画素４１は有機発光ダイオード５０、有機発光ダイオード駆動ＴＦＴ５１、画素ＴＦＴ５２で構成されており、有機発光ダイオード駆動ＴＦＴ５１のゲート容量に書き込まれた信号電圧によって制御される駆動電流により、有機発光ダイオード５０は駆動される。これによって本実施例では自発光可能な表示装置を実現しており、バックライトが不要であるために液晶表示装置よりも薄型化が可能である。なおここで用いた有機発光ダイオードは一般に知られている構造のものであり、その構造等に関しては、一例として公開特許広報／特開２００１−１５９８７８等を参照することができる。また本実施例では画素の１列毎に、対応するＤＡ変換回路４５やフレームメモリ４４を有している。表示領域４２には画素４１がマトリクス状に配置され、画素ＴＦＴ５２のゲートはゲート線ＧＬを介して走査系回路４６に、また画素ＴＦＴ５２の一端は信号線ＳＬを介してＤＡ変換回路４５に接続されている。ＤＡ変換回路４５にはデータ線ＤＬを介してフレームメモリ４４が接続されており、データ線ＤＬは他端では信号系回路４３に接続されている。
【００２７】
ここで図７にフレームメモリ４４の構成図を示す。メモリセルアレイ領域にはメモリセルＭＣがマトリクス状に配置されている。図７では図面の簡略化のために一部だけ記載してあるが、実際にはフレームメモリ４４には、画素行数に対応する数分と、画素列数と階調ビット数に対応する数分のメモリセルＭＣが設けられている。メモリセルＭＣは、カルコゲナイド材料よりなる相変化可変抵抗記憶素子５６と、メモリセルＴＦＴ５５とからなる１トランジスタ＋１記憶素子により構成される相変化メモリである。同一行のメモリセルＭＣは、ワード線ＷＬを介してワード線走査回路に接続されている。記憶素子５６の一端はデータ線ＤＬに接続され、メモリセルＴＦＴ５５のソース電極はコモン線ＣＭに接続されている。上記のメモリセルＴＦＴ５５、ＤＡ変換回路４５、信号系回路４３、走査系回路４６、表示制御回路４７は、多結晶Ｓｉ−ＴＦＴを用いてガラス基板４０上に設けられている。
【００２８】
次に本実施例の動作を説明する。選択されたワード線ＷＬ上のＴＦＴ５５が導通し、データ線ＤＬから入力される表示データは、選択された所定の行のメモリセルＭＣの記憶素子５６に、書き込み回路ＷＣにより電気抵抗の形で書き込まれる。この時記憶素子５６には、書き込み回路ＷＣからパルス状の電流を流し，カルコゲナイド膜を結晶化、もしくは非晶質化させる。通常は高電圧短パルス（例えば２０ｎｓ）によって高抵抗の非晶質状態にし、低電圧の長め（例えば５０ｎｓ）のパルスによって低抵抗の結晶状態にすることにより、１ビットの表示データを書き込む。ここでパルス幅か電圧を同じにしても良い。以上がフレームメモリ４４への書き込み動作である。
【００２９】
次に、フレームメモリ４４内にあるワード線走査回路が、ワード線ＷＬを介してメモリセルＭＣを走査するのに従って、選択されたメモリセルＭＣ内に電流経路が形成される。この時記憶素子５６の抵抗値は、保持情報によって差があるので、データ線ＤＬに出力される電圧は保持情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、保持された表示データが読み出され、順次データ線ＤＬに出力される。この時表示データはＤＡ変換回路４５に入力され、ＤＡ変換回路４５は表示データに対応する表示電圧信号を信号線ＳＬに出力する。ここで走査系回路４６はワード線走査回路と同期し、ゲート線ＧＬを介して画素４１を走査する。これによって選択された画素４１の画素ＴＦＴ５２が開閉し、選択された有機発光ダイオード５０を表示電圧信号に応じた階調で発光させる。このメモリは、電源が供給されなくても情報を保持できる不揮発性メモリであるので、表示データが変化しない間は、いわゆるリフレッシュと呼ばれる再書き込み動作を必要としない。これによって本有機ＥＬ表示装置は、外部から表示データの書込みが停止しても、表示を継続することが可能となる。
【００３０】
次に図８および図９を用いて本第３の実施例におけるフレームメモリ４４の構造を、より詳しく説明する。図８は、フレームメモリのセルアレイの一部を示した平面構造図である。図９は、図８中にＡＡ’と一点鎖線で示した、メモリＴＦＴと記憶素子の部分の断面構造図である。メモリＴＦＴは、多結晶Ｓｉ層ＰＳと、ワード線ＷＬに接続されたゲート電極ＧＥと、コンタクトホールＣＮからなり、ドレイン電極が局部配線ＬＣにより、記憶素子を形成するカルコゲナイド膜ＣＨに接続され、もう片方のソース電極は、隣のメモリセルのＴＦＴと共通になっており、コモン線ＣＭに接続される。記憶素子はワード線ＷＬ上に配置されており、片方の電極はデータ線ＤＬに接続されている。可変抵抗記憶素子を形成するカルコゲナイド膜ＣＨは、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料よりなる膜厚１００ｎｍ前後の膜である。本実施例の場合、カルコゲナイド材料はＧｅ5Ｓｂ2Ｔｅ8の組成のものとした。また、記憶素子５６の抵抗として動作する部分の長さはほぼ２μｍ前後であり、抵抗値が結晶状態でほぼ１０ｋΩ前後、非晶質状態でほぼ１ＭΩ前後であった。
ＴＦＴと記憶素子の製造方法が第１の実施例とほぼ同じであるため、断面構造も同じであり、第１の実施例と同じ効果を得ることができた。すなわち、自己整合プロセスを用いたため、リソグラフィ工程の合わせずれの影響を受けずに、記憶素子の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭや、Ｓｉ酸化膜２７で覆う構造にしたため、Ａｌ材料の影響を受けない構造にすることができた。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下から挟まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、メモリセルＴＦＴのオン抵抗がほぼ１００ｋΩ前後であるのに対して、記憶素子において非晶質状態で１ＭΩ以上の抵抗になり、安定したメモリ動作を実現できた。
【００３１】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、フレームメモリに保持された画像データに基づき、表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに本方式は、１つのメモリセルＴＦＴと１つの記憶素子でデータ保持を行い、その記憶素子はワード線ＷＬの領域上に形成するので、メモリセルアレイの面積を縮小できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、消費電力を低減することや、周辺回路の面積縮小による、狭額縁の表示装置の実現が可能となる。
【００３２】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、図８の平面構造とは異なる平面構造を、図１０の平面図に示した。この例では、相変化可変抵抗記憶素子を、メモリセルＴＦＴの多結晶Ｓｉ領域ＰＳの上に配置した。このような配置でも、メモリセルアレイ面積の縮小が可能であり、同様の効果が得られる。
また、相変化可変抵抗記憶素子５６を形成する材料としては、本実施例のＧｅ5Ｓｂ2Ｔｅ8の組成を有する材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。ＧｅＴｅとＳｂ2Ｔｅ3の混合組成のいずれか、またはそれに近い組成、であっても好ましい。他の例としては、ＺｎとＴｅを主成分とする材料がよい。ＺｎとＴｅを主成分とする材料の場合、GｅまたはＳｂと、４０原子％以上のＴｅと、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むものを用いることによって、好ましい特性が得られる。特にＺｎが好ましいが、Ｃｄでもそれに近い効果が得られた。 ここで、４０原子％以上のＴｅを含み、かつ、２０原子％以上５０原子％以下の2ｂ族、１ｂ族、３aから７a族,および8族元素から選ばれた少なくとも一元素を含むようにする理由は、高い結晶化温度と高い電気抵抗率を保つようにするためである。2ｂ族、１ｂ族、３aから７a族,および8族元素の代表としてZnを、GeまたはSbの代表としてGeを例にとって説明する。多くのZnを含む組成の場合には、結合力の強いZn-Teの非晶質ネットワーク中にGe-Teが取り込まれた形になり、安定な結晶系も互いに違うため、全体として高い結晶化温度を保つと考えられる。ここで、Geの添加で、イオン性が強いZnTeより共有結合性が増して非晶質ネットワーク（網目構造）が変形しにくくなり、一方、一旦結晶化が始まるとドミノ倒し式に高速結晶化される、と考えられる。Ｚｎ−Ｔｅに対して、ＺｎとＴｅの比率を保って添加するGｅまたはＳｂの添加量を、５原子％以上４０原子％以下とすると、添加量が多いほど融点、結晶化温度は低下するが、４０原子％以下であれば、Ｇｅ5Ｓｂ2Ｔｅ8よりも非晶質状態が安定であった。５原子％以上の添加によって、耐酸化性向上効果が得られた。添加量を２５原子％以上３５原子％以下とすれば、特に耐酸化性が高まった。このほか、第４の構成元素として、Ａｕ，Ａｇ，Ｃｕ，のうちの少なくとも１者、周期律表の３族以上の元素が１０原子％以下含まれても良い。
【００３３】
また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図９のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００３４】
また、図９ではガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、図６の表示部４２を液晶表示方式に変えることで、本発明を液晶表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリセルＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることはいうまでもない。さらには、本実施例では各回路を多結晶Ｓｉ−ＴＦＴ回路で構成したが、これらの周辺回路の一部分を単結晶ＬＳＩ(Large Scale Integration)回路で構成して実装することも、本発明の範囲内で可能である。
【００３５】
さらに、今回は表示信号を６ビットとしたが、例えばフレームメモリ容量を増加することで、より多階調の表示装置に対応することも可能である。メモリセルにおいては、記憶素子の材料の結晶化方向に、多値の抵抗値を取らせることも可能であり、表示の階調ビット数に対応させることもできる。その場合は、結晶化パルスの電圧をより小さな電圧刻みで変化させて、対応する抵抗値を取らせればよい。
（第４の実施例）
以下に図１１〜図１３を用いて、本発明の第４の実施例を説明する。
本実施例は、第３の実施例と同じフレームメモリを有する有機ＥＬ表示装置において、メモリセルの平面構造、断面構造、および製造方法を変えた実施例である。図６の表示装置構成や図７のフレームメモリ構成など、メモリセル以外の構造は第３の実施例と同じである。図１１はメモリセルアレイの平面構造の一部を示す平面図であり、図１２は図１１のＡＡ’と一点鎖線で示した部分の、メモリセルＴＦＴと記憶素子の製造方法と断面構造を説明する、製造工程断面図である。第４の実施例では、カルコゲナイド膜ＣＨよりなる記憶素子が、コンタクト開口部ＣＣの中に形成されているため、１ビットのメモリセルの面積は、１つのメモリセルＴＦＴの面積と同じであり、メモリセルアレイの面積をさらに縮小できた。
【００３６】
本実施例の製造方法を説明すると以下の通りである。まず図１２（ａ）に示したように、ガラス基板２０に、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第１のパシベーション膜２１とＳｉ酸化膜２２とアモルファスＳｉ膜をプラズマＣＶＤ法により堆積し、連続発振固体レーザをパルス変調したレーザアニール法を用いて、このアモルファスＳｉ膜を結晶化することにより、結晶性の優れた多結晶Ｓｉ膜ＰＳを形成した。ここで、多結晶Ｓｉ膜ＰＳを形成する他の方法として、固相成長法によりアモルファスＳｉ膜を結晶化したり、低温ＣＶＤ法で直接多結晶Ｓｉ膜を、Ｓｉ酸化膜２２の上に堆積することもできる。その後、選択的にこの多結晶Ｓｉ膜ＰＳをエッチングすることによりＴＦＴ形成領域に多結晶Ｓｉ膜ＰＳを島状に残し、ゲートＳｉ酸化膜２３をプラズマＣＶＤ法により堆積し、例えばＭｏを主材料としたゲート膜を堆積、パターニングし、ゲート電極ＧＥとワード線ＷＬを形成した。
【００３７】
次に図１２（ｂ）に示したように、イオン打ち込み法やイオンドーピング法などによる不純物イオンの導入と活性化のための熱処理を行い、ソース拡散層２４およびドレイン拡散層２５を形成した後、Ｓｉ窒化膜やＰドープＳｉ酸化膜などを含んだ第２のパシベーション膜２６をＣＶＤ法により堆積した。なおここでは、紙面の都合でｎ型チャネルのメモリＴＦＴの断面図のみ示しているが、実際にはその他の周辺回路に必要に応じて、ｐ型チャネルＴＦＴやＬＤＤ構造のＴＦＴを形成した。その後リソグラフィ法により、記憶素子を形成する領域ＣＣを開口し、例えばＺｎとＴｅを主成分とするカルコゲナイド材料からなる、膜厚２００ｎｍ前後のカルコゲナイド膜ＣＨを、例えば室温や室温に近い低温のスパッタリング法により、開口部ＣＣの多結晶Ｓｉ上にバリアメタルを介さず直接堆積した。このようにバリアメタルを介さないことで、バリアメタルよりなる寄生低抵抗がカルコゲナイド膜に並列に付加されないので、記憶素子の抵抗値をより制御性よく形成することができた。ここで必要に応じて、例えばレーザアニールやＲＴＡにより、カルコゲナイド膜ＣＨを結晶化する。さらにこれらの熱処理は、上記不純物イオン活性化のための熱処理を兼ねることも可能である。
【００３８】
次に図１２（ｃ）に示したように、リソグラフィ法を用いて、選択的にカルコゲナイド膜ＣＨをエッチングし、記憶素子を形成する領域にカルコゲナイド膜ＣＨを残し、続いてリソグラフィ法によりＴＦＴ用コンタクトホールＣＮを開口した。
【００３９】
次に図１２（ｄ）に示したように、例えばＭｏを主成分としたバリアメタル膜ＢＭと、データ線ＤＬやコモン線ＣＭに用いるＡｌ膜、あるいは例えばＡｌとＴｉの積層膜のようなＡｌ膜を主成分とした金属積層膜を堆積し、パターニングした。このバリアメタル膜ＢＭは、その他の材料、例えばＷやＴｉＮなどでも可能である。以上の製造方法ため、記憶素子の抵抗長や断面積がカルコゲナイド膜厚と記憶素子用コンタクト開口部ＣＣの開口面積で決定され、リソグラフィの合わせずれの影響を受けることがなく、自己整合的に抵抗値が決定された。ここで、非晶質化する時のカルコゲナイド膜の蒸発や変形を防ぐために、膜厚が５０ｎｍ以上のＣｒ2Ｏ3膜や他の誘電体の膜を、スパッタリング法により堆積することも可能である。
次に図１２（ｅ）に示したように、Ｓｉ窒化膜やＰドープＳｉ酸化膜からなる第３のパシベーション膜３０と、例えば有機材料からなる低誘電率の第４のパシベーション膜３１を堆積した。その後、水素アニールやプラズマ処理による水素化処理を行った。
最後に、表示領域でビアホールを開口し（図１２には示さず）、透明電極膜を堆積し、所望の形状になるように透明電極を形成し（図１２には示さず）、配線層と透明電極を接続した。その後有機発光ダイオード形成工程に進み、有機ＥＬ表示装置を完成した
以上の製造方法によると、リソグラフィ工程の合わせずれの影響を受けずに、自己整合的に制御性よく記憶素子の抵抗値を決めることができた。また、カルコゲナイド膜ＣＨをバリアメタル膜ＢＭで覆ったため、Ａｌ材料の影響を受けない構造にすることができた。またカルコゲナイド膜ＣＨは、Ｓｉ窒化膜やＰドープＳｉ酸化膜のような可動イオンの影響を排除できる膜からなる、第１のパシベーション膜２１と第２のパシベーション膜２６、および第３のパシベーション膜３０に、上下左右から囲まれた構造を有するため、可動イオンの影響を受けずに、安定した抵抗値を有する記憶素子を形成することができた。この結果、記憶素子において非晶質状態で１ＭΩ以上の抵抗を形成できた。一方で本実施例においては、結晶性の優れた多結晶Ｓｉ膜ＰＳを用いてメモリセルＴＦＴを形成したため、メモリセルＴＦＴのオン抵抗をほぼ２０ｋΩ前後にまで下げることができた。このように、記憶素子の抵抗とメモリセルＴＦＴのオン抵抗の差を、安定して大きくできたため、より安定したメモリ動作を実現できた。
【００４０】
以上のような構成および動作を採用することによって、周辺回路の動作を止めて画像データの入出力を停止しても、フレームメモリに保持された画像データに基づき、表示を続けることができる。また、このメモリは不揮発性メモリであるため、リフレッシュと呼ばれる情報の定期的な再書き込み動作が不要である。さらに本方式は、１つのメモリセルＴＦＴと１つの記憶素子でデータ保持を行い、その面積が１つのＴＦＴの面積と同じであるので、メモリセルアレイの面積を縮小できる。これらの発明の効果により、各色で階調を持ったフルカラーの高精細表示が可能となるだけでなく、消費電力を低減することや、周辺回路の面積縮小による、狭額縁の表示装置の実現が可能となる。
【００４１】
以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば、図１１の平面構造とは異なる平面構造を、図１３の平面図に示した。この例では、ワード線ＷＬとゲート電極ＧＥを同一金属膜で形成し、データ線ＤＬとコモン線ＣＭを、Ａｌを主成分とした配線層で形成した。このような配置でも、メモリセルアレイ面積の縮小が可能であり、同様の効果が得られる。
【００４２】
また、相変化可変抵抗記憶素子５６を形成する材料としては、本実施例のＺｎとＴｅを主成分とする材料に限ったものではなく、Ｔｅ，Ｓｅ，Ｓのうちの少なくとも一元素を含むカルコゲナイド材料であればよい。例としては、Ｇｅ5Ｓｂ2Ｔｅ8の組成を有する材料でもよい。また、これらの材料よりなるカルコゲナイド膜ＣＨの少なくとも一部に、電極間を横切るように、すなわち導電パスを横切って遮断するように酸化物、窒化物、硫化物、炭化物などの誘電体とカルコゲナイド材料との混合膜を形成することにより、高い抵抗値を得ることも可能である。この混合膜領域は、どちらかの電極に接して設けるのが好ましいが、両電極に接しない状態でも高い抵抗値を得ることが可能である。どちらかの電極に接して設ける場合は、マイナス電極に接して設けられるのが、メモリ動作の安定性の点で最も好ましい。この場合、図１２（ｅ）のカルコゲナイド膜ＣＨと、バリアメタル膜ＢＭが接する部分に、上記混合膜領域を設けることで実現できる。
【００４３】
また、図１２ではガラス基板２０を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、図６の表示部４２を液晶表示方式に変えることで、本発明を液晶表示装置に実施する事も可能である。あるいはＴＦＴに関しても、本実施例ではメモリセルＴＦＴにｎチャネル型ＴＦＴを用いたが、これをｐチャネル型ＴＦＴに変更することも可能であるし、記憶素子の抵抗値をさらに大きくした場合には、メモリＴＦＴにアモルファスＳｉ−ＴＦＴを用いることも可能である。また、ＴＦＴの構造としては本実施例に限ったものではなく、例えばゲート電極ＧＥが多結晶Ｓｉ領域ＰＳの下にある構造のＴＦＴでも、本発明の効果を得られることはいうまでもない。さらには、本実施例では各回路を多結晶Ｓｉ−ＴＦＴ回路で構成したが、これらの周辺回路の一部分を単結晶ＬＳＩ回路で構成して実装することも本発明の範囲内で可能である。
【００４４】
さらに、今回は表示信号を６ビットとしたが、例えばフレームメモリ容量を増加することで、より多階調の表示装置に対応することも可能である。メモリセルにおいては、記憶素子の材料の結晶化方向に、多値の抵抗値を取らせることも可能であり、表示の階調ビット数に対応させることもできる。その場合は、結晶化パルスの電圧をより小さな電圧刻みで変化させて、対応する抵抗値を取らせればよい。
（第５の実施例）
以下に図１４を用いて、本発明における第５の実施例に関して説明する。
第５の実施例は、本発明を携帯電話やデジタルスチルカメラに適用した例であり、図１４は本装置に用いられている表示装置の構成図である。この表示装置は、対角長がほぼ２〜３インチ前後、精細度がＱＶＧＡ（３２０×２４０画素）前後の表示部６１を有する各色６ビットの面積階調部分透過型液晶表示装置であり、不揮発性相変化メモリよりなる画素メモリを兼ね備えている。表示制御回路６４には、画像データの入力回路、電源変換回路、レベルシフト回路、タイミング制御回路など、画像表示に必要な回路機能が含まれており、ここから出力されたデータが、シフトレジスタ回路やバッファ回路などを含んだ信号系回路６２および走査系回路６３に送られ、画像が表示される。これらの回路は、多結晶Ｓｉ−ＴＦＴにより構成されており、ＴＦＴと相変化記憶素子は同一ガラス基板６０に製造されたため、表示部周辺の額縁幅を狭くすることができ、デザイン的に優れた表示装置を提供できた。なおこれらの周辺回路の一部は、ＬＳＩにより構成することも可能である。
【００４５】
インターネットや地上波デジタル放送などから配信された動画像の観賞や、テレビ電話などの機能を使用するときは、主にバックライトを用いた透過モードで表示装置を使用するが、本表示装置は開口率を大きくとれるため、バックライトの消費電力を低減することができた。また、待ち受け状態や同じ静止画像を長時間見る時は、主に反射モードで表示装置を使用する。この時は、周辺回路の動作を止めて画像データの出力を停止しても、画素メモリの情報により表示を持続できるため、消費電力を２ｍＷ前後、あるいはそれ以下にまで大幅に下げながら、各色６ビット階調のフルカラー画像をみることができた。
（第６の実施例）
以下に図１５を用いて、本発明における第６の実施例に関して説明する。
第６の実施例は、本発明を携帯情報サービス端末に適用した例であり、図１５は本端末に用いられている表示装置の構成図である。表示装置は、対角長が５〜１０インチ前後、精細度がＳＶＧＡ（８００×６００画素）〜ＵＸＧＡ（１６００×１２００）前後、各色６ビット階調の軽量薄型有機ＥＬ表示装置であり、不揮発性相変化メモリよりなるフレームメモリを、信号系回路７２の中に兼ね備えている。それ以外にも、無線通信回路ＲＦ、インターフェース回路ＩＦ、マイクロプロセッサＭＰ、汎用メモリＭＭ、アンテナＡＮ、外光センサ回路ＬＳ、太陽電池などを含んだエネルギ制御回路ＥＣ、個人認証用センサ回路ＦＰ等が搭載されており、高機能を内蔵した表示装置を提供している。これらの回路は、多結晶Ｓｉ−ＴＦＴとＬＳＩにより構成されており、ＴＦＴ、相変化記憶素子、アンテナ、各センサ、太陽電池は同一ガラス基板７０に６００℃以下の低温プロセスで製造され、またＬＳＩはチップを直接ガラス基板に実装したため、表示部周辺の額縁幅を狭くすることができ、デザイン的に優れた表示装置を提供できた。また本実施例では、汎用メモリＭＭをＬＳＩにより構成したが、例えばフレームメモリに用いた不揮発性相変化メモリにより、汎用メモリを構成することも可能である。このように、ＴＦＴ回路、相変化記憶素子、アンテナ、センサ、太陽電池などを、同一ガラス基板７０に製造し、搭載するＬＳＩの数を極力減らしたことにより、軽量薄型でも耐衝撃性に優れた表示装置を提供することができた。
【００４６】
画像データの表示方法を、以下に簡単に説明する。無線通信回路ＲＦには、低雑音増幅回路、高出力増幅回路、インダクタ、容量などが含まれ、外部から圧縮された画像データ等が無線データとして入力する。この画像データは、インターフェース回路ＩＦを経て、マイクロプロセッサＭＰに送られる。ここで画像データに必要に応じた処理を加えた後、電源変換回路、レベルシフト回路、タイミング制御回路など、画像表示に必要な回路機能が含まれた表示制御回路７４と、フレームメモリを有する信号系回路７２、および走査系回路７３に送られ、画像が表示される。
【００４７】
この端末により、インターネットや配信サービススポットなどから提供される画像の観賞や、画像情報を利用することができる。特に写真やニュース、各種案内、ショッピング情報、地図情報、地域情報などの静止画像や文字情報を利用する場合は、周辺回路やマイクロプロセッサＭＰ、無線通信回路ＲＦなどの動作を停止しても、フレームメモリに保持された画像情報により表示を持続できるため、消費電力を下げながら、各色６ビット階調のフルカラー画像をみることができる。また、外光センサ回路ＬＳにより周囲の明るさを感知し、表示輝度を最適に制御することにより、表示のための消費電力を削減することができる。さらに、個人認証用センサ回路ＦＰにより使用者を特定することにより、各種予約やショッピング、銀行などのサービスを利用することができる。また、本端末の表示部の少なくとも一部にタッチパネルの機能を持たせることにより、キーボードを表示してペン、指などによってタッチ入力を行うことができる。この場合、キーボードの表示は、少なくともキー配列またはキーボードの大きさ、または片手入力用か両手入力用かの２種類以上を用意しており、ユーザーの好みによって選ぶことができる。なお本実施例では、有機ＥＬ表示装置を例にとったが、透過型液晶表示装置など他の表示装置でも、本発明の効果を得られることはいうまでもない。
【００４８】
【発明の効果】
本発明によれば、画像表示装置における画素数の増大と表示領域以外の周辺領域面積の縮小と低消費電力化を両立させることができる。また、多ビットの画像データを表示することも可能である。
【図面の簡単な説明】
【図１】第１の実施例である表示装置の構成図。
【図２】第１の実施例である表示装置の画素の平面構造図。
【図３】第１の実施例である表示装置の画素の製造工程断面図。
【図４】第２の実施例である表示装置の画素の平面構造図。
【図５】第２の実施例である表示装置の画素の平面構造図。
【図６】第３の実施例である表示装置の構成図。
【図７】第３の実施例である表示装置の記憶装置の構成図。
【図８】第３の実施例である表示装置の記憶装置の平面構造図。
【図９】第３の実施例である表示装置の記憶装置の断面構造図。
【図１０】第３の実施例である表示装置の記憶装置の平面構造図。
【図１１】第４の実施例である表示装置の記憶装置の平面構造図。
【図１２】第４の実施例である表示装置の記憶装置の製造工程断面図。
【図１３】第４の実施例である表示装置の記憶装置の平面構造図。
【図１４】第５の実施例である表示装置の構成図。
【図１５】第６の実施例である表示装置の構成図。
【図１６】従来技術の表示装置の構成図。
【図１７】従来技術の表示装置の構成図。
【図１８】従来技術の表示装置の構成図。
【符号の説明】
１…表示基板、２…画素、３…表示部、４…信号系回路、５…走査系回路、６…表示制御回路、７…書き込み回路、８…メモリＴＦＴ、９…相変化可変抵抗、１０…液晶、１１…キャップＳｉ酸化膜残存領域、１２…カルコゲナイド膜エッチング領域、２０…ガラス基板、２１…第１のパシベーション膜、２２…Ｓｉ酸化膜、２３…ゲートＳｉ酸化膜、２４…ソース拡散層、２５…ドレイン拡散層、２６…第２のパシベーション膜、２７…キャップＳｉ酸化膜、２８…レジスト膜、２９…カルコゲナイド膜エッチング領域、３０…第３のパシベーション膜、３１…第４のパシベーション膜、４０…表示基板、４１…画素、４２…表示部、４３…信号系回路、４４…フレームメモリ、４５…ＤＡ変換回路、４６…走査系回路、４７…表示制御回路、５０…有機発光ダイオード、５１…有機発光ダイオード駆動ＴＦＴ、５２…画素ＴＦＴ、５５…メモリセルＴＦＴ、５６…相変化可変抵抗、６０…表示基板、６１…表示部、６２…信号系回路、６３…走査系回路、６４…表示制御回路、７０…表示基板、７１…表示部、７２…信号系回路、７３…走査系回路、７４…表示制御回路、１００…表示部、１０１…信号系回路、１０２…走査系回路、１０３…不揮発性半導体メモリ、１０４…画素、１０５…信号線、１０６…ゲート線、１１０…表示部、１１１…信号系回路、１１２…フレームメモリ、１１３…ＤＡ変換回路、１１４…走査系回路、１１５…画素、１１６…信号線、１１７…ゲート線、１２０…表示部、１２１…信号系回路、１２２…走査系回路、１２３…画素、１２４…正信号線、１２５…負信号線、１２６…ゲート線、１２７…交流駆動信号線。
Claims (12)
- マトリクス状に配置された画素と、
走査系回路と、
信号系回路と、
書き込み回路と、
信号線と、
ゲート線と、
画素線を有し、
前記各画素は、メモリＴＦＴと、カルコゲナイド膜から成る相変化記憶素子と、表示部とを有し、
前記走査系回路と前記メモリＴＦＴのゲートの間は、前記ゲート線を介して接続され、
前記走査系回路と前記メモリＴＦＴのソース−ドレイン経路の一端は、前記画素線を介して接続され、
前記メモリＴＦＴのソース−ドレイン経路の他端は、前記表示部の一端に接続され、
前記信号系回路と前記相変化記憶素子の一端は、前記書き込み回路と前記信号線を介して接続され、
前記相変化記憶素子の他端は、前記表示部の一端に接続され、
前記相変化記憶素子が、前記ゲート線、および前記画素線の領域上にまたがり、かつその平面形状が折り返して配置されることを特徴とする画像表示装置。 - 前記各画素が、表示データを保持する機能を有することを特徴とする請求項１に記載の画像表示装置。
- 前記表示部が液晶により構成されることを特徴とする請求項１に記載の画像表示装置。
- 前記表示部が有機発光ダイオードにより構成されることを特徴とする請求項１に記載の画像表示装置。
- マトリクス状に配置された画素と、
走査系回路と、
信号系回路と、
書き込み回路と、
信号線と、
ゲート線と、
画素線を有し、
前記各画素は、メモリＴＦＴと、カルコゲナイド膜から成る相変化記憶素子と、表示部とを有し、
前記走査系回路と前記メモリＴＦＴのゲートの間は、前記ゲート線を介して接続され、
前記走査系回路と前記メモリＴＦＴのソース−ドレイン経路の一端は、前記画素線を介して接続され、
前記メモリＴＦＴのソース−ドレイン経路の他端は、前記表示部の一端に接続され、
前記信号系回路と前記相変化記憶素子の一端は、前記書き込み回路と前記信号線を介して接続され、
前記相変化記憶素子の他端は、前記表示部の一端に接続され、
前記相変化記憶素子が、ブラックマトリクス、前記ゲート線、前記画素線の少なくとも何れか一つの領域上、且つ、前記各画素の周辺に沿って配置されることを特徴とする画像表示装置。 - 前記相変化記憶素子が、Ｔｅ、Ｓｅ、Ｓのうちの、少なくとも１元素を含むカルコゲナイド材料よりなることを特徴とする請求項５に記載の画像表示装置。
- 前記相変化記憶素子が、Ａｌ以外の材料により覆われ、Ａｌ材料と直接接することがないことを特徴とする請求項５に記載の画像表示装置。
- 前記相変化記憶素子が、可動イオンの影響を抑制できる複数の保護膜により、上下から保護されることを特徴とする請求項５に記載の画像表示装置。
- 前記各画素が、表示データを保持する機能を有することを特徴とする請求項５に記載の画像表示装置。
- 前記表示部が液晶により構成されることを特徴とする請求項５に記載の画像表示装置。
- 前記表示部が有機発光ダイオードにより構成されることを特徴とする請求項５に記載の画像表示装置。
- 前記メモリＴＦＴの導通時の抵抗が１０ｋΩから１０００ｋΩの間であり、前記相変化記憶素子の高抵抗状態が１０００ｋΩ以上であることを特徴とする請求項５に記載の画像表示装置。
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