JP2000252373A - 不揮発性半導体メモリ、不揮発性半導体メモリを備えた表示装置及びその製造方法 - Google Patents

不揮発性半導体メモリ、不揮発性半導体メモリを備えた表示装置及びその製造方法

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JP2000252373A
JP2000252373A JP11056888A JP5688899A JP2000252373A JP 2000252373 A JP2000252373 A JP 2000252373A JP 11056888 A JP11056888 A JP 11056888A JP 5688899 A JP5688899 A JP 5688899A JP 2000252373 A JP2000252373 A JP 2000252373A
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semiconductor layer
layer
transistor
charge storage
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Kazuhiro Shimizu
和裕 清水
Seiichi Aritome
誠一 有留
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Toshiba Corp
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Abstract

(57)【要約】 【課題】画素駆動用の薄膜トランジスタと同一の製造工
程を用いて、高性能化及び低コスト化を達成することが
できる不揮発性半導体メモリを備えた表示装置及びその
製造方法を提供する。 【解決手段】不揮発性半導体メモリ１２のメモリセルで
は、ガラス基板２上の高融点金属材の制御ゲート２２上
にゲート絶縁膜２４を介して電荷蓄積層２６が形成さ
れ、さらに電荷授受用絶縁膜３２を介して制御ゲート２
２と交差する活性層３４が形成されている。制御ゲート
２２間の活性層３４には、ソース・ドレイン３６が形成
されている。また、同一のガラス基板２上に形成される
画像表示部４の画素駆動用トランジスタでは、ガラス基
板２上の制御ゲート２２上にゲート絶縁膜２４を介して
活性層２８が形成され、さらに活性層２８上に活性層３
４が形成されている。制御ゲート２２の両側の活性層３
４には、ソース・ドレイン３６が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
メモリ及び表示装置に係わり、特に表示情報を記憶可能
な不揮発性半導体メモリを備えた表示装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】人間と電子部品の間にあって人間の五感
に対応するマン・マシン・インタフェイスは、微細化が
ますます進むＬＳＩ部品と我々の架け橋として非常に重
要な役割を持っている。特に、視覚情報である画像情報
は最も大量の情報であるため、画像情報を扱う画像機器
は極めて精巧かつ大容量化が望まれている。中でも画像
情報を直接我々に与える画像表示装置は、大容量化、大
画面化、高精細化、高密度化、小スペース化、薄膜化、
低消費電力化、及び低コスト化等の要求を全て満たすこ
とが必要なため、従来のＣＲＴでは今後の対応が困難で
ある。
【０００３】ＣＲＴに対して、大画面化、高精細化ある
いは薄膜化、小スペース化が可能な液晶ディスプレイ
は、最も有望なフラットパネルディスプレイであると考
えられている。さらに、液晶ディスプレイの中でも、１
つの画素を１つのスイッチング素子で駆動するアクティ
ブマトリクス型は単純マトリクス型に比べてクロストー
クが生じにくいため、高精細ディスプレイに適してい
る。画素駆動用のスイッチング素子としては、オンオフ
比の大きなＭＯＳ型トランジスタ、いわゆる薄膜トラン
ジスタ（以下ＴＦＴと記す）が入出力を分離できるので
最も優れている。つまり、近年、画素をＴＦＴで駆動す
るＴＦＴ液晶ディスプレイが最も有望なディスプレイと
なっている。
【０００４】ＴＦＴ液晶ディスプレイのプロジェクタ型
では、高温プロセスが可能な石英基板上にＬＳＩ技術を
用いて微細なＴＦＴが形成されている。このプロジェク
タ型では、高温プロセスが可能なため、６００℃以上で
形成する高温多結晶シリコンを活性材料として用いるこ
とができる。
【０００５】一方、ＴＦＴ液晶ディスプレイの反射型で
は、画面そのものがパネルであるため、安価で透明なガ
ラスが基板に用いられる。この反射型では、数インチ以
上の大面積にわたってガラス基板の平坦性を維持するた
めに３５０℃以上の熱プロセスを用いることができない
ため、従来ＬＳＩで駆使されている熱酸化やイオン注入
等のプロセスを用いることは非常に難しいという問題が
ある。そこで、活性層には、３５０℃以下の低温堆積が
可能な水素化非晶質シリコンが使用される。また、熱酸
化によるゲート絶縁膜の形成が困難であるので、ゲート
絶縁膜にも低温堆積膜、例えば２酸化シリコン膜、窒化
シリコン膜や低抵抗の高融点金属（例えばタンタル、ク
ロム、モリブデン、アルミニウム）の酸化膜が用いられ
る。
【０００６】図１０に、一般的な液晶ディスプレイにお
ける画素駆動用ＴＦＴの断面図を示す。この画素駆動用
ＴＦＴは、ＬＳＩのＭＯＳＦＥＴで用いられるプレーナ
構造と異なり、ガラス基板１００上のゲート電極１０２
が活性層１０４よりも下側に位置するボトムゲート型構
造（逆スタガ構造）となっている。ボトムゲート型構造
では、ゲート電極１０２を形成した後、ゲート絶縁膜１
０６の形成とその後の活性層１０４の形成を連続的に行
うことができる。このため、ゲート絶縁膜１０６と活性
層１０４の形成時に真空を破らず連続的な堆積が可能と
なり、ゲート界面の高清浄度を保つことができる。これ
により、ボトムゲート型ＴＦＴは、ゲート電極が活性層
よりも上側に位置するトップゲート型ＴＦＴよりも高移
動度を得ることができる。なお、活性層１０４上には、
ソース、ドレイン１０８が形成されている。
【０００７】ＴＦＴ液晶ディスプレイでは、ワード線と
データ線が交差するように配置されており、これらの交
点に１つのＴＦＴと１つの液晶画素が配置される。さら
に、ＴＦＴのゲートがワード線に、ＴＦＴのドレインが
データ線に、ＴＦＴのソースが液晶画素に接続されてい
る。そして、ワード線に“High”信号が入力するとＴＦ
Ｔのゲートがオン状態になり、データ線から入力される
信号に対応してＴＦＴのドレイン電流が流れて液晶に電
圧が印加される。これにより、前記液晶画素が駆動さ
れ、表示状態あるいは非表示状態となる。
【０００８】この画素駆動用ＴＦＴでは、ＬＳＩに用い
られるＭＯＳＦＥＴに比べて高速な動作は要求されない
ため、オン電流がＬＳＩよりも非常に小さくても十分動
作する。しかし、オフ電流が流れると液晶に印加されて
いる電圧が低下するため、液晶画素が誤動作してしま
う。このため、画素駆動用ＴＦＴには、活性層に非晶質
シリコンを用いたオン／オフ比が非常に大きな非晶質シ
リコンＴＦＴが一般に用いられている。なお、非晶質シ
リコンの代わりに低温多結晶シリコンが用いられる場合
もある。
【０００９】これに対して、ワード線に信号を印加する
シフトレジスタやデータ線に信号を送るラッチ回路に用
いられるＭＯＳＦＥＴ（周辺回路）では、ＣＭＯＳ駆動
することで直流のオフ電流は低減できるが、高速回路動
作を行うために高オン電流が必要となる。そのため、電
界効果移動度がＭＯＳＦＥＴの１０００分の１程度（１
〜２ｃｍ２ ／Ｖｓ）しかない非晶質シリコンＴＦＴで
は回路を駆動することができない。そこで、ＬＳＩを液
晶ディスプレイパネル外に配置しておき、ボンディング
やＴＡＢにより信号線と接続するという手法がある。し
かし、この手法では、接続歩留まりによって液晶ディス
プレイ全体の歩留まりが下がってしまうという問題があ
る。この問題は、非常に多くの信号線が必要な高品位テ
レビ等では信号線ピッチが狭くなるため、大きな問題と
なる。
【００１０】この問題を解決するために、非晶質シリコ
ンＴＦＴよりも高移動度が得られ、ＬＳＩ並みの高速動
作が期待できる、活性層に多結晶シリコンを用いた多結
晶シリコンＴＦＴを周辺回路に用いて、この周辺回路も
液晶ディスプレイパネル上に形成するオンチップ化が行
われている。この場合、３５０℃程度までの熱プロセス
しか許されないガラス基板上に非晶質シリコンと多結晶
シリコンを形成する方法として、エキシマレーザ結晶化
技術等が用いられる。この技術を用いれば、液晶ディス
プレイパネル上で多結晶シリコンが必要な周辺回路部の
非晶質シリコンを溶融再結晶化により多結晶化すること
ができる。これにより、液晶画素駆動用の非晶質シリコ
ンＴＦＴ（画素駆動用ＴＦＴ）と周辺回路用の多結晶シ
リコンＴＦＴ（周辺回路用ＴＦＴ）を同一のガラス基板
上に形成することが可能となる。前述したように、画素
駆動用ＴＦＴはボトムゲート型構造であるため、周辺回
路用ＴＦＴもまたボトムゲート型構造とすれば一層オン
チップ化に有利である。
【００１１】一方、液晶ディスプレイに表示された画像
情報は、液晶ディスプレイの外部に設けられたＬＳＩメ
モリに送信されてＦＡＸ、プリンタ等の情報携帯機器に
出力されるが、この場合扱うことができる情報容量は外
付けのＬＳＩメモリにより決まってしまうため高速動
作、大容量化は困難である。
【００１２】これを解決するためには、液晶ディスプレ
イを駆動するための周辺回路を液晶ディスプレイパネル
上にオンチップ化したように、ＥＥＰＲＯＭ等の不揮発
性半導体メモリを液晶パネル上にオンチップ化して、画
像情報を記憶させておくことが有効である。このように
すれば、液晶パネル上のＥＥＰＲＯＭが画像情報を記憶
することで、今後爆発的に増加する画像情報をいったん
液晶パネル上でストアできるため、ＬＳＩが実際に処理
できるデータ容量は実効的に大幅に増加する。
【００１３】なお、上記の方法を実現するためには、Ｌ
ＳＩで用いられているＥＥＰＲＯＭ、このＥＥＰＲＯＭ
の中でもハードディスクや磁気テープと同様にセクタ単
位で書き換えできるフラッシュメモリを液晶パネル上に
形成しなければならない。フラッシュメモリなどのＥＥ
ＰＲＯＭは、電気的にデータの書き換えが可能な不揮発
性半導体メモリの一種であり、電荷蓄積層と制御ゲート
の積層ゲート構造を持つＭＯＳトランジスタ構造のメモ
リセルを用いたものが知られている。
【００１４】図１１に、ＥＥＰＲＯＭの一つであるＦＥ
ＴＭＯＳ型ＥＥＰＲＯＭのメモリセル構造を示す。図１
１（ａ）はＥＥＰＲＯＭのメモリセルの平面図であり、
図１１（ｂ）は平面図中の１１ｂ−１１ｂに沿った断面
図である。
【００１５】半導体基板１１０には、素子分離領域とし
ての素子分離絶縁膜１１２が形成されている。この素子
分離絶縁膜１１２の下には、チャネルストッパとしてｐ
+ 型層１１４が形成されている。このように素子分離さ
れた半導体基板１１０上の半導体活性領域１１６の全面
には、トンネル電流が流れ得る薄い第１のゲート絶縁膜
１１８が形成される。この第１のゲート絶縁膜１１８上
には、電荷蓄積層となる第１のゲート電極１２０が形成
される。さらに、この第１のゲート電極１２０上には、
第２のゲート絶縁膜１２２を介して制御ゲートとなる第
２のゲート電極１２４が形成されている。
【００１６】電荷蓄積層である前記第１のゲート電極１
２０は、素子分離領域の素子分離絶縁膜１１２上で所望
の空隙を持ってスリット状に切断される。また、第１の
ゲート電極１２０と第２のゲート電極１２４は、チャネ
ル長方向には同じマスクを用いて連続的にパターニング
されることによりそのエッジが揃えられる。そして、こ
れら第１、第２のゲート電極１２０、１２４をマスクと
して不純物をイオン注入して、ソース、ドレインが形成
されている。さらに、第２のゲート電極１２４上には、
層間絶縁膜１２６を介してビット線１２８が形成されて
いる。また、ワード線（第２のゲート電極）１２４間に
は１つおきにソース線１３０及びメモリセルのドレイン
とビット線１２８を接続するビット線コンタクト１３２
が形成されている。このように、従来のＬＳＩで用いら
れているフラッシュＥＥＰＲＯＭは、ゲートが活性層の
上部に位置するトップゲート構造を有している。
【００１７】
【発明が解決しようとする課題】従来のトップゲート構
造を有するフラッシュＥＥＰＲＯＭを、ボトムゲート構
造を有する画素駆動用のＴＦＴが形成された基板上にオ
ンチップ化することは非常に困難である。すなわち、フ
ラッシュＥＥＰＲＯＭのメモリセルと画素駆動用のＴＦ
Ｔとを同一基板上に形成することは困難である。
【００１８】フラッシュＥＥＰＲＯＭを液晶パネル上に
オンチップ化するために、そのメモリセルをボトムゲー
ト構造とした場合、積層ゲート構造のメモリセルと単層
ゲート構造のＴＦＴを同一構造とすることが非常に困難
となる。例えば、製造方法として、一旦堆積したゲート
材をＴＦＴ部のみ剥離してから改めてゲート材を堆積す
るという方法により、メモリセルを積層構造に、ＴＦＴ
を単層構造にと作り分けることができる。しかし、この
製造方法では工程数が増えるため、コスト増、歩留まり
低下が懸念される。
【００１９】また、制御ゲートが電荷蓄積層の下側に配
置される場合、制御ゲートと電荷蓄積層を自己整合的に
加工することが困難となり合わせ余裕をとる必要が生じ
るため、メモリセルの面積増加、コストの増加という問
題も生じる。
【００２０】この発明は、前記事情を考慮してなされた
ものであり、表示装置の画素駆動用の薄膜トランジスタ
と同一の製造工程を用いて、工程数の増加やコストの増
加を抑えて形成可能な不揮発性半導体メモリを実現する
ことにより、高性能化及び低コスト化を達成することが
できる不揮発性半導体メモリを備えた表示装置及びその
製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】前記目的は、この発明に
係る不揮発性半導体メモリにおいて以下の手段によって
達成される。
【００２２】この発明に係る不揮発性半導体メモリは、
基板上に形成された高融点金属材からなる制御ゲート
と、前記制御ゲート上に形成された絶縁膜と、前記絶縁
膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形
成された電荷授受用絶縁膜と、前記電荷授受用絶縁膜上
に形成された半導体層と、前記半導体層における前記電
荷蓄積層上の領域を挟持するように前記半導体層に形成
されたソース・ドレインとを具備することを特徴とす
る。
【００２３】このように構成された不揮発性半導体メモ
リによれば、メモリセルが低抵抗な金属の制御ゲートを
有するボトムゲート構造からなっているため、画素駆動
用、特に液晶画素駆動用のＴＦＴと構造を整合させるこ
とが可能であり、かつ配線抵抗を下げることができるた
め、微細化に有利である。
【００２４】また、この発明に係る不揮発性半導体メモ
リは、基板上に形成された高融点金属材からなる複数の
制御ゲートと、前記制御ゲート上に形成された絶縁膜
と、前記絶縁膜上に形成された電荷蓄積層と、前記電荷
蓄積層上に形成された電荷授受用絶縁膜と、前記電荷授
受用絶縁膜上に、前記複数の制御ゲートと交差するよう
に各々が電気的に分離されて配置された複数の半導体層
と、前記複数の制御ゲート間に位置する前記半導体層に
形成されたソース・ドレインとを具備し、前記制御ゲー
ト、前記電荷蓄積層、及び前記半導体層を有するメモリ
セルトランジスタが前記ソース・ドレインにより他のメ
モリセルと接続されてメモリセルアレイを構成すること
を特徴とする。
【００２５】このように構成された不揮発性半導体メモ
リによれば、メモリセルが低抵抗な金属の制御ゲートを
有するボトムゲート構造からなっているため、画素駆動
用、特に液晶画素駆動用のＴＦＴと構造を整合させるこ
とが可能であり、かつ配線抵抗を下げることができるた
め、微細化に有利である。さらに、液晶画素駆動用のＴ
ＦＴと同一のボトムゲート構造のメモリセルがアレイ状
に配置されて大容量のメモリセルアレイを構成するた
め、液晶画素を駆動するデータを一時記憶させるキャッ
シュメモリあるいはラッチとして用いるのに有利であ
る。
【００２６】また、この発明に係る不揮発性半導体メモ
リは、基板上に形成された制御ゲートと、前記制御ゲー
ト上に形成された絶縁膜と、前記絶縁膜上に形成された
電荷蓄積層と、前記電荷蓄積層上に形成された電荷授受
用絶縁膜と、前記電荷授受用絶縁膜上に形成された半導
体層と、前記半導体層における前記電荷蓄積層上の領域
を挟持するように前記半導体層に形成されたソース・ド
レインとを有するメモリセルと、前記基板上に形成され
た前記制御ゲートと、前記制御ゲート上に形成された前
記絶縁膜と、前記絶縁膜上に形成されたチャネル領域
と、前記チャネル領域上に、このチャネル領域と電気的
に接続されるように形成された前記半導体層と、前記半
導体層における前記チャネル領域上の領域を挟持するよ
うに前記半導体層に形成されたソース・ドレインとを有
する電界効果型トランジスタとを具備することを特徴と
する。
【００２７】このように構成された不揮発性半導体メモ
リによれば、ボトムゲート型のメモリセルの電荷蓄積層
と電界効果型トランジスタの活性領域を同一材料から形
成するため、堆積した電極材を剥離する必要がない。こ
のため、プロセス制御性に優れ、工程数の増加を引き起
こすことがない。
【００２８】また、この発明に係る不揮発性半導体メモ
リは、第１の絶縁膜を介在させつつ積層形成された電荷
蓄積層と制御ゲートの積層ゲート構造と、電荷授受用絶
縁膜を介してその一部が前記電荷蓄積層と対向するよう
に形成された第１の半導体層と、前記第１の半導体層に
おける前記電荷蓄積層と対向する領域を挟持するように
前記第１の半導体層に形成された第１のソース・ドレイ
ンとを有するメモリセルと、前記制御ゲートと同一層か
らなるゲート電極と、前記第１の絶縁膜と同一層からな
る第２の絶縁膜を介して前記ゲート電極と対向するよう
に形成された前記電荷蓄積層と同一層からなるチャネル
領域と、前記チャネル領域に電気的に接続されるように
形成された前記第１の半導体層と同一層からなる第２の
半導体層と、前記第２の半導体層における前記チャネル
領域に直接接続された領域を挟持するように前記第２の
半導体層に形成された第２のソース・ドレインとを有す
る電界効果型トランジスタとを具備することを特徴とす
る。
【００２９】このように構成された不揮発性半導体メモ
リによれば、メモリセルの電荷蓄積層と電界効果型トラ
ンジスタの活性領域を同一層から形成するため、堆積し
た電極材を剥離する必要がない。このため、プロセス制
御性に優れ、工程数の増加を引き起こすことがない。
【００３０】また、この発明に係る不揮発性半導体メモ
リを備えた表示装置は、基板上に形成された制御ゲート
と、前記制御ゲート上に形成された絶縁膜と、前記絶縁
膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形
成された電荷授受用絶縁膜と、前記電荷授受用絶縁膜上
に形成された半導体層と、前記半導体層における前記電
荷蓄積層上の領域を挟持するように前記半導体層に形成
されたソース・ドレインとを有するメモリセルと、前記
基板上に形成された前記制御ゲートと、前記制御ゲート
上に形成された前記絶縁膜と、前記絶縁膜上に形成され
たチャネル領域と、前記チャネル領域上に、このチャネ
ル領域と電気的に接続されるように形成された前記半導
体層と、前記半導体層における前記チャネル領域上の領
域を挟持するように前記半導体層に形成されたソース・
ドレインとを有する電界効果型トランジスタとを具備
し、前記電界効果型トランジスタは、前記基板上に形成
された表示手段の画素駆動用のトランジスタ及び前記表
示手段を駆動するための周辺回路用のトランジスタの少
なくとも一方を含んでいることを特徴とする。
【００３１】このように構成された不揮発性半導体メモ
リを備えた表示装置によれば、同一の基板上に、ボトム
ゲート構造を有するメモリセルと、同様にボトムゲート
構造を有する画素駆動用のトランジスタ及び周辺回路用
のトランジスタを形成できるため、表示装置の高性能化
を実現できる。
【００３２】また、この発明に係る不揮発性半導体メモ
リの製造方法は、メモリセルと電界効果型トランジスタ
を有する不揮発性半導体メモリの製造方法において、基
板上にゲート電極を形成する工程と、前記ゲート電極上
に絶縁膜を形成する工程と、前記絶縁膜上に第１の半導
体層を形成する工程と、前記第１の半導体層、前記絶縁
膜、前記ゲート電極を自己整合的にエッチングする工程
と、メモリセル側で選択的に前記第１の半導体層に不純
物を導入して電荷蓄積層を形成し、電界効果型トランジ
スタ側では前記第１の半導体層をそのまま残す工程と、
基板全面に絶縁材を堆積した後、前記絶縁材を後退させ
て前記電荷蓄積層の上面及び前記第１の半導体層の上面
を露出させる工程と、露出した前記電荷蓄積層の上面及
び前記第１の半導体層の上面に電荷授受用絶縁膜を形成
した後、パターニングして前記電荷蓄積層の上面に選択
的に残す工程と、メモリセル側では前記電荷授受用絶縁
膜上に第２の半導体層を形成し、電界効果型トランジス
タ側では前記第１の半導体層上に前記第２の半導体層を
形成する工程と、前記ゲート電極の上方の領域以外の前
記第２の半導体層を選択的に溶融した後、結晶化させる
ことで、溶融した前記第２の半導体層に選択的に前記不
純物を拡散してソース・ドレインを形成する工程とを具
備することを特徴とする。
【００３３】このように構成された不揮発性半導体メモ
リの製造方法によれば、同一基板上のメモリセルと電界
効果型トランジスタを同一の工程を用いて製造できるた
め、工程数の増加や製造コストの増加を引き起こすこと
がない。
【００３４】また、この発明に係る不揮発性半導体メモ
リを備えた表示装置の製造方法は、メモリセル、選択ゲ
ートトランジスタを有する不揮発性半導体メモリと、表
示手段の画素駆動用のトランジスタと、前記表示手段を
駆動するための周辺回路用のトランジスタとを有する不
揮発性半導体メモリを備えた表示装置の製造方法におい
て、基板上にゲート電極を形成する工程と、前記ゲート
電極上に絶縁膜を形成する工程と、前記絶縁膜上に第１
の非晶質シリコン膜を形成する工程と、前記第１の非晶
質シリコン膜、前記絶縁膜、前記ゲート電極を自己整合
的にエッチングする工程と、メモリセル側で選択的に前
記第１の非晶質シリコン膜に不純物を導入して高不純物
濃度の非晶質シリコン膜を形成し、その他のトランジス
タ側では前記第１の非晶質シリコン膜をそのまま残す工
程と、メモリセル、選択ゲートトランジスタ、及び周辺
回路用のトランジスタ側で選択的に、前記高不純物濃度
の非晶質シリコン膜及び前記第１の非晶質シリコン膜に
紫外光を照射して、それぞれ高不純物濃度の多結晶シリ
コン膜からなる電荷蓄積層、及び多結晶シリコン膜から
なる第１の半導体層を形成する工程と、基板全面に絶縁
材を堆積した後、前記絶縁材を後退させて前記電荷蓄積
層の上面、前記第１の半導体層の上面、及び画素駆動用
のトランジスタ側の前記第１の非晶質シリコン膜の上面
を露出させる工程と、露出した前記電荷蓄積層の上面、
前記第１の半導体層の上面、及び前記第１の非晶質シリ
コン膜の上面に、電荷授受用絶縁膜を形成した後、パタ
ーニングして前記電荷蓄積層の上面に選択的に残す工程
と、メモリセル側では前記電荷授受用絶縁膜上に第２の
非晶質シリコン膜を形成し、選択ゲートトランジスタ及
び周辺回路用のトランジスタ側では前記第１の半導体層
上に前記第２の非晶質シリコン膜を形成し、画素駆動用
のトランジスタ側では前記第１の非晶質シリコン膜上に
前記第２の非晶質シリコン膜を形成する工程と、メモリ
セル、選択ゲートトランジスタ、及び周辺回路用のトラ
ンジスタ側で選択的に、前記第２の非晶質シリコン膜に
紫外光を照射して結晶化し、多結晶シリコン膜からなる
第２の半導体層を形成する工程と、前記ゲート電極の上
方の領域以外の前記第２の半導体層及び前記第２の非晶
質シリコン膜を選択的に溶融した後、結晶化させること
で、溶融した前記第２の半導体層及び前記第２の非晶質
シリコン膜に選択的に不純物を拡散してソース・ドレイ
ンを形成する工程とを具備することを特徴とする。
【００３５】このように構成された不揮発性半導体メモ
リの製造方法によれば、同一基板上のメモリセル、選択
ゲートトランジスタ、画素駆動用のトランジスタ、及び
周辺回路用のトランジスタを同一の工程を用いて製造で
きるため、工程数の増加や製造コストの増加を引き起こ
すことがない。
【００３６】
【実施例】以下、図面を参照してこの発明の実施の形態
について説明する。
【００３７】この発明の実施の形態では、不揮発性半導
体メモリと画像表示部を同一の基板上に形成した表示装
置、言い換えると不揮発性半導体メモリと画像表示部を
１つの基板に一体化した不揮発性半導体メモリを備えた
表示装置について説明する。
【００３８】図１は、この発明の実施の形態の不揮発性
半導体メモリを備えた表示装置の構成を示す平面図であ
る。
【００３９】図１に示すように、ガラス基板２上には、
表示情報に基づいて表示を行う画像表示部４と、この画
像表示部４のロウ側、カラム側に配置され、前記表示情
報に基づいて画像表示部４を駆動する周辺回路部とが形
成されている。ロウ側の周辺回路部はシフトレジスタ６
を有しており、カラム側の周辺回路部はラッチ・センス
アンプ８とこれに接続されたシフトレジスタ１０を有し
ている。さらに、ガラス基板２上には、シフトレジスタ
６及びシフトレジスタ１０と前記表示情報の授受を行
い、この表示情報を記憶する不揮発性半導体メモリ１２
（例えば、ＥＥＰＲＯＭ）が形成されている。なお、ガ
ラス基板２の外部、つまり表示装置の外部には、不揮発
性半導体メモリ１２に記憶された前記表示情報を受け取
り処理を行う処理回路が設けられている。
【００４０】前記画像表示部４には複数のワード線１４
と複数のデータ線１６が交差するように配置されてお
り、これらの交点には、液晶画素１８とこの液晶画素１
８を駆動するか否かのスイッチング素子として働く薄膜
トランジスタ（ＴＦＴ）２０とが配置されている。薄膜
トランジスタ２０のゲートにはワード線１４が接続さ
れ、このワード線１４はシフトレジスタ６に接続されて
いる。薄膜トランジスタ２０のドレインにはデータ線１
６が接続され、このデータ線１６はラッチ・センスアン
プ８に接続されている。薄膜トランジスタ２０のソース
には液晶画素１８の一方の電極が接続され、液晶画素１
８の他方の電極にはコモン電位が供給される。
【００４１】そして、ワード線１４に“High”信号が入
力するとＴＦＴ２０のゲートがオン状態になり、データ
線１６から入力される信号に対応してＴＦＴ２０のドレ
イン電流が流れて液晶画素１８に電圧が印加される。こ
れにより、前記液晶画素１８が駆動され、表示状態ある
いは非表示状態となる。
【００４２】次に、前記不揮発性半導体メモリ１２につ
いて詳細に説明する。ここでは、前記画像表示部４が形
成された基板と同一の基板上に形成可能なボトムゲート
型の２層ＴＦＴセルを示す。
【００４３】図２は、不揮発性半導体メモリの構成を示
す平面図であり、セルアレイ構成として代表的なＮＯＲ
型とＮＡＮＤ型を、それぞれ図２（ａ）と図２（ｂ）に
示す。
【００４４】図２（ａ）は、ＮＯＲ型のＥＥＰＲＯＭの
構成を示す平面図である。
【００４５】ワード線ＷＬ１１、ＷＬ１２、ＷＬ２１、
ＷＬ２２、及びソース線ＳＬがロウ方向に配置されてい
る。さらに、Ａｌ配線からなるビット線ＢＬがカラム方
向、すなわちワード線と直交するように配置されてい
る。ワード線がビット線と直交する部分のワード線の上
方には電荷蓄積層ＦＧが形成されている。ワード線ＷＬ
１１とワード線ＷＬ２２との間には、メモリセルのドレ
インとビット線ＢＬを接続するビット線コンタクトＢＣ
が形成されている。
【００４６】また、図２（ｂ）は、ＮＡＮＤ型のＥＥＰ
ＲＯＭの構成を示す平面図である。
【００４７】ワード線ＷＬ１〜ＷＬ８がロウ方向に配置
され、これらワード線ＷＬ１〜ＷＬ８を挟むように選択
ゲートトランジスタのゲートＳＧＤ１、ＳＧＤ２、ＳＧ
Ｓ１、ＳＧＳ２が配置されている。ソース線ＳＬがロウ
方向に形成されており、Ａｌ配線からなるビット線ＢＬ
がカラム方向、すなわちワード線と直交するように配置
されている。選択ゲートトランジスタのゲートＳＧＤ１
と選択ゲートトランジスタのゲートＳＧＤ２との間に
は、これらトランジスタのドレインとビット線ＢＬとを
接続するビット線コンタクトＢＣが形成されている。さ
らに、選択ゲートトランジスタのゲートＳＧＳ１と選択
ゲートトランジスタのゲートＳＧＳ２との間には、ソー
ス線ＳＬを上層配線とを接続するソース線コンタクトＳ
Ｃが形成されている。
【００４８】図３（ａ）及び図３（ｂ）は、それぞれ図
２（ｂ）中の３ａ−３ａ及び３ｂ−３ｂに沿った断面図
である。図３（ａ）及び図３（ｂ）に示すように、ガラ
ス基板２上には、低抵抗の高融点金属であるタンタル
（Ｔａ）からなる制御ゲート（ＷＬ１〜ＷＬ８…）ある
いは選択ゲート（ＳＧＤ１、ＳＧＤ２、ＳＧＳ１、ＳＧ
Ｓ２）２２が形成されている。ここでは、画像表示部４
との一体化を考えてガラス基板２を用いているが、石英
基板やプラスチック等の基板を用いてもよい。タンタル
（Ｔａ）は、ＬＳＩでゲートに用いられる多結晶シリコ
ンや、薄膜トランジスタでゲートに用いられるクロム
（Ｃｒ）よりも低抵抗であるため、液晶表示装置でもよ
く用いられる材料である。もちろん、Ｔａの代わりに多
結晶シリコンやクロム（Ｃｒ）、モリブデン（Ｍｏ）、
アルミニウム（Ａｌ）等を用いてもよい。
【００４９】制御ゲート２２上には、酸化膜からなる層
間絶縁膜２４、例えばタンタル酸化膜（Ｔａ２ ０５ ）
が形成されている。ここで、Ｔａの酸化膜であるＴａ２
０５ は、誘電率が２０〜２５であり、シリコン酸化膜
の誘電率（３．９）の５倍から６倍程の非常に高い誘電
率を有している。このため、層間絶縁膜２４にＴａ２
０５ を用いれば、通常ＥＥＰＲＯＭで用いられている
ＯＮＯ膜よりも膜厚を厚くすることができる。これは、
層間絶縁膜２４の絶縁耐圧を高くするために非常に有利
である。なお、制御ゲート２２に、タンタルの代わりに
多結晶シリコンやクロム（Ｃｒ）、モリブデン（Ｍ
ｏ）、アルミニウム（Ａｌ）等を用いた場合には、層間
絶縁膜２４にこれらの酸化膜を用いればよい。
【００５０】さらに、層間絶縁膜２４上には、リン
（Ｐ）をドープした多結晶シリコンからなる電荷蓄積層
（ｎ+ 多結晶シリコン層）２６が形成されている。一
方、選択ゲートトランジスタの層間絶縁膜２４はゲート
絶縁膜として働くため、選択ゲートトランジスタの層間
絶縁膜（ゲート絶縁膜）２４上には、ノンドープの多結
晶シリコンからなる活性層２８が形成されている。
【００５１】隣接する積層ゲート（電荷蓄積層２６、制
御ゲート２２）の間、積層ゲートと選択ゲートトランジ
スタのゲート２２との間、隣接する選択ゲートトランジ
スタのゲート２２の間には、ゲート分離用の絶縁材３
０、例えばＴＥＯＳ膜あるいは２酸化シリコン膜が形成
されている。
【００５２】さらに、前記電荷蓄積層２６上には、電荷
授受用絶縁膜３２、例えば１００Å程度の２酸化シリコ
ン膜が形成されている。この電荷授受用絶縁膜３２上に
は、ノンドープの多結晶シリコンからなる活性層３４が
形成されている。前記電荷蓄積層２６及び活性層３４
は、ワード線と直交する方向で制御ゲート２２と自己整
合的に端部が一致するように形成されている。一方、選
択ゲートトランジスタの活性層２８上には電荷授受用絶
縁膜３２は存在せず、活性層２８上にノンドープの多結
晶シリコンからなる活性層３４が形成されている。
【００５３】メモリセル間、メモリセルと選択ゲートト
ランジスタ間、選択ゲートトランジスタ間のゲートが存
在しない領域上、すなわち前記ゲート分離用の絶縁材３
０上には、リンをドーピングした多結晶シリコン（ｎ+
多結晶シリコン）が形成されており、メモリセルおよび
選択ゲートトランジスタのソース、ドレイン３６を形成
している。
【００５４】また、選択ゲートトランジスタでは、電荷
授受用絶縁膜３２が存在しないため、ゲート絶縁膜２４
上の活性層２８とその上部のノンドープの多結晶シリコ
ンからなる活性層３４とは電気的に接触して一層化して
いる。よって、これら活性層２８、３４は一層の活性層
として動作する。また、活性層２８、３４は、ワード線
と直交する方向でゲート２２と自己整合的に端部が一致
するように形成されている。さらに、ワード線方向に隣
接するソース、ドレイン３６、活性層２８、３４と電荷
蓄積層２６間、及びソース、ドレイン３６、活性層３４
上には、素子分離用の絶縁膜３８が形成されている。そ
して、ソース、ドレイン３６の一部分には、ビット線コ
ンタクト（ＢＣ）４０を介してＡｌ配線４２が接続され
る。以上のような構造により、ＮＡＮＤ型のＥＥＰＲＯ
Ｍが形成されている。
【００５５】この実施の形態の不揮発性半導体メモリ１
２におけるメモリセル（トランジスタ）では、電荷蓄積
層２６と制御ゲート２２からなるキャパシタ面積と電荷
蓄積層２６と活性層３４からなるキャパシタ面積はほぼ
同じである。このため、メモリセルの容量カップリング
比を高くするためには、それぞれのキャパシタの絶縁膜
の膜厚と誘電率を適当な値に設定しなければならない。
例えば、容量カップリング比を０．６に設定するために
は、層間絶縁膜２４のキャパシタンスと電荷授受用絶縁
膜３２のキャパシタンスの比を３：２にしなければなら
ない。よって、前述した２つのキャパシタ面積の比が１
（等しい）ならば、層間絶縁膜２４のキャパシタンスと
電荷授受用絶縁膜３２のキャパシタンスにおけるそれぞ
れの誘電率／膜厚の値を３：２にする必要がある。
【００５６】一例として、電荷授受用絶縁膜３２として
１００Åの２酸化シリコン膜を用いた場合、層間絶縁膜
２４の膜厚はＴａ２ ０５ を用いたときには、５００Å
〜６００Åが適正な範囲となる。この膜厚は通常のＯＮ
Ｏ膜に比べて２．５倍から３倍程度厚いので、絶縁耐圧
を高くする点で有利である。さらに、Ｔａ２ ０５ の膜
厚５００Å〜６００Åは、実際の薄膜トランジスタのゲ
ート絶縁膜の膜厚としても実用可能な膜厚である。した
がって、この実施の形態の不揮発性半導体メモリ１２に
おけるメモリセル構造は、画像表示部４の薄膜トランジ
スタ２０と同時に形成することが可能な構造であること
がわかる。
【００５７】またここでは、層間絶縁膜２４として制御
ゲート２２を形成する高融点金属材の酸化膜を用いてい
るので、制御ゲート２２と層間絶縁膜２４の界面特性が
優れ、動作中のしきい値電圧変動等が少なく、素子の高
安定性、高信頼性に有利である。なお、この実施の形態
では、層間絶縁膜２４としてＴａ２ ０５ 単層の場合を
示したが、絶縁特性をさらに向上するために高融点金属
との界面側（制御ゲート２２面上）にＴａ２ ０５ を用
い、その上に例えば２酸化シリコンを積層してもよい。
【００５８】次に、前記不揮発性半導体メモリ１２のＮ
ＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
【００５９】図４（ａ）〜（ｄ）、図５（ａ）、（ｂ）
は、図２、図３に示したＮＡＮＤ型ＥＥＰＲＯＭのメモ
リセル、及び選択ゲートトランジスタの製造方法を示す
各工程における断面図である。図面上の左側の断面図は
ワード線方向に沿って切断した場合の概要を示してお
り、右側の断面図はビット線方向に沿って切断した場合
の概要を示す。
【００６０】図４（ａ）に示すように、ガラス基板２上
に、制御ゲート２２用の低抵抗の高融点金属膜、例えば
タンタル（Ｔａ）を形成する。その後、形成したタンタ
ルの上層部分を酸化して、Ｔａの上部に層間絶縁膜２４
としてのＴａ２ ０５ を形成する。この層間絶縁膜２４
上に、電荷蓄積層２６あるいは活性層２８となるノンド
ープの多結晶シリコン膜を形成する。続いて、露光技術
を用い、制御ゲートパターンを転写した感光材をマスク
にして、活性層２８、層間絶縁膜２４、制御ゲート２２
を自己整合的に垂直にエッチングする。以上の工程によ
り、図４（ａ）に示すような断面構造を得る。
【００６１】前記電荷蓄積層２６には、２×１０
２０［ｃｍ−３］程度のリン（Ｐ）のドーピングが必要
となる。ゆえに、フォトリソグラフィ法によりレジスト
のメモリセル部のみを開口し、イオン注入あるいはイオ
ンシャワードーピング等のドーピング技術を用いてリン
のドーピングを行う。以上の工程により、図４（ｂ）に
示すような断面構造を得る。
【００６２】次に、電荷蓄積層２６及び活性層２８を含
むガラス基板２の全面にゲート分離用の絶縁材３０を堆
積する。堆積後、絶縁材３０をＣＭＰ法などにより研磨
あるいはエッチバックして平坦化し、電荷蓄積層２６の
上面及び活性層２８の上面を露出させる。前記絶縁材３
０としては、例えばＴＥＯＳや２酸化シリコン膜を用い
る。続いて、電荷蓄積層２６上を含むガラス基板２の全
面に電荷授受用絶縁膜３２、例えば１００Å程度の２酸
化シリコン膜を形成する。
【００６３】この後、選択ゲートトランジスタあるいは
図示しない画像表示部のＴＦＴでは、活性層２８をその
ままチャネル領域として使用するために、図４（ｃ）に
示すようにフォトリソグラフィ法を用いてレジストパタ
ーン４４を形成し、活性層２８上の電荷授受用絶縁膜３
２を除去する。以上により、図４（ｄ）に示すような断
面構造を得る。
【００６４】その後、ガラス基板２の全面に、活性層３
４となるノンドープの多結晶シリコン膜を形成する。詳
述すると、メモリセルでは、図５（ａ）に示すように、
電荷授受用絶縁膜３２上に活性層３４となるノンドープ
の多結晶シリコン膜を形成する。選択ゲートトランジス
タでは、電荷授受用絶縁膜３２が存在しないため、活性
層２８上に活性層３４を形成し、活性層２８と活性層３
４を一層化して選択ゲートトランジスタの活性層２８、
３４とする。
【００６５】次に、メモリセルおよび選択ゲートトラン
ジスタのソース、ドレイン３６を形成する方法を説明す
る。活性層３４上に固体リンを堆積した後、透明のガラ
ス基板２の制御ゲート２２が形成された面の逆面側か
ら、紫外光パルス、例えばエキシマレーザ４６を照射す
る。すると、エキシマレーザ４６は、制御ゲート２２に
よって遮光されるため、制御ゲート２２が存在する領域
の上部の活性層３４には照射せず、制御ゲート２２が存
在しない領域の上部の活性層３４のみに照射する。これ
により、制御ゲート２２が存在しない領域の上部の活性
層３４のみを溶融させ再結晶化させる。
【００６６】溶融された活性層３４のシリコン中におけ
る不純物の拡散係数は固体中に対して数桁高いため、溶
融された活性層３４のみに瞬時に不純物のリンが拡散さ
れてドーピングがなされる。なお、活性層３４上に残存
する不要のリンは液体処理にて除去する。これにより、
メモリセルおよび選択ゲートトランジスタのソース、ド
レイン３６が形成される。このようなレーザ光をガラス
基板２の裏面側から照射する方法によれば、レジストパ
ターンを形成することなく、すなわちレジスト材の塗
布、露光、現像を行うことなく、制御ゲート２２を用い
て自己整合的に活性層３４にリンをドーピングしてソー
ス、ドレイン（ｎ+ 多結晶シリコン）３６を形成でき
る。前述の方法では、活性層３４上に固体リンを堆積し
たが、これに替えてリンを含むガス雰囲気中で、活性層
３４を溶融し再結晶化を行ってリンを活性層３４中にド
ーピングしてもよい。なお、ガラス基板２は、紫外光を
透過する材質から成っている。
【００６７】また、ソース、ドレイン３６を形成するた
めの別の方法として、次のような工程を用いてもよい。
活性層３４上にポジ型レジストを塗布し、透明のガラス
基板２の制御ゲート２２が形成された面の逆面側からポ
ジ型レジストを露光した後、現像して、制御ゲート２２
と自己整合的にレジストパターンを形成する。その後、
レジストパターンをマスクとしてガラス基板２の制御ゲ
ート２２が形成された面側から、通常の紫外光、例えば
エキシマレーザ４６を照射して露出した活性層３４面を
溶融させることで、前述の方法と同様に活性層３４上に
堆積させた固体リンあるいはリンを含むガス雰囲気か
ら、リンを制御ゲート２２が存在しない領域の上部の活
性層３４中にドーピングしてもよい。以上の工程によ
り、ガラス基板において紫外光を透過するために必要な
材質上の制約や紫外光照射時のダメージを何ら伴うこと
なく、図５（ａ）に示すような断面構造を得ることがで
きる。
【００６８】ソース、ドレイン３６を形成した後、図５
（ｂ）に示すように制御ゲート２２と交差する方向にソ
ース、ドレイン３６、活性層２８、３４、電荷授受用絶
縁膜３２、電荷蓄積層２６を側端が一致するようにエッ
チングする。以上の工程により、図５（ｂ）に示すよう
な断面構造を得る。
【００６９】その後、ガラス基板２の全面に、素子分離
用の絶縁膜３８を堆積する。続いて、絶縁膜３８にコン
タクト用の孔を開口し、コンタクト材を埋め込んでビッ
ト線コンタクト４０を形成する。絶縁膜３８上にＡｌ膜
を形成しパターニングして、ビット線コンタクト４０を
介してドレイン３６に接続されたＡｌ配線４２を形成す
る。以上の工程により、図３に示したようなメモリセル
及び選択ゲートトランジスタを有するＮＡＮＤ型ＥＥＰ
ＲＯＭが製造できる。この実施の形態の不揮発性半導体
メモリ１２の製造方法を用いれば、メモリセルに近接し
て配置される選択ゲートトランジスタ、及び同一基板上
に設けられる画素駆動用ＴＦＴも同一の製造工程を用い
て同時に形成することができる。
【００７０】次に、前記不揮発性半導体メモリ１２が形
成された基板と同一基板上に形成可能な画像表示部４内
の画素駆動用ＴＦＴ及び周辺回路用ＴＦＴについて説明
する。ここでは、画素駆動用ＴＦＴ及び周辺回路用ＴＦ
Ｔとして、活性層に多結晶シリコンを用いたＴＦＴ（以
下多結晶シリコンＴＦＴ）を示す。基本的には、このＴ
ＦＴは、図２、図３で示した選択ゲートトランジスタと
同一構造となっている。
【００７１】図６（ａ）は、この実施の形態の画像表示
部４内の画素駆動用ＴＦＴ、周辺回路用ＴＦＴとしての
多結晶シリコンＴＦＴの構成を示す平面図であり、図６
（ｂ）は平面図中の６ｂ−６ｂ線に沿った断面図であ
る。
【００７２】図６（ａ）、図６（ｂ）に示すように、ガ
ラス基板２上には、低抵抗の高融点金属であるタンタル
（Ｔａ）からなる制御ゲート２２が形成されている。こ
こでは、透明なガラス基板２を用いているが、その他の
透明な基板を用いてもよい。タンタル（Ｔａ）の代わり
に、多結晶シリコンやクロム（Ｃｒ）、モリブデン（Ｍ
ｏ）、アルミニウム（Ａｌ）等を用いてもよい。
【００７３】制御ゲート２２上には、酸化膜からなる層
間絶縁膜２４、例えばタンタル酸化膜（Ｔａ２ ０５ ）
が形成されている。ここで、Ｔａの酸化膜であるＴａ２
０５ は、誘電率が２０〜２５であり、シリコン酸化膜
の誘電率（３．９）の５倍から６倍程の非常に高い誘電
率を有している。このため、層間絶縁膜２４にＴａ２
０５ を用いれば、通常ＭＯＳＦＥＴで用いられている
シリコン酸化膜よりも膜厚を厚くすることができる。こ
れは、層間絶縁膜２４の絶縁耐圧を高くするために非常
に有利である。
【００７４】多結晶シリコンＴＦＴにおける層間絶縁膜
２４はゲート絶縁膜として働くため、層間絶縁膜（ゲー
ト絶縁膜）２４上には、ノンドープの多結晶シリコンか
らなる活性層２８が形成されている。この活性層２８上
には、ノンドープの多結晶シリコンからなる活性層３４
が形成されている。そして、活性層２８とその上部の活
性層３４は電気的に接触しており、これら活性層２８、
３４は一層の活性層として動作する。
【００７５】制御ゲート２２の両側には、ゲート分離用
の絶縁材３０、例えばＴＥＯＳ膜あるいは２酸化シリコ
ン膜が形成されている。この絶縁材３０上には、リンを
ドーピングした多結晶シリコンからなるソース、ドレイ
ン３６が形成されている。
【００７６】なお、活性層２８、３４は、制御ゲート２
２に対して自己整合的に形成されている。さらに、ソー
ス、ドレイン３６上及び活性層３４上には、絶縁膜３８
が形成されている。ソース、ドレイン３６には、コンタ
クト４０を介してＡｌ配線４２が接続される。以上のよ
うな構造により、画素駆動用ＴＦＴ及び周辺回路用ＴＦ
Ｔとしての多結晶シリコンＴＦＴが形成されている。
【００７７】次に、この発明の実施の形態の不揮発性半
導体メモリを備えた表示装置を構成する各トランジスタ
の断面構造を説明する。
【００７８】この不揮発性半導体メモリを備えた表示装
置は、不揮発性半導体メモリにメモリセル、選択ゲート
トランジスタを有し、画像表示部に画素駆動用ＴＦＴ、
周辺回路用ＴＦＴを有している。また、ここでは画素駆
動用ＴＦＴは、活性層に非晶質シリコンを用いている。
【００７９】図７は、この発明の実施の形態の表示装置
におけるメモリセル、選択ゲートトランジスタ、画素駆
動用ＴＦＴ、及び周辺回路用ＴＦＴの構造を示す断面図
である。
【００８０】図面上の左側から順番に、メモリセル、選
択ゲートトランジスタ、周辺回路用ＴＦＴ、画素駆動用
ＴＦＴを示している。メモリセル、選択ゲートトランジ
スタは、図３（ｂ）を用いて説明した通りであり、周辺
回路用ＴＦＴは図６（ｂ）を用いて説明した通りであ
る。また、画素駆動用ＴＦＴは、図６（ｂ）において多
結晶シリコンからなる活性層２８、３４を非晶質シリコ
ン膜４８、５０に替えたものであり、その他の構造は図
６（ｂ）に示すＴＦＴと同様である。
【００８１】メモリセルでは、電荷蓄積層２６にリンド
ープの多結晶シリコン、活性層３４にノンドープの多結
晶シリコンが用いられる。また、選択ゲートトランジス
タ及び周辺回路用ＴＦＴでは、チャネル領域にノンドー
プの多結晶シリコンが用いられる。画素駆動用ＴＦＴで
は、チャネル領域にノンドープの非晶質シリコンが用い
られる。
【００８２】一般に、非晶質シリコンＴＦＴに用いられ
る非晶質シリコンは、膜中のダングリングボンドを減少
させるために水素を導入して水素化されている。そのた
め、非晶質シリコン中に光が入射するとダングリングボ
ンドをターミネートしている水素原子が切れて膜中を動
き、ＴＦＴのしきい電圧を変動させてしまう。これはス
テブラル・ウロンスキ効果と呼ばれており、非晶質シリ
コンＴＦＴで防止しなければならない問題である。
【００８３】この実施の形態で示した画素駆動用ＴＦＴ
では、活性層の非晶質シリコンはゲート電極上のみに存
在するため、非晶質シリコンに対してゲート電極が遮光
板として働く。これにより、表示装置使用時などにガラ
ス基板２の裏面から光が非晶質シリコンに入射されるこ
とを防止できるため、この実施の形態の表示装置では前
述の問題を回避することができる。
【００８４】また、この実施の形態の表示装置において
は、選択ゲートトランジスタ、画素駆動用ＴＦＴ、周辺
回路用ＴＦＴのゲート絶縁膜として、メモリセルの電荷
授受用絶縁膜３２ではなく層間絶縁膜２４が用いられて
いる。これらトランジスタのゲート絶縁膜ではメモリセ
ルのゲート絶縁膜とは異なり、制御ゲート２２に供給さ
れた電圧が直接印加されることになるが、こうしたゲー
ト絶縁膜としてＴａ２０５ 等の誘電率の高い酸化膜を
厚く形成することは、絶縁耐圧を高める上で非常に有利
となる。なお、積層ゲート構造のメモリセルにおいて
は、メモリセルの容量カップリング比を高める観点か
ら、一般に層間絶縁膜２４には電荷授受用絶縁膜３２よ
りも誘電率の高い材料が用いられるので、メモリセルの
層間絶縁膜２４を選択ゲートトランジスタ、画素駆動用
ＴＦＴ、周辺回路用ＴＦＴのゲート絶縁膜として利用す
ることで、層間絶縁膜２４が特に高融点金属の酸化膜を
含む場合に限らず、ＯＮＯ膜等であってもこのような構
造になり、有効に絶縁耐圧が高められる。
【００８５】次に、図７に示した不揮発性半導体メモリ
を備えた表示装置の製造方法について説明する。
【００８６】図８（ａ）〜（ｃ）、図９は、前記不揮発
性半導体メモリを備えた表示装置の製造方法を示す各工
程における断面図である。
【００８７】図８（ａ）に示すように、ガラス基板２上
に、制御ゲート２２用の低抵抗の高融点金属膜、例えば
タンタル（Ｔａ）を形成する。その後、形成したタンタ
ルの上層部分を酸化して、Ｔａの上部に層間絶縁膜２４
としてのタンタル酸化膜（Ｔａ２ ０５ ）を形成する。
この層間絶縁膜２４上に、電荷蓄積層２６あるいは活性
層２８となるノンドープの非晶質シリコン膜４８を形成
する。続いて、フォトリソグラフィ法を用い、制御ゲー
トパターンを転写した感光材をマスクにして、非晶質シ
リコン膜４８、層間絶縁膜２４、制御ゲート２２を自己
整合的に垂直にエッチングする。以上の工程により、図
８（ａ）に示すような断面構造を得る。
【００８８】メモリセルにおける電荷蓄積層２６には、
２×１０２０［ｃｍ−３］程度のリン（Ｐ）のドーピン
グが必要となる。ゆえに、フォトリソグラフィ法により
レジストのメモリセル部のみを開口した後、イオン注入
あるいはイオンシャワードーピング等のドーピング技術
を用いて、メモリセルの非晶質シリコン膜４８にリンの
ドーピングを行い、ｎ+ 非晶質シリコン膜を形成する。
【００８９】さらに、メモリセルの前記ｎ+ 非晶質シリ
コン膜と、選択ゲートトランジスタ及び周辺回路用ＴＦ
Ｔの非晶質シリコン膜４８を、紫外光パルス、例えばエ
キシマレーザの照射により結晶化し、それぞれリンドー
プの多結晶シリコン膜（ｎ+多結晶シリコン膜）からな
る電荷蓄積層２６と、ノンドープの多結晶シリコン膜か
らなる活性層２８を形成する。以上の工程により、図８
（ｂ）に示すような断面構造を得る。
【００９０】次に、電荷蓄積層２６、活性層２８、及び
非晶質シリコン膜４８を含むガラス基板２の全面にゲー
ト分離用の絶縁材３０を堆積する。堆積後、絶縁材３０
をＣＭＰ法などにより研磨あるいはエッチバックして平
坦化し、電荷蓄積層２６の上面、活性層２８の上面、及
び非晶質シリコン膜４８の上面を露出させる。前記絶縁
材３０としては、例えばＴＥＯＳや２酸化シリコン膜を
用いる。続いて、電荷蓄積層２６上を含むガラス基板２
の全面に電荷授受用絶縁膜３２、例えば１００Å程度の
２酸化シリコン膜を形成する。
【００９１】この後、選択ゲートトランジスタ、周辺回
路用ＴＦＴ、及び画素駆動用ＴＦＴでは、活性層２８及
び非晶質シリコン膜４８を電荷蓄積層にせずそのままチ
ャネル領域として使用するため、活性層２８及び非晶質
シリコン膜４８上の電荷授受用絶縁膜３２を除去する。
【００９２】その後、ガラス基板２の全面に、画素駆動
用ＴＦＴで活性層となるノンドープの非晶質シリコン膜
５０を形成する。詳述すると、メモリセルでは、電荷授
受用絶縁膜３２上に非晶質シリコン膜５０を形成する。
選択ゲートトランジスタ及び周辺回路用ＴＦＴでは、電
荷授受用絶縁膜３２が存在しないため、活性層２８上に
非晶質シリコン膜５０を形成する。画素駆動用ＴＦＴで
も、電荷授受用絶縁膜３２が存在しないため、非晶質シ
リコン膜４８上に非晶質シリコン膜５０を形成する。
【００９３】続いて、画素駆動用ＴＦＴを除く、メモリ
セル、選択ゲートトランジスタ及び周辺回路用ＴＦＴで
は、非晶質シリコン膜５０を、紫外光パルス、例えばエ
キシマレーザの照射により結晶化して多結晶シリコンか
らなる活性層３４を形成する。これにより、メモリセル
では、電荷授受用絶縁膜３２上にチャネル領域となる活
性層３４が形成される。選択ゲートトランジスタ及び周
辺回路用ＴＦＴでは、活性層２８と活性層３４が電気的
に接触しており、これら活性層２８、３４は一層の活性
層として動作する。さらに、画素駆動用ＴＦＴでは、非
晶質シリコン膜４８と非晶質シリコン膜５０が電気的に
接触しており、これら非晶質シリコン膜４８、５０は一
層の活性層として動作する。以上の工程により、図８
（ｃ）に示すような断面構造を得る。
【００９４】次に、メモリセル、選択ゲートトランジス
タ、周辺回路用ＴＦＴ、及び画素駆動用ＴＦＴのソー
ス、ドレイン３６を形成する方法を説明する。活性層３
４上及び非晶質シリコン膜５０上に固体リンを堆積した
後、透明のガラス基板２の制御ゲート２２が形成された
面の逆面側から、紫外光パルス、例えばエキシマレーザ
を照射する。すると、エキシマレーザは、制御ゲート２
２によって遮光されるため、制御ゲート２２が存在する
領域上部に位置する活性層３４及び非晶質シリコン膜５
０には照射せず、制御ゲート２２が存在しない領域上部
の活性層３４及び非晶質シリコン膜５０のみに照射す
る。これにより、制御ゲート２２が存在しない領域の上
部の活性層３４及び非晶質シリコン膜５０のみを溶融さ
せ（再）結晶化させる。
【００９５】溶融された活性層３４及び非晶質シリコン
膜５０のシリコン中における不純物の拡散係数は固体中
に対して数桁高いため、溶融された活性層３４及び非晶
質シリコン膜５０のみに瞬時に不純物のリンが拡散され
てドーピングがなされる。なお、活性層３４上及び非晶
質シリコン膜５０上に残存する不要のリンは液体処理に
て除去する。これにより、メモリセル、選択ゲートトラ
ンジスタ、周辺回路用ＴＦＴ、及び画素駆動用ＴＦＴの
ソース、ドレイン３６が形成される。
【００９６】このようなレーザ光をガラス基板２の裏面
側から照射する方法によれば、レジストパターンを形成
することなく、すなわちレジスト材の塗布、露光、現像
を行うことなく、制御ゲート２２を用いて自己整合的に
活性層３４及び非晶質シリコン膜５０にリンをドーピン
グしてソース、ドレイン（ｎ+ 多結晶シリコン）３６を
形成できる。前述の方法では、活性層３４上及び非晶質
シリコン膜５０上に固体リンを堆積したが、これに替え
てリンを含むガス雰囲気中で、活性層３４及び非晶質シ
リコン膜５０を溶融し（再）結晶化を行ってリンを活性
層３４中及び非晶質シリコン膜５０中にドーピングして
もよい。
【００９７】また、ソース、ドレイン３６を形成するた
めの別の方法として、次のような工程を用いてもよい。
活性層３４上及び非晶質シリコン膜５０上にポジ型レジ
ストを塗布し、透明のガラス基板２の制御ゲート２２が
形成された面の逆面側からこのポジ型レジストを露光し
た後、現像して、制御ゲート２２と自己整合的にレジス
トパターンを形成する。その後、レジストパターンをマ
スクとしてガラス基板２の制御ゲート２２が形成された
面側から紫外線を照射し、制御ゲート２２が存在しない
領域上部の活性層３４及び非晶質シリコン膜５０を溶融
し（再）結晶化することで、拡散源の固体リンあるいは
リンを含むガス雰囲気からリンをドーピングしてもよ
い。以上の工程により、図９に示すような断面構造を得
る。
【００９８】その後、ガラス基板２の全面に絶縁膜を堆
積した後、コンタクトを介してソース、ドレイン３６に
接続されたＡｌ配線等を形成する。以上の工程により、
不揮発性半導体メモリを備えた表示装置が製造できる。
この実施の形態の製造方法を用いれば、メモリセル、こ
れに近接して配置される選択ゲートトランジスタ、さら
に同一基板上に設けられる周辺回路用ＴＦＴ及び画素駆
動用ＴＦＴも同一の製造工程を用いて同時に形成するこ
とができる。
【００９９】この発明の望ましい実施態様を列記すると
次のようになる。
【０１００】１．基板は、ガラス基板あるいは石英基板
等の絶縁性基板であり、紫外光を透過すること。
【０１０１】２．制御ゲートは、Ｔａ、Ｍｏ、Ｃｒ、Ａ
ｌ等の低抵抗、高融点金属であり、ゲート絶縁膜に用い
られるその酸化膜は２酸化シリコンや窒化シリコンに比
べて高誘電率を有すること。例えば、タンタル酸化膜
（Ｔａ２ ０５ ）ではε＝２０〜２５であり、２酸化シ
リコン（Ｓｉ０２ ）の５倍から６倍である。
【０１０２】３．メモリセルの電荷蓄積層は多結晶シリ
コンであり、この多結晶シリコンはリンがドーピングさ
れて２×１０２０［ｃｍ-3］程度の不純物濃度を有して
いること。
【０１０３】４．メモリセルのチャネル層はノンドープ
の多結晶シリコンであり、画素駆動用ＴＦＴの活性層は
ノンドープの非晶質シリコンであること。
【０１０４】なお、この発明が適用される不揮発性半導
体メモリ、不揮発性半導体メモリを備えた表示装置及び
その製造方法は前述した実施の形態に示した一例のみで
はないことは言うまでもない。また、発明の内容を逸脱
しない範囲で、この発明を種々変形して使用することが
可能である。
【０１０５】
【発明の効果】以上述べたようにこの発明によれば、画
素駆動用の薄膜トランジスタと同一の製造工程を用い
て、工程数の増加やコストの増加を抑えて形成可能な不
揮発性半導体メモリを実現することにより、高性能化及
び低コスト化が可能な不揮発性半導体メモリを備えた表
示装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態の不揮発性半導体メモリ
を備えた表示装置の構成を示す平面図である。
【図２】前記不揮発性半導体メモリの構成を示す平面図
である。
【図３】図２（ｂ）中の３ａ−３ａ及び３ｂ−３ｂに沿
った断面図である。
【図４】図２、図３に示したＮＡＮＤ型ＥＥＰＲＯＭの
メモリセル、及び選択ゲートトランジスタの製造方法を
示す各工程における断面図である。
【図５】図２、図３に示したＮＡＮＤ型ＥＥＰＲＯＭの
メモリセル、及び選択ゲートトランジスタの製造方法を
示す各工程における断面図である。
【図６】この発明の実施の形態の画像表示部内の画素駆
動用ＴＦＴ、周辺回路用ＴＦＴとしての多結晶シリコン
ＴＦＴの構成を示す平面図及び断面図である。
【図７】この発明の実施の形態の表示装置におけるメモ
リセル、選択ゲートトランジスタ、画素駆動用ＴＦＴ、
及び周辺回路ＴＦＴの構造を示す断面図である。
【図８】前記表示装置の製造方法を示す各工程における
断面図である。
【図９】前記表示装置の製造方法を示す各工程における
断面図である。
【図１０】従来の液晶ディスプレイにおける画素駆動用
ＴＦＴの断面図である。
【図１１】従来のＥＥＰＲＯＭの一つであるＦＥＴＭＯ
Ｓ型ＥＥＰＲＯＭのメモリセル構造を示す平面図及び断
面図である。
【符号の説明】
２…ガラス基板 ４…画像表示部 ６…シフトレジスタ ８…ラッチ・センスアンプ １０…シフトレジスタ １２…不揮発性半導体メモリ １４…ワード線 １６…データ線 １８…液晶画素 ２０…薄膜トランジスタ（ＴＦＴ） ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２…ワード線 ＳＬ…ソース線 ＢＬ…ビット線 ＦＧ…電荷蓄積層 ＢＣ…ビット線コンタクト ＷＬ１〜ＷＬ８…ワード線 ＳＧＤ１、ＳＧＤ２、ＳＧＳ１、ＳＧＳ２…選択ゲート
トランジスタのゲート ＳＣ…ソース線コンタクト ２２…制御ゲート ２４…層間絶縁膜 ２６…電荷蓄積層（ｎ+ 多結晶シリコン層） ２８…活性層 ３０…絶縁材 ３２…電荷授受用絶縁膜 ３４…活性層 ３６…ソース、ドレイン ３８…絶縁膜 ４０…ビット線コンタクト ４２…Ａｌ配線 ４４…レジストパターン ４６…エキシマレーザ ４８、５０…非晶質シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ ５Ｆ１１０ 27/10 ４８１ 29/78 ６１２Ｂ 29/786 ６１２Ｃ Ｈ０４Ｎ 5/66 １０２ Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JB13 JB23 JB32 JB33 JB51 JB61 KA04 KA07 KA12 KA16 KA18 KA22 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA24 MA27 MA30 MA31 MA35 MA37 MA41 NA25 NA27 NA29 PA06 5C058 AA09 AB01 BA01 BA35 BB13 5C094 AA43 AA44 AA51 AA56 BA03 BA43 CA19 DA09 DA13 DB01 DB04 DB10 EA04 EA05 FA01 FA02 FA10 FB02 FB12 FB14 FB15 GA10 GB10 5F001 AA06 AA63 AB04 AB08 AD08 AD41 AD53 AD70 AG07 AG24 AG30 AG31 AG40 5F083 EP23 EP44 EP54 EP56 EP76 EP77 ER21 GA28 GA30 HA10 JA02 JA06 JA32 JA36 JA39 PR29 PR33 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA11 5F110 AA03 AA06 AA07 AA12 AA16 AA19 AA30 BB02 BB08 CC07 CC08 DD01 DD02 DD03 EE03 EE04 EE09 FF01 FF02 GG02 GG13 GG15 GG22 GG35 HJ16 HJ17 HL03 NN44 NN46 NN47 NN62 NN78 NN80 PP03 PP11 PP16 QQ08 QQ11 QQ12 QQ19 QQ21

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成された高融点金属材からな
    る制御ゲートと、 前記制御ゲート上に形成された絶縁膜と、 前記絶縁膜上に形成された電荷蓄積層と、 前記電荷蓄積層上に形成された電荷授受用絶縁膜と、 前記電荷授受用絶縁膜上に形成された半導体層と、 前記半導体層における前記電荷蓄積層上の領域を挟持す
    るように前記半導体層に形成されたソース・ドレイン
    と、 を具備することを特徴とする不揮発性半導体メモリ。
  2. 【請求項２】 基板上に形成された高融点金属材からな
    る複数の制御ゲートと、 前記制御ゲート上に形成された絶縁膜と、 前記絶縁膜上に形成された電荷蓄積層と、 前記電荷蓄積層上に形成された電荷授受用絶縁膜と、 前記電荷授受用絶縁膜上に、前記複数の制御ゲートと交
    差するように各々が電気的に分離されて配置された複数
    の半導体層と、 前記複数の制御ゲート間に位置する前記半導体層に形成
    されたソース・ドレインとを具備し、 前記制御ゲート、前記電荷蓄積層、及び前記半導体層を
    有するメモリセルトランジスタが前記ソース・ドレイン
    により他のメモリセルと接続されてメモリセルアレイを
    構成することを特徴とする不揮発性半導体メモリ。
  3. 【請求項３】 前記絶縁膜は、前記制御ゲートを形成す
    る前記高融点金属材の酸化膜を含むことを特徴とする請
    求項１または２記載の不揮発性半導体メモリ。
  4. 【請求項４】 前記電荷蓄積層は前記制御ゲートと一方
    向の側端位置が略一致するように形成されており、前記
    ソース・ドレインは前記制御ゲート及び前記電荷蓄積層
    と一方向の側端位置が略一致するように形成されている
    ことを特徴とする請求項１、２または３記載の不揮発性
    半導体メモリ。
  5. 【請求項５】 基板上に形成された制御ゲートと、前記
    制御ゲート上に形成された絶縁膜と、前記絶縁膜上に形
    成された電荷蓄積層と、前記電荷蓄積層上に形成された
    電荷授受用絶縁膜と、前記電荷授受用絶縁膜上に形成さ
    れた半導体層と、前記半導体層における前記電荷蓄積層
    上の領域を挟持するように前記半導体層に形成されたソ
    ース・ドレインとを有するメモリセルと、 前記基板上に形成された前記制御ゲートと、前記制御ゲ
    ート上に形成された前記絶縁膜と、前記絶縁膜上に形成
    されたチャネル領域と、前記チャネル領域上に、このチ
    ャネル領域と電気的に接続されるように形成された前記
    半導体層と、前記半導体層における前記チャネル領域上
    の領域を挟持するように前記半導体層に形成されたソー
    ス・ドレインとを有する電界効果型トランジスタと、 を具備することを特徴とする不揮発性半導体メモリ。
  6. 【請求項６】 第１の絶縁膜を介在させつつ積層形成さ
    れた電荷蓄積層と制御ゲートの積層ゲート構造と、電荷
    授受用絶縁膜を介してその一部が前記電荷蓄積層と対向
    するように形成された第１の半導体層と、前記第１の半
    導体層における前記電荷蓄積層と対向する領域を挟持す
    るように前記第１の半導体層に形成された第１のソース
    ・ドレインとを有するメモリセルと、 前記制御ゲートと同一層からなるゲート電極と、前記第
    １の絶縁膜と同一層からなる第２の絶縁膜を介して前記
    ゲート電極と対向するように形成された前記電荷蓄積層
    と同一層からなるチャネル領域と、前記チャネル領域に
    電気的に接続されるように形成された前記第１の半導体
    層と同一層からなる第２の半導体層と、前記第２の半導
    体層における前記チャネル領域に直接接続された領域を
    挟持するように前記第２の半導体層に形成された第２の
    ソース・ドレインとを有する電界効果型トランジスタ
    と、 を具備することを特徴とする不揮発性半導体メモリ。
  7. 【請求項７】 前記電界効果型トランジスタは、前記メ
    モリセルに接続される選択ゲートトランジスタを構成す
    ることを特徴とする請求項５または６記載の不揮発性半
    導体メモリ。
  8. 【請求項８】 基板上に形成された制御ゲートと、前記
    制御ゲート上に形成された絶縁膜と、前記絶縁膜上に形
    成された電荷蓄積層と、前記電荷蓄積層上に形成された
    電荷授受用絶縁膜と、前記電荷授受用絶縁膜上に形成さ
    れた半導体層と、前記半導体層における前記電荷蓄積層
    上の領域を挟持するように前記半導体層に形成されたソ
    ース・ドレインとを有するメモリセルと、 前記基板上に形成された前記制御ゲートと、前記制御ゲ
    ート上に形成された前記絶縁膜と、前記絶縁膜上に形成
    されたチャネル領域と、前記チャネル領域上に、このチ
    ャネル領域と電気的に接続されるように形成された前記
    半導体層と、前記半導体層における前記チャネル領域上
    の領域を挟持するように前記半導体層に形成されたソー
    ス・ドレインとを有する電界効果型トランジスタとを具
    備し、 前記電界効果型トランジスタは、前記基板上に形成され
    た表示手段の画素駆動用のトランジスタ及び前記表示手
    段を駆動するための周辺回路用のトランジスタの少なく
    とも一方を含んでいることを特徴とする不揮発性半導体
    メモリを備えた表示装置。
  9. 【請求項９】 前記制御ゲートは高融点金属材からな
    り、前記絶縁膜は前記高融点金属材の酸化膜を含むこと
    を特徴とする請求項８記載の不揮発性半導体メモリを備
    えた表示装置。
  10. 【請求項１０】 前記表示手段は、薄膜トランジスタ駆
    動型の液晶表示装置であることを特徴とする請求項８ま
    たは９記載の不揮発性半導体メモリを備えた表示装置。
  11. 【請求項１１】 メモリセルと電界効果型トランジスタ
    を有する不揮発性半導体メモリの製造方法において、 基板上にゲート電極を形成する工程と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記絶縁膜上に第１の半導体層を形成する工程と、 前記第１の半導体層、前記絶縁膜、前記ゲート電極を自
    己整合的にエッチングする工程と、 メモリセル側で選択的に前記第１の半導体層に不純物を
    導入して電荷蓄積層を形成し、電界効果型トランジスタ
    側では前記第１の半導体層をそのまま残す工程と、 基板全面に絶縁材を堆積した後、前記絶縁材を後退させ
    て前記電荷蓄積層の上面及び前記第１の半導体層の上面
    を露出させる工程と、 露出した前記電荷蓄積層の上面及び前記第１の半導体層
    の上面に電荷授受用絶縁膜を形成した後、パターニング
    して前記電荷蓄積層の上面に選択的に残す工程と、 メモリセル側では前記電荷授受用絶縁膜上に第２の半導
    体層を形成し、電界効果型トランジスタ側では前記第１
    の半導体層上に前記第２の半導体層を形成する工程と、 前記ゲート電極の上方の領域以外の前記第２の半導体層
    を選択的に溶融した後、結晶化させることで、溶融した
    前記第２の半導体層に選択的に前記不純物を拡散してソ
    ース・ドレインを形成する工程と、 を具備することを特徴とする不揮発性半導体メモリの製
    造方法。
  12. 【請求項１２】 メモリセル、選択ゲートトランジスタ
    を有する不揮発性半導体メモリと、表示手段の画素駆動
    用のトランジスタと、前記表示手段を駆動するための周
    辺回路用のトランジスタとを有する不揮発性半導体メモ
    リを備えた表示装置の製造方法において、 基板上にゲート電極を形成する工程と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記絶縁膜上に第１の非晶質シリコン膜を形成する工程
    と、 前記第１の非晶質シリコン膜、前記絶縁膜、前記ゲート
    電極を自己整合的にエッチングする工程と、 メモリセル側で選択的に前記第１の非晶質シリコン膜に
    不純物を導入して高不純物濃度の非晶質シリコン膜を形
    成し、その他のトランジスタ側では前記第１の非晶質シ
    リコン膜をそのまま残す工程と、 メモリセル、選択ゲートトランジスタ、及び周辺回路用
    のトランジスタ側で選択的に、前記高不純物濃度の非晶
    質シリコン膜及び前記第１の非晶質シリコン膜に紫外光
    を照射して、それぞれ高不純物濃度の多結晶シリコン膜
    からなる電荷蓄積層、及び多結晶シリコン膜からなる第
    １の半導体層を形成する工程と、 基板全面に絶縁材を堆積した後、前記絶縁材を後退させ
    て前記電荷蓄積層の上面、前記第１の半導体層の上面、
    及び画素駆動用のトランジスタ側の前記第１の非晶質シ
    リコン膜の上面を露出させる工程と、 露出した前記電荷蓄積層の上面、前記第１の半導体層の
    上面、及び前記第１の非晶質シリコン膜の上面に、電荷
    授受用絶縁膜を形成した後、パターニングして前記電荷
    蓄積層の上面に選択的に残す工程と、 メモリセル側では前記電荷授受用絶縁膜上に第２の非晶
    質シリコン膜を形成し、選択ゲートトランジスタ及び周
    辺回路用のトランジスタ側では前記第１の半導体層上に
    前記第２の非晶質シリコン膜を形成し、画素駆動用のト
    ランジスタ側では前記第１の非晶質シリコン膜上に前記
    第２の非晶質シリコン膜を形成する工程と、 メモリセル、選択ゲートトランジスタ、及び周辺回路用
    のトランジスタ側で選択的に、前記第２の非晶質シリコ
    ン膜に紫外光を照射して結晶化し、多結晶シリコン膜か
    らなる第２の半導体層を形成する工程と、 前記ゲート電極の上方の領域以外の前記第２の半導体層
    及び前記第２の非晶質シリコン膜を選択的に溶融した
    後、結晶化させることで、溶融した前記第２の半導体層
    及び前記第２の非晶質シリコン膜に選択的に不純物を拡
    散してソース・ドレインを形成する工程と、 を具備することを特徴とする不揮発性半導体メモリを備
    えた表示装置の製造方法。
  13. 【請求項１３】 前記第１、第２の半導体層は、ノンド
    ープの多結晶シリコン膜であることを特徴とする請求項
    １１記載の不揮発性半導体メモリの製造方法。
  14. 【請求項１４】 前記ソース・ドレインを形成する工程
    は、前記基板のゲート電極が形成された面の逆面側から
    前記基板を実質的に透過する紫外光を照射する工程を含
    むことを特徴とする請求項１１記載の不揮発性半導体メ
    モリの製造方法。
  15. 【請求項１５】 前記ソース・ドレインを形成する工程
    は、前記基板のゲート電極が形成された面の逆面側から
    前記基板を実質的に透過する紫外光を照射する工程を含
    むことを特徴とする請求項１２記載の不揮発性半導体メ
    モリの製造方法。
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