KR20050029512A - 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 다결정 실리콘 박막 트랜지스터에 관한 것으로, 바텀 게이트(bottom-gate) 구조에서의 다결정 실리콘 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명은 바텀 게이트 구조의 다결정 실리콘 박막 트랜지스터에서 게이트 배선과 게이트 전극의 두께를 달리하여 형성함으로써 결정화 공정시에 게이트 전극의 단차부 곡률에 의한 액티브 영역에서의 단선을 방지하여 제품의 불량을 감소시키고 제조 비용을 절감하는 효과가 있으며 제품 수율을 향상시킬 수 있다.
Description
본 발명은 다결정 실리콘 박막 트랜지스터에 관한 것으로, 바텀 게이트(bottom-gate) 구조에서의 다결정 실리콘 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었는데, 그 중 색 재현성 등이 우수한 액정 표시 장치(liquid crystal display)가 활발하게 개발되고 있다.
일반적으로 액정 표시 장치는 일면에 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
액정 표시 장치는 다양한 형태로 이루어질 수 있는데, 현재 박막 트랜지스터와 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정 표시 장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.
이러한 액정 표시 장치는 하부의 어레이 기판에 화소 전극이 형성되어 있고 상부 기판인 컬러 필터 기판에 공통 전극이 형성되어 있는 구조로, 상하로 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다. 이는, 투과율과 개구율 등의 특성이 우수하며, 상판의 공통 전극이 접지 역할을 하게 되어 정전기로 인한 액정셀의 파괴를 방지할 수 있다.
일반적으로, 박막 트랜지스터에 사용되는 액티브층은 비정질 실리콘(amorphous silicon ; a-Si:H)이 주류를 이루고 있다. 이는 대면적으로 제작이 용이하여 생산성이 높고, 350℃ 이하의 낮은 기판온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다.
특히, 상기 비정질 실리콘은 빛 조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
또한, 이러한 다결정 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200 배 정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성이 우수하다. 또한, 구동회로를 동일 기판 상에 형성할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조로 하여 종래 바텀 게이트형(bottom gate type) 다결정 실리콘 박막 트랜지스터에 대해서 설명한다.
도 1은 종래의 다결정 실리콘 박막 트랜지스터에 대한 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ선을 따라 자른 단면도이다.
도 1에 도시한 바와 같이, 투명한 기판 상에 평행하게 배열되는 다수의 게이트배선(111) 및 이와 직교하는 다수의 평행한 데이터배선(112)이 매트릭스 형태를 이루며 화소 영역을 정의하고 있고, 상기 두 배선의 교차지점에 반도체층(116), 게이트 전극(120), 소스 전극 및 드레인 전극(126, 128)을 포함하는 박막 트랜지스터와, 상기 박막트랜지스터와 전기적으로 연결되는 화소전극(134)이 위치한다.
이때, 상기 반도체층(116)에는 제 1, 2 반도체층 콘택홀(122a, 122b)에 의해서 소스 전극 및 드레인 전극(126, 128)과 전기적으로 연결되며, 상기 드레인 콘택홀(130)에 의해서 드레인 전극(128)과 화소 전극(134)이 전기적으로 연결된다.
여기서, 상기 반도체층(116)은 비정질 실리콘(a-si)으로 기판 상에 도포된 후 레이저 어닐링(laser anealing) 등으로 다결정화된 다결정 실리콘(p-si)으로 이루어진다.
도 2는 도 1에서 Ⅰ-Ⅰ'선을 따라 절단한 단면으로서, 종래 바텀 게이트형 박막 트랜지스터를 가지는 어레이 기판의 화소 영역 일부분을 간략하게 도시한 단면도이다.
도 2에 나타낸 바와 같이 도 1의 Ⅰ-Ⅰ'선을 따라서 단면하면, 절연기판(100) 상부에 버퍼층(114)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(114) 상부에는 게이트 전극(120)이 형성되어 있으며, 상기 게이트 전극(120)을 덮는 게이트 절연막(118)과, 상기 게이트 절연막(118) 상에 반도체층(116)이 형성되어 있다.
상기 반도체층(116)을 덮고 있으며, 상부에는 제 1, 2 반도체층 콘택홀(122a, 122b)을 포함하는 층간절연막(124 ; interlayer)이 형성되어 있으며, 상기 제 1, 2 반도체층 콘택홀(122a, 122b)과 각각 연결되는 상기 소스 및 드레인 전극(126, 128)이 서로 일정간격 이격되어 형성되어 있다.
그리고, 상기 소스 및 드레인 전극(126, 128) 상부에는 드레인 콘택홀(130)을 포함하는 보호층(132)이 형성되어 있고, 상기 보호층(132) 상부에는 상기 드레인 콘택홀(130)을 통해 드레인 전극(128)과 연결되어 화소 전극(134)이 형성되어 있다.
여기서, 상기 게이트 전극(120) 및 게이트 배선(111)은 동일 금속 물질로 형성되어지는데, 상기 게이트 전극(120) 및 게이트 배선(111)의 단차로 인하여 결정화 공정 수행시에 단선이 발생하는 경우가 있다.
도 3은 종래 바텀 게이트형 다결정 실리콘 박막 트랜지스터를 제조시에 결정화 공정을 보여주는 도면이다.
도 3에 도시된 바와 같이, 절연기판(100) 상부에 버퍼층(114)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(114) 상부에는 게이트 전극(120)이 형성되어 있으며, 상기 게이트 전극(120)을 덮는 게이트 절연막(118)과, 상기 게이트 절연막(118) 상에 비정질 실리콘 박막(116)이 형성된다.
이와 같은 비정질 실리콘 박막(116)은 기판(100)의 전면에 플라즈마 화학 기상 증착법(PECVD) 등을 이용하여 300Å ~ 1000Å 정도의 두께로 증착된다.
그리고, 400℃ ~ 500℃에서 탈수소화(hydrogen evolution) 과정을 거친다.
이와 같은 탈수소화 공정을 거치는 이유는 앞서 비정질 실리콘 박막(120a)을 플라즈마 화학 기상 증착법으로 증착하는 과정에서 첨가된 수소(H)를 제거하여 이후 레이저 열처리(laser annealing) 과정에서의 막들뜸(films ablation) 현상을 방지하기 위해서이다.
이어서, 상기 탈수소화된 비정질 실리콘 박막(116)에 레이저 열처리 공정을 하여 결정화한다.
이때, 상기와 같은 바텀 게이트 구조에서는 게이트 금속(120)의 두께가 두꺼우면 비정질 실리콘을 증착한 후 레이저를 조사하여 결정화시키는 과정에서 게이트 단차부(A)에 단선이 발생하는 문제점이 있다.
그 이유는 상기 비정질 실리콘이 레이저에 의해 용융하여 결정화되는 중에 게이트 금속의 단차부 곡률에 따른 응집(agglomeration) 현상으로 인해 단선이 되는 것이다.
따라서, 상기 게이트 금속은 그 두께가 얇을 수록 유리하나 너무 얇게 형성하게 되면 게이트 배선 및 게이트 전극 구동시에 게이트 배선에서 높아진 저항으로 인해 라인 딜레이(line delay)가 발생하는 문제점이 있다.
본 발명은 바텀 게이트 구조의 다결정 실리콘 박막 트랜지스터에서 게이트 배선과 게이트 전극의 두께를 달리하여 형성함으로써 상기 게이트 전극 상에 형성되는 액티브 영역에서의 결정화 공정이 양호하게 이루어지는 다결정 실리콘 박막 트랜지스터 및 그 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터는, 기판 상에 단차가 있도록 형성되는 게이트 전극 및 게이트 배선을 형성하는 게이트 금속 패턴과; 상기 게이트 금속 패턴 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 게이트 전극에 대응되는 위치에 액티브층, LDD층, 소스 영역, 드레인 영역을 이루는 다결정 반도체층과; 상기 다결정 반도체층 상에서 소스 영역, 드레인 영역과 접속하는 소스 전극, 드레인 전극과; 상기 드레인 전극과 접속하는 화소 전극;을 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법은, 기판 위에 단차가 있는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 액티브 영역에 다결정 반도체층을 형성하는 단계와; 상기 다결정 반도체층 상에 불순물을 도핑하여 액티브층, LDD층 및 소스 영역, 드레인 영역을 형성하는 단계와; 상기 소스 영역, 드레인 영역에 전기적으로 접속하는 소스 전극, 드레인 전극을 형성하는 단계; 및 상기 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 게이트 금속 패턴을 형성하는 방법에 있어서, 기판 상에 게이트 금속 물질을 증착하는 단계와; 상기 게이트 금속 물질 상에 포토 레지스트를 도포하는 단계와; 상기 포토 레지스트를 회절 노광하여 단차가 있는 포토 레지스트 패턴이 형성되는 단계와; 상기 게이트 금속 물질을 식각하여 게이트 전극 및 게이트 배선을 패터닝하는 단계와; 상기 포토 레지스트 패턴을 식각하여 게이트 전극을 더 식각하는 단계와; 상기 포토 레지스트 패턴을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명의 구체적인 실시예에 대해서 상세히 설명한다.
도 4는 본 발명에 따른 바텀 게이트(bottom gate) 구조의 다결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판의 개략적인 평면도이며, 도 5는 도 4의 Ⅱ-Ⅱ'로 자른 단면과 Ⅲ-Ⅲ'로 자른 단면을 보여주는 단면도이다.
도 4에 도시한 바와 같이, 투명한 기판 상에 평행하게 배열되는 다수의 게이트배선(211) 및 이와 직교하는 다수의 평행한 데이터배선(212)이 매트릭스 형태를 이루며 화소영역을 정의하고 있고, 상기 두 배선의 교차지점에 반도체층(216), 게이트 전극(220), 소스 전극 및 드레인 전극(226, 228)을 포함하는 박막 트랜지스터와, 상기 박막트랜지스터와 전기적으로 연결되는 화소전극(234)이 위치한다.
이때, 상기 반도체층(216)에는 제 1, 2 반도체층 콘택홀(222a, 222b)에 의해서 소스 전극 및 드레인 드레인 전극(226, 228)과 전기적으로 연결되며, 상기 드레인 콘택홀(230)에 의해서 드레인 전극(228)과 화소 전극(234)이 전기적으로 연결된다.
여기서, 상기 반도체층(216)은 비정질 실리콘으로 도포된 후 레이저 어닐링 등으로 다결정화된 다결정 실리콘으로 이루어진다.
상기 게이트 전극(220)은 게이트 배선(211)에서 화소 영역 쪽으로 연장되어 동일한 층에서 동일한 금속 물질로 형성되어 있으며, 상기 게이트 전극(220)의 두께는 게이트 배선(211)보다 얇은 것을 특징으로 한다.
따라서, 상기와 같이 게이트 배선(211) 및 게이트 전극(220) 형성시에 그 두께를 달리함으로써 상기 게이트 전극(220) 상에 반도체층(216)을 형성할 때 결정화 공정 진행시 발생하는 게이트 전극(220)의 단차부의 곡률에 의한 단선 발생을 방지할 수 있다.
이하, 도 4에 도시된 바텀 게이트(bottom gate) 구조의 다결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판의 개략적인 평면도에서, Ⅱ-Ⅱ'로 자른 단면과 Ⅲ-Ⅲ'로 자른 단면을 구체적으로 설명한다.
도 5a는 본 발명에 따른 바텀 게이트형 박막 트랜지스터를 가지는 어레이 기판의 화소 영역 일부분을 간략하게 도시한 단면도이다.
도 5a에 나타낸 바와 같이 도 4의 Ⅱ-Ⅱ'선을 따라서 단면하면, 절연기판(200) 상부에 버퍼층(214)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(214) 상부에는 게이트 전극(220)이 형성되어 있으며, 상기 게이트 전극(220)을 덮는 게이트 절연막(218)과, 상기 게이트 절연막(218) 상에 반도체층(216)이 형성되어 있다.
상기 게이트 전극(220)은 버퍼층(214)과의 단차를 고려하여 회절 마스크를 이용한 포토 공정을 이용하여 게이트 배선(도시되지 않음)보다 얇은 두께로 형성한다.
상기 반도체층(216)을 덮고 있으며, 상부에는 제 1, 2 반도체층 콘택홀(222a, 222b)을 포함하는 층간절연막(224 ; interlayer)이 형성되어 있으며, 상기 제 1, 2 반도체층 콘택홀(222a, 222b)과 각각 연결되는 상기 소스 및 드레인 전극(226, 228)이 서로 일정간격 이격되어 형성되어 있다.
그리고, 상기 소스 및 드레인 전극(226, 228) 상부에는 드레인 콘택홀(230)을 포함하는 보호층(232)이 형성되어 있고, 상기 보호층(232) 상부에는 상기 드레인 콘택홀(230)을 통해 드레인 전극(228)과 연결되어 화소 전극(234)이 형성되어 있다.
여기서, 상기 게이트 전극(220) 및 게이트 배선(211)은 동일 층에서 동일한 금속 물질로 형성되어지는데, 회절 마스크를 이용한 포토 공정으로 두께를 달리하여 형성된다.
상기와 같이 게이트 전극(220)의 두께를 얇게 형성하면 반도체층(216) 형성시에 게이트 전극(220) 모서리에서 단차부(B) 곡률로 인한 단선이 발생하지 않으므로 품질이 양호한 다결정 실리콘의 반도체층(216)을 형성할 수 있다.
도 5b는 본 발명에 따른 바텀 게이트형 박막 트랜지스터를 가지는 어레이 기판의 화소 영역 일부분을 간략하게 도시한 단면도이다.
도 5b에 나타낸 바와 같이 도 4의 Ⅲ-Ⅲ'선을 따라서 단면하면, 절연기판(200) 상부에 버퍼층(214)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(214) 상부에는 게이트 전극(220)과 게이트 배선(211)이 연결되어 형성되어 있으며, 상기 게이트 전극(220)을 덮는 게이트 절연막(218)과, 상기 게이트 절연막(218) 상에 반도체층(216)이 형성되어 있다.
상기 게이트 전극(220)과 게이트 배선(211)은 동일층에서 동일한 금속 물질로 형성되어지며 게이트 전극(220) 상에 형성되어지는 반도체층(216)을 고려하여 게이트 전극(220)의 두께는 얇게 형성한다.
이를 위하여 상기 게이트 전극(220) 및 게이트 배선(211)은 회절 마스크를 이용한 포토 공정을 이용하여 서로 두께를 달리하여 형성할 수 있다.
그리고, 상기 반도체층(216)을 덮고 있으며, 상부에는 층간절연막(224 ; interlayer)이 형성되어 있으며, 도시되지는 않았으나 상기 층간 절연막(224)에 형성되어 있는 제 1, 2 반도체층 콘택홀(도 4에서 222a, 222b)에 연결되는 소스 및 드레인 전극(도 4에서 226, 228)이 형성되어 있다.
그리고, 상기 소스 및 드레인 전극(226, 228) 상부에는 보호층(232)이 형성되어 있고, 상기 보호층(232) 상부에는 드레인 전극(228)과 연결되어 화소 전극(234)이 형성되어 있다.
그러면 상기 게이트 배선(211)보다 게이트 전극(220)이 낮은 두께로 형성되어 상기 게이트 전극(220)과 버퍼층(214) 사이의 단차부(B)와 게이트 전극(220)과 게이트 배선(211) 사이의 단차부(B) 곡률이 심하지 않게 되어 양질의 소자를 제작할 수 있게 된다.
도 6은 본 발명에 따른 바텀 게이트 구조의 다결정 실리콘 박막 트랜지스터의 제조 공정을 순서대로 보여주는 단면도이다.
도 6a에 도시된 바와 같이, 투명 기판(200) 상에 버퍼층(214)을 증착하고 게이트 금속(220a)으로 사용할 물질을 증착한다.
이어서, 도 6b에 도시된 바와 같이, 상기 게이트 금속(220a) 물질 상에 포토 레지스트(217a, photo resist)를 형성하고 회절 마스크를 이용하여 회절 노광한다.
상기 회절 마스크는 광이 그대로 통과시키는 부분과 격자로 이루어져 광의 회절 및 소멸 현상을 이용하여 광을 일부만 통과시키는 부분과 광을 완전히 차단시키는 부분으로 이루어져 있다.
따라서, 도 6c에 도시된 바와 같이, 회절 노광에 의해 게이트 금속(220a) 상에서 게이트 전극 부분은 얇고 게이트 배선 부분은 두껍게 단차가 있도록 원하는 포토 레지스트 패턴(217b)이 남는다.
이후, 도 6d에 도시된 바와 같이, 상기 게이트 금속(220a)을 식각하여 게이트 전극(220) 및 게이트 배선(211)을 패터닝한다.
그리고, 도 6e에 나타낸 바와 같이, 상기 포토 레지스트 애쉬(ash) 공정을 거친 후에 재 식각한다.
그러면, 상기 게이트 전극(220) 상에 남아있는 포토 레지스트 패턴(217b)은 두께가 얇으므로 게이트 전극(220)이 더 식각되어 두께가 얇게 형성된다.
이어서, 도 6f에 도시된 바와 같이, 게이트 배선(211) 상에 남아 있는 포토 레지스트(217b)를 제거하여 두께가 서로 다른 게이트 전극(220) 및 게이트 배선(211)을 형성시킬 수 있다.
이후, 도 6g에 도시된 바와 같이, 상기 기판 상에 형성된 게이트 전극(220) 상에 게이트 절연막(218)을 형성한다.
그리고, 상기 게이트 절연막(218)이 형성된 기판 상에 수백 Å 두께로 비정질 실리콘(a-Si, 216a)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후 , 레이저 결정화 단계를 거쳐 다결정 실리콘을 형성하고, 이 다결정 실리콘을 이용하여 도 6h에 도시된 바와 같이, 반도체층(216)을 형성한다. 바람직하게는 상기 비정질 실리콘을 약 550Å 두께로 증착한다.
이때, 상기 게이트 전극(220)의 두께로 인한 모서리의 단차부 곡률은 거의 없으므로 단선 없이 결정화하여 반도체층(216)을 형성할 수 있다.
이후, 도면을 참조하지는 않았으나 상기 반도체층에 불순물을 도핑하는 공정을 거쳐 다결정 실리콘 박막 트랜지스터를 완성한다.
구체적으로, 상기 반도체층(216)이 형성되어 있는 기판에 포토 레지스트 패턴을 형성하여 이를 마스크로 이용하여 다결정화된 반도체층 일부에 저농도 이온주입을 실시하여 표면에 저농도 이온주입 영역을 형성한다.
다음으로, 상기 저농도 이온주입 영역과 일부 영역을 덮도록 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 고농도 이온주입을 실시하여, 불순물이 도핑되지 않은 액티브 영역과 불순물이 고농도로 도핑된 소스 및 드레인 영역 그리고 액티브 영역과 소스 및 드레인 영역 사이에 위치하고 불순물이 저농도로 도핑된 LDD 영역을 형성한다.
상기 포토 레지스트 패턴을 제거한 후, 레이저를 이용하여 소스 및 드레인 영역에 도핑된 이온을 활성화시킨다.
그리고, 상기 반도체층을 덮고 있으며, 상부에는 제 1, 2 반도체층 콘택홀을 포함하는 층간절연막을 형성시킨다.
상기 층간 절연막에 형성되어 있는 제 1, 2 반도체층 콘택홀과 각각 연결되는 상기 소스 및 드레인 전극이 서로 일정간격 이격되어 형성되어 있다.
그리고, 상기 소스 및 드레인 전극 상부에는 드레인 콘택홀을 포함하는 보호층이 형성되며, 상기 보호층 상부에는 상기 드레인 콘택홀을 통해 드레인 전극과 전기적으로 연결되는 화소 전극이 형성된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 다결정 실리콘 박막 트랜지스터 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 바텀 게이트 구조의 다결정 실리콘 박막 트랜지스터에서 게이트 배선과 게이트 전극의 두께를 달리하여 형성함으로써 결정화 공정시에 게이트 전극의 단차부 곡률에 의한 액티브 영역에서의 단선을 방지하여 제품의 불량을 감소시켜 제조 비용을 감소시킬 수 있을 뿐만 아니라 제품 수율을 향상시킬 수 있는 효과가 있다.
도 1은 종래의 다결정 실리콘 박막 트랜지스터에 대한 평면도
도 2는 도 1에서 Ⅰ-Ⅰ선을 따라 자른 단면도.
도 3은 종래 바텀 게이트형 다결정 실리콘 박막 트랜지스터를 제조시에 결정화 공정을 보여주는 도면.
도 4는 본 발명에 따른 바텀 게이트(bottom gate) 구조의 다결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판의 개략적인 평면도
도 5는 도 4의 Ⅱ-Ⅱ'로 자른 단면과 Ⅲ-Ⅲ'로 자른 단면을 보여주는 단면도.
도 6은 본 발명에 따른 바텀 게이트 구조의 다결정 실리콘 박막 트랜지스터의 제조 공정을 순서대로 보여주는 단면도.
<도면의 주요부분에 대한 부호 설명>
200 : 기판 211 : 게이트 배선
212 : 데이터 배선 214 : 버퍼층
216 : 반도체층 217a : 포토 레지스트
217b : 포토 레지스트 패턴 218 : 게이트 절연막
220 : 게이트 전극 220a : 게이트 금속
224 : 층간 절연막 222a, 222b : 제 1, 2 반도체층 콘택홀
226 : 소스 전극 228 : 드레인 전극
230 : 드레인 콘택홀 232: 보호층
234 : 화소 전극
Claims (10)
- 기판 상에 단차가 있도록 형성되는 게이트 전극 및 게이트 배선을 형성하는 게이트 금속 패턴과;상기 게이트 금속 패턴 상에 형성된 게이트 절연막과;상기 게이트 절연막 상에 게이트 전극에 대응되는 위치에 액티브층, LDD층, 소스 영역, 드레인 영역을 이루는 다결정 반도체층과;상기 다결정 반도체층 상에서 소스 영역, 드레인 영역과 접속하는 소스 전극, 드레인 전극과;상기 드레인 전극과 접속하는 화소 전극;을 포함하여 이루어지는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극의 두께가 게이트 배선의 두께보다 얇은 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극과 게이트 배선은 동일한 층에서 동일한 물질로 이루어지는 것을 특징으로 다결정 실리콘 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 금속 패턴은 회절 마스크를 이용한 포토 공정에 의해서 단차가 형성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터.
- 기판 위에 단차가 있는 게이트 금속 패턴을 형성하는 단계와;상기 게이트 금속 패턴 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상의 액티브 영역에 다결정 반도체층을 형성하는 단계와;상기 다결정 반도체층 상에 불순물을 도핑하여 액티브층, LDD층 및 소스 영역, 드레인 영역을 형성하는 단계와;상기 소스 영역, 드레인 영역에 전기적으로 접속하는 소스 전극, 드레인 전극을 형성하는 단계; 및상기 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 다결정 반도체층을 형성하는 단계 이후에,상기 반도체층 상에 소스 영역, 드레인 영역과 소스 전극, 드레인 전극의 접속을 위한 콘택홀을 형성하고 있는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 게이트 금속 패턴은 게이트 전극 및 게이트 배선을 형성하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 게이트 전극의 두께는 게이트 배선의 두께보다 얇은 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 게이트 금속 패턴을 형성하는 방법에 있어서,기판 상에 게이트 금속 물질을 증착하는 단계와;상기 게이트 금속 물질 상에 포토 레지스트를 도포하는 단계와;상기 포토 레지스트를 회절 노광하여 단차가 있는 포토 레지스트 패턴이 형성되는 단계와;상기 게이트 금속 물질을 식각하여 게이트 전극 및 게이트 배선을 패터닝하는 단계와;상기 포토 레지스트 패턴을 식각하여 게이트 전극을 더 식각하는 단계와;상기 포토 레지스트 패턴을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 9항에 있어서,상기 게이트 전극 및 게이트 배선을 패터닝하는 단계 이후에,상기 단차가 있는 포토 레지스트 패턴을 애쉬(ash) 처리하여 게이트 전극 상에 있는 포토 레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
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