JP2000252473A - 配線およびその作製方法、半導体装置およびその作製方法 - Google Patents

配線およびその作製方法、半導体装置およびその作製方法

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JP2000252473A JP35896499A JP35896499A JP2000252473A JP 2000252473 A JP2000252473 A JP 2000252473A JP 35896499 A JP35896499 A JP 35896499A JP 35896499 A JP35896499 A JP 35896499A JP 2000252473 A JP2000252473 A JP 2000252473A
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insulating film
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Abstract

(57)【要約】 【課題】 良好なオーミック接触が実現されたコンタク
ト構造を備えた高性能な半導体装置を実現する。 【解決手段】 第１の配線を三層以上の積層構造とし、
例えば、第１の導電層１０６ａ／第２の導電層１０６ｂ
／第３の導電層１０６ｃを形成する。さらに、第２の導
電層１０６ｂの側部を酸化膜１０７で覆う。そして、層
間絶縁膜を形成した後、第１の配線に達するコンタクト
ホールを形成する。この際、フッ素系のガスを用いたド
ライエッチングを行うが、第２の導電層１０６ｂをエッ
チングストッパーとして機能させることにより、良好な
オーミック接触が実現されたコンタクト構造を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（Thin Film Transistor：ＴＦＴ）等を含む半導体装置
及びその作製方法と、半導体装置における配線のコンタ
クト構造（接続構造）およびそのコンタクト形成方法に
関するものである。本発明の半導体装置は、薄膜トラン
ジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけで
なく、これら絶縁ゲート型トランジスタで構成された半
導体回路を有する表示装置やイメージセンサ等の電気光
学装置をも含むものである。加えて、本発明の半導体装
置は、これらの表示装置および電気光学装置を搭載した
電子機器をも含むものである。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）は透明なガラス基板に形成することができるので、
アクティブマトリクス型表示装置への応用開発が積極的
に進められてきた。アクティブマトリクス型表示装置は
マトリクス状に配置された複数の画素によって液晶にか
かる電界をマトリクス状に制御し、高精細な画像表示を
実現するものである。結晶質半導体膜を利用したＴＦＴ
は高移動度が得られるので、同一基板上に機能回路を集
積させて高精細な画像表示を実現することが可能とされ
ている。
【０００３】アクティブマトリクス型表示装置は画面の
解像度が高精細になるに従い、画素だけでも１００万個
のＴＦＴが必要になってくる。さらに機能回路を付加す
ると、それ以上の数のＴＦＴが必要となり、液晶表示装
置を安定に動作させるためには、個々のＴＦＴの信頼性
を確保して安定に動作させる必要があった。
【０００４】実際の液晶表示装置（液晶パネルともい
う）に要求される仕様は厳しく、全ての画素が正常に動
作するためには画素、ドライバともに高い信頼性が確保
されなければならない。特に、ドライバ回路で異常が発
生すると一列（または一行）の画素が動作不良となり線
欠陥と呼ばれる不良を招くことにつながる。また、一個
の画素が動作不良となると点欠陥と呼ばれる。
【０００５】上記線欠陥や点欠陥は、ＴＦＴの動作不良
に起因するものがほとんどである。
【０００６】また、上記ＴＦＴの配線材料としては、Ａ
ｌ、Ｔａ、Ｔｉ等が用いられているが、中でも抵抗率の
低いアルミニウムが多用されている。しかし、アルミニ
ウムは、低抵抗である一方、耐熱性が低いという短所を
有している。
【０００７】アルミニウムをゲート配線（ゲート電極を
含む）の材料として用いてＴＦＴを作製した場合、熱処
理によってヒロック、ウィスカー等の突起物が形成さ
れ、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こし
ていた。また、熱処理によりアルミニウム原子がゲート
絶縁膜及びチャネル形成領域に拡散してＴＦＴの動作不
良やＴＦＴ特性の低下を引き起こしていた。
【０００８】また、本出願人による特開平7-135318号公
報では、ゲート配線としてアルミニウムを主成分とする
薄膜（アルミニウム合金とも呼ぶ）を用い、ゲート配線
の周囲が酸化膜（アルミナ膜）で保護されたＴＦＴ構造
が開示されている。同公報記載のＴＦＴ構造とした場合
は、ヒロック、ウィスカー等の突起物の発生を防ぐこと
ができる一方、ゲート電極の上部に設けられたバリア型
の陽極酸化膜（中性電解液を用いた陽極酸化膜）の除去
が困難であり、ゲート電極と取り出し電極とのコンタク
ト形成が非常に困難であった。従って、ゲート電極と取
り出し電極とのコンタクト不良による誤動作を招いてい
た。また、周辺駆動回路においては大電流動作に伴う温
度上昇等があるため、コンタクトの信頼性も要求され
る。
【０００９】また、ゲート電極の上部に設けられたバリ
ア型陽極酸化膜のみ選択的に除去するエッチャントとし
てクロム混酸（クロム酸水溶液、リン酸、硝酸、酢酸、
水を混合したエッチャント）と呼ばれる特殊なエッチャ
ントを用いることでコンタクト形成することができる。
しかしながら、人体に害を及ぼす可能性のある重金属ク
ロムを使用するプロセスは工業上、望ましいものではな
い。また、このクロム混酸に替わるエッチャントは、現
時点では見つかっていない。
【００１０】また、ポリシリコン膜を利用したＴＦＴは
信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦ
ＥＴ（単結晶半導体基板上に形成されたトランジスタ）
に及ばないとされている。そして、この弱点が克服され
ない限り、ＴＦＴでＬＳＩ回路を形成することは困難で
あるとの見方が強まっている。
【００１１】
【発明が解決しようとする課題】本発明は上記問題点を
鑑みて成されたものであり、アクティブマトリクス型表
示装置の大面積化、高精細化を図るために、低抵抗、且
つ高耐熱性を有する配線を作製する技術を提供すること
を課題とする。
【００１２】また、クロム混酸等の有害なエッチャント
を用いることなく、第１の配線と第２の配線との良好な
オーミック接触が実現されたコンタクト構造を提供する
ことを課題とする。
【００１３】さらに、このようなコンタクト構造を備
え、且つ、ＭＯＳＦＥＴと同等またはそれ以上の信頼性
を誇るＴＦＴで回路を形成した半導体回路を有する信頼
性の高い半導体装置を実現することを課題とするもので
ある。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、従来アルミニウムのみで構成されてい
たゲート配線（ゲート電極を含む）を高融点金属／低抵
抗率金属／高融点金属の積層構造とし、さらにこのゲー
ト配線を陽極酸化膜で保護する構成を主要な構成とす
る。本発明を利用することによって、低抵抗、且つ高耐
熱性を有するゲート配線を形成することができるととも
に、ゲート配線とのコンタクト形成を容易なものとする
ことができる。
【００１５】本明細書で開示する本発明の構成（１）
は、第１の導電層、第２の導電層、第３の導電層の順序
で積層された多層膜で形成された配線であって、前記第
１の導電層、前記第２の導電層、及び前記第３の導電層
の表面には酸化膜を有し、前記第２の導電層の幅は、前
記第１の導電層及び前記第３の導電層の幅と異なること
を特徴とする配線である。
【００１６】上記構成において、前記第１の導電層の酸
化膜、前記第２の導電層の酸化膜、及び前記第３の導電
層の酸化膜はバリア型であることを特徴としている。
【００１７】また、上記各構成において、前記第３の導
電層は、バルブ金属で形成されていることを特徴として
いる。
【００１８】また、上記構成において、前記第２の導電
層は、アルミニウム又はチタンを主成分とする材料で形
成されていることを特徴としている。
【００１９】また、本実施例を実施する上での作製方法
に関する本発明の構成（２）は、第１の導電層、第２の
導電層、第３の導電層の順序で積層された多層膜を形成
する工程と、前記多層膜をパターニングして配線を形成
する工程と、前記配線を陽極酸化する陽極酸化工程とを
有し、前記陽極酸化工程おいて、前記第１の導電層、前
記第２の導電層、及び前記第３の導電層は同じ化成溶液
中で陽極酸化され、前記第２の導電層の幅は、前記第１
の導電層または前記第３の導電層の幅と異なることを特
徴とする配線の作製方法である。
【００２０】上記構成においては、配線（電極を含む）
を三層以上の積層構造とすることを特徴としている。さ
らに、この配線をそれぞれの陽極酸化膜で保護する。な
お、ここで言う第２の導電層の幅は、線幅のことを指し
ている。
【００２１】また、上述した課題を解決するために、本
発明は、第１の配線を三層以上の積層構造とし、良好な
オーミック接触が実現されたコンタクト構造（第１の配
線と第２の配線とのコンタクト構造）を備えた半導体装
置の構成を主要な構成とする。本発明を利用することに
よって、低抵抗、且つ高耐熱性を有する第１の配線を形
成することができるとともに、第１の配線と第２の配線
とのコンタクト形成を容易なものとすることができる。
【００２２】本明細書で開示する本発明の構成（３）
は、第１の導電層、第２の導電層、第３の導電層の順序
で積層された多層膜で形成された第１の配線と、前記第
１の配線を覆う絶縁膜と、前記絶縁膜上に形成され、前
記第１の配線に電気的に接続される第２の配線と、を有
し、前記第１の配線と前記第２の配線とを接続するため
に、前記絶縁膜及び前記第３の導電層を貫通し、底部に
おいて前記第２の導電層が露出されているコンタクトホ
ールが形成され、前記第２の配線と露出された前記第２
の導電層とが接していることを特徴とする半導体装置で
ある。
【００２３】また、他の本発明の構成（４）は、第１の
導電層、第２の導電層、第３の導電層の順序で積層され
た多層膜で形成された第１の配線と、前記第１の配線を
覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配
線に電気的に接続される第２の配線と、を有し、前記第
１の配線と前記第２の配線とを接続するために、前記絶
縁膜を貫通し、底部において前記第３の導電層が露出さ
れたコンタクトホールが形成され、前記第２の配線と露
出された前記第３の導電層の表面が接していることを特
徴とする半導体装置である。
【００２４】また、他の本発明の構成（５）は、第１の
導電層、第２の導電層、第３の導電層の順序で積層され
た多層膜で形成された第１の配線と、前記第１の配線を
覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配
線に電気的に接続される第２の配線と、を有し、前記第
１の配線の表面は酸化されて前記第１の導電層、前記第
２の導電層、及び前記第３の導電層の酸化膜で覆われて
おり、前記第１の配線と前記第２の配線とを接続するた
めに、前記絶縁膜、前記第３の導電層の酸化膜、及び前
記第３の導電層を貫通し、底部において前記第２の導電
層が露出されているコンタクトホールが形成され、前記
第２の配線と露出された前記第２の導電層とが接してい
ることを特徴とする半導体装置である。
【００２５】上記各構成において、前記第３の導電層
は、バルブ金属を主成分とする材料で形成されているこ
とを特徴としている。
【００２６】上記各構成において、前記第２の導電層の
酸化膜はバリア型の陽極酸化膜であることを特徴として
いる。
【００２７】また、他の本発明の構成（６）は、第１の
導電層、第２の導電層、第３の導電層の順序で積層され
た多層膜で形成された第１の配線と、前記第１の配線を
覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配
線に電気的に接続される第２の配線と、を有し、前記多
層膜を構成する第２の導電層の側部は酸化膜で覆われて
おり、前記第１の配線と前記第２の配線とを接続するた
めに、前記絶縁膜、前記第３の導電層の酸化膜、及び前
記第３の導電層を貫通し、底部において前記第２の導電
層が露出されているコンタクトホールが形成され、前記
第２の配線と露出された前記第２の導電層とが接してい
ることを特徴とする半導体装置である。
【００２８】また、上記各構成において、前記半導体装
置はアクティブマトリクス型の表示装置、例えば液晶表
示装置やＥＬ表示装置であることを特徴としている。
【００２９】また、上記各構成において、前記第１の配
線は薄膜トランジスタのゲート配線であることを特徴と
している。
【００３０】また、本願発明を実施する上での作製方法
に関する本発明の構成（７）は、第１の導電層、第２の
導電層、第３の導電層の順序で積層された多層膜を形成
する工程と、前記多層膜をパターニングして第１の配線
を形成する工程と、前記第１の配線を覆う絶縁膜を形成
する工程と、前記絶縁膜を貫通し、前記第１の配線に達
するコンタクトホールを形成する工程と、前記絶縁膜上
に、前記コンタクトホールによって前記第１の配線に電
気的に接続する第２の配線を形成する工程と、を有し、
前記コンタクトホールは前記第３の導電層を貫通して、
底部において前記第２の導電層を露出しており、前記第
２の配線は前記第２の導電層と接していることを特徴と
する半導体装置の作製方法である。
【００３１】また、作製方法に関する他の本発明の構成
（８）は、第１の導電層、第２の導電層、第３の導電層
の順序で積層された多層膜を形成する工程と、前記多層
膜をパターニングして第１の配線を形成する工程と、前
記第１の配線を陽極酸化して、表面に前記第１の導電
層、前記第２の導電層、及び前記第３の導電層の陽極酸
化膜を形成する工程と、前記第１の配線を覆う絶縁膜を
形成する工程と、前記絶縁膜を貫通し、前記第１の配線
に達するコンタクトホールを形成する工程と、前記絶縁
膜上に、前記コンタクトホールによって前記第１の配線
に電気的に接続する第２の配線を形成する工程と、を有
し、前記コンタクトホールは、前記第３の導電層の陽極
酸化膜、前記第３の導電層を貫通して、底部において前
記第２の導電層が露出されており、前記第２の配線は前
記第２の導電層と接していることを特徴とする半導体装
置の作製方法である。
【００３２】また、作製方法に関する他の本発明の構成
（９）は、第１の導電層、第２の導電層、第３の導電層
の順序で積層された多層膜を形成する工程と、前記多層
膜をパターニングして第１の配線を形成する工程と、前
記第１の配線を陽極酸化して、表面に前記第１の導電
層、前記第２の導電層、及び前記第３の導電層の陽極酸
化膜を形成する工程と、前記第１の配線を覆う絶縁膜を
形成する工程と、前記絶縁膜を貫通し、前記第１の配線
に達するコンタクトホールを形成する工程と、前記絶縁
膜上に、前記コンタクトホールによって第１の配線に電
気的に接続する第２の配線を形成する工程と、を有し、
前記コンタクトホールは、前記第３の導電層の陽極酸化
膜を貫通して、前記第３の導電層を露出しており、前記
第２の配線は前記露出された第３の導電層と接している
ことを特徴とする半導体装置の作製方法である。
【００３３】上記構成（８）または（９）において、前
記第１の導電層の陽極酸化膜、前記第２の導電層の陽極
酸化膜、及び前記第３の導電層の陽極酸化膜はバリア型
であることを特徴としている。
【００３４】また、作製方法に関する他の本発明の構成
（１０）は、第１の導電層、第２の導電層、第３の導電
層の順序で積層された多層膜を形成する工程と、前記多
層膜をパターニングして第１の配線を形成する工程と、
前記第１の配線を陽極酸化して、前記多層膜を構成する
第２の導電層の側部に陽極酸化膜を形成する工程と、前
記第１の配線を覆う絶縁膜を形成する工程と、前記絶縁
膜を貫通し、前記第１の配線に達するコンタクトホール
を形成する工程と、前記絶縁膜上に、前記コンタクトホ
ールによって第１の配線に電気的に接続された第２の配
線を形成する工程と、を有し、前記コンタクトホール
は、前記第３の導電層を貫通して、前記第２の導電層を
露出しており、前記第２の配線は前記露出された第２の
導電層と接していることを特徴とする半導体装置の作製
方法である。
【００３５】上記構成（８）乃至（１０）のいずれか１
において、前記第２の導電層は、アルミニウム又はチタ
ンを主成分とする材料で形成されていることを特徴とし
ている。
【００３６】上記構成（８）乃至（１０）のいずれか１
において、前記第１の配線は、薄膜トランジスタのゲー
ト配線であることを特徴としている。
【００３７】また、本発明の他の構成（１１）は、ｎチ
ャネル型薄膜トランジスタとｐチャネル型薄膜トランジ
スタでなるＣＭＯＳ回路を含む半導体装置であって、前
記ＣＭＯＳ回路は、前記ｎチャネル型の薄膜トランジス
タの半導体層と前記ｐチャネル型の薄膜トランジスタの
半導体層とにゲート絶縁膜を介して交差するゲート配線
を有し、前記ゲート配線は、前記ゲート絶縁膜に接して
積層された第１の導電層、第２の導電層、第３の導電層
とでなる多層膜で形成され、前記ｐチャネル型の薄膜ト
ランジスタの半導体層には、前記ゲート配線と重ならな
いｐ型の不純物領域が形成され、前記ｎチャネル型の薄
膜トランジスタの半導体層は、チャネル形成領域と、第
１のｎ型不純物領域と、前記チャネル形成領域と前記第
１のｎ型不純物領域に挟まれ、かつ前記チャネル形成領
域に接する第２のｎ型不純物領域と、前記第１のｎ型不
純物領域と前記第２のｎ型不純物領域に挟まれた第３の
ｎ型不純物領域とを有し、前記第２のｎ型不純物領域及
び前記第３のｎ型不純物領域は、前記第１のｎ型不純物
領域よりもｎ型の不純物の濃度が低く、前記第２のｎ型
不純物領域は前記ゲート絶縁膜を介して前記ゲート配線
と重なり、前記第３のｎ型不純物領域は前記第ゲート配
線と重ならないことを特徴とする半導体装置である。
【００３８】上記各構成において、第３の導電層は、バ
ルブ金属を主成分とする膜であることを特徴としてい
る。
【００３９】上記本発明を実施する上での作製方法に関
する本発明の構成（１２）は、半導体層を形成する工程
と、前記半導体層に接して絶縁膜を形成する工程と、前
記絶縁膜に接し、かつ前記半導体層と交差する第１のフ
ォトレジストマスクを形成する工程と、前記第１のフォ
トレジストマスクを介して、前記半導体層にｎ型の不純
物を高濃度に添加する第１の添加工程と、前記第１のフ
ォトレジストマスクよりもチャネル長方向の幅が狭い第
２のフォトレジストマスクを形成する工程と、前記第２
のフォトレジストマスクを介して、前記半導体層にｎ型
の不純物を低濃度に添加する第２の添加工程と、前記絶
縁膜を介して前記半導体層と交差するゲート電極を形成
する工程とを有し、第１の導電層、第２の導電層、第３
の導電層の順序で前記絶縁膜側から積層した多層膜で前
記ゲート電極を形成することを特徴とする半導体装置の
作製方法である。
【００４０】また、作製方法に関する本発明の他の構成
（１３）は、第１の半導体層と、第２の半導体層とを形
成する工程と、前記第１の半導体層及び前記第２の半導
体層とに接して絶縁膜を形成する工程と、前記絶縁膜に
接し、かつ前記第１の半導体層と交差する第１のフォト
レジストマスクを形成する工程と、前記第１のフォトレ
ジストマスクを介して、前記第１の半導体層にｎ型の不
純物を高濃度に添加する第１の添加工程と、前記第１の
フォトレジストマスクよりもチャネル長方向の幅が狭い
第２のフォトレジストマスクを形成する工程と、前記第
２のフォトレジストマスクを介して、前記第１の半導体
層にｎ型の不純物を低濃度に添加する第２の添加工程
と、前記絶縁膜に接し、かつ前記第２の半導体層と交差
する第３のフォトレジストマスクを形成する工程と、前
記第３のフォトレジストマスクを介して、前記第２の半
導体層にｐ型の不純物を高濃度に添加する第３の添加工
程と、前記絶縁膜を介して前記半導体層と交差するゲー
ト電極を形成する工程とを有し、第１の導電層、第２の
導電層、第３の導電層の順序で前記絶縁膜側から積層し
た多層膜で前記ゲート電極を形成することを特徴とする
半導体装置の作製方法である。
【００４１】上記構成においてバルブ金属とは、アノー
ド的に生成されたバリア型陽極酸化膜がカソード電流は
通すがアノード電流は通さない、即ち弁作用を示すよう
な金属を指す。（電気化学便覧 第４版；電気化学協会
編，ｐ３７０，丸善，１９８５）。
【００４２】本願発明で用いるバルブ金属としては、代
表的にはタンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウ
ム（Ｈｆ）、ジルコニウム（Ｚｒ）等が挙げられる。特
にタンタルはアルミニウムを主成分とする薄膜と同じ電
解溶液で陽極酸化できることが確認されており、本願発
明に好適である。また、モリブデンタンタル（ＭｏＴ
ａ）のようなタンタル合金を用いることも可能である。
【００４３】また、上記構成をアクティブマトリクス型
液晶表示装置に当てはめて見ると、第１の配線とは複数
のＴＦＴにゲート信号を供給するゲート配線に相当し、
第２の配線とはゲート配線に対して外部からの信号を伝
達する配線（上層配線と呼ぶ）に相当する。
【００４４】なお、本明細書中、ゲート電極とはゲート
絶縁膜を挟んで半導体層と交差している電極であって、
半導体層に電界を印加して空乏層を形成するための電極
である。即ち、ゲート配線において、ゲート絶縁膜を挟
んで半導体層と交差している部分がゲート電極である。
【００４５】また、本明細書中、層間絶縁膜上に設けら
れた上層配線において、ゲート電極と接触（コンタク
ト）している部分が取り出し電極である。
【００４６】本発明においては、配線（電極を含む）を
三層以上の積層構造とすることを特徴としている。本明
細書では、最下層は第１の導電層、最上層は第３の導電
層を指し、第１の導電層と第３の導電層との間の層は、
第２の導電層を指している。
【００４７】
【本発明の実施の形態】本願発明の実施の形態を図１
（ＴＦＴを備えた半導体装置に当てはめた例を示した
図）を用いて説明する。
【００４８】図１（Ａ）において、１０６はゲート配
線、１１６は上層配線である。本願発明は、このゲート
配線１０６と上層配線１１６のコンタクト構造およびそ
の作製方法に関する技術である。
【００４９】図１（Ａ）をＡ−Ａ’で切断した断面図を
図１（Ｃ）に示す。図１（Ｃ）において、１０１は基
板、１０２は下地膜、１０３はゲート絶縁膜であり、そ
の上に酸化膜１０７で覆われた多層構造でなるゲート配
線１０６が設けられている。
【００５０】層間絶縁膜１１１、ゲート配線上部の酸化
膜、及びゲート配線の最上層（第３の導電層１０６ｃ）
にはコンタクトホールが開口しており、その底部には第
２の導電層１０６ｂが部分的に露出している。取り出し
電極１１５にはコンタクトホールを介して第２の導電層
１０６ｂに電気接続され、配線間の導通接続がとられ
る。
【００５１】上述した第３の導電層１０６ｃに用いられ
る材料としては、後工程で高温（４００℃以上）にさら
されるため、所定の耐熱性を有するバルブ金属材料から
適宜選択する。
【００５２】また、上述した第２の導電層１０６ｂに用
いられる材料としては、第３の導電層をエッチングする
際、第２の導電層１０６ｂがエッチングストッパーとし
て効果的に機能する材料を選択する。さらに、後工程で
高温にさらされるため、第２の導電層１０６ｂを耐熱性
の高い第１の導電層１０６ａ上に設ける。加えて、耐熱
性を向上させるため第２の導電層１０６ｂの側部を酸化
膜１０７で保護することが好ましい。
【００５３】そして、ゲート配線１０６を覆って層間絶
縁膜１１１を設け、ゲート配線とのコンタクト部分にコ
ンタクトホールを形成する。コンタクトホールの形成に
はドライエッチング法を用い、層間絶縁膜１１１、酸化
膜１０７、第３の導電層１０６ｃの順に連続的に除去す
る。本発明のゲート配線１０６とのコンタクト部分にお
いては第３の導電層１０６ｃを選択的に除去する際、第
２の導電層１０６ｂとしてエッチングレートの低い導電
材料を選択するため、第２の導電層１０６ｂがストッパ
ーとなってエッチングが止まる。
【００５４】なお、エッチング条件によっては第３の導
電層１０６ｃが残ってしまう場合もあるが、本願発明の
効果を何ら妨げる要因とはならない。
【００５５】コンタクトホールを形成したら、金属導電
材料でなる上層配線１１６を形成して第２の導電層１０
６ｂとのオーミック接触を実現する。なお、第３の導電
層１０６ｃとも接触するが、断面のみで接することにな
るのでオーミック接触には殆ど寄与しないと考えられ
る。
【００５６】このようにゲート配線１０６を三層以上の
積層構造とすることで、ドライエッチングにより歩留り
よく良好なコンタクトホール形状を形成し、確実なオー
ミック接触を実現できる点が本願発明の最も大きな特徴
である。即ち、クロム混酸のような人体に有害なエッチ
ャントを使用する必要のないプロセスとすることがで
き、工業上非常に有効である。
【００５７】また、本願発明を実施することでＴＦＴ構
造も特徴的なものとなる。図１（Ａ）のＴＦＴ部をＢ−
Ｂ’で切断した断面図を図１（Ｃ）に示す。
【００５８】図１（Ｃ）に示すＴＦＴ部は、簡略化した
ＣＭＯＳ回路のｎチャネル型のＴＦＴとｐチャネル型の
ＴＦＴである。いずれのＴＦＴ（薄膜トランジスタ）も
基板１０１上に設けられた下地膜１０２上に結晶質半導
体膜からなる半導体層が所定の形状にパターニング形成
されている。
【００５９】ＣＭＯＳ回路のｎチャネル型のＴＦＴは、
半導体層として、チャネル形成領域１０４と、ＬＤＤ領
域（本明細書中では低濃度不純物領域またはｎ- 領域と
もいう）１０８と、第１の不純物領域（ｎ+ 領域）１０
９とから成っている。なお、ゲート絶縁膜１０３を介し
てＬＤＤ領域１０８の全域がゲート電極に重なっている
のではなく、その一部のみが重なっている。即ち、ＬＤ
Ｄ領域１０８は、ゲート電極と重なっている部分（第２
の不純物領域）と、重なっていない部分（第３の不純物
領域）とが複合された状態を実現している。
【００６０】さらにチャネル形成領域１０４上にはゲー
ト絶縁膜１０３が設けられ、前記チャネル形成領域の上
方において前記ゲート絶縁膜上に接してゲート電極１０
５が設けられている。このゲート電極の表面には、酸化
膜１０７が設けられており、その上を覆って層間絶縁膜
１１１が設けられている。
【００６１】また、ゲート電極は、三層以上の積層構造
を有しており、ゲート電極の第１の導電層１０５ａは、
第２の導電層１０５ｂの成分物質がゲート絶縁膜１０３
を通って半導体層、特にチャネル形成領域１０４へと拡
散することを防ぐブロッキング層として機能する。
【００６２】一方、ｐチャネル型ＴＦＴには、半導体層
として第１の不純物領域（ｐ+ 領域）１１０とチャネル
形成領域１００とが設けられている。また、ｐチャネル
型ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦ
Ｔと同一構造である。
【００６３】また、１１２、１１３、１１４はそれぞれ
導電膜からなるソース配線またはドレイン配線であり、
図１（Ｃ）に示した取り出し電極１１５と同一材料で、
同一層に形成される。
【００６４】以上の構成でなる本願発明について、以下
に記載する実施例でもって詳細な説明を行うこととす
る。
【００６５】
【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことは勿論である。
【００６６】［実施例１］ 以下、図１〜５を用いて、
本発明の実施例を詳細に説明する。本願発明を利用した
コンタクト構造を備えた半導体装置について、その構造
の一例を説明する。本発明にかかる半導体装置は、同一
基板上に周辺駆動回路部と画素部とを備えている。本実
施例では図示を容易にするため、周辺駆動回路部の一部
を構成するＣＭＯＳ回路を図１に示し、画素部の一部を
構成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）とを図４に
示した。
【００６７】図１（Ａ）は図１（Ｃ）の上面図に相当す
る図であり、図１（Ａ）において、破線Ａ−Ａ’で切断
した部分が、ＣＭＯＳ回路のコンタクト部の断面構造に
相当し、破線Ｂ−Ｂ’で切断した部分が、図１（Ｃ）の
ＴＦＴの断面構造に相当する。また、図１（Ｂ）はＣＭ
ＯＳ回路の簡略な等価回路図である。
【００６８】図１（Ｃ）において、いずれのＴＦＴ（薄
膜トランジスタ）も基板１０１上に設けられた下地膜１
０２上に結晶質半導体膜からなる半導体層が所定の形状
にパターニング形成されている。
【００６９】ＣＭＯＳ回路のｎチャネル型のＴＦＴは、
半導体層として、チャネル形成領域１０４と、前記チャ
ネル形成領域の両側に接して設けられたＬＤＤ領域１０
８と、前記ＬＤＤ領域１０８に接して設けられた第１の
不純物領域（ｎ+ 領域）１０９とから成っている。第１
の不純物領域（ｎ+ 領域）１０９は、ＴＦＴのソース領
域またはドレイン領域として機能する。さらにチャネル
形成領域１０４上にはゲート絶縁膜１０３が設けられ、
前記チャネル形成領域の上方において前記ゲート絶縁膜
上に接してゲート電極１０５が設けられている。このゲ
ート電極の表面には、陽極酸化膜１０７が設けられてお
り、その上を覆って層間絶縁膜１１１が設けられてい
る。そして、ｎ+ 領域１０９にソース配線１１２または
ドレイン配線１１３が接続されている。さらに、その上
を覆ってパッシベーション膜（図示しない）が設けられ
ている。
【００７０】一方、ｐチャネル型ＴＦＴの場合には、半
導体層として第１の不純物領域（ｐ + 領域）１１０とチ
ャネル形成領域１００とが設けられている。ｐチャネル
型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域
は設けないものとする。勿論、低濃度不純物領域を設け
る構造としても良いが、ｐチャネル型ＴＦＴはもともと
信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦ
Ｔとの特性バランスをとった方が好ましい。特に、ＣＭ
ＯＳ回路に適用する場合には、この特性のバランスをと
ることが重要である。但し、ＬＤＤ構造をｐチャネル型
ＴＦＴに適用しても何ら問題はない。そして、ｐ+ 領域
１１０にソース配線１１４またはドレイン配線１１３が
接続されている。さらに、その上を覆ってパッシベーシ
ョン膜（図示しない）が設けられている。ｐチャネル型
ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦＴ
と同一構造である。
【００７１】また、ＣＭＯＳ回路のゲート配線と取り出
し電極１１５のコンタクト部においては、基板１０１上
に下地膜１０２とゲート絶縁膜１０３とが積層されてい
る。そして、ゲート絶縁膜上にｎチャネル型ＴＦＴ及び
ｐチャネル型ＴＦＴのゲート電極１０５を含むゲート配
線１０６が設けられている。本実施例では、ゲート配線
として、ゲート電極と同様に第１の導電層１０６ａ、第
２の導電層１０６ｂ、第３の導電層１０６ｃからなる三
層構造で構成した。そして、取り出し電極１１５は、ゲ
ート電極の第２の導電層１０６ｂと良好なコンタクトを
形成している。さらに、その上を覆ってパッシベーショ
ン膜（図示しない）が設けられている。
【００７２】また、図４（Ａ）は図４（Ｂ）の上面図に
相当する図であり、図４（Ａ）において、点線Ａ−Ａ’
で切断した部分が、図４（Ｂ）の画素部の断面構造に相
当する。
【００７３】図４（Ａ）及び（Ｂ）に示した画素部に形
成されたｎチャネル型ＴＦＴについては、層間絶縁膜を
設ける部分まで、ＣＭＯＳ回路のｎチャネル型ＴＦＴと
基本的には同一構造である。なお、図４の層間絶縁膜４
１０は図１の層間絶縁膜１１１に相当する。図４中、４
００は基板、４０１は下地膜、４０２及び４０６は第１
の不純物領域、４０４はチャネル形成領域、４０３及び
４０５はＬＤＤ領域、４０８はゲート電極、４０９は酸
化膜である。
【００７４】そして、第１の不純物領域に接続される配
線４１１、４１２を設け、その上を覆って、パッシベー
ション膜４１３を設け、その上に第２の層間絶縁膜４１
４と、ブラックマスク４１５とが形成される。さらに、
その上に第３の層間絶縁膜４１６が形成され、ＩＴＯ、
ＳｎＯ2 等の透明導電膜からなる画素電極４１７が接続
される。ブラックマスクは画素ＴＦＴを覆い、且つ画素
電極と保持容量を形成している。
【００７５】本実施例では一例として透過型のＬＣＤを
作製したが特に限定されない。例えば、画素電極の材料
として反射性を有する金属材料を用い、画素電極のパタ
ーニングの変更、または幾つかの工程の追加／削除を適
宜行えば反射型のＬＣＤを作製することが可能である。
【００７６】なお、本実施例では、画素部の画素ＴＦＴ
のゲート配線をダブルゲート構造としているが、オフ電
流のバラツキを低減するために、トリプルゲート構造等
のマルチゲート構造としても構わない。また、開口率を
向上させるためにシングルゲート構造としてもよい。
【００７７】以上示したように、本実施例においては、
ゲート電極１０５を、第１の導電層１０５ａ、第２の導
電層１０５ｂ、第３の導電層１０５ｃからなる三層構造
で構成した。加えて、ゲート絶縁膜を介して半導体層に
設けられたＬＤＤ領域と、ゲート電極がゲート絶縁膜に
接している領域とが、部分的に重なって設けられている
構造に特徴があり、また、その作製方法に特徴がある。
【００７８】以下にその作製方法の一例を図２、図３、
及び図５を用いて説明する。
【００７９】まず、絶縁表面を有する基板１０１を用意
する。基板１０１としては、ガラス基板、石英基板、結
晶性ガラスなどの絶縁性基板を用いることができる。本
実施例では、コーニング社の１７３７ガラス基板に代表
される無アルカリガラス基板を用いた。次いで、基板１
０１からの不純物の拡散を防止してＴＦＴの電気特性を
向上させるための下地絶縁膜（以下、下地膜と呼ぶ）１
０２を設ける。その下地膜１０２の材料としては、酸化
珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯ
x Ｎy ）、またはこれらの積層膜等を１０〜５００ｎｍ
の膜厚範囲で用いることができ、形成手段としては熱Ｃ
ＶＤ法、プラズマＣＶＤ法、スパッタ法、減圧熱ＣＶＤ
法等の形成方法を用いることができる。ただし、ＴＦＴ
の電気特性を向上する必要がなければ下地膜を設けない
構成としても構わない。本実施例では、プラズマＣＶＤ
法により酸化シリコン膜でなる下地膜１０２を２００ｎ
ｍの厚さに形成した。
【００８０】また、基板表面に上記下地膜を設ければ、
セラミックス基板、ステンレス基板、金属（タンタル、
タングステン、モリブデン等）、半導体基板、プラスチ
ック基板（ポリエチレンレフラレート基板）等を基板１
０１として用いることもできる。
【００８１】次いで、非晶質半導体膜を成膜する。非晶
質半導体膜としては、珪素を含む非晶質半導体膜、例え
ば非晶質珪素膜、微結晶を有する非晶質珪素膜、微結晶
珪素膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ1-x （０＜
Ｘ＜１）で示される非晶質シリコンゲルマニウム膜また
はこれらの積層膜を１０〜１００ｎｍ、より好ましくは
１５〜６０ｎｍの膜厚範囲で用いることができる。非晶
質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣ
ＶＤ法、減圧熱ＣＶＤ法、スパッタ法等の形成方法を用
いることができる。本実施例では、膜厚５０ｎｍの非晶
質珪素膜５０１をプラズマＣＶＤ法で形成した。（図５
（Ａ））
【００８２】次いで、非晶質半導体膜の結晶化処理を行
い、結晶質半導体膜を形成する。ただし、非晶質半導体
膜の水素濃度が数十％と高い場合は、結晶化処理前に水
素濃度の低減処理（４００〜５００℃の熱処理）を行う
ことが好ましい。本実施例では、５００℃、２時間の加
熱処理を行ない、非晶質珪素膜の含有水素量を５atoms
％以下とした。結晶化処理としては、公知の如何なる手
段、例えば熱結晶化処理、赤外光または紫外光の照射、
レーザー光の照射による結晶化処理、触媒元素を用いた
熱結晶化処理等、またはこれらの結晶化処理を組み合わ
せた処理を用いることができる。本実施例では、パルス
発振型のＫｒＦエキシマレーザー光を線状に集光して非
晶質珪素膜５０３に照射し、結晶質珪素膜５０５を形成
した。（図５（Ｂ））
【００８３】また、上記結晶化工程の前または後に非晶
質半導体膜へ不純物の添加を行ない、ＴＦＴのしきい値
制御を行う工程を加えてもよい。しきい値制御を行う場
合、例えば、非晶質半導体上に制御絶縁膜（膜厚１００
〜２００ｎｍ）を設けて、ボロンをしきい値制御が可能
な濃度範囲（ＳＩＭＳ分析で１×１０15〜１×１０17at
oms ／ｃｍ3 ）に添加し、その後、制御絶縁膜を除去す
る工程を施せばよい。
【００８４】こうして形成された結晶質珪素膜５０５を
パターニングして、島状の半導体層（活性層ともいう）
２０１、２０２を形成した。
【００８５】次に、半導体層２０１、２０２を覆って、
ゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３と
しては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（Ｓ
ｉＯ x Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテ
ン）膜）、またはこれらの積層膜等を５０〜４００ｎｍ
の膜厚範囲で用いることができる。ゲート絶縁膜１０３
の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減
圧熱ＣＶＤ法、スパッタ法、塗布法等の形成方法を用い
ることができる。本実施例では、プラズマＣＶＤ法によ
り膜厚１２０ｎｍの酸化珪素膜を形成した。（図２
（Ａ））なお、本実施例においては、半導体層のパター
ニングを結晶化工程の後に行う例を示したが、特に限定
されず、例えばゲート絶縁膜を形成した後、半導体層の
パターニングを行ってもよい。
【００８６】次に、フォトレジスト膜をパターニングし
て、ｐチャネル型ＴＦＴを形成する領域を覆うレジスト
マスク２０４及びｎチャネル型ＴＦＴの一部を覆うレジ
ストマスク２０３を形成し、レジストマスク２０３、２
０４をマスクとして半導体層２０１にｎ型を付与する不
純物の添加を行った。添加方法としては、イオン注入
法、イオンドーピング法を用いることができる。ｎ型の
不純物はドナーとなる不純物であり、シリコン、ゲルマ
ニウムに対しては１５族元素であり、典型的にはりん
（Ｐ）、ひ素（Ａｓ）である。本実施例では、ｎ型を付
与する不純物としてリンを用い、フォスフィン（Ｐ
Ｈ3 ）を用いたイオンドープ法によりゲート絶縁膜を通
して半導体層２０１に不純物の添加を行った。こうして
形成された不純物領域２０５は、後に示すｎチャネル型
ＴＦＴのＬＤＤ領域１０８を形成することになる。従っ
て、この領域のリンの濃度を、１×１０16〜１×１０19
atoms/cm3、代表的には１×１０17〜５×１０18atoms/c
m3 、本実施例では１×１０18atoms/cm3 とした。ま
た、レジストマスク２０３で覆われた領域は図２（Ｂ）
の添加工程で不純物が添加されないため、チャネル形成
領域１０４となる。即ち、このレジストマスク２０３に
よって、ｎチャネル型ＴＦＴのチャネル形成領域の長さ
が決定される。また、レジストマスク２０３は、後で形
成されるゲート電極の幅よりもチャネル長方向の幅が狭
い。従って、後で形成されるゲート電極の下に不純物領
域（ｎ- 領域）を形成することができる。
【００８７】次に、レジストマスク２０３、２０４を除
去して活性化処理を行い、活性化された不純物領域を形
成した。半導体層中に添加された不純物元素は、レーザ
ーアニール法や、熱処理により活性化させる必要があっ
た。この活性化工程は、ソース領域・ドレイン領域を形
成する不純物添加の工程の後実施してもよいが、後で形
成されるゲート電極と重なる不純物領域の活性化が行え
るため、この段階で熱処理により活性化させることは効
果的であった。
【００８８】次いで、ゲート絶縁膜１０３上に多層構造
を有するゲート配線（ゲート電極２０６を含む）２０７
を形成する。（図２（Ｃ））ゲート配線２０７の形成手
段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマ
ＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３
０〜４００ｎｍの膜厚範囲の導電積層膜を形成した後、
公知のパターニング技術で形成する。また、ゲート配線
の長さ（線幅）は、０．１〜１０μｍ（代表的には０．
２〜５μｍ）とする。この時、全てのゲート配線は、以
降の陽極酸化工程のために接続した状態で形成する。
【００８９】本発明においては、ゲート配線２０７（ゲ
ート電極２０６を含む）を三層以上の積層構造とするこ
とを特徴としている。なお、ゲート配線の断面形状はテ
ーパー形状とするとカバレッジが良好になるため望まし
い。
【００９０】第１の導電層２０７ａはバルブ金属、例え
ば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ニオブ
（Ｎｂ）、ジルコニウム（Ｚｒ）等を主成分（組成比が
５０％以上）とする材料で形成することができる。ただ
し、第１の導電層として、ゲート配線材料を構成する元
素の拡散を防止するブロッキング層となる材料を選択す
る必要がある。そのため、第１の導電層として、融点が
低温プロセス上限温度の６００℃以上、好ましくは１０
００℃以上の材料を選択することが好ましい。また、他
の材料として、リンを含有するｎ型のシリコン、シリサ
イド等の材料を用いることもできる。
【００９１】第２の導電層２０７ｂはアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）を主成分（組
成比が５０％以上）とする材料等で形成することができ
る。また、第２の導電層の材料の選択する他の指標とし
て、第２の導電層はできるだけ抵抗率の低い、少なくと
も第１の導電層２０６ａよりもシート抵抗が低い材料と
することが望まれる。これは、ゲート配線と上層配線と
の接続を第２の導電層でとるためである。従って、第２
の導電層２０７ｂとしてアルミニウム（Ａｌ）を主成分
とする材料で形成することが最適である。
【００９２】第３の導電層２０７ｃはバルブ金属、例え
ば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ニオブ
（Ｎｂ）、ジルコニウム（Ｚｒ）等を主成分（組成比が
５０％以上）とする材料で形成することができる。ただ
し、第３の導電層２０７ｃは、ゲート配線と上層配線と
の接続を第２の導電層でとるため、第２の導電層２０７
ｂと十分なエッチング比を有する材料が望まれる。例え
ば、ＣＨＦ3 ガスを用いたドライエッチング工程におい
ては、タンタル（Ｔａ）を主成分（組成比が５０％以
上）とする材料は、アルミニウムと十分なエッチング比
を有するため第３の導電層の材料として適している。
【００９３】例えば、第１の導電層／第２の導電層／第
３の導電層としては、Ｔａ／Ａｌ／Ｔａ、ＴａＮ／Ａｌ
／Ｔａ、ＭｏＴａ／Ａｌ／Ｔａ、Ｔａ／Ｔｉ／Ｔａ等の
組み合わせを選択することができる。本実施例では、ス
パッタ法により積層成膜した後、パターニングして第１
の導電層２０７ａ（Ｔａ：２０ｎｍ）／第２の導電層２
０７ｂ（Ａｌ：２００ｎｍ）／第３の導電層２０７ｃ
（Ｔａ：１３０ｎｍ）の三層構造からなるゲート配線２
０７を形成した。なお、本実施例において、第１の導電
層の膜厚範囲としては５〜５０ｎｍ、第２の導電層の膜
厚範囲としては５〜３００ｎｍ、第３の導電層の膜厚範
囲としては５〜３００ｎｍとすればよい。（図２
（Ｄ））ここでは、図示しないが、ドライエッチングに
よりゲート配線のパターニングを行う際、ゲート絶縁膜
も多少エッチングされる。
【００９４】次いで、陽極酸化工程を行ない、第２の導
電層２０７ｂの側部に酸化膜１０７を形成する。この時
同時に、選択したゲート配線の材料によって、第１の導
電層または第３の導電層表面に酸化膜が形成される。陽
極酸化は、中性の電解溶液中で行われ、例えば３％の酒
石酸を含んだエチレングリコール溶液をアンモニア水で
中和した電解溶液（液温１０℃）を使用し、ゲート配線
を陽極、白金を陰極として陽極酸化が行われる。なお、
第３の導電層がほとんど酸化され、第２の導電層の上部
にアルミナ膜が形成されないように、第３の導電層が残
存するような陽極酸化条件とする必要がある。
【００９５】この陽極酸化で得られる陽極酸化膜は緻密
な膜質を有するため、ドーピング工程や熱処理を加えて
も、膜剥がれやヒロック等が発生することを防止でき
る。配線の耐熱性を確保するためには、第２の導電層の
側部に１０ｎｍ以上、好ましくは３０ｎｍ以上の膜厚を
形成することが望ましい。本実施例では、化成電圧を４
０Ｖとし、第２の導電層の側部に６０ｎｍの陽極酸化膜
が形成された。（図２（Ｄ））本実施例では、アルミニ
ウムは内側に酸化が進行するため、図２（Ｄ）に示す電
極形状となる。即ち、第２の導電層は第１の導電層また
は第３の導電層に比べて（チャネル長方向における）線
幅が狭くなる。なお、図２（Ｄ）では、酸化膜１０７
は、組成の異なる酸化膜であるが、簡略化のため単一膜
として示した。また、陽極酸化後のゲート配線を１０
６、ゲート電極を１０５で示し、さらに、陽極酸化後の
第１の導電層を１０５ａ、１０６ａ、第２の導電層を１
０５ｂ、１０６ｂ、第３の導電層を１０５ｃ、１０６ｃ
で示した。
【００９６】次に、フォトレジスト膜をパターニングし
て、ｐチャネル型ＴＦＴを形成する領域を覆うレジスト
マスク２０９及びｎチャネル型ＴＦＴの一部を覆うレジ
ストマスク２０８を形成し、レジストマスク２０８、２
０９をマスクとして半導体層に２回目のｎ型を付与する
不純物の添加を行った。このレジストマスク２０８はゲ
ート電極１０５の幅よりもチャネル長方向の幅が広い。
また、このレジストマスク２０８によって、第１の不純
物領域（ｎ+ 領域）の長さが決定される。ここでは、前
述の添加工程と同様に、ゲート絶縁膜を通してその下の
半導体層にリンを添加した。こうして形成された第１の
不純物領域２１０は、後に示すｎチャネル型ＴＦＴのソ
ース領域またはドレイン領域を形成することになる。従
って、この領域のリンの濃度を１×１０19〜１×１０21
atoms/cm3 、代表的には１×１０ 20〜５×１０20atoms/
cm3 、本実施例では５×１０20atoms/cm3 とした。こう
して、第１の不純物領域（ｎ+ 領域）が形成される。
（図２（Ｅ））
【００９７】また、図２（Ｅ）の添加工程でリンが添加
されなかった領域のうち、ゲート電極１０５と重なって
いる（オーバーラップ）している領域は第２の不純物領
域と呼び、ゲート電極１０５と重なっていない領域は第
３の不純物領域と呼ぶ。なお、ｎ- 領域である第２の不
純物領域及び第３の不純物領域のリンの濃度は、ｎ+領
域である第１の不純物領域よりも低い。
【００９８】次に、レジストマスク２０８、２０９を除
去した後、フォトレジスト膜をパターニングして、ｎチ
ャネル型ＴＦＴを形成する領域を覆うレジストマスク２
１１を形成し、ゲート電極をマスクとして半導体層２０
２のみにｐ型を付与する不純物の添加を行った。添加方
法としては、イオン注入法、イオンドーピング法を用い
ることができる。ｐ型の不純物はアクセプターとなる不
純物であり、シリコン、ゲルマニウムに対しては１３族
元素であり、典型的には、ボロン（Ｂ）である。本実施
例では、ｐ型を付与する不純物としてボロン（Ｂ）を用
い、ジボラン（Ｂ2 Ｈ6 ）を用いたイオンドープ法によ
りゲート絶縁膜を通して半導体層２０２に不純物の添加
を行った。こうして形成された第１の不純物領域（ｐ+
領域）２１２は、後に示すｐチャネル型ＴＦＴのソース
領域またはドレイン領域となる。この領域のボロンの濃
度を１×１０19〜１×１０21atoms/cm3 、本実施例では
５×１０20atoms/cm3 とした。
【００９９】また、ゲート電極の真下にあたる領域には
ボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形
成領域１００が画定した。（図３（Ａ））
【０１００】本実施例では、ｎ+ 領域を形成するための
不純物添加工程の後にｐ+ 領域を形成するための不純物
添加工程を行ったが、工程順序を変更し、ｐ+ 領域を形
成するための不純物添加工程の後に、ｎ+ 領域を形成す
るための不純物添加工程を行ってもよい。
【０１０１】次いで、レジストマスク２１１を除去し、
半導体層に添加されたｎ型またはｐ型を付与する不純物
元素を有効に作用させるための活性化工程（３００〜７
００℃の熱処理）を行い、活性化された第１の不純物領
域（ｎ+ 領域）１０９及び第１の不純物領域（ｐ+ 領
域）１１０を形成する。（図３（Ｂ））本実施例では窒
素雰囲気中において、５００℃、２時間の加熱処理を行
ない活性化を行った。本実施例では、ゲート配線及び電
極を構成する第２の導電層１０５ｂ、１０６ｂとしてア
ルミニウムを用いたが、第２の導電層は第１の導電層と
第３の導電層に挟まれ、さらに第２の導電層の側部は緻
密な陽極酸化膜で覆われているため、熱処理を加えても
ヒロックの発生やアルミニウム元素の他の領域への拡散
等を抑止することができた。なお、活性化工程には、熱
処理だけでなくレーザや、赤外ランプ光による光アニー
ルを行うこともできる。
【０１０２】次いで、図示しないが、陽極酸化を行うた
めに１つの配線に接続されているゲート配線をエッチン
グにより分断し、所望の形状のゲート配線及びゲート電
極を形成した。
【０１０３】次いで、ｎチャネル型ＴＦＴ及びｐチャネ
ル型ＴＦＴを覆って層間絶縁膜を形成する。層間絶縁膜
１１１としては酸化珪素膜、窒化珪素膜、酸化窒化珪素
膜、有機性樹脂膜（ポリイミド膜、ＢＣＢ膜等）のいず
れか或いはそれらの積層膜を用いることができる。本実
施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ
形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構
造とした。（図３（Ｃ））
【０１０４】層間絶縁膜１１１を形成したら、次にパタ
ーニングでそれぞれのＴＦＴの第１の不純物領域（ソー
ス領域またはドレイン領域）１０９、１１０に達するコ
ンタクトホールを形成した。また、同時に上層配線とゲ
ート配線１０６とのコンタクトを形成するためのコンタ
クトホールを形成した。（図３（Ｄ））
【０１０５】上記作製工程において、取り出し電極とゲ
ート配線とのコンタクトを形成するためのコンタクトホ
ールを形成する際、従来ではゲート配線の上面を中性電
解溶液を用いた陽極酸化膜（アルミナ）で覆っていたた
め、通常のエッチングで除去が困難であった。しかし、
本発明のゲート配線１０６の上面は、第３の導電層（タ
ンタル）の陽極酸化膜で覆われているため、フッ素系
（ＣＨＦ3 等）のドライエッチングで容易に除去するこ
とができる。さらに、第２の導電層（アルミニウム）
は、フッ素系（ＣＨＦ3 等）のドライエッチングのエッ
チングレートが非常に小さいため、十分エッチングスト
ッパーとして機能する。ただし、このエッチングの際に
ＴＦＴの第１の不純物領域がオーバーエッチングされな
いよう注意が必要である。
【０１０６】このように三層以上の積層構造を有するゲ
ート配線とすることにより、上層配線とゲート配線との
良好なオーミック接触が取れるのでコンタクト不良が生
じることを防ぐことができた。また、第２の導電層は、
耐熱性が低いアルミニウムを主成分とする材料からなる
が、側面に陽極酸化膜が設けられ、加えて上面に接して
第３の導電層が設けられ、さらに下面に接して第１の導
電層が設けられているため、後の工程でドーピング工程
や熱処理を加えても膜剥がれやヒロック等が発生するこ
とを防止できた。
【０１０７】ただし、本実施例のように、ソース領域ま
たはドレイン領域に達するコンタクトホールと、取り出
し電極とゲート配線とのコンタクトを形成するためのコ
ンタクトホールとを同時形成する場合は、ゲート絶縁膜
の膜厚と、ゲート配線上部に設けられた陽極酸化膜の膜
厚を実施者が適宜調節する必要がある。ＣＨＦ3 ガスを
用いたドライエッチングにおいて、ゲート絶縁膜を構成
する酸化珪素のエッチングレートは、タンタルオキサイ
ドの３倍である。従って、ゲート絶縁膜の膜厚を１２０
ｎｍとした場合、ゲート配線上部に設けられた陽極酸化
膜の膜厚を４０ｎｍ以下としなければ、酸化膜が残存し
てしまいオーミック接触をとることができなくなるた
め、注意が必要である。
【０１０８】次いで、ソース配線（またはソース電極）
１１２、１１４、ドレイン配線（またはドレイン電極）
１１３、及び上層配線１１６（または取り出し電極１１
５）を形成した。図示していないが、本実施例ではこの
電極１１２〜１１４をチタン膜（膜厚１００ｎｍ）、チ
タンを含むアルミニウム膜（膜厚３００ｎｍ）、チタン
膜（膜厚１５０ｎｍ）をスパッタ法で連続して形成した
３層構造の膜をパターニングして形成した。（図３
（Ｅ））最後に水素雰囲気中で熱処理を行い、全体を水
素化した。この段階で図１（Ｃ）に示されるＣＭＯＳ回
路（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）が完
成した。
【０１０９】図３（Ｅ）の状態が形成されたら、０．２
〜０．４μｍのパッシベーション膜（窒化珪素膜）４１
３を形成した。パッシベーション膜を形成した後、さら
に有機樹脂からなる第２の層間絶縁膜４１４を約２μｍ
の厚さに形成した。本実施例では、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃に焼成して
形成した。
【０１１０】次に、チタン膜でブラックマスク４１５を
形成し、その上に第３の層間絶縁膜４１６を形成した。
そして、第２の層間絶縁膜と第３の層間絶縁膜とを選択
的にエッチングしてドレイン配線４１２に達するコンタ
クトホールを形成し、画素電極４１７を形成した。こう
して画素部が完成した。
【０１１１】図４（Ｂ）の状態が形成されたら、配向膜
（本実施例ではポリイミド）を形成した。対向側の基板
には透明導電膜と配向膜とを形成した。この配向膜は形
成された後、ラビング処理を施して液晶分子がある一定
のプレチルト角をもって平行配向するようにした。
【０１１２】上記の工程を経て、画素部と、ＣＭＯＳ回
路とが形成された基板と対向基板とを公知のセル組み工
程によってシール材やスペーサなどを介して貼り合わせ
た。その後、両基板の間に液晶材料を注入して封止剤に
より完全に封止した。こうして液晶パネルが完成した。
【０１１３】〔実施例２〕 上記作製方法によって完成
したｎチャネル型ＴＦＴは、半導体層に２種類の低濃度
不純物領域、即ち、ゲート電極と重なっている（オーバ
ーラップ）している領域（第２の不純物領域）と、ゲー
ト電極と重なっていない領域（第３の不純物領域）を有
することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以
上の信頼性を有する。
【０１１４】図１（Ｃ）に示したように、本実施例のｎ
チャネル型のＴＦＴは、ゲート絶縁膜１０３を介してＬ
ＤＤ領域１０８の全域がゲート電極に重なっているので
はなく、その一部のみが重なっている。
【０１１５】この様子を図１（Ｄ）に示す。なお、図１
（Ｄ）の符号は図１（Ｃ）の符号に対応している。図１
（Ｄ）に示すように、ＬＤＤ領域１０８は、ゲート電極
１０５とゲート絶縁膜１０３を介して重なっている部分
（Gate-overlapped LDD 領域１０８a ）と重なっていな
い部分（non-Gate-overlapped LDD 領域１０８b ）とに
区別される。
【０１１６】本願発明では、Gate-overlapped LDD 領域
１０８a の長さを０．１〜２μｍ（代表的には０．３〜
１．５μｍ）とし、non-Gate-overlapped LDD 領域１０
８b（図１（Ｄ）のＸに相当する）を０．１〜２μｍ
（代表的には０．３〜１μｍ）とするのが好ましいと考
えている。
【０１１７】なお、ＬＤＤ領域１０８は、０．２〜４μ
ｍ、代表的には０．６〜２．５μｍの長さを有し、ｎ型
を付与する不純物元素（周期律表の１５族に属する元
素、代表的にはリン又は砒素）の濃度が１×１０16〜１
×１０19atoms/cm3 、代表的には１×１０17〜５×１０
18atoms/cm3 である。また、第１の不純物領域（ｎ+ 領
域）１０９の不純物濃度は、１×１０19〜１×１０21at
oms/cm3 、代表的には１×１０20〜５×１０20atoms/cm
3 とすれば良い。
【０１１８】また、チャネル形成領域１０４は真性な半
導体層、またはあらかじめ１×１０ 16〜５×１０18atom
s/cm3 の濃度でボロンが添加された半導体層で構成され
る。このボロンはしきい値電圧を制御するために添加さ
れるものであり、同様の効果が得られるものであれば他
の元素で代用することもできる。
【０１１９】（本発明の薄膜トランジスタの利点）本発
明のＴＦＴは第２の不純物領域（ゲートオーバーラップ
型のＬＤＤ領域）と第３の不純物領域（非ゲートオーバ
ーラップ型のＬＤＤ領域）という２種類のＬＤＤ領域
（低濃度不純物領域）を半導体層に形成することに特徴
がある。
【０１２０】図１４を用いて、本発明の優位性を従来の
ＴＦＴの特性と比較して説明する。図１４（Ａ）、
（Ｂ）はＬＤＤ領域のないｎチャネル型ＴＦＴとその電
気特性（ゲート電圧Vg対ドレイン電流Id特性）である。
同様に、図１４（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場
合を、図１４（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合
を、そして図１４（Ｇ）、（Ｈ）には本発明のｎチャネ
ル型ＴＦＴの場合を示す。
【０１２１】なお、図１４中においてn+はソース領域ま
たはドレイン領域を、channel はチャネル形成領域を、
n-はゲートオーバーラップ型のＬＤＤ領域（n-は第２の
不純物領域）、ｎは非ゲートオーバーラップ型のＬＤＤ
領域（ｎは第３の不純物領域）を指す。また、Idはドレ
イン電流、Vgはゲート電圧である。
【０１２２】図１４（Ａ）、（Ｂ）に示すようにＬＤＤ
がない場合、オフ電流は高く、オン電流（ＴＦＴがオン
状態にある時のドレイン電流）やオフ電流が劣化しやす
い。
【０１２３】一方、非ゲートオーバーラップ型のＬＤＤ
を形成することで、オフ電流はかなり抑えられ、オン電
流もオフ電流も劣化が抑制できる。しかしながら、オン
電流の劣化を完全に抑えられているわけではない。（図
１４（Ｃ）、（Ｄ））
【０１２４】ＬＤＤ領域とゲート電極とがオーバーラッ
プしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造
（図１４（Ｅ）、（Ｆ））であるが、この構造は従来の
ＬＤＤ構造においてオン電流の劣化を抑制することに重
点を置いた構造となっている。
【０１２５】この場合、オン電流の劣化を十分に抑える
ことができる反面、通常の非オーバーラップ型のＬＤＤ
構造よりもややオフ電流が高いという問題を持つ。従来
例で述べた公開公報はこの構造を採用しており、本発明
はこのオフ電流が高いという問題を認識した上で、解決
するための構造を模索したのである。
【０１２６】そして、本発明の構造は図１４（Ｇ）、
（Ｈ）に示すように、ゲート電極とオーバーラップさせ
たＬＤＤ領域（第２の不純物領域）と、ゲート電極とオ
ーバーラップしないＬＤＤ領域（第３の不純物領域）を
半導体層に形成した。この構造を採用することで、オン
電流の劣化を抑制する効果をそのままに、オフ電流を低
減することが可能となった。
【０１２７】本出願人は図１４（Ｅ）、（Ｆ）に示した
ような構造の場合に何故オフ電流が高くなってしまうか
を次のように推測した。ｎチャネル型ＴＦＴがオフ状態
にある時、ゲート電極にはマイナス数十ボルトといった
負の電圧が印加される。その状態でドレイン領域にプラ
ス数十ボルトの正の電圧がかかってしまうと、ゲート絶
縁膜のドレイン側端部に非常に大きな電界が形成され
る。
【０１２８】この時、ＬＤＤ領域にはホールが誘起され
て、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつ
なぐ少数キャリアによる電流経路が形成されてしまう。
この電流経路がオフ電流の増加を招くと予想される。
【０１２９】本出願人は、このような電流経路を途中で
遮断するために、ゲート電極とオーバーラップしない位
置に別の抵抗体、即ち第３の不純物領域（ＬＤＤ領域）
を形成する必要があると考えた。本実施例はこのような
構成を有する薄膜トランジスタと、この薄膜トランジス
タを用いた回路に関するものである。
【０１３０】［実施例３］ 本実施例では、実施例１に
おいて半導体層２０１、２０２として用いる結晶質半導
体膜を、触媒元素を用いた熱結晶化法により形成する例
を示す。触媒元素を用いる場合、特開平７−１３０６５
２号公報、特開平８−７８３２９号公報で開示された技
術を用いることが望ましい。
【０１３１】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
６に示す。まず基板６０１に酸化シリコン膜６０２を設
け、その上に非晶質珪素膜（アモルファスシリコンとも
呼ぶ）６０３を形成した。さらに、重量換算で１０ｐｐ
ｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッ
ケル含有層６０４を形成した。（図６（Ａ））
【０１３２】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜2 4 時間（本実施例では５
５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０
５を形成した。こうして得られた結晶質珪素膜（ポリシ
リコンとも呼ぶ）６０５は非常に優れた結晶性を有し
た。（図６（Ｂ））
【０１３３】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用した場合について、図
７で説明する。
【０１３４】まず、ガラス基板７０１に酸化シリコン膜
７０２を設け、その上に非晶質珪素膜７０３、酸化シリ
コン膜７０４を連続的に形成した。
【０１３５】次に酸化シリコン膜７０４をパターニング
して、選択的に開孔部７０５を形成し、その後、重量換
算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を
塗布した。これにより、ニッケル含有層７０６が形成さ
れ、ニッケル含有層７０６は開孔部７０５の底部のみで
非晶質珪素膜７０２と接触した。（図７（Ａ））
【０１３６】次に、５００〜６５０℃で４〜２４時間
（本実施例では５８０℃、１４時間）の熱処理を行い、
結晶質珪素膜７０７を形成した。この結晶化の過程で
は、ニッケルが接した非晶質珪素膜の部分が最初に結晶
化し、そこから横方向へと結晶化が進行する。こうして
形成された結晶質珪素膜７０７は棒状または針状の結晶
が集合して成り、その各々の結晶は巨視的にはある特定
の方向性をもって成長しているため、結晶性が揃ってい
るという利点がある。
【０１３７】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。
【０１３８】以上のような技術を用いて結晶質半導体膜
（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを
含む）を形成し、パターニングを行えば、ＴＦＴの半導
体層を形成することができる。本実施例の技術を用い
て、結晶質半導体膜から作製されたＴＦＴは、優れた特
性が得られるが、そのため高い信頼性を要求されてい
た。しかしながら、本願発明のコンタクト構造およびＴ
ＦＴ構造を採用することで、本実施例の技術を最大限に
生かしたＴＦＴを作製することが可能となった。
【０１３９】［実施例４］ 本実施例は、実施例１で用
いられる半導体層２０１、２０２を形成する方法とし
て、実施例３のように非晶質半導体膜を初期膜として前
記触媒元素を用いて結晶質半導体膜を形成した後で、そ
の触媒元素を結晶質半導体膜から除去する工程を行った
例を示す。本実施例ではその方法として、特開平１０−
１３５４６８号公報または特開平１０−１３５４６９号
公報に記載された技術を用いた。
【０１４０】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atoms/cm3 以下、好ましくは１×１０16atoms/cm3
にまで低減することができる。
【０１４１】本実施例の構成について図８を用いて説明
する。ここではコーニング社の１７３７基板に代表され
る無アルカリガラス基板を用いた。図８（Ａ）では、実
施例２で示した結晶化の技術を用いて、下地膜８０２、
結晶質珪素膜８０３が形成された状態を示している。そ
して、結晶質珪素膜８０３の表面にマスク用の酸化珪素
膜８０４が１５０ｎｍの厚さに形成され、パターニング
により開孔部が設けられ、結晶質珪素膜を露出させた領
域を設けてある。そして、リンを添加する工程を実施し
て、結晶質珪素膜にリンが添加された領域８０５が設け
られた。
【０１４２】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間（本実施例では６００℃、１２時
間）の熱処理を行うと、結晶質珪素膜にリンが添加され
た領域８０５がゲッタリングサイトとして働き、結晶質
珪素膜８０３に残存していた触媒元素はリンが添加され
た領域８０５に移動させることができた。
【０１４３】そして、マスク用の酸化珪素膜８０４と、
リンが添加された領域８０５とをエッチングして除去す
ることにより、結晶化の工程で使用した触媒元素の濃度
を１×１０17atoms/cm3 以下にまで低減された結晶質珪
素膜を得ることができた。この結晶質珪素膜はそのまま
実施例１で示した本願発明のＴＦＴの半導体層として使
用することができた。
【０１４４】［実施例５］ 本実施例では、実施例１で
示した本願発明のＴＦＴを作製する工程において、半導
体層２０１、２０２とゲート絶縁膜１０３を形成する他
の実施形態を示す。
【０１４５】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板９０
１が用いられた。そして実施例３及び実施例４で示した
技術を用い、結晶質半導体膜が形成され、これをＴＦＴ
の活性層にするために、島状にパターニングして半導体
層９０２、９０３を形成した。そして、半導体層９０
２、９０３を覆って、ゲート絶縁膜９０４を、酸化珪素
を主成分とする膜で形成した。本実施例では、プラズマ
ＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成し
た。（図９（Ａ））
【０１４６】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行った。本実施例では、９
５０℃、３０分とした。尚、処理温度は７００〜１１０
０℃の範囲で選択すれば良く、処理時間も１０分から８
時間の間で選択すれば良かった。（図９（Ｂ））
【０１４７】その結果、本実施例の条件では、半導体層
９０２、９０３とゲート絶縁膜９０４との界面で熱酸化
膜が形成され、ゲート絶縁膜９０７が形成された。
【０１４８】以上の工程で作製されたゲート絶縁膜９０
７は、絶縁耐圧が高く半導体層９０５、９０６とゲート
絶縁膜９０７の界面は非常に良好なものであった。本願
発明のＴＦＴの構成を得るためには、以降の工程は実施
例１に従えば良い。
【０１４９】勿論、本実施例に実施例３や実施例４を組
み合わせることは実施者が適宜決定すれば良い。
【０１５０】［実施例６］ 本実施例では、実施例１と
異なる工程順序で結晶質ＴＦＴを作製する例を示す。具
体的には実施例４で示したリンによるゲッタリング工程
の別形態について説明する。なお、基本的な工程は図２
または図３に従うものであるので、相違点のみに着目し
て説明する。
【０１５１】まず、実施例１の工程に従って図３（Ａ）
の状態を得た。ただし、ＴＦＴの活性層となる半導体層
の形成には実施例３に示した熱結晶化技術を用いてい
る。
【０１５２】ただし、本実施例では、ｎチャネル型ＴＦ
Ｔの第１の不純物領域２１０、並びにｐチャネル型ＴＦ
Ｔの第１の不純物領域２１２に１×１０19〜１×１０21
atoms/cm3 （好ましくは５×１０20atoms/cm3 ）の濃度
でリンを添加する。
【０１５３】本実施例ではこの状態で、窒素雰囲気中で
５００〜８００℃、１〜２４時間、例えば６００℃、１
２時間の加熱処理の工程を行う。この工程により、添加
されたｎ型及びｐ型を付与する不純物元素を活性化する
ことができた。さらに、結晶化工程の後残存していた触
媒元素（本実施例ではニッケル）が移動し、前述の第１
の不純物領域に含まれたリンの作用によって同領域にゲ
ッタリング（捕獲）することができた。その結果、チャ
ネル形成領域からニッケルを１×１０17atoms/cm3 以下
にまで低減することができた。
【０１５４】以降の工程は実施例１の工程に従い、半導
体装置を作製することができた。
【０１５５】なお、本実施例の構成は実施例３〜実施例
５のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１５６】［実施例７］ 本実施例では、実施例１と
異なる工程順序で結晶質ＴＦＴを作製する例を示す。具
体的には実施例４で示したリンによるゲッタリング工程
とは異なるゲッタリング工程について説明する。なお、
基本的な工程は図２または図３に従うものであるので、
相違点のみに着目して説明する。
【０１５７】まず、実施例１の工程に従って図１０
（Ａ）の状態を得た。ただし、ＴＦＴの活性層となる結
晶質珪素膜１１０５の形成には実施例３に示した熱結晶
化技術を用いている。
【０１５８】次いで、基板１１０１ごと３００℃に加熱
した液相中（本実施例では硫酸溶液中）に浸し、結晶化
に用いたニッケルを除去または低減する。本実施例では
活性層をパターニングする前にゲッタリングを行うが、
活性層をパターニングした後に行っても良い。また、硫
酸と接触させる他の手段として、加熱した硫酸溶液を基
板上に均一に滴下する方法を用いてもよい。
【０１５９】本工程において、加熱した硫酸中でニッケ
ルは溶解して溶け出し、表面近傍から容易に除去され
る。すると内部のニッケルは濃度の低い表面近傍に拡散
してきてさらに多くのニッケルが溶けだす。この現象を
繰り返して、結晶化に用いたニッケルを結晶質珪素膜か
ら除去または低減する。このようにして、液相による触
媒元素の低減処理を行うことで、結晶質珪素膜１１０６
中の触媒元素の濃度を１×１０17atoms/cm3 以下、好ま
しくは１×１０16atoms/cm3 にまで低減することができ
る。（図１０（Ｂ））
【０１６０】なお、硫酸溶液と結晶質半導体膜との接触
性を高めるために、予め結晶質半導体膜の表面の自然酸
化膜等をフッ酸を含むエッチャント等により除去して清
浄化することが望ましい。こうすることでゲッタリング
効率を高めることができる。
【０１６１】また、本実施例ではニッケルを例にとって
説明しているが、前述した他の触媒元素でも同様の現象
によってゲッタリングされる。
【０１６２】以上の工程を経て得られた結晶質珪素膜１
１０６を用いて、実施例１で説明したプロセスを用いれ
ば、図１に示したＴＦＴが得られる。
【０１６３】なお、本実施例の構成は実施例３〜実施例
６のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１６４】［実施例８］ 上記各実施例では、ｎチャ
ネル型ＴＦＴの半導体層において、チャネル形成領域を
挟んで左右対称に同じ幅（チャネル長方向における幅）
のＬＤＤ領域が形成されている。本実施例では、本発明
を他の半導体層の配置、及び他のＴＦＴ構造に適用した
例を図１１に示した。
【０１６５】図１１（Ａ）には、ＣＭＯＳ回路のｎチャ
ネル型ＴＦＴの半導体層において、チャネル形成領域を
挟んで異なる幅（チャネル長方向における幅）のＬＤＤ
領域３０１、３０２を形成した。このＬＤＤ領域の形成
方法としては、実施例１に従い、実施例１における図２
（Ｂ）のレジストマスク２０３及び図２（Ｅ）のレジス
トマスク２０８のパターン形状を適宜変更すれば、図１
１（Ａ）に示すＣＭＯＳ回路を作製することができる。
図１１（Ａ）中において、３００はチャネル形成領域を
指し、３０３、３０４は、ソース領域またはドレイン領
域を指している。
【０１６６】また、図１１（Ｂ）には、本発明を逆スタ
ガ型ＴＦＴに適用した例を示した。コンタクト部におい
ては、実施例１と同様に、上層配線３１３とゲート配線
の第２の導電層３１０と電気的に接続している。図１１
（Ｂ）中において３１１はゲート絶縁膜、３１２は陽極
酸化膜を示している。このように、本発明は、ＴＦＴ構
造に関係なく適用することができる。
【０１６７】なお、本実施例の構成は実施例３〜実施例
７のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１６８】［実施例９］ 本実施例では、実施例１に
おける図２（Ｅ）の添加工程に先立ってゲート配線をマ
スクとして、ゲート絶縁膜１０３をエッチングして、半
導体層１０２表面を露出させてから不純物の添加を行っ
た例を図１５、図１６に示す。なお、基本的な工程は図
２または図３に従うものであるので、相違点のみに着目
して説明する。
【０１６９】本実施例は、図２（Ｄ）に示す陽極酸化工
程までは実施例１と同一である。図１５（Ａ）は図２
（Ｄ）に相当する図である。簡略化するために図２
（Ｄ）と同じ符号を用いる。
【０１７０】実施例１に従い、ゲート電極１０５及びゲ
ート配線１０６を形成した。この時の断面の状態を示す
ＴＥＭ写真を図１７（Ａ）に示し、図１７（Ａ）に対応
する模式図を図１８（Ａ）に示した。このＴＥＭ写真
は、ゲート電極１０５近傍の拡大図である。
【０１７１】そして、ゲート配線形成工程後、陽極酸化
を行ない図１５（Ａ）の状態を得た。この時の断面の状
態を示すＴＥＭ写真を図１７（Ｂ）に示し、図１７
（Ｂ）に対応する模式図を図１８（Ｂ）に示した。
【０１７２】次いで、反応ガスにＣＨＦ3 を用いてドラ
イエッチングを行ない、ゲート配線１０６をマスクとし
て、ゲート絶縁膜１０３を選択的に除去して、半導体層
の一部を露呈させた。（図１５（Ｂ））この時、同時に
タンタルオキサイド膜も除去されるが、アルミナ膜１１
０２は残る。エッチング条件によってはタンタルも僅か
に除去される場合もある。ここでは、ゲート絶縁膜の材
料及び膜厚、第３の導電層上部の酸化膜の膜厚等を考慮
にいれ、エッチング条件を適宜調節する必要がある。さ
もないと、半導体層がオーバーエッチングされてしまう
恐れがある。１１０１は残存したゲート絶縁膜を指して
いる。この時の断面の状態を示すＴＥＭ写真を図１７
（Ｃ）に示し、図１７（Ｃ）に対応する模式図を図１８
（Ｃ）に示した。図１８（Ｃ）に示しめしたように、ゲ
ート電極の側壁には反応性生成物が形成されてしまうた
め、除去することが望ましいが、特に除去しなくともよ
い。
【０１７３】次いで、レジストマスク１１０３、１１０
４を形成し、露呈した半導体層に２回目の不純物（リ
ン）の添加を行う。（図１５（Ｃ））１１０５はＬＤＤ
領域を指し、１１０６は第１の不純物領域（ｎ+ ）を指
している。
【０１７４】そして、レジストマスク１１０３、１１０
４を除去して、ｎチャネル型ＴＦＴを覆うレジストマス
クを形成し、露呈した半導体層に不純物（ボロン）の添
加を行う。（図１５（Ｄ））１１０７はチャネル形成領
域を指し、１１０８は第１の不純物領域（ｐ+ ）を指し
ている。
【０１７５】次いで、レジストマスクを除去して、活性
化を行った。１１０９は活性化された第１の不純物領域
（ｎ+ ）を指し、１１１０は活性化された第１の不純物
領域（ｐ+ ）を指している。（図１５（Ｅ））そして、
層間絶縁膜１１１１を形成した。（図１６（Ａ））
【０１７６】そして、レジストマスク（図示しない）を
用いてＣＦ4 またはＣＨＦ3 を用いたドライエッチング
により層間絶縁膜を選択的に除去して、ソース領域また
はドレイン領域に達するコンタクトホールを形成した。
そして同時にゲート配線の第２の導電層に達するコンタ
クトホールを形成した。ただし、ソース領域及びドレイ
ン領域がオーバーエッチングされないよう注意が必要で
ある。本実施例は、実施例１と比較してゲート絶縁膜が
除去されている分、容易にコンタクトホールを形成する
ことができる。
【０１７７】次いで、ソース配線（またはソース電極）
１１１２、１１１４、ドレイン配線（またはドレイン電
極）１１１３、及び上層配線（または取り出し電極）１
１１５を形成した。（図１６（Ｃ））最後に水素雰囲気
中で熱処理を行い、全体を水素化した。この段階で図１
６（Ｃ）に示されるＣＭＯＳ回路（ｎチャネル型ＴＦＴ
及びｐチャネル型ＴＦＴ）が完成した。
【０１７８】なお、図１８中において、１０は下地膜、
１１は半導体層、１２はゲート絶縁膜、１３はタンタル
層、１４はアルミニウム層、１５はタンタル層、１６は
無孔質状アルミナ層、１７はタンタルオキサイド、１８
は反応性生成物をそれぞれ指している。
【０１７９】なお、本実施例の構成は実施例３〜実施例
７のいずれの構成とも自由に組み合わせることが可能で
ある。
【０１８０】［実施例１０］ 本実施例では、本願発明
によって作製された液晶表示装置の例を図１２に示す。
画素ＴＦＴ（画素スイッチング素子）の作製方法やセル
組工程は公知の手段を用いれば良いので詳細な説明は省
略する。
【０１８１】図１２は、本実施例のアクティブマトリク
ス型液晶パネルの概略図である。図１２に示すようにア
クティブマトリクス基板と対向基板とが対向し、これら
の基板間に液晶が挟まれている。アクティブマトリクス
基板はガラス基板１０００上に形成された画素部１００
１、走査線駆動回路１００２、信号線駆動回路１００３
を有する。
【０１８２】走査線駆動回路１００２、信号線駆動回路
１００３はそれぞれ走査線１０３０、信号線１０４０に
よって画素部１００１に接続されている。これら駆動回
路１００２、１００３はＣＭＯＳ回路で主に構成されて
いる。
【０１８３】画素部１００１の行ごとに走査線１０３０
が形成され、列ごとに信号線１０４０が形成されてい
る。走査線１０３０、信号線１０４０の交差部近傍に
は、画素ＴＦＴ１０１０が形成されている。画素ＴＦＴ
１０１０のゲート電極は走査線１０３０に接続され、ソ
ースは信号線１０４０に接続されている。更に、ドレイ
ンには画素電極１０６０、保持容量１０７０が接続され
ている。
【０１８４】対向基板１０８０はガラス基板全面にＩＴ
Ｏ膜等の透明導電膜が形成されている。透明導電膜は画
素部１００１の画素電極１０６０に対する対向電極であ
り、画素電極、対向電極間に形成された電界によって液
晶材料が駆動される。対向基板１０８０には必要であれ
ば配向膜や、ブラックマトリクスや、カラーフィルタが
形成されている。
【０１８５】アクティブマトリクス基板側のガラス基板
にはＦＰＣ１０３１を取り付ける面を利用してＩＣチッ
プ１０３２、１０３３が取り付けられている。これらの
ＩＣチップ１０３２、１０３３はビデオ信号の処理回
路、タイミングパルス発生回路、γ補正回路、メモリ回
路、演算回路などの回路をシリコン基板上に形成して構
成される。
【０１８６】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示装
置やＥＣ（エレクトロクロミックス）表示装置に本願発
明を適用することも可能であることは言うまでもない。
【０１８７】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置（半導体装
置）に対して適用することが可能である。
【０１８８】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例９のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。
【０１８９】〔実施例１１〕 本願発明は従来のＩＣ技
術全般に適用することが可能である。即ち、現在市場に
流通している全ての半導体回路に適用できる。例えば、
ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳ
ＩＣプロセッサ等のマイクロプロセッサに適用しても良
いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補
正回路、信号分割回路等）に代表される信号処理回路や
携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）
用の高周波回路に適用しても良い。
【０１９０】さらに、従来のＭＯＳＦＥＴ上に層間絶縁
膜を形成し、その上に本願発明を用いて半導体回路を作
製したような三次元構造の半導体装置を実現することも
可能である。このように本願発明は現在ＬＳＩが用いら
れている全ての半導体装置に適用することが可能であ
る。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社
の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録
商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴ
ＦＴ構造）に本願発明を適用してもよい。
【０１９１】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。
【０１９２】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例９のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。
【０１９３】〔実施例１２〕 本願発明を実施して形成
されたＣＭＯＳ回路や画素部は様々な電気光学装置（ア
クティブマトリクス型液晶ディスプレイ、アクティブマ
トリクス型ＥＬディスプレイ、アクティブマトリクス型
ＥＣディスプレイ）に用いることができる。即ち、それ
ら電気光学装置を表示部に組み込んだ電子機器全てに本
願発明を実施できる。
【０１９４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図１３、図２３及び図２４に示す。
【０１９５】図１３（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号制御回路に
適用することができる。
【０１９６】図１３（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号制
御回路に適用することができる。
【０１９７】図１３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号制御回路に適用できる。
【０１９８】図１３（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号制
御回路に適用することができる。
【０１９９】図１３（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号制御回路に適用することができる。
【０２００】図１３（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号制御回路に適用す
ることができる。
【０２０１】図２３（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号制御回路に適用すること
ができる。
【０２０２】図２３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号制御回路に適用することができる。
【０２０３】なお、図２３（Ｃ）は、図２３（Ａ）及び
図２３（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図２３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】また、図２３（Ｄ）は、図２３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０２０５】ただし、図２３に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。
【０２０６】図２４（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。
【０２０７】図２４（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３記憶媒体
３００４、操作スイッチ３００５、アンテナ３００６等
を含む。本発明は表示部３００２、３００３やその他の
信号回路に適用することができる。
【０２０８】図２５（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０２０９】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。
【０２１０】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例９のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。また、実施例１０、１１に示した電気
光学装置や半導体回路をその様に組み合わせて用いても
良い。
【０２１１】〔実施例１３〕本実施例では、実施例１と
ドーピング順序が異なるだけであり、基本的な構成は実
施例１に従うものであるので、ここでは相違点のみに着
目して説明する。また、実施例１と同じ符号を用いてい
る箇所は同一である。
【０２１２】まず、実施例１に従って、図２（Ａ）と同
じ状態を得る。（図１９（Ａ））
【０２１３】次いで、ｎチャネル型ＴＦＴの一部及びｐ
チャネル型ＴＦＴを覆うフォトレジストマスク１２０
８、１２０９を設ける。このフォトレジストマスク１２
０８は、ゲート電極の幅よりもチャネル長方向の幅が広
い。そして、フォトレジストマスク１２０８をマスクと
して半導体層２０１にｎ型を付与する不純物元素を添加
する工程を行ない、不純物領域（ｎ+ 領域）１２１０を
形成する。（図１９（Ｂ））また、このフォトレジスト
マスク１２０８によって、第１の不純物領域（ｎ + 領
域）の長さが決定される。不純物元素の添加方法として
は、イオン注入法、イオンドーピング法を用いることが
できる。ｎ型を付与する不純物はドナーとなる不純物で
あり、シリコン、ゲルマニウムに対しては１５族元素で
あり、典型的にはりん（Ｐ）、ひ素（Ａｓ）である。
【０２１４】次いで、フォトレジストマスク１２０８、
１２０９を除去した後、フォトマスクを用いてｎチャネ
ル型ＴＦＴの一部（チャネル形成領域となる領域）また
はｐチャネル型ＴＦＴを覆うフォトレジストマスク１２
０３、１２０４を形成する。そして、フォトレジストマ
スク１２０３をマスクとして再び半導体層２０１にｎ型
を付与する不純物元素を添加する工程を行ない、不純物
領域（ｎ- 領域）１３０５を形成する。（図１９
（Ｃ））また、フォトレジストマスク１２０３で覆われ
て図１９（Ｃ）の添加工程で不純物が添加されない領域
１３０４は、ｎチャネル型ＴＦＴのチャネル形成領域と
なる。また、フォトレジストマスク１２０３は、後で形
成されるゲート電極の幅よりもチャネル長方向の幅が狭
い。この工程により後に形成されるゲート電極の下に不
純物領域（ｎ- 領域）を形成する。
【０２１５】次いで、フォトレジストマスク１２０３、
１２０４を除去して、不純物領域（ｎ- 領域）１３０５
及び第１の不純物領域（ｎ+ 領域）１２１０に添加され
た不純物の活性化処理（熱処理またはレーザーアニール
処理等）を行う。特に、ここで活性化工程を行う必要は
ないが、ゲート電極を形成する前であるので、ゲート電
極の耐熱温度を考慮に入れることなく、後で形成される
ゲート電極と重なる不純物領域の活性化が行える。
【０２１６】次いで、実施例１と同様にゲート絶縁膜上
に三層構造を有するゲート電極２０６を形成する。（図
１９（Ｄ））ゲート電極２０６は、スパッタ法等を用い
て導電膜を積層形成した後、公知のパターニング技術に
より形成する。また、ゲート電極の長さ（線幅）は、
０．１〜１０μｍ（代表的には０．２〜５μｍ）とす
る。ただし、後の工程で陽極酸化を行うため、全てのゲ
ート配線を１つの配線に接続しておく必要がある。な
お、ゲート電極の断面形状はテーパー形状とするとカバ
レッジが良好になるため望ましい。
【０２１７】次いで、陽極酸化工程を行ない、第１の導
電層１０５ａの側部、第２の導電層１０５ｂの側部、及
び第３の導電層１０５ｃの上部及び側部に陽極酸化膜１
０７を形成する。（図１９（Ｅ））陽極酸化は、中性の
電解溶液中で行われ、例えば酒石酸を含んだエチレング
リコール溶液をアンモニア水で中和した電解溶液（液温
１０℃）を使用し、ゲート配線を陽極、白金を陰極とし
て陽極酸化が行われる。この陽極酸化で得られる陽極酸
化膜１０７は緻密な膜質を有するため、ドーピング工程
や熱処理を加えても、膜剥がれやヒロック等が発生する
ことを防止できる。特に、本発明においては、第２の導
電層は耐熱性が低いアルミニウムを主成分とする材料か
らなっているが、側面に緻密な陽極酸化膜（アルミナ
膜）が設けられるためゲート電極の耐熱性が向上し、非
常に有効である。なお、ゲート電極に十分な耐熱性を持
たせるため必要なアルミナ膜の膜厚は、１０ｎｍ以上、
好ましくは３０ｎｍ以上である。
【０２１８】また、図１９（Ｃ）の添加工程でリンが添
加された領域のうち、ゲート電極１０５と重なっている
（オーバーラップ）している領域は第２の不純物領域と
なり、ゲート電極１０５と重なっていない領域は第３の
不純物領域となる。
【０２１９】なお、ｎ- 領域である第２の不純物領域及
び第３の不純物領域のリンの濃度は、ｎ+ 領域である第
１の不純物領域よりも低い。
【０２２０】以降の工程は、実施例１と同様の工程によ
り周辺駆動回路部の一部を構成するＣＭＯＳ回路と、画
素部の一部を構成する画素ＴＦＴ（ｎチャネル型ＴＦ
Ｔ）を作製することができる。
【０２２１】なお、本実施例の構成は実施例１〜実施例
１２のいずれの構成とも自由に組み合わせることが可能
である。
【０２２２】〔実施例１４〕本実施例では、実施例１に
おけるゲート電極の形成工程に先だってｎ型を付与する
不純物及びｐ型を付与する不純物の添加を行った例を図
２０に示す。なお、基本的な構成は実施例１に従うもの
であるので、ここでは相違点のみに着目して説明する。
【０２２３】本実施例は、図１９（Ｂ）に示す添加工程
までは実施例１３と同一である。図２０（Ａ）は図２
（Ａ）に相当し、図２０（Ｂ）は図１９（Ｂ）に相当す
る図であり、同一の符号を用いている。
【０２２４】実施例１および実施例１３に従い図１９
（Ｂ）の状態を得た後、レジストマスク１２０８、１２
０９を除去する。次いで、フォトレジスト膜をパターニ
ングして、半導体層２０１を覆うレジストマスク１５０
１と、半導体層２０２の一部を覆うレジストマスク１５
０２を形成する。そして、レジストマスク１５０２をマ
スクとして半導体層２０２のみにｐ型を付与する不純物
の添加を行った。本実施例では、ｐ型を付与する不純物
としてボロン（Ｂ）を用い、ジボラン（Ｂ2 Ｈ6）を用
いたイオンドープ法によりゲート絶縁膜を通して半導体
層２０２に不純物の添加を行った。こうして形成された
第１の不純物領域１５０３は、後に示すｐチャネル型Ｔ
ＦＴのソース領域またはドレイン領域となる。この領域
のボロンの濃度を本実施例では５×１０20atoms/cm3 と
した。なお、レジストマスク１５０２の真下にあたる領
域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャ
ネル形成領域１５０４が画定した。（図２０（Ｃ））
【０２２５】次いで、レジストマスク１５０１、１５０
２を除去する。次いで、フォトレジスト膜をパターニン
グして、ｐチャネル型ＴＦＴを形成する領域を覆うフォ
トレジストマスク１５０６及びｎチャネル型ＴＦＴの一
部を覆うフォトレジストマスク１５０５を形成し、フォ
トレジストマスク１５０５、１５０６をマスクとして半
導体層に２回目のｎ型を付与する不純物の添加を行っ
た。本実施例では、ｎ型を付与する不純物としてリンを
用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法
によりゲート絶縁膜を通して半導体層２０１に不純物の
添加を行った。こうして形成された不純物領域１５０７
は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域を形成す
ることになる。この領域のリンの濃度を本実施例では１
×１０18atoms/cm3 とした。なお、レジストマスク１５
０５の真下にあたる領域にはボロンが添加されず、ｎチ
ャネル型ＴＦＴのチャネル形成領域１５０８が画定し
た。（図２０（Ｄ））
【０２２６】次に、フォトレジストマスク１５０５、１
５０６を除去して活性化処理を行った。（図２０
（Ｅ））この段階ではゲート電極が存在しないので、従
来問題になっていたゲート電極を構成する材料からの拡
散を気にする必要がない。このように、この段階、即ち
ゲート電極形成工程に先立って熱処理により活性化させ
ることは効果的であった。
【０２２７】以降の工程は、実施例１または公知のＴＦ
Ｔの作製方法に従い、ゲート電極の形成、層間絶縁膜の
形成、コンタクトホールの形成、上層配線の形成等を行
えばよい。
【０２２８】なお、本実施例の構成は実施例１〜実施例
１２のいずれの構成とも自由に組み合わせることが可能
である。
【０２２９】〔実施例１５〕本実施例では、実施例１３
におけるゲート電極の形成工程に先だってｎ型を付与す
る不純物及びｐ型を付与する不純物の添加を行った例を
図２１に示す。なお、基本的な構成は実施例１および実
施例１３に従うものであるので、ここでは相違点のみに
着目して説明する。
【０２３０】本実施例は、図２（Ａ）に示す添加工程ま
では実施例１と同一である。図２１（Ａ）は図２（Ａ）
に相当する図であり、同一の符号を用いている。
【０２３１】実施例１に従い、図２１（Ａ）の状態を得
たら、フォトレジスト膜をパターニングして、半導体層
２０１を覆うレジストマスク１６０１と、半導体層２０
２の一部を覆うレジストマスク１６０２を形成する。そ
して、レジストマスク１６０２をマスクとして半導体層
２０２のみにｐ型を付与する不純物の添加を行った。こ
うして形成された第１の不純物領域１６０３は、後に示
すｐチャネル型ＴＦＴのソース領域またはドレイン領域
となる。この領域のボロンの濃度を本実施例では５×１
０20atoms/cm3 とした。なお、レジストマスク１６０２
の真下にあたる領域にはボロンが添加されず、ｐチャネ
ル型ＴＦＴのチャネル形成領域１６０４が画定した。
（図２１（Ｂ））
【０２３２】次いで、レジストマスク１６０１、１６０
２を除去する。その後、フォトレジスト膜をパターニン
グして、ｐチャネル型ＴＦＴを形成する領域を覆うフォ
トレジストマスク１６０６及びｎチャネル型ＴＦＴの一
部を覆うフォトレジストマスク１６０５を形成し、フォ
トレジストマスク１６０５をマスクとして半導体層２０
１にｎ型を付与する不純物の添加を行った。こうして形
成された不純物領域１６０７は、後に示すｎチャネル型
ＴＦＴのＬＤＤ領域を形成することになる。この領域の
リンの濃度を本実施例では１×１０18atoms/cm3 とし
た。
【０２３３】また、フォトレジストマスク１６０５の真
下にあたる領域にはリンが添加されず、フォトレジスト
マスク１６０５によってｎチャネル型ＴＦＴのチャネル
形成領域１６０８が画定した。（図２１（Ｃ））
【０２３４】次いで、レジストマスク１６０５、１６０
６を除去する。次に、フォトレジスト膜をパターニング
して、ｐチャネル型ＴＦＴを形成する領域を覆うフォト
レジストマスク１６１０及びｎチャネル型ＴＦＴの一部
を覆うフォトレジストマスク１６０９を形成し、フォト
レジストマスク１６０９をマスクとして半導体層２０１
に２回目のｎ型を付与する不純物の添加を行った。こう
して形成された第１の不純物領域１６１１は、後に示す
ｎチャネル型ＴＦＴのソース領域またはドレイン領域を
形成することになる。この領域のリンの濃度を本実施例
では５×１０20atoms/cm3 とした。
【０２３５】こうして、フォトレジストマスク１６０９
によって、第１の不純物領域１６１１及びＬＤＤ領域が
画定した。（図２１（Ｄ））
【０２３６】次に、フォトレジストマスク１６０９、１
６１０を除去して活性化処理を行った。（図２１
（Ｅ））この段階ではゲート電極が存在しないので、従
来問題になっていたゲート電極を構成する材料からの拡
散を気にする必要がない。このように、この段階、即ち
ゲート電極形成工程に先立って熱処理により活性化させ
ることは効果的であった。
【０２３７】以降の工程は、実施例１または公知のＴＦ
Ｔの作製方法に従い、ゲート電極の形成、層間絶縁膜の
形成、コンタクトホールの形成、上層配線の形成等を行
えばよい。
【０２３８】なお、本実施例の構成は実施例１〜実施例
１２のいずれの構成とも自由に組み合わせることが可能
である。
【０２３９】〔実施例１６〕本実施例では、実施例１５
におけるｎ型を付与する不純物及びｐ型を付与する不純
物の添加の順序が異なる例を図２２に示す。なお、基本
的な構成は実施例１５に従うものであるので、ここでは
相違点のみに着目して説明する。
【０２４０】本実施例は、図２１（Ｂ）に示す添加工程
までは実施例１５と同一である。図２２（Ａ）は図２１
（Ａ）に相当し、図２２（Ｂ）は図２１（Ｂ）に相当す
る図であり、同一の符号を用いている。
【０２４１】実施例１５に従い、図２２（Ｂ）の状態を
得たら、レジストマスク１６０１、１６０２を除去す
る。次に、フォトレジスト膜をパターニングして、ｐチ
ャネル型ＴＦＴを形成する領域を覆うフォトレジストマ
スク１７０１及びｎチャネル型ＴＦＴの一部を覆うフォ
トレジストマスク１７０２を形成し、フォトレジストマ
スク１７０２をマスクとして半導体層２０１にｎ型を付
与する不純物の添加を行った。こうして形成された第１
の不純物領域１７０３は、後に示すｎチャネル型ＴＦＴ
のソース領域またはドレイン領域を形成することにな
る。この領域のリンの濃度を本実施例では５×１０20at
oms/cm3 とした。（図２２（Ｃ））
【０２４２】次いで、レジストマスク１７０１、１７０
２を除去する。次いで、フォトレジスト膜をパターニン
グして、ｐチャネル型ＴＦＴを形成する領域を覆うフォ
トレジストマスク１７０４及びｎチャネル型ＴＦＴの一
部を覆うフォトレジストマスク１７０５を形成し、フォ
トレジストマスク１７０４、１７０５をマスクとして半
導体層に２回目のｎ型を付与する不純物の添加を行っ
た。本実施例では、ｎ型を付与する不純物としてリンを
用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法
によりゲート絶縁膜を通して半導体層２０１に不純物の
添加を行った。こうして形成された不純物領域１７０６
は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域を形成す
ることになる。この領域のリンの濃度を本実施例では１
×１０18atoms/cm3 とした。なお、レジストマスク１７
０４の真下にあたる領域にはボロンが添加されず、ｎチ
ャネル型ＴＦＴのチャネル形成領域１７０７が画定し
た。（図２２（Ｄ））
【０２４３】次に、フォトレジストマスク１７０４、１
７０５を除去して活性化処理を行った。（図２２
（Ｅ））この段階ではゲート電極が存在しないので、従
来問題になっていたゲート電極を構成する材料からの拡
散を気にする必要がない。このように、この段階、即ち
ゲート電極形成工程に先立って熱処理により活性化させ
ることは効果的であった。
【０２４４】以降の工程は、実施例１または公知のＴＦ
Ｔの作製方法に従い、ゲート電極の形成、層間絶縁膜の
形成、コンタクトホールの形成、上層配線の形成等を行
えばよい。
【０２４５】なお、本実施例の構成は実施例１〜実施例
１２のいずれの構成とも自由に組み合わせることが可能
である。
【０２４６】〔実施例１７〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。
【０２４７】図２５（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図２５（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。
【０２４８】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。
【０２４９】また、図２５（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴ
ＦＴは公知の構造（トップゲート構造またはボトムゲー
ト構造）を用いれば良い。
【０２５０】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦＴ４０２３に際して用いることができる。
【０２５１】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。画素電極４０２７
が透明導電膜である場合、画素部用ＴＦＴとしては、Ｐ
チャネル型ＴＦＴを用いることが好ましい。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。
【０２５２】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。
【０２５３】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。
【０２５４】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。
【０２５５】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。
【０２５６】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。
【０２５７】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。
【０２５８】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。
【０２５９】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
【０２６０】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０２６１】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０２６２】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
【０２６３】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。
【０２６４】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。
【０２６５】［実施例１９］本実施例ではＥＬ表示装置
の画素部のさらに詳細な断面構造を図２７に、上面構造
を図２８（Ａ）に、回路図を図２８（Ｂ）に示す。図２
７、図２８（Ａ）及び図２８（Ｂ）では共通の符号を用
いるので互いに参照すれば良い。
【０２６６】図２７において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦ
Ｔを用いて形成される（実施例１〜９、１３〜１６参
照）。本実施例ではダブルゲート構造としているが、構
造及び作製プロセスに大きな違いはないので説明は省略
する。但し、ダブルゲート構造とすることで実質的に二
つのＴＦＴが直列された構造となり、オフ電流値を低減
することができるという利点がある。なお、本実施例で
はダブルゲート構造としているが、シングルゲート構造
でも構わないし、トリプルゲート構造やそれ以上のゲー
ト本数を持つマルチゲート構造でも構わない。また、本
願発明のＰＴＦＴを用いて形成しても構わない。
【０２６７】また、電流制御用ＴＦＴ３５０３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３５０２のドレイン配線３５は配線３６に
よって電流制御用ＴＦＴのゲート電極３７に電気的に接
続されている。また、３８で示される配線は、スイッチ
ング用ＴＦＴ３５０２のゲート電極３９a 、３９b を電
気的に接続するゲート配線である。
【０２６８】このとき、電流制御用ＴＦＴ３５０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。
【０２６９】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
【０２７０】また、図２８（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３７となる配線は３５
０４で示される領域で、電流制御用ＴＦＴ３５０３のド
レイン配線４０と絶縁膜を介して重なる。このとき、３
５０４で示される領域ではコンデンサが形成される。こ
のコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線４０は電流供給線（電源
線）３５０６に接続され、常に一定の電圧が加えられて
いる。
【０２７１】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。
【０２７２】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３
５０３のドレインに電気的に接続される。この場合にお
いては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを
用いることが好ましい。画素電極４３としてはアルミニ
ウム合金膜、銅合金膜または銀合金膜など低抵抗な導電
膜またはそれらの積層膜を用いることが好ましい。勿
論、他の導電膜との積層構造としても良い。
【０２７３】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a 、４４b により形成された溝（画素に
相当する）の中に発光層４５が形成される。なお、ここ
では一画素しか図示していないが、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の各色に対応した発光層を作り分けて
も良い。発光層とする有機ＥＬ材料としてはπ共役ポリ
マー系材料を用いる。代表的なポリマー系材料として
は、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビ
ニルカルバゾール（ＰＶＫ）系、ポリフルオレン系など
が挙げられる。
【０２７４】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,"Polymers f
or Light Emitting Diodes",Euro Display,Proceeding
s,1999,p.33-37 」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２７５】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２７６】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
【０２７７】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
【０２７８】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
【０２７９】陽極４７まで形成された時点でＥＬ素子３
５０５が完成する。なお、ここでいうＥＬ素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２８
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。
【０２８０】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。
【０２８１】以上のように本願発明のＥＬ表示パネルは
図２７のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０２８２】なお、本実施例の構成は、実施例１〜１２
構成と自由に組み合わせて実施することが可能である。
また、実施例１４の電子機器の表示部として本実施例の
ＥＬ表示パネルを用いることは有効である。
【０２８３】〔実施例２０〕本実施例では、実施例１８
に示した画素部において、ＥＬ素子３５０５の構造を反
転させた構造について説明する。説明には図２９を用い
る。なお、図２７の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。
【０２８４】図２９において、電流制御用ＴＦＴ３５０
３は本願発明のＰＴＦＴを用いて形成される。作製プロ
セスは実施例１〜９、１３〜１６を参照すれば良い。
【０２８５】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
【０２８６】そして、絶縁膜でなるバンク５１a 、５１
b が形成された後、溶液塗布によりポリビニルカルバゾ
ールでなる発光層５２が形成される。その上にはカリウ
ムアセチルアセトネート（ａｃａｃＫと表記される）で
なる電子注入層５３、アルミニウム合金でなる陰極５４
が形成される。この場合、陰極５４がパッシベーション
膜としても機能する。こうしてＥＬ素子３７０１が形成
される。
【０２８７】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。
【０２８８】なお、本実施例の構成は、実施例１〜９、
１３〜１６の構成と自由に組み合わせて実施することが
可能である。また、実施例１２の電子機器の表示部とし
て本実施例のＥＬ表示パネルを用いることは有効であ
る。
【０２８９】〔実施例２１〕本実施例では、図２８
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３０（Ａ）〜（Ｃ）に示す。なお、本実
施例において、３８０１はスイッチング用ＴＦＴ３８０
２のソース配線、３８０３はスイッチング用ＴＦＴ３８
０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８
０５はコンデンサ、３８０６、３８０８は電流供給線、
３８０７はＥＬ素子とする。
【０２９０】図３０（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２９１】また、図３０（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、、図３０（Ｂ）では電流供給線３８０８とゲ
ート配線３８０３とが重ならないように設けた構造とな
っているが、両者が異なる層に形成される配線であれ
ば、絶縁膜を介して重なるように設けることもできる。
この場合、電源供給線３８０８とゲート配線３８０３と
で専有面積を共有させることができるため、画素部をさ
らに高精細化することができる。
【０２９２】また、図３０（Ｃ）は、図３０（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３
ａ、３８０３ｂと平行に設け、さらに、二つの画素を電
流供給線３８０８を中心に線対称となるように形成する
点に特徴がある。また、電流供給線３８０８をゲート配
線３８０３ａ、３８０３ｂのいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。
【０２９３】なお、本実施例の構成は、実施例１〜９、
１３〜１６、１７または１８の構成と自由に組み合わせ
て実施することが可能である。また、実施例１２の電子
機器の表示部として本実施例の画素構造を有するＥＬ表
示パネルを用いることは有効である。
【０２９４】［実施例２２］実施例１９に示した図２８
（Ａ）、図２８（Ｂ）では電流制御用ＴＦＴ３５０３の
ゲートにかかる電圧を保持するためにコンデンサ３５０
４を設ける構造としているが、コンデンサ３５０４を省
略することも可能である。実施例１９の場合、電流制御
用ＴＦＴ３５０３として実施例１〜９、１３〜１６に示
すような本願発明のＮＴＦＴを用いているため、ゲート
絶縁膜を介してゲート電極に重なるように設けられたＬ
ＤＤ領域を有している。この重なり合った領域には一般
的にゲート容量と呼ばれる寄生容量が形成されるが、本
実施例ではこの寄生容量をコンデンサ３５０４の代わり
として積極的に用いる点に特徴がある。
【０２９５】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
【０２９６】また、実施例２１に示した図３０（Ａ）〜
（Ｃ）の構造においても同様に、コンデンサ３８０５を
省略することは可能である。
【０２９７】なお、本実施例の構成は、実施例１〜９、
１３〜１６、１７〜２１の構成と自由に組み合わせて実
施することが可能である。また、実施例１２の電子機器
の表示部として本実施例の画素構造を有するＥＬ表示パ
ネルを用いることは有効である。
【０２９８】
【発明の効果】以上のように、半導体装置の構造的な改
良によってクロム混酸等の特殊なエッチャントを使用す
ることなく、容易に配線同士での良好なオーミック接触
を実現できる点が本願発明の効果である。
【０２９９】また、本願発明は、配線を高融点金属（バ
ルブ金属）／低抵抗率金属／高融点金属（バルブ金属）
の積層構造とし、さらにこの配線を陽極酸化膜で保護す
ることを特徴とする。その結果、低抵抗、且つ高耐熱性
を有する配線を形成することができるとともに、上層配
線とのコンタクト形成を容易なものとすることができ
る。
【０３００】また、本発明を用いることで、低抵抗、且
つ高耐熱性を有する配線を作製することができ、アクテ
ィブマトリクス型表示装置の大面積化、高精細化を実現
できる。
【０３０１】また、本発明を用いることで、あらゆる半
導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高
めることが可能となった。その結果、ＴＦＴで作製され
たＣＭＯＳ回路を含む半導体装置、また、具体的には液
晶表示装置の画素部や、その周辺に設けられる駆動回路
の信頼性を高めることができた。延いては、ｎチャネル
型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を
部品として組み込んだ電子機器の信頼性も向上した。
【図面の簡単な説明】
【図１】 実施例１のＣＭＯＳ回路の上面図及び断面図
の説明図である。
【図２】 実施例１のＴＦＴの作製工程の説明図であ
る。
【図３】 実施例１のＴＦＴの作製工程の説明図であ
る。
【図４】 実施例１の画素部の上面図及び断面図の説明
図である。
【図５】 実施例１の結晶化工程の説明図であり、基板
断面図である。
【図６】 実施例３の結晶化工程の説明図であり、基板
断面図である。
【図７】 実施例３の結晶化工程の説明図であり、基板
断面図である。
【図８】 実施例４のゲッタリング工程の説明図であ
り、基板断面図である。
【図９】 実施例５のゲッタリング工程の説明図であ
り、基板断面図である。
【図１０】 実施例７のゲッタリング工程の説明図であ
り、基板断面図である。
【図１１】 実施例８の説明図であり、基板断面図であ
る。
【図１２】 アクティブマトリクス基板の構成を示す図
である。
【図１３】 電子機器の説明図である。
【図１４】 各種ＴＦＴ構造における電気特性の特徴を
示す図である。
【図１５】 実施例９のＴＦＴの作製工程の説明図であ
る。
【図１６】 実施例９のＴＦＴの作製工程の説明図であ
る。
【図１７】 実施例９の説明図であり、基板断面ＴＥＭ
写真である。
【図１８】 実施例９の説明図であり、基板断面模式図
である。
【図１９】 実施例１３のＴＦＴの作製工程の説明図で
ある。
【図２０】 実施例１４のＴＦＴの作製工程の説明図で
ある。
【図２１】 実施例１５のＴＦＴの作製工程の説明図で
ある。
【図２２】 実施例１６のＴＦＴの作製工程の説明図で
ある。
【図２３】 電子機器の説明図である。
【図２４】 電子機器の説明図である。
【図２５】 ＥＬ表示装置の説明図である。
【図２６】 ＥＬ表示装置の説明図である。
【図２７】 ＥＬ表示装置の説明図である。
【図２８】 ＥＬ表示装置の上面図及び回路図である。
【図２９】 ＥＬ表示装置の説明図である。
【図３０】 ＥＬ表示装置の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｌ ６１７Ｊ

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電層、第２の導電層、第３の導
    電層の順序で積層された多層膜で形成された配線であっ
    て、 前記第１の導電層、前記第２の導電層、及び前記第３の
    導電層の表面には酸化膜を有し、 前記第２の導電層の幅は、前記第１の導電層及び前記第
    ３の導電層の幅と異なることを特徴とする配線。
  2. 【請求項２】 請求項１において、前記第１の導電層の
    酸化膜、前記第２の導電層の酸化膜、及び前記第３の導
    電層の酸化膜はバリア型であることを特徴とする配線。
  3. 【請求項３】 請求項１又は請求項２において、前記第
    ３の導電層は、バルブ金属で形成されていることを特徴
    とする配線。
  4. 【請求項４】 請求項１乃至３のいずれか１項におい
    て、前記第２の導電層は、アルミニウム又はチタンを主
    成分とする材料で形成されていることを特徴とする配
    線。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    配線は、薄膜トランジスタのゲート配線である。
  6. 【請求項６】 第１の導電層、第２の導電層、第３の導
    電層の順序で積層された多層膜を形成する工程と、 前記多層膜をパターニングして配線を形成する工程と、 前記配線を陽極酸化する陽極酸化工程とを有し、 前記陽極酸化工程おいて、前記第１の導電層、前記第２
    の導電層、及び前記第３の導電層は同じ化成溶液中で陽
    極酸化され、 前記第２の導電層の幅は、前記第１の導電層または前記
    第３の導電層の幅と異なることを特徴とする配線の作製
    方法。
  7. 【請求項７】 請求項６において、前記第１の導電層の
    陽極酸化膜、前記第２の導電層の陽極酸化膜、及び前記
    第３の導電層の陽極酸化膜はバリア型であることを特徴
    とする配線の作製方法。
  8. 【請求項８】 請求項６又は請求項７において、前記第
    ２の導電層は、アルミニウム又はチタンを主成分とする
    材料で形成されていることを特徴とする配線の作製方
    法。
  9. 【請求項９】 請求項６乃至８のいずれか１項に記載の
    配線は、薄膜トランジスタのゲート配線であることを特
    徴とする配線の作製方法。
  10. 【請求項１０】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜で形成された第１の配
    線と、 前記第１の配線を覆う絶縁膜と、 前記絶縁膜上に形成され、前記第１の配線に電気的に接
    続される第２の配線と、を有し、 前記第１の配線と前記第２の配線とを接続するために、
    前記絶縁膜及び前記第３の導電層を貫通し、底部におい
    て前記第２の導電層が露出されているコンタクトホール
    が形成され、 前記第２の配線と露出された前記第２の導電層とが接し
    ていることを特徴とする半導体装置。
  11. 【請求項１１】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜で形成された第１の配
    線と、 前記第１の配線を覆う絶縁膜と、 前記絶縁膜上に形成され、前記第１の配線に電気的に接
    続される第２の配線と、を有し、 前記第１の配線の表面は酸化されて前記第１の導電層、
    前記第２の導電層、及び前記第３の導電層の酸化膜で覆
    われており、 前記第１の配線と前記第２の配線とを接続するために、
    前記絶縁膜、前記第１の配線の酸化膜、及び前記第３の
    導電層を貫通し、底部において前記第２の導電層が露出
    されているコンタクトホールが形成され、前記第２の導
    電層と露出された前記第２の導電層とが接していること
    を特徴とする半導体装置。
  12. 【請求項１２】 請求項１１において、前記第２の導電
    層の酸化膜はバリア型の陽極酸化膜であることを特徴と
    する半導体装置。
  13. 【請求項１３】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜で形成された第１の配
    線と、 前記第１の配線を覆う絶縁膜と、 前記絶縁膜上に形成され、前記第１の配線に電気的に接
    続される第２の配線と、を有し、 前記多層膜を構成する第２の導電層の側部は酸化膜で覆
    われており、 前記第１の配線と前記第２の配線とを接続するために、
    前記絶縁膜、前記第３の導電層の酸化膜、及び前記第３
    の導電層を貫通し、底部において前記第２の導電層が露
    出されているコンタクトホールが形成され、前記第２の
    配線と露出された前記第２の導電層とが接していること
    を特徴とする半導体装置。
  14. 【請求項１４】 請求項１０乃至１３のいずれか１項に
    おいて、前記第２の導電層は、アルミニウム又はチタン
    を主成分とする材料で形成されていることを特徴とする
    半導体装置。
  15. 【請求項１５】 請求項１０乃至１４のいずれか１項に
    おいて、前記第３の導電層は、バルブ金属を主成分とす
    る材料で形成されていることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１０乃至１５のいずれか１項に
    おいて、前記第１の配線は薄膜トランジスタのゲート配
    線であることを特徴とする半導体装置。
  17. 【請求項１７】 請求項１０乃至１６のいずれか１項に
    記載の半導体装置は、アクティブマトリクス型のＥＬ表
    示装置であることを特徴とする半導体装置。
  18. 【請求項１８】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜を形成する工程と、 前記多層膜をパターニングして第１の配線を形成する工
    程と、 前記第１の配線を覆う絶縁膜を形成する工程と、 前記絶縁膜を貫通し、前記第１の配線に達するコンタク
    トホールを形成する工程と、 前記絶縁膜上に、前記コンタクトホールによって前記第
    １の配線に電気的に接続する第２の配線を形成する工程
    と、を有し、 前記コンタクトホールは前記第３の導電層を貫通して、
    底部において前記第２の導電層を露出しており、 前記第２の配線は前記第２の導電層と接していることを
    特徴とする半導体装置の作製方法。
  19. 【請求項１９】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜を形成する工程と、 前記多層膜をパターニングして第１の配線を形成する工
    程と、 前記第１の配線を陽極酸化して、表面に前記第１の導電
    層、前記第２の導電層、及び前記第３の導電層の陽極酸
    化膜を形成する工程と、 前記第１の配線を覆う絶縁膜を形成する工程と、 前記絶縁膜を貫通し、前記第１の配線に達するコンタク
    トホールを形成する工程と、 前記絶縁膜上に、前記コンタクトホールによって前記第
    １の配線に電気的に接続する第２の配線を形成する工程
    と、を有し、 前記コンタクトホールは、前記第３の導電層の陽極酸化
    膜、前記第３の導電層を貫通して、底部において前記第
    ２の導電層が露出されており、 前記第２の配線は前記第２の導電層と接していることを
    特徴とする半導体装置の作製方法。
  20. 【請求項２０】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜を形成する工程と、 前記多層膜をパターニングして第１の配線を形成する工
    程と、 前記第１の配線を陽極酸化して、表面に前記第１の導電
    層、前記第２の導電層、及び前記第３の導電層の陽極酸
    化膜を形成する工程と、 前記第１の配線を覆う絶縁膜を形成する工程と、 前記絶縁膜を貫通し、前記第１の配線に達するコンタク
    トホールを形成する工程と、 前記絶縁膜上に、前記コンタクトホールによって第１の
    配線に電気的に接続する第２の配線を形成する工程と、 を有し、 前記コンタクトホールは、前記第３の導電層の陽極酸化
    膜を貫通して、前記第３の導電層を露出しており、 前記第２の配線は前記露出された第３の導電層と接して
    いることを特徴とする半導体装置の作製方法。
  21. 【請求項２１】 請求項１９又は請求項２０において、
    前記第１の導電層の陽極酸化膜、前記第２の導電層の陽
    極酸化膜、及び前記第３の導電層の陽極酸化膜はバリア
    型であることを特徴とする半導体装置の作製方法。
  22. 【請求項２２】 第１の導電層、第２の導電層、第３の
    導電層の順序で積層された多層膜を形成する工程と、 前記多層膜をパターニングして第１の配線を形成する工
    程と、 前記第１の配線を陽極酸化して、前記多層膜を構成する
    第２の導電層の側部に陽極酸化膜を形成する工程と、 前記第１の配線を覆う絶縁膜を形成する工程と、 前記絶縁膜を貫通し、前記第１の配線に達するコンタク
    トホールを形成する工程と、 前記絶縁膜上に、前記コンタクトホールによって第１の
    配線に電気的に接続された第２の配線を形成する工程
    と、を有し、 前記コンタクトホールは、前記第３の導電層を貫通し
    て、前記第２の導電層を露出しており、 前記第２の配線は前記露出された第２の導電層と接して
    いることを特徴とする半導体装置の作製方法。
  23. 【請求項２３】 請求項１８乃至２２のいずれか１項に
    おいて、前記第２の導電層は、アルミニウム又はチタン
    を主成分とする材料で形成されていることを特徴とする
    半導体装置の作製方法。
  24. 【請求項２４】 請求項１８乃至２２のいずれか１項に
    記載の前記第１の配線は、薄膜トランジスタのゲート配
    線であることを特徴とする半導体装置の作製方法。
  25. 【請求項２５】 ｎチャネル型薄膜トランジスタとｐチ
    ャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む半
    導体装置であって、 前記ＣＭＯＳ回路は、前記ｎチャネル型の薄膜トランジ
    スタの半導体層と前記ｐチャネル型の薄膜トランジスタ
    の半導体層とにゲート絶縁膜を介して交差するゲート配
    線を有し、 前記ゲート配線は、前記ゲート絶縁膜に接して積層され
    た第１の導電層、第２の導電層、第３の導電層とでなる
    多層膜で形成され、 前記ｐチャネル型の薄膜トランジスタの半導体層には、
    前記ゲート配線と重ならないｐ型の不純物領域が形成さ
    れ、 前記ｎチャネル型の薄膜トランジスタの半導体層は、チ
    ャネル形成領域と、第１のｎ型不純物領域と、 前記チャネル形成領域と前記第１のｎ型不純物領域に挟
    まれ、かつ前記チャネル形成領域に接する第２のｎ型不
    純物領域と、 前記第１のｎ型不純物領域と前記第２のｎ型不純物領域
    に挟まれた第３のｎ型不純物領域とを有し、 前記第２のｎ型不純物領域及び前記第３のｎ型不純物領
    域は、前記第１のｎ型不純物領域よりもｎ型の不純物の
    濃度が低く、 前記第２のｎ型不純物領域は前記ゲート絶縁膜を介して
    前記ゲート配線と重なり、 前記第３のｎ型不純物領域は前記第ゲート配線と重なら
    ないことを特徴とする半導体装置。
  26. 【請求項２６】 請求項２５に記載の第３の導電層は、
    バルブ金属を主成分とする膜であることを特徴とする半
    導体装置。
  27. 【請求項２７】 請求項２５乃至２６のいずれか１項に
    記載の半導体装置は、アクティブマトリクス型の表示装
    置である。
  28. 【請求項２８】 請求項２５乃至２７のいずれか１項に
    記載の半導体装置は、アクティブマトリクス型のＥＬ表
    示装置である。
  29. 【請求項２９】 請求項２５乃至２８のいずれか１項に
    記載の半導体装置は、ビデオカメラ、デジタルカメラ、
    プロジェクタ、ゴーグル型ディスプレイ、カーナビゲー
    ションシステム、パーソナルコンピュータ又は携帯型情
    報端末である。
  30. 【請求項３０】 半導体層を形成する工程と、 前記半導体層に接して絶縁膜を形成する工程と、 前記絶縁膜に接し、かつ前記半導体層と交差する第１の
    フォトレジストマスクを形成する工程と、 前記第１のフォトレジストマスクを介して、前記半導体
    層にｎ型の不純物を高濃度に添加する第１の添加工程
    と、 前記第１のフォトレジストマスクよりもチャネル長方向
    の幅が狭い第２のフォトレジストマスクを形成する工程
    と、 前記第２のフォトレジストマスクを介して、前記半導体
    層にｎ型の不純物を低濃度に添加する第２の添加工程
    と、 前記絶縁膜を介して前記半導体層と交差するゲート電極
    を形成する工程とを有し、 第１の導電層、第２の導電層、第３の導電層の順序で前
    記絶縁膜側から積層した多層膜で前記ゲート電極を形成
    することを特徴とする半導体装置の作製方法。
  31. 【請求項３１】 請求項３０において、前記ゲート電極
    を形成する前に、前記半導体層に添加された不純物を活
    性化することを特徴とする半導体装置の作製方法。
  32. 【請求項３２】 第１の半導体層と、第２の半導体層と
    を形成する工程と、前記第１の半導体層及び前記第２の
    半導体層とに接して絶縁膜を形成する工程と、 前記絶縁膜に接し、かつ前記第１の半導体層と交差する
    第１のフォトレジストマスクを形成する工程と、 前記第１のフォトレジストマスクを介して、前記第１の
    半導体層にｎ型の不純物を高濃度に添加する第１の添加
    工程と、 前記第１のフォトレジストマスクよりもチャネル長方向
    の幅が狭い第２のフォトレジストマスクを形成する工程
    と、 前記第２のフォトレジストマスクを介して、前記第１の
    半導体層にｎ型の不純物を低濃度に添加する第２の添加
    工程と、 前記絶縁膜に接し、かつ前記第２の半導体層と交差する
    第３のフォトレジストマスクを形成する工程と、 前記第３のフォトレジストマスクを介して、前記第２の
    半導体層にｐ型の不純物を高濃度に添加する第３の添加
    工程と、 前記絶縁膜を介して前記半導体層と交差するゲート電極
    を形成する工程とを有し、 第１の導電層、第２の導電層、第３の導電層の順序で前
    記絶縁膜側から積層した多層膜で前記ゲート電極を形成
    することを特徴とする半導体装置の作製方法。
  33. 【請求項３３】 請求項３２において、前記ゲート電極
    を形成する前に、前記第１の半導体層及び前記第２の半
    導体層に添加された不純物を活性化することを特徴とす
    る半導体装置の作製方法。
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