JP2000223715A

JP2000223715A - 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法

Info

Publication number: JP2000223715A
Application number: JP33350599A
Authority: JP
Inventors: Hisashi Otani; 久大谷
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-25
Filing date: 1999-11-24
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】トップゲート型ＴＦＴにおいて、低濃度不純
物領域を精度良く形成する。【解決手段】導電膜でなるパターン１０７をマスクに
して半導体層にリンを添加してＮ型の不純物領域を自己
整合的に形成する。パターン１０７覆って、ポジ型のフ
ォトレジストを塗布し、基板裏面から光を照射すること
によりフォトレジストを露光し後現像することにより、
フォトレジストパターン１１０を形成する。フォトレジ
ストパターン１１０をエッチングマスク用いて、導電膜
でなるパターン１０７をエッチングし、ゲート電極１１
１を形成する。ゲート電極１１１をドーピングマスクに
用いることにより、半導体層にチャネル形成領域１１
９、ソース領域１１５、ドレイン領域１１６、低濃度不
純物領域１１７、１１８が自己整合的に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
の作製方法、及び薄膜トランジスタを画素マトリクス回
路のスイッチング素子に用いたアクティブマトリクス基
板の作製方法に関する。

【０００２】

【従来の技術】薄膜トランジスタ（Thin Film Transist
or、以下、ＴＦＴと略記する）はアクティブマトリクス
型液晶表示装置の画素電極のスイッチング素子に利用さ
れている。液晶表示装置の高精細化の要求から、ＴＦＴ
の半導体層を非晶質シリコンにかわって、多結晶シリコ
ンで形成することが求められている。

【０００３】多結晶シリコンで半導体層を形成すること
で、高移動度、大きなオン電流のＴＦＴが作製できるた
めに、同一基板上に画素マトリクス回路だけでなくドラ
イバ回路も一体化することが可能になった。しかしなが
ら、多結晶シリコンを用いたＴＦＴは、オフ状態でドレ
インからリークする電流（いわゆるオフ電流）が大きい
ため、マトリクス回路のスイッチング素子に用いた場合
には、画素電極の電位を保つことができなくなってしま
う。このため、ＴＦＴのオフ電流を小さくすることが大
きな課題となっている。

【０００４】この課題を解決するために、従来、ＴＦＴ
をオフセット構造またはＬＤＤ（Light Doped Drain）
構造とすることによって、ドレインに集中する電圧を緩
和して、オフ電流を小さくすることが試みられている。
図１５を用いて、ＬＤＤ構造のＴＦＴの作製方法を簡単
に説明する。

【０００５】ガラス基板１０に酸化シリコン膜でなる下
地膜１１を形成する。下地膜１１上に非晶質シリコン膜
を成膜し、エキシマレーザを照射して多結晶化させる。
結晶化したシリコン膜を島状にパターニングして、半導
体層１２を形成する。半導体層１２を覆って酸化シリコ
ンでなるゲート絶縁膜１３を形成する。ゲート絶縁膜１
３上にアルミニウムやタンタル等の金属膜を成膜する。
フォトレジストパターン１４を形成し、これを用いて金
属膜を所定の形状にパターニングして、ゲート電極１５
を形成する。（図１５（Ａ））

【０００６】フォトレジストパターン１４を除去した
後、イオンドーピングまたはイオン注入法により、ゲー
ト電極１５をドーピングマスクにして、ドナー又はアク
セプタとなる不純物を添加する。この結果半導体層１２
に自己整合的に不純物領域１６、１７が形成される。
（図１５（Ｂ））

【０００７】ゲート電極１５よりもチャネル長方向の幅
が広いフォトレジストパターン１８を形成する。フォト
レジストパターン１８の形状により、低濃度不純物領域
の長さが決定される。（図１５（Ｃ））

【０００８】イオンドーピングまたはイオン注入法によ
り、フォトレジストパターン１８をドーピングマスクに
して、ドナー又はアクセプタとなる不純物を半導体層１
２に添加する。半導体層１２にはソース領域２１、ドレ
イン領域２２、低濃度不純物領域２４、２５が形成され
る。（図１５（Ｄ））

【０００９】フォトレジストパターン１８を除去した
後、レーザ光の照射または加熱により半導体層１２に添
加した不純物を活性化する。酸化シリコン膜でなる層間
絶縁膜２７を形成する。層間絶縁膜２７に、ソース領域
２１、ドレイン領域２２及びゲート電極１５の端子部
（図示せず）に達するコンタクトホールを形成する。Ｔ
ｉ等の金属膜を成膜しパターニングして、ソース電極２
８、ドレイン電極２９及び図示しないゲート電極１５の
取出し配線を形成する。（図１５（Ｅ））

【００１０】

【発明が解決しようとする課題】図１５に示す従来の作
製方法では、ＬＤＤ構造を作製するために、フォトレジ
ストパターン１８をドーピングマスクしている。よって
低濃度不純物領域を高精度に形成するには、フォトリソ
マスクを高精度にアライメントすることが要求される
が、素子の微細化や、液晶パネルの大面積化に伴い、ア
ライメント精度が低下してしまうという問題がある。

【００１１】そこで、本出願人は上記の問題を解消すべ
く、特許第２７５９４１５号公報においてＬＤＤ構造の
ＴＦＴを自己整合的に製造する技術を開示している。上
記特許掲載公報では、ゲート電極材料にアルミニウムを
用い、蓚酸による陽極酸化物（アルミナ）と酒石酸によ
る陽極酸化物（アルミナ）をドーピングマスクに用いる
ことによって、ＬＤＤを自己整合的に形成している。

【００１２】上記公報では、フォトレジストをドーピン
グマスクに用いないため、低濃度不純物領域の長さを高
精度に制御できるが、ゲート電極材料がアルミニウムに
限定されるという欠点がある。アルミニウム配線を形成
した以降はプロセス温度が４００℃程度に制限されてし
まう。更にアルミニウム原子がゲート絶縁膜に拡散する
ことによりゲート配線とチャネルがショートしやすく、
信頼性に問題がある。

【００１３】また陽極酸化工程では、各ゲート電極・配
線は電圧供給線によってショートされているが、陽極酸
化後は電圧供給線や、電圧供給線とゲート配線との接続
部をエッチングによって除去して、全てのゲート配線・
電極を電気的に分断する必要がある。このため、エッチ
ングのプロセスマージンを考慮して回路配置を設計しな
ければならず、高集積化が妨げられている。

【００１４】本発明の目的は、上述した問題点を解消
し、ＬＤＤ構造又はオフセット構造を有するコプラナ型
（トップゲート型）のＴＦＴを精度良く作製する方法を
提供することにある。またゲート配線（ゲート電極）が
アルミニウムに制限されることのない薄膜トランジスタ
の作製工程を提供することにある。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ゲート電極をマスクにして半導体
層に自己整合的にドナーまたはアクセプタが添加された
低濃度不純物領域を形成する。そのため、導電膜を２段
階の工程にパターニングしてゲート電極を形成する。な
お、ゲート電極とは、ゲート配線において、ゲート絶縁
膜を介して半導体層と交差している部分をいう。

【００１６】まず、導電膜をパターニングして、チャネ
ル長よりも幅の広いパターンを形成する。この導電膜で
なるパターンをマスクにして、ドナーまたはアクセプタ
となる不純物を半導体層に添加する。導電膜でなるパタ
ーンをパターニングして、チャネル長方向に細らせるこ
とにより、ゲート電極を形成する。

【００１７】このパターニング工程のパターニングマス
クは、ポジ型のフォトレジストを透光性基板の裏面から
照射した光により露光し、現像することにより形成す
る。基板裏面からの露光により導電膜でなるパターンが
フォトリソマスクとして機能して、導電膜でなるパター
ン上にフォトレジストパターンが自己整合的に形成でき
る。かつ露光時間、現像時間を制御することにより、導
電膜でなるパターンよりも幅の狭いフォトレジストパタ
ーンを精度良く形成することができる。

【００１８】なお、本明細書では基板の表面とは半導体
層が形成される面を指し、裏面はその反対側の面を指
す。

【００１９】導電膜でなるパターンよりも幅の狭いゲー
ト電極をマスクにして、不純物を添加することにより自
己整合的に低濃度不純物領域が形成される。

【００２０】本発明では、低濃度不純物領域の長さは従
来と同様フォトレジストパターンで決定されるが、本発
明のフォトレジストパターンは裏面からの露光により自
己整合的に形成され、かつフォトレジストパターンの幅
は露光時間、現像時間によって高精度に制御することが
可能である。よって、薄膜トランジスタが微細化した
り、基板が大面積化しても、低濃度不純物領域の長さを
高精度に、再現性良く調節することが可能になる。また
フォトリソマスクが１枚省略できるため、低コスト化が
図れ、マスクアライメント工程が少なくなることでスル
ープットの向上が期待できる。

【００２１】

【発明の実施の形態】図１、図２を用いて本発明の実
施形態を説明する。

【００２２】［実施形態１］本実施形態はＬＤＤ構造
のＴＦＴの作製方法に関する。図１、図２は作製工程を
説明するための断面図であり、ＴＦＴのチャネル長方向
の断面図である。

【００２３】まず、基板１００全面に下地膜１０１を形
成し、下地膜１０１上に、島状の半導体層１０３を形成
する。半導体層１０３を覆って基板１００全面に、ゲー
ト絶縁膜となる絶縁膜１０４を形成する。（図１
（Ａ））

【００２４】基板１００には、後述する裏面露光に用い
る光（波長が４００ｎｍ以下のコヒーレント光）に対し
て８０％以上、好ましくは９０％以上の透過率を有する
透光性基板を用いる。例えば、ガラス基板、石英基板、
結晶性ガラス基板、ポリエチレンテレフタレート（ＰＥ
Ｔ）等の樹脂基板を用いることができる。

【００２５】下地膜１０１は、半導体層１０３に基板１
００からナトリウムイオンなどの不純物が拡散するのを
防いだり、基板１００上に形成される膜の密着性を高め
るためのものである。下地膜１０１には、酸化シリコン
膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶
縁膜の単層又は多層膜が使用できる。

【００２６】例えば、下地膜１０１はＣＶＤ法やスパッ
タ法などで成膜した膜だけでなく、石英基板のような耐
熱性基板を用いた場合には、非晶質シリコン膜を成膜し
熱酸化して、酸化シリコン膜を形成することが可能であ
る。

【００２７】半導体層１０３の材料はＴＦＴに求められ
る特性に合わせて選択すればよい。非晶質シリコン、非
晶質シリコンゲルマニウム、非晶質ゲルマニウム、又は
これら非晶質半導体膜をレーザ照射や加熱処理によって
結晶化させた結晶性シリコン、結晶性ゲルマニウムや結
晶性シリコンゲルマニウムを用いることができる。半導
体層１０３の厚さは１０〜１５０ｎｍとする。

【００２８】絶縁膜１０４は、プラズマＣＶＤ法、スパ
ッタ法で成膜される酸化シリコン、窒化シリコン、窒化
酸化シリコンの無機絶縁膜の単層膜、多層膜が用いられ
る。多層膜としては、例えば、窒化酸化シリコン膜と酸
化シリコンの２層膜や、窒化シリコン膜を酸化シリコン
で挟んだ３層膜を用いればよい。

【００２９】絶縁膜１０４上にゲート電極・配線を形成
する導電膜１０５を成膜する。導電膜１０５としては、
Ｔａ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕを主成分とする金属や、
これら金属の合金（例えば、Ｔａ―Ｍｏ合金、Ｔａ−Ａ
ｌ合金や、Ｔａ等の窒化物）や、リンやヒ素を含有する
導電性を有するシリコン（Ｓｉ）や、シリサイドが用い
られる。

【００３０】次に、導電膜１０５上にフォトレジストを
塗布し、フォトリソマスクを介して基板表面から露光
し、現像し、フォトレジストパターン１０６を形成す
る。フォトレジストパターン１０６をエッチングマスク
にして、導電膜１０５をエッチングして、導電膜でなる
パターン１０７を形成する。（図１（Ｃ））

【００３１】フォトレジストパターン１０６を除去した
後、半導体層１０３にドナーとなる不純物（具体的には
リン、ヒ素）又はアクセプタとなる不純物（具体的に
は、ボロン）を加速電圧１０〜８０ｋＶ、ドーズ量１×
１０¹⁴〜１×１０¹⁷／ｃｍ²で添加する。ここでは、イ
オンドーピング法によりリンイオンを添加する。パター
ン１０７がドーピングマスクとして機能し、半導体層１
０３にはＮ型の不純物領域１０８、１０９が自己整合的
に形成される。不純物を添加するにはイオンドーピング
法の他イオン注入法、拡散法等の方法を用いることがで
きる。（図１（Ｄ））

【００３２】導電膜でなるパターン１０７を覆って、基
板表面全体にポジ型のフォトレジストを塗布する。この
状態で、基板裏面から光を照射することによりフォトレ
ジストを露光し、しかる後現像し、フォトレジストパタ
ーン１１０を形成する。（図２（Ａ））

【００３３】基板裏面からの露光では、導電膜でなるパ
ターン１０７が基板裏面からの光を遮光するマスクとし
て機能するため、光の当たらないパターン１０７上にパ
ターン１１０が形成される。本発明では、露光時間を長
くする（オーバー露光する）ことにより、パターン１０
７よりも細いフォトレジストパターン１１０が形成され
る。ここで、フォトレジストパターン１１０がパターン
１０７よりもチャネル長方向に細らされた長さ△L1、△
L2は、露光時間、現像時間で制御される。また、長さ△
L1、△L2によって低濃度不純物領域の長さが決定され
る。

【００３４】次に、フォトレジストパターン１１０をエ
ッチングマスク用いて、導電膜でなるパターン１０７を
エッチングし、パターン１０７よりもチャネル長方向の
幅の狭いゲート電極１１１を形成する。（図２（Ｂ））

【００３５】フォトレジストパターン１１０を除去した
後、ゲート電極１１１をエッチングマスクにして絶縁膜
１０４をエッチングして、ゲート絶縁膜１１２を自己整
合的に形成する。これにより、ゲート絶縁膜１１２側面
とゲート電極１１１の側面は一致し、同一平面をなす。
なお、このエッチング工程で、半導体層１０３のエッチ
ング選択比を大きくできない場合は、絶縁膜１０４のエ
ッチングを省略するのが望ましい。（図２（Ｃ））

【００３６】ゲート電極１１１をドーピングマスクに用
いて、加速電圧１０〜８０ｋＶ、ドーズ量１×１０¹²〜
１×１０¹⁵／ｃｍ²で、不純物領域１０８、１０９に添
加された不純物と同じ不純物（ここでは、リン）を半導
体層１０３に添加する。半導体層１０３には、Ｎ⁺型の
ソース領域１１５、ドレイン領域１１６と、Ｎ^-型の低
濃度不純物領域１１７、１１８と、チャネル形成領域１
１９が自己整合的に形成される。ソース領域１１５、ド
レイン領域１１６のリン濃度は１×１０¹⁹〜１×１０²¹
ａｔｏｍｓ／ｃｍ³となるように、低濃度不純物領域１
１７、１１８のリン濃度は１×１０¹⁶〜１×１０¹⁹ａｔ
ｏｍｓ／ｃｍ³となるようにすればよい。（図２
（Ｄ））

【００３７】本発明では、フォトレジストパターン１１
０の形成に裏面露光を用いるため、露光時間、現像時間
によって、フォトレジストパターン１１０の幅を決定で
きるので、アライメントよりも高精度にその幅を制御す
ることができる。この結果、低濃度不純物領域１１７、
１１８の長さ及びその位置を高精度に制御することがで
きる。またフォトリソマスクが１枚不要になり、低コス
ト化、スループットの向上が図れる。

【００３８】熱処理及び／又はレーザを照射することに
より、半導体層１０３に添加した不純物を活性化する。
次に水素雰囲気中で加熱処理し、半導体層１０３中のダ
ングリングボンドを水素で終端する。水素化処理工程後
に、酸化シリコンなどを層間絶縁膜１２０として成膜す
る。層間絶縁膜１２０をパターニングして、ソース領域
１１５、ドレイン領域１１６、ゲート配線に対するコン
タクトホールを開口する。チタンやアルミニウム等の導
電膜を成膜し、パターニングしてソース電極１２１、ド
レイン電極１２２（図２）、図示しないゲート配線の取
り出し電極を形成する。

【００３９】［実施形態２］実施形態１では、ＬＤＤ
構造のＴＦＴを製造する方法を説明したが、本実施形態
ではオフセット構造のＴＦＴを製造する方法を説明す
る。図１、２を用いて本実施形態を説明する。

【００４０】本実施形態の場合には、図２（Ｄ）に示す
不純物の添加工程を省略し、かつ図１（Ｄ）に示す不純
物の添加工程において、ドーズ量が１×１０¹⁵〜１×１
０¹⁷／ｃｍ²となる高濃度のドーピングを行い、領域１
０８、１０９のリン濃度が１×１０¹⁹〜１×１０²¹ａｔ
ｏｍｓ／ｃｍ³になるようにし、シート抵抗を十分小さ
くする。この結果、領域１１７、１１８がオフセット領
域となったＴＦＴを作製できる。

【００４１】

【実施例】以下、図３〜図１４を用いて、本発明の実
施例を詳細に説明する。

【００４２】［実施例１］本実施例は本発明をＣＭＯ
Ｓ回路に適用したものである。図３、図４を用いて、本
実施例のＣＭＯＳ回路の作製工程を説明する。図３、図
４はＴＦＴのチャネル長方向に沿った断面図である。

【００４３】ガラス基板２００を用意する。本実施例で
はコーニングス社製１７３７ガラス基板を用いる。ガラ
ス基板２００表面に接して、下地膜２０１を形成する。
プラズマＣＶＤ法で、ＴＥＯＳ(Tetra Ethoxy Silane)
ガスを原料に厚さ２００ｎｍの酸化シリコン膜を成膜す
る。そして、４００℃で、４時間下地膜２０１を加熱す
る。

【００４４】下地膜２０１上にＰＥＣＶＤ(Plasma Enha
nced CVD)法によりＨ₂ガスで希釈したＳｉＨ₄を用い
て、厚さ５００ｎｍの非晶質シリコン膜を成膜する。Ｐ
ＥＣＶＤ法の代わりに減圧ＣＶＤ法を用いることもでき
る。非晶質シリコン膜を４５０℃、１時間加熱して水素
出し処理をする。非晶質シリコン膜内の水素原子は５原
子％以下、好ましくは１％以下とする。水素出し処理後
の非晶質シリコン膜にエキシマレーザ光を照射して結晶
性（多結晶）シリコン膜２０３を形成する。

【００４５】レーザ結晶化の条件は、レーザ光源として
ＸｅＣｌエキシマレーザを用い、光学系によりレーザ光
を線状に整形し、パルス周波数を３０Ｈｚ、オーバーラ
ップ率を９６％、レーザエネルギー密度を３５９ｍＪ／
ｃｍ²とする。（図３（Ａ））

【００４６】非晶質シリコン膜の成膜方法はＰＥＣＶＤ
法の他に、減圧ＣＶＤ法やスパッタ法を用いることがで
きる。また、非晶質シリコンを結晶化させるレーザには
エキシマレーザのようなパルス発振型の他、Ａｒレーザ
のような連続発振型のレーザを用いても良い。また、レ
ーザ結晶化の代わりにハロゲンランプや水銀ランプを用
いるランプアニール、あるいは６００℃以上の加熱処理
を行うこともできる。

【００４７】次に、フォトリソ工程用いて図示しないフ
ォトレジストパターンを形成し、このフォトレジストパ
ターンを用いて結晶性シリコン膜２０３を島状にパター
ニングして、活性層２０５、２０６を形成する。活性層
２０５、２０６を覆って、ゲート絶縁膜となる絶縁膜２
０７を形成する。ここでは、原料ガスにＳｉＨ₄とＮＯ₂
を用い、ＰＥＣＶＤ法で厚さ１２０ｎｍの窒化酸化シリ
コン膜を成膜する。次にリンを含有するＮ型のシリコン
膜２０８、タンタル膜２０９の積層膜でなる導電膜を形
成する。各膜はスパッタ法により成膜し、シリコン膜２
０８の厚さは２００ｎｍとし、タンタル膜の厚さは１５
０ｎｍとする。（図３（Ｂ））

【００４８】フォトリソマスクを介してフォトレジスト
を露光し、現像してフォトレジストパターン２１０を形
成する。フォトレジストパターン２１０をエッチングマ
スクに用いて、タンタル膜２０９とシリコン膜２０８を
パターニングして、ゲート配線の原型となるパターン２
１１を形成する。エッチングには、Ｏ₂ガスとＣＦ₄ガス
を用いたドライエッチ処理を用いる。２１１ａがＮ型の
シリコン層であり、２１１ｂがタンタル層である。本実
施例ではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのゲ
ート配線は一体である。

【００４９】フォトレジストパターン２１０を除去した
後、Ｐチャネル型ＴＦＴの活性層２０５を覆うフォトレ
ジストパターン２１３を形成する。イオンドーピング法
でリンイオンを半導体層２０６に添加する。ドーピング
条件は、水素で希釈したホスフィンをドーピングガスに
用い、加速電圧８０ｋＶ、ドーズ量１×１０¹⁵／ｃｍ ²
とする。パターン２１１がドーピングマスクとして機能
し、半導体層２０６に自己整合的にＮ型の不純物領域２
１５、２１６が形成される。

【００５０】フォトレジストパターン２１３を除去した
後、新たにフォトレジストパターン２１７を形成する。
この場合には、パターン２１１を覆ってポジ型のフォト
レジストを塗布し、基板裏面から露光し、現像し、パタ
ーン２１１上にフォトレジストパターン２１７を形成す
る。本実施例では、露光時間を調節することにより、パ
ターン２１１より幅の狭いフォトレジストパターン２１
７を形成する。（図４（Ａ））

【００５１】フォトレジストパターン２１７をエッチン
グマスクに用いて、パターン２１１をエッチングして、
ゲート配線２１８を形成する。ゲート配線２１８におい
て、半導体層２０５、２０６と交差している部分がゲー
ト電極である。ゲート配線２１８において、２１８ａは
Ｎ型シリコン層であり、２１８ｂはタンタル層である。
（図４（Ｂ））

【００５２】フォトレジストパターン２１７を除去し、
ゲート配線２１８をエッチングマスクにして絶縁膜２０
７をパターニングして、ゲート絶縁膜２１９を形成す
る。Ｎチャネル型ＴＦＴの活性層２０６を覆うフォトレ
ジストパターン２２０を形成する。パターン２２０の形
成にはフォトリソマスクを介した基板表面からの露光を
用いる。

【００５３】イオンドーピング法でリンイオンを半導体
層２０６に添加する。ドーピング条件は、水素で希釈し
たホスフィンをドーピングガスに用い、加速電圧１０ｋ
Ｖ、ドーズ量３×１０¹³／ｃｍ²とする。ゲート配線
（ゲート電極）２１８がドーピングマスクとして機能し
て、半導体層２０６に自己整合的にＮ⁺型のソース領域
２２１及びドレイン領域２２２、Ｎ^-型の低濃度不純物
領域２２３、２２４、チャネル形成領域２２５が自己整
合的に形成される。

【００５４】Ｎチャネル型ＴＦＴを覆うフォトレジスト
パターン２３０を形成する。イオンドーピング法により
ボロンを活性層２０５に添加する。ドーピングガスには
水素で希釈したジボランを用い、加速電圧１０ｋＶ、ド
ーズ量２×１０¹⁵／ｃｍ²とする。ゲート配線（ゲート
電極）２１８がドーピングマスクとして機能し、Ｐ⁺型
のソース領域２３１及びドレイン領域２３２、チャネル
形成領域２３３が自己整合的に形成される。（図４
（Ｄ））

【００５５】本実施例では、Ｐチャネル型ＴＦＴの半導
体層２０６にリンが添加されないように、３つのフォト
レジストパターン２１３、２２０、２３０を形成した
が、リンのドーピングに使用する２つのフォトレジスト
パターン２１３、２２０を省略することも可能であり、
工程の簡単化、スループットの向上につながる。なお、
本実施例のようにフォトレジストパターン２１３、２２
０を形成することで、半導体層に形成されるＮ型及びＰ
型の不純物領域のシート抵抗をより精度良く制御するこ
とができる。

【００５６】フォトレジストパターン２１３、２２０を
省略する場合には、Ｐチャネル型ＴＦＴの半導体層２０
５にリンが添加されＮ型の不純物領域が形成されるの
で、図４（Ｄ）に示すボロンの添加工程において、この
Ｎ型の不純物領域の導電型がＰ型に反転するように、ド
ーズ量を決定する必要がある。

【００５７】フォトレジストパターン２３０を除去した
後、レーザ光を活性層２０５、２０６に照射し、更に熱
処理して、添加したリン及びボロンを活性化する。レー
ザ照射条件はパルス周波数５０Ｈｚ、レーザエネルギー
密度１７９ｍＪ／ｃｍ²、基板温度１５０℃とし、熱処
理条件は窒素雰囲気、温度４５０℃、処理時間２時間と
する。次に、１００％水素雰囲気で、３５０℃、１時間
加熱して、半導体層のダングリングボンドを水素で終端
する。

【００５８】次に、層間絶縁膜２４０として、ＰＥＣＶ
Ｄ法で厚さ２０ｎｍの窒化シリコン膜、厚さ９００ｎｍ
の酸化シリコン膜でなる積層膜を形成する。層間絶縁膜
２４０にソース領域２２１、２３１、ドレイン領域２２
２、２３２に達するコンタクトホール、及びゲート配線
２１８の端子部に達するコンタクトホールを形成する。
層間絶縁膜２４０上にチタン（１５０ｎｍ）／アルミニ
ウム（５００ｎｍ）／チタン（１００ｎｍ）の積層膜を
スパッタ法で成膜し、パターニングして、ソース配線２
４１、２４２、ドレイン配線２４３、及び図示しないゲ
ート配線２１８の取り出し配線を形成する。以上によ
り、ＣＭＯＳ回路がガラス基板上に作製される。

【００５９】なお、本実施例では、Ｎチャネル型ＴＦＴ
をＬＤＤ構造としたが、上述したようにオフセット構造
にすることも容易である。

【００６０】［実施例２］本実施例は実施例１で説明
したＣＭＯＳ回路作製工程を液晶パネルのアクティブマ
トリクス基板の作製工程に応用したものである。

【００６１】図５はアクティブマトリクス型液晶パネル
の概略の構成図である。液晶パネルは、アクティブマト
リクス基板と対向基板との間に液晶が挟まれた構造を有
している。アクティブマトリクス基板は、ガラス基板５
００上にＴＦＴを画素電極のスイッチング素子に用いた
画素マトリクス回路５０１が形成されているものであ
る。

【００６２】さらに本実施例では、結晶性シリコンを用
いてＴＦＴを作製したため、画素マトリクス回路５０１
を駆動するためのゲート配線駆動回路５０２、ソース配
線駆動回路５０３も同じガラス基板５００上に形成され
ている。更に、ガラス基板５００上には駆動回路５０
２、５０３へ電力や制御信号を入力するための外部端子
が形成され、この外部端子にＦＰＣ５０５が接続されて
いる。

【００６３】ゲート配線駆動回路５０２、ソース配線駆
動回路５０３はＣＭＯＳ回路で主に構成され、ゲート配
線４３０、ソース配線４４０によって画素マトリクス回
路５０１に接続されている。

【００６４】画素マトリクス回路５０１において、行ご
とにゲート配線４３０が形成され、列ごとにソース配線
４４０が形成されている。ゲート配線４３０、ソース配
線４４０の交差部近傍には、画素ＴＦＴ４００が形成さ
れている。画素ＴＦＴ４００のゲート電極はゲート配線
４３０に接続され、ソースはソース配線４４０に接続さ
れている。更に、ドレインには画素電極４６０、保持容
量４７０が接続されている。

【００６５】対向基板５１０は、ガラス基板全面にＩＴ
Ｏ膜等の透明導電膜が形成されている。透明導電膜は画
素マトリクス回路５０１の画素電極４６０に対する対向
電極であり、画素電極、対向電極間に形成された電界に
よって液晶材料が駆動される。更に、対向基板５１０に
は必要であれば配向膜や、カラーフィルタが形成されて
いる。

【００６６】図６（Ａ）は駆動回路５０２、５０３を構
成するＣＭＯＳ回路の上面図である。図６（Ｂ）は画素
マトリクス回路５０１の上面図であり、ほぼ１画素の上
面図である。図７はアクティブマトリクス基板の断面図
であり、画素マトリクス回路５０１、ＣＭＯＳ回路の断
面図である。ＣＭＯＳ回路の断面図は図６（Ａ）の鎖線
Ｘ−Ｘ’に沿った断面に対応し、画素マトリクス回路５
０１の断面図は図６（Ｂ）の鎖線Ｙ−Ｙ’に沿った断面
に対応する。

【００６７】駆動回路のＣＭＯＳ回路及び画素ＴＦＴは
ガラス基板５００上に同時に作製される。ＣＭＯＳ回路
においては、下地膜５１０上に、活性層３００、３１
０、ゲート絶縁膜３２０、第１層目の配線であるゲート
配線３３０が積層されている。ゲート配線３３０はＮ型
のシリコン層３３１とタンタル層３３２の積層膜で構成
されている。

【００６８】Ｎチャネル型ＴＦＴの活性層には、１つの
チャネル形成領域３０１と、Ｎ⁺型の高濃度不純物領域
であるソース領域３０２、ドレイン領域３０３が形成さ
れている。チャネル形成領域３０１とソース領域３０
２、ドレイン領域３０３の間にはそれぞれの領域に接し
て、一対のＮ^-型の低濃度不純物領域３０４、３０５が
形成されている。Ｎ^-型の低濃度不純物領域３０４、３
０５のドナー（リン又はヒ素）濃度はソース領域３０
２、ドレイン領域３０３よりも低い。

【００６９】Ｐチャネル型ＴＦＴの活性層には、１つの
チャネル形成領域３１１と、チャネル形成領域３１１に
接するＰ⁺型の高濃度不純物領域３１２、３１３が形成
されている。領域３１２がソース領域であり、領域３１
３がドレイン領域である。

【００７０】画素マトリクス回路５０１において、下地
膜５１０上には、活性層４１０、ゲート絶縁膜４２０、
第１層目の配線であるゲート配線４３０が順次積層され
ている。ゲート配線４３０と画素ＴＦＴ４００のゲート
電極４３０Ｅは一体的に形成され、ゲート配線４３０は
Ｎ型のシリコン層４３１、タンタル層４３２の積層膜で
形成されている。

【００７１】活性層４１０には、２つのチャネル形成領
域４１１、４１２が形成されている。チャネル形成領域
４１１、４１２を挟んで、Ｎ⁺型の高濃度不純物領域４
１３〜４１５が形成されている。領域４１３、４１４
（図７）はそれぞれソース領域、ドレイン領域である。
更に活性層には、チャネル形成領域４１１、４１２を挟
んで１対のＮ^-型の低濃度不純物領域４１６と４１７、
４１８と４１９が形成されている。低濃度不純物領域４
１６〜４１９のドナー（リン又はヒ素）の濃度は高濃度
不純物領域４１３〜４１５より低くなっている。

【００７２】活性層３００、３１０、４１０を覆って、
基板５００全面に層間絶縁膜５１１が形成されている。
層間絶縁膜５１１上には第２層目の配線・電極として、
ソース電極３４１、３４２、ドレイン電極３４３、ソー
ス配線４４０、ドレイン電極４４１が形成されている。
図６（Ａ）に示すようにドレイン電極３４３は他のＣＭ
ＯＳ回路のゲート配線３３５と接続されている。

【００７３】これらＣＭＯＳ回路及び画素ＴＦＴ４００
の作製工程は、実施例１の作製工程に従って行えばよ
い。ＴＦＴを作製した後は、図７に示すように、基板５
００全面に、第１の平坦化膜５１２を形成する。ここで
は、アクリルをスピンコート法で塗布し、焼成して厚さ
１μｍのアクリル膜を形成する。

【００７４】第１の平坦化膜５１２にコンタクトホール
を開口する。次に、スパッタ法で厚さ２００ｎｍのチタ
ン膜を成膜し、パターニングして、ソース配線３５１、
３５２、ブラックマスク４５０を形成する。

【００７５】次に、第１の平坦化膜５１２と同様にし
て、厚さ０．５μｍのアクリルを第２の平坦化膜５１３
として形成する。平坦化膜５１２、５１３にドレイン電
極４４１に対するコンタクトホールを形成する。スパッ
タ法でＩＴＯ膜を成膜し、パターニングして、ドレイン
電極４４１に接続された画素電極４６０を形成する。画
素電極４６０がブラックマスク４５０と重なっている部
分で、平坦化膜５１３を誘電体に、画素電極４６０とブ
ラックマスク４５０を電極対とする保持容量４７０が形
成される。

【００７６】なお、画素電極４６０をアルミニウムや銀
のように可視光域のスペクトルを反射する材料で形成す
ることにより反射型の液晶パネルを製造できる。

【００７７】また、本実施例では、アクティブマトリク
ス基板を液晶パネルに適用したが、有機ＥＬ等他のアク
ティブマトリクス型表示装置に適用することも可能であ
る。また、本実施例のアクティブマトリクス基板に、画
素ＴＦＴにＰＩＮ接合を有する光電変換層を接続するこ
とでＣＭＯＳ型のイメージセンサを作製することは当業
者であれば容易である。

【００７８】［実施例３］本実施例では、本願発明を用
いてＥＬ（エレクトロルミネッセンス）パネルを作製し
た例について説明する。

【００７９】図８（Ａ）は本願発明を用いたＥＬパネル
の上面図である。図８（Ａ）において、４０１０は基
板、４０１１は画素部、４０１２はソース側駆動回路、
４０１３はゲート側駆動回路であり、それぞれの駆動回
路は配線４０１４〜４０１６によってＦＰＣ４０１７に
接続され、さらにＦＰＣ４０１７は外部回路、外部機器
に接続される。

【００８０】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【００８１】図８（Ｂ）は本実施例のＥＬ表示装置の断
面構造であり、基板４０１０、下地膜４０２１の上に駆
動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴと
ｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示
している。）４０２２及び画素部用ＴＦＴ４０２３（但
し、ここではＥＬ素子への電流を制御するＴＦＴだけ図
示している。）が形成されている。これらのＴＦＴは公
知の構造（トップゲート構造またはボトムゲート構造）
を用いれば良い。

【００８２】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部のスイッチング用ＴＦＴ４０２３に際して用いる
ことができる。

【００８３】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【００８４】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【００８５】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【００８６】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【００８７】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【００８８】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【００８９】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【００９０】さらに、ＥＬ素子部を囲むようにして、カ
バー材６０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【００９１】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【００９２】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【００９３】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【００９４】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【００９５】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【００９６】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【００９７】［実施例４］本実施例では、本願発明を用
いて実施例３とは異なる形態のＥＬパネルを作製した例
について、図９（Ａ）、（Ｂ）を用いて説明する。図８
（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指してい
るので説明は省略する。

【００９８】図９（Ａ）は本実施例のＥＬパネルの上面
図であり、図９（Ａ）をＡ-Ａ'で切断した断面図を図９
（Ｂ）に示す。

【００９９】実施例３に従って、ＥＬ素子の表面を覆っ
てパッシベーション膜６００３までを形成する。

【０１００】さらに、EL素子を覆うようにして充填材６
００４を設ける。この充填材６００４は、カバー材６０
００を接着するための接着剤としても機能する。充填材
６００４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材６００４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。

【０１０１】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１０２】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１０３】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１０４】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１０５】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０１０６】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０１０７】［実施例５］本実施例のＥＬ表示パネルに
おける画素部の断面構造を図１０に、上面構造を図１１
（Ａ）に、回路図を図１１（Ｂ）に示す。図１０、図１
１（Ａ）及び図１１（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。

【０１０８】図１０において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦ
Ｔを用いて形成される（実施例１、２参照）。本実施例
ではダブルゲート構造としているが、構造及び作製プロ
セスに大きな違いはないので説明は省略する。但し、ダ
ブルゲート構造とすることで実質的に二つのＴＦＴが直
列された構造となり、オフ電流値を低減することができ
るという利点がある。なお、本実施例ではダブルゲート
構造としているが、シングルゲート構造でも構わない
し、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、本願発明のＰＴ
ＦＴを用いて形成しても構わない。

【０１０９】また、電流制御用ＴＦＴ３５０３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３５０２のドレイン配線３５３５は配線３
５３６によって電流制御用ＴＦＴのゲート電極３５３７
に電気的に接続されている。また、３５３８で示される
配線は、スイッチング用ＴＦＴ３５０２のゲート電極３
５３９a、３５３９bを電気的に接続するゲート配線であ
る。

【０１１０】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０１１１】また、図１１（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３５３７となる配線は
３５０４で示される領域で、電流制御用ＴＦＴ３５０３
のドレイン配線３５４０と絶縁膜を介して重なる。この
とき、３５０４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３５０４は電流制御用ＴＦＴ３５
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３５４０は電流供
給線（電源線）３５０６に接続され、常に一定の電圧が
加えられている。

【０１１２】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜３
５４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３５４２が形成される。平坦化膜３５４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０１１３】また、３５４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３５０３のドレインに電気的に接続される。画素電極
３５４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。

【０１１４】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク３５４４a、３５４４bにより形成された溝
（画素に相当する）の中に発光層３５４５が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。

【０１１５】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０１１６】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０１１７】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０１１８】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０１１９】本実施例では発光層３５４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３５４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３５４６の上には透
明導電膜でなる陽極３５４７が設けられる。本実施例の
場合、発光層３５４５で生成された光は上面側に向かっ
て（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化
亜鉛との化合物を用いることができるが、耐熱性の低い
発光層や正孔注入層を形成した後で形成するため、可能
な限り低温で成膜できるものが好ましい。

【０１２０】陽極３５４７まで形成された時点でＥＬ素
子３５０５が完成する。なお、ここでいうＥＬ素子３５
０５は、画素電極（陰極）３５４３、発光層３５４５、
正孔注入層３５４６及び陽極３５４７で形成されたコン
デンサを指す。図１１（Ａ）に示すように画素電極３５
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。

【０１２１】ところで、本実施例では、陽極３５４７の
上にさらに第２パッシベーション膜３５４８を設けてい
る。第２パッシベーション膜３５４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。窒化酸化珪素膜を
用いる目的は、外部とＥＬ素子とを遮断することであ
り、有機ＥＬ材料の酸化による劣化を防ぐことと、有機
ＥＬ材料からの脱ガスを抑えることとの両方を同時に行
えるためである。これによりＥＬ表示装置の信頼性が高
められる。

【０１２２】以上のように本願発明のＥＬ表示パネルは
図１０のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０１２３】なお、本実施例のＴＦＴの構成は、実施例
１及び２と自由に組み合わせて実施することが可能であ
る。

【０１２４】〔実施例６〕本実施例では、実施例５に示
した画素部において、ＥＬ素子３５０５の構造を反転さ
せた構造について説明する。説明には図１２を用いる。
なお、図１０の構造と異なる点はＥＬ素子の部分と電流
制御用ＴＦＴだけであるので、その他の説明は省略する
こととする。

【０１２５】図１２において、電流制御用ＴＦＴ３５０
３はＰＴＦＴを用いて形成される。作製プロセスは実施
例１、２を参照すれば良い。

【０１２６】本実施例では、画素電極（陽極）３５５０
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。

【０１２７】そして、絶縁膜でなるバンク３５５１a、
３５５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層３５５２が形成される。その
上にはカリウムアセチルアセトネート（ａｃａｃＫと表
記される）でなる電子注入層３５５３、アルミニウム合
金でなる陰極３５５４が形成される。この場合、陰極３
５５４がパッシベーション膜としても機能する。こうし
てＥＬ素子３７０１が形成される。

【０１２８】本実施例の場合、発光層３５５２で発生し
た光は、矢印で示されるようにＴＦＴが形成された基板
の方に向かって放射される。

【０１２９】もちろん、本実施例の構成も実施例１、２
の構成を自由に組み合わせて実施することが可能であ
る。

【０１３０】〔実施例７〕本実施例では、図１１（Ｂ）
に示した回路図とは異なる構造の画素とした場合の例に
ついて図１３（Ａ）〜（Ｃ）に示す。なお、本実施例に
おいて、３８０１はスイッチング用ＴＦＴ３８０２のソ
ース配線、３８０３はスイッチング用ＴＦＴ３８０２の
ゲート配線、３８０４は電流制御用ＴＦＴ、３８０５は
コンデンサ、３８０６、３８０８は電流供給線、３８０
７はＥＬ素子とする。

【０１３１】図１３（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０１３２】また、図１３（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、図１３（Ｂ）では電流供給線３８０８とゲー
ト配線３８０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３８０８とゲート配線３８０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０１３３】また、図１３（Ｃ）は、図１３（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３と
平行に設け、さらに、二つの画素を電流供給線３８０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０１３４】なお、本実施例の構成は、実施例１〜３の
構成と自由に組み合わせて実施することが可能である。

【０１３５】［実施例８］実施例５に示した図１１
（Ａ）、（Ｂ）では電流制御用ＴＦＴ３５０３のゲート
にかかる電圧を保持するためにコンデンサ３５０４を設
ける構造としているが、コンデンサ３５０４を省略する
ことも可能である。実施例５の場合、電流制御用ＴＦＴ
３５０３として実施例１、２に示すような本願発明のＮ
ＴＦＴを用いているため、ゲート絶縁膜を介してゲート
電極に重なるように設けられたＬＤＤ領域を有してい
る。この重なり合った領域には一般的にゲート容量と呼
ばれる寄生容量が形成されるが、本実施例ではこの寄生
容量をコンデンサ３５０４の代わりとして積極的に用い
る点に特徴がある。

【０１３６】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０１３７】また、実施例７に示した図１３（Ａ）〜
（Ｃ）の構造においても同様に、コンデンサ３８０５を
省略することは可能である。

【０１３８】なお、本実施例の構成は、実施例１〜７の
構成と自由に組み合わせて実施することが可能である。

【０１３９】［実施例９］上記実施例のアクティブマト
リクス型液晶パネルやアクティブマトリクス型ＥＬパネ
ルは様々な電子機器の表示部（表示装置）に用いること
ができる。本実施例に挙げる電子機器とは、アクティブ
マトリクス型の表示装置を搭載した製品と定義する。

【０１４０】その様な電子機器としては、例えばコンピ
ュータ用の表示装置、プロジェクター、プロジェクショ
ン型ＴＶ、ヘッドマウントディスプレイ、ビデオカメ
ラ、デジタルスチルカメラ、カーナビゲーションシステ
ム、ノート型パーソナルコンピュータ、携帯電話、電子
手帳等が挙げられる。それらの一例を図１４に示す。

【０１４１】図１４（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本発明はアクティブマトリクス基板を
備えた表示装置２００４等に適用できる。

【０１４２】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明はアクティブマトリクス基板
を有する表示装置２１０２や、受像部２１０６、に適用
することができる。

【０１４３】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本発明は受像部２２０
３、表示装置２２０５等に適用できる。

【０１４４】図１４（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、頭部に装
着するためのアーム部２３０３で構成される。本発明は
表示装置２３０２に適用することができる。更に、この
ヘッドマウントディスプレイに音声入出力装置としてマ
イクやイヤホーンを設けてもよい。

【０１４５】図１４（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。

【０１４６】図１４（Ｆ）は携帯書籍であり、本体２５
０１、表示装置２５０３、記憶媒体２５０４、走査スイ
ッチ２５０５で構成されており、ミニディスク（ＭＤ）
やＤＶＤに記憶されたデータや、アンテナで受信したデ
ータを表示するものである。本発明は表示装置２５０３
に適用することができる。

【０１４７】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。

【０１４８】

【発明の効果】本発明では、低濃度不純物領域の長さを
決定するフォトレジストパターンを基板の裏面からの露
光により自己整合的に形成できるため、低濃度不純物領
域の長さを図１５に示す従来例よりも高精度に制御する
ことができる。また、陽極酸化工程を用いずに済むた
め、回路の集積化が促進でき、またゲート配線の材料も
アルミニウムに限定されることがない。

【図面の簡単な説明】

【図１】本発明のＴＦＴの作製工程を説明する断面
図。（実施形態１）

【図２】本発明のＴＦＴの作製工程を説明する断面
図。（実施形態１）

【図３】本発明のＣＭＯＳ回路の作製工程を説明する
断面図。（実施例１）

【図４】本発明のＣＭＯＳ回路の作製工程を説明する
断面図。（実施例１）

【図５】本発明のアクティブマトリクス型液晶パネル
の概略斜視図。（実施例２）

【図６】図５のＣＭＯＳ回路、画素マトリクス回路の
上面図。（実施例２）

【図７】図５のアクティブマトリクス基板の断面図。
（実施例２）

【図８】本発明のアクティブマトリクス型ＥＬパネル
の構成を示す図。（実施例３）

【図９】本発明のアクティブマトリクス型ＥＬパネル
の構成を示す図。（実施例４）

【図１０】本発明のアクティブマトリクス型ＥＬパネ
ルの断面図。（実施例５）

【図１１】本発明のアクティブマトリクス型ＥＬパネ
ルの上面図及び回路図。（実施例５）

【図１２】本発明のアクティブマトリクス型ＥＬパネ
ルの断面図。（実施例６）

【図１３】本発明のアクティブマトリクス型ＥＬパネ
ルの断面図。（実施例７）

【図１４】本発明のアクティブマトリクス型表示装置
を搭載した電子機器の概略の構成図。（実施例９）

【図面１５】従来のＬＤＤ構造を有するＴＦＴの製造
工程を示す断面図。（従来例）

【符号の説明】

１００基板１０３半導体層１０７導電膜でなるパターン１０６フォトレジストパターン１１０フォトレジストパターン１１１ゲート電極

Claims

【特許請求の範囲】

【請求項１】透光性基板上に半導体層、ゲート絶縁
膜、ゲート電極の順に積層された薄膜トランジスタの作
製方法において、前記透光性基板上に半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして前記導電膜でなるパター
ンを形成する工程と、前記導電膜でなるパターンをマスクにしてドナー又はア
クセプタとなる不純物を前記半導体層に添加する工程
と、前記導電膜でなるパターンを覆ってフォトレジストを塗
布する工程と、前記透光性基板の裏面から照射した光によって前記フォ
トレジストを露光し、現像し、前記導電膜でなるパター
ンよりも幅の狭いフォトレジストパターンを形成する工
程と、前記フォトレジストパターンをマスクにして前記導電膜
でなるパターンをパターニングし、前記ゲート電極を形
成する工程と、を有することを特徴とする薄膜トランジスタの作製方
法。
【請求項２】請求項１において、前記ゲート電極を形成する工程以降に、前記ゲート電極
をマスクにしてドナー又はアクセプタとなる不純物を前
記半導体層に添加する工程を有することを特徴とする薄
膜トランジスタの作製方法。
【請求項３】透光性基板上に半導体層、ゲート絶縁
膜、ゲート電極の順に積層された薄膜トランジスタの作
製方法において、前記透光性基板上に半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして、前記導電膜でなるパタ
ーンを形成する工程と、前記導電膜でなるパターンをマスクにして、前記半導体
層にドナー又はアクセプタとなる不純物を添加する工程
と、前記導電膜でなるパターンを覆ってフォトレジストを塗
布する工程と、前記透光性基板の裏面から照射した光によって前記フォ
トレジストを露光し、現像し、前記導電膜でなるパター
ンよりも幅の狭いフォトレジストパターンを形成する工
程と、前記フォトレジストパターンをマスクにして前記導電膜
でなるパターンをパターニングし、前記ゲート電極を形
成する工程と、前記ゲート電極をマスクにして前記絶縁膜をパターニン
グする工程と、前記ゲート電極をマスクにしてドナー又はアクセプタと
なる不純物を前記半導体層に添加する工程と、を有することを特徴とする薄膜トランジスタの作製方
法。
【請求項４】請求項１〜３のいずれか１項に記載の方
法で作製された薄膜トランジスタを画素マトリクス回路
のスイッチング素子に用いたことを特徴とするアクティ
ブマトリクス基板。
【請求項５】請求項４に記載のアクティブマトリクス
基板を用いた液晶パネル。
【請求項６】請求項４に記載のアクティブマトリクス
基板を用いたエレクトロルミネッセンスパネル。
【請求項７】請求項５に記載の液晶パネルを表示部に
用いた電子機器。
【請求項８】請求項６に記載のエレクトロルミネッセ
ンスパネルを表示部に用いた電子機器。
【請求項９】透光性基板表面上に半導体層、ゲート絶
縁膜、ゲート電極の順に積層された薄膜トランジスタを
有するアクティブマトリクス基板の作製方法において、前記透光性基板表面上に半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして前記導電膜でなるパター
ンを形成する工程と、前記導電膜でなるパターンをマスクにしてドナー又はア
クセプタとなる不純物を前記半導体層に添加する工程
と、前記導電膜でなるパターンを覆ってフォトレジストを塗
布する工程と、前記透光性基板の裏面から照射した光によって前記フォ
トレジストを露光し、現像し、前記導電膜でなるパター
ンよりも幅の狭いフォトレジストパターンを形成する工
程と、前記フォトレジストパターンをマスクにして前記導電膜
でなるパターンをパターニングし、前記ゲート電極を形
成する工程と、を有することを特徴とするアクティブマトリクス基板の
作製方法。
【請求項１０】請求項９において、前記ゲート電極を形成する工程以降に、前記ゲート電極
をマスクにしてドナー又はアクセプタとなる不純物を前
記半導体層に添加する工程を有することを特徴とするア
クティブマトリクス基板の作製方法。
【請求項１１】透光性基板上に半導体層、ゲート絶縁
膜、ゲート電極の順に積層された薄膜トランジスタを有
するアクティブマトリクス基板の作製方法において、前記透光性基板上に半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして前記導電膜でなるパター
ンを形成する工程と、前記導電膜でなるパターンを覆ってフォトレジストを塗
布する工程と、前記透光性基板の裏面から照射した光によって前記フォ
トレジストを露光し、現像し、前記導電膜でなるパター
ンよりも幅の狭いフォトレジストパターンを形成する工
程と、前記フォトレジストパターンをマスクにして前記半導体
層にドナー又はアクセプタとなる不純物を添加する工程
と、前記フォトレジストパターンをマスクにして前記パター
ンをパターニングし、前記ゲート電極を形成する工程
と、前記ゲート電極をマスクにして前記絶縁膜をパターニン
グする工程と、前記ゲート電極をマスクにして前記半導体層にドナー又
はアクセプタとなる不純物を添加する工程と、を有することを特徴とするアクティブマトリクス基板の
作製方法。