KR20140108791A - 유기전계발광표시장치 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000010408 film Substances 0.000 claims abstract description 124
- 239000010409 thin film Substances 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 description 17
- 239000011368 organic material Substances 0.000 description 7
- 239000011147 inorganic material Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- -1 acryl Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000003949 imides Chemical class 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/805—Electrodes
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- H—ELECTRICITY
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
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- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Optics & Photonics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명의 일 측면에 따른 유기전계발광표시장치는 기판 상에 형성되는 금속 배선 및 박막 트랜지스터; 상기 금속 배선 및 상기 박막 트랜지스터 상에 형성되는 제 1 절연막; 상기 제 1 절연막 상에 형성되고, 상기 금속 배선과 연결되는 스토리지 전극; 상기 스토리지 전극 상에 형성되는 제 2 절연막; 및 상기 제 2 절연막 상에 형성되고, 상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되며, 상기 박막 트랜지스터와 연결되는 애노드 전극;을 포함한다.
Description
본 발명은 유기전계발광표시장치 및 그 제조방법에 관한 것으로서, 보다 구체적으로 고해상도가 가능한 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
가볍고 휴대성이 뛰어난 정보표시장치의 발달로 정보화 사회의 발달이 가속화되고 있다. 이미 두께가 얇은 평판표시장치(Flat Panel Display)의 대표주자인 액정표시장치(Liquid Crystal Display, LCD)가 상용화되어 음극선관 표시장치를 대체하였고, 차세대 평판표시장치로 유기전계발광표시장치(Organic Light Emitting Diode Display)가 각광을 받고 있다. 유기전계발광표시장치는 액정표시장치에서 사용되는 백라이트와 같은 별도의 광원이 필요 없어 액정표시장치 대비 박형의 구현이 가능하고, 색재현율이 뛰어나 더 얇고 더 선명한 화질을 구현한다. 또한, 유기전계발광표시장치는 시야각이 넓고 대조비가 우수하며, 응답시간이 빠르고 소비전력이 낮은 장점이 있다.
도 1은 종래의 유기전계발광표시장치의 일부분을 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래의 유기전계발광표시장치는 기판(110), 박막 트랜지스터(Tr), 제 1 스토리지 전극(122), 제 2 스토리지 전극(133), 평탄화막(140), 애노드 전극(150) 및 뱅크층(160)을 포함한다.
먼저, 기판(110) 상에 박막 트랜지스터(Tr)이 형성된다. 박막 트랜지스터(Tr)는 반도체층(111), 제 1 게이트 절연막(120), 게이트 전극(121), 제 2 게이트 절연막(130), 소스 전극(131) 및 드레인 전극(132)을 포함한다.
기판(110) 상에 반도체층(111) 및 제 1 게이트 절연막(120)이 순차적으로 형성되고, 반도체층(111) 상에 게이트 전극(121)이 형성된다. 제 1 스토리지 전극(122)은 게이트 전극(121)과 동시에 동일한 층인 제 1 게이트 절연막(120) 상에 형성된다. 다시, 게이트 전극(121)을 절연시키는 제 2 게이트 절연막(130)이 게이트 전극(121) 상에 형성된다. 제 1 게이트 절연막(120) 및 제 2 게이트 절연막(130)에는 컨택홀이 형성되어 반도체층(111)을 노출시킨 후, 상기 노출된 반도체층(111)과 연결되는 소스 전극(131) 및 드레인 전극(132)이 동시에 동일한 층인 제 2 게이트 절연막(130) 상에 형성된다. 또한, 제 2 스토리지 전극(133)도 제 1 스토리지 전극(122)와 대응되는 영역에 소스 전극(131) 및 드레인 전극(132)과 동시에 형성된다. 그리고 나서, 드레인 전극(132)과 연결되는 애노드 전극(150) 및 애노드 전극(150)과 유기발광층(미도시)의 접촉 영역, 즉 발광 영역을 정의하는 뱅크층(160)이 형성된다.
상기의 경우, 게이트 전극(121)과 동일하게 형성되는 제 1 스토리지 전극(122)과 소스 전극(131) 및 드레인 전극(132)과 동일하게 형성되는 제 2 스토리지 전극(133)이 정전용량을 발생하여 유기발광층이 한 프레임 동안 발광을 유지할 수 있게 하였지만, 반도체층(111)을 도핑하여 제 1 스토리지 전극(122)을 대체할 수도 있다. 또한, 상기의 경우, 탑 게이트(top gate) 방식만을 기재하였지만, 바텀 게이트(bottom gate) 방식 또는, 더블 게이트(double gate) 방식 등 박막 트랜지스터(Tr)의 다양한 방식에 대해서, 스토리지 전극(Cst)의 생성 방식은 모두 동일하게 적용될 수 있다.
상기 설명한 모든 종래의 유기전계발광표시장치의 스토리지 전극(Cst)은 박막 트랜지스터(Tr)의 일부 구성요소와 동시에 형성되기 때문에, 화소 영역에서 박막 트랜지스터(Tr)가 형성되지 않은 영역에 제한되어 형성될 수 밖에 없다. 이런 경우, 박막 트랜지스터(Tr)에 의해 스토리지 전극(Cst)의 설계 자유도가 저하된다. 더군다나 스토리지 전극(Cst)은 유기발광층의 발광을 한 프레임 동안 유지시키는 일정한 정전용량의 생성을 위해 일정 면적 이상으로 형성되어야 한다. 따라서, 설계 자유도가 제한되어 있는 스토리지 전극(Cst)을 일정 면적 이상으로 형성하기 위해서는 화소의 면적이 넓어질 수 밖에 없고, 이는 해상도 저하를 야기시킬 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 화소 면적을 줄여 고해상도를 구현할 수 있는 유기전계발광표시장치를 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 유기전계발광표시장치는 기판 상에 형성되는 금속 배선 및 박막 트랜지스터; 상기 금속 배선 및 상기 박막 트랜지스터 상에 형성되는 제 1 절연막; 상기 제 1 절연막 상에 형성되고, 상기 금속 배선과 연결되는 스토리지 전극; 상기 스토리지 전극 상에 형성되는 제 2 절연막; 및 상기 제 2 절연막 상에 형성되고, 상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되며, 상기 박막 트랜지스터와 연결되는 애노드 전극;을 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 유기전계발광표시장치의 제조방법은 기판 상에 금속 배선 및 박막 트랜지스터를 형성하는 제 1 단계; 상기 금속 배선 및 상기 박막 트랜지스터 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 패터닝하여 상기 금속 배선 및 상기 박막 트랜지스터를 노출시키는 제 2 단계; 상기 노출되는 금속 배선과 연결되도록 상기 제 1 절연막 상에 스토리지 전극을 형성하는 제 3 단계; 상기 스토리지 전극 및 상기 노출된 박막 트랜지스터를 덮도록 상기 기판 전면에 제 2 절연막을 형성하는 제 4 단계; 상기 제 2 절연막을 패터닝하여 상기 박막 트랜지스터를 다시 노출시키는 제 5 단계; 및 상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되면서, 상기 노출되는 박막 트랜지스터와 연결되도록, 상기 제 2 절연막 상에 애노드 전극을 형성하는 제 6 단계;를 포함한다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 유기전계발광표시장치의 제조방법은 기판 상에 금속 배선 및 박막 트랜지스터를 형성하는 제 1 단계; 상기 금속 배선 및 상기 박막 트랜지스터 상에 제 1 절연막을 형성하는 제 2 단계; 상기 제 1 절연막 상에 스토리지 전극을 형성하는 제 3 단계; 상기 스토리지 전극을 덮도록 기판 전면에 제 2 절연막을 형성하는 제 4 단계; 상기 제 2 절연막 및 상기 제 1 절연막을 패터닝하여 상기 금속 배선, 상기 스토리지 전극 및 상기 박막 트랜지스터를 노출시키는 제 5 단계; 상기 노출되는 금속 배선 및 상기 노출되는 스토리지 전극을 연결하는 연결 배선을 상기 제 2 절연막 상에 형성하는 제 6 단계; 상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되면서, 상기 제 6 단계에서 노출되는 상기 박막 트랜지스터와 연결되도록, 상기 제 2 절연막 상에 애노드 전극을 형성하는 제 7 단계;를 포함한다.
본 발명에 따르면, 유기전계발광표시장치의 화소 구조에서 가장 큰 면적을 차지하는 스토리지 전극을 박막 트랜지스터 상부에 형성하고, 별도의 절연막을 사이에 두고 애노드 전극과 정전용량을 형성하게 함으로써, 스토리지 전극의 설계 자유도를 향상시키고, 화소 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명에 따르면, 화소 면적을 줄임으로써, 고해상도 유기전계발광표시장치를 구현할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 별도의 절연막을 기판 전면에 형성하여 측면 투습을 방지할 수 있는 효과가 있다.
도 1은 종래의 유기전계발광표시장치의 일부분을 도시한 단면도;
도 2는 본 발명의 일 실시예에 따른 유기전계발광표시장치를 도시한 단면도;
도 3은 본 발명의 다른 실시예에 따른 유기전계발광표시장치를 도시한 단면도;
도 4a ~ 4d는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 도시한 단면도; 및
도 5a ~ 5d는 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 제조방법을 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 유기전계발광표시장치를 도시한 단면도;
도 3은 본 발명의 다른 실시예에 따른 유기전계발광표시장치를 도시한 단면도;
도 4a ~ 4d는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 도시한 단면도; 및
도 5a ~ 5d는 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 제조방법을 도시한 단면도.
이하, 첨부되는 도면들을 참고하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 유기전계발광표시장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기전계발광표시장치는, 기판(210), 박막 트랜지스터(Tr), 금속 배선(233), 제 1 절연막(240), 스토리지 전극(241), 제 2 절연막(242), 애노드 전극(250) 및 뱅크층(260)을 포함한다.
먼저, 기판(210) 상에 박막 트랜지스터(Tr)가 형성된다. 박막 트랜지스터(Tr)는 반도체층(211), 제 1 게이트 절연막(220), 게이트 전극(221), 제 2 게이트 절연막(230), 소스 전극(231) 및 드레인 전극(232)을 포함한다.
도면에는 애노드 전극(250)에 연결되는 박막 트랜지스터(Tr)만 도시되어 있으나, 보상회로를 구성하기 위해, 상기 박막 트랜지스터(Tr)를 제외한 다수의 박막 트랜지스터가 더 형성될 수 있다.
박막 트랜지스터(Tr)의 형성을 위해 우선, 기판(210) 상에 반도체층(211)과 제 1 게이트 절연막(220)이 순차적으로 형성된다. 그리고, 반도체층(211)과 대응되는 제 1 게이트 절연막(220) 상에 게이트 전극(221)이 형성된다. 게이트 전극(221)의 절연을 위해 게이트 전극(221) 상에 제 2 게이트 절연막(230)이 형성되고, 제 2 게이트 절연막(230) 상에 소스 전극(231) 및 드레인 전극(232)이 형성된다. 소스 전극(231) 및 드레인 전극(232)이 반도체층(211)과 연결될 수 있도록, 제 1 게이트 절연막(220) 및 제 2 게이트 절연막(230)이 패터닝되어 노출된 반도체층(211)에 소스 전극(231) 및 드레인 전극(232)이 연결될 수 있다.
그 다음으로, 상기와 같이 형성된 박막 트랜지스터(Tr)와 동일한 층에 금속 배선(233)이 형성될 수 있다. 금속 배선(233)은 도 2에 도시된 대로 소스 전극(231) 및 드레인 전극(232)과 동일한 물질로 형성될 수 있으나, 게이트 전극(221)과 동일한 물질로 형성될 수도 있다. 금속 배선(233)이 소스 전극(231) 및 드레인 전극(232)과 동일한 물질로 형성될 경우, 전원 라인이나 데이터 라인으로부터 전압을 공급받을 수 있고, 게이트 전극(221)과 동일한 물질로 형성될 경우, 게이트 라인으로부터 전압을 공급받을 수 있다. 금속 배선(233)은 상기와 같이 전압을 공급받아, 유기발광층(미도시)의 한 프레임 동안 발광을 유지시켜주기 위해 스토리지 전극(241)으로 전압을 전달할 수 있다.
종래의 유기전계발광표시장치에서, 금속 배선(233)은 종래의 스토리지 전극의 한 전극으로써 역할을 했지만, 본 발명에서 금속 배선(233)은 스토리지 전극(241)과 연결되어, 전압을 전달하는 역할을 하기 때문에, 일정 면적 이상의 형성 공간이 필요하지 않는다. 따라서, 금속 배선(233)은 형성 면적과 상관없이 박막 트랜지스터(Tr) 측면의 남는 공간에 스토리지 전극(241)과 연결될 수 있도록 만 형성되면 된다. 따라서, 종래 유기전계발광표시장치에서 박막 트랜지스터와 스토리지 전극이 공존했던 레이아웃(layout) 공간을 박막 트랜지스터만으로 채워 레이아웃 면적을 최소화 할 수 있다. 따라서, 화소 면적을 종래보다 더욱 줄일 수 있어, 고해상도 구현이 가능하게 된다.
또한, 스토리지 전극(241)은 일반적으로 정전용량을 생성하는 두 전극을 지칭하는 용어로 사용되지만, 본 발명에서는 애노드 전극(250)이 상기 두 전극 중 한 전극의 역할을 하기 때문에, 도면에 스토리지 전극(241)을 Cst로 별도로 표기하지 않고 금속 배선(233)과 연결되어 애노드 전극(250)과 중첩되는 추가 금속층 만을 스토리지 전극(241)으로 지칭한다는 점을 밝혀둔다.
또한, 도 2의 박막 트랜지스터(Tr)는 탑 게이트 방식(top gate type)의 박막 트랜지스터(Tr)를 도시하고 있으나, 본 발명에서는 탑 게이트 방식뿐만 아니라, 바텀 게이트 방식(bottom gate type)이나, 더블 게이트 방식(double gate type) 등 다양한 박막 트랜지스터(Tr)의 방식에 모두 적용 가능하다. 따라서, 금속 배선(233)은 상기 다양한 박막 트랜지스터(Tr)의 금속 영역과 동일한 물질로 형성될 수 있다.
그 다음으로, 박막 트랜지스터(Tr) 및 금속 배선(233) 상에 제 1 절연막(240)이 형성된다. 제 1 절연막(240)은 박막 트랜지스터(Tr) 및 금속 배선(233)을 덮으면서, 기판(210) 전면이 평탄화될 수 있도록 유기물로 형성될 수 있다. 상기 유기물은 평탄화 특성이 좋은 포토 아크릴(photo acryl)이나, 에폭시(epoxy) 계열, 이미드(imide) 계열의 폴리머(polymer)를 포함할 수 있다. 그러나, 제 1 절연막(240)은 상기 물질에 제한되지 않고, 무기물을 포함한 다양한 절연 물질로 형성될 수 있다.
그 다음으로, 제 1 절연막(240) 상에 금속 배선(233)과 연결되는 스토리지 전극(241)이 형성된다. 스토리지 전극(241)은 제 1 절연막(240) 상의 애노드 전극(250)과 중첩되도록 형성된다. 또한, 스토리지 전극(241)은 제 1 절연막(240)이 패터닝되어 일부 또는 전부가 노출되는 금속 배선(233)과 직접 접촉하도록 형성될 수 있다. 제 1 절연막(240) 상에는 스토리지 전극(241) 외에 다른 구성 요소는 형성되지 않을 수 있기 때문에, 설계 자유도가 향상되어, 화소 면적이 동일하거나 줄어들면서도, 충분히 넓은 면적을 갖도록 스토리지 전극(241)이 형성될 수 있다.
그 다음으로, 스토리지 전극(241) 상에 제 2 절연막(242)이 형성된다. 제 2 절연막(242)은 정전용량을 생성하는 스토리지 전극(241)과 애노드 전극(250) 사이에 위치하는 유전체 역할을 한다. 정전용량의 경우, 상기 스토리지 전극(241)과 애노드 전극(250)이 서로 대향하는 면적 및 유전체 역할을 하는 제 2 절연막(242)의 유전율에 비례하고, 스토리지 전극(241)과 애노드 전극(250) 간의 간격에 반비례한다. 스토리지 전극(241)과 애노드 전극(250)의 간격은 제 2 절연막(242)의 두께와 동일하다고 할 수 있으므로, 정전용량은 제 2 절연막(242)의 두께에 반비례한다. 즉, 제 2 절연막(242)의 두께가 얇을수록 생성되는 정전용량이 커질 수 있다. 따라서, 제 2 절연막(242)의 두께는 제 1 절연막(240)의 두께보다 작을 수 있다. 제 2 절연막(242)의 경우, 대략 1000 옴스트롱 내지 3000 옴스트롱 두께의 실리콘 산화물과 같은 무기물로 형성되고, 제 1 절연막(240)은 1 마이크로 미터 이상의 포토 아크릴(photoacryl)과 같은 평탄화막으로 형성될 수 있다.
또한, 제 2 절연막(242)은 제 1 절연막(240)을 모두 덮도록 형성될 수 있다. 제 2 절연막(242)은 기판(210) 전면에 형성되고, 추후 형성되는 애노드 전극(250)이 박막 트랜지스터(Tr)와 컨택하기 위해 제 2 절연막(242)이 패터닝될 때도, 제 2 절연막(242)이 제 1 절연막(240)을 완전히 덮는 상태를 유지하면서 패터닝되기 때문에, 제 2 절연막(242)은 제 1 절연막(240)을 모두 덮도록 형성될 수 있다. 이로 인해, 제 2 절연막(242)은 측면 및 하면으로부터의 투습을 방지하여 추후 형성될 유기발광층(미도시)을 보호할 수 있다.
그 다음으로, 제 2 절연막(242) 상에 애노드 전극(250)이 형성된다. 애노드 전극(250)은 스토리지 전극(241)과 중첩되는 영역에 위치한다. 상기 중첩 영역은 유기발광층의 발광 영역과 부분적으로 또는 상기 발과 영역의 대부분과 일치할 수 있다. 또한, 애노드 전극(250)은 제 2 절연막(242)을 사이에 두고 스토리지 전극(241)과 서로 대향하고, 한 프레임 동안 유기발광층의 발광을 유지할 수 있는 충분한 양의 정전용량을 생성할 수 있다.
그리고, 애노드 전극(250)은 제 1 절연막(240) 및 제 2 절연막(242)이 패터닝되어 노출되는 박막 트랜지스터(Tr)와 연결된다.
애노드 전극(250) 상에는 발광 영역을 정의하는 뱅크층(260)이 형성되며, 뱅크층(260) 상에 유기발광층(미도시) 및 캐소드 전극(미도시) 등이 더 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 유기전계발광표시장치를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 유기전계발광표시장치는, 기판(210), 박막 트랜지스터(Tr), 금속 배선(233), 제 1 절연막(240), 스토리지 전극(241), 제 2 절연막(242), 애노드 전극(250) 및 뱅크층(260)과 함께 연결 배선(251)을 더 포함한다.
먼저, 기판(210) 상에 박막 트랜지스터(Tr), 금속 배선(233) 및 제 1 절연막(240)은 도 2에 도시된 실시예와 동일하게 형성된다. 그 이후, 제 1 절연막(240) 상에 스토리지 전극(241)이 형성되나, 스토리지 전극(241)은 금속 배선(233)에 직접 연결되지 않고, 별도로 형성되는 연결 배선(251)을 통해서 금속 배선(233)과 연결된다.
그 다음으로, 제 1 절연막(240) 및 스토리지 전극(241) 상에 제 2 절연막(242)이 형성된다. 제 1 절연막(240) 및 제 2 절연막(242)이 패터닝되어 노출되는 금속 배선(233) 및 스토리지 전극(241) 상에 이들을 연결시키는 연결 배선(251)이 형성된다. 따라서, 연결 배선(251)은 금속 배선(233)과 직접 접촉하여 스토리지 전극(241)과 연결될 수 있다.
또한, 제 2 절연막(242) 상에 애노드 전극(250)이 형성된다. 애노드 전극(250)은 제 2 절연막(240) 및 제 1 절연막(242)이 패터닝되어 노출된 박막 트랜지스터(Tr)와 연결된다. 그리고, 애노드 전극(250)은 연결 배선(251)과 동일한 물질로 형성될 수 있다.
한편, 애노드 전극(250)은 스토리지 전극(241)과 중첩되도록 형성되어, 제 2 절연막(242)을 사이에 두고 서로 대향하면서, 정전용량을 생성할 수 있다. 상기 중첩되는 영역은 충분한 정전용량을 생성할 수 있을 정도로 넓게 설계될 수 있으며, 유기발광층의 발광 영역과 부분적으로 또는 상기 발과 영역의 대부분과 일치할 수 있다.
도 4a ~ 4d는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 도시한 단면도이다.
먼저, 도 4a 에 도시된 바와 같이, 기판(210) 상에 박막 트랜지스터(Tr)를 형성한다. 박막 트랜지스터(Tr)는 반도체층(211), 제 1 게이트 절연막(220), 게이트 전극(221) 및 제 2 게이트 절연막(230)을 포함할 수 있다.
기판(210) 상에 박막 트랜지스터(Tr)를 형성하기 위해, 반도체층(211), 제 1 게이트 절연막(220), 게이트 전극(221) 및 제 2 게이트 절연막(230)을 순차적으로 형성한다. 제 1 게이트 절연막(220) 및 제 2 게이트 절연막(230)는 실리콘 산화물(Silicon oxide) 계열의 무기물이나 유기물로 형성될 수 있으며, 무기물로 형성될 경우, 막의 두께가 대략 1000 옴스트롱 내지 3000 옴스트롱으로 형성될 수 있다.
게이트 전극(221)은 반도체층(211)에 게이트 신호를 가하기 위해 반도체층(211)과 중첩되도록 형성된다. 그 이후, 제 1 게이트 절연막(220) 및 제 2 게이트 절연막(230)을 패터닝하여 반도체층(211)을 노출시키고, 노출된 반도체층(211)과 각각 연결되도록 소스 전극(231) 및 드레인 전극(232)을 제 2 게이트 절연막(230) 상에 형성한다.
또한, 제 2 게이트 절연막(230) 상에 금속 배선(233)을 형성한다. 금속 배선(233)은 소스 전극(231) 및 드레인 전극(232)과 동시에 형성될 수 있다. 금속 배선(233)은 박막 트랜지스터(Tr)가 형성되고 난 이후 남은 레이아웃 공간에 형성 면적과 상관없이 형성될 수 있다. 따라서, 금속 배선(233)은 면적이 최소화되어 형성될 수 있다. 이로 인해, 화소 면적을 최소화하여 고해상도를 구현할 수 있다.
그 이후, 박막 트랜지스터(Tr) 및 금속 배선(233) 상에 제 1 절연막(240)을 형성한다. 제 1 절연막(240)의 경우, 유기물로 형성될 수 있으며, 상기 유기물은 평탄화 특성이 좋은 포토 아크릴(photo acryl)이나, 에폭시(epoxy) 계열, 이미드(imide) 계열의 폴리머(polymer)를 포함할 수 있다. 제 1 절연막(240)이 유기물로 형성될 경우, 하부 구조의 평탄화를 위해 1 마이크로 미터 이상의 두께로 형성될 수 있다. 그러나, 제 1 절연막(240)은 상기 물질에 제한되지 않고, 무기물을 포함한 다양한 절연 물질로 형성될 수 있다.
그 다음으로, 도 4b에 도시된 바와 같이, 제 1 절연막(240)을 패터닝하여 금속 배선(233) 및 박막 트랜지스터(Tr)를 노출시킨다. 박막 트랜지스터(Tr) 중 특히, 드레인 전극(232)이 노출될 수 있다. 그 이후, 노출된 금속 배선(233)과 연결되도록 제 2 절연막(242) 상에 스토리지 전극(241)을 형성한다. 스토리지 전극(241)은 추후 형성될 애노드 전극(250)과 중첩되도록 형성되어, 애노드 전극(250)과 함께 정전용량을 생성할 수 있다. 스토리지 전극(241)은 애노드 전극(250)이 뱅크층(260)에 의해 오픈 되는 영역인 발광 영역에 대응되는 영역에 형성될 수 있다.
그 이후, 기판(210) 전면에 제 2 절연막(242)을 형성한다. 제 2 절연막(242)은 충분한 정전용량 생성을 위해 1000 옴스트롱 내지 3000 옴스트롱의 두께로 형성될 수 있다. 또한, 제 2 절연막(242)은 스토리지 전극(241) 및 제 1 절연막(240)을 덮도록 기판(210) 전면에 형성되어, 도 4b에 도시되어 있지는 않지만, 제 1 절연막(240)의 측면까지 덮도록 형성될 수 있다. 따라서, 추후 제 2 절연막(242) 상에 형성될 유기발광층(미도시)의 하부면 및 측면으로부터의 투습을 방지할 수 있다. 유기발광층(미도시)의 상부면으로부터의 투습은 유기발광층 상에 형성될 봉지부(미도시)에 의해서 방지될 수 있다.
그 다음으로, 도 4c에 도시된 바와 같이, 제 2 절연막(242) 중 박막 트랜지스터(Tr)와 직접 접촉하는 영역만 패터닝하여 박막 트랜지스터(Tr)를 다시 노출시킨다. 여기서 박막 트랜지스터(Tr)가 다시 노출되는 영역은 특히, 드레인 전극(232)일 수 있다.
일단, 제 2 절연막(242) 전면에 포토레지스트(PR)를 증착한 후, 박막 트랜지스터(Tr)와 직접 접촉하는 제 2 절연막(242)과 대응되는 영역의 포토레지스트(PR)를 노광 공정 및 현상 공정을 통해 제거한다. 그러면, 제 2 절연막(242) 중 박막 트랜지스터(Tr)와 직접 접촉하는 영역만 외부로 노출된다. 그 이후, 상기 노출된 제 2 절연막(242)은 건식 식각을 통해 패터닝된다.
상기와 같이 박막 트랜지스터(Tr)와 직접 접촉하는 제 2 절연막(242) 만을 식각하는 이유는, 제 1 절연막(240)이 유기물로 형성되는 경우, 상기 건식 식각을 위해 사용되는 가스에 제 1 절연막(240)이 손상을 입을 수 있기 때문에, 건식 식각 공정 동안 제 2 절연막(242)이 제 1 절연막(240)을 완전히 덮은 상태를 유지하도록 하기 위함이다.
상기와 같은 이유 때문에, 제 2 절연막(242)을 형성한 이후, 제 1 절연막(240)과 제 2 절연막(242)을 단일 포토리소그래피 공정으로 패터닝하지 않고, 추가적인 포토리소그래피 공정을 진행하여 제 1 절연막(240) 및 제 2 절연막(242)을 별도로 패터닝해야 한다. 따라서, 제 1 절연막(240)이 패터닝되어 제거되는 폭은 제 2 절연막(242)이 패터닝되어 제거되는 폭보다 클 수 있다.
그 다음으로, 도 4d에 도시된 바와 같이, 다시 노출된 박막 트랜지스터(Tr)와 연결되고, 스토리지 전극(241)과 중첩되도록, 제 2 절연막(242) 상에 애노드 전극(250)을 형성한다. 그 이후, 애노드 전극(250) 상에 뱅크층(260)을 형성하여 발광 영역을 정의한다.
도 5a ~ 5d는 본 발명의 다른 실시예에 따른 유기전계발광표시장치를 도시한 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 기판(210) 상에 박막 트랜지스터(Tr), 금속 배선(233) 및 제 1 절연막(240)을 형성한다. 박막 트랜지스터(Tr)는 반도체층(211), 제 1 게이트 절연막(220), 게이트 전극(221) 및 제 2 게이트 절연막(230)을 포함할 수 있다. 박막 트랜지스터(Tr), 금속 배선(233) 및 제 1 절연막(240)의 형성 공정은 도 4a에서 설명한 것과 동일하므로 생략하기로 한다.
그 다음으로, 도 5b에 도시된 바와 같이, 제 1 절연막(240) 상에 스토리지 전극(241)을 형성한다. 스토리지 전극(241)은 추후 형성될 애노드 전극(250)과 중첩되도록 형성되어야 한다.
그 이후, 스토리지 전극(241)을 덮도록 기판(210) 전면에 제 2 절연막(242)을 형성한다. 도 5b에 도시되어 있지는 않지만, 제 2 절연막(242)은 제 1 절연막(240)의 측면까지 모두 덮도록 형성되어, 추후 제 2 절연막(242) 상에 형성될 유기발광층(미도시)의 하부면 및 측면으로부터의 투습을 방지할 수 있다.
그 다음으로, 도 5c에 도시된 바와 같이, 제 2 절연막(242) 상에 포토레지스트(PR)를 증착한 후, 노광 공정 및 현상 공정을 통하여 박막 트랜지스터(Tr)의 일부 영역, 특히 드레인 전극(232)과 대응되는 영역 및 금속 배선(233)과 대응되는 영역의 포토레지스트(PR)를 제거한다. 그 이후, 남아있는 포토레지스트(PR)를 식각 마스크로 사용하여 제 2 절연막(242) 및 제 1 절연막(240)을 연속적으로 패터닝함으로써, 박막 트랜지스터(Tr), 스토리지 전극(241) 및 금속 배선(233)을 노출시킨다. 제 2 절연막(242) 및 제 1 절연막(240)은 건식 식각법으로 패터닝될 수 있다.
그 다음으로, 도 5d에 도시된 바와 같이, 노출되는 박막 트랜지스터(Tr)와 연결되도록 애노드 전극(250)을 형성한다. 애노드 전극(250)은 제 2 절연막(242)을 사이에 두고 스토리지 전극(241)과 중첩되도록 형성된다. 또한, 노출되는 금속 배선(233) 및 노출되는 스토리지 전극(241)을 연결시키는 연결 배선(251)이 애노드 전극(250)과 이격되도록 형성된다. 애노드 전극(250) 및 연결 배선(251)은 동시에 형성될 수 있다.
상기와 같이, 본 실시예는 제 2 절연막(242) 및 제 1 절연막(240)을 단일 포토리소그래피 공정으로 패터닝하여 박막 트랜지스터(Tr), 스토리지 전극(241) 및 금속 배선(233)을 동시에 노출시킴으로써, 이전 실시예 대비 포토리소그래피 공정이 하나 줄어드는 이점이 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210: 기판 211: 반도체층
220: 제 1 게이트 절연막 221: 게이트 전극
230: 제 2 게이트 절연막 231: 소스 전극
232: 드레인 전극 233: 금속 배선
240: 제 1 절연막 241: 스토리지 전극
242: 제 2 절연막 250: 애노드 전극
260: 뱅크층 Tr: 박막 트랜지스터
220: 제 1 게이트 절연막 221: 게이트 전극
230: 제 2 게이트 절연막 231: 소스 전극
232: 드레인 전극 233: 금속 배선
240: 제 1 절연막 241: 스토리지 전극
242: 제 2 절연막 250: 애노드 전극
260: 뱅크층 Tr: 박막 트랜지스터
Claims (16)
- 기판 상에 형성되는 금속 배선 및 박막 트랜지스터;
상기 금속 배선 및 상기 박막 트랜지스터 상에 형성되는 제 1 절연막;
상기 제 1 절연막 상에 형성되고, 상기 금속 배선과 연결되는 스토리지 전극;
상기 스토리지 전극 상에 형성되는 제 2 절연막; 및
상기 제 2 절연막 상에 형성되고, 상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되며, 상기 박막 트랜지스터와 연결되는 애노드 전극;을 포함하는 것을 특징으로 하는 유기전계발광표시장치. - 제 1 항에 있어서,
상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 금속 배선은 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 동일한 물질로 형성되는 것을 특징으로 하는 유기전계발광표시장치. - 제 1 항에 있어서,
상기 스토리지 전극은 상기 제 1 절연막이 패터닝되어 노출된 상기 금속 배선과 직접 접촉하는 것을 특징으로 하는 유기전계발광표시장치. - 제 3 항에 있어서,
상기 제 2 절연막은 상기 기판 전면에 형성되어 상기 스토리지 전극 및 상기 제 1 절연막을 모두 덮도록 형성되는 것을 특징으로 하는 유기전계발광표시장치. - 제 1 항에 있어서,
상기 유기전계발광표시장치는,
상기 제 1 절연막이 패터닝되어 노출된 상기 금속 배선과 직접 접촉하는 연결 배선을 더 포함하고,
상기 스토리지 전극은 상기 연결 배선을 통해 상기 금속 배선과 연결되는 것을 특징으로 하는 유기전계발광표시장치. - 제 5 항에 있어서,
상기 연결 배선은 상기 애노드 전극과 동일한 물질로 형성되는 것을 특징으로 하는 유기전계발광표시장치. - 제 1 항에 있어서,
상기 제 1 절연막의 두께는 상기 제 2 절연막의 두께보다 더 큰 것을 특징으로 하는 유기전계발광표시장치. - 기판 상에 금속 배선 및 박막 트랜지스터를 형성하는 제 1 단계;
상기 금속 배선 및 상기 박막 트랜지스터 상에 제 1 절연막을 형성하는 제 2 단계;
상기 제 1 절연막을 패터닝하여 상기 금속 배선 및 상기 박막 트랜지스터를 노출시키는 제 3 단계;
상기 노출되는 금속 배선과 연결되도록 상기 제 1 절연막 상에 스토리지 전극을 형성하는 제 4 단계;
상기 스토리지 전극 및 상기 노출된 박막 트랜지스터를 덮도록 상기 기판 전면에 제 2 절연막을 형성하는 제 5 단계;
상기 제 2 절연막을 패터닝하여 상기 박막 트랜지스터를 다시 노출시키는 제 6 단계; 및
상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되면서, 상기 노출되는 박막 트랜지스터와 연결되도록, 상기 제 2 절연막 상에 애노드 전극을 형성하는 제 7 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 8 항에 있어서,
상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 금속 배선은 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 동시에 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 8 항에 있어서,
상기 제 3 단계 및 상기 제 6 단계에서,
상기 제 1 절연막이 패터닝되어 제거되는 폭은 상기 제 2 절연막이 패터닝되어 제거되는 폭 보다 큰 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 8 항에 있어서,
상기 제 6 단계에서,
상기 제 2 절연막은 건식 식각법으로 패터닝되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 기판 상에 금속 배선 및 박막 트랜지스터를 형성하는 제 1 단계;
상기 금속 배선 및 상기 박막 트랜지스터 상에 제 1 절연막을 형성하는 제 2 단계;
상기 제 1 절연막 상에 스토리지 전극을 형성하는 제 3 단계;
상기 스토리지 전극을 덮도록 기판 전면에 제 2 절연막을 형성하는 제 4 단계;
상기 제 2 절연막 및 상기 제 1 절연막을 패터닝하여 상기 금속 배선, 상기 스토리지 전극 및 상기 박막 트랜지스터를 노출시키는 제 5 단계;
상기 노출되는 금속 배선 및 상기 노출되는 스토리지 전극을 연결하는 연결 배선을 상기 제 2 절연막 상에 형성하는 제 6 단계;
상기 제 2 절연막을 사이에 두고 상기 스토리지 전극과 중첩되면서, 상기 제 6 단계에서 노출되는 상기 박막 트랜지스터와 연결되도록, 상기 제 2 절연막 상에 애노드 전극을 형성하는 제 7 단계;를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 12 항에 있어서,
상기 연결 배선과 상기 애노드 전극은 동시에 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 12 항에 있어서,
상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
상기 금속 배선은 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 동시에 형성되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 12 항에 있어서,
상기 제 5 단계에서,
상기 제 2 절연막 및 상기 제 1 절연막은 단일 포토리소그래피 공정을 통해 연속적으로 패터닝되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법. - 제 15 항에 있어서,
상기 제 2 절연막 및 상기 제 1 절연막은 건식 식각법으로 패터닝되는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130021882A KR102019191B1 (ko) | 2013-02-28 | 2013-02-28 | 유기전계발광표시장치 및 그 제조방법 |
| US13/952,325 US9231041B2 (en) | 2013-02-28 | 2013-07-26 | Organic light emitting diode display device and method of manufacturing the same |
| CN201310358974.2A CN104022136B (zh) | 2013-02-28 | 2013-08-16 | 有机发光二极管显示装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130021882A KR102019191B1 (ko) | 2013-02-28 | 2013-02-28 | 유기전계발광표시장치 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20140108791A true KR20140108791A (ko) | 2014-09-15 |
| KR102019191B1 KR102019191B1 (ko) | 2019-09-09 |
Family
ID=51387219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130021882A KR102019191B1 (ko) | 2013-02-28 | 2013-02-28 | 유기전계발광표시장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9231041B2 (ko) |
| KR (1) | KR102019191B1 (ko) |
| CN (1) | CN104022136B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102173510B1 (ko) * | 2014-05-20 | 2020-11-04 | 엘지디스플레이 주식회사 | 유기전계발광소자 |
| CN104867961B (zh) | 2015-04-24 | 2020-06-30 | 京东方科技集团股份有限公司 | 阵列基板、其制造方法及显示装置 |
| CN106531768A (zh) * | 2016-12-07 | 2017-03-22 | 厦门天马微电子有限公司 | 一种有机电致发光显示面板及其制备方法 |
| CN107785404B (zh) * | 2017-10-31 | 2021-01-22 | 京东方科技集团股份有限公司 | 显示背板及其制作方法、显示面板和显示装置 |
| US11948500B2 (en) * | 2021-05-31 | 2024-04-02 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display substrate and manufacturing method thereof, and display device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223715A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法 |
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| JP2010152221A (ja) * | 2008-12-26 | 2010-07-08 | Kyocera Corp | 画像表示装置 |
| JP2011181938A (ja) * | 1999-03-03 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3919900B2 (ja) * | 1997-09-19 | 2007-05-30 | 株式会社半導体エネルギー研究所 | 液晶表示装置およびその作製方法 |
| US6277679B1 (en) * | 1998-11-25 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film transistor |
| US6825496B2 (en) * | 2001-01-17 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| KR101366162B1 (ko) * | 2007-03-20 | 2014-02-25 | 삼성디스플레이 주식회사 | 유기 발광 표시 패널 및 이의 제조방법 |
| KR101747341B1 (ko) * | 2010-11-02 | 2017-06-15 | 엘지디스플레이 주식회사 | 유기전계 발광소자용 기판 및 그 제조 방법 |
-
2013
- 2013-02-28 KR KR1020130021882A patent/KR102019191B1/ko active IP Right Grant
- 2013-07-26 US US13/952,325 patent/US9231041B2/en active Active
- 2013-08-16 CN CN201310358974.2A patent/CN104022136B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223715A (ja) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法 |
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| JP2010152221A (ja) * | 2008-12-26 | 2010-07-08 | Kyocera Corp | 画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104022136B (zh) | 2017-07-21 |
| US9231041B2 (en) | 2016-01-05 |
| KR102019191B1 (ko) | 2019-09-09 |
| CN104022136A (zh) | 2014-09-03 |
| US20140239264A1 (en) | 2014-08-28 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |