JP4850326B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4850326B2 JP4850326B2 JP2000085444A JP2000085444A JP4850326B2 JP 4850326 B2 JP4850326 B2 JP 4850326B2 JP 2000085444 A JP2000085444 A JP 2000085444A JP 2000085444 A JP2000085444 A JP 2000085444A JP 4850326 B2 JP4850326 B2 JP 4850326B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- channel tft
- semiconductor film
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部（又は画素マトリクス回路）とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上に、ＴＦＴで形成した回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置はその代表例としてよく知られている。その中でも結晶質シリコン膜で活性層を形成したＴＦＴ（以下、結晶質シリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり、それを同一基板上に一体形成した上記電気光学装置が開発されている。
【０００３】
例えば、駆動回路一体型アクティブマトリクス型液晶表示装置には、画像表示を行う画素部や、画像表示を行うための駆動回路などが設けられている。駆動回路はＣＭＯＳ回路を基本として形成されるシフトレジスタ回路、レベルシフタ回路、バッファ回路や、サンプリング回路などから構成され、このような回路を同一基板上に設けて形成される。
【０００４】
個別に見るとこれらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。例えば、画素部においては、ｎチャネル型ＴＦＴから成る画素ＴＦＴと保持容量を設けた構成であり、画素ＴＦＴをスイッチ素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【０００５】
しかし、結晶質シリコンＴＦＴのオフ電流値は高くなりやすいといった問題点があった。また、ＩＣなどで使われるＭＯＳトランジスタと同様に、結晶質シリコンＴＦＴにはオン電流値の低下といった劣化現象が観測される。その主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００６】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００７】
また、ホットキャリアによる劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重なるように配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。例えば、「Mutuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウオールにより形成したＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは駆動回路のＴＦＴの１／１００以下で良い。
【０００９】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【００１０】
本発明はこのような問題点を解決するための技術であり、半導体装置の各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ることを目的とする。
【００１１】
【課題を解決するための手段】
図１１は本発明の構成を説明するための図であり、活性層のチャネル形成領域と、ＬＤＤ領域と、活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有するＴＦＴにおいて、ゲート電極とＬＤＤ領域の位置関係を説明している。
【００１２】
図１１（Ａ）において、チャネル形成領域５０１、ＬＤＤ領域５０２、ドレイン領域５０３を有する活性層と、活性層の上にゲート絶縁膜５０４とゲート電極５０５が設けられた構成を示している。ＬＤＤ領域５０２はゲート絶縁膜５０４を介してゲート電極５０５と重なるように設けられている。このようなＬＤＤ領域を本明細書中ではＬovと記す。Ｌovはドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができ、駆動回路のシフトレジスタ回路、レベルシフタ回路、バッファ回路などのｎチャネル型ＴＦＴに用いるのに適している。
【００１３】
図１１（Ｂ）において、チャネル形成領域５０１、ＬＤＤ領域５０６、５０７、ドレイン領域５０８を有する活性層と、活性層の上にゲート絶縁膜５０４とゲート電極５０５が設けられた構成を示している。ＬＤＤ領域５０６はゲート絶縁膜５０４を介してゲート電極５０５と重なるように設けられている。また、ＬＤＤ領域５０７はゲート電極５０５と重ならないように設けられ、このようなＬＤＤ領域を本明細書中ではＬoffと記す。Ｌoffはオフ電流値を低減させる作用があり、ＬovとＬoffとを設けた構成にすることで、ホットキャリアによる劣化を防ぐと同時にオフ電流値を低減させることができ、駆動回路のサンプリング回路のｎチャネル型ＴＦＴに用いるのに適している。
【００１４】
図１１（Ｃ）は、活性層に、チャネル形成領域５０１、オフセット領域５０９、ＬＤＤ領域５１０、ドレイン領域５１１が設けられている。ＬＤＤ領域５１０は、ゲート電極５０５と重ならないように設けられ、オフセット領域５０９の分だけ離されている。オフセット領域５０９はチャネル形成領域５０１と同じ組成を有している。このようにオフセット領域を形成してＬoffを設けることで、オフ電流値を効果的に低減させることが可能となり、画素部のｎチャネル型ＴＦＴに用いるのに適している。画素部のＬＤＤ領域５１０におけるｎ型を付与する不純物元素の濃度は、駆動回路のＬＤＤ領域５０２、５０６、５０７における濃度よりも１／２から１／１０にすることが望ましい。
【００１５】
以上のように、本発明の構成は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重ならないように配置され、前記駆動回路の第１のｎチャネル型ＴＦＴのＬＤＤ領域は、該第１のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路の第２のｎチャネル型ＴＦＴのＬＤＤ領域は、該第２のｎチャネル型ＴＦＴのゲート電極と、少なくとも一部が重なるように配置され、前記画素部のｎチャネル型ＴＦＴのチャネル形成領域と、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域との間には、オフセット領域が形成されていることを特徴としている。
【００１６】
また、他の発明の構成は、
同一基板上に画素部と該画素部の駆動回路とを有する半導体装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート電極と重なるように設けられた第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート電極と重なるように設けられた第２のｎチャネル型ＴＦＴとを有し、前記画素部を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、該ＬＤＤ領域の全部がゲート電極と重ならないように設けられ、前記画素部のｎチャネル型ＴＦＴのチャネル形成領域と、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域との間には、オフセット領域が形成されていることを特徴としている。
【００１７】
上記発明の構成において、前記駆動回路の第１のｎチャネル型ＴＦＴおよび第２のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれていることが特徴であり、その濃度比は２倍以上、１０倍以下の範囲とするのが望ましい。具体的には、ｎ型を付与する不純物元素の濃度を、前記駆動回路の第１のｎチャネル型ＴＦＴおよび第２のｎチャネル型ＴＦＴのＬＤＤ領域には２×１０16〜５×１０19atoms／cm3の濃度範囲とし、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域には１×１０16〜５×１０18atoms／cm3の濃度範囲とすることが望ましい。
【００１８】
また、上記発明の構成において、前記オフセット領域は該オフセット領域に接するチャネル形成領域と同一組成の半導体膜で成ることを特徴とし、該オフセット領域には１×１０15〜１×１０18atoms／cm3の濃度範囲でｐ型を付与する不純物元素が含まれていても良い。
【００１９】
上記発明の構成において、前記画素部には、該画素部のｎチャネル型ＴＦＴに接続しｎ型を付与する不純物元素を含む半導体層と、容量配線と、該半導体層と容量配線との間の絶縁膜とで保持容量が形成されていても良い。
【００２０】
また、本発明の半導体装置の作製方法は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置の作製方法において、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層に、２×１０16〜５×１０19atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に、３×１０20〜３×１０21atoms／cm3の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第２の工程と、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層と、前記画素部のｎチャネル型ＴＦＴの活性層とに、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第３の工程と、前記画素部のｎチャネル型ＴＦＴの活性層に、少なくとも該ｎチャネル型ＴＦＴのゲート電極の側面を覆う絶縁膜を介して、１×１０16〜５×１０18atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程と、を有することを特徴とし、前記第１の工程において、前記画素部の保持容量を形成する半導体層に同濃度の不純物元素を同時に添加することもできる。また、前記第４の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、該ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴としている。
【００２１】
また、本発明の半導体装置の他の作製方法は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置の作製方法において、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層に、２×１０16〜５×１０19atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、前記画素部のｎチャネル型ＴＦＴの活性層に、少なくとも該ｎチャネル型ＴＦＴのゲート電極の側面を覆う絶縁膜を介して、１×１０16〜５×１０18atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第２の工程と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に、３×１０20〜３×１０21atoms／cm3の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第３の工程と、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層と、前記画素部のｎチャネル型ＴＦＴの活性層とに、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程とを有することを特徴とし、前記第１の工程において、前記画素部の保持容量を形成する半導体層同濃度の不純物元素を同時に添加することもできる。さらに、前記第２の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、該ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴としている。
【００２２】
上記本発明の半導体装置の他の作製方法において、前記オフセット領域は、ｎチャネル型ＴＦＴのゲート電極を覆った絶縁膜をマスクとして自己整合的に形成することを特徴とし、前記絶縁膜の厚さは２５〜１００ｎｍであることが好ましい。
【００２３】
【発明の実施の形態】
本発明の実施の形態を図１を用いて説明する。図１は、画素部とその周辺に設けられる駆動回路のＴＦＴを、同一基板上に形成した断面構造を示す。
【００２４】
基板１０１は絶縁表面を有するものであり、ガラス基板、石英基板などの絶縁基板の他に、表面に絶縁被膜が形成された金属基板、シリコン基板、或いはセラミック基板などを適用することが可能である。ガラス基板は、例えばコーニング社の＃１７３７基板に代表されるような、低アルカリガラス基板を適用することが望ましい。さらに、その表面に酸化シリコンまたは窒化シリコンを主成分として含む下地膜１０２が密接形成されていると好ましい。この基板１０１上には、画素部のｎチャネル型ＴＦＴ１４９、保持容量１５０と駆動回路の第１のｎチャネル型ＴＦＴ１４７、ｐチャネル型ＴＦＴ１４６、第２のｎチャネル型ＴＦＴ１４８が形成されてる。
【００２５】
これらのＴＦＴの活性層は結晶性半導体膜を適用し、島状にパターン形成する。結晶質半導体膜は、非晶質シリコン膜を公知のレーザー結晶化技術または熱結晶化の技術、或いは非晶質シリコンの結晶化を助長する触媒元素を用いる結晶化の技術で作製した結晶質シリコン膜を用いることが最も望ましい。勿論、他の半導体材料で代用することも可能である。活性層の厚さは２０〜１５０ｎｍ、好ましくは３０〜７５ｎｍで形成する。
【００２６】
駆動回路のｐチャネル型ＴＦＴ１４６の活性層には、チャネル形成領域１０３、ソース領域１０４、ドレイン領域１０５が形成されている。第１のｎチャネル型ＴＦＴ１４７の活性層には、チャネル形成領域１０６、ソース領域１０９、ドレイン領域１０８、ＬＤＤ領域１０７が形成されている。このＬＤＤ領域１０７にはｎ型を付与する不純物元素が２×１０16〜５×１０19atoms／cm3の濃度で含まれている。ｎ型を付与する不純物元素には、半導体技術の分野で周知のものであれば良く、代表的にはリン（Ｐ）や砒素（Ａｓ）などを用いれば良い。ＬＤＤ領域１０７はゲート電極１２８とゲート絶縁膜１２６を介して重なるように設けられたＬov領域としてありドレイン領域側のみに設けられている。勿論、Ｌov領域をソース領域側に設けても良い。このようなｐチャネル型ＴＦＴ１４６とｎチャネル型ＴＦＴ１４７を用いて、シフトレジスタ回路、レベルシフタ回路、バッファ回路などを形成することができる。
【００２７】
また、駆動回路の第２のｎチャネル型ＴＦＴ１４８の活性層には、チャネル形成領域１１０、ソース領域１１３、ドレイン領域１１４、ＬＤＤ領域１１１、１１２が形成されている。このＬＤＤ領域１１１、１１２はＬovとＬoffとにより構成されている。このようなｎチャネル型ＴＦＴ１４８はサンプリング回路などに好適に利用できる。
【００２８】
画素部のｎチャネル型ＴＦＴ１４９の活性層にはチャネル形成領域１１５、１２５、ソースまたはドレイン領域１２１〜１２３、ＬＤＤ領域１１７〜１２０が設けられている。ＬＤＤ領域は図１１（Ｃ）に示すようにオフセット領域によってゲート電極と重ならないように設けられ、このＬＤＤ領域のｎ型を付与する不純物濃度は１×１０16〜５×１０18atoms／cm3の範囲にすれば良いが、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域よりも不純物濃度を１／２から１／１０とするのが好ましい。
【００２９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、ドレイン近傍の高電界を緩和してホットキャリア注入によるオン電流値の劣化を防ぐことを主な目的として設けるものである。一方、画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、オフ電流値を低減することを主たる目的とするために設けられ、上記濃度範囲とすれば良い。
【００３０】
この駆動回路のｎチャネル型ＴＦＴのＬov領域のチャネル長方向の長さは、チャネル長３〜８μｍに対して０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとすれば良い。また、Ｌoff領域は０．３〜２．０μｍ、好ましくは０．５〜１．５μｍとすれば良い。一方、画素部のｎチャネル型ＴＦＴのＬoff領域のチャネル長方向の長さは０．５〜３．５μｍ、代表的には１．５〜２．５μｍとすれば良い。また、オフセット領域は０．０２〜０．１μｍとする。
【００３１】
ゲート絶縁膜１２６は、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜（例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3などを原料として形成される膜）で形成される。ゲート絶縁膜１２６の厚さは２０〜２００ｎｍ、好ましくは７０〜１５０ｎｍとすると良い。ゲート電極１２７〜１３０はチタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を含む材料から形成される。例えば、ゲート絶縁膜側から窒化タンタル（ＴａＮ）とＴａの２層構造としても良い。
【００３２】
このゲート電極およびゲート絶縁膜を覆うようにしてキャップ層１３２が２０〜１００ｎｍの厚さで形成される。キャップ層１３２は絶縁膜であれば特に材料の限定はなく、酸化シリコン膜や窒化シリコン膜で形成すれば良い。第１の層間絶縁膜は、保護絶縁膜１３３とその上に密接形成する層間絶縁膜１３４とから成り、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜またはそれらを組み合わせた積層構造で形成すれば良い。例えば、保護絶縁膜１３３に酸化窒化シリコン膜を、層間絶縁膜１３４に酸化シリコン膜を適用することができる。第１の層間絶縁膜の膜厚は合計で５００〜１５００ｎｍとすれば良い。
【００３３】
第１の層間絶縁膜にはそれぞれのＴＦＴのソースまたはドレイン領域に達するコンタクトホールが形成され、ソース配線１３５、１３７、１３８、１４０とドレイン配線１３６、１３９、１４１が設けられる。図示していないがこの配線をＴｉ膜を２００ｎｍ、Ｔｉを含有するＡｌ膜を４５０ｎｍ、さらにＴｉ膜を１５０ｎｍの厚さで形成した３層積層構造としても良い。
【００３４】
パッシベーション膜１４２は、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜で３０〜５００ｎｍ、代表的には５０〜２００ｎｍの厚さで形成する。さらに、第２の層間絶縁膜１４３を１０００〜２０００ｎｍの厚さで形成する。第２の層間絶縁膜はポリイミド、ポリアミド、アクリル、ポリイミドアミド、ベンゾシクロブテンなどの有機樹脂膜を用いて形成すると良い。有機樹脂膜を用いることの利点は、膜の形成法が比較的簡便である点や、比誘電率が低いので寄生容量を低減できる点、さらに平坦性に優れる点などがある。例えば、塗布した後に熱重合するタイプのポリイミドを用いると、３００℃程度で形成することができる。尚、上述した以外の有機樹脂膜や、有機系酸化シリコン化合物などを用いることも可能である。
【００３５】
画素部には、第２の層間絶縁膜１４３とパッシベーション膜１４２にドレイン配線１４１に達するコンタクトホールが形成され、画素電極１４４を設ける。画素電極は、透過型の表示装置とする場合には透明導電膜を用い、反射型の表示装置を形成するためには金属膜を用いれば良い。透明導電膜として好適な材料は、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）などであり、代表的には酸化インジウム・スズ（ＩＴＯ）膜を用いて形成する。
【００３６】
このような構成で、同一の基板上に画素部とその駆動回路を有したアクティブマトリクス基板が形成される。駆動回路には、第１のｎチャネル型ＴＦＴ１４７とｐチャネル型ＴＦＴ１４６と第２のｎチャネル型ＴＦＴ１４８とが形成され、ＣＭＯＳ回路を基本としたロジック回路を形成することも可能である。画素部にはｎチャネル型ＴＦＴ１４９が形成され、さらにゲート電極と同時に形成される容量配線１３１と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ１４９のソースまたはドレイン領域１２３に接続するｎ型を付与する不純物元素が添加された半導体層１２４とから保持容量１５０が形成されている。
【００３７】
以上の様に本発明は、画素部および駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。具体的には、各回路仕様に応じてｎチャネル型ＴＦＴのＬＤＤ領域の設計をそれぞれ異ならせ、Ｌov領域またはＬoff領域を適宣設けることによって、同一の基板上にホットキャリア対策を重視したＴＦＴ構造と、低オフ電流値を重視したＴＦＴ構造とを実現することができる。
【００３８】
【実施例】
[実施例１]
本発明の実施例を図２〜図５を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程順に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００３９】
図２（Ａ）において、基板２０１には低アルカリガラス基板や石英基板を用いることが好ましい。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板２０１のＴＦＴを形成する表面には、基板２０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜２０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成すると良い。
【００４０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜２０３を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜２０２と非晶質シリコン膜２０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図２（Ａ））
【００４１】
そして、公知の結晶化技術を使用して非晶質シリコン膜２０３ａから結晶質シリコン膜２０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良く、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜２０３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atomic％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図２（Ｂ））
【００４２】
そして、結晶質シリコン膜２０３ｂを島状にパターン形成して、島状半導体層２０４〜２０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形成する。（図２（Ｃ））
【００４３】
そしてレジストマスク２０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層２１０〜２１２の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるためには実施することが好ましかった。（図２（Ｄ））
【００４４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層２１０、２１１に選択的に添加する。そのために、あらかじめレジストマスク２１３〜２１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域２１７、２１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域２１７〜２１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域２１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図２（Ｅ））
【００４５】
次に、マスク層２０８をフッ酸などにより除去して、図２（Ｄ）と図２（Ｅ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００４６】
そして、ゲート絶縁膜２２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図３（Ａ））
【００４７】
次に、ゲート電極およびゲート配線とする導電膜を形成する。この導電膜は単層の導電膜で形成しても良いが、必要に応じて二層あるいは三層といった積層構造とすることが好ましい。本実施例では、第１導電膜２２１と第２導電膜２２２とでなる積層膜を形成した。第１導電膜２２１および第２導電膜２２２としては、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒから選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、または上記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。
【００４８】
第１導電膜２２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜２２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜に３０ｎｍの厚さの窒化タンタル膜を、第２導電膜には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、第１導電膜２２１の下に２〜２０ｎｍ程度の厚さでシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ることができる。（図３（Ｂ））
【００４９】
次に、レジストマスク２２３〜２２７を形成し、第１導電膜２２１と第２導電膜２２２とを一括でエッチングしてゲート電極２２８〜２３１、ゲート配線（ゲート電極に接続する配線）、容量配線２３２を形成する。この時、駆動回路に形成するゲート電極２３４、２３５は不純物領域２１７、２１８の一部と、ゲート絶縁膜２２０を介して重なるように形成する。この重なる部分が後にＬov領域となる。（図３（Ｃ））
【００５０】
そして、ゲート電極および容量配線をマスクとして、ゲート絶縁膜２２０をエッチングし、少なくともゲート電極の下にゲート絶縁膜２３３〜２３６を残存するようにして、島状半導体層の一部を露出させる。（このとき、容量配線の下にも絶縁膜２３７が形成される。）これは、後の工程でソース領域またはドレイン領域を形成するための不純物元素を添加する工程において、不純物元素を効率良く添加するために実施するものであり、この工程を省略して、ゲート絶縁膜を島状半導体層の全面に残存させておいても構わない。（図３（Ｄ））
【００５１】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極２２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク２３８で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域２３９を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域２３９に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図４（Ａ））
【００５２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。ゲート電極およびｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク２４０〜２４２を形成し、ｎ型を付与する不純物元素が添加して不純物領域２４３〜２４７を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域２４３〜２４７に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図４（Ｂ））
【００５３】
不純物領域２４３〜２４７には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域２４３に添加されたリン（Ｐ）濃度は図４（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００５４】
次に、レジストマスクを除去して、少なくともゲート電極２２８〜２３１とゲート絶縁膜２３３〜２３６の側面を覆う様にキャップ層２４８を２５〜２００ｎｍの厚さに形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成した。そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためにｎ型を付与する不純物添加の工程を行った。ここではキャップ層２４８を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図２（Ｅ）および図４（Ａ）、（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、不純物領域２４９、２５０のみが形成された。本明細書中では、ここで形成された不純物領域２４９、２５０に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図４（Ｃ））
【００５５】
ここで、不純物領域２４９、２５０は、ゲート電極およびゲート絶縁膜の側壁に形成されるキャップ層の膜厚分だけ、ゲート電極よりも外側に形成される。即ちオフセット領域が形成される。オフセット領域にはイオンドープ法により不純物元素が添加されず、チャネル形成領域と同じ組成で形成される。そして、キャップ層の膜厚を適宣選択することにより、このオフセット領域の長さを制御することができる。
【００５６】
そして、後に第１の層間絶縁膜の一部となる保護絶縁膜２５１を形成した。保護絶縁膜２５１は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【００５７】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは５００〜５５０℃、ここでは５２５℃で４時間の熱処理を行った。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により活性層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５８】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図４（Ｄ））
【００５９】
活性化工程を終えたら、保護絶縁膜２５１の上に５００〜１５００ｎｍの厚さの層間絶縁膜２５２を形成する。前記保護絶縁膜２５１と層間絶縁膜２５２とでなる積層膜を第１の層間絶縁膜とした。その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線２５３〜２５６と、ドレイン配線２５７〜２５９を形成する。図示していないが、本実施例ではこの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００６０】
次に、パッシベーション膜２６０として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２６０に開口部を形成しておいても良い。（図５（Ａ））
【００６１】
その後、有機樹脂からなる第２の層間絶縁膜２６１を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜２６１にドレイン配線２５９に達するコンタクトホールを形成し、画素電極２６２を形成する。画素電極２６２は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図５（Ｂ））
【００６２】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成した。駆動回路にはｐチャネル型ＴＦＴ２８５、第１のｎチャネル型ＴＦＴ２８６、第２のｎチャネル型ＴＦＴ２８７、画素部にはｎチャネル型ＴＦＴ２８８でなる画素ＴＦＴが形成された。
【００６３】
駆動回路のｐチャネル型ＴＦＴ２８５には、チャネル形成領域２６３、ソース領域２６４、ドレイン領域２６５を有している。第１のｎチャネル型ＴＦＴ２８６には、チャネル形成領域２６６、Ｌov領域２６７、ソース領域２６８、ドレイン領域２６９を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍである。第２のｎチャネル型ＴＦＴ２８７には、チャネル形成領域２７０、ＬＤＤ領域２７１，２７２、ソース領域２７３、ドレイン領域２７４を有している。このＬＤＤ領域はＬov領域とＬoff領域に分けられ、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素部のｎチャネル型ＴＦＴ２８８には、チャネル形成領域２７５、２７６、Ｌoff領域２７７〜２８０を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。Ｌoff領域はゲート電極に対してオフセット形成され、オフセット領域の長さは０．０２〜０．２μｍである。さらに、ゲート電極と同時に形成される容量配線２３２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ２８８のドレイン領域２８３に接続するｎ型を付与する不純物元素が添加された半導体層２８４とから保持容量２８９が形成されている。図５（Ｂ）では画素部のｎチャネル型ＴＦＴ２８８をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００６４】
［実施例２］
本実施例を図６を用い、実施例１とは異なる方法で画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合について説明する。
【００６５】
まず、実施例１と同様にして図２（Ａ）〜図３（Ｃ）までの工程を行った。そして、少なくともゲート電極２２８〜２３１の側面を覆ってキャップ層３０１を形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で２５〜２００ｎｍの厚さで形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成する。そして、キャップ層３０１を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加して、画素部のｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域３０３を形成した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3とした。（図６（Ａ））
【００６６】
そして、ゲート電極および容量配線をマスクとして、ゲート絶縁膜２２０をエッチングし、少なくともゲート電極の下にゲート絶縁膜２３３〜２３６を残存するようにして、島状半導体層の一部を露出させた。（このとき、容量配線の下にも絶縁膜２３７が形成される。）これは、後の工程でソース領域またはドレイン領域に不純物元素を添加する工程を効率良く行うために実施するものであり、この工程を省略して、ゲート絶縁膜を島状半導体層の全面に残存させておいても構わない。（図６（Ｂ））
【００６７】
以降の工程は実施例１と同様にして行えば良く（図４（Ｃ）の工程を省く）、図５（Ｂ）に示すアクティブマトリクス基板を作製することができる。
【００６８】
［実施例３］
本実施例を図１３を用い、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合の他の構成について説明する。
【００６９】
まず、実施例１と同様にして図４（Ｂ）までの工程を行った。ここで、図１３（Ａ）において、第１の配線４０３、４０４はゲート電極と同じ材料で同時に形成される。絶縁膜４０１、４０２はゲート絶縁膜２２０と同じ材料で形成されるものである。そして、少なくともゲート電極の側面を覆ってキャップ層２４８を形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で２５〜２００ｎｍの厚さで形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成する。そして、キャップ層２４８を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加して、画素部のｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域を形成した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3とした。（図１３（Ａ））
【００７０】
その後、キャップ層２４８をフッ酸などを用いてエッチング除去した。そして、図１３（Ｂ）に示すように、アルミニウム（Ａｌ）や銅（Ｃｕ）などの導電膜からなる第２の配線４０５、４０６を、配線４０３、４０４上にパターン形成した。そして、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜などからなる第１の層間絶縁膜４０７を形成した。以降の工程は実施例１と同様に行えば良く、ソースまたはドレイン配線、パッシベーション膜、第２の層間絶縁膜、画素電極を形成して図１３（Ｃ）に示すアクティブマトリクス基板を完成させる。
【００７１】
第１の配線４０３と第２の配線４０５、および第１の配線４０４と第２の配線４０６はそれぞれ一体として、入出力端子から各回路の入出力端までの配線や、画素部のゲート配線の一部として設ける。ＡｌやＣｕなどの低抵抗材料で第２の配線４０５、４０６を設けることにより、配線抵抗を低減し、大画面の直視型の表示装置（２０インチクラスかそれ以上）にも対応することができる。
【００７２】
［実施例４］
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図７に示すように、実施例１で作製した図５（Ｂ）の状態のアクティブマトリクス基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図７に示すアクティブマトリクス型液晶表示装置が完成した。
【００７３】
次にこのアクティブマトリクス型液晶表示装置の構成を、図８の斜視図および図９の上面図を用いて説明する。尚、図８と図９は、図２〜図５と図７の断面構造図と対応付けるため、共通の符号を用いている。また、図９で示すＡ―Ａ’に沿った断面構造は、図５（Ｂ）に示す画素部の断面図に対応している。
【００７４】
アクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部７０１と、走査信号駆動回路７０２と、画像信号駆動回路７０３で構成される。画素部にはｎチャネル型ＴＦＴ２８８が設けられ、周辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路７０２と、画像信号駆動回路７０３はそれぞれゲート配線２３１（ゲート電極に接続し、延在して形成される意味で同じ符号を用いて表す）とソース配線２５６で画素部のｎチャネル型ＴＦＴ２８８に接続している。また、ＦＰＣ７３１が外部入出力端子７３４に接続される。
【００７５】
図９は画素部７０１の一部分（ほぼ一画素分）を示す上面図である。ゲート配線２３１は、図示されていないゲート絶縁膜を介してその下の活性層と交差している。図示はしていないが、活性層には、ソース領域、ドレイン領域、ｎ--領域でなるＬoff領域が形成されている。また、２９０はソース配線２５６とソース領域２８１とのコンタクト部、２９２はドレイン配線２５９とドレイン領域２８３とのコンタクト部、２９２はドレイン配線２５９と画素電極２６２のコンタクト部である。保持容量２８９は、ｎチャネル型ＴＦＴ２８８のドレイン領域から延在する半導体層２８４とゲート絶縁膜を介して容量配線２３２が重なる領域で形成される。
【００７６】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例１で説明した構造と照らし合わせて説明したが、実施例１〜３のいずれの構成とも自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００７７】
［実施例５］
図１０は実施例１〜実施例３で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。本実施例のアクティブマトリクス基板は、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７、走査信号駆動回路（Ｂ）１０１１、プリチャージ回路１０１２、画素部１００６を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７を含めた総称である。
【００７８】
画像信号駆動回路１００１は、シフトレジスタ回路１００２、レベルシフタ回路１００３、バッファ回路１００４、サンプリング回路１００５を備えている。また、走査信号駆動回路（Ａ）１００７は、シフトレジスタ回路１００８、レベルシフタ回路１００９、バッファ回路１０１０を備えている。走査信号駆動回路（Ｂ）１０１１も同様な構成である。
【００７９】
シフトレジスタ回路１００２、１００８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴは図５（Ｂ）の２８６で示される構造が適している。
【００８０】
また、レベルシフタ回路１００３、１００９やバッファ回路１００４、１０１０は駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５（Ｂ）のｎチャネル型ＴＦＴ２８６を含むＣＭＯＳ回路が適している。これらの回路において、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００８１】
サンプリング回路１００５は駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図５（Ｂ）のｎチャネル型ＴＦＴ２８７を含むＣＭＯＳ回路が適している。図５（Ｂ）では、ｎチャネル型ＴＦＴしか表示はされていないが、実際のサンプリング回路においてはｐチャネル型ＴＦＴも組み合わせて形成される。この時、ｐチャネル型ＴＦＴは同図２８５で示される構造で十分である。
【００８２】
また、画素部１００６は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図５（Ｂ）に示すｎチャネル型ＴＦＴ２８８のようにゲート電極に対してオフセット領域を設けて形成されるＬＤＤ（Ｌoff）領域を有した構造とするのが望ましい。
【００８３】
尚、本実施例の構成は、実施例１〜実施例３に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１または実施例２の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。
【００８４】
このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号駆動回路および画素部を具備した半導体装置を実現することができる。
【００８５】
［実施例６］
本発明はアクティブマトリクス型ＥＬ表示装置に適用することが可能である。図１２はアクティブマトリクス型ＥＬ表示装置の回路図である。画素部１１の周辺にはＸ方向駆動回路１２、Ｙ方向駆動回路１３が設けられている。画素部１１の各画素は、スイッチ用ＴＦＴ１４、コンデンサ１５、電流制御用ＴＦＴ１６、有機ＥＬ素子１７を有し、スイッチ用ＴＦＴ１４にＸ方向信号線１８ａ、Ｙ方向信号線２０ａが接続され、電流制御用ＴＦＴには電源線１９ａが接続される。
【００８６】
本発明のアクティブマトリクス型ＥＬ表示装置では、Ｘ方向駆動回路１２、Ｙ方向駆動回路１３または電流制御用ＴＦＴ１７に用いられるＴＦＴを図５（Ｂ）のｐチャネル型ＴＦＴ２８５、ｎチャネル型ＴＦＴ２８６、またはｎチャネル型ＴＦＴ２８７を組み合わせて形成する。また、スイッチ用ＴＦＴ１４を図５（Ｂ）のｎチャネル型ＴＦＴ２８８で形成する。
【００８７】
尚、本実施例のアクティブマトリクス型ＥＬ表示装置に対して、実施例１〜実施例３のいずれの構成を組み合わせても良い。
【００８８】
［実施例７］
本発明を実施して作製された画素部や駆動回路を同一の基板上に一体形成したアクティブマトリクス基板は、さまざまな電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることができる。即ち、これらの電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
【００８９】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯電話または電子書籍など）が上げられる。それらの一例を図１４に示す。
【００９０】
図１４（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明はアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【００９１】
図１４（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明はアクティブマトリクス基板を備えた表示装置９１０２に適用することができる。
【００９２】
図１４（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明はアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【００９３】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００９４】
図１４（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００９５】
図１４（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は、表示装置９５０３は直視型の表示装置に適用することができる。
【００９６】
図１５（Ａ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【００９７】
図１５（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【００９８】
図１６（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【００９９】
図１６（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１００】
なお、図１６（Ｃ）は、図１６（Ａ）及び図１６（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０１】
また、図１６（Ｄ）は、図１６（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０２】
ただし、図１６に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１０３】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサパーソナルコンピュータの表示部に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせから成る構成を用いても実現することができる。
【０１０４】
［実施例８］
本実施例では、実施例１と同様なアクティブマトリクス基板で、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、ＥＬ表示装置と記す）を作製する例について説明する。図１７（Ａ）はそのＥＬ表示パネルの上面図を示す。図１７（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１０５】
図１７（Ａ）のＡ−Ａ'線に対応する断面図を図１７（Ｂ）に示す。このとき少なくとも画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【０１０６】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としていある。
【０１０７】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板などを用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、ＥＬ素子は密閉された状態となり外気から遮断されている。
【０１０８】
また、図１７（Ｂ）において基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴの内、特にｎチャネル型ＴＦＴにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスによる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【０１０９】
例えば、駆動回路用ＴＦＴ２２として、図１に示すｐチャネル型ＴＦＴ１４６とｎチャネル型ＴＦＴ１４７を用いれば良い。また、画素部のＴＦＴには、駆動電圧にもよるが、１０Ｖ以上であれば図１に示す第１のｎチャネル型ＴＦＴ１４７またはそれと同様な構造を有するｐチャネル型ＴＦＴを用いれば良い。第１のｎチャネル型ＴＦＴ１４７はドレイン側にゲート電極とオーバーラップするＬＤＤが設けられた構造であるが、駆動電圧が１０Ｖ以下であれば、ホットキャリア効果によるＴＦＴの劣化は殆ど無視できるので、あえて設ける必要はない。
【０１１０】
図１の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線、ドレイン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０１１１】
次に、自発光層２９を形成する。自発光層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１２】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１１３】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１１４】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には自発光層２９上に蒸着法で１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【０１１５】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１１６】
また、配線１６はシーリル１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０１１７】
ここで画素部のさらに詳細な断面構造を図１８に、上面構造を図１９（Ａ）に、回路図を図１９（Ｂ）に示す。図１８（Ａ）において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は実施形態１の図１の画素ＴＦＴ１４９と同じ構造で形成する。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、ゲート電極と重ならないオフセット領域が設けられたＬＤＤを形成することでオフ電流値を低減することができるという利点がある。尚、本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【０１１８】
また、電流制御用ＴＦＴ２４０３は図１で示す第１のｎチャネル型ＴＦＴ１４７を用いて形成する。このＴＦＴ構造は、ドレイン側にのみゲート電極とオーバーラップするＬＤＤが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流駆動能力を高める構造となっている。別な観点からも、構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。このとき、スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【０１１９】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２０】
また、図１９（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０１２１】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、自発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２２】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１２３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて自発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２４】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１２５】
陽極４７まで形成された時点で自発光素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図１９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１２６】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１２７】
以上のように本願発明のＥＬ表示パネルは図１９のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１２８】
図１８（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャネル型ＴＦＴ１４６と同じ構造で形成する。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１２９】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１３０】
以上のような、本実施例で示すＥＬ表示装置は、実施例７の電子機器の表示部として用いることができる。
【０１３１】
[実施例９]
本実施例では、図１９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２０に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０１３２】
図２０（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１３３】
また、図２０（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。尚、図２０（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１３４】
また、図２０（Ｃ）は、図２０（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。図２０（Ａ）、図２０（Ｂ）では電流制御用ＴＦＴ２７０５のゲートにかかる電圧を保持するためにコンデンサ２７０４を設ける構造としているが、コンデンサ２７０４を省略することも可能である。
【０１３５】
電流制御用ＴＦＴ２７０５として図１８（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２７０４の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。また、図２０（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０４を省略することは可能である。
【０１３６】
尚、本実施例で示すＥＬ表示装置の回路構成は、実施形態１で示すＴＦＴの構成から選択して図２０に示す回路を形成すれば良い。また、実施例７の電子機器の表示部として本実施例のＥＬ表示パネルを用いることが可能である。
【０１３７】
［実施例１０］
画素の高精細化及び階調数の増大に伴い、画素ＴＦＴのオフ電流値の抑制は高品位の表示装置を作製する上で重要な項目である。本実施例では２つのバイアス状態におけるオフ電流値について着目し、どのようなＴＦＴ構造がオフ電流値を抑制する上で適しているかを調べた結果を示す。
【０１３８】
定義されるオフ電流値の一つは、ドレイン電圧（ＶDS）＝１Ｖ、ゲート電圧（ＶGS）＝−１７．５Ｖにおけるオフ電流値でこれをＩ(off)１と表す。他の一つは、ドレイン電圧（ＶDS）＝１４Ｖ、ゲート電圧（ＶGS）＝−４．５Ｖにおけるオフ電流値でこれをＩ(off)２と表す。ここで示すＶGSの極性はｎチャネル型ＴＦＴに対するもので、ｐチャネル型ＴＦＴの場合は反対の極性をとる。Ｉ(off)１は、高いゲート電圧によりバンドの曲がりが急峻となり、流れる電流はトンネル電流が支配的となることが推測される。この電流の大小はゲート絶縁膜と半導体層との界面状態や半導体層の結晶性などにより左右される。一方、Ｉ(off)２はチャネル形成領域とソース・ドレイン領域との接合の状態で決まるリーク電流であると見ることができる。
【０１３９】
ＴＦＴの作製条件は実施例１を参照すれば良いが、Ｌov及びＬoffの作製条件については比較の上で適時変更した。図２１（Ａ）と（Ｂ）は、Ｌoffの有無がオフ電流に与える影響を調べた結果を示している。図２１（Ａ）に示すＬoff＝１．５μmを設けたＴＦＴの特性と、図２１（Ｂ）で示すＬoffを設けなかったＴＦＴの特性を比較してもＩ(off)１とＩ(off)２の値はさほど有意差があるとは認められない。同じＶGSであればＶDSが高い程リーク電流が大きいことを意味している。
【０１４０】
図２２はオフ電流のドレイン構造依存性について検討した結果であり、ドレイン側の構造に着目すれは、シングルドレイン、Ｌov、ＬovとＬoffを併せ持つ３種類の構造のサンプルについて示している。図２２の特性から明らかなことは、シングルドレインの構造のサンプルを省いて考慮したとしても、ＬovがあればＬoffの有無に関わらずリーク電流は変化しないことである。
【０１４１】
図２３はオフ電流のＬov依存性を示し、オフ電流がＬovの長さに依存することを示している。また、図２４はドレイン側のみＬov、ソース・ドレインの両側にＬov、ドレイン側にオフセット領域を設けた３つのサンプルを比較した結果であり、オフセット領域を設けることによりオフ電流を低減できることを示している。
【０１４２】
このように、オフ電流はＬovの存在により大きくなり、その長さにも依存することが明らかとなった。ホットキャリア効果を抑制するためにＬovは必要であるが、ドレイン耐圧があまり要求されず、むしろオフ電流を小さくする必要がある画素ＴＦＴでは、Ｌovを設けない構造が適していると判断することができる。しかし、シングルドレイン構造ではリーク電流の低減は不可能である。長期間に渡って信頼性を確保するためには、ドレイン近傍に集中する電界を緩和するために、Ｌoffの濃度を最適化する方法が適しているという結論が導かれた。即ち、ホットキャリア効果による劣化に対しては、Ｌoffの濃度の最適化により劣化を最小限に留める試みをした。
【０１４３】
Ｉ(off)２を下げる上で適した不純物濃度は、図２５に示すように、５×１０12〜２×１０13/cm2のドーズ量（加速電圧８０keV）であることが判明した。
【０１４４】
このように、オフ電流を低減することを目的とする場合には、Ｌovを設けずＬoffの不純物濃度を最適化する必要があることが明らかとなった。また、オフセット領域はオフ電流を下げる目的においては極めて有効であることが示された。
【０１４５】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性や信頼性を大幅に向上させることができる。
【０１４６】
特に、画素部のｎチャネル型ＴＦＴのＬＤＤ領域をｎ--の濃度でかつＬoffのみとして形成することにより、大幅にオフ電流値を低減でき、画素部の低消費電力化に寄与することができる。また、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域をｎ-の濃度でかつＬovのみとして形成することにより、電流駆動能力を高め、かつ、ホットキャリアによる劣化を防ぎ、オン電流値の劣化を低減することができる。また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に電子機器）の動作性能と信頼性も向上させることができる。
【図面の簡単な説明】
【図１】 本実施形態の画素部、駆動回路の断面図。
【図２】 画素部、駆動回路の作製工程を示す断面図。
【図３】 画素部、駆動回路の作製工程を示す断面図。
【図４】 画素部、駆動回路の作製工程を示す断面図。
【図５】 画素部、駆動回路の作製工程を示す断面図。
【図６】 画素部、駆動回路の作製工程を示す断面図。
【図７】 アクティブマトリクス型液晶表示装置の断面構造図。
【図８】 アクティブマトリクス型液晶表示装置の斜視図。
【図９】 画素部の上面図。
【図１０】 アクティブマトリクス型液晶表示装置の回路ブロック図。
【図１１】 ゲート電極とＬＤＤ領域の位置関係を説明する図。
【図１２】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１３】 画素部、駆動回路の作製工程を示す断面図。
【図１４】 半導体装置の一例を示す図。
【図１５】 半導体装置の一例を示す図。
【図１６】 プロジェクタの一例を示す図。
【図１７】 ＥＬ表示装置の構造を示す上面図及び断面図。
【図１８】 ＥＬ表示装置の画素部の断面図。
【図１９】 ＥＬ表示装置の画素部の上面図と回路図。
【図２０】 ＥＬ表示装置の画素部の回路図の例。
【図２１】 オフ電流のドレイン電圧依存性を示すグラフである。
【図２２】 オフ電流に対するＬoffの効果を説明するグラフ。
【図２３】 オフ電流のＬov依存性を説明するグラフ。
【図２４】 オフ電流に対するオフセット領域の効果を説明するグラフ。
【図２５】 オフ電流のＬoffに添加する不純物元素のドーズ量依存性を説明するグラフ。
【符号の説明】
２０１ 基板
２０２ 下地膜
２０４〜２０７ 島状半導体層
２０８ ゲート絶縁膜
２２８〜２３１ ゲート電極
２３２ 容量配線
２４８ キャップ層
２５１ 保護絶縁膜
２５２ 層間絶縁膜
２５３〜２５９ ソースまたはドレイン電極
２６０ パッシベーション膜
２６１ 第２の層間絶縁膜
２６２ 画素電極
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部（又は画素マトリクス回路）とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上に、ＴＦＴで形成した回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置はその代表例としてよく知られている。その中でも結晶質シリコン膜で活性層を形成したＴＦＴ（以下、結晶質シリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり、それを同一基板上に一体形成した上記電気光学装置が開発されている。
【０００３】
例えば、駆動回路一体型アクティブマトリクス型液晶表示装置には、画像表示を行う画素部や、画像表示を行うための駆動回路などが設けられている。駆動回路はＣＭＯＳ回路を基本として形成されるシフトレジスタ回路、レベルシフタ回路、バッファ回路や、サンプリング回路などから構成され、このような回路を同一基板上に設けて形成される。
【０００４】
個別に見るとこれらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。例えば、画素部においては、ｎチャネル型ＴＦＴから成る画素ＴＦＴと保持容量を設けた構成であり、画素ＴＦＴをスイッチ素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【０００５】
しかし、結晶質シリコンＴＦＴのオフ電流値は高くなりやすいといった問題点があった。また、ＩＣなどで使われるＭＯＳトランジスタと同様に、結晶質シリコンＴＦＴにはオン電流値の低下といった劣化現象が観測される。その主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００６】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００７】
また、ホットキャリアによる劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重なるように配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。例えば、「Mutuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウオールにより形成したＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは駆動回路のＴＦＴの１／１００以下で良い。
【０００９】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【００１０】
本発明はこのような問題点を解決するための技術であり、半導体装置の各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ることを目的とする。
【００１１】
【課題を解決するための手段】
図１１は本発明の構成を説明するための図であり、活性層のチャネル形成領域と、ＬＤＤ領域と、活性層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有するＴＦＴにおいて、ゲート電極とＬＤＤ領域の位置関係を説明している。
【００１２】
図１１（Ａ）において、チャネル形成領域５０１、ＬＤＤ領域５０２、ドレイン領域５０３を有する活性層と、活性層の上にゲート絶縁膜５０４とゲート電極５０５が設けられた構成を示している。ＬＤＤ領域５０２はゲート絶縁膜５０４を介してゲート電極５０５と重なるように設けられている。このようなＬＤＤ領域を本明細書中ではＬovと記す。Ｌovはドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができ、駆動回路のシフトレジスタ回路、レベルシフタ回路、バッファ回路などのｎチャネル型ＴＦＴに用いるのに適している。
【００１３】
図１１（Ｂ）において、チャネル形成領域５０１、ＬＤＤ領域５０６、５０７、ドレイン領域５０８を有する活性層と、活性層の上にゲート絶縁膜５０４とゲート電極５０５が設けられた構成を示している。ＬＤＤ領域５０６はゲート絶縁膜５０４を介してゲート電極５０５と重なるように設けられている。また、ＬＤＤ領域５０７はゲート電極５０５と重ならないように設けられ、このようなＬＤＤ領域を本明細書中ではＬoffと記す。Ｌoffはオフ電流値を低減させる作用があり、ＬovとＬoffとを設けた構成にすることで、ホットキャリアによる劣化を防ぐと同時にオフ電流値を低減させることができ、駆動回路のサンプリング回路のｎチャネル型ＴＦＴに用いるのに適している。
【００１４】
図１１（Ｃ）は、活性層に、チャネル形成領域５０１、オフセット領域５０９、ＬＤＤ領域５１０、ドレイン領域５１１が設けられている。ＬＤＤ領域５１０は、ゲート電極５０５と重ならないように設けられ、オフセット領域５０９の分だけ離されている。オフセット領域５０９はチャネル形成領域５０１と同じ組成を有している。このようにオフセット領域を形成してＬoffを設けることで、オフ電流値を効果的に低減させることが可能となり、画素部のｎチャネル型ＴＦＴに用いるのに適している。画素部のＬＤＤ領域５１０におけるｎ型を付与する不純物元素の濃度は、駆動回路のＬＤＤ領域５０２、５０６、５０７における濃度よりも１／２から１／１０にすることが望ましい。
【００１５】
以上のように、本発明の構成は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置において、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、該画素部のｎチャネル型ＴＦＴのゲート電極と重ならないように配置され、前記駆動回路の第１のｎチャネル型ＴＦＴのＬＤＤ領域は、該第１のｎチャネル型ＴＦＴのゲート電極と重なるように配置され、前記駆動回路の第２のｎチャネル型ＴＦＴのＬＤＤ領域は、該第２のｎチャネル型ＴＦＴのゲート電極と、少なくとも一部が重なるように配置され、前記画素部のｎチャネル型ＴＦＴのチャネル形成領域と、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域との間には、オフセット領域が形成されていることを特徴としている。
【００１６】
また、他の発明の構成は、
同一基板上に画素部と該画素部の駆動回路とを有する半導体装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート電極と重なるように設けられた第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート電極と重なるように設けられた第２のｎチャネル型ＴＦＴとを有し、前記画素部を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、該ＬＤＤ領域の全部がゲート電極と重ならないように設けられ、前記画素部のｎチャネル型ＴＦＴのチャネル形成領域と、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域との間には、オフセット領域が形成されていることを特徴としている。
【００１７】
上記発明の構成において、前記駆動回路の第１のｎチャネル型ＴＦＴおよび第２のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれていることが特徴であり、その濃度比は２倍以上、１０倍以下の範囲とするのが望ましい。具体的には、ｎ型を付与する不純物元素の濃度を、前記駆動回路の第１のｎチャネル型ＴＦＴおよび第２のｎチャネル型ＴＦＴのＬＤＤ領域には２×１０16〜５×１０19atoms／cm3の濃度範囲とし、前記画素部のｎチャネル型ＴＦＴのＬＤＤ領域には１×１０16〜５×１０18atoms／cm3の濃度範囲とすることが望ましい。
【００１８】
また、上記発明の構成において、前記オフセット領域は該オフセット領域に接するチャネル形成領域と同一組成の半導体膜で成ることを特徴とし、該オフセット領域には１×１０15〜１×１０18atoms／cm3の濃度範囲でｐ型を付与する不純物元素が含まれていても良い。
【００１９】
上記発明の構成において、前記画素部には、該画素部のｎチャネル型ＴＦＴに接続しｎ型を付与する不純物元素を含む半導体層と、容量配線と、該半導体層と容量配線との間の絶縁膜とで保持容量が形成されていても良い。
【００２０】
また、本発明の半導体装置の作製方法は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置の作製方法において、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層に、２×１０16〜５×１０19atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に、３×１０20〜３×１０21atoms／cm3の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第２の工程と、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層と、前記画素部のｎチャネル型ＴＦＴの活性層とに、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第３の工程と、前記画素部のｎチャネル型ＴＦＴの活性層に、少なくとも該ｎチャネル型ＴＦＴのゲート電極の側面を覆う絶縁膜を介して、１×１０16〜５×１０18atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程と、を有することを特徴とし、前記第１の工程において、前記画素部の保持容量を形成する半導体層に同濃度の不純物元素を同時に添加することもできる。また、前記第４の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、該ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴としている。
【００２１】
また、本発明の半導体装置の他の作製方法は、同一基板上に画素部と該画素部の駆動回路とを有する半導体装置の作製方法において、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層に、２×１０16〜５×１０19atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、前記画素部のｎチャネル型ＴＦＴの活性層に、少なくとも該ｎチャネル型ＴＦＴのゲート電極の側面を覆う絶縁膜を介して、１×１０16〜５×１０18atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第２の工程と、前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に、３×１０20〜３×１０21atoms／cm3の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第３の工程と、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの活性層と、前記画素部のｎチャネル型ＴＦＴの活性層とに、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程とを有することを特徴とし、前記第１の工程において、前記画素部の保持容量を形成する半導体層同濃度の不純物元素を同時に添加することもできる。さらに、前記第２の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、該ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴としている。
【００２２】
上記本発明の半導体装置の他の作製方法において、前記オフセット領域は、ｎチャネル型ＴＦＴのゲート電極を覆った絶縁膜をマスクとして自己整合的に形成することを特徴とし、前記絶縁膜の厚さは２５〜１００ｎｍであることが好ましい。
【００２３】
【発明の実施の形態】
本発明の実施の形態を図１を用いて説明する。図１は、画素部とその周辺に設けられる駆動回路のＴＦＴを、同一基板上に形成した断面構造を示す。
【００２４】
基板１０１は絶縁表面を有するものであり、ガラス基板、石英基板などの絶縁基板の他に、表面に絶縁被膜が形成された金属基板、シリコン基板、或いはセラミック基板などを適用することが可能である。ガラス基板は、例えばコーニング社の＃１７３７基板に代表されるような、低アルカリガラス基板を適用することが望ましい。さらに、その表面に酸化シリコンまたは窒化シリコンを主成分として含む下地膜１０２が密接形成されていると好ましい。この基板１０１上には、画素部のｎチャネル型ＴＦＴ１４９、保持容量１５０と駆動回路の第１のｎチャネル型ＴＦＴ１４７、ｐチャネル型ＴＦＴ１４６、第２のｎチャネル型ＴＦＴ１４８が形成されてる。
【００２５】
これらのＴＦＴの活性層は結晶性半導体膜を適用し、島状にパターン形成する。結晶質半導体膜は、非晶質シリコン膜を公知のレーザー結晶化技術または熱結晶化の技術、或いは非晶質シリコンの結晶化を助長する触媒元素を用いる結晶化の技術で作製した結晶質シリコン膜を用いることが最も望ましい。勿論、他の半導体材料で代用することも可能である。活性層の厚さは２０〜１５０ｎｍ、好ましくは３０〜７５ｎｍで形成する。
【００２６】
駆動回路のｐチャネル型ＴＦＴ１４６の活性層には、チャネル形成領域１０３、ソース領域１０４、ドレイン領域１０５が形成されている。第１のｎチャネル型ＴＦＴ１４７の活性層には、チャネル形成領域１０６、ソース領域１０９、ドレイン領域１０８、ＬＤＤ領域１０７が形成されている。このＬＤＤ領域１０７にはｎ型を付与する不純物元素が２×１０16〜５×１０19atoms／cm3の濃度で含まれている。ｎ型を付与する不純物元素には、半導体技術の分野で周知のものであれば良く、代表的にはリン（Ｐ）や砒素（Ａｓ）などを用いれば良い。ＬＤＤ領域１０７はゲート電極１２８とゲート絶縁膜１２６を介して重なるように設けられたＬov領域としてありドレイン領域側のみに設けられている。勿論、Ｌov領域をソース領域側に設けても良い。このようなｐチャネル型ＴＦＴ１４６とｎチャネル型ＴＦＴ１４７を用いて、シフトレジスタ回路、レベルシフタ回路、バッファ回路などを形成することができる。
【００２７】
また、駆動回路の第２のｎチャネル型ＴＦＴ１４８の活性層には、チャネル形成領域１１０、ソース領域１１３、ドレイン領域１１４、ＬＤＤ領域１１１、１１２が形成されている。このＬＤＤ領域１１１、１１２はＬovとＬoffとにより構成されている。このようなｎチャネル型ＴＦＴ１４８はサンプリング回路などに好適に利用できる。
【００２８】
画素部のｎチャネル型ＴＦＴ１４９の活性層にはチャネル形成領域１１５、１２５、ソースまたはドレイン領域１２１〜１２３、ＬＤＤ領域１１７〜１２０が設けられている。ＬＤＤ領域は図１１（Ｃ）に示すようにオフセット領域によってゲート電極と重ならないように設けられ、このＬＤＤ領域のｎ型を付与する不純物濃度は１×１０16〜５×１０18atoms／cm3の範囲にすれば良いが、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域よりも不純物濃度を１／２から１／１０とするのが好ましい。
【００２９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、ドレイン近傍の高電界を緩和してホットキャリア注入によるオン電流値の劣化を防ぐことを主な目的として設けるものである。一方、画素部のｎチャネル型ＴＦＴのＬＤＤ領域は、オフ電流値を低減することを主たる目的とするために設けられ、上記濃度範囲とすれば良い。
【００３０】
この駆動回路のｎチャネル型ＴＦＴのＬov領域のチャネル長方向の長さは、チャネル長３〜８μｍに対して０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとすれば良い。また、Ｌoff領域は０．３〜２．０μｍ、好ましくは０．５〜１．５μｍとすれば良い。一方、画素部のｎチャネル型ＴＦＴのＬoff領域のチャネル長方向の長さは０．５〜３．５μｍ、代表的には１．５〜２．５μｍとすれば良い。また、オフセット領域は０．０２〜０．１μｍとする。
【００３１】
ゲート絶縁膜１２６は、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜（例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3などを原料として形成される膜）で形成される。ゲート絶縁膜１２６の厚さは２０〜２００ｎｍ、好ましくは７０〜１５０ｎｍとすると良い。ゲート電極１２７〜１３０はチタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を含む材料から形成される。例えば、ゲート絶縁膜側から窒化タンタル（ＴａＮ）とＴａの２層構造としても良い。
【００３２】
このゲート電極およびゲート絶縁膜を覆うようにしてキャップ層１３２が２０〜１００ｎｍの厚さで形成される。キャップ層１３２は絶縁膜であれば特に材料の限定はなく、酸化シリコン膜や窒化シリコン膜で形成すれば良い。第１の層間絶縁膜は、保護絶縁膜１３３とその上に密接形成する層間絶縁膜１３４とから成り、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜またはそれらを組み合わせた積層構造で形成すれば良い。例えば、保護絶縁膜１３３に酸化窒化シリコン膜を、層間絶縁膜１３４に酸化シリコン膜を適用することができる。第１の層間絶縁膜の膜厚は合計で５００〜１５００ｎｍとすれば良い。
【００３３】
第１の層間絶縁膜にはそれぞれのＴＦＴのソースまたはドレイン領域に達するコンタクトホールが形成され、ソース配線１３５、１３７、１３８、１４０とドレイン配線１３６、１３９、１４１が設けられる。図示していないがこの配線をＴｉ膜を２００ｎｍ、Ｔｉを含有するＡｌ膜を４５０ｎｍ、さらにＴｉ膜を１５０ｎｍの厚さで形成した３層積層構造としても良い。
【００３４】
パッシベーション膜１４２は、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜で３０〜５００ｎｍ、代表的には５０〜２００ｎｍの厚さで形成する。さらに、第２の層間絶縁膜１４３を１０００〜２０００ｎｍの厚さで形成する。第２の層間絶縁膜はポリイミド、ポリアミド、アクリル、ポリイミドアミド、ベンゾシクロブテンなどの有機樹脂膜を用いて形成すると良い。有機樹脂膜を用いることの利点は、膜の形成法が比較的簡便である点や、比誘電率が低いので寄生容量を低減できる点、さらに平坦性に優れる点などがある。例えば、塗布した後に熱重合するタイプのポリイミドを用いると、３００℃程度で形成することができる。尚、上述した以外の有機樹脂膜や、有機系酸化シリコン化合物などを用いることも可能である。
【００３５】
画素部には、第２の層間絶縁膜１４３とパッシベーション膜１４２にドレイン配線１４１に達するコンタクトホールが形成され、画素電極１４４を設ける。画素電極は、透過型の表示装置とする場合には透明導電膜を用い、反射型の表示装置を形成するためには金属膜を用いれば良い。透明導電膜として好適な材料は、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）などであり、代表的には酸化インジウム・スズ（ＩＴＯ）膜を用いて形成する。
【００３６】
このような構成で、同一の基板上に画素部とその駆動回路を有したアクティブマトリクス基板が形成される。駆動回路には、第１のｎチャネル型ＴＦＴ１４７とｐチャネル型ＴＦＴ１４６と第２のｎチャネル型ＴＦＴ１４８とが形成され、ＣＭＯＳ回路を基本としたロジック回路を形成することも可能である。画素部にはｎチャネル型ＴＦＴ１４９が形成され、さらにゲート電極と同時に形成される容量配線１３１と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ１４９のソースまたはドレイン領域１２３に接続するｎ型を付与する不純物元素が添加された半導体層１２４とから保持容量１５０が形成されている。
【００３７】
以上の様に本発明は、画素部および駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。具体的には、各回路仕様に応じてｎチャネル型ＴＦＴのＬＤＤ領域の設計をそれぞれ異ならせ、Ｌov領域またはＬoff領域を適宣設けることによって、同一の基板上にホットキャリア対策を重視したＴＦＴ構造と、低オフ電流値を重視したＴＦＴ構造とを実現することができる。
【００３８】
【実施例】
[実施例１]
本発明の実施例を図２〜図５を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程順に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００３９】
図２（Ａ）において、基板２０１には低アルカリガラス基板や石英基板を用いることが好ましい。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板２０１のＴＦＴを形成する表面には、基板２０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜２０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成すると良い。
【００４０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜２０３を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜２０２と非晶質シリコン膜２０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図２（Ａ））
【００４１】
そして、公知の結晶化技術を使用して非晶質シリコン膜２０３ａから結晶質シリコン膜２０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良く、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜２０３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atomic％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図２（Ｂ））
【００４２】
そして、結晶質シリコン膜２０３ｂを島状にパターン形成して、島状半導体層２０４〜２０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形成する。（図２（Ｃ））
【００４３】
そしてレジストマスク２０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層２１０〜２１２の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるためには実施することが好ましかった。（図２（Ｄ））
【００４４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層２１０、２１１に選択的に添加する。そのために、あらかじめレジストマスク２１３〜２１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域２１７、２１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域２１７〜２１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域２１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図２（Ｅ））
【００４５】
次に、マスク層２０８をフッ酸などにより除去して、図２（Ｄ）と図２（Ｅ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００４６】
そして、ゲート絶縁膜２２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図３（Ａ））
【００４７】
次に、ゲート電極およびゲート配線とする導電膜を形成する。この導電膜は単層の導電膜で形成しても良いが、必要に応じて二層あるいは三層といった積層構造とすることが好ましい。本実施例では、第１導電膜２２１と第２導電膜２２２とでなる積層膜を形成した。第１導電膜２２１および第２導電膜２２２としては、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒから選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、または上記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。
【００４８】
第１導電膜２２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜２２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜に３０ｎｍの厚さの窒化タンタル膜を、第２導電膜には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、第１導電膜２２１の下に２〜２０ｎｍ程度の厚さでシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ることができる。（図３（Ｂ））
【００４９】
次に、レジストマスク２２３〜２２７を形成し、第１導電膜２２１と第２導電膜２２２とを一括でエッチングしてゲート電極２２８〜２３１、ゲート配線（ゲート電極に接続する配線）、容量配線２３２を形成する。この時、駆動回路に形成するゲート電極２３４、２３５は不純物領域２１７、２１８の一部と、ゲート絶縁膜２２０を介して重なるように形成する。この重なる部分が後にＬov領域となる。（図３（Ｃ））
【００５０】
そして、ゲート電極および容量配線をマスクとして、ゲート絶縁膜２２０をエッチングし、少なくともゲート電極の下にゲート絶縁膜２３３〜２３６を残存するようにして、島状半導体層の一部を露出させる。（このとき、容量配線の下にも絶縁膜２３７が形成される。）これは、後の工程でソース領域またはドレイン領域を形成するための不純物元素を添加する工程において、不純物元素を効率良く添加するために実施するものであり、この工程を省略して、ゲート絶縁膜を島状半導体層の全面に残存させておいても構わない。（図３（Ｄ））
【００５１】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極２２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク２３８で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域２３９を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域２３９に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図４（Ａ））
【００５２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。ゲート電極およびｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク２４０〜２４２を形成し、ｎ型を付与する不純物元素が添加して不純物領域２４３〜２４７を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域２４３〜２４７に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図４（Ｂ））
【００５３】
不純物領域２４３〜２４７には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域２４３に添加されたリン（Ｐ）濃度は図４（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００５４】
次に、レジストマスクを除去して、少なくともゲート電極２２８〜２３１とゲート絶縁膜２３３〜２３６の側面を覆う様にキャップ層２４８を２５〜２００ｎｍの厚さに形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成した。そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためにｎ型を付与する不純物添加の工程を行った。ここではキャップ層２４８を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図２（Ｅ）および図４（Ａ）、（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、不純物領域２４９、２５０のみが形成された。本明細書中では、ここで形成された不純物領域２４９、２５０に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図４（Ｃ））
【００５５】
ここで、不純物領域２４９、２５０は、ゲート電極およびゲート絶縁膜の側壁に形成されるキャップ層の膜厚分だけ、ゲート電極よりも外側に形成される。即ちオフセット領域が形成される。オフセット領域にはイオンドープ法により不純物元素が添加されず、チャネル形成領域と同じ組成で形成される。そして、キャップ層の膜厚を適宣選択することにより、このオフセット領域の長さを制御することができる。
【００５６】
そして、後に第１の層間絶縁膜の一部となる保護絶縁膜２５１を形成した。保護絶縁膜２５１は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【００５７】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは５００〜５５０℃、ここでは５２５℃で４時間の熱処理を行った。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により活性層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５８】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図４（Ｄ））
【００５９】
活性化工程を終えたら、保護絶縁膜２５１の上に５００〜１５００ｎｍの厚さの層間絶縁膜２５２を形成する。前記保護絶縁膜２５１と層間絶縁膜２５２とでなる積層膜を第１の層間絶縁膜とした。その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線２５３〜２５６と、ドレイン配線２５７〜２５９を形成する。図示していないが、本実施例ではこの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００６０】
次に、パッシベーション膜２６０として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２６０に開口部を形成しておいても良い。（図５（Ａ））
【００６１】
その後、有機樹脂からなる第２の層間絶縁膜２６１を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜２６１にドレイン配線２５９に達するコンタクトホールを形成し、画素電極２６２を形成する。画素電極２６２は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図５（Ｂ））
【００６２】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成した。駆動回路にはｐチャネル型ＴＦＴ２８５、第１のｎチャネル型ＴＦＴ２８６、第２のｎチャネル型ＴＦＴ２８７、画素部にはｎチャネル型ＴＦＴ２８８でなる画素ＴＦＴが形成された。
【００６３】
駆動回路のｐチャネル型ＴＦＴ２８５には、チャネル形成領域２６３、ソース領域２６４、ドレイン領域２６５を有している。第１のｎチャネル型ＴＦＴ２８６には、チャネル形成領域２６６、Ｌov領域２６７、ソース領域２６８、ドレイン領域２６９を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍである。第２のｎチャネル型ＴＦＴ２８７には、チャネル形成領域２７０、ＬＤＤ領域２７１，２７２、ソース領域２７３、ドレイン領域２７４を有している。このＬＤＤ領域はＬov領域とＬoff領域に分けられ、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素部のｎチャネル型ＴＦＴ２８８には、チャネル形成領域２７５、２７６、Ｌoff領域２７７〜２８０を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。Ｌoff領域はゲート電極に対してオフセット形成され、オフセット領域の長さは０．０２〜０．２μｍである。さらに、ゲート電極と同時に形成される容量配線２３２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｎチャネル型ＴＦＴ２８８のドレイン領域２８３に接続するｎ型を付与する不純物元素が添加された半導体層２８４とから保持容量２８９が形成されている。図５（Ｂ）では画素部のｎチャネル型ＴＦＴ２８８をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００６４】
［実施例２］
本実施例を図６を用い、実施例１とは異なる方法で画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合について説明する。
【００６５】
まず、実施例１と同様にして図２（Ａ）〜図３（Ｃ）までの工程を行った。そして、少なくともゲート電極２２８〜２３１の側面を覆ってキャップ層３０１を形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で２５〜２００ｎｍの厚さで形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成する。そして、キャップ層３０１を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加して、画素部のｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域３０３を形成した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3とした。（図６（Ａ））
【００６６】
そして、ゲート電極および容量配線をマスクとして、ゲート絶縁膜２２０をエッチングし、少なくともゲート電極の下にゲート絶縁膜２３３〜２３６を残存するようにして、島状半導体層の一部を露出させた。（このとき、容量配線の下にも絶縁膜２３７が形成される。）これは、後の工程でソース領域またはドレイン領域に不純物元素を添加する工程を効率良く行うために実施するものであり、この工程を省略して、ゲート絶縁膜を島状半導体層の全面に残存させておいても構わない。（図６（Ｂ））
【００６７】
以降の工程は実施例１と同様にして行えば良く（図４（Ｃ）の工程を省く）、図５（Ｂ）に示すアクティブマトリクス基板を作製することができる。
【００６８】
［実施例３］
本実施例を図１３を用い、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合の他の構成について説明する。
【００６９】
まず、実施例１と同様にして図４（Ｂ）までの工程を行った。ここで、図１３（Ａ）において、第１の配線４０３、４０４はゲート電極と同じ材料で同時に形成される。絶縁膜４０１、４０２はゲート絶縁膜２２０と同じ材料で形成されるものである。そして、少なくともゲート電極の側面を覆ってキャップ層２４８を形成する。キャップ層は窒化シリコン膜や酸化窒化シリコン膜で２５〜２００ｎｍの厚さで形成すれば良い。本実施例では、酸化窒化シリコン膜をプラズマＣＶＤ法で１００ｎｍの厚さに形成する。そして、キャップ層２４８を介してその下側にある島状半導体層にｎ型を付与する不純物元素をイオンドープ法で添加して、画素部のｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域を形成した。ここで添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3とした。（図１３（Ａ））
【００７０】
その後、キャップ層２４８をフッ酸などを用いてエッチング除去した。そして、図１３（Ｂ）に示すように、アルミニウム（Ａｌ）や銅（Ｃｕ）などの導電膜からなる第２の配線４０５、４０６を、配線４０３、４０４上にパターン形成した。そして、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜などからなる第１の層間絶縁膜４０７を形成した。以降の工程は実施例１と同様に行えば良く、ソースまたはドレイン配線、パッシベーション膜、第２の層間絶縁膜、画素電極を形成して図１３（Ｃ）に示すアクティブマトリクス基板を完成させる。
【００７１】
第１の配線４０３と第２の配線４０５、および第１の配線４０４と第２の配線４０６はそれぞれ一体として、入出力端子から各回路の入出力端までの配線や、画素部のゲート配線の一部として設ける。ＡｌやＣｕなどの低抵抗材料で第２の配線４０５、４０６を設けることにより、配線抵抗を低減し、大画面の直視型の表示装置（２０インチクラスかそれ以上）にも対応することができる。
【００７２】
［実施例４］
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図７に示すように、実施例１で作製した図５（Ｂ）の状態のアクティブマトリクス基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図７に示すアクティブマトリクス型液晶表示装置が完成した。
【００７３】
次にこのアクティブマトリクス型液晶表示装置の構成を、図８の斜視図および図９の上面図を用いて説明する。尚、図８と図９は、図２〜図５と図７の断面構造図と対応付けるため、共通の符号を用いている。また、図９で示すＡ―Ａ’に沿った断面構造は、図５（Ｂ）に示す画素部の断面図に対応している。
【００７４】
アクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部７０１と、走査信号駆動回路７０２と、画像信号駆動回路７０３で構成される。画素部にはｎチャネル型ＴＦＴ２８８が設けられ、周辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路７０２と、画像信号駆動回路７０３はそれぞれゲート配線２３１（ゲート電極に接続し、延在して形成される意味で同じ符号を用いて表す）とソース配線２５６で画素部のｎチャネル型ＴＦＴ２８８に接続している。また、ＦＰＣ７３１が外部入出力端子７３４に接続される。
【００７５】
図９は画素部７０１の一部分（ほぼ一画素分）を示す上面図である。ゲート配線２３１は、図示されていないゲート絶縁膜を介してその下の活性層と交差している。図示はしていないが、活性層には、ソース領域、ドレイン領域、ｎ--領域でなるＬoff領域が形成されている。また、２９０はソース配線２５６とソース領域２８１とのコンタクト部、２９２はドレイン配線２５９とドレイン領域２８３とのコンタクト部、２９２はドレイン配線２５９と画素電極２６２のコンタクト部である。保持容量２８９は、ｎチャネル型ＴＦＴ２８８のドレイン領域から延在する半導体層２８４とゲート絶縁膜を介して容量配線２３２が重なる領域で形成される。
【００７６】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例１で説明した構造と照らし合わせて説明したが、実施例１〜３のいずれの構成とも自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００７７】
［実施例５］
図１０は実施例１〜実施例３で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。本実施例のアクティブマトリクス基板は、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７、走査信号駆動回路（Ｂ）１０１１、プリチャージ回路１０１２、画素部１００６を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７を含めた総称である。
【００７８】
画像信号駆動回路１００１は、シフトレジスタ回路１００２、レベルシフタ回路１００３、バッファ回路１００４、サンプリング回路１００５を備えている。また、走査信号駆動回路（Ａ）１００７は、シフトレジスタ回路１００８、レベルシフタ回路１００９、バッファ回路１０１０を備えている。走査信号駆動回路（Ｂ）１０１１も同様な構成である。
【００７９】
シフトレジスタ回路１００２、１００８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴは図５（Ｂ）の２８６で示される構造が適している。
【００８０】
また、レベルシフタ回路１００３、１００９やバッファ回路１００４、１０１０は駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５（Ｂ）のｎチャネル型ＴＦＴ２８６を含むＣＭＯＳ回路が適している。これらの回路において、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００８１】
サンプリング回路１００５は駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図５（Ｂ）のｎチャネル型ＴＦＴ２８７を含むＣＭＯＳ回路が適している。図５（Ｂ）では、ｎチャネル型ＴＦＴしか表示はされていないが、実際のサンプリング回路においてはｐチャネル型ＴＦＴも組み合わせて形成される。この時、ｐチャネル型ＴＦＴは同図２８５で示される構造で十分である。
【００８２】
また、画素部１００６は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図５（Ｂ）に示すｎチャネル型ＴＦＴ２８８のようにゲート電極に対してオフセット領域を設けて形成されるＬＤＤ（Ｌoff）領域を有した構造とするのが望ましい。
【００８３】
尚、本実施例の構成は、実施例１〜実施例３に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１または実施例２の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。
【００８４】
このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号駆動回路および画素部を具備した半導体装置を実現することができる。
【００８５】
［実施例６］
本発明はアクティブマトリクス型ＥＬ表示装置に適用することが可能である。図１２はアクティブマトリクス型ＥＬ表示装置の回路図である。画素部１１の周辺にはＸ方向駆動回路１２、Ｙ方向駆動回路１３が設けられている。画素部１１の各画素は、スイッチ用ＴＦＴ１４、コンデンサ１５、電流制御用ＴＦＴ１６、有機ＥＬ素子１７を有し、スイッチ用ＴＦＴ１４にＸ方向信号線１８ａ、Ｙ方向信号線２０ａが接続され、電流制御用ＴＦＴには電源線１９ａが接続される。
【００８６】
本発明のアクティブマトリクス型ＥＬ表示装置では、Ｘ方向駆動回路１２、Ｙ方向駆動回路１３または電流制御用ＴＦＴ１７に用いられるＴＦＴを図５（Ｂ）のｐチャネル型ＴＦＴ２８５、ｎチャネル型ＴＦＴ２８６、またはｎチャネル型ＴＦＴ２８７を組み合わせて形成する。また、スイッチ用ＴＦＴ１４を図５（Ｂ）のｎチャネル型ＴＦＴ２８８で形成する。
【００８７】
尚、本実施例のアクティブマトリクス型ＥＬ表示装置に対して、実施例１〜実施例３のいずれの構成を組み合わせても良い。
【００８８】
［実施例７］
本発明を実施して作製された画素部や駆動回路を同一の基板上に一体形成したアクティブマトリクス基板は、さまざまな電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることができる。即ち、これらの電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
【００８９】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯電話または電子書籍など）が上げられる。それらの一例を図１４に示す。
【００９０】
図１４（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明はアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【００９１】
図１４（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明はアクティブマトリクス基板を備えた表示装置９１０２に適用することができる。
【００９２】
図１４（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明はアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【００９３】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００９４】
図１４（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００９５】
図１４（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は、表示装置９５０３は直視型の表示装置に適用することができる。
【００９６】
図１５（Ａ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【００９７】
図１５（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【００９８】
図１６（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【００９９】
図１６（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１００】
なお、図１６（Ｃ）は、図１６（Ａ）及び図１６（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０１】
また、図１６（Ｄ）は、図１６（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０２】
ただし、図１６に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１０３】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサパーソナルコンピュータの表示部に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせから成る構成を用いても実現することができる。
【０１０４】
［実施例８］
本実施例では、実施例１と同様なアクティブマトリクス基板で、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、ＥＬ表示装置と記す）を作製する例について説明する。図１７（Ａ）はそのＥＬ表示パネルの上面図を示す。図１７（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１０５】
図１７（Ａ）のＡ−Ａ'線に対応する断面図を図１７（Ｂ）に示す。このとき少なくとも画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【０１０６】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としていある。
【０１０７】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板などを用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、ＥＬ素子は密閉された状態となり外気から遮断されている。
【０１０８】
また、図１７（Ｂ）において基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴの内、特にｎチャネル型ＴＦＴにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスによる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【０１０９】
例えば、駆動回路用ＴＦＴ２２として、図１に示すｐチャネル型ＴＦＴ１４６とｎチャネル型ＴＦＴ１４７を用いれば良い。また、画素部のＴＦＴには、駆動電圧にもよるが、１０Ｖ以上であれば図１に示す第１のｎチャネル型ＴＦＴ１４７またはそれと同様な構造を有するｐチャネル型ＴＦＴを用いれば良い。第１のｎチャネル型ＴＦＴ１４７はドレイン側にゲート電極とオーバーラップするＬＤＤが設けられた構造であるが、駆動電圧が１０Ｖ以下であれば、ホットキャリア効果によるＴＦＴの劣化は殆ど無視できるので、あえて設ける必要はない。
【０１１０】
図１の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線、ドレイン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０１１１】
次に、自発光層２９を形成する。自発光層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１２】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１１３】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１１４】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には自発光層２９上に蒸着法で１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【０１１５】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１１６】
また、配線１６はシーリル１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０１１７】
ここで画素部のさらに詳細な断面構造を図１８に、上面構造を図１９（Ａ）に、回路図を図１９（Ｂ）に示す。図１８（Ａ）において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は実施形態１の図１の画素ＴＦＴ１４９と同じ構造で形成する。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、ゲート電極と重ならないオフセット領域が設けられたＬＤＤを形成することでオフ電流値を低減することができるという利点がある。尚、本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【０１１８】
また、電流制御用ＴＦＴ２４０３は図１で示す第１のｎチャネル型ＴＦＴ１４７を用いて形成する。このＴＦＴ構造は、ドレイン側にのみゲート電極とオーバーラップするＬＤＤが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流駆動能力を高める構造となっている。別な観点からも、構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。このとき、スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【０１１９】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２０】
また、図１９（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０１２１】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、自発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２２】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１２３】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて自発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２４】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１２５】
陽極４７まで形成された時点で自発光素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図１９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１２６】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１２７】
以上のように本願発明のＥＬ表示パネルは図１９のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１２８】
図１８（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャネル型ＴＦＴ１４６と同じ構造で形成する。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１２９】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１３０】
以上のような、本実施例で示すＥＬ表示装置は、実施例７の電子機器の表示部として用いることができる。
【０１３１】
[実施例９]
本実施例では、図１９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２０に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０１３２】
図２０（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１３３】
また、図２０（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。尚、図２０（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１３４】
また、図２０（Ｃ）は、図２０（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。図２０（Ａ）、図２０（Ｂ）では電流制御用ＴＦＴ２７０５のゲートにかかる電圧を保持するためにコンデンサ２７０４を設ける構造としているが、コンデンサ２７０４を省略することも可能である。
【０１３５】
電流制御用ＴＦＴ２７０５として図１８（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２７０４の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。また、図２０（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０４を省略することは可能である。
【０１３６】
尚、本実施例で示すＥＬ表示装置の回路構成は、実施形態１で示すＴＦＴの構成から選択して図２０に示す回路を形成すれば良い。また、実施例７の電子機器の表示部として本実施例のＥＬ表示パネルを用いることが可能である。
【０１３７】
［実施例１０］
画素の高精細化及び階調数の増大に伴い、画素ＴＦＴのオフ電流値の抑制は高品位の表示装置を作製する上で重要な項目である。本実施例では２つのバイアス状態におけるオフ電流値について着目し、どのようなＴＦＴ構造がオフ電流値を抑制する上で適しているかを調べた結果を示す。
【０１３８】
定義されるオフ電流値の一つは、ドレイン電圧（ＶDS）＝１Ｖ、ゲート電圧（ＶGS）＝−１７．５Ｖにおけるオフ電流値でこれをＩ(off)１と表す。他の一つは、ドレイン電圧（ＶDS）＝１４Ｖ、ゲート電圧（ＶGS）＝−４．５Ｖにおけるオフ電流値でこれをＩ(off)２と表す。ここで示すＶGSの極性はｎチャネル型ＴＦＴに対するもので、ｐチャネル型ＴＦＴの場合は反対の極性をとる。Ｉ(off)１は、高いゲート電圧によりバンドの曲がりが急峻となり、流れる電流はトンネル電流が支配的となることが推測される。この電流の大小はゲート絶縁膜と半導体層との界面状態や半導体層の結晶性などにより左右される。一方、Ｉ(off)２はチャネル形成領域とソース・ドレイン領域との接合の状態で決まるリーク電流であると見ることができる。
【０１３９】
ＴＦＴの作製条件は実施例１を参照すれば良いが、Ｌov及びＬoffの作製条件については比較の上で適時変更した。図２１（Ａ）と（Ｂ）は、Ｌoffの有無がオフ電流に与える影響を調べた結果を示している。図２１（Ａ）に示すＬoff＝１．５μmを設けたＴＦＴの特性と、図２１（Ｂ）で示すＬoffを設けなかったＴＦＴの特性を比較してもＩ(off)１とＩ(off)２の値はさほど有意差があるとは認められない。同じＶGSであればＶDSが高い程リーク電流が大きいことを意味している。
【０１４０】
図２２はオフ電流のドレイン構造依存性について検討した結果であり、ドレイン側の構造に着目すれは、シングルドレイン、Ｌov、ＬovとＬoffを併せ持つ３種類の構造のサンプルについて示している。図２２の特性から明らかなことは、シングルドレインの構造のサンプルを省いて考慮したとしても、ＬovがあればＬoffの有無に関わらずリーク電流は変化しないことである。
【０１４１】
図２３はオフ電流のＬov依存性を示し、オフ電流がＬovの長さに依存することを示している。また、図２４はドレイン側のみＬov、ソース・ドレインの両側にＬov、ドレイン側にオフセット領域を設けた３つのサンプルを比較した結果であり、オフセット領域を設けることによりオフ電流を低減できることを示している。
【０１４２】
このように、オフ電流はＬovの存在により大きくなり、その長さにも依存することが明らかとなった。ホットキャリア効果を抑制するためにＬovは必要であるが、ドレイン耐圧があまり要求されず、むしろオフ電流を小さくする必要がある画素ＴＦＴでは、Ｌovを設けない構造が適していると判断することができる。しかし、シングルドレイン構造ではリーク電流の低減は不可能である。長期間に渡って信頼性を確保するためには、ドレイン近傍に集中する電界を緩和するために、Ｌoffの濃度を最適化する方法が適しているという結論が導かれた。即ち、ホットキャリア効果による劣化に対しては、Ｌoffの濃度の最適化により劣化を最小限に留める試みをした。
【０１４３】
Ｉ(off)２を下げる上で適した不純物濃度は、図２５に示すように、５×１０12〜２×１０13/cm2のドーズ量（加速電圧８０keV）であることが判明した。
【０１４４】
このように、オフ電流を低減することを目的とする場合には、Ｌovを設けずＬoffの不純物濃度を最適化する必要があることが明らかとなった。また、オフセット領域はオフ電流を下げる目的においては極めて有効であることが示された。
【０１４５】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性や信頼性を大幅に向上させることができる。
【０１４６】
特に、画素部のｎチャネル型ＴＦＴのＬＤＤ領域をｎ--の濃度でかつＬoffのみとして形成することにより、大幅にオフ電流値を低減でき、画素部の低消費電力化に寄与することができる。また、駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域をｎ-の濃度でかつＬovのみとして形成することにより、電流駆動能力を高め、かつ、ホットキャリアによる劣化を防ぎ、オン電流値の劣化を低減することができる。また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に電子機器）の動作性能と信頼性も向上させることができる。
【図面の簡単な説明】
【図１】 本実施形態の画素部、駆動回路の断面図。
【図２】 画素部、駆動回路の作製工程を示す断面図。
【図３】 画素部、駆動回路の作製工程を示す断面図。
【図４】 画素部、駆動回路の作製工程を示す断面図。
【図５】 画素部、駆動回路の作製工程を示す断面図。
【図６】 画素部、駆動回路の作製工程を示す断面図。
【図７】 アクティブマトリクス型液晶表示装置の断面構造図。
【図８】 アクティブマトリクス型液晶表示装置の斜視図。
【図９】 画素部の上面図。
【図１０】 アクティブマトリクス型液晶表示装置の回路ブロック図。
【図１１】 ゲート電極とＬＤＤ領域の位置関係を説明する図。
【図１２】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１３】 画素部、駆動回路の作製工程を示す断面図。
【図１４】 半導体装置の一例を示す図。
【図１５】 半導体装置の一例を示す図。
【図１６】 プロジェクタの一例を示す図。
【図１７】 ＥＬ表示装置の構造を示す上面図及び断面図。
【図１８】 ＥＬ表示装置の画素部の断面図。
【図１９】 ＥＬ表示装置の画素部の上面図と回路図。
【図２０】 ＥＬ表示装置の画素部の回路図の例。
【図２１】 オフ電流のドレイン電圧依存性を示すグラフである。
【図２２】 オフ電流に対するＬoffの効果を説明するグラフ。
【図２３】 オフ電流のＬov依存性を説明するグラフ。
【図２４】 オフ電流に対するオフセット領域の効果を説明するグラフ。
【図２５】 オフ電流のＬoffに添加する不純物元素のドーズ量依存性を説明するグラフ。
【符号の説明】
２０１ 基板
２０２ 下地膜
２０４〜２０７ 島状半導体層
２０８ ゲート絶縁膜
２２８〜２３１ ゲート電極
２３２ 容量配線
２４８ キャップ層
２５１ 保護絶縁膜
２５２ 層間絶縁膜
２５３〜２５９ ソースまたはドレイン電極
２６０ パッシベーション膜
２６１ 第２の層間絶縁膜
２６２ 画素電極
Claims (11)
- 同一基板上に画素部と前記画素部の駆動回路とを有する半導体装置の作製方法において、
前記駆動回路を形成する第１のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域及びソース領域になる領域を除いた領域、またはチャネル形成領域になる領域を除いた領域と、前記駆動回路を形成する第２のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域を除いた領域とに、２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、
前記駆動回路を形成するｐチャネル型ＴＦＴの半導体膜の上方に、第１ゲート電極を形成し、前記第１のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第２ゲート電極を形成し、前記第２のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第３ゲート電極を形成し、前記画素部のｎチャネル型ＴＦＴの半導体膜の上方に、第４ゲート電極を形成する第２の工程と、
前記ｐチャネル型ＴＦＴの半導体膜に、前記第１ゲート電極をマスクとして３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第３の工程と、
前記第１のｎチャネル型ＴＦＴの半導体膜に前記第２ゲート電極をマスクとして、前記第２のｎチャネル型ＴＦＴの半導体膜に前記第３ゲート電極の側面を覆う第１レジストマスクをマスクとして、前記画素部のｎチャネル型ＴＦＴの半導体膜に前記第４ゲート電極の側面を覆う第２レジストマスクをマスクとして、それぞれ１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程と、
前記画素部のｎチャネル型ＴＦＴの半導体膜に、少なくとも前記第４ゲート電極の側面を覆う前記第２レジストマスクより薄い絶縁膜を介して、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第５の工程と、を有することを特徴とする半導体装置の作製方法。 - 同一基板上に画素部と前記画素部の駆動回路とを有する半導体装置の作製方法において、
前記駆動回路を形成する第１のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域及びソース領域になる領域を除いた領域、またはチャネル形成領域になる領域を除いた領域と、前記駆動回路を形成する第２のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域を除いた領域と、前記画素部の保持容量を形成する半導体層とに、２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、
前記駆動回路を形成するｐチャネル型ＴＦＴの半導体膜の上方に、第１ゲート電極を形成し、前記第１のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第２ゲート電極を形成し、前記第２のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第３ゲート電極を形成し、前記画素部のｎチャネル型ＴＦＴの半導体膜の上方に、第４ゲート電極を形成する第２の工程と、
前記ｐチャネル型ＴＦＴの半導体膜に、前記第１ゲート電極をマスクとして３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第３の工程と、
前記第１のｎチャネル型ＴＦＴの半導体膜に前記第２ゲート電極をマスクとして、前記第２のｎチャネル型ＴＦＴの半導体膜に前記第３ゲート電極の側面を覆う第１レジストマスクをマスクとして、前記画素部のｎチャネル型ＴＦＴの半導体膜に前記第４ゲート電極の側面を覆う第２レジストマスクをマスクとして、それぞれ１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第４の工程と、
前記画素部のｎチャネル型ＴＦＴの半導体膜に、少なくとも前記第４ゲート電極の側面を覆う前記第２レジストマスクより薄い絶縁膜を介して、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第５の工程と、を有することを特徴とする半導体装置の作製方法。 - 請求項１又は２において、前記第５の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、前記ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴とする半導体装置の作製方法。
- 同一基板上に画素部と前記画素部の駆動回路とを有する半導体装置の作製方法において、
前記駆動回路を形成する第１のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域及びソース領域になる領域を除いた領域、またはチャネル形成領域になる領域を除いた領域と、前記駆動回路を形成する第２のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域を除いた領域とに、２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、
前記駆動回路を形成するｐチャネル型ＴＦＴの半導体膜の上方に、第１ゲート電極を形成し、前記第１のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第２ゲート電極を形成し、前記第２のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第３ゲート電極を形成し、前記画素部のｎチャネル型ＴＦＴの半導体膜の上方に、第４ゲート電極を形成する第２の工程と、
前記画素部のｎチャネル型ＴＦＴの半導体膜に、少なくとも前記第４ゲート電極の側面を覆う絶縁膜を介して、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第３の工程と、
前記ｐチャネル型ＴＦＴの半導体膜に、前記第１ゲート電極をマスクとして３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第４の工程と、
前記第１のｎチャネル型ＴＦＴの半導体膜に前記第２ゲート電極をマスクとして、前記第２のｎチャネル型ＴＦＴの半導体膜に前記第３ゲート電極の側面を覆う第１レジストマスクをマスクとして、前記画素部のｎチャネル型ＴＦＴの半導体膜に前記第４ゲート電極の側面を覆う前記絶縁膜より厚い第２レジストマスクをマスクとして、それぞれ１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第５の工程と、を有することを特徴とする半導体装置の作製方法。 - 同一基板上に画素部と前記画素部の駆動回路とを有する半導体装置の作製方法において、
前記駆動回路を形成する第１のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域及びソース領域になる領域を除いた領域、またはチャネル形成領域になる領域を除いた領域と、前記駆動回路を形成する第２のｎチャネル型ＴＦＴの半導体膜のチャネル形成領域になる領域を除いた領域と、前記画素部の保持容量を形成する半導体層とに、２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程と、
前記駆動回路を形成するｐチャネル型ＴＦＴの半導体膜の上方に、第１ゲート電極を形成し、前記第１のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第２ゲート電極を形成し、前記第２のｎチャネル型ＴＦＴの半導体膜の上方に、チャネル形成領域になる領域と前記第１の工程で形成される不純物元素添加領域の一部とに重なるように第３ゲート電極を形成し、前記画素部のｎチャネル型ＴＦＴの半導体膜の上方に、第４ゲート電極を形成する第２の工程と、
前記画素部のｎチャネル型ＴＦＴの半導体膜に、少なくとも前記第４ゲート電極の側面を覆う絶縁膜を介して、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第３の工程と、
前記ｐチャネル型ＴＦＴの半導体膜に、前記第１ゲート電極をマスクとして３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第４の工程と、
前記第１のｎチャネル型ＴＦＴの半導体膜に前記第２ゲート電極をマスクとして、前記第２のｎチャネル型ＴＦＴの半導体膜に前記第３ゲート電極の側面を覆う第１レジストマスクをマスクとして、前記画素部のｎチャネル型ＴＦＴの半導体膜に前記第４ゲート電極の側面を覆う前記絶縁膜より厚い第２レジストマスクをマスクとして、それぞれ１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第５の工程と、を有することを特徴とする半導体装置の作製方法。 - 請求項４又は５において、前記第３の工程によって、前記画素部のｎチャネル型ＴＦＴに、ｎ型不純物領域と、前記ｎ型不純物領域とチャネル形成領域とに挟まれたオフセット領域とが形成されることを特徴とする半導体装置の作製方法。
- 請求項３又は６において、前記オフセット領域は、前記画素部のｎチャネル型ＴＦＴの第４ゲート電極を覆った絶縁膜をマスクとして自己整合的に形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至７のいずれか一において、前記絶縁膜の厚さは２０〜１００ｎｍであることを特徴とする半導体装置の作製方法。
- 請求項１乃至８のいずれか一において、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域は、ドレイン側のみに形成されることを特徴とする半導体装置の作製方法。
- 請求項１乃至９のいずれか一において、前記第１のｎチャネル型ＴＦＴは、シフトレジスタ回路、レベルシフタ回路及びバッファ回路から選ばれた少なくとも一の回路に用いられ、前記第２のｎチャネル型ＴＦＴは、サンプリング回路に用いられることを特徴とする半導体装置の作製方法。
- 請求項１乃至１０のいずれか一において、前記半導体装置は、ＥＬ表示装置、携帯電話、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、プロジェクター、携帯書籍、デジタルカメラから選ばれた一つであることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085444A JP4850326B2 (ja) | 1999-03-26 | 2000-03-24 | 半導体装置の作製方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8499799 | 1999-03-26 | ||
| JP1999084997 | 1999-03-26 | ||
| JP11-84997 | 1999-03-26 | ||
| JP2000085444A JP4850326B2 (ja) | 1999-03-26 | 2000-03-24 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000349299A JP2000349299A (ja) | 2000-12-15 |
| JP2000349299A5 JP2000349299A5 (ja) | 2007-06-07 |
| JP4850326B2 true JP4850326B2 (ja) | 2012-01-11 |
Family
ID=26425960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085444A Expired - Fee Related JP4850326B2 (ja) | 1999-03-26 | 2000-03-24 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4850326B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| US20040227197A1 (en) | 2003-02-28 | 2004-11-18 | Shinji Maekawa | Composition of carbon nitride, thin film transistor with the composition of carbon nitride, display device with the thin film transistor, and manufacturing method thereof |
| JP4467901B2 (ja) * | 2003-03-28 | 2010-05-26 | シャープ株式会社 | 薄膜トランジスタ装置の製造方法 |
| JP5236903B2 (ja) * | 2006-06-29 | 2013-07-17 | 株式会社半導体エネルギー研究所 | 表示装置及び表示装置の作製方法 |
| US7781768B2 (en) | 2006-06-29 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device, method for manufacturing the same, and electronic device having the same |
| KR101829309B1 (ko) | 2010-01-22 | 2018-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI670711B (zh) * | 2010-09-14 | 2019-09-01 | 日商半導體能源研究所股份有限公司 | 記憶體裝置和半導體裝置 |
| US9171840B2 (en) * | 2011-05-26 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509175B2 (ja) * | 1985-03-20 | 1996-06-19 | 株式会社日立製作所 | 配線構造体の製造方法 |
| JPS6466980A (en) * | 1987-09-08 | 1989-03-13 | Seiko Epson Corp | Superconducting transistor |
| JP2660451B2 (ja) * | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3516166B2 (ja) * | 1992-09-14 | 2004-04-05 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
| JPH09260600A (ja) * | 1996-03-19 | 1997-10-03 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JPH10240164A (ja) * | 1997-03-03 | 1998-09-11 | Toshiba Corp | 駆動回路一体型表示装置 |
| JPH1065181A (ja) * | 1997-04-04 | 1998-03-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2000
- 2000-03-24 JP JP2000085444A patent/JP4850326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000349299A (ja) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6563051B2 (ja) | 表示装置 | |
| US6579736B2 (en) | Semiconductor device and method of manufacturing thereof | |
| JP5132714B2 (ja) | 透過型液晶表示装置、プロジェクター及びデジタルカメラ | |
| US6281552B1 (en) | Thin film transistors having ldd regions | |
| US6936844B1 (en) | Semiconductor device having a gate wiring comprising laminated wirings | |
| JP4549475B2 (ja) | 半導体装置、電子機器、および半導体装置の作製方法 | |
| JP4536187B2 (ja) | 半導体装置およびその作製方法 | |
| JP4801238B2 (ja) | 半導体装置の作製方法 | |
| JP4850326B2 (ja) | 半導体装置の作製方法 | |
| JP3859915B2 (ja) | 半導体装置の作製方法 | |
| JP4357672B2 (ja) | 露光装置および露光方法および半導体装置の作製方法 | |
| JP4493778B2 (ja) | 半導体装置の作製方法 | |
| JP4583716B2 (ja) | 半導体装置 | |
| JP4896286B2 (ja) | 半導体装置の作製方法 | |
| JP4536202B2 (ja) | 半導体装置およびその作製方法、並びに電子機器 | |
| JP4463377B2 (ja) | 半導体装置およびその作製方法 | |
| JP4527070B2 (ja) | 半導体装置およびその作製方法、並びに電子機器 | |
| JP4527069B2 (ja) | 表示装置 | |
| KR100775130B1 (ko) | 반도체장치 | |
| JP2000332256A (ja) | 半導体装置の作製方法 | |
| KR100775129B1 (ko) | 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100726 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100806 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110817 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |