JP2000332256A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法

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JP2000332256A JP2000066044A JP2000066044A JP2000332256A JP 2000332256 A JP2000332256 A JP 2000332256A JP 2000066044 A JP2000066044 A JP 2000066044A JP 2000066044 A JP2000066044 A JP 2000066044A JP 2000332256 A JP2000332256 A JP 2000332256A
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Abstract

(57)【要約】 【課題】 動作性能および信頼性の高い半導体装置およ
びその作製方法を提供する。 【解決手段】 駆動回路部を形成するｎチャネル型ＴＦ
Ｔ３０２にはＬov領域２０７が配置され、ホットキャリ
ア注入による劣化に強いＴＦＴ構造が実現される。ま
た、画素部を形成するｎチャネル型ＴＦＴ３０４にはＬ
off領域２１７〜２２０が配置され、低オフ電流値のＴ
ＦＴ構造が実現される。この時、Ｌov領域にはＬoff領
域よりも高い濃度でｎ型不純物元素が存在し、Ｌov領域
となるｎ型不純物領域（ｂ）は全体が光アニールによっ
て十分に活性化されているため、チャネル形成領域との
間に良好な接合部を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴという）で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部（画素回路）とその周辺に
設けられる駆動回路（制御回路）を同一基板上に設けた
液晶表示装置やＥＬ（エレクトロルミネッセンス）表示
装置に代表される電気光学装置（電子装置ともいう）、
および電気光学装置を搭載した電気器具（電子機器とも
いう）に関する。
【０００２】尚、本願明細書において半導体装置とは、
半導体特性を利用することで機能する装置全般を指し、
上記電気光学装置およびその電気光学装置を搭載した電
気器具も半導体装置に含まれる。
【０００３】
【従来の技術】絶縁表面を有する基板上にＴＦＴで形成
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（典型的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。
【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベル
シフタ、バッファ、サンプリング回路などの駆動回路が
一枚の基板上に形成される。また、密着型イメージセン
サでは、サンプルホールド回路、シフトレジスタ、マル
チプレクサ回路などの画素部を制御するための駆動回路
がＴＦＴを用いて形成されている。
【０００５】これらの駆動回路（周辺駆動回路ともい
う）はそれぞれにおいて動作条件が必ずしも同一でない
ので、当然ＴＦＴに要求される特性も少なからず異なっ
ている。画素部においては、スイッチ素子として機能す
る画素ＴＦＴと補助の保持容量を設けた構成であり、液
晶に電圧を印加して駆動させるものである。ここで、液
晶は交流で駆動させる必要があり、フレーム反転駆動と
呼ばれる方式が多く採用されている。従って、要求され
るＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流値）を十分低くさせておく必要があっ
た。
【０００６】また、バッファは高い駆動電圧が印加され
るため、高電圧がかかっても壊れない程度にまで耐圧を
高めておく必要があった。また電流駆動能力を高めるた
めに、オン電流値（ＴＦＴがオン動作時に流れるドレイ
ン電流値）を十分確保する必要があった。
【０００７】しかし、ポリシリコンＴＦＴのオフ電流値
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。
【０００８】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。
【０００９】また、ホットキャリア注入によるオン電流
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。
【００１０】また、アクティブマトリクス型液晶表示装
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。
【００１１】ところが、このコンデンサはオフ電流値等
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ（保持容量）を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。
【００１２】
【発明が解決しようとする課題】しかしながら、画素部
の画素ＴＦＴと、シフトレジスタやバッファなどの駆動
回路のＴＦＴ（以下、駆動ＴＦＴという）とでは、その
要求される特性は必ずしも同じではない。例えば、画素
ＴＦＴにおいては、ゲート配線に大きな逆バイアス（ｎ
チャネル型ＴＦＴであればマイナス）電圧が印加される
が、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加
されて動作されることはない。また、前者の動作速度は
後者の１／１００以下で良い。
【００１３】また、ＧＯＬＤ構造は確かにオン電流値の
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。
【００１４】このように、アクティブマトリクス型液晶
表示装置のような複数の集積回路を有する半導体装置に
おいて、全てのＴＦＴを同じ構造で形成することは必ず
しも好ましくなかった。
【００１５】さらに、従来例に示したように画素部に容
量配線を用いた保持容量を形成して十分な容量を確保し
ようとすると、開口率（一画素の面積に対して画像表示
が可能な面積の割合）を犠牲にしなければならなかっ
た。特に、プロジェクター型表示装置に用いられるよう
な小型の高精細パネルでは、一個当たりの画素面積も小
さいため、容量配線による開口率の低下は問題となって
いた。
【００１６】本発明はこのような課題を解決するための
技術であり、半導体装置の各回路に配置されるＴＦＴの
構造を、回路の機能に応じて適切なものとすることによ
り、半導体装置の動作性能および信頼性を向上させるこ
とを目的とする。また、そのような半導体装置を実現す
るための作製方法を提供することを課題とする。
【００１７】また、他の目的として画素部を有する半導
体装置において、画素に設けられる保持容量の面積を縮
小化し、開口率を向上させるための構造を提供すること
を目的とする。また、そのような画素部の作製方法を提
供する。
【００１８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明では、同一基板上に画素部と駆動回路とを含
む半導体装置において、前記駆動回路を形成するｎチャ
ネル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチ
ャネル型ＴＦＴのゲート配線とゲート絶縁膜を挟んで重
なるように形成され、前記画素部を形成する画素ＴＦＴ
のＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲート絶
縁膜を挟んで重ならないように形成され前記駆動回路を
形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画
素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素
が含まれる。
【００１９】また、上記構成に加えて、前記画素部の保
持容量を有機樹脂膜の上に設けられた遮光膜、該遮光膜
の酸化物および画素電極で形成しても良い。こうするこ
とで非常に小さい面積で保持容量を形成することができ
るため、画素の開口率を向上させることができる。
【００２０】また、本発明のさらに詳細な構成は、同一
基板上に画素部と駆動回路とを含む半導体装置におい
て、前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁
膜を挟んでゲート配線と重なるように形成された第１の
ｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁
膜を挟んでゲート配線と重なるように形成された第２の
ｎチャネル型ＴＦＴとが含まれ、前記画素部には、ＬＤ
Ｄ領域がゲート絶縁膜を挟んでゲート配線と重ならない
ように形成された画素ＴＦＴが含まれることを特徴とす
る。勿論、画素部の保持容量を有機樹脂膜の上に設けら
れた遮光膜、該遮光膜の酸化物および画素電極で形成し
ても良い。勿論、画素部の保持容量を有機樹脂膜の上に
設けられた遮光膜、該遮光膜の酸化物および画素電極で
形成しても良い。
【００２１】なお、上記構成において、前記駆動回路を
形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画
素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の濃度で周期
表の周期表の１５族に属する元素を含ませておけば良
い。また、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域
をチャネル形成領域とドレイン領域との間に形成し、前
記第２のｎチャネル型ＴＦＴのＬＤＤ領域をチャネル形
成領域を挟んで形成しても良い。
【００２２】また、作製工程に関する本発明の構成は、
同一基板上に画素部及び駆動回路を含む半導体装置の作
製方法において、基板上に結晶構造を含む半導体膜を形
成する第１工程と、前記結晶構造を含む半導体膜に対し
て第１の光アニールを行う第２工程と、前記結晶構造を
含む半導体膜の前記駆動回路を形成するｎチャネル型Ｔ
ＦＴとなる領域にｐ型不純物元素を添加してｐ型不純物
領域（ｂ）を形成する第３工程と、前記結晶構造を含む
半導体膜の前記駆動回路を形成するｎチャネル型ＴＦＴ
となる領域にｎ型不純物元素を添加し、ｎ型不純物領域
（ｂ）を形成する第４工程と、前記第４工程まで終了し
た結晶構造を含む半導体膜に対して第２の光アニールを
行う第５工程と、前記第５工程まで終了した結晶構造を
含む半導体膜をパターニングして活性層を形成する第６
工程と、前記活性層の上にゲート絶縁膜を形成する第７
工程と、前記ゲート絶縁膜の上にゲート配線を形成する
第８工程と、前記活性層に前記ゲート配線をマスクとし
てｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）を形
成する第９工程と、前記ゲート配線をマスクとして前記
ゲート絶縁膜をエッチングする第１０工程と、前記ｎチ
ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
型不純物領域（ａ）を形成する第１１工程と、前記ｐチ
ャネル型ＴＦＴの活性層にｐ型不純物元素を添加し、ｐ
型不純物領域（ａ）を形成する第１２工程と、を有する
ことを特徴とする。
【００２３】なお、この構成において、第１工程から第
７工程に至るまでの順序は適宜変更しても構わない。ど
のような順序としても、最終的に形成されるＴＦＴの基
本的な機能は変化せず、本発明の効果を損なうものでは
ない。
【００２４】また、ｐ型不純物領域（ａ）、ｎ型不純物
領域（ａ）またはｎ型不純物領域（ｂ）を形成する工程
の順序を適宜変更することも構わない。この場合もどの
ような順序であっても最終的に形成されるＴＦＴの基本
的な機能は変化せず、本発明の効果を損なうものではな
い。
【００２５】
【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例でもって詳細な説明を行うこととする。
【００２６】[実施例１]本発明の実施例について図１〜
図４を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路では、シフトレジスタ、バッファ等の基本回路である
ＣＭＯＳ回路と、サンプリング回路を形成するｎチャネ
ル型ＴＦＴとを図示することとする。
【００２７】図１（Ａ）において、基板１００には、ガ
ラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板、金属基板またはステンレス基板の表
面に絶縁膜を形成したものを基板としても良い。耐熱性
が許せばプラスチック基板（プラスチックフィルムも含
む）を用いることも可能である。
【００２８】そして、基板１００のＴＦＴが形成される
表面には、珪素（シリコン）を含む絶縁膜（本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す）からなる下地膜１０１をプラ
ズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成した。なお、本明細書中において窒化酸化シリコ
ン膜とはＳｉＯxＮy（但し、０＜ｘ、ｙ＜１）で表され
る絶縁膜であり、珪素、酸素、窒素を所定の割合で含む
絶縁膜を指す。また、窒化酸化シリコン膜は、ＳｉＨ4
とＮ2ＯとＮＨ3を原料ガスとして作製すればよく、含有
する窒素濃度を２５atomic％以上５０atomic％未満とす
ると良い。
【００２９】本実施例では、下地膜１０１として、窒化
酸化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍ
の厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここで
は１５０ｎｍの厚さとした２層構造で形成した。下地膜
１０１は基板からの不純物汚染を防ぐために設けられる
ものであり、石英基板を用いた場合には必ずしも設けな
くても良い。
【００３０】次に下地膜１０１の上に２０〜１００ｎｍ
の厚さの、非晶質構造を含む半導体膜（本実施例では非
晶質シリコン膜（図示せず））を公知の成膜法で形成し
た。なお、非晶質構造を含む半導体膜としては、非晶質
半導体膜、微結晶半導体膜があり、さらに非晶質シリコ
ンゲルマニウム膜などの非晶質構造を含む化合物半導体
膜も含まれる。
【００３１】そして、特開平７−１３０６５２号公報に
記載された技術に従って、結晶構造を含む半導体膜（本
実施例では結晶質シリコン膜）１０２を形成した。同公
報記載の技術は、非晶質シリコン膜の結晶化に際して、
結晶化を助長する触媒元素（ニッケル、コバルト、ゲル
マニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一
種または複数種の元素、代表的にはニッケル）を用いる
結晶化手段である。
【００３２】具体的には、非晶質シリコン膜表面に触媒
元素を保持させた状態で加熱処理を行い、非晶質シリコ
ン膜を結晶質シリコン膜に変化させるものである。本実
施例では同公報の実施例１に記載された技術を用いる
が、実施例２に記載された技術を用いても良い。なお、
結晶質シリコン膜には、いわゆる単結晶シリコン膜も多
結晶シリコン膜も含まれるが、本実施例で形成される結
晶質シリコン膜は結晶粒界を有するシリコン膜である。
（図１（Ａ））
【００３３】非晶質シリコン膜は含有水素量にもよる
が、好ましくは４００〜５５０℃で数時間加熱して脱水
素処理を行い、含有水素量を５atomic％以下として、結
晶化の工程を行うことが望ましい。また、非晶質シリコ
ン膜をスパッタ法や蒸着法などの他の作製方法で形成し
ても良いが、膜中に含まれる酸素、窒素などの不純物元
素を十分低減させておくことが望ましい。
【００３４】ここでは、下地膜と非晶質シリコン膜と
は、同じ成膜法で形成することが可能であるので両者を
連続形成しても良い。下地膜を形成後、一旦大気雰囲気
にさらされないようにすることで表面の汚染を防ぐこと
が可能となり、作製されるＴＦＴの特性バラツキを低減
させることができる。
【００３５】次に、結晶質シリコン膜１０２に対してレ
ーザー光源から発する光（レーザー光）を照射（以下、
レーザーアニールという）して結晶性の改善された結晶
質シリコン膜１０３を形成した。レーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。（図１（Ｂ））
【００３６】また、レーザー光の代わりにランプから発
する光（ランプ光）を照射（以下、ランプアニールとい
う）しても良い。ランプ光としては、ハロゲンランプ、
赤外ランプ等から発するランプ光を用いることができ
る。
【００３７】なお、このようにレーザー光またはランプ
光により熱処理（アニール）を施す工程を光アニール工
程という。光アニール工程は短時間で高温熱処理が行え
るため、ガラス基板等の耐熱性の低い基板を用いる場合
にも効果的な熱処理工程を高いスループットで行うこと
ができる。勿論、目的はアニールであるので電熱炉を用
いたファーネスアニール（熱アニールともいう）で代用
することもできる。
【００３８】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行っ
た。レーザーアニール条件は、励起ガスとしてＸｅＣｌ
ガスを用い、処理温度を室温、パルス発振周波数を３０
Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ
/cm2（代表的には３５０〜４００mJ/cm2）とした。
【００３９】上記条件で行われたレーザーアニール工程
は、熱結晶化後に残存した非晶質領域を完全に結晶化す
ると共に、既に結晶化された結晶質領域の欠陥等を低減
する効果を有する。そのため、本工程は光アニールによ
り半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。このような
効果はランプアニールの条件を最適化することによって
も得ることが可能である。本明細書中ではこのような条
件で行われる光アニールを第１の光アニールと呼ぶこと
にする。
【００４０】次に、結晶質シリコン膜１０３上に後の不
純物添加時のために保護膜１０４を形成した。保護膜１
０４は１００〜２００ｎｍ（好ましくは１３０〜１７０
ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン
膜を用いた。この保護膜１０４は不純物添加時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、微妙な濃度制御を可能にするための意味がある。
【００４１】そして、その上にレジストマスク１０５を
形成し、保護膜１０４を介してｐ型を付与する不純物元
素（以下、ｐ型不純物元素という）を添加した。ｐ型不
純物元素としては、代表的には周期表の１３族に属する
元素、典型的にはボロンまたはガリウムを用いることが
できる。この工程（チャネルドープ工程という）はＴＦ
Ｔのしきい値電圧を制御するための工程である。なお、
ここではジボラン（Ｂ 2Ｈ6）を質量分離しないでプラズ
マ励起したイオンドープ法でボロンを添加した。勿論、
質量分離を行うイオンインプランテーション法を用いて
も良い。
【００４２】この工程により１×１０15〜１×１０18at
oms/cm3（代表的には５×１０16〜５×１０17atoms/c
m3）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１０６を形成した。なお、本明細書中で
は少なくとも上記濃度範囲でｐ型不純物元素を含む不純
物領域をｐ型不純物領域（ｂ）と定義する。（図１
（Ｃ））
【００４３】次に、レジストマスク１０５を除去し、新
たにレジストマスク１０７〜１１０を形成した。そし
て、ｎ型を付与する不純物元素（以下、ｎ型不純物元素
という）を添加してｎ型を呈する不純物領域１１１〜１
１３を形成した。なお、ｎ型不純物元素としては、代表
的には周期表の１５族に属する元素、典型的にはリンま
たは砒素を用いることができる。（図１（Ｄ））
【００４４】この低濃度不純物領域１１１〜１１３は、
後にＣＭＯＳ回路およびサンプリング回路のｎチャネル
型ＴＦＴにおいて、ＬＤＤ領域として機能させるための
不純物領域である。なお、ここで形成された不純物領域
にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm
3（代表的には５×１０17〜５×１０18atoms/cm3）の濃
度で含まれている。本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と
定義する。
【００４５】なお、ここではフォスフィン（ＰＨ3）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０18atoms/cm3の濃度で添加した。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、保護膜１０４を介して結晶質シリ
コン膜にリンを添加した。
【００４６】次に、保護膜１０４を除去し、再びレーザ
ー光の照射工程を行った。ここでもレーザー光として
は、パルス発振型または連続発振型のエキシマレーザー
光が望ましいが、連続発振型のアルゴンレーザー光でも
良い。また、レーザー光のビーム形状は線状であっても
矩形状であっても構わない。但し、添加された不純物元
素の活性化が目的であるので、結晶質シリコン膜が溶融
しない程度のエネルギーで照射することが好ましい。ま
た、保護膜１０４をつけたままレーザーアニール工程を
行うことも可能である。（図１（Ｅ））
【００４７】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行っ
た。レーザーアニール条件は、励起ガスとしてＫｒＦガ
スを用い、処理温度を室温、パルス発振周波数を３０Ｈ
ｚとし、レーザーエネルギー密度を１００〜３００mJ/c
m2（代表的には１５０〜２５０mJ/cm2）とした。
【００４８】上記条件で行われた光アニール工程は、添
加されたｎ型またはｐ型を付与する不純物元素を活性化
すると共に、不純物元素の添加時に非晶質化した半導体
膜を再結晶化する効果を有する。なお、上記条件は半導
体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。また、本
工程は光アニールによりｎ型またはｐ型を付与する不純
物元素を活性化する工程、半導体膜を再結晶化する工
程、またはそれらを同時に行う工程と呼ぶこともでき
る。このような効果はランプアニールの条件を最適化す
ることによっても得ることが可能である。本明細書中で
はこのような条件で行われる光アニールを第２の光アニ
ールと呼ぶことにする。
【００４９】この工程によりｎ型不純物領域（ｂ）１１
１〜１１３の境界部、即ち、ｎ型不純物領域（ｂ）の周
囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質
的に真性とみなす）との接合部が明確になる。このこと
は、後にＴＦＴが完成した時点において、ＬＤＤ領域と
チャネル形成領域とが非常に良好な接合部を形成しうる
ことを意味する。
【００５０】なお、このレーザー光による不純物元素の
活性化に際して、熱処理による活性化を併用しても構わ
ない。熱処理による活性化を行う場合は、基板の耐熱性
を考慮して４５０〜５５０℃程度の熱処理を行えば良
い。
【００５１】次に、結晶質シリコン膜の不要な部分を除
去して、島状の半導体膜（以下、活性層という）１１４
〜１１７を形成した。（図１（Ｆ））
【００５２】次に、活性層１１４〜１１７を覆ってゲー
ト絶縁膜１１８を形成した。ゲート絶縁膜１１８は、１
０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに
形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ
2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５
ｎｍの厚さに形成した。（図２（Ａ））
【００５３】次に、ゲート配線となる導電膜を形成し
た。なお、ゲート配線は単層の導電膜で形成しても良い
が、必要に応じて二層、三層といった積層膜とすること
が好ましい。本実施例では、第１導電膜１１９と第２導
電膜１２０とでなる積層膜を形成した。（図２（Ｂ））
【００５４】ここで第１導電膜１１９、第２導電膜１２
０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）、銀（Ａｇ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）もしくは銅（Ｃｕ）から選ばれた元
素、または前記元素を主成分とする導電膜（代表的には
窒化タンタル膜、窒化タングステン膜もしくは窒化チタ
ン膜）、または前記元素を組み合わせた合金膜（代表的
にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金もしくはＡｇ−Ｐｄ
−Ｃｕ合金）を用いることができる。
【００５５】なお、第１導電膜１１９は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎ
ｍ）とすれば良い。本実施例では、第１導電膜１１９と
して、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第
２導電膜１２０として、３５０ｎｍ厚のタングステン膜
を用いた。
【００５６】なお、図示しないが、第１導電膜１１９の
上もしくは下にシリコン膜を２〜２０ｎｍ程度の厚さで
形成しておくことは有効である。これによりその上に形
成される導電膜の密着性の向上と、酸化防止を図ること
ができる。
【００５７】次に、第１導電膜１１９と第２導電膜１２
０とを一括でエッチングして４００ｎｍ厚のゲート配線
１２１〜１２４を形成した。この時、駆動回路のｎチャ
ネル型ＴＦＴのゲート配線１２２、１２３はｎ型不純物
領域（ｂ）１１１〜１１３の一部とゲート絶縁膜を介し
て重なるように形成した。この重なった部分が後にＬov
領域となる。なお、ゲート配線１２４は断面では二つに
見えるが、実際は連続的に繋がった一つのパターンから
形成されている。（図２（Ｃ））
【００５８】次に、ゲート配線１２１〜１２４をマスク
として自己整合的にｎ型不純物元素（本実施例ではリ
ン）を添加した。こうして形成された不純物領域１２５
〜１３０には前記ｎ型不純物領域（ｂ）の１／２〜１／
１０（代表的には１／３〜１／４）の濃度（但し、前述
のチャネルドープ工程で添加されたボロン濃度よりも５
〜１０倍高い濃度、代表的には１×１０16〜５×１０18
atoms/cm3、典型的には３×１０17〜３×１０18atoms/c
m3、）でリンが添加されるように調節した。なお、本明
細書中では上記濃度範囲でｎ型不純物元素を含む不純物
領域をｎ型不純物領域（ｃ）と定義する。（図２
（Ｄ））
【００５９】なお、この工程ではゲート配線で隠された
部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０
16〜５×１０18atoms/cm3の濃度でリンが添加されてい
るが、非常に低濃度であるためｎ型不純物領域（ｂ）と
しての機能には影響を与えない。また、ｎ型不純物領域
（ｂ）１２７〜１３０には既にチャネルドープ工程で１
×１０15〜１×１０18atoms/cm3の濃度のボロンが添加
されているが、この工程ではｐ型不純物領域（ｂ）に含
まれるボロンの５〜１０倍の濃度でリンが添加されるの
で、この場合もボロンはｎ型不純物領域（ｂ）の機能に
は影響を与えないと考えて良い。
【００６０】但し、厳密にはｎ型不純物領域（ｂ）１１
１〜１１３のうちゲート配線に重なった部分のリン濃度
が２×１０16〜５×１０19atoms/cm3のままであるのに
対し、ゲート配線に重ならない部分はそれに１×１０16
〜５×１０18atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
【００６１】次に、ゲート配線１２１〜１２４をマスク
として自己整合的にゲート絶縁膜１１８をエッチングし
た。エッチングはドライエッチング法を用い、エッチン
グガスとしてはＣＨＦ3ガスを用いた。但し、エッチン
グガスはこれに限定する必要はない。こうしてゲート配
線下にゲート絶縁膜１３１〜１３４が形成された。（図
２（Ｅ））
【００６２】このように活性層を露呈させることによっ
て、次に不純物元素の添加工程を行う際に加速電圧を低
くすることができる。そのため、また必要なドーズ量が
少なくて済むのでスループットが向上する。勿論、ゲー
ト絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。
【００６３】次に、ゲート配線を覆う形でレジストマス
ク１３５〜１３８を形成し、ｎ型不純物元素（本実施例
ではリン）を添加して高濃度にリンを含む不純物領域１
３９〜１４７を形成した。ここでも、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃
度は１×１０20〜１×１０21atoms/cm3（代表的には２
×１０20〜５×１０20atoms/cm3）とした。（図２
（Ｆ））
【００６４】なお、本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１３９〜１４７が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
１３９〜１４７はｎ型不純物領域（ａ）と言い換えても
構わない。
【００６５】次に、レジストマスク１３５〜１３８を除
去し、新たにレジストマスク１４８を形成した。そし
て、ｐ型不純物元素（本実施例ではボロン）を添加し、
高濃度にボロンを含む不純物領域１４９、１５０を形成
した。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
により３×１０20〜３×１０21atoms/cm3（代表的には
５×１０20〜１×１０2 1atoms/cm3）濃度でボロンを添
加した。なお、本明細書中では上記濃度範囲でｐ型不純
物元素を含む不純物領域をｐ型不純物領域（ａ）と定義
する。（図３（Ａ））
【００６６】なお、不純物領域１４９、１５０の一部
（前述のｎ型不純物領域（ａ）１３９、１４０）には既
に１×１０20〜１×１０21atoms/cm3の濃度でリンが添
加されているが、ここで添加されるボロンはその少なく
とも３倍以上の濃度で添加される。そのため、予め形成
されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ
型の不純物領域として機能する。従って、本明細書中で
は不純物領域１４９、１５０をｐ型不純物領域（ａ）と
言い換えても構わない。
【００６７】次に、レジストマスク１４８を除去した
後、第１層間絶縁膜１５１を形成した。第１層間絶縁膜
１５１としては、珪素を含む絶縁膜、具体的には窒化シ
リコン膜、酸化シリコン膜、窒化酸化シリコン膜または
それらを組み合わせた積層膜で形成すれば良い。また、
膜厚は１００〜４００ｎｍとすれば良い。本実施例で
は、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料
ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒
素濃度が２５〜５０atomic%）を用いた。
【００６８】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化するために熱処理工程を
行った。この工程はファーネスアニール法、レーザーア
ニール法、またはラピッドサーマルアニール法（ＲＴＡ
法）で行うことができる。ここではファーネスアニール
法で活性化工程を行った。加熱処理は、窒素雰囲気中に
おいて３００〜６５０℃、好ましくは４００〜５５０
℃、ここでは５５０℃、４時間の熱処理を行った。（図
３（Ｂ））
【００６９】この時、本実施例において非晶質シリコン
膜の結晶化に用いた触媒元素（本実施例ではニッケル）
が、矢印で示す方向に移動して、前述の図２（Ｆ）の工
程で形成された高濃度にリンを含む領域に捕獲（ゲッタ
リング）された。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネ
ル形成領域１５２〜１５６は前記触媒元素の濃度が１×
１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3
以下）となった。
【００７０】また逆に、触媒元素のゲッタリングサイト
となった領域（図２（Ｆ）の工程で不純物領域１３９〜
１４７が形成された領域）は高濃度に触媒元素が偏析し
て５×１０18atoms/cm3以上（代表的には１×１０19〜
５×１０20atoms/cm3）濃度で存在するようになった。
【００７１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、活性層を水素化する工程を行った。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【００７２】活性化工程を終えたら、第１層間絶縁膜１
５１の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜
１５７を形成した。本実施例では第２層間絶縁膜１５７
として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ
法により形成した。こうして第１層間絶縁膜（窒化酸化
シリコン膜）１５１と第２層間絶縁膜（酸化シリコン
膜）１５７との積層膜でなる１μm厚の層間絶縁膜を形
成した。
【００７３】なお、第２層間絶縁膜１５７として、ポリ
イミド、アクリル、ポリアミド、ポリイミドアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いるこ
とも可能である。
【００７４】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１５８〜１６１と、ドレイン配線１６２
〜１６５を形成した。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線１６２、１６３は
同一配線として接続されている。また、図示していない
が、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔ
ｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍ
をスパッタ法で連続して形成した３層構造の積層膜とし
た。なお、ソース配線及びドレイン配線としてＣｕもし
くはＡｇ−Ｐｄ−Ｃｕ合金からなる薄膜とＴｉＮからな
る薄膜とを積層して用いても良い。
【００７５】次に、パッシベーション膜１６６として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成した。この時、本実施例では膜の形
成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラ
ズマ処理を行い、成膜後に熱処理を行った。この前処理
により励起された水素が第１、第２層間絶縁膜中に供給
される。、この状態で熱処理を行うことで、パッシベー
ション膜１６６の膜質を改善するとともに、第１、第２
層間絶縁膜中に添加された水素が下層側に拡散するた
め、効果的に活性層を水素化することができた。
【００７６】また、パッシベーション膜１６６を形成し
た後に、さらに水素化工程を行っても良い。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られた。なお、こ
こで後に画素電極とドレイン配線を接続するためのコン
タクトホールを形成する位置において、パッシベーショ
ン膜１６６に開口部を形成しておいても良い。
【００７７】その後、有機樹脂からなる第３層間絶縁膜
１６７を約１μmの厚さに形成した。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
した。
【００７８】次に、画素部となる領域において、第３層
間絶縁膜１６７上に遮蔽膜１６８を形成した。なお、本
明細書中では光と電磁波を遮るという意味で遮蔽膜とい
う文言を用いる。
【００７９】遮蔽膜１６８はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でな
る膜またはいずれかの元素を主成分とする膜で１００〜
３００ｎｍの厚さに形成した。本実施例では1wt%のチタ
ンを含有させたアルミニウム膜を１２５ｎｍの厚さに形
成した。
【００８０】なお、第３層間絶縁膜１６７上に酸化シリ
コン膜に代表される珪素を含む絶縁膜を５〜５０ｎｍ形
成しておくと、この上に形成する遮蔽膜の密着性を高め
ることができた。また、有機樹脂膜で形成した第３層間
絶縁膜１６７の表面にＣＦ4ガスを用いたプラズマ処理
を施すと、表面改質により膜上に形成する遮蔽膜の密着
性を向上させることができた。
【００８１】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成できる。但し、その場合は遮蔽膜ま
たは接続配線を形成する材料を成膜する前に、予め第３
層間絶縁膜にコンタクトホールを形成しておく必要があ
る。
【００８２】次に、遮蔽膜１６８の表面に陽極酸化法ま
たはプラズマ酸化法（本実施例では陽極酸化法）により
２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さ
の酸化物１６９を形成した。本実施例では遮蔽膜１６８
としてアルミニウムを主成分とする膜を用いたため、陽
極酸化物１６９として酸化アルミニウム膜（アルミナ
膜）が形成された。
【００８３】この陽極酸化処理に際して、まず十分にア
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製した。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節した。そして、この溶液中に陰極となる白
金電極を設け、遮蔽膜１６８が形成されている基板を溶
液に浸し、遮蔽膜１６８を陽極として、一定（数ｍＡ〜
数十ｍＡ）の直流電流を流した。
【００８４】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到
達電圧４５Ｖに達したところで陽極酸化処理を終了させ
た。このようにして遮蔽膜１６８の表面には厚さ約５０
ｎｍの陽極酸化物１６９を形成することができた。ま
た、その結果、遮蔽膜１６８の膜厚は９０ｎｍとなっ
た。なお、ここで示した陽極酸化法に係わる数値は一例
にすぎず、作製する素子の大きさ等によって当然最適値
は変化しうるものである。
【００８５】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
【００８６】次に、第３層間絶縁膜１６７、パッシベー
ション膜１６６にドレイン配線１６５に達するコンタク
トホールを形成し、画素電極１７０を形成した。なお、
画素電極１７１、１７２はそれぞれ隣接する別の画素の
画素電極である。画素電極１７０〜１７２は、透過型液
晶表示装置とする場合には透明導電膜を用い、反射型の
液晶表示装置とする場合には金属膜を用いれば良い。こ
こでは透過型の液晶表示装置とするために、酸化インジ
ウムと酸化スズとの化合物（ＩＴＯと呼ばれる）を１１
０ｎｍの厚さにスパッタ法で形成した。
【００８７】また、この時、画素電極１７０と遮蔽膜１
６８とが陽極酸化物１６９を介して重なり、保持容量
（キャハ゜シタンス・ストレーシ゛）１７３を形成した。なお、この場
合、遮蔽膜１６８をフローティング状態（電気的に孤立
した状態）か固定電位、好ましくはコモン電位（データ
として送られる画像信号の中間電位）に設定しておくこ
とが望ましい。
【００８８】こうして同一基板上に、駆動回路と画素部
とを有したアクティブマトリクス基板が完成した。な
お、図３（Ｃ）においては、駆動回路にはｐチャネル型
ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形
成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦ
Ｔ３０４が形成された。
【００８９】駆動回路のｐチャネル型ＴＦＴ３０１に
は、チャネル形成領域２０１、ソース領域２０２、ドレ
イン領域２０３がそれぞれｐ型不純物領域（ａ）で形成
された。但し、実際にはソース領域またはドレイン領域
の一部に１×１０20〜１×１０ 21atoms/cm3の濃度でリ
ンを含む領域が存在する。また、その領域には図３
（Ｂ）の工程でゲッタリングされた触媒元素が５×１０
18atoms/cm3以上（代表的には１×１０19〜５×１０20a
toms/cm3）濃度で存在する。
【００９０】また、ｎチャネル型ＴＦＴ３０２には、チ
ャネル形成領域２０４、ソース領域２０５、ドレイン領
域２０６、そしてチャネル形成領域の片側（ドレイン領
域側）に、ゲート絶縁膜を挟んでゲート配線と重なった
ＬＤＤ領域（本明細書中ではこのような領域をＬov領域
という。なお、ovはoverlapの意味で付した。）２０７
が形成された。この時、Ｌov領域２０７は２×１０16〜
５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲー
ト配線と全部重なるように形成された。
【００９１】また、図３（Ｃ）ではできるだけ抵抗成分
を減らすためにチャネル形成領域２０４の片側のみ（ド
レイン領域側のみ）にＬov領域を配置しているが、チャ
ネル形成領域２０４を挟んで両側に配置しても良い。
【００９２】また、ｎチャネル型ＴＦＴ３０３には、チ
ャネル形成領域２０８、ソース領域２０９、ドレイン領
域２１０、そしてチャネル形成領域の両側にＬＤＤ領域
２１１、２１２が形成された。なお、この構造ではＬＤ
Ｄ領域２１１、２１２の一部がゲート配線と重なるよう
に配置されたために、ゲート絶縁膜を挟んでゲート配線
と重なった領域（Ｌov領域）とゲート配線と重ならない
領域（本明細書中ではこのような領域をＬoff領域とい
う。なお、offはoffsetの意味で付した。）が形成され
ている。
【００９３】ここで図５に示す断面図は図３（Ｃ）に示
したｎチャネル型ＴＦＴ３０３を図３（Ｂ）の工程まで
作製した状態を示す拡大図である。ここに示すように、
ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域
２１１bに区別できる。また、前述のＬov領域２１１aに
は２×１０16〜５×１０19atoms/cm3の濃度でリンが含
まれるが、Ｌoff領域２１１bはその１〜２倍（代表的に
は１．２〜１．５倍）の濃度でリンが含まれる。
【００９４】また、画素ＴＦＴ３０４には、チャネル形
成領域２１３、２１４、ソース領域２１５、ドレイン領
域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１
８、２１９に接したｎ型不純物領域（ａ）２２１が形成
された。この時、ソース領域２１５、ドレイン領域２１
６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff
領域２１７〜２２０はｎ型不純物領域（ｃ）で形成され
た。
【００９５】本実施例では、画素部および駆動回路が要
求する回路仕様に応じて各回路を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができた。具体的には、ｎチャネル型ＴＦＴ
は回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一
基板上に高速動作またはホットキャリア対策を重視した
ＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを
実現した。
【００９６】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重
視するシフトレジスタ、分周波回路、信号分割回路、レ
ベルシフタ、バッファなどの駆動回路に適している。即
ち、チャネル形成領域の片側（ドレイン領域側）のみに
Ｌov領域を配置することで、できるだけ抵抗成分を低減
させつつホットキャリア対策を重視した構造となってい
る。これは上記回路群の場合、ソース領域とドレイン領
域の機能が変わらず、キャリア（電子）の移動する方向
が一定だからである。但し、必要に応じてチャネル形成
領域を挟んで両側にＬov領域を配置することもできる。
【００９７】また、ｎチャネル型ＴＦＴ３０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（（トランスファーゲートともいう）に適し
ている。即ち、Ｌov領域を配置することでホットキャリ
ア対策とし、さらにＬoff領域を配置することで低オフ
電流動作を実現した。また、サンプリング回路はソース
領域とドレイン領域の機能が反転してキャリアの移動方
向が１８０°変わるため、ゲート配線を中心に線対称と
なるような構造としなければならない。なお、場合によ
ってはＬov領域のみとすることもありうる。
【００９８】また、ｎチャネル型ＴＦＴ３０４は低オフ
電流動作を重視した画素部もしくはサンプリング回路に
適している。即ち、オフ電流値を増加させる要因となり
うるＬov領域を配置せず、Ｌoff領域のみを配置するこ
とで低オフ電流動作を実現している。また、駆動回路の
ＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域と
して用いることで、多少オン電流値が低下しても徹底的
にオフ電流値を低減する対策を打っている。さらに、ｎ
型不純物領域（ａ）２２１はオフ電流値を低減する上で
非常に有効であることが確認されている。
【００９９】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は
０．５〜３．０μｍ、代表的には１．０〜１．５μｍと
すれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領
域２１１a、２１２aの長さ（幅）は０．５〜３．０μ
ｍ、代表的には１．０〜１．５μｍ、Ｌoff領域２１１
b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的
には１．５〜２．０μｍとすれば良い。また、画素ＴＦ
Ｔ３０４に設けられるＬoff領域２１７〜２２０の長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【０１００】さらに、ｐチャネル型ＴＦＴ３０１は自己
整合（セルフアライン）的に形成され、ｎチャネル型Ｔ
ＦＴ３０２〜３０４は非自己整合（ノンセルフアライ
ン）的に形成されている点も本発明の特徴の一つであ
る。
【０１０１】また、本実施例では保持容量の誘電体とし
て比誘電率が７〜９と高いアルミナ膜を用いたことで、
必要な容量を形成するための面積を少なくすることを可
能とした。さらに、本実施例のように画素ＴＦＴ上に形
成される遮蔽膜を保持容量の一方の電極とすることで、
アクティブマトリクス型液晶表示装置の画像表示部の開
口率を向上させることができた。
【０１０２】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特願平９−３１６５６７号出願や特願平１０−２５４
０９７号出願に記載された保持容量の構造を用いること
もできる。
【０１０３】[実施例２]本実例では、アクティブマトリ
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図４に示すように、図３
（Ｃ）の状態の基板に対し、配向膜４０１を形成した。
本実施例では配向膜としてポリイミド膜を用いた。ま
た、対向基板４０２には、透明導電膜からなる対向電極
４０３と、配向膜４０４とを形成した。なお、対向基板
には必要に応じてカラーフィルターや遮蔽膜を形成して
も良い。
【０１０４】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するようにした。そして、画素部と、駆動回路が形成
されたアクティブマトリクス基板と対向基板とを、公知
のセル組み工程によってシール材やスペーサ（共に図示
せず）などを介して貼りあわせた。その後、両基板の間
に液晶４０５を注入し、封止剤（図示せず）によって完
全に封止した。液晶には公知の液晶材料を用いれば良
い。このようにして図４に示すアクティブマトリクス型
液晶表示装置が完成した。
【０１０５】次に、このアクティブマトリクス型液晶表
示装置の構成を、図６の斜視図を用いて説明する。尚、
図６は、図１〜図３の断面構造図と対応付けるため、共
通の符号を用いている。アクティブマトリクス基板は、
ガラス基板１０１上に形成された、画素部６０１と、走
査（ゲート）信号駆動回路６０２と、画像（ソース）信
号駆動回路６０３で形成される。画素部の画素ＴＦＴ３
０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆
動回路はＣＭＯＳ回路を基本として形成されている。走
査信号駆動回路６０２と、画像信号駆動回路６０３はそ
れぞれゲート配線１２４とソース配線１６１で画素部６
０１に接続されている。また、ＦＰＣ６０４が接続され
た端子６０５と駆動回路とが接続配線６０６、６０７に
よって接続されている。
【０１０６】［実施例３］図７は、実施例２で示したア
クティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、画像信号駆動回路
７０１、走査信号駆動回路（Ａ）７０７、走査信号駆動
回路（Ｂ）７１１、画素部７０６を有している。なお、
本明細書中において、駆動回路部とは画像信号駆動回路
７０１および走査信号駆動回路７０７を含めた総称であ
る。また、画素部の下部にプリチャージ回路を設けるこ
ともできる。
【０１０７】画像信号駆動回路７０１は、シフトレジス
タ７０２、レベルシフタ７０３、バッファ７０４、サン
プリング回路（厳密にはトランスファゲートともいう７
０５を備えている。また、走査信号駆動回路（Ａ）７０
７は、シフトレジスタ７０８、レベルシフタ７０９、バ
ッファ７１０を備えている。走査信号駆動回路（Ｂ）７
１１も同様な構成である。なお、図７（Ｂ）は、図７
（Ａ）をさらに詳細に示した図である。
【０１０８】ここでシフトレジスタ７０２、７０８は駆
動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路
を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴ
は図３（Ｃ）の３０２で示される構造が適している。
【０１０９】また、レベルシフタ７０３、７０９、バッ
ファ７０４、７１０は、駆動電圧は１４〜１６Ｖと高く
なるが、シフトレジスタと同様に、図３（Ｃ）のｎチャ
ネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。
なお、ゲート配線をダブルゲート構造、トリプルゲート
構造といったマルチゲート構造とすることは、各回路の
信頼性を向上させる上で有効である。
【０１１０】また、サンプリング回路７０５は駆動電圧
が１４〜１６Ｖであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
３（Ｃ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回
路が適している。なお、図３（Ｃ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路
を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを組み合わせて形成することになる。
【０１１１】また、画素部７０６は駆動電圧が１４〜１
６Ｖであり、サンプリング回路７０５よりもさらにオフ
電流値が低いことを要求するので、Ｌov領域を配置しな
い構造とすることが望ましく、図３（Ｃ）のｎチャネル
型ＴＦＴ３０４を画素ＴＦＴとして用いることが望まし
い。
【０１１２】なお、本実施例の構成は、実施例１に示し
た作製工程に従ってＴＦＴを作製することによって容易
に実現することができる。また、本実施例では画素部と
駆動回路部の構成のみ示しているが、実施例１の作製工
程に従えば、その他にも信号分割回路、分周波回路、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らにはメモリ回路やマイクロプロセッサ回路などの信号
処理回路（論理回路と言っても良い）を同一基板上に形
成することも可能である。
【０１１３】このように本発明は、同一基板上に画素部
及び該画素部を制御するための駆動回路を含む半導体装
置、例えば同一基板上に駆動回路部及び画素部を具備し
た電子装置を実現しうる。
【０１１４】［実施例４］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図８を
用いて説明する。なお、実施例１とは途中の工程が異な
るだけでその他は同様であるので、同じ工程については
同一の符号を用いることとする。また、添加する不純物
元素も実施例１と同様の不純物元素を例にとる。
【０１１５】まず、実施例１の工程に従って保護膜１０
４までを形成する。そして、その上にレジストマスク８
０１〜８０４を形成し、図１（Ｄ）と同一の条件でｎ型
不純物元素を添加する。こうしてｎ型不純物領域（ｂ）
８０５〜８０７が形成される。（図８（Ａ））
【０１１６】次に、レジストマスク８０１〜８０４を除
去し、新たにレジストマスク８０８を形成する。そし
て、図１（Ｃ）と同一の条件でチャネルドープ工程を行
う。こうしてｐ型不純物領域（ｂ）８０９〜８１１が形
成される。（図８（Ｂ））
【０１１７】この後は、実施例１の工程に従って図１
（Ｅ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１１８】［実施例５］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図９を
用いて説明する。なお、実施例１とは途中の工程が異な
るだけでその他は同様であるので、同じ工程については
同一の符号を用いることとする。また、添加する不純物
元素も実施例１と同様の不純物元素を例にとる。
【０１１９】まず、実施例１の工程に従って図１（Ｂ）
の工程まで行う。そして、形成された結晶質シリコン膜
１０３をパターニングして活性層９０１〜９０４を形成
し、その上に珪素を含む絶縁膜（本実施例では酸化シリ
コン膜）でなる保護膜９０５を１２０〜１５０ｎｍの形
成する。（図９（Ａ））
【０１２０】なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。
【０１２１】次に、レジストマスク９０６〜９０９を形
成し、図１（Ｄ）と同一の条件でｎ型不純物元素を添加
する。こうしてｎ型不純物領域（ｂ）９１０〜９１２が
形成される。（図９（Ｂ））
【０１２２】次に、レジストマスク９０６〜９０９を除
去し、新たにレジストマスク９１３を形成する。そし
て、図１（Ｃ）と同一の条件でチャネルドープ工程を行
う。こうしてｐ型不純物領域（ｂ）９１４〜９１６が形
成される。（図９（Ｃ））
【０１２３】その後、レジストマスク９１３を除去し、
図１（Ｅ）と同一の条件でレーザーアニール工程（第２
の光アニール）を行う。これにより添加されたｎ型また
はｐ型の不純物元素が効果的に活性化される。（図９
（Ｄ））
【０１２４】この後は、実施例１の工程に従って図２
（Ａ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１２５】［実施例６］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１０
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純
物元素も実施例１と同様の不純物元素を例にとる。
【０１２６】まず、実施例１の工程に従って図１（Ｂ）
の工程まで行い、実施例５の工程に従って図９（Ａ）の
状態を得る。なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。
【０１２７】そして、レジストマスク１００１を形成
し、図１（Ｃ）と同一の条件でチャネルドープ工程を行
う。こうしてｐ型不純物領域（ｂ）１００２〜１００４
が形成される。（図１０（Ａ））
【０１２８】次に、レジストマスク１００１を除去し、
新たにレジストマスク１００５〜１００８を形成する。
そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添
加する。こうしてｎ型不純物領域（ｂ）１００９〜１０
１１が形成される。（図１０（Ｂ））
【０１２９】この後は、実施例５で説明した図９（Ｄ）
と同様のレーザーアニール工程（第２の光アニール）を
行って添加されたｎ型またはｐ型不純物元素の活性化を
行い、その後、実施例１の工程に従って図２（Ａ）以降
の工程を行えば良い。なお、本実施例の構成は実施例
２、３のアクティブマトリクス型液晶表示装置を作製す
る際に実施することが可能である。
【０１３０】［実施例７］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１１
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純
物元素も実施例１と同様の不純物元素を例にとる。
【０１３１】まず、実施例１の工程に従って図１（Ａ）
の状態を得る。そして、形成された結晶質シリコン膜１
０２の上に保護膜１１０１を１２０〜１５０ｎｍの厚さ
に形成する。さらに、その上にレジストマスク１１０２
を形成し、図１（Ｃ）と同一の条件でチャネルドープ工
程を行う。こうしてｐ型不純物領域（ｂ）１１０３が形
成される。（図１１（Ａ））
【０１３２】次に、レジストマスク１１０２および保護
膜１１０１を除去し、図１（Ｂ）と同一の条件でレーザ
ーアニール工程（第１の光アニール）を行う。この工程
では、レジストマスク１１０２で隠されていた結晶質シ
リコン膜は結晶性が改善され、ｐ型不純物領域（ｂ）１
１０３では非晶質化したシリコン膜が再結晶化されると
共に、添加されたｐ型不純物元素が活性化される。（図
１１（Ｂ））
【０１３３】次に、再び保護膜１１０６を１２０〜１５
０ｎｍの厚さに形成し、レジストマスク１１０７〜１１
１０を形成する。そして、図１（Ｄ）と同一の条件でｎ
型不純物元素を添加する。こうしてｎ型不純物領域
（ｂ）１１１１〜１１１３が形成される。（図１１
（Ｃ））
【０１３４】次に、レジストマスク１１０７〜１１１０
および保護膜１１０６を除去し、図１（Ｅ）と同一の条
件でレーザーアニール工程（第２の光アニール）を行
う。これにより添加されたｎ型またはｐ型の不純物元素
が効果的に活性化される。（図１１（Ｄ））
【０１３５】なお、図１１（Ｂ）の工程を、保護膜１１
０１を残したまま行うこともできる。その場合、新たに
保護膜１１０６を形成する工程を削減することができる
が、保護膜を介することでレーザー光の減衰があるの
で、レーザーエネルギー密度を高めに設定することが必
要である。また、保護膜１１０１は図１１（Ｄ）のレー
ザーアニール工程の時も残しておくことが可能である。
この場合も、保護膜を考慮してレーザーエネルギー密度
を設定する。
【０１３６】この後は、実施例１の工程に従って図１
（Ｆ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１３７】［実施例８］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１２
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純
物元素も実施例１と同様の不純物元素を例にとる。
【０１３８】まず、実施例１の工程に従って図１（Ａ）
の状態を得る。そして、形成された結晶質シリコン膜１
０２の上に保護膜１２０１を１２０〜１５０ｎｍの厚さ
に形成する。さらに、その上にレジストマスク１２０２
〜１２０５を形成し、図１（Ｄ）と同一の条件でｎ型不
純物元素を添加する。こうしてｎ型不純物領域（ｂ）１
２０６〜１２０８が形成される。（図１２（Ａ））
【０１３９】次に、レジストマスク１２０２〜１２０５
および保護膜１２０１を除去し、図１（Ｂ）と同一の条
件でレーザーアニール工程（第１の光アニール）を行
う。この工程では、レジストマスク１２０２〜１２０５
で隠されていた結晶質シリコン膜は結晶性が改善され、
ｐ型不純物領域（ｂ）１２０６〜１２０８では非晶質化
したシリコン膜が再結晶化されると共に、添加されたｎ
型不純物元素が活性化される。（図１２（Ｂ））
【０１４０】次に、再び保護膜１２１１を１２０〜１５
０ｎｍの厚さに形成し、レジストマスク１２１２を形成
する。そして、図１（Ｃ）と同一の条件でチャネルドー
プ工程を行う。こうしてｐ型不純物領域（ｂ）１２１３
〜１２１５が形成される。（図１２（Ｃ））
【０１４１】次に、レジストマスク１２１２および保護
膜１２１１を除去し、図１（Ｅ）と同一の条件でレーザ
ーアニール工程（第２の光アニール）を行う。これによ
り添加されたｎ型またはｐ型の不純物元素が効果的に活
性化される。（図１２（Ｄ））
【０１４２】なお、図１２（Ｂ）の工程を、保護膜１２
０１を残したまま行うこともできる。その場合、新たに
保護膜１２１１を形成する工程を削減することができる
が、保護膜を介することでレーザー光の減衰があるの
で、レーザーエネルギー密度を高めに設定することが必
要である。また、保護膜１２０１は図１２（Ｄ）のレー
ザーアニール工程の時も残しておくことが可能である。
この場合も、保護膜を考慮してレーザーエネルギー密度
を設定する。
【０１４３】この後は、実施例１の工程に従って図１
（Ｆ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１４４】［実施例９］本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について説明す
る。なお、本実施例は基本的には実施例７と同じである
ので、図１１を参照して説明することとする。また、添
加する不純物元素も実施例７と同様の不純物元素を例に
とる。
【０１４５】本実施例では、実施例７で説明した図１１
（Ｂ）のレーザーアニール工程（第１の光アニール）を
省略し、同工程を図１１（Ｄ）のレーザーアニール工程
で兼ねる点に特徴がある。この場合、図１１（Ｄ）のレ
ーザーアニール工程を第１の光アニールに変更する必要
があるが、これにより工程数を削減することが可能とな
る。
【０１４６】なお、図１１（Ｄ）の状態を得たら、その
後は、実施例１の工程に従って図１（Ｆ）以降の工程を
行えば良い。なお、本実施例の構成は実施例２、３のア
クティブマトリクス型液晶表示装置を作製する際に実施
することが可能である。
【０１４７】［実施例１０］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について説明
する。なお、本実施例は基本的には実施例８と同じであ
るので、図１２を参照して説明することとする。また、
添加する不純物元素も実施例８と同様の不純物元素を例
にとる。
【０１４８】本実施例では、実施例８で説明した図１２
（Ｂ）のレーザーアニール工程（第１の光アニール）を
省略し、同工程を図１２（Ｄ）のレーザーアニール工程
で兼ねる点に特徴がある。この場合、図１２（Ｄ）のレ
ーザーアニール工程を第１の光アニールに変更する必要
があるが、これにより工程数を削減することが可能とな
る。
【０１４９】なお、図１２（Ｄ）の状態を得たら、その
後は、実施例１の工程に従って図１（Ｆ）以降の工程を
行えば良い。なお、本実施例の構成は実施例２、３のア
クティブマトリクス型液晶表示装置を作製する際に実施
することが可能である。
【０１５０】［実施例１１］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
３を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１５１】まず、実施例１の工程に従って基板１００
上に下地膜１０１を形成し、その上に非晶質成分を含む
半導体膜を形成する。本実施例では非晶質シリコン膜１
３０１をプラズマＣＶＤ法により３０ｎｍの厚さに形成
する。（図１３（Ａ））
【０１５２】次に、珪素を含む絶縁膜でなる保護膜１３
０２を１２０〜１５０ｎｍの厚さに形成した後、レジス
トマスク１３０３を形成する。そして、図１（Ｃ）と同
一の条件でチャネルドープ工程を行う。こうしてｐ型不
純物領域（ｂ）１３０４が形成される。（図１３
（Ｂ））
【０１５３】次に、レジストマスク１３０３を除去し、
新たにレジストマスク１３０６〜１３０８を形成する。
そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添
加する。こうしてｎ型不純物領域（ｂ）１３０９〜１３
１１が形成される。（図１３（Ｃ））
【０１５４】次に、保護膜１３０２を除去した後、特開
平７−１３０６５２号公報に記載された技術に従って、
ｎ型またはｐ型不純物元素が添加された非晶質シリコン
膜を結晶化し、結晶質シリコン膜１３１２を得る。（図
１３（Ｄ））
【０１５５】なお、上記特開平７−１３０６５２号公報
の実施例２に記載された技術を用いて結晶化を行う場
合、保護膜１３０２をそのまま残しておくことが可能で
ある。即ち、結晶化を促進する触媒元素を選択的に添加
する際のマスク膜として活用することが可能である。
【０１５６】次に、図１（Ｂ）と同一の条件でレーザー
アニール工程（第１の光アニール）を行う。この工程で
は、不純物元素が添加されない結晶質シリコン膜は結晶
性が改善され、不純物元素が添加された領域では非晶質
化したシリコン膜が再結晶化されると共に、添加された
ｎ型またはｐ型不純物元素が活性化される。なお、この
工程は図１３（Ｄ）の結晶化工程で結晶質シリコン膜１
３１２表面に形成された熱酸化膜を除去した後に行うこ
とが好ましい。（図１３（Ｅ））
【０１５７】この後は、実施例１の工程に従って図１
（Ｆ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１５８】［実施例１２］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
４を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１５９】まず、実施例１１の工程に従って図１３
（Ａ）の状態を得る。次に、珪素を含む絶縁膜でなる保
護膜１４０１を１２０〜１５０ｎｍの厚さに形成した
後、レジストマスク１４０２〜１４０５を形成する。そ
して、図１（Ｄ）と同一の条件でｎ型不純物元素を添加
する。こうしてｎ型不純物領域（ｂ）１４０６〜１４０
８が形成される。（図１４（Ａ））
【０１６０】次に、レジストマスク１４０２〜１４０５
を除去し、新たにレジストマスク１４０９を形成する。
そして、図１（Ｃ）と同一の条件でチャネルドープ工程
を行う。こうしてｐ型不純物領域（ｂ）１４１０〜１４
１２が形成される。（図１４（Ｂ））
【０１６１】次に、保護膜１４０１を除去した後、特開
平７−１３０６５２号公報に記載された技術に従って、
ｎ型またはｐ型不純物元素が添加された非晶質シリコン
膜を結晶化し、結晶質シリコン膜１４１３を得る。（図
１４（Ｃ））
【０１６２】なお、上記特開平７−１３０６５２号公報
の実施例２に記載された技術を用いて結晶化を行う場
合、保護膜１４０１をそのまま残しておくことが可能で
ある。即ち、結晶化を促進する触媒元素を選択的に添加
する際のマスク膜として活用することが可能である。
【０１６３】次に、図１（Ｂ）と同一の条件でレーザー
アニール工程（第１の光アニール）を行う。この工程で
は、不純物元素が添加されない結晶質シリコン膜は結晶
性が改善され、不純物元素が添加された領域では非晶質
化したシリコン膜が再結晶化されると共に、添加された
ｎ型またはｐ型不純物元素が活性化される。なお、この
工程は図１４（Ｃ）の結晶化工程で結晶質シリコン膜１
４１３表面に形成された熱酸化膜を除去した後に行うこ
とが好ましい。（図１４（Ｄ））
【０１６４】この後は、実施例１の工程に従って図１
（Ｆ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１６５】［実施例１３］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
５を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１６６】まず、実施例１の工程に従って、図１
（Ｃ）の状態を得る（図１５（Ａ）〜（Ｃ））。ここで
図１（Ｅ）と同一の条件でレーザーアニール工程（第２
の光アニール）を行い、チャネルドープ工程で添加され
たｐ型不純物元素を活性化しても構わない。
【０１６７】次に、結晶質シリコン膜をパターニングし
て活性層１５０１〜１５０４を形成する。そして、その
上に８０〜１５０ｎｍ（本実施例では１１０ｎｍ）のゲ
ート絶縁膜１５０５を形成する。ゲート絶縁膜１５０５
としては珪素を含む絶縁膜を用いることができるが、本
実施例では窒化酸化シリコン膜を用いる。（図１５
（Ｄ））
【０１６８】次に、レジストマスク１５０６〜１５０９
を形成する。そして、図１（Ｄ）と同様にｎ型不純物元
素を添加する。但し、異なる膜厚の絶縁膜を介して不純
物元素を添加する際には、図１（Ｄ）の場合と異なる加
速電圧を設定する必要がある。こうしてｎ型不純物領域
（ｂ）１５１０〜１５１２が形成される。（図１５
（Ｅ））
【０１６９】次に、レジストマスク１５０６〜１５０９
を除去し、レーザーアニール工程（第２の光アニール）
を行う。これにより添加されたｎ型またはｐ型の不純物
元素が効果的に活性化される。また同時に活性層とゲー
ト絶縁膜の界面も改善される。なお、本実施例の場合、
１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射
する必要があるので、それを踏まえてレーザーアニール
条件を設定しなければならない。（図１５（Ｆ））
【０１７０】この後は、実施例１の工程に従って図２
（Ｂ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１７１】［実施例１４］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
６を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１７２】まず、実施例１の工程に従って図１（Ｂ）
の工程まで行い（図１６（Ａ）、（Ｂ））、実施例５の
工程に従って図９（Ａ）の状態を得る（図１６
（Ｃ））。なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。また、本実施例では活性層形成工程の後
でチャネルドープ工程を行う例を示しているが、この順
序を逆にすることも可能である。そして、実施例６の工
程に従って、図１０（Ａ）の状態を得る（図１６
（Ｄ））。
【０１７３】次に、図１６（Ｄ）の状態からレジストマ
スク１００１および保護膜９０５を除去し、実施例１３
で説明した図１５（Ａ）の工程と同様にゲート絶縁膜１
５０５を形成する。この後は、実施例１３に従って図１
５（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工
程に従って図２（Ｂ）以降の工程を行えば良い。なお、
本実施例の構成は実施例２、３のアクティブマトリクス
型液晶表示装置を作製する際に実施することが可能であ
る。
【０１７４】［実施例１５］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
７を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１７５】まず、実施例１の工程に従って図１（Ａ）
の工程まで行い（図１７（Ａ））、実施例７の工程に従
って図１１（Ｂ）の工程までを行う（図１７（Ｂ）、図
１７（Ｃ））。次に、レーザーアニール工程（第１の光
アニール）を終えた結晶質シリコン膜をパターニングし
て活性層１７０１〜１７０４を形成する。（図１７
（Ｄ））
【０１７６】なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。
【０１７７】次に、実施例１３で説明した図１５（Ａ）
の工程と同様にゲート絶縁膜１５０５を形成する。この
後は、実施例１３に従って図１５（Ｄ）〜（Ｆ）の工程
を行い、その後、実施例１の工程に従って図２（Ｂ）以
降の工程を行えば良い。なお、本実施例の構成は実施例
２、３のアクティブマトリクス型液晶表示装置を作製す
る際に実施することが可能である。
【０１７８】［実施例１６］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について説明
する。なお、本実施例は基本的には実施例１５と同じで
あるので、図１７を参照して説明することとする。ま
た、添加する不純物元素も実施例１５と同様の不純物元
素を例にとる。
【０１７９】本実施例では、実施例１５で説明した図１
７（Ｃ）のレーザーアニール工程（第１の光アニール）
を省略し、同工程を、ｎ型不純物領域（ｂ）を形成した
後に行うレーザーアニール工程で兼ねる点に特徴があ
る。この場合、ｎ型不純物領域（ｂ）を形成した後に行
うレーザーアニール工程の条件を第１の光アニールに変
更する必要があるが、これにより工程数を削減すること
が可能となる。但し、本実施例の場合、１１０ｎｍ厚の
ゲート絶縁膜を介してレーザー光を照射する必要がある
ので、それを踏まえてレーザーアニール条件を設定しな
ければならない。
【０１８０】なお、ｎ型不純物領域（ｂ）を形成した後
にレーザーアニール工程（第１の光アニール）を行った
ら、その後は、実施例１の工程に従って図２（Ｂ）以降
の工程を行えば良い。なお、本実施例の構成は実施例
２、３のアクティブマトリクス型液晶表示装置を作製す
る際に実施することが可能である。
【０１８１】［実施例１７］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
８を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１８２】まず、実施例１１の工程に従って図１３
（Ｂ）の状態を得る（図１８（Ａ）、（Ｂ））。次に、
レジストマスク１３０３を除去し、特開平７−１３０６
５２号公報に記載された技術に従って、ｎ型またはｐ型
不純物元素が添加された非晶質シリコン膜を結晶化し、
結晶質シリコン膜１８０１を得る。（図１８（Ｃ））
【０１８３】なお、上記特開平７−１３０６５２号公報
の実施例２に記載された技術を用いて結晶化を行う場
合、保護膜１３０２をそのまま残しておくことが可能で
ある。即ち、結晶化を促進する触媒元素を選択的に添加
する際のマスク膜として活用することが可能である。
【０１８４】次に、図１（Ｂ）と同一の条件でレーザー
アニール工程（第１の光アニール）を行う。この工程で
は、不純物元素の添加されていない結晶質シリコン膜は
結晶性が改善され、不純物元素が添加された領域では非
晶質化したシリコン膜が再結晶化されると共に、添加さ
れたｎ型またはｐ型不純物元素が活性化される。なお、
この工程は図１８（Ｃ）の結晶化工程で結晶質シリコン
膜１８０１表面に形成された熱酸化膜を除去した後に行
うことが好ましい。（図１８（Ｄ））
【０１８５】この後は、実施例１３に従って図１５
（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程
に従って図２（Ｂ）以降の工程を行えば良い。なお、本
実施例の構成は実施例２、３のアクティブマトリクス型
液晶表示装置を作製する際に実施することが可能であ
る。
【０１８６】［実施例１８］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
９を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１８７】まず、実施例１の工程に従って、図１
（Ｂ）の状態を得る（図１９（Ａ）、（Ｂ））。さら
に、実施例４の工程に従って図８（Ａ）の状態を得る
（図１９（Ｃ））。ここで図１（Ｅ）と同一の条件でレ
ーザーアニール工程（第２の光アニール）を行い、図１
９（Ｃ）の工程で添加されたｎ型不純物元素を活性化し
ても構わない。
【０１８８】次に、結晶質シリコン膜をパターニングし
て活性層１９０１〜１９０４を形成する。そして、その
上に８０〜１５０ｎｍ（本実施例では１１０ｎｍ）のゲ
ート絶縁膜１９０５を形成する。ゲート絶縁膜１９０５
としては珪素を含む絶縁膜を用いることができるが、本
実施例では窒化酸化シリコン膜を用いる。（図１９
（Ｄ））
【０１８９】次に、レジストマスク１９０６を形成す
る。そして、図１（Ｃ）と同様にｐ型不純物元素を添加
する。但し、異なる膜厚の絶縁膜を介して不純物元素を
添加する際には、図１（Ｃ）の場合と異なる加速電圧を
設定する必要がある。こうしてｐ型不純物領域（ｂ）１
９０７〜１９０９が形成される。（図１９（Ｅ））
【０１９０】次に、レジストマスク１９０６を除去し、
レーザーアニール工程（第２の光アニール）を行う。こ
れにより添加されたｎ型またはｐ型の不純物元素が効果
的に活性化される。また同時に活性層とゲート絶縁膜の
界面も改善される。なお、本実施例の場合、１１０ｎｍ
厚のゲート絶縁膜を介してレーザー光を照射する必要が
あるので、それを踏まえてレーザーアニール条件を設定
しなければならない。（図１９（Ｆ））
【０１９１】この後は、実施例１の工程に従って図２
（Ｂ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０１９２】［実施例１９］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
０を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１９３】まず、実施例１の工程に従って図１（Ｂ）
の工程まで行い、次に、実施例５に従って図９（Ｂ）の
状態を得る。なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。また、本実施例では活性層を形成した後
にｎ型不純物領域（ｂ）を形成しているが、この順序を
逆にすることも可能である。
【０１９４】この後は、実施例１８に従って図１９
（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程
に従って図２（Ｂ）以降の工程を行えば良い。なお、本
実施例の構成は実施例２、３のアクティブマトリクス型
液晶表示装置を作製する際に実施することが可能であ
る。
【０１９５】［実施例２０］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
１を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０１９６】まず、実施例１の工程に従って図１（Ａ）
の工程まで行い（図２１（Ａ））、次に、実施例８に従
って図１２（Ｂ）の状態を得る（図２１（Ｂ）、
（Ｃ））。なお、本実施例ではレーザーアニール工程
（第１の光アニール）の後で結晶質シリコン膜をパター
ニングする例を示しているが、この順序を逆にすること
は可能である。
【０１９７】この後は、実施例１８に従って図１９
（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程
に従って図２（Ｂ）以降の工程を行えば良い。なお、本
実施例の構成は実施例２、３のアクティブマトリクス型
液晶表示装置を作製する際に実施することが可能であ
る。
【０１９８】［実施例２１］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について説明
する。なお、本実施例は基本的には実施例２０と同じで
あるので、図２１を参照して説明することとする。ま
た、添加する不純物元素も実施例２０と同様の不純物元
素を例にとる。
【０１９９】本実施例では、実施例２０で説明した図２
１（Ｃ）のレーザーアニール工程（第１の光アニール）
を省略し、同工程を、ｎ型不純物領域（ｂ）を形成した
後に行うレーザーアニール工程で兼ねる点に特徴があ
る。この場合、ｎ型不純物領域（ｂ）を形成した後に行
うレーザーアニール工程の条件を第１の光アニールに変
更する必要があるが、これにより工程数を削減すること
が可能となる。但し、本実施例の場合、１１０ｎｍ厚の
ゲート絶縁膜を介してレーザー光を照射する必要がある
ので、それを踏まえてレーザーアニール条件を設定しな
ければならない。
【０２００】なお、ｎ型不純物領域（ｂ）を形成した後
にレーザーアニール工程（第１の光アニール）を行った
ら、その後は、実施例１の工程に従って図２（Ｂ）以降
の工程を行えば良い。なお、本実施例の構成は実施例
２、３のアクティブマトリクス型液晶表示装置を作製す
る際に実施することが可能である。
【０２０１】［実施例２２］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
２を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０２０２】まず、実施例１１の工程に従って図１３
（Ａ）の工程まで行い（図２２（Ａ））、次に、実施例
１２に従って図１４（Ａ）の状態を得る（図２２
（Ｂ））。
【０２０３】次に、保護膜１４０１を除去した後、特開
平７−１３０６５２号公報に記載された技術に従って、
ｎ型不純物元素が添加された非晶質シリコン膜を結晶化
し、結晶質シリコン膜２２０１を得る。（図２２
（Ｃ））
【０２０４】なお、上記特開平７−１３０６５２号公報
の実施例２に記載された技術を用いて結晶化を行う場
合、保護膜１４０１をそのまま残しておくことが可能で
ある。即ち、結晶化を促進する触媒元素を選択的に添加
する際のマスク膜として活用することが可能である。
【０２０５】次に、図１（Ｂ）と同一の条件でレーザー
アニール工程（第１の光アニール）を行う。この工程で
は、不純物元素が添加されない結晶質シリコン膜は結晶
性が改善され、不純物元素が添加された領域では非晶質
化したシリコン膜が再結晶化されると共に、添加された
ｎ型不純物元素が活性化される。なお、この工程は図２
２（Ｃ）の結晶化工程で結晶質シリコン膜２２０１表面
に形成された熱酸化膜を除去した後に行うことが好まし
い。（図２２（Ｄ））
【０２０６】この後は、実施例１８に従って図１９
（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程
に従って図２（Ｂ）以降の工程を行えば良い。なお、本
実施例ではレーザーアニール工程（図２２（Ｄ））の後
で結晶質シリコン膜をパターニングする例を示している
が、この順序を逆にすることは可能である。また、本実
施例の構成は実施例２、３のアクティブマトリクス型液
晶表示装置を作製する際に実施することが可能である。
【０２０７】［実施例２３］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
３を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。また、添加する不
純物元素も実施例１と同様の不純物元素を例にとる。
【０２０８】まず、実施例１の工程に従って図１（Ｂ）
の工程まで行い（図２３（Ａ）、（Ｂ））、次に、実施
例５と同様に結晶質シリコン膜１０３をパターニングし
て活性層９０１〜９０４を形成する。なお、本実施例で
はレーザーアニール工程（第１の光アニール）の後で結
晶質シリコン膜をパターニングする例を示しているが、
この順序を逆にすることは可能である。
【０２０９】そして、その上に８０〜１５０ｎｍ（本実
施例では１１０ｎｍ）のゲート絶縁膜２３０１を形成す
る。ゲート絶縁膜２３０１としては珪素を含む絶縁膜を
用いることができるが、本実施例では窒化酸化シリコン
膜を用いる。（図２３（Ｃ））
【０２１０】次に、レジストマスク２３０２〜２３０５
を形成する。そして、図１（Ｄ）と同様にｎ型不純物元
素を添加する。但し、異なる膜厚の絶縁膜を介して不純
物元素を添加する際には、図１（Ｄ）の場合と異なる加
速電圧を設定する必要がある。こうしてｎ型不純物領域
（ｂ）２３０６〜２３０８が形成される。（図２３
（Ｄ））
【０２１１】次に、レジストマスク２３０２〜２３０５
を除去し、新たにレジストマスク２３０９を形成する。
そして、図１（Ｃ）と同一の条件でチャネルドープ工程
を行う。但し、異なる膜厚の絶縁膜を介して不純物元素
を添加する際には、図１（Ｃ）の場合と異なる加速電圧
を設定する必要がある。こうしてｐ型不純物領域（ｂ）
２３１０〜２３１２が形成される。（図２３（Ｅ））
【０２１２】なお、本実施例において、図２３（Ｄ）の
工程と図２３（Ｅ）の工程の順序を逆にすることは可能
である。
【０２１３】次に、レジストマスク２３０９を除去し、
レーザーアニール工程（第２の光アニール）を行う。こ
れにより添加されたｎ型またはｐ型の不純物元素が効果
的に活性化される。また同時に活性層とゲート絶縁膜の
界面も改善される。なお、本実施例の場合、１１０ｎｍ
厚のゲート絶縁膜を介してレーザー光を照射する必要が
あるので、それを踏まえてレーザーアニール条件を設定
しなければならない。（図２３（Ｆ））
【０２１４】この後は、実施例１の工程に従って図２
（Ｂ）以降の工程を行えば良い。なお、本実施例の構成
は実施例２、３のアクティブマトリクス型液晶表示装置
を作製する際に実施することが可能である。
【０２１５】［実施例２４］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について説明
する。なお、本実施例は基本的には実施例２３と同じで
あるので、図２３を参照して説明することとする。ま
た、添加する不純物元素も実施例２３と同様の不純物元
素を例にとる。
【０２１６】 本実施例では、実施例２３で説明した図
２３（Ｂ）のレーザーアニール工程（第１の光アニー
ル）を省略し、同工程を、ｎ型不純物領域（ｂ）を形成
した後に行うレーザーアニール工程（図２３（Ｆ））で
兼ねる点に特徴がある。この場合、ｎ型不純物領域
（ｂ）を形成した後に行うレーザーアニール工程の条件
を第１の光アニールに変更する必要があるが、これによ
り工程数を削減することが可能となる。但し、本実施例
の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー
光を照射する必要があるので、それを踏まえてレーザー
アニール条件を設定しなければならない。
【０２１７】なお、図２３（Ｆ）のレーザーアニール工
程（第１の光アニール）を行ったら、その後は、実施例
１の工程に従って図２（Ｂ）以降の工程を行えば良い。
なお、本実施例の構成は実施例２、３のアクティブマト
リクス型液晶表示装置を作製する際に実施することが可
能である。
【０２１８】［実施例２５］本実施例ではＴＦＴの活性
層（能動層）となる半導体膜を形成する工程について図
２４を用いて説明する。なお、本実施例の結晶化手段は
特開平７−１３０６５２号公報の実施例１に記載された
技術である。
【０２１９】まず、基板（本実施例ではガラス基板）２
４０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地膜２４０２と２００ｎｍ厚の非晶質半導体膜（本実施
例では非晶質シリコン膜）２４０３を形成する。この工
程は下地膜と非晶質半導体膜を大気解放しないで連続的
に形成しても構わない。
【０２２０】次に、重量換算で１０ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
２４０４を非晶質半導体膜２４０３の全面に形成する。
ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に
も、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といっ
た元素がある。（図２４（Ａ））
【０２２１】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
【０２２２】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜５７０℃）で４〜１２時間（好ましくは４〜６時間）
の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリ
コン膜）２４０５を形成する。(図２４（Ｂ）)
【０２２３】なお、ここで実施例１の図１（Ｅ）と同様
のレーザーアニール工程（第１の光アニール）を行っ
て、結晶質半導体膜２４０５の結晶性を改善しても良
い。
【０２２４】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
まず、結晶質半導体膜２４０５の表面にマスク絶縁膜２
４０６を１５０ｎｍの厚さに形成し、パターニングによ
り開口部２４０７を形成する。そして、露出した結晶質
半導体膜に対して周期表の１５族に属する元素（本実施
例ではリン）を添加する工程を行う。この工程により１
×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲ
ッタリング領域２４０８が形成される。（図２４
（Ｃ））
【０２２５】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域２４０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜２４０９
に含まれるニッケル濃度は、１×１０17atms/cm3以下、
好ましくは１×１０16atms/cm3以下にまで低減すること
ができる。（図２４（Ｄ））
【０２２６】以上のようにして形成された結晶質半導体
膜２４０９は、結晶化を助長する触媒元素（ここではニ
ッケル）を用いることによって、非常に結晶性の良い結
晶質半導体膜で形成されている。また、結晶化のあとは
触媒元素をリンのゲッタリング作用により除去してお
り、結晶質半導体膜２４０９中（但しゲッタリング領域
以外）に残存する触媒元素の濃度は、１×１０17atms/c
m3以下、好ましくは１×１０16atms/cm3以下である。
【０２２７】なお、本実施例の特徴は、触媒元素を用い
て結晶化させた結晶質半導体膜を形成した後で、活性層
として用いない領域にゲッタリング領域（高濃度に周期
表の１５族に属する不純物元素を含む領域）を形成し、
熱処理によって結晶化に用いた触媒元素をゲッタリング
する点にある。
【０２２８】本実施例の構成は、実施例１、４〜２４に
示したいずれの構成とも自由に組み合わせることが可能
である。また、実施例２、３のアクティブマトリクス型
液晶表示装置を作製する際に実施することも有効であ
る。
【０２２９】［実施例２６］本実施例ではＴＦＴの活性
層（能動層）となる半導体膜を形成する工程について図
２５を用いて説明する。具体的には特開平１０−２４７
７３５号公報（米国出願番号０９／０３４，０４１号に
対応）に記載された技術を用いる。
【０２３０】まず、基板（本実施例ではガラス基板）２
５０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地膜２５０２と２００ｎｍ厚の非晶質半導体膜（本実施
例では非晶質シリコン膜）２５０３を形成する。この工
程は下地膜と非晶質半導体膜を大気解放しないで連続的
に形成しても構わない。
【０２３１】次に、酸化シリコン膜でなるマスク絶縁膜
２５０４を２００ｎｍの厚さに形成し、開口部２５０５
を形成する。
【０２３２】次に、重量換算で１００ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
２５０６を形成する。この時、触媒元素含有層２５０６
は、開口部２５０５が形成された領域において、選択的
に非晶質半導体膜２５０３に接触する。ここで使用可能
な触媒元素は、ニッケル（Ｎｉ）以外にも、ゲルマニウ
ム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ
（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。
（図２５（Ａ））
【０２３３】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。
【０２３４】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０
〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の熱処理を行う。本実施例では、５７０℃で１４時
間の熱処理を行う。その結果、開口部２５０５を起点と
して概略基板と平行な方向（矢印で示した方向）に結晶
化が進行し、巨視的な結晶成長方向が揃った結晶質半導
体膜（本実施例では結晶質シリコン膜）２５０７が形成
される。(図２５（Ｂ）)
【０２３５】ここで結晶化を終えた時点での半導体膜の
様子を図４２に示す。Windowと表記された部分が開口部
２５０５に相当する。なお、図４２の写真は重量換算で
１００ｐｐｍのニッケルを含む酢酸ニッケル水溶液をス
ピンコート法で塗布し、５６０℃１８時間の加熱処理を
行った実験結果である。
【０２３６】また、同様に実験的に重量換算で１００ｐ
ｐｍのニッケルを含む酢酸ニッケル水溶液をスピンコー
ト法で塗布し、各温度で加熱処理した場合における結晶
成長速度を図４３に示す。図４３では温度を横軸に、各
温度における結晶成長の距離を時間で割った値を縦軸に
示している。
【０２３７】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク絶縁膜２５０４を
そのままマスクとして周期表の１５族に属する元素（本
実施例ではリン）を添加する工程を行い、開口部２５０
５で露出した結晶質半導体膜に１×１０19〜１×１０ 20
atoms/cm3の濃度でリンを含むゲッタリング領域２５０
８を形成する。（図２５（Ｃ））
【０２３８】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の熱処理工程を行う。この熱処理
工程により結晶質半導体膜中のニッケルは矢印の方向に
移動し、リンのゲッタリング作用によってゲッタリング
領域２５０８に捕獲される。即ち、結晶質半導体膜中か
らニッケルが除去されるため、結晶質半導体膜２５０９
に含まれるニッケル濃度は、１×１０17atms/cm3以下、
好ましくは１×１０16atms/cm3以下にまで低減すること
ができる。（図２５（Ｄ））
【０２３９】以上のようにして形成された結晶質半導体
膜２５０９は、結晶化を助長する触媒元素（ここではニ
ッケル）を選択的に添加して結晶化することによって、
非常に結晶性の良い結晶質半導体膜で形成されている。
具体的には、棒状または柱状の結晶が、特定の方向性を
持って並んだ結晶構造を有している。また、結晶化のあ
とは触媒元素をリンのゲッタリング作用により除去して
おり、結晶質半導体膜２５０９中に残存する触媒元素の
濃度は、１×１０17atms/cm3以下、好ましくは１×１０
16atms/cm3以下である。
【０２４０】なお、本実施例の特徴は、触媒元素を用い
て結晶化させた結晶質半導体膜を形成した後で、活性層
として用いない領域にゲッタリング領域（高濃度に周期
表の１５族に属する不純物元素を含む領域）を形成し、
熱処理によって結晶化に用いた触媒元素をゲッタリング
する点にある。
【０２４１】本実施例の構成は、実施例１、４〜２４に
示したいずれの構成とも自由に組み合わせることが可能
である。また、実施例２、３のアクティブマトリクス型
液晶表示装置を作製する際に実施することも有効であ
る。
【０２４２】［実施例２７］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
６を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。
【０２４３】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。次に、図２（Ｄ）と同様の条件でｎ型不
純物元素（本実施例ではリン）の添加工程を行う。こう
してｎ型不純物領域（ｃ）１２５〜１３０が形成され
る。なお、既に形成されているｎ型不純物領域（ｂ）に
も同時にリンが添加されているが、本工程で添加される
リンの濃度はｎ型不純物領域（ｂ）に含まれるリンに比
べて十分に低い濃度なのでここでは図示しない。（図２
６（Ａ））
【０２４４】次に、ゲート配線をマスクとして自己整合
的にゲート絶縁膜をエッチングする。エッチングはドラ
イエッチング法を用い、エッチングガスとしてはＣＨＦ
3ガスを用いれば良い。但し、エッチングガスはこれに
限定する必要はない。こうしてゲート配線下にゲート絶
縁膜１３１〜１３４が形成される。（図２６（Ｂ））
【０２４５】次に、レジストマスク２６０１を形成し、
図３（Ａ）と同様の条件でｐ型不純物元素（本実施例で
はボロン）を添加する。この工程によりｐ型不純物領域
（ａ）２６０２、２６０３が形成される。（図２６
（Ｃ））
【０２４６】次に、レジストマスク２６０４〜２６０７
を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素
（本実施例ではリン）を添加する。この工程によりｎ型
不純物領域（ａ）２６０８〜２６１４が形成される。な
お、ｐ型不純物領域（ａ）２６０２、２６０３の一部
（２６１５、２６１６で示される領域）にも１×１０20
〜１×１０21atoms/cm3の濃度でリンが添加されるが、
ｐ型不純物領域（ａ）に含まれるボロンの濃度に比べて
十分に低い濃度なのでここでは図示しない。（図２６
（Ｄ））
【０２４７】この後は、実施例１の工程に従って図３
（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造
のアクティブマトリクス基板を作製することができる。
なお、本実施例を実施した場合、工程順序の変化によ
り、最終的に活性層に形成された不純物領域に含まれる
不純物元素の濃度が実施例１とは異なる場合もありう
る。しかしながら、各不純物領域の実質的な機能は変わ
らないので、本実施例を実施した場合の最終的な構造の
説明は、図３（Ｃ）の構造の説明をそのまま参照するこ
とができる。
【０２４８】また、本実施例の構成は、実施例１、４〜
２４に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２４９】［実施例２８］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
７を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。
【０２５０】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。次に、ゲート配線をマスクとして自己整
合的にゲート絶縁膜をエッチングする。エッチングはド
ライエッチング法を用い、エッチングガスとしてはＣＨ
Ｆ3ガスを用いれば良い。但し、エッチングガスはこれ
に限定する必要はない。こうしてゲート配線下にゲート
絶縁膜２７０１〜２７０４が形成される。なお、画素Ｔ
ＦＴはゲート配線と同様にゲート絶縁膜も同一パターン
にエッチングされているので同一符号で表すことにす
る。（図２７（Ａ））
【０２５１】次に、レジストマスク２７０５を形成し、
図３（Ａ）と同様の条件でｐ型不純物元素（本実施例で
はボロン）を添加する。この工程によりｐ型不純物領域
（ａ）領域２７０６、２７０７が形成される。（図２７
（Ｂ））
【０２５２】次に、レジストマスク２７０８〜２７１１
を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素
（本実施例ではリン）を添加する。この工程によりｎ型
不純物領域（ａ）２７１２〜２７１８が形成される。な
お、ｐ型不純物領域（ａ）２７０６、２７０７の一部
（２７１９、２７２０で示される領域）にもリンが添加
されるが、ｐ型不純物領域（ａ）に含まれるボロンの濃
度に比べて十分に低い濃度なのでここでは図示しない。
（図２７（Ｃ））
【０２５３】次に、レジストマスク２７０８〜２７１１
を除去し、珪素を含む絶縁膜でなる保護膜２７２１を１
３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様
の条件でｎ型不純物元素（本実施例ではリン）の添加工
程を行う。こうしてｎ型不純物領域（ｃ）２７２２〜２
７２５が形成される。なお、既に形成されているｎ型不
純物領域（ｂ）、ｎ型不純物領域（ａ）およびｐ型不純
物領域（ａ）にも同時にリンが添加されているが、ここ
で添加されるリンの濃度は他の不純物領域に含まれる不
純物元素の濃度に比べて十分に低い濃度なのでここでは
図示しない。（図２７（Ｄ））
【０２５４】この後は、実施例１の工程に従って図３
（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造
のアクティブマトリクス基板を作製することができる。
なお、本実施例を実施した場合、工程順序の変化によ
り、最終的に活性層に形成された不純物領域に含まれる
不純物元素の濃度が実施例１とは異なる場合もありう
る。しかしながら、各不純物領域の実質的な機能は変わ
らないので、本実施例を実施した場合の最終的な構造の
説明は、図３（Ｃ）の構造の説明をそのまま参照するこ
とができる。
【０２５５】また、本実施例の構成は、実施例１、４〜
２４に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２５６】［実施例２９］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
８を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。
【０２５７】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。次に、ゲート配線をマスクとして自己整
合的にゲート絶縁膜をエッチングする。エッチングはド
ライエッチング法を用い、エッチングガスとしてはＣＨ
Ｆ3ガスを用いれば良い。但し、エッチングガスはこれ
に限定する必要はない。こうしてゲート配線下にゲート
絶縁膜２８０１〜２８０４が形成される。なお、画素Ｔ
ＦＴはゲート配線と同様にゲート絶縁膜も同一パターン
にエッチングされているので同一符号で表すことにす
る。（図２８（Ａ））
【０２５８】次に、レジストマスク２８０５を形成し、
図３（Ａ）と同様の条件でｐ型不純物元素（本実施例で
はボロン）を添加する。この工程によりｐ型不純物領域
（ａ）２８０６、２８０７が形成される。（図２８
（Ｂ））
【０２５９】次に、レジストマスク２８０５を除去し、
珪素を含む絶縁膜でなる保護膜２８０８を１３０ｎｍの
厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ
型不純物元素（本実施例ではリン）の添加工程を行う。
こうしてｎ型不純物領域（ｃ）２８０９〜２８１２が形
成される。なお、既に形成されているｎ型不純物領域
（ｂ）およびｐ型不純物領域（ａ）にも同時にリンが添
加されているが、ここで添加されるリンの濃度は他の不
純物領域に含まれる不純物元素の濃度に比べて十分に低
い濃度なのでここでは図示しない。（図２８（Ｃ））
【０２６０】次に、保護膜２８０８を除去した後にレジ
ストマスク２８１３〜２８１５を形成し、図２（Ｆ）と
同様の条件でｎ型不純物元素（本実施例ではリン）を添
加する。この工程によりｎ型不純物領域（ａ）２８１６
〜２８２２が形成される。なお、ｐ型不純物領域（ａ）
２８０６、２８０７の一部（２８２３、２８２４で示さ
れる領域）にもリンが添加されるが、ｐ型不純物領域
（ａ）に含まれるボロンの濃度に比べて十分に低い濃度
なのでここでは図示しない。（図２８（Ｄ））
【０２６１】この後は、実施例１の工程に従って図３
（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造
のアクティブマトリクス基板を作製することができる。
なお、本実施例を実施した場合、工程順序の変化によ
り、最終的に活性層に形成された不純物領域に含まれる
不純物元素の濃度が実施例１とは異なる場合もありう
る。しかしながら、各不純物領域の実質的な機能は変わ
らないので、本実施例を実施した場合の最終的な構造の
説明は、図３（Ｃ）の構造の説明をそのまま参照するこ
とができる。
【０２６２】また、本実施例の構成は、実施例１、４〜
２４に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２６３】［実施例３０］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
９を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。
【０２６４】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。次に、ゲート配線をマスクとして自己整
合的にゲート絶縁膜をエッチングする。エッチングはド
ライエッチング法を用い、エッチングガスとしてはＣＨ
Ｆ3ガスを用いれば良い。但し、エッチングガスはこれ
に限定する必要はない。こうしてゲート配線下にゲート
絶縁膜２９０１〜２９０４が形成される。なお、画素Ｔ
ＦＴはゲート配線と同様にゲート絶縁膜も同一パターン
にエッチングされているので同一符号で表すことにす
る。（図２９（Ａ））
【０２６５】次に、レジストマスク３００５〜３００８
を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素
（本実施例ではリン）を添加する。この工程によりｎ型
不純物領域（ａ）２９０９〜２９１７が形成される。
（図２９（Ｂ））
【０２６６】次に、レジストマスク２９０５〜２９０８
を除去し、新たにレジストマスク２９１８を形成する。
そして、図３（Ａ）と同様の条件でｐ型不純物元素（本
実施例ではボロン）を添加する。この工程によりｐ型不
純物領域（ａ）２９１９、２９２０が形成される。な
お、ここで添加されるボロンの濃度は前述の図２９
（Ｂ）の工程で添加されたリンの濃度よりも十分に高い
ため、ｎ型不純物領域（ａ）２９０９、２９１０は完全
にｐ型に反転する。（図２９（Ｃ））
【０２６７】次に、レジストマスク２９１８を除去し、
珪素を含む絶縁膜でなる保護膜２９２１を１３０ｎｍの
厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ
型不純物元素（本実施例ではリン）の添加工程を行う。
こうしてｎ型不純物領域（ｃ）２９２２〜２９２５が形
成される。なお、既に形成されているｎ型不純物領域
（ｂ）、ｎ型不純物領域（ａ）およびｐ型不純物領域
（ａ）にも同時にリンが添加されているが、ここで添加
されるリンの濃度は他の不純物領域に含まれる不純物元
素の濃度に比べて十分に低い濃度なのでここでは図示し
ない。（図２９（Ｄ））
【０２６８】この後は、実施例１の工程に従って図３
（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造
のアクティブマトリクス基板を作製することができる。
なお、本実施例を実施した場合、工程順序の変化によ
り、最終的に活性層に形成された不純物領域に含まれる
不純物元素の濃度が実施例１とは異なる場合もありう
る。しかしながら、各不純物領域の実質的な機能は変わ
らないので、本実施例を実施した場合の最終的な構造の
説明は、図３（Ｃ）の構造の説明をそのまま参照するこ
とができる。
【０２６９】また、本実施例の構成は、実施例１、４〜
２４に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２７０】［実施例３１］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図３
０を用いて説明する。なお、途中の工程までは実施例１
と同様であるので、同じ工程については同一の符号を用
いることとする。また、添加する不純物元素も実施例１
と同様の不純物元素を例にとる。
【０２７１】まず、実施例１の工程に従って図２（Ｃ）
の状態を得る。次に、ゲート配線をマスクとして自己整
合的にゲート絶縁膜をエッチングする。エッチングはド
ライエッチング法を用い、エッチングガスとしてはＣＨ
Ｆ3ガスを用いれば良い。但し、エッチングガスはこれ
に限定する必要はない。こうしてゲート配線下にゲート
絶縁膜３００１〜３００４が形成される。なお、画素Ｔ
ＦＴはゲート配線と同様にゲート絶縁膜も同一パターン
にエッチングされているので同一符号で表すことにす
る。（図３０（Ａ））
【０２７２】次に、レジストマスク３００５〜３００８
を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素
（本実施例ではリン）を添加する。この工程によりｎ型
不純物領域（ａ）３００９〜３０１７が形成される。
（図３０（Ｂ））
【０２７３】次に、レジストマスク２９０５〜２９０８
を除去し、珪素を含む絶縁膜でなる保護膜３０１８を１
３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様
の条件でｎ型不純物元素（本実施例ではリン）の添加工
程を行う。こうしてｎ型不純物領域（ｃ）３０１９〜３
０２２が形成される。なお、既に形成されているｎ型不
純物領域（ｂ）およびｎ型不純物領域（ａ）にも同時に
リンが添加されているが、ここで添加されるリンの濃度
は他の不純物領域に含まれる不純物元素の濃度に比べて
十分に低い濃度なのでここでは図示しない。（図３０
（Ｃ））
【０２７４】次に、保護膜３０１８を除去した後にレジ
ストマスク３０２３を形成し、図３（Ａ）と同様の条件
でｐ型不純物元素（本実施例ではボロン）を添加する。
この工程によりｐ型不純物領域３０２４、３０２５が形
成される。なお、ここで添加されるボロンの濃度は前述
の図３０（Ｂ）の工程で添加されたリンの濃度よりも十
分に高いため、ｎ型不純物領域（ａ）３００９、３０１
０は完全にｐ型に反転する。（図３０（Ｄ））
【０２７５】この後は、実施例１の工程に従って図３
（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造
のアクティブマトリクス基板を作製することができる。
なお、本実施例を実施した場合、工程順序の変化によ
り、最終的に活性層に形成された不純物領域に含まれる
不純物元素の濃度が実施例１とは異なる場合もありう
る。しかしながら、各不純物領域の実質的な機能は変わ
らないので、本実施例を実施した場合の最終的な構造の
説明は、図３（Ｃ）の構造の説明をそのまま参照するこ
とができる。
【０２７６】また、本実施例の構成は、実施例１、４〜
２４に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２７７】［実施例３２］実施例１、４〜３１に示し
た作製工程においては、ｎチャネル型ＴＦＴとなる領域
のみにチャネルドープ工程を行ってしきい値電圧を制御
する例を示しているが、ｎチャネル型ＴＦＴやｐチャネ
ル型ＴＦＴの区別なしに全面にチャネルドープ工程を行
うことも可能である。その場合、作製工程のフォトマス
ク数が減るので工程のスループットおよび歩留まりの向
上が図れる。
【０２７８】また、場合によっては全面にチャネルドー
プ工程を施して、ｎチャネル型ＴＦＴまたはｐチャネル
型ＴＦＴのどちらか一方に、全面に添加した不純物元素
と逆の導電型を付与する不純物元素を添加する場合もあ
りうる。
【０２７９】なお、本実施例の構成は、実施例１、４〜
３１に示したいずれの構成とも自由に組み合わせること
が可能である。また、実施例２、３のアクティブマトリ
クス型液晶表示装置を作製する際に実施することも有効
である。
【０２８０】［実施例３３］実施例１、４〜３２に示し
た作製工程例では、ｎチャネル型ＴＦＴのゲート配線を
形成する前に、前もって後にＬov領域として機能するｎ
型不純物領域（ｂ）を形成することが前提となってい
る。そして、ｐ型不純物領域（ａ）、ｎ型不純物領域
（ｃ）はともに自己整合的に形成されることが特徴とな
っている。
【０２８１】しかしながら、本発明の効果を得るために
は最終的な構造が図３（Ｃ）のような構造となっていれ
ば良く、そこに至るプロセスに限定されるものではな
い。従って、場合によってはｐ型不純物領域（ａ）やｎ
型不純物領域（ｃ）を、レジストマスクを用いて形成す
ることも可能である。その場合、本発明の作製工程例は
実施例１、４〜３２に限らず、あらゆる組み合わせが可
能である。
【０２８２】また、本実施例の構成を実施例２、３のア
クティブマトリクス型液晶表示装置を作製する際に実施
できることは言うまでもない。
【０２８３】［実施例３４］本実施例では、本発明をシ
リコン基板上に作製した半導体装置に適用した場合につ
いて説明する。典型的には、画素電極として反射率の高
い金属膜を用いた反射型液晶表示装置に適用できる。
【０２８４】本実施例は、実施例１、４においてシリコ
ン基板（シリコンウェハ）に直接的にｎ型またはｐ型不
純物元素を添加してＬＤＤ領域、ソース領域またはドレ
イン領域といった不純物領域を形成する。その際、ｎ型
不純物領域（ｂ）を形成した後で、ｎ型不純物領域
（ｂ）をレーザー活性化する工程が含まれれば良い。従
って、ｎ型不純物領域（ｂ）以外の不純物領域の形成順
序やゲート絶縁膜の形成順序は問わない。
【０２８５】そして、最終的に、同一基板上に画素部と
駆動回路とを少なくとも含み、駆動回路を形成するｎチ
ャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または
全部がゲート配線と重なるように配置され、画素部を形
成する画素ＴＦＴのＬＤＤ領域はゲート配線と重ならな
いように配置され、駆動回路を形成するｎチャネル型Ｔ
ＦＴのＬＤＤ領域には、画素ＴＦＴのＬＤＤ領域よりも
高い濃度でｎ型不純物元素が含まれる、という構成を有
する構造となれば良い。
【０２８６】また、本実施例の構成を実施例２、３のア
クティブマトリクス型液晶表示装置を作製する際に実施
できることは言うまでもない。
【０２８７】［実施例３５］実施例１では、Ｌov領域や
Ｌoff領域をｎチャネル型ＴＦＴのみに配置し、その位
置を回路仕様に応じて使い分けることを前提に説明を行
ったが、ＴＦＴサイズが小さくなる（チャネル長が短く
なる）と、ｐチャネル型ＴＦＴに対しても同様のことが
言えるようになる。
【０２８８】即ち、チャネル長が２μm以下となると短
チャネル効果が顕在化するようになるため、場合によっ
てはｐチャネル型ＴＦＴにもＬov領域を配置する必要性
が出てくる。このように、本発明においてｐチャネル型
ＴＦＴは実施例１、４〜３１に示した構造に限定される
ものではなく、ｎチャネル型ＴＦＴと同一構造であって
も構わない。
【０２８９】なお、本実施例を実施する場合は、実施例
１、４〜３１のいずれかの構成においてｎ型不純物領域
（ｂ）の形成と同じように、ｐ型不純物元素が２×１０
16〜５×１０19atoms/cm3で含まれる不純物領域を形成
しておけば良い。また、本実施例の構成を実施例２、３
のアクティブマトリクス型液晶表示装置を作製する際に
実施することは有効である。
【０２９０】［実施例３６］実施例１、４〜３１の実施
例では、結晶構造を含む半導体膜の形成方法として、結
晶化を助長する触媒元素を用いる例を示したが、本実施
例では、そのような触媒元素を用いずに熱結晶化または
レーザー結晶化によって結晶構造を含む半導体膜を形成
する場合を示す。
【０２９１】熱結晶化による場合、非晶質構造を含む半
導体膜を形成した後、６００〜６５０℃の温度で１５〜
２４時間の熱処理工程を行えば良い。即ち、６００℃を
超える温度で熱処理を行うことにより自然核が発生し、
結晶化が進行する。
【０２９２】また、レーザー結晶化による場合、非晶質
構造を含む半導体膜を形成した後、実施例１に示した第
１の光アニールでレーザーアニール工程を行えば良い。
これにより短時間で結晶構造を含む半導体膜を形成する
ことができる。勿論、レーザーアニールの代わりにラン
プアニールを行っても良い。
【０２９３】以上のように、本発明に用いる結晶構造を
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成を実施例２、３の
アクティブマトリクス型液晶表示装置を作製する際に実
施することも可能である。
【０２９４】［実施例３７］本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について説明
する。なお、途中の工程は実施例１と同様である。ま
た、添加する不純物元素も実施例１と同様の不純物元素
を例にとる。
【０２９５】本実施例では、実施例１の図２（Ｄ）の工
程において、１０〜３０ｎｍの厚さの珪素を含む絶縁膜
を形成した後、ｎ型不純物元素を添加する。これにより
多少ｎ型不純物元素が回り込んだとしてもゲート配線の
下にｎ型不純物領域（ｃ）が形成されることを防ぐこと
ができる。
【０２９６】即ち、ゲート配線の側壁に形成された珪素
を含む絶縁膜が、膜厚分に相当するオフセットを形成す
るため、高い抵抗領域を形成できる。これによりオフ電
流値を十分に低減させることが可能となる。
【０２９７】なお、本実施例は実施例１、４〜３６のい
ずれの実施例とも自由に組み合わせることが可能であ
る。また、実施例２、３のアクティブマトリクス型液晶
表示装置を作製する際に実施することも有効である。
【０２９８】［実施例３８］図４０は実施例６と実施例
２２とを組み合わせて作製されたｎチャネル型ＴＦＴ３
０２のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との
関係を表すグラフ（以下、ＩＤ−ＶＧ曲線という）及び
電界効果移動度（μFE）のグラフである。このとき、ソ
ース電圧（ＶＳ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖ
または１４Ｖとした。なお、実測値はチャネル長（Ｌ）
が７．６μm、チャネル幅（Ｗ）が８．０μm、ゲート絶
縁膜の膜厚（Ｔox）が１１５ｎｍであった。
【０２９９】図４０において、太線はストレス試験前、
点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果
移動度を示しているが、ストレス試験前後で曲線に殆ど
変化はなく、ホットキャリア劣化が抑制されていること
が判った。なお、ここで行ったストレス試験は、室温に
てソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧４
Ｖをかけた状態で６０秒保持する試験であり、ホットキ
ャリア劣化を促進させる試験である。
【０３００】また、図４４は本実施例のプロセスにより
作製されたＴＦＴで形成されたシフトレジスタの発振周
波数の特性を示す図である。横軸にはドレイン電圧（Ｖ
ＤＤ）、縦軸には最大周波数をプロットしている。
【０３０１】［実施例３９］実施例１３に示した作製工
程において、図１５（Ｆ）の工程の有無によるＴＦＴの
電気特性の差異を図４１（Ａ）、（Ｂ）に示す。なお、
図４１（Ａ）にはモビリティー（電界効果移動度）（μ
max）を、図４１（Ｂ）にはシート抵抗（Ｒs）を示す。
【０３０２】図４１（Ａ）に示すように、ｎ型不純物領
域（ｂ）に添加されたｎ型不純物元素の量（ｎ-ドー
ズ）に拘わらずモビリティーは第２の光アニールを行っ
た方が大きい値が得られる。また、 図４１（Ｂ）に示
すように、ｎ-ドーズに拘わらずシート抵抗は第２の光
アニールを行った方が小さい値が得られる。
【０３０３】［実施例４０］本発明は従来のＭＯＳＦＥ
Ｔ上に層間絶縁膜を形成し、その上にＴＦＴを形成する
際に用いることも可能である。即ち、三次元構造の半導
体装置を実現することも可能である。また、基板として
ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商
標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）な
どのＳＯＩ基板を用いることも可能である。
【０３０４】なお、本実施例の構成は、実施例１〜３７
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０３０５】［実施例４１］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
が挙げられる。
【０３０６】例えば、「H.Furue et al.;Characteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、または米国特許第5,594,569号に開示された材料を
用いることができる。
【０３０７】特に、しきい値なし（無しきい値）の反強
誘電性液晶（Thresholdless Antiferroelectric LCD：
ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧
を±２．５Ｖ程度に低減しうるため電源電圧として５〜
８Ｖ程度で済む場合がある。即ち、駆動回路と画素部を
同じ電源電圧で動作させることが可能となり、液晶表示
装置全体の低消費電力化を図ることができる。
【０３０８】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるような結晶質ＴＦＴは非常に動作速度の速い
ＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液
晶の応答速度の速さを十分に生かした画像応答速度の速
い液晶表示装置を実現することが可能である。
【０３０９】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電気器具の表示部として用いること
が有効であることは言うまでもない。
【０３１０】また、本実施例の構成は、実施例１〜３７
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０３１１】［実施例４２］本発明はアクティブマトリ
クス型ＥＬ（エレクトロルミネッセンス）ディスプレイ
（アクティブマトリクス型ＥＬ表示装置ともいう）に適
用することも可能である。その例を図３１に示す。
【０３１２】図３１は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。
【０３１３】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイを作製するにあたって実施例１、４〜
３７のいずれの構成を組み合わせても良い。
【０３１４】〔実施例４３〕本実施例では、本発明を用
いてＥＬ（エレクトロルミネセンス）表示装置を作製し
た例について説明する。なお、図３２（Ａ）は本発明の
ＥＬ表示装置の上面図であり、図３２（Ｂ）はその断面
図である。
【０３１５】図３２（Ａ）において、４００１は基板、
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。
【０３１６】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。
【０３１７】また、図３２（Ｂ）は図３２（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。
【０３１８】本実施例では、駆動ＴＦＴ４２０１には図
３（Ｃ）のｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用
ＴＦＴ４２０２には図３（Ｃ）のｐチャネル型ＴＦＴ３
０１と同じ構造のＴＦＴが用いられる。また、画素部４
００２には電流制御用ＴＦＴ４２０２のゲートに接続さ
れた保持容量（図示せず）が設けられる。
【０３１９】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。
【０３２０】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
【０３２１】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
【０３２２】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
【０３２３】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
【０３２４】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
【０３２５】カバー材４１０２としては、ガラス板、金
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０３２６】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０３２７】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。
【０３２８】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０３２９】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機
器と電気的に接続される。
【０３３０】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図３２（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、４〜３８のいずれの構成を組み
合わせて作製しても構わない。
【０３３１】ここで画素部のさらに詳細な断面構造を図
３３に、上面構造を図３４（Ａ）に、回路図を図３４
（Ｂ）に示す。図３３、図３４（Ａ）及び図３４（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。
【０３３２】図３３において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図３（Ｃ）のｎチ
ャネル型ＴＦＴ３０４を用いて形成される。従って、構
造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれ
ば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４b
を電気的に接続するゲート配線である。
【０３３３】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
【０３３４】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図３（Ｃ）のｐチャネル型ＴＦ
Ｔ３０１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ３０１の説明を参照すれば良い。な
お、本実施例ではシングルゲート構造としているが、ダ
ブルゲート構造もしくはトリプルゲート構造であっても
良い。
【０３３５】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。
【０３３６】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０としては酸化インジウムと酸化スズとの
化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。
【０３３７】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図３３では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌ
ｑ3に蛍光色素を添加することで発光色を制御すること
ができる。
【０３３８】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。
【０３３９】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。
【０３４０】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。
【０３４１】次に、本実施例における画素の上面構造を
図３４（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソースはソース配線４４１５に接続され、ド
レインはドレイン配線４４０５に接続される。また、ド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御
用ＴＦＴ４４０６のソースは電流供給線４４１６に電気
的に接続され、ドレインはドレイン配線４４１７に電気
的に接続される。また、ドレイン配線４４１７は点線で
示される画素電極（陽極）４４１８に電気的に接続され
る。
【０３４２】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。
【０３４３】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、４〜３７の構成と自由に組み合
わせて実施することが可能である。
【０３４４】［実施例４４］本実施例では、実施例４３
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図３５を用いる。なお、図３３と同一の
符号が付してある部分については実施例４３の説明を参
照すれば良い。
【０３４５】図３５では電流制御用ＴＦＴ４５０１とし
て図３（Ｃ）のｎチャネル型ＴＦＴ３０２と同一構造の
ＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲ
ート電極４５０２はスイッチング用ＴＦＴ４４０２のド
レイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４
５０４に電気的に接続されている。
【０３４６】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。
【０３４７】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図３５では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。
【０３４８】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合物
もしくは酸化インジウムと酸化亜鉛との化合物からなる
導電膜を用いる。
【０３４９】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。
【０３５０】このとき、電流制御用ＴＦＴ４５０１が本
発明の構造であることは非常に重要な意味を持つ。電流
制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電流
量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０１のドレイン側に、ゲート絶縁膜４５０８を介してゲ
ート電極４５０２に重なるようにＬＤＤ領域４５０９を
設ける本発明の構造は極めて有効である。
【０３５１】また、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９との間に
ゲート容量と呼ばれる寄生容量を形成する。このゲート
容量を調節することで図３４（Ａ）、（Ｂ）に示した保
持容量４４１８と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させ
る場合においては、保持容量のキャパシタンスがアナロ
グ駆動方式で動作させる場合よりも小さくて済むため、
ゲート容量で保持容量を代用しうる。
【０３５２】なお、本実施例のＥＬ表示装置を作製する
にあたって、実施例１、４〜３７の構成と自由に組み合
わせて実施することが可能である。
【０３５３】［実施例４５］本実施例では、実施例４３
もしくは実施例４４に示したＥＬ表示装置の画素部に用
いることができる画素構造の例を図３６（Ａ）〜（Ｃ）
に示す。なお、本実施例において、４６０１はスイッチ
ング用ＴＦＴ４６０２のソース配線、４６０３はスイッ
チング用ＴＦＴ４６０２のゲート配線、４６０４は電流
制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６
０８は電流供給線、４６０７はＥＬ素子とする。
【０３５４】図３６（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０３５５】また、図３６（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図３６（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
【０３５６】また、図３６（Ｃ）は、図３６（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。
【０３５７】〔実施例４６〕本発明の電気光学装置や半
導体回路は電気器具の表示部や信号処理回路として用い
ることができる。そのような電気器具としては、ビデオ
カメラ、デジタルカメラ、プロジェクター、プロジェク
ションＴＶ、ゴーグル型ディスプレイ（ヘッドマウント
ディスプレイ）、ナビゲーションシステム、音響再生装
置、ノート型パーソナルコンピュータ、ゲーム機器、携
帯情報端末（モバイルコンピュータ、携帯電話、携帯型
ゲーム機または電子書籍等）、記録媒体を備えた画像再
生装置などが挙げられる。それら電気器具の具体例を図
３７〜３９に示す。
【０３５８】図３７（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本発明の電気光学装置は表示部２００４
に、本発明の半導体回路は音声出力部２００２、音声入
力部２００３またはＣＰＵやメモリ等に用いることがで
きる。
【０３５９】図３７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明の電気光学装置は表示部２１０
２に、本発明の半導体回路は音声入力部２１０３または
ＣＰＵやメモリ等に用いることができる。
【０３６０】図３７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本発明の電気光学装置は表
示部２２０５に、本発明の半導体回路はＣＰＵやメモリ
等に用いることができる。
【０３６１】図３７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本発明の電気光学装置は表示部２３０
２に、本発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。
【０３６２】図３７（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本発明の半導体回路はＣＰＵやメモ
リ等に用いることができる。
【０３６３】図３７（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０３に用いることがで
き、本発明の半導体回路はＣＰＵやメモリ等に用いるこ
とができる。
【０３６４】図３８（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本発明の電気光学
装置は表示部２６０３に、本発明の半導体回路はＣＰＵ
やメモリ等に用いることができる。
【０３６５】図３８（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本発明の電気光学装置は
表示部２７０３、２７０６に、本発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。
【０３６６】図３８（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本発明の電気光
学装置は表示部２８０２やＣＰＵやメモリ等に用いるこ
とができる。
【０３６７】図３８（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本発明の
電気光学装置は表示部２９０２やＣＰＵやメモリ等に用
いることができる。
【０３６８】なお、図３７（Ｅ）のリアプロジェクター
や図３７（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図３９に
示す。なお、図３９（Ａ）は光学エンジンであり、図３
９（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。
【０３６９】図３９（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図３９
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。
【０３７０】また、図３９（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図３９（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。
【０３７１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施例１〜４５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【０３７２】
【発明の効果】本発明を用いることで、同一基板上に回
路が要求する仕様に応じて適切な性能の回路を配置する
ことが可能となり、半導体装置の動作性能や信頼性を大
幅に向上させることができた。
【０３７３】また、アクティブマトリクス型液晶表示装
置もしくはアクティブマトリクス型ＥＬ表示装置に代表
される電子装置の画素部において、小さい面積で大きな
キャパシティを有する保持容量を形成することができ
る。そのため、画素部が対角１インチ以下の電子装置に
おいても開口率を低下させることなく、十分な保持容量
を確保することが可能となった。
【０３７４】また、そのような電子装置を表示部として
有する電気器具の動作性能と信頼性も向上させることが
できた。
【図面の簡単な説明】
【図１】 画素部と駆動回路の作製工程を示す図。
【図２】 画素部と駆動回路の作製工程を示す図。
【図３】 画素部と駆動回路の作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の断面
構造図。
【図５】 ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図６】 アクティブマトリクス型液晶表示装置の斜視
図。
【図７】 アクティブマトリクス型液晶表示装置の回路
ブロック図。
【図８】 画素部と駆動回路の作製工程を示す図。
【図９】 画素部と駆動回路の作製工程を示す図。
【図１０】 画素部と駆動回路の作製工程を示す図。
【図１１】 画素部と駆動回路の作製工程を示す図。
【図１２】 画素部と駆動回路の作製工程を示す図。
【図１３】 画素部と駆動回路の作製工程を示す図。
【図１４】 画素部と駆動回路の作製工程を示す図。
【図１５】 画素部と駆動回路の作製工程を示す図。
【図１６】 画素部と駆動回路の作製工程を示す図。
【図１７】 画素部と駆動回路の作製工程を示す図。
【図１８】 画素部と駆動回路の作製工程を示す図。
【図１９】 画素部と駆動回路の作製工程を示す図。
【図２０】 画素部と駆動回路の作製工程を示す図。
【図２１】 画素部と駆動回路の作製工程を示す図。
【図２２】 画素部と駆動回路の作製工程を示す図。
【図２３】 画素部と駆動回路の作製工程を示す図。
【図２４】 結晶質半導体膜の作製工程を示す図。
【図２５】 結晶質半導体膜の作製工程を示す図。
【図２６】 画素部と駆動回路の作製工程を示す図。
【図２７】 画素部と駆動回路の作製工程を示す図。
【図２８】 画素部と駆動回路の作製工程を示す図。
【図２９】 画素部と駆動回路の作製工程を示す図。
【図３０】 画素部と駆動回路の作製工程を示す図。
【図３１】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。
【図３２】 ＥＬ表示装置の上面構造及び断面構造を示
す図。
【図３３】 ＥＬ表示装置の断面構造を示す図。
【図３４】 ＥＬ表示装置の画素部の上面構造を示す
図。
【図３５】 ＥＬ表示装置の断面構造を示す図。
【図３６】 ＥＬ表示装置の画素部の回路構成を示す
図。
【図３７】 電気器具の一例を示す図。
【図３８】 電気器具の一例を示す図。
【図３９】 光学エンジンの構成を示す図。
【図４０】 ＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図４１】 ＴＦＴのモビリティーとシート抵抗を示す
図。
【図４２】 結晶化後の結晶質シリコン膜の状態を示す
写真。
【図４３】 結晶成長速度と温度の関係を示す図。
【図４４】 シフトレジスタの周波数特性を示す図。
【符号の説明】
１００ 基板 １０１ 下地膜 １０２ 結晶質半導体膜 １０３ 結晶質半導体膜 １０４ 保護膜 １０５，１０７〜１１０ レジストマスク １０６ ｐ型不純物領域（ｂ） １１１〜１１３ ｎ型不純物領域（ｂ） １１４〜１１７ 活性層 １１８ ゲート絶縁膜 １１９ 第１導電膜 １２０ 第２導電膜 １２１〜１２４ ゲート配線 １２５〜１３０ ｎ型不純物領域（ｃ） １３１〜１３４ ゲート絶縁膜 １３９〜１４７ ｎ型不純物領域（ａ） １４９、１５０ ｐ型不純物領域（ａ） １５１ 第１層間絶縁膜 １５２〜１５６ チャネル形成領域 １５８〜１６１ ソース配線 １６２〜１６５ ドレイン配線 １６６ パッシベーション膜 １６７ 第３層間絶縁膜 １６８ 遮蔽膜 １６９ 酸化物 １７０〜１７２ 画素電極 １７３ 保持容量 ２０１、２０４、２０８、２１３、２１４ チャネル
形成領域 ２０２、２０５、２０９、２１５ ソース領域 ２０３、２０６、２１０、２１６ ドレイン領域 ２０７、２１１a、２１２a Ｌov領域 ２１１b、２１２b、２１７〜２２０ Ｌoff領域 ２２１ ｎ型不純物領域（ａ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０２ Ｈ０１Ｌ 29/78 ６１６Ａ

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    してｐ型不純物領域（ｂ）を形成する第３工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜に対
    して第２の光アニールを行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  2. 【請求項２】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第３工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜に対
    して第２の光アニールを行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  3. 【請求項３】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記第２工程の後、結晶構造を含む半導体膜をパターニ
    ングして活性層を形成する第３工程と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    ｎ型不純物元素を添加し、ｎ型不純物領域（ｂ）を形成
    する第４工程と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    ｐ型不純物元素を添加し、ｐ型不純物領域（ｂ）を形成
    する第５工程と、 前記第５工程まで終了した活性層に対して第２の光アニ
    ールを行う第６工程と、 前記第６工程まで終了した活性層の上にゲート絶縁膜を
    形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  4. 【請求項４】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記第２工程の後、結晶構造を含む半導体膜をパターニ
    ングして活性層を形成する第３工程と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    ｐ型不純物元素を添加し、ｐ型不純物領域（ｂ）を形成
    する第４工程と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    ｎ型不純物元素を添加し、ｎ型不純物領域（ｂ）を形成
    する第５工程と、 前記第５工程まで終了した活性層に対して第２の光アニ
    ールを行う第６工程と、 前記第６工程まで終了した活性層の上にゲート絶縁膜を
    形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  5. 【請求項５】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第２工程と、 前記ｐ型不純物領域（ｂ）が形成された結晶構造を含む
    半導体膜に対して第１の光アニールを行う第３工程と、 前記第３工程まで終了した結晶構造を含む半導体膜の前
    記駆動回路を形成するｎチャネル型ＴＦＴとなる領域に
    ｎ型不純物元素を添加し、ｎ型不純物領域（ｂ）を形成
    する第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜に第
    ２の光アニールを行う第５工程と、 前記第５工程まで終了した半導体膜をパターニングして
    活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  6. 【請求項６】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第２工程と、 前記第２工程まで終了した結晶構造を含む半導体膜に第
    １の光アニールを行う第３工程と、 前記第３工程まで終了した結晶構造を含む半導体膜の前
    記駆動回路を形成するｎチャネル型ＴＦＴとなる領域に
    ｐ型不純物元素を添加し、ｐ型不純物領域（ｂ）を形成
    する第４工程と、 前記第４工程まで終了した第２アニール条件で光アニー
    ルを行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  7. 【請求項７】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第３工程と、 前記第３工程まで終了した結晶構造を含む半導体膜に対
    して第１の光アニールを行う第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第５工程と、 前記活性層の上にゲート絶縁膜を形成する第６工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第７工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第８工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第９工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１０工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１１工程と、 を有することを特徴とする半導体装置の作製方法。
  8. 【請求項８】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第３工程と、 前記第３工程まで終了した結晶構造を含む半導体膜に対
    して第１の光アニールを行う第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第５工程と、 前記活性層の上にゲート絶縁膜を形成する第６工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第７工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第８工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第９工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１０工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１１工程と、 を有することを特徴とする半導体装置の作製方法。
  9. 【請求項９】同一基板上に画素部及び駆動回路を含む半
    導体装置の作製方法において、 基板上に非晶質構造を含む半導体膜を形成する第１工程
    と、 前記非晶質構造を含む半導体膜の前記駆動回路を形成す
    るｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添
    加してｐ型不純物領域（ｂ）を形成する第２工程と、 前記非晶質構造を含む半導体膜の前記駆動回路を形成す
    るｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添
    加し、ｎ型不純物領域（ｂ）を形成する第３工程と、 前記第３工程まで終了した非晶質構造を含む半導体膜を
    結晶化し、結晶構造を含む半導体膜を形成する第４工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  10. 【請求項１０】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に非晶質構造を含む半導体膜を形成する第１工程
    と、 前記非晶質構造を含む半導体膜の前記駆動回路を形成す
    るｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添
    加し、ｎ型不純物領域（ｂ）を形成する第２工程と、 前記非晶質構造を含む半導体膜の前記駆動回路を形成す
    るｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添
    加し、ｐ型不純物領域（ｂ）を形成する第３工程と、 前記第３工程まで終了した非晶質構造を含む半導体膜を
    結晶化し、結晶構造を含む半導体膜を形成する第４工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  11. 【請求項１１】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第３工程と、 前記ｐ型不純物領域（ｂ）が形成された結晶構造を含む
    半導体膜をパターニングして活性層を形成する第４工程
    と、 前記活性層の上にゲート絶縁膜を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程まで終了した活性層に第２のアニールを行
    う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  12. 【請求項１２】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記第２工程を終了した結晶構造を含む半導体膜をパタ
    ーニングして活性層を形成する第３工程と、 前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
    ｐ型不純物元素を添加し、ｐ型不純物領域（ｂ）を形成
    する第４工程と、 前記活性層の上にゲート絶縁膜を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程まで終了した活性層に第２の光アニールを
    行う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  13. 【請求項１３】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第２工程と、 前記ｐ型不純物領域（ｂ）が形成された結晶構造を含む
    半導体膜に第１の光アニールを行う第３工程と、 前記第３工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第４工程と、 前記活性層の上にゲート絶縁膜を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程まで終了した活性層に第２の光アニールを
    行う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  14. 【請求項１４】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第２工程と、 前記ｐ型不純物領域（ｂ）が形成された結晶構造を含む
    半導体膜をパターニングして活性層を形成する第３工程
    と、 前記活性層の上にゲート絶縁膜を形成する第４工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第５工程と、 前記第５工程まで終了した活性層に第１の光アニールを
    行う第６工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第７工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第８工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第９工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１０工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１１工程と、 を有することを特徴とする半導体装置の作製方法。
  15. 【請求項１５】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に非晶質構造を含む半導体膜を形成する第１工程
    と、 前記非晶質構造を含む半導体膜の前記駆動回路を形成す
    るｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添
    加し、ｐ型不純物領域（ｂ）を形成する第２工程と、 前記ｐ型純物領域（ｂ）が形成された非晶質構造を含む
    半導体膜を結晶化し、結晶構造を含む半導体膜を形成す
    る第３工程と、 前記結晶構造を含む半導体膜に第１の光アニールを行う
    第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第５工程と、 前記活性層の上にゲート絶縁膜を形成する第６工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第７工程と、 前記第７工程まで終了した活性層に第２の光アニールを
    行う第８工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第９工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第１０
    工程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１１工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１２工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１３工程と、 を有することを特徴とする半導体装置の作製方法。
  16. 【請求項１６】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に第１の光アニールを行う
    第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    してｐ型不純物領域（ｂ）を形成する第３工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加
    し、ｎ型不純物領域（ｂ）を形成する第４工程と、 前記第４工程まで終了した結晶構造を含む半導体膜に第
    ２の光アニールを行う第５工程と、 前記第５工程まで終了した結晶構造を含む半導体膜をパ
    ターニングして活性層を形成する第６工程と、 前記活性層の上にゲート絶縁膜を形成する第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第９工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１０工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１１工程と、 前記ゲート配線を覆って珪素を含む絶縁膜を形成する第
    １２工程と、 前記第１２工程の後、前記ゲート配線をマスクとしてｎ
    型不純物元素を添加し、ｎ型不純物領域（ｃ）を形成す
    る第１３工程と、 を有することを特徴とする半導体装置の作製方法。
  17. 【請求項１７】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に第１の光アニールを行う
    第２工程と、 前記結晶構造を含む半導体膜の前記駆動回路を形成する
    ｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加
    し、ｐ型不純物領域（ｂ）を形成する第３工程と、 前記ｐ型不純物領域（ｂ）が形成された結晶構造を含む
    半導体膜をパターニングして活性層を形成する第４工程
    と、 前記活性層の上にゲート絶縁膜を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程を終了した活性層に第２の光アニールを行
    う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第９工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１０工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１１工程と、 前記ゲート配線を覆って珪素を含む絶縁膜を形成する第
    １２工程と、 前記珪素を含む絶縁膜を通して前記ゲート配線をマスク
    としてｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）
    を形成する第１３工程と、 を有することを特徴とする半導体装置の作製方法。
  18. 【請求項１８】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記第２工程の後、結晶構造を含む半導体膜をパターニ
    ングして活性層を形成する第３工程と、 前記活性層の上にゲート絶縁膜を形成する第４工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｐ型不純物元素を添加し、ｐ
    型不純物領域（ｂ）を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程まで終了した活性層に対して第２の光アニ
    ールを行う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  19. 【請求項１９】同一基板上に画素部及び駆動回路を含む
    半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第１工程
    と、 前記結晶構造を含む半導体膜に対して第１の光アニール
    を行う第２工程と、 前記第２工程の後、結晶構造を含む半導体膜をパターニ
    ングして活性層を形成する第３工程と、 前記活性層の上にゲート絶縁膜を形成する第４工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ
    型不純物領域（ｂ）を形成する第５工程と、 前記ゲート絶縁膜を通して前記駆動回路を形成するｎチ
    ャネル型ＴＦＴの活性層にｐ型不純物元素を添加し、ｐ
    型不純物領域（ｂ）を形成する第６工程と、 前記第６工程まで終了した活性層に対して第２の光アニ
    ールを行う第７工程と、 前記ゲート絶縁膜の上にゲート配線を形成する第８工程
    と、 前記活性層に前記ゲート配線をマスクとしてｎ型不純物
    元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
    程と、 前記ゲート配線をマスクとして前記ゲート絶縁膜をエッ
    チングする第１０工程と、 前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添
    加し、ｎ型不純物領域（ａ）を形成する第１１工程と、 前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添
    加し、ｐ型不純物領域（ａ）を形成する第１２工程と、 を有することを特徴とする半導体装置の作製方法。
  20. 【請求項２０】請求項１乃至請求項１９のいずれか一に
    おいて、前記ｎ型不純物領域（ａ）には１×１０20〜１
    ×１０21atoms/cm3の濃度でｎ型不純物元素が含まれ、
    前記ｎ型不純物領域（ｂ）には２×１０16〜５×１０19
    atoms/cm3の濃度でｎ型不純物元素が含まれ、前記ｎ型
    不純物領域（ｃ）には１×１０16〜５×１０18atoms/cm
    3の濃度でｎ型不純物元素が含まれており、 前記ｐ型不純物領域（ａ）には３×１０20〜３×１０21
    atoms/cm3の濃度でｐ型不純物元素が含まれ、前記ｐ型
    不純物領域（ｂ）には１×１０15〜１×１０18atoms/cm
    3の濃度でｐ型不純物元素が含まれていることを特徴と
    する半導体装置の作製方法。
  21. 【請求項２１】請求項１乃至請求項１９のいずれか一に
    おいて、前記ｎ型不純物領域（ａ）＜前記ｎ型不純物領
    域（ｂ）＜前記ｎ型不純物領域（ｃ）の順に抵抗値が高
    くなるようにｎ型不純物元素が添加され、 前記ｐ型不純物領域（ａ）＜前記ｐ型不純物領域（ｂ）
    の順に抵抗値が高くなるようにｐ型不純物元素が添加さ
    れることを特徴とする半導体装置の作製方法。
  22. 【請求項２２】請求項１乃至請求項１９のいずれか一に
    おいて、前記ｎ型不純物領域（ｃ）に含まれるｎ型不純
    物元素の濃度は、前記ｎ型不純物領域（ｂ）に含まれる
    ｎ型不純物元素の１／２〜１／１０倍の濃度であること
    を特徴とする半導体装置の作製方法。
  23. 【請求項２３】請求項１乃至請求項１９のいずれか一に
    おいて、前記ｎ型不純物領域（ｃ）に含まれるｎ型不純
    物元素の濃度は、前記ｐ型不純物領域（ｂ）に含まれる
    ｐ型不純物元素の５〜１０倍の濃度であることを特徴と
    する半導体装置の作製方法。
  24. 【請求項２４】請求項１乃至請求項１９のいずれか一に
    おいて、前記第１の光アニールにおけるエネルギー密度
    は２５０〜５００mJ/cm2であり、前記第２の光アニール
    におけるエネルギー密度は１００〜３００mJ/cm2である
    ことを特徴とする半導体装置の作製方法。
  25. 【請求項２５】請求項１乃至請求項１９のいずれか一に
    おいて、前記第１の光アニールは、結晶構造を含む半導
    体膜の結晶性を改善する工程、または結晶構造を含む半
    導体膜の結晶化を助長する工程であることを特徴とする
    半導体装置の作製方法。
  26. 【請求項２６】請求項１乃至請求項１９のいずれか一に
    おいて、前記第２の光アニールは、結晶構造を含む半導
    体膜に添加されたｎ型またはｐ型を付与する不純物元素
    を活性化する工程であることを特徴とする半導体装置の
    作製方法。
  27. 【請求項２７】請求項１乃至請求項１９のいずれか一に
    おいて、前記駆動回路では、ｎチャネル型ＴＦＴに形成
    される前記ｎ型不純物領域（ｂ）の一部または全部が該
    ｎチャネル型ＴＦＴのゲート配線に重なって形成され、 前記画素部では、画素ＴＦＴに形成される前記ｎ型不純
    物領域（ｃ）が該画素ＴＦＴのゲート配線に重ならない
    ように形成されていることを特徴とする半導体装置の作
    製方法。
  28. 【請求項２８】請求項２７において、前記ｎ型不純物領
    域（ｂ）には、前記ｎ型不純物領域（ｃ）よりも高い濃
    度でｎ型不純物元素が添加されることを特徴とする半導
    体装置の作製方法。
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